WO2014166160A1 - 薄膜晶体管及其制造方法、阵列基板和显示装置 - Google Patents

薄膜晶体管及其制造方法、阵列基板和显示装置 Download PDF

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Definitions

  • Embodiments of the present invention relate to a thin film transistor and a method of fabricating the same, an array substrate, and a display device. Background technique
  • TFT-LCD Thin Film Transistor Liquid Crystal Display
  • Oxide Thin Film Transistor is characterized by its ultra-thin, light weight, and low power consumption. It can be used not only in the manufacture of liquid crystal display panels, but also in the application of a new generation of organic light-emitting display panels.
  • a conventional array substrate preparation process is: forming a gate electrode on a base substrate, depositing a gate insulating layer, depositing an active layer, forming a source/drain electrode, and depositing a passivation layer to form a pixel electrode.
  • a drawback of the conventional technology is that a gate electrode and a source/drain electrode are formed using copper or a copper alloy, and copper is more active and easily diffuses into the active layer. Therefore, copper tends to contaminate the active layer, thereby affecting the mobility of carriers and ultimately leading to product defects.
  • a thin film transistor includes a gate electrode, an active layer, source/drain electrodes, and a gate insulating layer between the gate electrode and the active layer.
  • the gate electrode includes a gate electrode metal layer and a first set of protective layers, the first set of protective layers being between the gate electrode metal layer and the gate insulating layer, separating the active layer from the gate electrode metal layer.
  • the material of the gate electrode metal layer is copper or a copper alloy.
  • the gate electrode further includes a second set of protective layers on opposite sides of the gate electrode metal layer relative to the first set of protective layers.
  • the second set of protective layers includes a first gate protective layer and a second gate protective layer, the second gate protective layer being between the first gate protective layer and the gate electrode metal layer.
  • the material of the first gate protection layer is silicon nitride or titanium nitride.
  • the second gate protection layer is made of molybdenum-titanium alloy, molybdenum-tungsten alloy, molybdenum-zirconium alloy, molybdenum-niobium alloy, molybdenum-copper alloy, molybdenum-vanadium alloy, molybdenum-niobium alloy, molybdenum-nickel alloy, molybdenum-chromium alloy, Alloy, molybdenum-niobium alloy, molybdenum-cobalt alloy, molybdenum-palladium alloy, molybdenum-platinum alloy, molybdenum-aluminum alloy, molybdenum-manganese alloy, titanium silicide, tungsten silicide, zirconium silicide, tantalum silicide, copper silicide, vanadium silicide, tantalum silicide, nickel silicide, Chromium silicide, tantalum silicide, tantalum sil sil
  • the first set of protective layers includes a third gate protective layer and a fourth gate protective layer, the third gate protective layer being between the gate electrode metal layer and the fourth gate protective layer.
  • the material of the third gate protection layer is molybdenum aluminum lanthanum alloy, molybdenum tungsten alloy, molybdenum zirconium alloy, molybdenum vanadium alloy, molybdenum niobium alloy, molybdenum nickel alloy, molybdenum chromium alloy, molybdenum cobalt alloy, molybdenum palladium alloy, molybdenum Platinum alloy, molybdenum niobium alloy, molybdenum niobium alloy, molybdenum manganese alloy, molybdenum silicide or molybdenum titanium alloy.
  • the material of the fourth gate protection layer is molybdenum nitride, molybdenum oxynitride, aluminum molybdenum nitride, copper nitride molybdenum, tungsten nitride molybdenum, niobium nitride, tantalum nitride phase, hafnium nitride nitride, nitrogen Vanadium phase, yttrium nitride phase, nickel nitride phase, chromium nitride molybdenum, cobalt nitride molybdenum, palladium nitride molybdenum, platinum platinum molybdenum, manganese nitride phase, titanium nitride molybdenum, molybdenum chlorochloride, chlorination Aluminum molybdenum, copper chloride molybdenum, tungsten chloride molybdenum, zirconium chloride mofetil
  • the source/drain electrodes of the thin film transistor include a source/drain electrode metal layer and a second source/drain protection layer, and the second source/drain protection layer is located between the source/drain electrode metal layer and the active layer.
  • the source/drain electrode metal layer is isolated from the active layer.
  • the material of the source/drain electrode metal layer is copper or a copper alloy.
  • the second source/drain protective layer is made of molybdenum-titanium alloy, molybdenum-tungsten alloy, molybdenum-zirconium alloy, molybdenum-niobium alloy, molybdenum-copper alloy, molybdenum-vanadium alloy, molybdenum-niobium alloy, molybdenum-nickel alloy, molybdenum-chromium alloy, Molybdenum-niobium alloy, molybdenum-niobium alloy, molybdenum-cobalt alloy, molybdenum-palladium alloy, molybdenum-platinum alloy, molybdenum-aluminum alloy, molybdenum-manganese alloy, titanium silicide, tungsten silicide, zirconium silicide, tantalum silicide, copper silicide, vanadium silicide, tantalum silicide, silicidation Nickel, chromium silicide,
  • the source/drain electrodes further include a third set of protective layers on opposite sides of the source/drain electrode metal layer with respect to the second source/drain protective layer.
  • the third set of protective layers includes a third source/drain protective layer and a fourth source/drain protective layer.
  • the third source/drain protective layer is between the source/drain electrode metal layer and the fourth source/drain protective layer.
  • the material of the third source/drain protective layer is molybdenum aluminum bismuth alloy, molybdenum tungsten alloy, molybdenum zirconium alloy, molybdenum vanadium alloy, molybdenum niobium alloy, molybdenum nickel alloy, molybdenum chromium alloy, molybdenum cobalt alloy, molybdenum palladium alloy , molybdenum platinum alloy, molybdenum rhenium alloy, molybdenum rhenium alloy, molybdenum manganese alloy, molybdenum silicide or molybdenum titanium alloy.
  • the fourth source/drain protective layer is made of molybdenum nitride, molybdenum oxynitride, aluminum molybdenum nitride, copper nitride molybdenum, tungsten nitride molybdenum, zirconium nitride molybdenum, hafnium nitride nitride, tantalum nitride.
  • the thin film transistor is a bottom gate thin film transistor or a top gate thin film transistor.
  • the material of the active layer is a metal oxide semiconductor, polysilicon or amorphous silicon.
  • an array substrate is provided.
  • the array substrate includes the above-described thin film transistor.
  • a display device includes the above array substrate.
  • a method of fabricating a thin film transistor includes:
  • a gate electrode on the base substrate comprising a gate electrode metal layer sequentially formed on the base substrate and a first set of protective layers, wherein the gate electrode metal layer is made of copper or a copper alloy;
  • a source/drain electrode is formed on the substrate on which the etch barrier layer is formed.
  • the gate electrode includes a second set of protective layers, a gate electrode metal layer, and a first set of protective layers sequentially formed over the base substrate.
  • the second set of protective layers includes a first gate protective layer and a second gate protective layer sequentially formed on the base substrate; the first set of protective layers includes sequentially formed on the gate electrode metal layer a third gate protection layer and a fourth gate protection layer.
  • the source/drain electrodes include a second source/drain protection layer and source/drain electrode metal layers sequentially formed over the etch barrier layer.
  • the source/drain electrodes further include a third set of protective layers formed over the source/drain electrode metal layers, the third set of protective layers including third sources sequentially formed over the source/drain electrode metal layers / leakage protection layer and fourth source / drain protection layer.
  • Another method of fabricating a thin film transistor includes:
  • the gate electrode Forming a gate electrode on the substrate on which the gate insulating layer is formed, the gate electrode including a first set of protective layer and a gate electrode metal layer sequentially formed on the gate insulating layer, wherein the gate electrode metal layer is made of copper or copper alloy.
  • the gate electrode includes a first set of protective layers, a gate electrode metal layer, and a second set of protective layers sequentially formed over the gate insulating layer.
  • the first set of protective layers includes a fourth gate protective layer and a third gate protective layer sequentially formed over the gate insulating layer;
  • the second set of protective layers includes a first layer formed on the gate electrode metal layer a second gate protection layer and a first gate protection layer.
  • the source/drain electrodes include a source/drain electrode metal layer and a second source/drain protection layer which are sequentially formed over a base substrate.
  • the source/drain electrodes include a third set of protective layers, source/drain electrode metal layers, and second source/drain protective layers sequentially formed over the base substrate, wherein the third set of protective layers includes sequentially formed on a fourth source/drain protective layer and a third source/drain protective layer over the base substrate.
  • the method further comprises: processing the gate insulating layer by an annealing process.
  • the first set of protective layers is used to isolate the copper or copper alloy of the gate electrode metal layer from the active layer, thereby preventing copper diffusion from contaminating the active layer and greatly improving the yield of the product.
  • FIG. 1 is a schematic structural view of an array substrate including a thin film transistor according to an embodiment of the present invention
  • FIG. 2 is a partial enlarged view of a gate electrode region A of the thin film transistor of FIG.
  • FIG. 3 is a schematic structural view of a gate electrode of a thin film transistor according to an embodiment of the present invention.
  • FIG. 4 is a partially enlarged view of a source/drain electrode region B of the thin film transistor of FIG. detailed description
  • Embodiments of the present invention provide a thin film transistor and a method of fabricating the same, an array substrate, and a display device.
  • the first set of protective layers are used to isolate the gate electrode metal layer from the active layer, preventing copper from diffusing into the active layer and causing a change in carrier mobility, thereby improving product yield. .
  • An array substrate includes a plurality of gate lines and a plurality of data lines which cross each other to form a plurality of pixel units arranged in a matrix form, each of the pixel units including a thin film transistor and a pixel electrode.
  • the following description is mainly made for a single pixel unit, but other pixel units can be similarly formed.
  • FIG. 1 is a schematic structural view of an array substrate including a thin film transistor according to an embodiment of the present invention
  • FIG. 2 is an enlarged view of a gate electrode region A of the thin film transistor of FIG.
  • the thin film transistor shown in Fig. 1 is of a bottom gate type, but it should be understood that the embodiment of the present invention is also applicable to a top gate type thin film transistor.
  • a thin film transistor according to an embodiment of the present invention includes a gate electrode 2, an active layer 4, source/drain electrodes 6, and a gate insulating layer 3 between the gate electrode 2 and the active layer 4.
  • the gate electrode 2 includes a gate electrode metal layer 23 and a first set of protective layers 32.
  • the first set of protective layers 32 are located between the gate electrode metal layer 23 and the gate insulating layer 3, and the active layer 4 and the gate are provided. Electrode The metal layer 23 is isolated.
  • the material of the gate electrode metal layer 23 is copper or a copper alloy.
  • the active layer and the gate electrode metal layer are separated by using the first group of protective layers, thereby avoiding copper in the gate electrode metal layer. Diffusion into the active layer causes contamination of the active layer, which in turn increases the yield of the product.
  • the gate electrode further includes a second set of protective layers 31 on opposite sides of the gate electrode metal layer 23 with respect to the first set of protective layers 32.
  • the second set of protective layers 31 includes a first gate protective layer 21 and a second gate protective layer 22, and the second gate protective layer 22 is located between the gate electrode metal layer 23 and the first gate protective layer 21. .
  • the material of the first gate protection layer 21 is silicon nitride or titanium nitride.
  • the second gate protection layer 22 is made of molybdenum-titanium alloy, molybdenum-tungsten alloy, molybdenum-zirconium alloy, molybdenum-niobium alloy, molybdenum-copper alloy, molybdenum-vanadium alloy, molybdenum-niobium alloy, molybdenum-nickel alloy, molybdenum-chromium alloy, Niobium alloy, molybdenum-niobium alloy, molybdenum-cobalt alloy, molybdenum-palladium alloy, molybdenum-platinum alloy, molybdenum-aluminum alloy, molybdenum-manganese alloy, titanium silicide, tungsten silicide, zirconium silicide, tantalum silicide, copper silicide, vanadium silicide, tantalum silicide, nickel silicide , chromium silicide, tantalum silicide, tantalum
  • the first gate protection layer 21 can increase the adhesion of the gate electrode to the base substrate, and the second gate protection layer 22 can also prevent the diffusion of copper in the gate electrode metal layer.
  • the first gate protection layer 21 may be a single layer or a plurality of layers, and the multilayer structure is formed by a structure in which silicon nitride and titanium nitride are stacked, for example, silicon nitride is sequentially formed on the base substrate. The layer, the titanium nitride layer, obtains the first gate protection layer 21.
  • the second gate protection layer 22 may also be a single layer or a plurality of layers, and the material of the second gate protection layer is used to form a multilayer structure, such as two layers, three layers or four layers.
  • the first gate protective layer 21 may be made of silicon nitride or titanium nitride, and other inorganic insulating materials having the same or similar material properties as those of the above materials may be used.
  • the first gate protective layer 21 has a thickness of 10 nm to 300 nm.
  • the material used in the second gate protection layer 22 is mainly a phase (Mo), titanium (Ti), silicon (Si) co-doped alloy material, wherein the Ti element can be ⁇ (W), zirconium (Zr), ⁇ (Nb) ), copper (Cu), vanadium (V), tantalum (Ta), nickel (Ni), chromium (Cr), hafnium (Hf), rhodium (Rh), cobalt (Co), palladium (Pd), platinum (Pt ), aluminum (A1) or manganese (Mn) is substituted, and other materials having the same or similar material properties as those of the above substances may also be used.
  • the Ti element can be ⁇ (W), zirconium (Zr), ⁇ (Nb) ), copper (Cu), vanadium (V), tantalum (Ta), nickel (Ni), chromium (Cr), hafnium (Hf), rhodium (Rh), cobalt (Co), palladium (
  • the first set of protection layers 32 includes a third gate protection layer 24 and a fourth gate protection layer 25, and the third gate protection layer 24 is located at the gate electrode metal layer 23 and the fourth gate protection layer. 25 between.
  • the material of the third gate protection layer 24 is molybdenum aluminum bismuth alloy, molybdenum tungsten alloy, molybdenum zirconium alloy, molybdenum vanadium alloy, molybdenum niobium alloy, molybdenum nickel alloy, molybdenum chromium alloy, molybdenum cobalt alloy, molybdenum palladium alloy, Molybdenum platinum alloy, molybdenum rhenium alloy, molybdenum rhenium alloy, molybdenum manganese alloy, molybdenum silicide or molybdenum titanium alloy.
  • the material of the fourth gate protection layer 25 is molybdenum nitride, molybdenum oxynitride, aluminum molybdenum nitride, copper nitride molybdenum, tungsten nitride molybdenum, zirconium nitride molybdenum, hafnium nitride nitride, hafnium nitride nitride.
  • the first set of protective layers 32 is used to isolate the gate electrode metal layer from the active layer, and the first set of protective layers preferably adopts two layers of the third gate protective layer 24 and the fourth gate protective layer 25.
  • the third gate protective layer 24 may be a single layer structure formed of one of the above materials forming the third gate protective layer, or may be a stacked structure formed of two or more types.
  • the fourth gate protective layer 25 may be a single layer structure formed of one of the above materials forming the fourth gate protective layer, or may be a stacked structure formed of two or more kinds.
  • the material of the third gate protection layer 24 may be an alloy material formed of three metals of Mo, Al, and Nb, wherein A1 may be W, Zr, V, Ta, Ni, Cr, Co, Pd, Pt, Hf, Rh, Substituting elements such as Mn, Ti, and Si, and Nb may be replaced by elements such as W, Zr, V, Ta, Ni, Cr, Co, Pd, Pt, Hf, Rh, Mn, Ti, and Si.
  • the source/drain electrodes 6 of the thin film transistor include a source/drain electrode metal layer 63 and a second source/drain protection layer 62.
  • the second source/drain protective layer 62 is located between the source/drain electrode metal layer 63 and the active layer 4, and isolates the source/drain electrode metal layer 63 from the active layer 4.
  • the material of the source/drain electrode metal layer 63 is copper or a copper alloy.
  • a second source/drain protective layer is designed between the source/drain electrode metal layer and the active layer to isolate the two to avoid source/drainage.
  • the copper diffusion in the polar metal layer contaminates the active layer and causes a change in carrier mobility, thereby increasing the yield of the product.
  • the second source/drain protection layer 62 is made of molybdenum-titanium alloy, molybdenum-tungsten alloy, molybdenum-niobium alloy, molybdenum-niobium alloy, molybdenum-copper alloy, molybdenum-vanadium alloy, molybdenum-niobium alloy, molybdenum-nickel alloy, molybdenum-chromium alloy, Combination Gold, molybdenum-niobium alloy, molybdenum-cobalt alloy, molybdenum-palladium alloy, molybdenum-platinum alloy, molybdenum-aluminum alloy, molybdenum-manganese alloy, titanium silicide, tungsten silicide, zirconium silicide, tantalum silicide, copper silicide, vanadium silicide, tantalum silicide, nickel silicide, Chromium silicide, tantalum silicide,
  • the material of the second source/drain protection layer 62 is the same as the material of the second gate protection layer 22.
  • the second source/drain protective layer 62 may be a single layer structure formed of the above materials, or may be a stacked structure formed of two or more of the above materials.
  • the source/drain electrodes 6 further include a third set of protective layers on opposite sides of the source/drain electrode metal layer 63 with respect to the second source/drain protective layer 62.
  • the third set of protective layers includes a third source/drain protective layer 64 and a fourth source/drain protective layer 65, and the third source/drain protective layer 64 is located between the source/drain electrode metal layer 63 and the fourth source/drain protective layer 65. between.
  • the material of the third source/drain protection layer 64 is molybdenum aluminum alloy, molybdenum tungsten alloy, molybdenum zirconium alloy, molybdenum vanadium alloy, molybdenum niobium alloy, molybdenum nickel alloy, molybdenum chromium alloy, molybdenum cobalt alloy, molybdenum and palladium. Alloy, molybdenum platinum alloy, molybdenum-niobium alloy, molybdenum-niobium alloy, molybdenum-manganese alloy, molybdenum silicide or molybdenum-titanium alloy.
  • the fourth source/drain protective layer 65 is made of molybdenum nitride, molybdenum oxynitride, aluminum molybdenum nitride, copper nitride molybdenum, tungsten nitride molybdenum, tantalum nitride molybdenum, tantalum nitride phase, and nitriding.
  • the material of the third source/drain protection layer 64 is consistent with the material of the third gate protection layer 24.
  • the third source/drain protective layer 64 may be a single layer structure formed of one of the above materials forming the third source/drain protective layer, or may be a laminate formed of two or more of the above materials. structure.
  • the material of the fourth source/drain protection layer 65 is the same as the material of the fourth gate protection layer 25.
  • the fourth source/drain protective layer 65 may be a single layer structure formed by one of the above materials forming the fourth source/drain protective layer, or may be a stacked structure formed of two or more of the above materials. .
  • the third source/drain protective layer 64 and the fourth source/drain protective layer 65 are also for preventing diffusion of copper in the source/drain electrode metal layer.
  • the material of the active layer 4 is a metal oxide semiconductor, polysilicon or amorphous silicon.
  • the improvement of the gate electrode and/or the source/drain electrode can be performed not only In the metal oxide semiconductor thin film transistor, it can also be applied to a polysilicon thin film transistor or an amorphous silicon thin film transistor, and an array substrate formed of these thin film transistors.
  • Embodiments of the present invention also provide an array substrate including the above thin film transistor.
  • the array substrate includes a base substrate 1 and may further include: a gate line layer, a gate insulating layer 3, an active layer 4, and the like on the base substrate 1.
  • the thin film transistor included in the array substrate may be of a top gate type or a bottom gate type. As an example, Fig. 1 shows that the thin film transistor included is a bottom gate type array substrate.
  • the array substrate includes: a gate line layer (including a gate line and a gate electrode 2) formed on the base substrate 1; a gate insulating layer 3 formed on the gate line layer; and an active layer 4 formed on the gate insulating layer 3 Above; etching barrier layer 5 (for preventing etching of the active layer when the data line layer is formed); covering over part of the active layer 4; data line layer (including data lines and source/drain electrodes 6) Formed on the active layer 4 and the etch stop layer 5; the passivation layer 7 covers the entire substrate and is formed over a portion of the source/drain electrodes 6.
  • Embodiments of the present invention also provide a display device including any of the above array substrates.
  • the display device may be: a product or a component having any display function such as a liquid crystal panel, an electronic paper, an OLED panel, a liquid crystal television, a liquid crystal display, a digital photo frame, a mobile phone, a tablet computer, or the like.
  • Embodiments of the present invention also provide a method of fabricating a thin film transistor, including:
  • a gate electrode on the base substrate comprising a gate electrode metal layer sequentially formed on the base substrate and a first set of protective layers, wherein the gate electrode metal layer is made of copper or a copper alloy;
  • a source/drain electrode is formed on the substrate on which the etch barrier layer is formed.
  • the gate electrode comprises a second set of protective layers, a gate electrode metal layer and a first set of protective layers sequentially formed on the base substrate.
  • the second set of protective layers includes a first gate protective layer and a second gate protective layer sequentially formed on the base substrate; the first set of protective layers includes sequentially formed on the gate electrode metal layer a third gate protection layer and a fourth gate protection layer.
  • the source/drain electrodes include a second source/drain protection layer and a source/drain electrode metal layer sequentially formed over the etch barrier layer.
  • the source/drain electrode further includes a third set of protective layers formed on the source/drain electrode metal layer, and the third set of protective layers includes a third layer sequentially formed on the source/drain electrode metal layer. Source/drain protection layer and fourth source/drain protection layer.
  • the thin film transistor produced by the above method is of a bottom gate type.
  • the gate electrode metal layer and the first set of protective layers are sequentially formed, wherein the first set of protective layers may include a third gate protective layer and a fourth gate protective layer which are sequentially formed.
  • a second set of protective layers, a gate electrode metal layer and a first set of protective layers may be sequentially formed on the base substrate, wherein the second set of protective layers comprises a first gate protective layer and a second gate protective layer which are sequentially formed.
  • the source/drain electrodes are fabricated, the second source/drain protective layer and the source/drain electrode metal layers are sequentially formed.
  • a third set of protective layers may be formed on the source/drain electrode metal layer, and the third set of protective layers includes a third source/drain protective layer and a fourth source/drain protective layer which are sequentially formed.
  • the third gate protection layer and the fourth gate protection layer are formed between the gate electrode metal layer and the active layer, copper diffusion of the gate electrode metal layer can be prevented from entering the active layer, thereby improving the product. Yield.
  • Another embodiment of the present invention provides a method for fabricating a thin film transistor, including:
  • the gate electrode Forming a gate electrode on the substrate on which the gate insulating layer is formed, the gate electrode including a first set of protective layer and a gate electrode metal layer sequentially formed on the gate insulating layer, wherein the gate electrode metal layer is made of copper or copper alloy.
  • the gate electrode comprises a first set of protective layers, a gate electrode metal layer and a second set of protective layers sequentially formed over the gate insulating layer.
  • the first set of protective layers includes a fourth gate protective layer and a third gate protective layer sequentially formed on the gate insulating layer;
  • the second set of protective layers includes sequentially formed on the gate electrode metal layer a second gate protection layer and a first gate protection layer.
  • the source/drain electrodes include a source/drain electrode metal layer and a second source/drain protection layer which are sequentially formed over the base substrate.
  • the source/drain electrodes comprise a third set of protective layers, source/drain electrode metal layers and second source/drain protective layers sequentially formed on the base substrate, wherein the third set of protective layers comprises sequentially formed a fourth source/drain protective layer and a third source/drain protective layer over the base substrate.
  • the thin film transistor fabricated by the above method is a top gate thin film transistor.
  • a first set of protective layer and a gate electrode metal layer are sequentially formed, wherein the first set of protective layers includes a fourth gate protective layer and a third gate protective layer which are sequentially formed.
  • a first set of protective layers, a gate electrode metal layer and a second set of protective layers may be sequentially formed, wherein the second set of protective layers comprises a second gate protective layer and a first gate protective layer which are sequentially formed.
  • the source/drain electrodes are fabricated, the source/drain electrode metal layer and the second source/drain protective layer are sequentially formed.
  • a third set of protective layers, a source/drain electrode metal layer and a second source/drain protective layer may be sequentially formed, wherein the third set of protective layers may include a fourth source/drain protective layer and a third source which are sequentially fabricated/ Leakage protection layer.
  • the third gate protection layer and the fourth gate protection layer are formed between the gate electrode metal layer and the active layer, copper diffusion of the gate electrode metal layer can be prevented from entering the active layer, thereby improving the product. Yield.
  • the method further comprises: processing the gate insulating layer by using an annealing process.
  • a group doped with hydrogen in the gate insulating layer such as hydroxide (OH), hydrogen ion (H + ), and adsorbed hydrogen element is not avoided in the process of fabricating the gate insulating layer.
  • OH hydroxide
  • H + hydrogen ion
  • adsorbed hydrogen element is not avoided in the process of fabricating the gate insulating layer.
  • These hydrogen groups are prone to breakage during the fabrication of thin film transistor devices and the operation of these devices, and are likely to diffuse into the active layer over time and environmental changes.
  • the diffused OH-, H 2 0, H + and other substances will affect the stability of the device, causing a large drift of the threshold voltage (Vth) of the thin film transistor device, resulting in product failure.
  • Adding a one-step annealing process after the gate insulating layer is formed can prevent the diffusion of hydrogen groups, avoid a large drift of the threshold voltage, and improve the yield of the
  • an array substrate including a thin film transistor according to an embodiment of the present invention and a method of fabricating the array substrate are explained in further detail below by a specific example.
  • the thin film transistor is of a bottom gate type, and the active layer is formed of an oxide semiconductor, but it is obvious that the embodiment of the invention is not limited thereto. 1 to 4, a method of fabricating an array substrate according to an embodiment of the present invention includes the following steps.
  • Step 1 A first gate protective layer 21 is formed on the base substrate 1.
  • the material of the base substrate 1 may be glass.
  • the first gate protection layer is made of silicon nitride or nitrogen.
  • the first gate protection layer has a thickness of 10 nm to 300 nm.
  • Step 2 After the first gate protection layer 21 is formed, a second gate protection layer 22 is formed on the first gate protection layer 21.
  • the material used for the second gate protection layer 22 is mainly a Mo, Ti, Si co-doped alloy material, wherein the Ti element can be W, Zr, Nb, Cu, V, Ta, Ni, Cr, Hf, Rh, Co, Pd, Pt, material. ' , One"
  • Step 3 After the second gate protection layer 22 is completed, a gate electrode metal layer 23 is formed on the second gate protection layer 22, and the material thereof is copper or a copper alloy.
  • a third gate protection layer 24 is formed thereon.
  • the material of the third gate protection layer 24 is an alloy material of three metals of Mo, Al, and Nb, wherein A1 can be W, Zr, V, Ta, Ni, Cr, Co, Pd, Pt, Hf, Rh, Mn, Ti. Substituting materials such as Si, and Nb in the alloy layer can also be replaced by materials such as ⁇ , Zr, V, Ta, Ni, Cr, Co, Pd, Pt, Hf, Rh, Mn, Ti, Si. At the same time, the above two metal elements may also be made of other metals having the same or similar material properties.
  • Step 5 After the third gate protection layer 24 is formed, the fourth gate protection layer 25 is formed.
  • the material of the fourth gate protection layer 25 is MoSiN x , wherein the Si element can be N, Al, Cu, W, Zr, Hf, Rh, V, Ta, Ni, Cr, Co, Pd, Pt, Mn, Ti, etc. Substituted by the material, the N element can be replaced by an element such as Cl, P or the like and an element having the same or similar material properties.
  • Step 6 The first gate protection layer 21, the second gate protection layer 22, the gate electrode metal layer 23, the third gate protection layer 24, and the fourth gate protection layer 25 constitute a gate electrode layer, and the gate electrode layer is patterned. , the gate electrode 2 is formed.
  • the patterning process completes the patterning of the gate electrode layer by, for example, an etching process using a wet method, a dry method, or a wet dry method.
  • Step 7 After the gate electrode 2 is formed, a gate insulating layer 3 is overlaid on the gate electrode 2 and the base substrate 1.
  • the material of the gate insulating layer 3 may be a silicon oxide film, an aluminum oxide film, a titanium oxide film, a silicon oxynitride film, a zirconia film, a hafnium oxide film, a barium titanate film, a hafnium oxide film, a silicon oxynitride film, or an oxynitride film.
  • the aluminum film, the zirconium oxynitride film, the hafnium oxynitride film, the hafnium oxynitride film, the silicon nitride film, the aluminum nitride film, the tantalum nitride film or the tantalum nitride film may also have the same material properties as the above materials or Other inorganic insulating materials similar.
  • the gate insulating layer in this embodiment may be a single-layer film formed of the above inorganic insulating material, or may be a laminated structure of two, three or even a plurality of films, and various combinations thereof are protected by the present invention. Within the scope.
  • Step 8 When the gate insulating layer 3 is a single layer of nitride or oxynitride, an annealing furnace may be used. Art to process the gate insulating layer. Preferably, the annealing temperature is from 250 ° C to 500 ° C and the time is from 10 min to 200 min.
  • a group doped with hydrogen in the gate insulating layer such as hydroxide (OH), hydrogen ion (H + ), and adsorbed hydrogen element is not avoided in the process of fabricating the gate insulating layer.
  • These hydrogen groups are prone to breakage during the fabrication of thin film transistor devices and the operation of these devices, and are likely to diffuse into the active layer over time and environmental changes.
  • the diffused OH-, H 2 0, H + and other substances will affect the stability of the device, causing a large drift of the threshold voltage (Vth) of the thin film transistor device, resulting in product failure.
  • Adding a one-step annealing process after the gate insulating layer is formed can prevent the diffusion of hydrogen groups, avoid a large drift of the threshold voltage, and improve the yield of the product.
  • Step 9 An oxide active layer 4 is formed on the substrate after the above process is completed.
  • the active layer uses metal oxide semiconductors such as indium gallium oxide (IGZO), indium gallium tin oxide (ITZO), indium oxide (IZO), tin oxide (TZO), and other similar metals.
  • Oxide semiconductor After the oxide active layer is subjected to an optional annealing process, a patterning process is performed thereon. Patterning of the above-described active layer oxide semiconductor can be accomplished by an etching process combining wet, dry or wet dry methods. Annealing and surface treatment processes can be selected during the graphical process.
  • Step 10 After the oxide active layer 4 is patterned and processed, an etch stop layer 5 is formed thereon.
  • the material of the etch barrier layer 5 may be a silicon oxide film, an aluminum oxide film, a titanium oxide film, a silicon oxynitride film, a zirconia film, a hafnium oxide film, a barium titanate film, a hafnium oxide film, a silicon oxynitride film, or a nitrogen oxide.
  • the material of the second source/drain protection layer 62 may be a Mo, Ti, Si co-doped alloy material, wherein the Ti element may be W, Zr, Nb, Cu, V, Ta, Ni, Cr, Hf, Rh, Co. , Pd, Pt, material. ' ⁇ — , 5
  • Step 12 after the second source/drain protection layer 62 is completed, forming a source/drain electrode metal layer thereon 63, the material is copper or its alloy.
  • Step 13 After the source/drain electrode metal layer 63 is formed, a third source/drain protective layer is formed thereon.
  • the material of the third source/drain protection layer 64 is an alloy material of three metals of Mo, Al, and Nb, wherein the material A1 can be W, Zr, V, Ta, Ni, Cr, Co, Pd, Pt, Hf, Rh, Materials such as Mn, Ti, and Si are substituted, and Nb in the alloy layer may be replaced by materials such as W, Zr, V, Ta, Ni, Cr, Co, Pd, Pt, Hf, Rh, Mn, Ti, and Si.
  • the above two metal elements may also be made of other metals having the same or similar properties as their materials.
  • Step 14 After the third source/drain protection layer 64 is formed, a fourth source/drain protection layer 65 is formed thereon.
  • the material of the fourth source/drain protection layer 65 is MoSiN x , wherein the Si element can be N, Al, Cu, W, Zr, Hf, Rh, V, Ta, Ni, Cr, Co, Pd, Pt, Mn, Ti. Replace with other materials.
  • the N element can be replaced by an element such as Cl, P or the like and an element having the same or similar material properties.
  • Step 15 After the formation of the above layers, a patterning process is performed to form the source/drain electrodes 6, a passivation layer 7 is formed after the source/drain electrodes 6 are formed, and a passivation layer 7 is patterned to form via holes. .
  • the material of the passivation layer 7 may be a silicon dioxide film, an aluminum oxide film, a titanium oxide film, a silicon oxynitride film, a zirconia film, a hafnium oxide film, a barium titanate film, a hafnium oxide film, a silicon oxynitride film, or an aluminum oxynitride film.
  • the film, the yttrium oxynitride film, the yttrium oxynitride film, the yttrium oxynitride film, the silicon nitride film, the aluminum nitride film, the tantalum nitride film or the tantalum nitride film may also have the same or similar material properties as the above materials.
  • the passivation layer may be a single layer formed of one of the above materials, or may be a laminated structure formed by two or three of the above materials.
  • the passivation layer may also include an organic insulating layer material.
  • the organic insulating material is usually a resin-based material or an acrylic-based material.
  • Step 16 After the above process is completed, the pixel electrode 8 is formed.
  • the protective layer of the gate electrode and the protective layer of the source/drain electrodes are provided, so that the problem that the yield of the thin film transistor is not good when copper or its alloy is used as the electrode can be solved.
  • the yield of the product can be effectively improved, the cost can be reduced, and the production capacity can be increased.

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Abstract

提供一种薄膜晶体管及其制造方法、阵列基板和显示装置。该薄膜晶体管包括栅电极（2）、有源层（4）、源/漏电极（6），以及位于栅电极（2）和有源层（4）之间的栅绝缘层（3）。栅电极（2）包括栅电极金属层（23）和第一组保护层（32），第一组保护层（32）位于栅电极金属层（23）和栅绝缘层（3）之间，将有源层（4）和栅电极金属层（23）隔离。栅电极金属层（23）的材质为铜或铜合金。

Description

薄膜晶体管及其制造方法、 阵列基板和显示装置 技术领域
本发明的实施例涉及一种薄膜晶体管及其制造方法、 阵列基板和显示装 置。 背景技术
在平板显示装置中， 薄膜晶体管液晶显示器（Thin Film Transistor Liquid Crystal Display, 筒称 TFT-LCD )具有体积小、 功耗低、 制造成本相对较低 和低辐射等特点， 在当前的平板显示器市场占据了主导地位。
氧化物薄膜晶体管（ Oxide Thin Film Transistor, 筒称 OTFT )具有超薄、 重量轻、 低耗电等优势， 不仅可以用于制造液晶显示面板， 而且为新一代有 机发光显示面板的应用提供了可能。
传统的阵列基板制备工艺为：在基底基板上形成栅电极，沉积栅绝缘层， 沉积有源层， 形成源 /漏电极， 沉积钝化层， 形成像素电极。
传统技术存在的缺陷在于， 采用铜或铜合金制作栅电极和源 /漏电极， 铜 较活泼， 容易扩散进入有源层。 因此， 铜易污染有源层， 从而影响了载流子 的迁移率， 最终导致产品缺陷。 发明内容
根据本发明的一个方面， 提供一种薄膜晶体管。 所述薄膜晶体管包括栅 电极、 有源层、 源 /漏电极， 以及位于所述栅电极和有源层之间的栅绝缘层。 所述栅电极包括栅电极金属层和第一组保护层， 所述第一组保护层位于栅电 极金属层和栅绝缘层之间， 将所述有源层和所述栅电极金属层隔离。 所述栅 电极金属层的材质为铜或铜合金。
例如， 所栅电极还包括第二组保护层， 相对于第一组保护层位于栅电极 金属层的相反侧。
例如， 所述第二组保护层包括第一栅保护层和第二栅保护层， 所述第二 栅保护层位于第一栅保护层和栅电极金属层之间。 例如， 所述第一栅保护层的材质为氮化硅或氮化钛。
例如， 所述第二栅保护层的材质为钼钛合金、 钼钨合金、 钼锆合金、 钼 铌合金、 钼铜合金、 钼钒合金、 钼钽合金、 钼镍合金、 钼铬合金、 钼铪合金、 钼铑合金、 钼钴合金、 钼钯合金、 钼铂合金、 钼铝合金、 钼锰合金、 硅化钛、 硅化钨、 硅化锆、 硅化铌、 硅化铜、 硅化钒、 硅化钽、 硅化镍、 硅化铬、 硅 化铪、 硅化铑、 硅化钴、 硅化钯、 硅化铂、 硅化铝或硅化锰。
例如， 所述第一组保护层包括第三栅保护层和第四栅保护层， 所述第三 栅保护层位于栅电极金属层和第四栅保护层之间。
例如， 所述第三栅保护层的材质为钼铝铌合金、 钼钨合金、 钼锆合金、 钼钒合金、 钼钽合金、 钼镍合金、 钼铬合金、 钼钴合金、 钼钯合金、 钼铂合 金、 钼铪合金、 钼铑合金、 钼锰合金、 硅化钼或钼钛合金。
例如， 所述第四栅保护层的材质为氮化钼、 氮硅化钼、 氮化铝钼、 氮化 铜钼、 氮化钨钼、 氮化 目、 氮化铪相、 氮化铑钼、 氮化钒相、 氮化钽相、 氮化镍相、 氮化铬钼、 氮化钴钼、 氮化钯钼、 氮化铂钼、 氮化锰相、 氮化钛 钼、 氯硅化钼、 氯化铝钼、 氯化铜钼、 氯化钨钼、 氯化锆钼、 氯化铪钼、 氯 化铑钼、 氯化钒钼、 氯化钽钼、 氯化镍钼、 氯化铬钼、 氯化钴钼、 氯化 4巴钼、 氯化铂钼、 氯化锰钼、 氯化钛钼、 磷硅化钼、 磷化铝钼、 磷化铜钼、 磷化钨 钼、 磷化锆钼、 磷化铪钼、 磷化铑钼、 磷化钒钼、 磷化钽钼、 磷化镍钼、 磷 化铬钼、 磷化钴钼、 磷化钯相、 磷化铂钼、 磷化锰相或磷化钛钼。
例如， 所述薄膜晶体管的源 /漏电极包括源 /漏电极金属层和第二源 /漏保 护层， 所述第二源 /漏保护层位于源 /漏电极金属层和有源层之间， 将源 /漏电 极金属层和有源层隔离。 例如， 所述源 /漏电极金属层的材质为铜或铜合金。
例如， 所述第二源 /漏保护层的材质为钼钛合金、 钼钨合金、 钼锆合金、 钼铌合金、 钼铜合金、 钼钒合金、 钼钽合金、 钼镍合金、 钼铬合金、 钼铪合 金、 钼铑合金、 钼钴合金、 钼钯合金、 钼铂合金、 钼铝合金、 钼锰合金、 硅 化钛、 硅化钨、 硅化锆、 硅化铌、 硅化铜、 硅化钒、 硅化钽、 硅化镍、 硅化 铬、 硅化铪、 硅化铑、 硅化钴、 硅化钯、 硅化铂、 硅化铝或硅化锰。
例如， 所述源 /漏电极还包括第三组保护层， 相对于第二源 /漏保护层位 于源 /漏电极金属层的相反侧。
例如， 所述第三组保护层包括第三源 /漏保护层和第四源 /漏保护层， 所 述第三源 /漏保护层位于源 /漏电极金属层和第四源 /漏保护层之间。
例如，所述第三源 /漏保护层的材质为钼铝铌合金、钼钨合金、钼锆合金、 钼钒合金、 钼钽合金、 钼镍合金、 钼铬合金、 钼钴合金、 钼钯合金、 钼铂合 金、 钼铪合金、 钼铑合金、 钼锰合金、 硅化钼或钼钛合金。
例如， 所述第四源 /漏保护层的材质为氮化钼、 氮硅化钼、 氮化铝钼、 氮 化铜钼、 氮化钨钼、 氮化锆钼、 氮化铪钼、 氮化铑钼、 氮化钒钼、 氮化钽钼、 氮化镍相、 氮化铬钼、 氮化钴钼、 氮化钯钼、 氮化铂钼、 氮化锰相、 氮化钛 钼、 氯硅化钼、 氯化铝钼、 氯化铜钼、 氯化钨钼、 氯化锆钼、 氯化铪钼、 氯 化铑钼、 氯化钒钼、 氯化钽钼、 氯化镍钼、 氯化铬钼、 氯化钴钼、 氯化 4巴钼、 氯化铂钼、 氯化锰钼、 氯化钛钼、 磷硅化钼、 磷化铝钼、 磷化铜钼、 磷化钨 钼、 磷化锆钼、 磷化铪钼、 磷化铑钼、 磷化钒钼、 磷化钽钼、 磷化镍钼、 磷 化铬钼、 磷化钴钼、 磷化钯相、 磷化铂钼、 磷化锰 ]或磷化钛钼。
例如， 上述薄膜晶体管为底栅型薄膜晶体管或顶栅型薄膜晶体管。
例如， 所述有源层的材质为金属氧化物半导体、 多晶硅或非晶硅。
根据本发明的另一个方面， 提供一种阵列基板。 该阵列基板包括上述的 薄膜晶体管。
根据本发明的另一个方面， 提供一种显示装置。 该显示装置包括上述的 阵列基板。
根据本发明的另一个方面， 提供一种薄膜晶体管的制造方法。 该方法包 括：
在基底基板上形成栅电极， 所述栅电极包括依次形成于基底基板之上的 栅电极金属层和第一组保护层，其中所述栅电极金属层的材质为铜或铜合金； 在形成栅电极的基板上形成覆盖栅电极和基底基板的栅绝缘层； 在形成栅绝缘层的基板上形成位于栅电极上方的有源层， 以及位于有源 层之上的刻蚀阻挡层；
在形成刻蚀阻挡层的基板上形成源 /漏电极。
例如， 所述栅电极包括依次形成于基底基板之上的第二组保护层、 栅电 极金属层和第一组保护层。
例如， 所述第二组保护层包括依次形成于基底基板之上的第一栅保护层 和第二栅保护层； 所述第一组保护层包括依次形成于所述栅电极金属层之上 的第三栅保护层和第四栅保护层。
例如， 所述源 /漏电极包括依次形成于刻蚀阻挡层之上的第二源 /漏保护 层和源 /漏电极金属层。
例如， 所述源 /漏电极还包括形成于源 /漏电极金属层之上的第三组保护 层， 所述第三组保护层包括依次形成于源 /漏电极金属层之上的第三源 /漏保 护层和第四源 /漏保护层。
根据本发明的再一个方面， 提供另一种薄膜晶体管的制造方法。 该方法 包括：
在基底基板上形成源 /漏电极；
在形成源 /漏电极的基板上形成刻蚀阻挡层；
在形成刻蚀阻挡层的基板上形成位于源 /漏电极上方的有源层；
在形成有源层的基板上形成栅绝缘层；
在形成栅绝缘层的基板上形成栅电极， 所述栅电极包括依次形成于栅绝 缘层之上的第一组保护层和栅电极金属层， 其中所述栅电极金属层的材质为 铜或铜合金。
例如， 所述栅电极包括依次形成于栅绝缘层之上的第一组保护层、 栅电 极金属层和第二组保护层。
例如， 所述第一组保护层包括依次形成于栅绝缘层之上的第四栅保护层 和第三栅保护层； 所述第二组保护层包括依次形成于栅电极金属层之上的第 二栅保护层和第一栅保护层。
例如， 所述源 /漏电极包括依次形成于基底基板之上的源 /漏电极金属层 和第二源 /漏保护层。
例如， 所述源 /漏电极包括依次形成于基底基板之上的第三组保护层、 源 /漏电极金属层和第二源 /漏保护层， 其中所述第三组保护层包括依次形成于 基底基板之上的第四源 /漏保护层和第三源 /漏保护层。
例如，对于上述的薄膜晶体管的制造方法，在形成栅绝缘层之后还包括： 采用退火工艺处理栅绝缘层。
根据本发明的实施例， 采用第一组保护层将栅电极金属层的铜或铜合金 与有源层隔离开， 因此避免了铜扩散污染有源层， 大大提高了产品的良率。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例的附图作 筒单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例， 而非对本发明的限制。
图 1为包括根据本发明实施例的薄膜晶体管的阵列基板的结构示意图； 图 2为图 1中的薄膜晶体管的栅电极区 A的局部放大图；
图 3为根据本发明实施例的薄膜晶体管的栅电极的结构示意图； 图 4为图 1中薄膜晶体管的源 /漏电极区 B的局部放大图。 具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图， 对本发明实施例的技术方案进行清楚、 完整地描述。 显然， 所描述的实施例 是本发明的一部分实施例， 而不是全部的实施例。 基于所描述的本发明的实 施例， 本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实 施例， 都属于本发明保护的范围。
本发明的实施例提供了一种薄膜晶体管及其制造方法、 阵列基板和显示 装置。 在本发明的实施例中， 采用第一组保护层将栅电极金属层和有源层隔 离开， 防止了铜扩散进入有源层导致载流子迁移率的变化， 从而提高了产品 的良率。
根据本发明实施例的阵列基板包括多条栅线和多条数据线， 这些栅线和 数据线彼此交叉形成以矩阵形式布置的多个像素单元， 每个像素单元包括薄 膜晶体管和像素电极。 下面的描述主要针对单个像素单元进行， 但是其他像 素单元可以相似地形成。
图 1为包括根据本发明实施例的薄膜晶体管的阵列基板的结构示意图， 图 2为图 1中的薄膜晶体管的栅电极区 A的放大图。 图 1所示的薄膜晶体管 为底栅型， 但是应该理解本发明的实施例也适用于顶栅型的薄膜晶体管。 如 图 1所示， 根据本发明实施例的薄膜晶体管包括栅电极 2、 有源层 4、 源 /漏 电极 6, 以及位于栅电极 2和有源层 4之间的栅绝缘层 3。
如图 2所示， 栅电极 2包括栅电极金属层 23和第一组保护层 32, 第一 组保护层 32位于栅电极金属层 23和栅绝缘层 3之间， 将有源层 4和栅电极 金属层 23隔离。
栅电极金属层 23的材质为铜或铜合金。
在本发明实施例中， 无论是顶栅型或是底栅型薄膜晶体管， 由于采用第 一组保护层将有源层和栅电极金属层进行了隔离， 因此避免了栅电极金属层 中的铜扩散至有源层中， 造成有源层的污染， 进而提高了产品的良率。
优选的，如图 2所示，所述栅电极还包括相对于第一组保护层 32位于栅 电极金属层 23的相反侧的第二组保护层 31。
如图 3所示， 所述第二组保护层 31包括第一栅保护层 21和第二栅保护 层 22, 第二栅保护层 22位于栅电极金属层 23和第一栅保护层 21之间。
例如， 所述第一栅保护层 21的材质为氮化硅或氮化钛。
例如， 所述第二栅保护层 22的材质为钼钛合金、 钼钨合金、 钼锆合金、 钼铌合金、 钼铜合金、 钼钒合金、 钼钽合金、 钼镍合金、 钼铬合金、 钼铪合 金、 钼铑合金、 钼钴合金、 钼钯合金、 钼铂合金、 钼铝合金、 钼锰合金、 硅 化钛、 硅化钨、 硅化锆、 硅化铌、 硅化铜、 硅化钒、 硅化钽、 硅化镍、 硅化 铬、 硅化铪、 硅化铑、 硅化钴、 硅化钯、 硅化铂、 硅化铝或硅化锰。
在本发明实施例中，第一栅保护层 21可以增加栅电极与基底基板的附着 力，第二栅保护层 22也可以防止栅电极金属层中的铜的扩散。在本发明实施 例中， 第一栅保护层 21可以为单层， 也可以为多层， 多层结构以氮化硅和氮 化钛叠加的结构形成， 例如在基底基板上依次形成氮化硅层、 氮化钛层得到 第一栅保护层 21。 第二栅保护层 22也可以为单层， 也可以为多层， 采用上 述第二栅保护层的材料形成多层结构， 如两层、 三层或四层。 第一栅保护层 21采用的材料可以为氮化硅或氮化钛，还可以采用与上述各物质的材料特性 相同或相近的其他无机绝缘材料。 第一栅保护层 21的厚度为 10nm-300nm。 第二栅保护层 22采用的材料主要是相 （Mo ) 、 钛（Ti ) 、 硅（Si )共掺杂 的合金材料， 其中 Ti元素可以被鵠（ W )、 锆（ Zr )、 铌（ Nb )、铜（ Cu )、 钒（V )、 钽（Ta )、 镍（Ni )、 铬（Cr )、 铪（Hf )、 铑（Rh )、 钴（ Co )、 钯（Pd ) 、 铂（Pt ) 、 铝（A1 )或锰（Mn )所代替， 并且还可以采用与上述 各物质的材料特性相同或相近的其他材料。
优选的， 如图 3所示， 所述第一组保护层 32包括第三栅保护层 24和第 四栅保护层 25, 第三栅保护层 24位于栅电极金属层 23和第四栅保护层 25 之间。
例如，所述第三栅保护层 24的材质为钼铝铌合金、钼钨合金、钼锆合金、 钼钒合金、 钼钽合金、 钼镍合金、 钼铬合金、 钼钴合金、 钼钯合金、 钼铂合 金、 钼铪合金、 钼铑合金、 钼锰合金、 硅化钼或钼钛合金。
例如， 所述第四栅保护层 25的材质为氮化钼、 氮硅化钼、 氮化铝钼、 氮 化铜钼、 氮化钨钼、 氮化锆钼、 氮化铪钼、 氮化铑钼、 氮化钒钼、 氮化钽钼、 氮化镍相、 氮化铬钼、 氮化钴钼、 氮化钯钼、 氮化铂钼、 氮化锰相、 氮化钛 钼、 氯硅化钼、 氯化铝钼、 氯化铜钼、 氯化钨钼、 氯化锆钼、 氯化铪钼、 氯 化铑钼、 氯化钒钼、 氯化钽钼、 氯化镍钼、 氯化铬钼、 氯化钴钼、 氯化 4巴钼、 氯化铂钼、 氯化锰钼、 氯化钛钼、 磷硅化钼、 磷化铝钼、 磷化铜钼、 磷化钨 钼、 磷化锆钼、 磷化铪钼、 磷化铑钼、 磷化钒钼、 磷化钽钼、 磷化镍钼、 磷 化铬钼、 磷化钴钼、 磷化钯相、 磷化铂钼、 磷化锰相或磷化钛钼。
在本发明实施例中， 第一组保护层 32用于将栅电极金属层与有源层隔 离， 第一组保护层优选采用第三栅保护层 24和第四栅保护层 25构成的两层 结构形成。第三栅保护层 24可以为形成第三栅保护层的上述材料中的一种形 成的单层结构，也可以为两种或多种形成的叠层结构。第四栅保护层 25可以 为形成第四栅保护层的上述材料中的一种形成的单层结构， 也可以为两种或 多种形成的叠层结构。 第三栅保护层 24的材质可以为 Mo、 Al、 Nb三种金 属的形成的合金材料， 其中 A1可以被 W、 Zr、 V、 Ta、 Ni、 Cr、 Co、 Pd、 Pt、 Hf、 Rh、 Mn、 Ti、 Si等元素替代， 同时 Nb可以被 W、 Zr、 V、 Ta、 Ni、 Cr、 Co、 Pd、 Pt、 Hf、 Rh、 Mn、 Ti、 Si等元素代替。
优选的， 如图 1和图 4所示， 所述薄膜晶体管的源 /漏电极 6包括源 /漏 电极金属层 63和第二源 /漏保护层 62。 第二源 /漏保护层 62位于源 /漏电极金 属层 63和有源层 4之间， 将源 /漏电极金属层 63和有源层 4隔离。
所述源 /漏电极金属层 63的材质为铜或铜合金。
与栅电极类似的， 当源 /漏电极也采用铜或铜合金制备时， 在源 /漏电极 金属层和有源层之间设计第二源 /漏保护层将两者隔离， 避免源 /漏电极金属 层中的铜扩散污染有源层而导致载流子迁移率的变化，进而提高产品的良率。
例如， 第二源 /漏保护层 62的材质为钼钛合金、 钼钨合金、 钼梧合金、 钼铌合金、 钼铜合金、 钼钒合金、 钼钽合金、 钼镍合金、 钼铬合金、 钼铪合 金、 钼铑合金、 钼钴合金、 钼钯合金、 钼铂合金、 钼铝合金、 钼锰合金、 硅 化钛、 硅化钨、 硅化锆、 硅化铌、 硅化铜、 硅化钒、 硅化钽、 硅化镍、 硅化 铬、 硅化铪、 硅化铑、 硅化钴、 硅化钯、 硅化铂、 硅化铝或硅化锰。
第二源 /漏保护层 62的材质和第二栅保护层 22的材质一致。 同理， 第二 源 /漏保护层 62可以为上述材料形成的单层结构， 也可以为上述材料中的两 种甚至多种形成的叠层结构。
优选的， 如图 4所示， 源 /漏电极 6还包括第三组保护层， 相对于第二源 /漏保护层 62位于源 /漏电极金属层 63的相反侧。
第三组保护层包括第三源 /漏保护层 64和第四源 /漏保护层 65 , 第三源 / 漏保护层 64位于源 /漏电极金属层 63和第四源 /漏保护层 65之间。
例如， 所述第三源 /漏保护层 64的材质为钼铝铣合金、 钼钨合金、 钼锆 合金、 钼钒合金、 钼钽合金、 钼镍合金、 钼铬合金、 钼钴合金、 钼钯合金、 钼铂合金、 钼铪合金、 钼铑合金、 钼锰合金、 硅化钼或钼钛合金。
例如， 所述第四源 /漏保护层 65的材质为氮化钼、 氮硅化钼、 氮化铝钼、 氮化铜钼、 氮化钨钼、 氮化梧钼、 氮化铪相、 氮化铑钼、 氮化钒相、 氮化钽 相、 氮化镍钼、 氮化铬钼、 氮化钴钼、 氮化钯相、 氮化铂钼、 氮化锰相、 氮 化钛钼、 氯硅化钼、 氯化铝钼、 氯化铜钼、 氯化钨钼、 氯化锆钼、 氯化铪钼、 氯化铑钼、 氯化钒钼、 氯化钽钼、 氯化镍钼、 氯化铬钼、 氯化钴钼、 氯化 4巴 相、 氯化铂钼、 氯化锰钼、 氯化钛钼、 磷硅化钼、 磷化铝钼、 磷化铜钼、 磷 化钨钼、 磷化锆钼、 磷化铪钼、 磷化铑钼、 磷化钒钼、 磷化钽钼、 磷化镍钼、 磷化铬钼、 磷化钴钼、 磷化钯钼、 磷化铂钼、 磷化锰钼或磷化钛钼。
在本发明实施例中，第三源 /漏保护层 64的材质和第三栅保护层 24的材 质一致。 同理， 第三源 /漏保护层 64可以为形成第三源 /漏保护层的上述材料 中的一种形成的单层结构， 也可以为上述材料中的两种甚至多种形成的叠层 结构。 第四源 /漏保护层 65的材质和第四栅保护层 25的材质一致。 同理， 第 四源 /漏保护层 65可以为形成第四源 /漏保护层的上述材料中的一种形成的单 层结构， 也可以为上述材料中两种甚至多种形成的叠层结构。 第三层源 /漏保 护层 64和第四层源 /漏保护层 65也是为了防止源 /漏电极金属层中铜的扩散。
例如， 所述有源层 4的材质为金属氧化物半导体、 多晶硅或非晶硅。 在本发明实施例中， 对栅电极和 /或源 /漏电极所做的改进， 不仅可以应 用于金属氧化物半导体薄膜晶体管中， 也可以应用于多晶硅薄膜晶体管中或 非晶硅薄膜晶体管中， 以及由这些薄膜晶体管形成的阵列基板中。
本发明实施例还提供一种阵列基板， 包括上述的薄膜晶体管。 所述阵列 基板包括基底基板 1 , 并且在基底基板 1之上可进一步包括： 栅线层、 栅绝 缘层 3、 有源层 4等。 所述阵列基板所包括的薄膜晶体管可以为顶栅型， 也 可以为底栅型。 作为示例， 图 1示出了所包括的薄膜晶体管为底栅型的阵列 基板。 该阵列基板包括： 栅线层（包括栅线和栅电极 2 ) , 形成于基底基板 1 之上； 栅绝缘层 3, 形成于栅线层之上； 有源层 4, 形成于栅绝缘层 3之上； 刻蚀阻挡层 5 (用于防止数据线层形成时对有源层的刻蚀） ； 覆盖于部分有 源层 4之上； 数据线层（包括数据线和源 /漏电极 6 ) , 形成于有源层 4和刻 蚀阻挡层 5之上； 钝化层 7, 覆盖整个基板并在部分源 /漏电极 6上方形成有 接。
本发明的实施例还提供了一种显示装置，其包括上述任意一种阵列基板。 所述显示装置可以为： 液晶面板、 电子纸、 OLED面板、 液晶电视、 液晶显 示器、 数码相框、 手机、 平板电脑等具有任何显示功能的产品或部件。
本发明的实施例还提供了一种薄膜晶体管的制造方法， 包括：
在基底基板上形成栅电极， 所述栅电极包括依次形成于基底基板之上的 栅电极金属层和第一组保护层，其中所述栅电极金属层的材质为铜或铜合金； 在形成栅电极的基板上形成覆盖栅电极和基底基板的栅绝缘层； 在形成栅绝缘层的基板上形成位于栅电极上方的有源层， 以及位于有源 层之上的刻蚀阻挡层；
在形成刻蚀阻挡层的基板上形成源 /漏电极。
优选的， 所述栅电极包括依次形成于基底基板之上的第二组保护层、 栅 电极金属层和第一组保护层。
优选的， 所述第二组保护层包括依次形成于基底基板之上的第一栅保护 层和第二栅保护层； 所述第一组保护层包括依次形成于所述栅电极金属层之 上的第三栅保护层和第四栅保护层。
优选的， 所述源 /漏电极包括依次形成于刻蚀阻挡层之上的第二源 /漏保 护层和源 /漏电极金属层。 优选的， 所述源 /漏电极还包括形成于源 /漏电极金属层之上的第三组保 护层， 所述第三组保护层包括依次形成于源 /漏电极金属层之上的第三源 /漏 保护层和第四源 /漏保护层。
通过上述方法制作得到的薄膜晶体管为底栅型。 制作栅电极时， 依次制 作栅电极金属层和第一组保护层， 其中第一组保护层可以包括依次形成的第 三栅保护层和第四栅保护层。 此外， 还可以在基底基板之上依次制作第二组 保护层、 栅电极金属层和第一组保护层， 其中第二组保护层包括依次形成的 第一栅保护层和第二栅保护层。 制作源 /漏电极时， 依次制作第二源 /漏保护 层和源 /漏电极金属层。 此外， 还可以在源 /漏电极金属层上制作第三组保护 层， 第三组保护层包括依次制作的第三源 /漏保护层和第四源 /漏保护层。 在 本发明实施例中， 由于在栅电极金属层和有源层之间形成有第三栅保护层和 第四栅保护层， 可以防止栅电极金属层的铜扩散进入至有源层， 提高产品的 良率。
本发明实施例还提供了另一种薄膜晶体管的制造方法， 包括：
在基底基板上形成源 /漏电极；
在形成源 /漏电极的基板上形成刻蚀阻挡层；
在形成刻蚀阻挡层的基板上形成位于源 /漏电极上方的有源层； 在形成有源层的基板上形成栅绝缘层；
在形成栅绝缘层的基板上形成栅电极， 所述栅电极包括依次形成于栅绝 缘层之上的第一组保护层和栅电极金属层， 其中所述栅电极金属层的材质为 铜或铜合金。
优选的， 所述栅电极包括依次形成于栅绝缘层之上的第一组保护层、 栅 电极金属层和第二组保护层。
优选的， 所述第一组保护层包括依次形成于栅绝缘层之上的第四栅保护 层和第三栅保护层； 所述第二组保护层包括依次形成于栅电极金属层之上的 第二栅保护层和第一栅保护层。
优选的， 所述源 /漏电极包括依次形成于基底基板之上的源 /漏电极金属 层和第二源 /漏保护层。
优选的， 所述源 /漏电极包括依次形成于基底基板之上的第三组保护层、 源 /漏电极金属层和第二源 /漏保护层， 其中所述第三组保护层包括依次形成 于基底基板之上的第四源 /漏保护层和第三源 /漏保护层。
通过上述方法制作得到的薄膜晶体管为顶栅型薄膜晶体管。 制作栅电极 时， 依次制作第一组保护层和栅电极金属层， 其中第一组保护层包括依次制 作的第四栅保护层和第三栅保护层。 此外， 还可以依次制作第一组保护层、 栅电极金属层和第二组保护层， 其中第二组保护层包括依次制作的第二栅保 护层和第一栅保护层。 制作源 /漏电极时， 依次制作源 /漏电极金属层和第二 源 /漏保护层。 此外， 还可以依次制作第三组保护层、 源 /漏电极金属层和第 二源 /漏保护层， 其中第三组保护层可以包括依次制作的第四源 /漏保护层和 第三源 /漏保护层。 在本发明实施例中， 由于在栅电极金属层和有源层之间形 成有第三栅保护层和第四栅保护层， 可以防止栅电极金属层的铜扩散进入至 有源层， 提高产品的良率。
优选的， 在制作栅绝缘层之后还包括： 采用退火工艺处理栅绝缘层。 在传统技术中， 在制作栅绝缘层的工艺中避免不了在栅绝缘层中掺杂氢 的基团， 如氢氧根 ( OH ) , 氢离子（H+ )和吸附的氢元素等。 这些氢的基 团在薄膜晶体管器件的制作过程以及这些器件的工作过程中容易发生断裂， 随着时间的推移和环境的变化，很有可能扩散到有源层中。扩散出来的 OH- , H20, H+等物质将影响器件的稳定性， 使薄膜晶体管器件的阈值电压 （Vth ) 发生较大的漂移，导致产品失效。而在制作完栅绝缘层后增加一步退火工艺， 可以阻止氢的基团的扩散， 避免阈值电压发生较大的漂移， 提高了产品的良 率。
以下通过一个具体的示例来进一步详细解释包括根据本发明实施例的薄 膜晶体管的阵列基板及该阵列基板的制造方法。 在该示例中， 薄膜晶体管为 底栅型，有源层由氧化物半导体形成，但是显然本发明的实施例并不限于此。 参照图 1-图 4, 根据本发明实施例的阵列基板的制造方法包括以下步骤。
步骤 1、 在基底基板 1上形成第一栅保护层 21。
基底基板 1的材质可以为玻璃。 第一栅保护层采用的材料为氮化硅或氮 第一栅保护层的厚度为 10nm-300nm。
步骤 2、 在上述第一栅保护层 21形成以后， 在第一栅保护层 21之上形 成第二栅保护层 22。 第二栅保护层 22采用的材料主要是 Mo、 Ti、 Si共掺杂的合金材料， 其 中 Ti元素可以被 W、 Zr、 Nb、 Cu、 V、 Ta、 Ni、 Cr、 Hf、 Rh、 Co、 Pd、 Pt、 料。 ' 、 一 "
步骤 3、 在第二栅保护层 22完成以后， 在第二栅保护层 22上形成栅电 极金属层 23, 其材料为铜或铜合金。
步骤 4、 在栅电极金属层 23完成之后， 在其上形成第三栅保护层 24。 第三栅保护层 24的材质为 Mo、 Al、 Nb三种金属的合金材料， 其中 A1 可以被 W、 Zr、 V、 Ta、 Ni、 Cr、 Co、 Pd、 Pt、 Hf、 Rh、 Mn、 Ti、 Si等材 料替代， 同时合金层中的 Nb也可以被\¥、 Zr、 V、 Ta、 Ni、 Cr、 Co、 Pd、 Pt、 Hf、 Rh、 Mn、 Ti、 Si等材料代替。 同时上述两种金属元素还可以采用与 其材料特性相同或相近的其他金属。
步骤 5、 在上述第三栅保护层 24形成以后， 形成第四栅保护层 25。
第四栅保护层 25的材质为 MoSiNx, 其中的 Si元素可以被 N、 Al、 Cu、 W、 Zr、 Hf、 Rh、 V、 Ta、 Ni、 Cr、 Co、 Pd、 Pt、 Mn、 Ti等材料所代替， 其 中的 N元素可以被 Cl、 P等元素及材料特性相同或相近的元素代替。
步骤 6、 第一栅保护层 21、 第二栅保护层 22、栅电极金属层 23、 第三栅 保护层 24和第四栅保护层 25组成了栅电极层，对栅电极层进行图形化工艺， 形成栅电极 2。 图形化工艺例如采用湿法、 干法或者湿法干法相结合的蚀刻 工艺完成对栅电极层的图形化。
步骤 7、 形成栅电极 2后， 在栅电极 2和基底基板 1上覆盖一层栅绝缘 层 3。
栅绝缘层 3的材料可以采用二氧化硅薄膜， 氧化铝薄膜， 氧化钛薄膜、 氮氧化硅薄膜、 氧化锆薄膜、 氧化钽薄膜、 钛酸钡薄膜、 氧化钕薄膜、 氮氧 化硅薄膜、 氮氧化铝薄膜、 氮氧化锆薄膜、 氮氧化钽薄膜、 氮氧化钕薄膜、 氮化硅薄膜、 氮化铝薄膜、 氮化梧薄膜或氮化钽薄膜， 还可以采用与上述各 物质的材料特性相同或相近的其他无机绝缘材料。 同时， 本实施例中的栅绝 缘层可以是上述无机绝缘材料形成的单层薄膜， 也可以是两种、 三种甚至多 种薄膜的形成叠层结构， 其各种组合均在本发明的保护范围之内。
步骤 8、 当栅绝缘层 3为单层氮化物或者氮氧化物时， 可以采用退火工 艺来对栅绝缘层进行处理。 优选的， 退火温度为 250 °C -500 °C , 时间为 10min-200min。
在传统技术中， 在制作栅绝缘层的工艺中避免不了在栅绝缘层中掺杂氢 的基团， 如氢氧根 ( OH ) , 氢离子（H+ )和吸附的氢元素等。 这些氢的基 团在薄膜晶体管器件的制作过程以及这些器件的工作过程中容易发生断裂， 随着时间的推移和环境的变化，很有可能扩散到有源层中。扩散出来的 OH- , H20, H+等物质将影响器件的稳定性， 使薄膜晶体管器件的阈值电压 （Vth ) 发生较大的漂移，导致产品失效。而在制作完栅绝缘层后增加一步退火工艺， 可以阻止氢的基团的扩散， 避免阈值电压发生较大的漂移， 提高了产品的良 率。
步骤 9、 在完成上述工艺后的基板上形成氧化物有源层 4。
有源层是使用金属氧化物半导体， 如铟镓辞氧化物（IGZO ) , 铟镓锡氧 化物 （ITZO ) , 铟辞氧化物（IZO ) , 辞锡氧化物 （TZO )及其它性质类似 的金属氧化物半导体。 在对氧化物有源层进行可以选择的退火工艺以后， 对 其进行图形化工艺。 可以采用湿法、 干法或者湿法干法相结合的蚀刻工艺完 成对上述有源层氧化物半导体的图形化。 可以选择在图形化工艺的过程中进 行退火和表面处理工艺。
步骤 10、在对氧化物有源层 4进行图形化和处理工艺以后在其上形成刻 蚀阻挡层 5。
刻蚀阻挡层 5的材料可以采用二氧化硅薄膜，氧化铝薄膜，氧化钛薄膜、 氮氧化硅薄膜、 氧化锆薄膜、 氧化钽薄膜、 钛酸钡薄膜、 氧化钕薄膜、 氮氧 化硅薄膜、 氮氧化铝薄膜、 氮氧化锆薄膜、 氮氧化钽薄膜和氮氧化钕薄膜， 步骤 11、 在对刻蚀阻挡层 5进行处理和图形化工艺以后， 在其上形成第 二源 /漏保护层 62。
第二源 /漏保护层 62的材料可以是 Mo、 Ti、 Si共掺杂的合金材料， 其中 Ti元素可以被 W、 Zr、 Nb、 Cu、 V、 Ta、 Ni、 Cr、 Hf、 Rh、 Co、 Pd、 Pt、 料。 ' 口 — 、 5
步骤 12、在第二源 /漏保护层 62完成以后， 在其上形成源 /漏电极金属层 63, 其材料为铜或其合金。
步骤 13、在源 /漏电极金属层 63形成以后， 在其上形成第三源 /漏保护层
64。
第三源 /漏保护层 64的材质为 Mo、 Al、 Nb三种金属的合金材料， 其中 材料 A1可以被 W、 Zr、 V、 Ta、 Ni、 Cr、 Co、 Pd、 Pt、 Hf、 Rh、 Mn、 Ti、 Si等材料替代， 同时合金层中的 Nb可以被 W、 Zr、 V、 Ta、 Ni、 Cr、 Co、 Pd、 Pt、 Hf、 Rh、 Mn、 Ti、 Si等材料代替。 同时上述两种金属元素还可以采 用与其材料特性相同或相近的其他金属。
步骤 14、在上述第三源 /漏保护层 64形成以后， 在其上形成第四源 /漏保 护层 65。
第四源 /漏保护层 65的材质为 MoSiNx, 其中 Si元素可以被 N、 Al、 Cu、 W、 Zr、 Hf、 Rh、 V、 Ta、 Ni、 Cr、 Co、 Pd、 Pt、 Mn、 Ti等材料所代替。 其 中 N元素可以被 Cl、 P等元素及材料特性相同或相近的元素所代替。
步骤 15、 在上述各层形成以后， 进行图形化工艺以形成源 /漏电极 6, 在 形成源 /漏电极 6之后形成钝化层 7, 并对钝化层 7进行图形化工艺以形成过 孔。
钝化层 7的材料可以采用二氧化硅薄膜， 氧化铝薄膜， 氧化钛、 氮氧化 硅薄膜、 氧化锆薄膜、 氧化钽薄膜、 钛酸钡薄膜、 氧化钕薄膜、 氮氧化硅薄 膜、 氮氧化铝薄膜、 氮氧化梧薄膜、 氮氧化钽薄膜、 氮氧化钕薄膜、 氮化硅 薄膜、 氮化铝薄膜、 氮化梧薄膜或氮化钽薄膜， 还可以采用与上述各物质的 材料特性相同或相近的其他无机绝缘材料。 同时， 钝化层可以是上述材料中 的一种形成的单层， 也可以是上述材料中的两种或者三种形成的叠层结构。 钝化层也可以包括有机绝缘层材料。 有机绝缘材料通常为树脂系材料或亚克 力系材料。
步骤 16、 在上述工艺完成以后形成像素电极 8。
在本发明实施例中， 设置栅电极的保护层和源 /漏电极的保护层， 从而可 以解决当采用铜或其合金作为电极时薄膜晶体管良率不好的问题。 由此， 可 以有效提高产品的良率， 降低成本、 提高产能。
以上所述仅是本发明的示范性实施方式， 而非用于限制本发明的保护范 围， 本发明的保护范围由所附的权利要求确定。

Claims

权利要求书
1、 一种薄膜晶体管， 包括栅电极、 有源层、 源 /漏电极， 以及位于所述 栅电极和有源层之间的栅绝缘层， 其中：
所述栅电极包括栅电极金属层和第一组保护层， 所述第一组保护层位于 栅电极金属层和栅绝缘层之间， 将所述有源层和所述栅电极金属层隔离； 所述栅电极金属层的材质为铜或铜合金。
2、如权利要求 1所述的薄膜晶体管，其中所述栅电极还包括第二组保护 层， 相对于所述第一组保护层位于栅电极金属层的相反侧；
所述第二组保护层包括第一栅保护层和第二栅保护层， 所述第二栅保护 层位于第一栅保护层和栅电极金属层之间。
3、如权利要求 2所述的薄膜晶体管，其中所述第一栅保护层的材质为氮 化硅或氮化钛； 和 /或
所述第二栅保护层的材质为钼钛合金、钼钨合金、钼锆合金、钼铌合金、 钼铜合金、 钼钒合金、 钼钽合金、 钼镍合金、 钼铬合金、 钼铪合金、 钼铑合 金、 钼钴合金、 钼钯合金、 钼铂合金、 钼铝合金、 钼锰合金、 硅化钛、 硅化 钨、 硅化锆、 硅化铌、 硅化铜、 硅化钒、 硅化钽、 硅化镍、 硅化铬、 硅化铪、 硅化铑、 硅化钴、 硅化钯、 硅化铂、 硅化铝或硅化锰。
4、 如权利要求 1、 2或 3所述的薄膜晶体管， 其中所述第一组保护层包 括第三栅保护层和第四栅保护层， 所述第三栅保护层位于栅电极金属层和第 四栅保护层之间。
5、如权利要求 4所述的薄膜晶体管，其中所述第三栅保护层的材质为钼 铝铌合金、 钼钨合金、 钼锆合金、 钼钒合金、 钼钽合金、 钼镍合金、 钼铬合 金、 钼钴合金、 钼钯合金、 钼铂合金、 钼铪合金、 钼铑合金、 钼锰合金、 硅 化钼或钼钛合金； 和 /或
所述第四栅保护层的材质为氮化钼、 氮硅化钼、 氮化铝钼、 氮化铜钼、 氮化钨钼、 氮化梧钼、 氮化铪相、 氮化铑钼、 氮化钒相、 氮化钽相、 氮化镍 钼、 氮化铬钼、 氮化钴钼、 氮化巴钼、 氮化铂钼、 氮化锰钼、 氮化钬钼、 氯 硅化钼、 氯化铝钼、 氯化铜钼、 氯化钨钼、 氯化锆钼、 氯化铪钼、 氯化铑钼、 氯化钒钼、 氯化钽钼、 氯化镍钼、 氯化铬钼、 氯化钴钼、 氯化钯钼、 氯化铂 相、 氯化锰钼、 氯化钛钼、 磷硅化钼、 磷化铝钼、 磷化铜钼、 磷化钨钼、 磷 化锆钼、 磷化铪钼、 磷化铑钼、 磷化钒钼、 磷化钽钼、 磷化镍钼、 磷化铬钼、 磷化钴钼、 磷化钯钼、 磷化铂钼、 磷化锰钼或磷化钛钼。
6、 如权利要求 1所述的薄膜晶体管， 其中所述薄膜晶体管的源 /漏电极 包括源 /漏电极金属层和第二源 /漏保护层， 所述第二源 /漏保护层位于源 /漏电 极金属层和有源层之间， 将源 /漏电极金属层和有源层隔离；
所述源 /漏电极金属层的材质为铜或铜合金。
7、 如权利要求 6所述的薄膜晶体管， 其中所述第二源 /漏保护层的材质 为钼钛合金、 钼钨合金、 钼锆合金、 钼铌合金、 钼铜合金、 钼钒合金、 钼钽 合金、 钼镍合金、 钼铬合金、 钼铪合金、 钼铑合金、 钼钴合金、 钼钯合金、 钼铂合金、 钼铝合金、 钼锰合金、 硅化钛、 硅化钨、 硅化锆、 硅化铌、 硅化 铜、 硅化钒、 硅化钽、 硅化镍、 硅化铬、 硅化铪、 硅化铑、 硅化钴、 硅化钯、 硅化铂、 硅化铝或硅化锰。
8、 如权利要求 6所述的薄膜晶体管， 其中所述源 /漏电极还包括第三组 保护层， 相对于第二源 /漏保护层位于源 /漏电极金属层的相反侧；
所述第三组保护层包括第三源 /漏保护层和第四源 /漏保护层， 所述第三 源 /漏保护层位于源 /漏电极金属层和第四源 /漏保护层之间。
9、 如权利要求 8所述的薄膜晶体管， 其中所述第三源 /漏保护层的材质 为钼铝铌合金、 钼钨合金、 钼锆合金、 钼钒合金、 钼钽合金、 钼镍合金、 钼 铬合金、 钼钴合金、 钼钯合金、 钼铂合金、 钼铪合金、 钼铑合金、 钼锰合金、 硅化钼或钼钛合金； 和 /或
所述第四源 /漏保护层的材质为氮化钼、氮硅化相、氮化铝钼、氮化铜相、 氮化钨钼、 氮化梧钼、 氮化铪相、 氮化铑钼、 氮化钒相、 氮化钽相、 氮化镍 钼、 氮化铬钼、 氮化钴钼、 氮化巴钼、 氮化铂钼、 氮化锰钼、 氮化钬钼、 氯 硅化钼、 氯化铝钼、 氯化铜钼、 氯化钨钼、 氯化锆钼、 氯化铪钼、 氯化铑钼、 氯化钒钼、 氯化钽钼、 氯化镍钼、 氯化铬钼、 氯化钴钼、 氯化钯钼、 氯化铂 相、 氯化锰钼、 氯化钛钼、 磷硅化钼、 磷化铝钼、 磷化铜钼、 磷化钨钼、 磷 化锆钼、 磷化铪钼、 磷化铑钼、 磷化钒钼、 磷化钽钼、 磷化镍钼、 磷化铬钼、 磷化钴钼、 磷化钯钼、 磷化铂钼、 磷化锰钼或磷化钛钼。
10、 如权利要求 1~9任一项所述的薄膜晶体管， 其中所述薄膜晶体管为 底栅型薄膜晶体管或顶栅型薄膜晶体管。
11、如权利要求 10所述的薄膜晶体管，其中所述有源层的材质为金属氧 化物半导体、 多晶硅或非晶硅。
12、 一种阵列基板， 包括如权利要求 1~11中任一项所述的薄膜晶体管。
13、 一种显示装置， 包括如权利要求 12所述的阵列基板。
14, 一种薄膜晶体管的制造方法， 包括：
在基底基板上形成栅电极， 所述栅电极包括依次形成于基底基板之上的 栅电极金属层和第一组保护层，其中所述栅电极金属层的材质为铜或铜合金； 在形成栅电极的基板上形成覆盖栅电极和基底基板的栅绝缘层； 在形成栅绝缘层的基板上形成位于栅电极上方的有源层， 以及位于有源 层之上的刻蚀阻挡层；
在形成刻蚀阻挡层的基板上形成源 /漏电极。
15、如权利要求 14所述的薄膜晶体管的制造方法，其中所述栅电极包括 依次形成于基底基板之上的第二组保护层、 栅电极金属层和第一组保护层。
16、如权利要求 15所述的薄膜晶体管的制造方法，其中所述第二组保护 层包括依次形成于基底基板之上的第一栅保护层和第二栅保护层； 所述第一 组保护层包括依次形成于所述栅电极金属层之上的第三栅保护层和第四栅保 护层。
17、 如权利要求 14所述的薄膜晶体管的制造方法， 其中所述源 /漏电极 包括依次形成于刻蚀阻挡层之上的第二源 /漏保护层和源 /漏电极金属层。
18、 如权利要求 17所述的薄膜晶体管的制造方法， 其中所述源 /漏电极 还包括形成于源 /漏电极金属层之上的第三组保护层，所述第三组保护层包括 依次形成于源 /漏电极金属层之上的第三源 /漏保护层和第四源 /漏保护层。
19、 一种薄膜晶体管的制造方法， 包括：
在基底基板上形成源 /漏电极；
在形成源 /漏电极的基板上形成刻蚀阻挡层；
在形成刻蚀阻挡层的基板上形成位于源 /漏电极上方的有源层；
在形成有源层的基板上形成栅绝缘层；
在形成栅绝缘层的基板上形成栅电极， 所述栅电极包括依次形成于栅绝 缘层之上的第一组保护层和栅电极金属层， 其中所述栅电极金属层的材质为 铜或铜合金。
20、如权利要求 19所述的薄膜晶体管的制造方法，其中所述栅电极包括 依次形成于栅绝缘层之上的第一组保护层、 栅电极金属层和第二组保护层。
21、如权利要求 20所述的薄膜晶体管的制造方法，其中所述第一组保护 层包括依次形成于栅绝缘层之上的第四栅保护层和第三栅保护层； 所述第二 组保护层包括依次形成于栅电极金属层之上的第二栅保护层和第一栅保护 层。
22、 如权利要求 19所述的薄膜晶体管的制造方法， 其中所述源 /漏电极 包括依次形成于基底基板之上的源 /漏电极金属层和第二源 /漏保护层。
23、 如权利要求 19所述的薄膜晶体管的制造方法， 其中所述源 /漏电极 包括依次形成于基底基板之上的第三组保护层、 源 /漏电极金属层和第二源 / 漏保护层， 其中所述第三组保护层包括依次形成于基底基板之上的第四源 / 漏保护层和第三源 /漏保护层。
24、 如权利要求 14或 19所述的薄膜晶体管的制造方法， 其中在形成栅 绝缘层之后还包括： 采用退火工艺处理栅绝缘层。
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