WO2014056911A1 - Optoelektronisches bauelement mit integrierter schutzdiode und verfahren zu seiner herstellung - Google Patents

Optoelektronisches bauelement mit integrierter schutzdiode und verfahren zu seiner herstellung Download PDF

Info

Publication number
WO2014056911A1
WO2014056911A1 PCT/EP2013/070944 EP2013070944W WO2014056911A1 WO 2014056911 A1 WO2014056911 A1 WO 2014056911A1 EP 2013070944 W EP2013070944 W EP 2013070944W WO 2014056911 A1 WO2014056911 A1 WO 2014056911A1
Authority
WO
WIPO (PCT)
Prior art keywords
pin
semiconductor chip
optoelectronic component
contact
protection diode
Prior art date
Application number
PCT/EP2013/070944
Other languages
English (en)
French (fr)
Inventor
Jürgen Moosburger
Lutz Höppel
Norwin Von Malm
Original Assignee
Osram Opto Semiconductors Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors Gmbh filed Critical Osram Opto Semiconductors Gmbh
Priority to CN201380053254.3A priority Critical patent/CN104704632B/zh
Priority to KR1020157009804A priority patent/KR102086188B1/ko
Priority to DE112013004960.0T priority patent/DE112013004960B4/de
Priority to JP2015536098A priority patent/JP6106755B2/ja
Priority to US14/432,302 priority patent/US9653440B2/en
Publication of WO2014056911A1 publication Critical patent/WO2014056911A1/de
Priority to US15/484,499 priority patent/US10586788B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/54—Encapsulations having a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/56—Materials, e.g. epoxy or silicone resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/033—Manufacturing methods by local deposition of the material of the bonding area
    • H01L2224/0333—Manufacturing methods by local deposition of the material of the bonding area in solid form
    • H01L2224/03334—Manufacturing methods by local deposition of the material of the bonding area in solid form using a preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92143—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Definitions

  • the present invention relates to an optoelectronic component according to claim 1 and a method for producing an optoelectronic component according to patent claim 7.
  • Optoelectronic devices with optoelectronic semiconductor ⁇ semiconductor chip are known in various variants from the prior art. There are known optoelectronic semiconductor chips whose epitaxial growth produced
  • Semiconductor layer structure is separated after epitaxial growth of a substrate. Such thin-film chips must be placed on another support for mechanical stabilization prior to separation from the substrate.
  • An optoelectronic component comprises an optoelectronic ⁇ African semiconductor chip having a first surface on which a first electrical contact and a second electrical contact are arranged.
  • the first surface adjoins a shaped body.
  • a first pin and a second pin are embedded in the molded body and electrically conductively connected to the first contact and the second contact.
  • a protective diode is embedded in the molded body and electrically conductively connected to the first contact and the second contact.
  • the pins serve ⁇ ses optoelectronic component simultaneously with the electrical see contact with the optoelectronic semiconductor chip and a chip carrier for the optoelectronic semiconductor chip.
  • the additionally integrated protective diode advantageously eliminates the need to provide the opto ⁇ electronic component with an external protection diode.
  • the optoelectronic component also advantageously starting from the date of manufacture of the optoelectronic component is protected against damage caused by electrostatic charges Ent ⁇ .
  • the protective diode to a first terminal and a two ⁇ th port.
  • the first terminal and the second terminal of the protective diode facing the first surface of the semiconductor chip.
  • this can be a direct electrical connection between the contacts of the optoelectronic semiconductor chip and the terminals of the protective diode, whereby this electrical connec ⁇ tion can be particularly reliable.
  • the protective diode to a first terminal and a two ⁇ th port.
  • the first terminal and the second terminal of the protective diode from the first surface facing away from the semiconductor chip.
  • the first pin and the second pin comprise copper. Before ⁇ geous enough, the first pin and the second pin are thereby good electrical conductivity. In addition, the first pin and the second pin can then be easily and inexpensively produced by galvanic growth.
  • the shaped body has a plastic.
  • the shaped body can thereby be produced inexpensively by means of a molding process.
  • the semiconductor chip has a second surface, which lies opposite the first surface.
  • the semiconductor chip is designed to emit electromagnetic radiation through the second surface.
  • no emission of the electromagnetic radiation obstructing structures on the second surface whereby the opto ⁇ electronic component can have a high efficiency must be arranged in this optoelectronic component.
  • a method for producing an optoelectronic component comprises steps for providing an optoelectronic semiconductor chip having a first surface, on which a first electrical contact and a second electrical contact are arranged, for arranging a protective diode on the first contact and the second contact, for galvanic Growing a first pin on the first electrical contact and a second pin on the second electrical contact, and for embedding the first pin, the second pin and the Protective diode in a molded body.
  • an optoelectronic component with clotting ⁇ gen dimensions obtainable by this method.
  • the optoelectronic component is a so-called "chip size package" whose dimensions are determined essentially by the dimensions of the optoelectronic semiconductor chip the method is economically feasible.
  • a further further step is carried out for separating a substrate of the semiconductor chip of an epitaxial layer of the semiconductor chips ⁇ .
  • the semiconductor chip is thus preferably be as thin-film semiconductor chip ⁇
  • the substrate can then be recycled again, as a result of which the method can be carried out more cost-effectively.
  • the protection diode is arranged by gluing, sintering or by soldering to the first contact and the second contact.
  • the arrangement of the protective diode can thereby be cost-effectively au ⁇ tomatinstrument.
  • the protective diode is arranged such that electrical connections of the protective diode face the first surface.
  • an electrically conductive connection between the terminals of the protective diode and the contacts of the optoelectronic semiconductor chip are made, whereby this electrical connection can be made very reliable.
  • the protective diode is arranged so that electrical connections of the protective diode are remote from the first surface.
  • it is in the arrangement of the protective diode to the contacts of the optoelectronic semiconductor chip then not necessary to simultaneously establish an electrical connection between the at ⁇ circuits of the protective diode and the contacts of the opto-electro ⁇ African semiconductor chips. As a result, the order of the protection diode can be made even easier and cheaper.
  • the protection diode is at least partially embedded in the first pin and / or the second pin.
  • Pin and / or the second pin then an electrically conductive connection between the terminals of the protective diode and the contacts of the optoelectronic semiconductor chip.
  • the protection diode in the ERS th pin and / or the second pin has a mechanical stability ⁇ formality of the optoelectronic device manufactured by the method increases.
  • a photoresist is arranged and patterned on the first surface prior to the galvanic growth.
  • the photoresist is removed after galvanic growth.
  • the shaped body is produced by a molding process.
  • the ⁇ ser process step is characterized by a particularly cost ⁇ feasible.
  • the semiconductor chip is provided in a wafer composite with at least one further semiconductor chip.
  • the semiconductor chip after embedding of the first pin, second pin and the protective diode is ge ⁇ dissolves into the molded body from the wafer composite.
  • the method is characterized by simultaneously and in parallel ⁇ feasible for a plurality of semiconductor chips, thus increasing the costs for performing the method per-available semiconductor chip can be significantly reduced.
  • Figure 1 is an optoelectronic device in a first loading ⁇ processing status
  • the optoelectronic component processing was ⁇ in a second Be
  • FIG. 4 shows the optoelectronic component in a fourth processing state; 5, the optoelectronic component processing was ⁇ in a fifth Be;
  • FIG. 6 shows the optoelectronic component in a sixth processing state
  • FIG. 9 shows the optoelectronic component in a wafer composite
  • FIG 11 shows the optoelectronic component according to the second embodiment in the sixth processing state.
  • FIG. 1 shows a schematic sectional view of a still unfinished optoelectronic component 10 in a first processing stage 1 during the production of the optoelectronic component 10.
  • the optoelectronic component 10 may, for example, be a light emitting diode.
  • the optoelectronic component 10 includes a semiconductor chip ⁇ 100.
  • the semiconductor chip 100 may be, for example, an LED chip.
  • the semiconductor chip 100 comprises a substrate 110 and an epitaxial layer 120.
  • the substrate 110 may include at ⁇ game as sapphire, SiC, Si, GaAs or Ge.
  • Epi ⁇ taxie für 120 has a layer sequence of different semiconductor layers, which were grown by epitaxial growth on the substrate 110. If it is in the
  • the epitaxial layer 120 has a pn-junction light-active Layer, which is adapted to emit electromagnetic radiation as soon as an electrical voltage across the luminescent layer of the epitaxial layer 120 is ⁇ sets.
  • the epitaxial layer 120 has a rear side 121 and a front side 122.
  • the front surface 122 is disposed on an upper surface of the substrate ⁇ 110th
  • the rear side 121 of the epitaxial layer 120 is freely accessible.
  • the back 121 may be provided with a mesa structure and have height differences, as shown schematically in Figure 1.
  • a first contact 130 and a second contact 135 are formed.
  • the ERS ⁇ te contact 130 may for example be connected 120 electrically conductively connected ei ⁇ nem p-doped region of the epitaxial layer.
  • the second contact 135 is then electrically conductively connected to an n-doped region of the epitaxial layer 120.
  • Figure 2 shows a schematic sectional view of the optoelectronic component 10 in a second processing ⁇ stand 2.
  • first contact 130 at the rear 121 of the epitaxial layer 120 of the semiconductor chip 110 is disposed egg ne first seed layer 131st In the area of the second
  • Contact 135 on the back 121 of the epitaxial layer 120 of the semiconductor chip 100 has a second seed layer 136 ⁇ arranged.
  • the first seed layer 131 and the second seed layer 136 comprise an electrically conductive material.
  • the seed layers 131, 136 may, for example, have been arranged by lamination on the rear side 121 of the epitaxial layer 120 of the semiconductor chip 100.
  • the seed layers 131, 136 may, however, for example, by means of a photolithographic process at the
  • FIG. 3 shows the optoelectronic component 10 in a schematic sectional illustration in a third processing stage 3.
  • a protective diode 140 has been arranged on the first seed layer 131 and the second seed layer 136 in the region of the first contact 130 and the second contact 135.
  • Protective diode 140 is an ESD protection diode which serves to protect the optoelectronic component 10 from damage by electrostatic discharges.
  • the protection diode 140 is designed as a surface-mountable SMT component (surface mount technology).
  • the protection diode 140 has a connection side 145 with a first connection 141 and a second connection 142.
  • the protection diode 140 is arranged on the first contact 130 and the second contact 135 at the rear 121 of the epitaxial layer 120 that the terminal side 145 with the first on ⁇ circuit 141 and the second terminal 142 of protection diode 140, the back side 121 of the epitaxial layer 120 is facing.
  • the first terminal 141 of the protective diode 140 is connected in an electrically conductive manner to the first seed layer 131 on the first contact 130 on the rear side 121 of the epitaxial layer 120.
  • the second terminal 142 of protection diode 140 is electrically lei ⁇ tend connected to the second seed layer 136 on the second contact 135 of the epitaxial layer 120 of the semiconductor chip 100th
  • the terminals 141, 142 of the protection diode 140 can ⁇ example, by means of silver conductive, by silver-sintering or by brazing with the seed layers 131, 136, connected at the rear 121 of the epitaxial layer 120 of the semiconductor chip 100th As a result, the electrically conductive
  • FIG. 4 shows the optoelectronic component 10 in a schematic representation in a fourth processing state 4 the back 121 of the epitaxial layer 120 of the semiconductor chip 100, a photoresist 150 was applied and patterned.
  • openings 152 have been formed in the photoresist 150, which are delimited by webs 151 of the layer of photoresist 150 arranged on the back 121.
  • An opening 152 is formed in the area above the first seed layer 131 at the first contact 130.
  • Another opening 152 is formed in the region of the second seed layer 136 on the second contact 135. Perpendicular to the surface of the back 121 of the epitaxial layer 120 has the
  • Photoresist 150 has a height 153.
  • the height 153 thus also corresponds approximately to the depth of the openings 152.
  • FIG. 5 shows the optoelectronic component 10 in a schematic representation in a fifth processing stage 5.
  • first pin 160 and a second pin 165 were generated.
  • the first pin 160 and the second pin 165 comprise an electrically conductive material, such as copper.
  • the first pin 160 and the second pin 165 may also be referred to as posts or pods.
  • the galvanic growth of the first pin 160 has taken place from the first seed layer 131 on the first contact 130.
  • the growth of the second pin 165 has taken place from the second seed layer 136 on the second contact 135.
  • the openings 152 in the photoresist 150 were filled by the first pin 160 and the second pin 165.
  • the first pin 160 and the second pin 165 have a height which corresponds approximately to the height 153 of the openings 152 of the photoresist 150.
  • the first pin 160 is electrically conductively connected to the first seed layer 131 and thereby also to the first contact 130 of the semiconductor chip 100.
  • the second pin 165 is electrically conductive with the second seed layer 136 and thereby also connected to the second contact 135 of the semiconductor chip 100.
  • Figure 6 shows a schematic sectional view of the optoelectronic component 10 in a sixth state 6.
  • the photoresist 150 has been removed from the back 121 of epitaxial layer 120 of semi-conductor chips ⁇ 100th
  • the first pin 160 and the second pin 165 are exposed in the sixth processing stage 6 of the optoelectronic component 10.
  • Figure 7 shows a schematic sectional view of the opto ⁇ electronic component 10 in a seventh processing state 7.
  • a molded body 170 was formed on the back side 121 of the epitaxial layer 120 of the semiconductor chip 100.
  • the molded body 170 has an electrically insulating material.
  • the molded body 170 may comprise a plastic, such as an epoxy resin.
  • a filler may be added to adapt the thermal expansion coefficient of the molded body 170.
  • the shaped body 170 can be produced, for example, by injection molding or a molding process.
  • the first pin 160, the second pin 165, and the protection diode 140 are embedded in the molded body 170.
  • the arrangement of the semiconductor chip 100, the first pin 160, the second pin 165 and the protective diode 140 is mechanically sta ⁇ bilinstrument.
  • An upper side remote from the epitaxial layer 120 surface of the molded body 170 is flush with facing away from the Epita ⁇ xie für 120 longitudinal ends of the pins 160, 165th
  • the pins 160, 165 are accessible from outside on this surface of the molding 170.
  • a method step for planarizing the rear side 121 of the epitaxial layer 120 can still take place.
  • the planarization can be carried out, for example, with benzocyclobutene (BCB).
  • BCB benzocyclobutene
  • the pins 160, 165 may be exposed and planarized by, for example, grinding and polishing.
  • Figure 8 shows a schematic sectional view of the opto-electronic device 10 in an eighth processing ⁇ stand 8.
  • the substrate 110 of the semiconductor chip was peeled off 100 from the epitaxial layer 120 of the half ⁇ semiconductor chip 100th
  • the detachment of the substrate 110 may be effected, for example, by a laser lift-off method.
  • the front side 122 of the epitaxial layer 120 of the semiconductor chip 100 is now exposed.
  • the front side 122 of the epitaxial layer 120 forms an emission side 101 of the semiconductor chip 100 of the opto ⁇ electronic component 10 through which light from the Epita ⁇ xie für 120 can be emitted.
  • an electric voltage at a pn junction of the epitaxial layer applied 120 so in the epitaxial layer 120 is electromagnetic radiation such as visible light generated by the emis ⁇ sion page 101 at the front 122 the epitaxial layer 120 is emitted.
  • the 100 to ⁇ solved by the epitaxial layer 120 of the semiconductor chip substrate 110 can be reused subsequently.
  • a new epitaxial layer 120 is applied to the substrate 110 by epitaxial growth. Further Bear ⁇ processing begins again in shown in Figure 1 the first processing status. 1
  • the conversion layer is placed for this purpose on the front side 121 of the epitaxial layer ⁇ 120th
  • FIG. 9 shows a further schematic sectional view of the optoelectronic component 10 in the seventh processing state 7.
  • the semiconductor chip 100 is arranged in a wafer composite 200 with a plurality of further semiconductor chips 100.
  • the wafer composite 200 comprises three semiconductor chips 100.
  • the wafer composite 200 may also comprise a significantly larger number of substantially identical semiconductor chips 100.
  • the semiconductor chips 100 can be arranged in a two-dimensional matrix ⁇ .
  • the substrate 110 of the semiconductor chips 100 is formed as a one-piece substrate wafer.
  • the epitaxial layers 120 of all semiconductor chips 100 were grown simultaneously as a common epitaxial layer.
  • the first seed layers 131 and the second seed layers 136 of all the semiconductor chips 100 were applied in a joint operation. Subsequently, protective diodes 140 were arranged on the seed layers 131, 136 of all contacts 130, 135 of all semiconductor chips 100.
  • the galvanic ⁇ African growth of the pins 160, 165 is also performed simultaneously in parallel for all the semiconductor chips 100th Subsequently ⁇ lugd the pins 160, 165 and the protection diodes 140 were al-
  • the semiconductor chips 100 are simultaneously embedded in a common molded body 170.
  • the substrate wafer of the wafer composite 200 can now be removed. Subsequently ⁇ .d the semiconductor chips 100 are separated from each other to obtain a plurality of optoelectronic components 10th Due to the parallel production of the optoelectronic components 10 in the wafer composite 200, the production costs for producing the optoelectronic components 10 drop considerably.
  • FIG. 10 shows a schematic sectional illustration of an optoelectronic component 20 according to a second embodiment in an unfinished processing state.
  • the opto ⁇ electronic device 20 has great similarities with the optoelectronic device 10. Corresponding components are therefore provided in both components 10, 20 with the same reference numerals and will not be described again in detail below.
  • the production of the optoelectronic component 20 is similar to the manufacture of the optoelectronic component 10.
  • Figure 10 shows the opto-electronic device 20 in the third processing status 3.
  • the up to the third Be ⁇ processing score 3 were carried out processing steps corresponding to those in the manufacture of the optoelectronic component 10 to its third processing status 3.
  • the protective diode 140 in such a way to the Keimschich ⁇ th 131, 136 arranged at the contacts 130, 135 at the rear 121 of the epitaxial layer 120 of the semiconductor chip 100 in that the connection side 145 with the first connection 141 and the second connection 142 of the protection diode 140 faces away from the rear side 121 of the epitaxial layer 120.
  • the protection The diode 140 was attached to the seed layers 131, 136 of the semiconductor chip 100 by gluing, sintering or soldering. Gluing can be done, for example, by means of a Silberleitkle ⁇ bers or another adhesive. Sintering may be done, for example, as silver sintering.
  • FIG. 11 shows the optoelectronic component 20 in a schematic sectional illustration in the sixth processing position 6.
  • the processing steps carried out between the third processing state 3 shown in FIG. 10 and the sixth processing state 6 shown in FIG. 11 correspond to the processing steps in the production of the optoelectronic component 10 between the third processing state 3 shown in FIG. 3 and the sixth processing state 6 illustrated in FIG.
  • a first pin, 160 at the second contact 135 layer at the ers ⁇ th seed layer 131 on the first contact 130 of the epitaxial layer 120 of the semiconductor chip 100 and a second pin 165 on the second seed layer 136 of epitaxial ⁇ 120 of the Semiconductor chips 100 generated.
  • the protective diode 140 partially embedded in the first pin 160 and the second pin 165.
  • the first terminal 141 of protection diode 140 ⁇ was embedded in the first pin 160th
  • the second on ⁇ circuit 142 of protection diode 140 is embedded in the second pin 165th
  • an electrically conductive Ver ⁇ connection between the first pin 160 and the first terminal 141 of protection diode 140 is formed.
  • an electrically conductive connection between the second pin 165 and the second terminal 142 of the protective diode 140 has arisen.
  • the further processing steps for completing the opto ⁇ electronic device 20 correspond to the further processing steps for preparation of the optoelectronic component 10.
  • the optoelectronic component 20 can preferably be made in parallel with a plurality of further optoelectronic shear devices 20 in a wafer composite ⁇ the.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Led Device Packages (AREA)
  • Light Receiving Elements (AREA)

Abstract

Ein optoelektronisches Bauelement (10, 20) umfasst einen optoelektronischen Halbleiterchip (100) mit einer ersten Oberfläche (121), an der ein erster (130) und ein zweiter elektrischer Kontakt (135) angeordnet sind. Die erste Oberfläche (121) grenzt an einen Formkörper (170) an. Ein erster (160) und ein zweiter Stift (165) sind in den Formkörper (170) eingebettet und elektrisch leitend mit dem ersten (130) und dem zweiten Kontakt (135) verbunden. Eine Schutzdiode (140) ist in den Formkörper eingebettet und elektrisch leitend mit dem ersten (130) und dem zweiten Kontakt (135) verbunden.

Description

Beschreibung
OPTOELEKTRONISCHES BAUELEMENT MIT INTEGRIERTER SCHUTZDIODE UND VERFAHREN ZU|SEINER HERSTELLUNG
Die vorliegende Erfindung betrifft ein optoelektronisches Bauelement gemäß Patentanspruch 1 sowie ein Verfahren zum Herstellen eines optoelektronischen Bauelements gemäß Pa- tentanspruch 7.
Optoelektronische Bauelemente mit optoelektronischen Halb¬ leiterchips sind in diversen Varianten aus dem Stand der Technik bekannt. Es sind optoelektronische Halbleiterchips bekannt, deren durch epitaktisches Wachstum hergestellte
Halbleiterschichtenstruktur nach dem epitaktischen Wachstum von einem Substrat abgetrennt wird. Solche Dünnfilm-Chips müssen zur mechanischen Stabilisierung vor der Trennung vom Substrat auf einem anderen Träger angeordnet werden. Außerdem müssen elektrische Anschlussmöglichkeiten zur elektrischen
Kontaktierung des Chips vorgesehen werden. Wünschenswert ist, den Träger des Dünnfilm-Chips möglichst kompakt und kosten¬ günstig auszubilden. Außerdem kann eine Integration zusätzlicher Bauteile erforderlich sein.
Eine Aufgabe der vorliegenden Erfindung besteht darin, ein optoelektronisches Bauelement bereitzustellen. Diese Aufgabe wird durch ein optoelektronisches Bauelement mit den Merkma¬ len des Anspruchs 1 gelöst. Eine weitere Aufgabe der vorlie- genden Erfindung besteht darin, ein Verfahren zum Herstellen eines optoelektronischen Bauelements anzugeben. Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Anspruchs 7 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
Ein optoelektronisches Bauelement umfasst einen optoelektro¬ nischen Halbleiterchip mit einer ersten Oberfläche, an der ein erster elektrischer Kontakt und ein zweiter elektrischer Kontakt angeordnet sind. Dabei grenzt die erste Oberfläche an einen Formkörper an. Ein erster Stift und ein zweiter Stift sind in den Formkörper eingebettet und elektrisch leitend mit dem ersten Kontakt und dem zweiten Kontakt verbunden. Außerdem ist eine Schutzdiode in den Formkörper eingebettet und elektrisch leitend mit dem ersten Kontakt und dem zweiten Kontakt verbunden. Vorteilhafterweise dienen die Stifte die¬ ses optoelektronischen Bauelements gleichzeitig zur elektri- sehen Kontaktierung des optoelektronischen Halbleiterchips und als Chipträger für den optoelektronischen Halbleiterchip. Eine elektrische Isolation der Stifte und eine mechanische Stabilisierung des gesamten optoelektronischen Bauelements wird dabei durch einen kostengünstig erhältlichen Formkörper gewährleistet. Durch die zusätzlich integrierte Schutzdiode entfällt vorteilhafterweise eine Notwendigkeit, das opto¬ elektronische Bauelement mit einer externen Schutzdiode zu versehen. Durch die Integration der Schutzdiode ist das optoelektronische Bauelement außerdem vorteilhafterweise bereits ab dem Zeitpunkt der Herstellung des optoelektronischen Bauelements gegen eine Beschädigung durch elektrostatische Ent¬ ladungen geschützt.
In einer Ausführungsform des optoelektronischen Bauelements weist die Schutzdiode einen ersten Anschluss und einen zwei¬ ten Anschluss auf. Dabei sind der erste Anschluss und der zweite Anschluss der Schutzdiode der ersten Oberfläche des Halbleiterchips zugewandt. Vorteilhafterweise kann dadurch eine direkte elektrische Verbindung zwischen den Kontakten des optoelektronischen Halbleiterchips und den Anschlüssen der Schutzdiode bestehen, wodurch diese elektrische Verbin¬ dung besonders zuverlässig sein kann.
In einer Ausführungsform des optoelektronischen Bauelements weist die Schutzdiode einen ersten Anschluss und einen zwei¬ ten Anschluss auf. Dabei sind der erstes Anschluss und der zweite Anschluss der Schutzdiode von der ersten Oberfläche des Halbleiterchips abgewandt. Vorteilhafterweise braucht ei¬ ne Verbindung zwischen der Schutzdiode und dem optoelektronischen Halbleiterchip dadurch nicht elektrisch leitend ausgebildet sein, wodurch sich eine Flexibilität bei der Herstel- lung des optoelektronischen Bauelements erhöht.
In einer Ausführungsform des optoelektronischen Bauelements weisen der erste Stift und der zweite Stift Kupfer auf. Vor¬ teilhafterweise sind der erste Stift und der zweite Stift dadurch elektrisch gut leitend. Außerdem können der erste Stift und der zweite Stift dann einfach und kostengünstig durch galvanisches Wachstum hergestellt werden.
In einer Ausführungsform des optoelektronischen Bauelements weist der Formkörper einen Kunststoff auf. Vorteilhafterweise kann der Formkörper dadurch kostengünstig mittels eines Mold- Verfahrens hergestellt werden.
In einer Ausführungsform des optoelektronischen Bauelements weist der Halbleiterchip eine zweite Oberfläche auf, die der ersten Oberfläche gegenüber liegt. Dabei ist der Halbleiterchip ausgebildet, elektromagnetische Strahlung durch die zweite Oberfläche zu emittieren. Vorteilhafterweise müssen bei diesem optoelektronischen Bauelement keine die Emission der elektromagnetischen Strahlung behindernden Strukturen auf der zweiten Oberfläche angeordnet werden, wodurch das opto¬ elektronische Bauelement eine hohe Effizienz aufweisen kann.
Ein Verfahren zum Herstellen eines optoelektronischen Bauele- ments umfasst Schritte zum Bereitstellen eines optoelektronischen Halbleiterchips mit einer ersten Oberfläche, an der ein erster elektrischer Kontakt und ein zweiter elektrischer Kontakt angeordnet sind, zum Anordnen einer Schutzdiode an dem ersten Kontakt und dem zweiten Kontakt, zum galvanischen Auf- wachsen eines ersten Stifts am ersten elektrischen Kontakt und eines zweiten Stifts am zweiten elektrischen Kontakt, und zum Einbetten des ersten Stifts, des zweiten Stifts und der Schutzdiode in einen Formkörper. Insbesondere dienen der ers¬ te und zweite elektrische Kontakt als Keimschichten (engl, seed layers), auf welchen der erste und zweite Stift jeweils galvanisch aufgewachsen werden. Vorteilhafterweise ist durch dieses Verfahren ein optoelektronisches Bauelement mit gerin¬ gen Abmessungen erhältlich. Insbesondere handelt es sich bei dem optoelektronischen Bauelement um ein sogenanntes „Chip Size Package", dessen Abmessungen im Wesentlichen durch die Abmessungen des optoelektronischen Halbleiterchips bestimmt werden. Vorzugsweise ist der optoelektronische Halbleiterchip ungehäust, das heißt der optoelektronische Halbleiterchip ist nicht innerhalb eines Gehäuses angeordnet. Das Verfahren ist dabei kostengünstig durchführbar. Durch die bereits bei der Herstellung des optoelektronischen Bauelements erfolgende In- tegration der Schutzdiode ist das nach dem Verfahren erhältliche optoelektronische Bauelement von Beginn an gegen eine versehentliche Beschädigung durch elektrostatische Entladun¬ gen geschützt. In einer Ausführungsform des Verfahrens wird ein zusätzlicher weiterer Schritt ausgeführt zum Abtrennen eines Substrats des Halbleiterchips von einer Epitaxieschicht des Halbleiter¬ chips. Der Halbleiterchip wird also vorzugsweise als Dünn¬ film-Halbleiterchip ausgebildet. Vorteilhafterweise kann das Substrat anschließend wieder verwertet werden, wodurch das Verfahren noch kostengünstiger durchführbar ist.
In einer Ausführungsform des Verfahrens wird die Schutzdiode durch Kleben, Sintern oder durch Löten an dem ersten Kontakt und dem zweiten Kontakt angeordnet. Vorteilhafterweise lässt sich die Anordnung der Schutzdiode dadurch kostengünstig au¬ tomatisiert durchführen.
In einer Ausführungsform des Verfahrens wird die Schutzdiode so angeordnet, dass elektrische Anschlüsse der Schutzdiode der ersten Oberfläche zugewandt sind. Vorteilhafterweise kann dadurch bereits während der Anordnung der Schutzdiode an dem ersten Kontakt und dem zweiten Kontakt eine elektrisch leitende Verbindung zwischen den Anschlüssen der Schutzdiode und den Kontakten des optoelektronischen Halbleiterchips hergestellt werden, wodurch diese elektrische Verbindung besonders zuverlässig gestaltet werden kann.
In einer Ausführungsform des Verfahrens wird die Schutzdiode so angeordnet, dass elektrische Anschlüsse der Schutzdiode von der ersten Oberfläche abgewandt sind. Vorteilhafterweise ist es bei der Anordnung der Schutzdiode an den Kontakten des optoelektronischen Halbleiterchips dann nicht notwendig, gleichzeitig eine elektrische Verbindung zwischen den An¬ schlüssen der Schutzdiode und den Kontakten des optoelektro¬ nischen Halbleiterchips herzustellen. Hierdurch kann die An- Ordnung der Schutzdiode noch einfacher und kostengünstiger durchgeführt werden.
In einer Ausführungsform des Verfahrens wird die Schutzdiode zumindest teilweise in den ersten Stift und/oder den zweiten Stift eingebettet. Vorteilhafterweise bewirken der erste
Stift und/oder der zweite Stift dann eine elektrisch leitende Verbindung zwischen den Anschlüssen der Schutzdiode und den Kontakten des optoelektronischen Halbleiterchips. Außerdem erhöht sich durch die Einbettung der Schutzdiode in den ers- ten Stift und/oder den zweiten Stift eine mechanische Stabi¬ lität des nach dem Verfahren hergestellten optoelektronischen Bauelements .
In einer Ausführungsform des Verfahrens wird vor dem galvani- sehen Aufwachsen ein Fotolack an der ersten Oberfläche angeordnet und strukturiert. Dabei wird der Fotolack nach dem galvanischen Aufwachsen entfernt. Vorteilhafterweise kann durch das Anordnen und Strukturieren des Fotolacks sicherge¬ stellt werden, dass das galvanische Aufwachsen der Stifte an den gewünschten Positionen und in eine gewünschte Raumrichtung erfolgt. In einer Ausführungsform des Verfahrens wird der Formkörper durch einen Mold-Prozess erzeugt. Vorteilhafterweise ist die¬ ser Verfahrensschritt dadurch besonders kostengünstig durch¬ führbar .
In einer Ausführungsform des Verfahrens wird der Halbleiterchip in einem Waferverbund mit mindestens einem weiteren Halbleiterchip bereitgestellt. Dabei wird der Halbleiterchip nach dem Einbetten des ersten Stifts, des zweiten Stifts und der Schutzdiode in den Formkörper aus dem Waferverbund ge¬ löst. Vorteilhafterweise ist das Verfahren dadurch für eine Mehrzahl von Halbleiterchips gleichzeitig und parallel durch¬ führbar, wodurch sich die Kosten zur Durchführung des Verfahrens pro erhältlichem Halbleiterchip erheblich reduzieren können.
Die oben beschriebenen Eigenschaften, Merkmale und Vorteile der Erfindung sowie die Art und Weise, wie diese erreicht werden, werden klarer und deutlicher verständlich im Zusam- menhang mit der folgenden Beschreibung der Ausführungsbeispiele, die im Zusammenhang mit den Zeichnungen näher erläutert werden. Dabei zeigen in jeweils schematisierter Darstellung : Figur 1 ein optoelektronisches Bauelement in einem ersten Be¬ arbeitungsstand;
Figur 2 das optoelektronische Bauelement in einem zweiten Be¬ arbeitungsstand;
Figur 3 das optoelektronische Bauelement in einem dritten Be¬ arbeitungsstand;
Figur 4 das optoelektronische Bauelement in einem vierten Be- arbeitungsstand; Figur 5 das optoelektronische Bauelement in einem fünften Be¬ arbeitungsstand;
Figur 6 das optoelektronische Bauelement in einem sechsten Bearbeitungsstand;
Figur 7 das optoelektronische Bauelement in einem siebten Be¬ arbeitungsstand; Figur 8 das optoelektronische Bauelement in einem achten Be¬ arbeitungsstand;
Figur 9 das optoelektronische Bauelement in einem Waferver- bund;
Figur 10 ein optoelektronisches Bauelement gemäß einer zwei¬ ten Ausführungsform im dritten Bearbeitungsstand; und
Figur 11 das optoelektronische Bauelement gemäß der zweiten Ausführungsform im sechsten Bearbeitungsstand.
Figur 1 zeigt in schematischer Schnittdarstellung ein noch unfertiges optoelektronisches Bauelement 10 in einem ersten Bearbeitungsstand 1 während der Herstellung des optoelektro- nischen Bauelements 10. Das optoelektronische Bauelement 10 kann beispielsweise eine Leuchtdiode sein.
Das optoelektronische Bauelement 10 umfasst einen Halbleiter¬ chip 100. Der Halbleiterchip 100 kann beispielsweise ein LED- Chip sein. Der Halbleiterchip 100 umfasst ein Substrat 110 und eine Epitaxieschicht 120. Das Substrat 110 kann bei¬ spielsweise Saphir, SiC, Si, GaAs oder Ge aufweisen. Die Epi¬ taxieschicht 120 weist eine Schichtenfolge unterschiedlicher Halbleiterschichten auf, die durch epitaktisches Wachstum auf das Substrat 110 aufgewachsen wurden. Falls es sich bei dem
Halbleiterchip um einen LED-Chip handelt, so weist die Epitaxieschicht 120 eine einen pn-Übergang umfassende leuchtaktive Schicht auf, die dazu ausgebildet ist, elektromagnetische Strahlung zu emittieren, sobald eine elektrische Spannung über die leuchtaktive Schicht der Epitaxieschicht 120 ange¬ legt wird.
Die Epitaxieschicht 120 weist eine Rückseite 121 und eine Vorderseite 122 auf. Die Vorderseite 122 ist an einer Ober¬ fläche des Substrats 110 angeordnet. Die Rückseite 121 der Epitaxieschicht 120 ist frei zugänglich. Die Rückseite 121 kann mit einer Mesastrukturierung versehen sein und Höhenunterschiede aufweisen, wie dies in Figur 1 schematisch dargestellt ist.
An der Rückseite 121 der Epitaxieschicht 120 sind ein erster Kontakt 130 und ein zweiter Kontakt 135 ausgebildet. Der ers¬ te Kontakt 130 kann beispielsweise elektrisch leitend mit ei¬ nem p-dotierten Bereich der Epitaxieschicht 120 verbunden sein. Der zweite Kontakt 135 ist dann elektrisch leitend mit einem n-dotierten Bereich der Epitaxieschicht 120 verbunden.
Figur 2 zeigt in schematischer Schnittdarstellung das optoelektronische Bauelement 10 in einem zweiten Bearbeitungs¬ stand 2. Im Bereich des ersten Kontakts 130 an der Rückseite 121 der Epitaxieschicht 120 des Halbleiterchips 110 wurde ei- ne erste Keimschicht 131 angeordnet. Im Bereich des zweiten
Kontakts 135 an der Rückseite 121 der Epitaxieschicht 120 des Halbleiterchips 100 wurde eine zweite Keimschicht 136 ange¬ ordnet. Die erste Keimschicht 131 und die zweite Keimschicht 136 weisen ein elektrisch leitendes Material auf. Beispiels- weise können die erste Keimschicht 131 und die zweite Keim¬ schicht 136 Kupfer aufweisen. Die Keimschichten 131, 136 können beispielsweise durch Laminieren an der Rückseite 121 der Epitaxieschicht 120 des Halbleiterchips 100 angeordnet worden sein. Die Keimschichten 131, 136 können aber beispielsweise auch mittels eines Fotolithographischen Verfahrens an der
Rückseite 121 der Epitaxieschicht 120 angeordnet worden sein. Figur 3 zeigt das optoelektronische Bauelement 10 in schema- tischer Schnittdarstellung in einem dritten Bearbeitungsstand 3. Eine Schutzdiode 140 ist an der ersten Keimschicht 131 und der zweiten Keimschicht 136 im Bereich des ersten Kontakts 130 und des zweiten Kontakts 135 angeordnet worden. Die
Schutzdiode 140 ist eine ESD-Schutzdiode, die zum Schutz des optoelektronischen Bauelements 10 vor einer Beschädigung durch elektrostatische Entladungen dient. Die Schutzdiode 140 ist als oberflächenmontierbares SMT-Bauelement (Surface Mount Technology) ausgebildet.
Die Schutzdiode 140 weist eine Anschlussseite 145 mit einem ersten Anschluss 141 und einem zweiten Anschluss 142 auf. Die Schutzdiode 140 ist derart am ersten Kontakt 130 und am zwei- ten Kontakt 135 an der Rückseite 121 der Epitaxieschicht 120 angeordnet, dass die Anschlussseite 145 mit dem ersten An¬ schluss 141 und dem zweiten Anschluss 142 der Schutzdiode 140 der Rückseite 121 der Epitaxieschicht 120 zugewandt ist. Der erste Anschluss 141 der Schutzdiode 140 ist elektrisch leitend mit der ersten Keimschicht 131 am ersten Kontakt 130 an der Rückseite 121 der Epitaxieschicht 120 verbunden. Der zweite Anschluss 142 der Schutzdiode 140 ist elektrisch lei¬ tend mit der zweiten Keimschicht 136 am zweiten Kontakt 135 der Epitaxieschicht 120 des Halbleiterchips 100 verbunden.
Die Anschlüsse 141, 142 der Schutzdiode 140 können beispiels¬ weise mittels Silberleitkleber, durch Silber-Sintern oder durch Löten mit den Keimschichten 131, 136 an der Rückseite 121 der Epitaxieschicht 120 des Halbleiterchips 100 verbunden sein. Dadurch werden gleichzeitig die elektrisch leitenden
Verbindungen zwischen den Anschlüssen 141, 142 der Schutzdiode 140 und den Keimschichten 131, 136 hergestellt und die me¬ chanische Befestigung der Schutzdiode 140 am Halbleiterchip 100 gewährleistet.
Figur 4 zeigt das optoelektronische Bauelement 10 in schema- tischer Darstellung in einem vierten Bearbeitungsstand 4. Auf die Rückseite 121 der Epitaxieschicht 120 des Halbleiterchips 100 wurde ein Fotolack 150 aufgebracht und strukturiert.
Durch die Strukturierung des Fotolacks 150 sind Öffnungen 152 im Fotolack 150 gebildet worden, die von Stegen 151 der an der Rückseite 121 angeordneten Schicht aus Fotolack 150 umgrenzt werden. Eine Öffnung 152 ist im Bereich über der ersten Keimschicht 131 am ersten Kontakt 130 ausgebildet. Eine weitere Öffnung 152 ist im Bereich der zweiten Keimschicht 136 am zweiten Kontakt 135 ausgebildet. Senkrecht zur Ober- fläche der Rückseite 121 der Epitaxieschicht 120 weist der
Fotolack 150 eine Höhe 153 auf. Die Höhe 153 entspricht somit auch etwa der Tiefe der Öffnungen 152.
Figur 5 zeigt das optoelektronische Bauelement 10 in schema- tischer Darstellung in einem fünften Bearbeitungsstand 5.
Durch galvanisches Wachstum wurden ein erster Stift 160 und ein zweiter Stift 165 erzeugt. Der erste Stift 160 und der zweite Stift 165 weisen ein elektrisch leitendes Material auf, beispielsweise Kupfer. Der erste Stift 160 und der zwei- te Stift 165 können auch als Posts oder Podeste bezeichnet werden .
Das galvanische Wachstum des ersten Stifts 160 ist ausgehend von der ersten Keimschicht 131 am ersten Kontakt 130 erfolgt. Das Wachstum des zweiten Stifts 165 ist ausgehend von der zweiten Keimschicht 136 am zweiten Kontakt 135 erfolgt. Durch das Wachstum des ersten Stifts 160 und des zweiten Stifts 165 wurden die Öffnungen 152 im Fotolack 150 durch den ersten Stift 160 und den zweiten Stift 165 ausgefüllt. Dadurch wei- sen der erste Stift 160 und der zweite Stift 165 eine Höhe auf, die etwa der Höhe 153 der Öffnungen 152 des Fotolacks 150 entspricht.
Der erste Stift 160 ist elektrisch leitend mit der ersten Keimschicht 131 und dadurch auch dem ersten Kontakt 130 des Halbleiterchips 100 verbunden. Der zweite Stift 165 ist elektrisch leitend mit der zweiten Keimschicht 136 und dadurch auch mit dem zweiten Kontakt 135 des Halbleiterchips 100 verbunden.
Während des galvanischen Wachstums des ersten Stifts 160 und des zweiten Stifts 165 wurde die an den Keimschichten 131,
136 angeordnete Schutzdiode 160 teilweise in den ersten Stift 160 und den zweiten Stift 165 eingebettet. Dadurch wird die Anordnung der Schutzdiode 140 an der Rückseite 121 der Epita¬ xieschicht 120 des Halbleiterchips 100 durch den ersten Stift 160 und den zweiten Stift 165 zusätzlich mechanisch stabilisiert .
Figur 6 zeigt in schematischer Schnittdarstellung das optoelektronische Bauelement 10 in einem sechsten Bearbeitungs- stand 6. Im sechsten Bearbeitungsstand 6 wurde der Fotolack 150 von der Rückseite 121 der Epitaxieschicht 120 des Halb¬ leiterchips 100 entfernt. Somit sind der erste Stift 160 und der zweite Stift 165 im sechsten Bearbeitungsstand 6 des optoelektronischen Bauelements 10 freigelegt.
Figur 7 zeigt eine schematische Schnittdarstellung des opto¬ elektronischen Bauelements 10 in einem siebten Bearbeitungsstand 7. An der Rückseite 121 der Epitaxieschicht 120 des Halbleiterchips 100 wurde ein Formkörper 170 ausgebildet. Der Formkörper 170 weist ein elektrisch isolierendes Material auf. Beispielsweise kann der Formkörper 170 einen Kunststoff aufweisen, etwa ein Epoxidharz. Zur Anpassung des thermischen Ausdehnungskoeffizienten des Formkörpers 170 kann ein Füllmaterial beigemengt sein. Der Formkörper 170 kann beispielswei- se durch Spritzgießen bzw. einen Mold-Prozess hergestellt worden sein.
Der erste Stift 160, der zweite Stift 165 und die Schutzdiode 140 sind in den Formkörper 170 eingebettet. Hierdurch ist die Anordnung aus dem Halbleiterchip 100, dem ersten Stift 160, dem zweiten Stift 165 und der Schutzdiode 140 mechanisch sta¬ bilisiert. Eine von der Epitaxieschicht 120 abgewandte Ober- fläche des Formkörpers 170 schließt bündig mit von der Epita¬ xieschicht 120 abgewandten Längsenden der Stifte 160, 165 ab. Die Stifte 160, 165 sind an dieser Oberfläche des Formkörpers 170 von außen zugänglich.
Vor oder nach dem Herstellen des Formkörpers 170 kann noch ein Verfahrensschritt zum Planarisieren der Rückseite 121 der Epitaxieschicht 120 erfolgen. Die Planarisierung kann dabei beispielsweise mit Benzocyclobuten (BCB) erfolgen. Nach dem Herstellen des Formkörpers 170 können die Stifte 160, 165 beispielsweise durch Schleifen und Polieren freigelegt und planarisiert werden.
Figur 8 zeigt eine schematische Schnittdarstellung des opto- elektronischen Bauelements 10 in einem achten Bearbeitungs¬ stand 8. Gegenüber dem siebten Bearbeitungsstand 7 des opto¬ elektronischen Bauelements 10 wurde das Substrat 110 des Halbleiterchips 100 von der Epitaxieschicht 120 des Halb¬ leiterchips 100 abgelöst. Das Ablösen des Substrats 110 kann beispielsweise durch ein Laser-Lift-Off-Verfahren erfolgt sein .
Durch die Entfernung des Substrats 110 ist die Vorderseite 122 der Epitaxieschicht 120 des Halbleiterchips 100 nun frei- gelegt. Die Vorderseite 122 der Epitaxieschicht 120 bildet eine Emissionsseite 101 des Halbleiterchips 100 des opto¬ elektronischen Bauelements 10, durch die Licht aus der Epita¬ xieschicht 120 emittiert werden kann. Wird über den ersten Stift 160 und den zweiten Stift 165 eine elektrische Spannung an einen pn-Übergang der Epitaxieschicht 120 angelegt, so wird in der Epitaxieschicht 120 elektromagnetische Strahlung, beispielsweise sichtbares Licht, erzeugt, die durch die Emis¬ sionsseite 101 an der Vorderseite 122 der Epitaxieschicht 120 emittiert wird.
Das von der Epitaxieschicht 120 des Halbleiterchips 100 abge¬ löste Substrat 110 kann nachfolgend wiederverwendet werden. Hierzu wird auf das Substrat 110 durch epitaktisches Wachstum eine neue Epitaxieschicht 120 aufgebracht. Die weitere Bear¬ beitung beginnt dann wiederum im in Figur 1 dargestellten ersten Bearbeitungsstand 1.
Das optoelektronische Bauelement 10 kann, ausgehend vom ach¬ ten Bearbeitungsstand 8, optional noch mit einer Konversions¬ schicht versehen werden, die dazu dient, eine Wellenlänge von an der Emissionsseite 101 des Halbleiterchips 100 emittierter elektromagnetischer Strahlung zu konvertieren. Die Konversionsschicht wird hierzu an der Vorderseite 121 der Epitaxie¬ schicht 120 angeordnet.
Figur 9 zeigt eine weitere schematische Schnittdarstellung des optoelektronischen Bauelements 10 im siebten Bearbeitungsstand 7. In der Darstellung der Figur 9 ist der Halbleiterchip 100 in einem Waferverbund 200 mit einer Mehrzahl weiterer Halbleiterchips 100 angeordnet. In der Darstellung der Figur 9 umfasst der Waferverbund 200 drei Halbleiterchips 100. Der Waferverbund 200 kann jedoch auch eine wesentlich größere Zahl im Wesentlichen identischer Halbleiterchips 100 umfassen. Die Halbleiterchips 100 können dabei in einer zwei¬ dimensionalen Matrix angeordnet sein. Im Waferverbund 200 ist das Substrat 110 der Halbleiterchips 100 als einstückiger Substratwafer ausgebildet. Auf diesen Substratwafer wurden die Epitaxieschichten 120 aller Halbleiterchips 100 gleichzeitig als gemeinsame Epitaxieschicht aufgewachsen. Die ersten Keimschichten 131 und die zweiten Keimschichten 136 aller Halbleiterchips 100 wurden in einem gemeinsamen Arbeitsgang aufgebracht. Anschließend wurden Schutzdioden 140 auf den Keimschichten 131, 136 aller Kontakte 130, 135 aller Halbleiterchips 100 angeordnet. Das galva¬ nische Wachstum der Stifte 160, 165 ist ebenfalls parallel für alle Halbleiterchips 100 gleichzeitig erfolgt. Anschlie¬ ßend wurden die Stifte 160, 165 und die Schutzdioden 140 al- ler Halbleiterchips 100 gleichzeitig in einen gemeinsamen Formkörper 170 eingebettet.
In einem weiteren Bearbeitungsschritt kann nun noch der Sub- stratwafer des Waferverbunds 200 abgelöst werden. Anschlie¬ ßend werden die Halbleiterchips 100 voneinander getrennt, um eine Vielzahl optoelektronischer Bauelemente 10 zu erhalten. Durch die parallele Herstellung der optoelektronischen Bauelemente 10 im Waferverbund 200 sinken die Herstellungskosten zur Herstellung der optoelektronischen Bauelemente 10 erheblich.
Figur 10 zeigt eine schematische Schnittdarstellung eines optoelektronischen Bauelements 20 gemäß einer zweiten Ausfüh- rungsform in einem unfertigen Bearbeitungsstand. Das opto¬ elektronische Bauelement 20 weist große Übereinstimmungen mit dem optoelektronischen Bauelement 10 auf. Einander entsprechende Komponenten sind daher bei beiden Bauelementen 10, 20 mit denselben Bezugszeichen versehen und werden nachfolgend nicht erneut detailliert beschrieben.
Auch die Herstellung des optoelektronischen Bauelements 20 verläuft ähnlich der Herstellung des optoelektronischen Bauelements 10. Figur 10 zeigt das optoelektronische Bauelement 20 im dritten Bearbeitungsstand 3. Die bis zu dem dritten Be¬ arbeitungsstand 3 erfolgten Bearbeitungsschritte entsprechen denen bei der Herstellung des optoelektronischen Bauelements 10 bis zu dessen drittem Bearbeitungsstand 3. Im Unterschied zur Herstellung des optoelektronischen Bauelements 10 wurde bei der Herstellung des optoelektronischen Bauelements 20 die Schutzdiode 140 derart an den Keimschich¬ ten 131, 136 an den Kontakten 130, 135 an der Rückseite 121 der Epitaxieschicht 120 des Halbleiterchips 100 angeordnet, dass die Anschlussseite 145 mit dem ersten Anschluss 141 und dem zweiten Anschluss 142 der Schutzdiode 140 von der Rückseite 121 der Epitaxieschicht 120 abgewandt ist. Die Schutz- diode 140 wurde durch Kleben, Sintern oder Löten an den Keimschichten 131, 136 des Halbleiterchips 100 befestigt. Ein Kleben kann dabei beispielsweise mittels eines Silberleitkle¬ bers oder eines anderen Klebers erfolgt sein. Ein Sintern kann beispielsweise als Silber-Sintern erfolgt sein.
Durch die Befestigung der Schutzdiode 140 an den Keimschichten 131, 136 des Halbleiterchips 100 wurde jedoch lediglich eine mechanische Verbindung zwischen der Schutzdiode 140 und dem Halbleiterchip 100 geschaffen. Es wurde keine elektrisch leitende Verbindung zwischen den Anschlüssen 141, 142 der Schutzdiode 140 und den Keimschichten 131, 136 bzw. den Kontakten 130, 135 der Epitaxieschicht 120 des Halbleiterchips 100 erzeugt. Durch die fehlende Notwendigkeit, eine
elektrisch leitende Verbindung zwischen den Anschlüssen 141, 142 der Schutzdiode 140 und den Keimschichten 131, 136 des Halbleiterchips 100 zu schaffen, steht eine breite Auswahl an Befestigungsmöglichkeiten zur Befestigung der Schutzdiode 140 am Halbleiterchip 100 zur Verfügung.
Figur 11 zeigt das optoelektronische Bauelement 20 in schema- tischer Schnittdarstellung im sechsten Bearbeitungsstand 6. Die zwischen dem in Figur 10 gezeigten dritten Bearbeitungsstand 3 und dem in Figur 11 dargestellten sechsten Bearbei- tungsstand 6 erfolgten Bearbeitungsschritte entsprechen den Bearbeitungsschritten bei der Herstellung des optoelektronischen Bauelements 10 zwischen dem in Figur 3 dargestellten dritten Bearbeitungsstand 3 und dem in Figur 6 dargestellten sechsten Bearbeitungsstand 6.
Während der dem sechsten Bearbeitungsstand 6 vorangegangenen Bearbeitungsschritte wurden ein erster Stift 160 an der ers¬ ten Keimschicht 131 am ersten Kontakt 130 der Epitaxieschicht 120 des Halbleiterchips 100 und ein zweiter Stift 165 an der zweiten Keimschicht 136 am zweiten Kontakt 135 der Epitaxie¬ schicht 120 des Halbleiterchips 100 erzeugt. Beim galvani¬ schen Wachstum der Stifte 160, 165 wurde die Schutzdiode 140 teilweise in den ersten Stift 160 und den zweiten Stift 165 eingebettet. Dabei wurde der erste Anschluss 141 der Schutz¬ diode 140 in den ersten Stift 160 eingebettet. Der zweite An¬ schluss 142 der Schutzdiode 140 wurde in den zweiten Stift 165 eingebettet. Hierdurch ist eine elektrisch leitende Ver¬ bindung zwischen dem ersten Stift 160 und dem ersten Anschluss 141 der Schutzdiode 140 entstanden. Außerdem ist eine elektrisch leitende Verbindung zwischen dem zweiten Stift 165 und dem zweiten Anschluss 142 der Schutzdiode 140 entstanden. Da der erste Stift 160 auch elektrisch leitend mit der ersten Keimschicht 131 und dadurch auch dem ersten Kontakt 130 des Halbleiterchips 100 in Verbindung steht, besteht nun auch ei¬ ne elektrisch leitende Verbindung zwischen dem ersten Anschluss 141 der Schutzdiode 140 und dem ersten Kontakt 130 an der Epitaxieschicht 120 des Halbleiterchips 100. Entsprechend besteht auch eine elektrisch leitende Verbindung zwischen dem zweiten Anschluss 142 der Schutzdiode 140 und dem zweiten Kontakt 135 der Epitaxieschicht 120 des Halbleiterchips 100. Die weiteren Bearbeitungsschritte zur Vollendung des opto¬ elektronischen Bauelements 20 entsprechen den weiteren Bearbeitungsschritten zur Herstellung des optoelektronischen Bauelements 10. Auch das optoelektronische Bauelement 20 kann bevorzugt parallel mit einer Vielzahl weiterer optoelektroni- scher Bauelemente 20 in einem Waferverbund hergestellt wer¬ den .
Die Erfindung wurde anhand der bevorzugten Ausführungsbei¬ spiele näher illustriert und beschrieben. Dennoch ist die Er- findung nicht auf die offenbarten Beispiele eingeschränkt.
Vielmehr können hieraus andere Variationen vom Fachmann abgeleitet werden, ohne den Schutzumfang der Erfindung zu verlassen . Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 102012218457.0, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird. Bezugs zeichenliste
1 erster Bearbeitungsstand
2 zweiter Bearbeitungsstand 3 dritter Bearbeitungsstand
4 vierter Bearbeitungsstand
5 fünfter Bearbeitungsstand
6 sechster Bearbeitungsstand
7 siebter Bearbeitungsstand 8 achter Bearbeitungsstand
10 optoelektronisches Bauelement
20 optoelektronisches Bauelement 100 Halbleiterchip
101 Emissionsseite
110 Substrat
120 Epitaxieschicht
121 Rückseite
122 Vorderseite
130 erster Kontakt (p)
131 erste Keimschicht
135 zweiter Kontakt (n)
136 zweite Keimschicht
140 Schutzdiode
141 erster Anschluss
142 zweiter Anschluss
145 Anschlussseite
150 Fotolack
151 Steg
152 Öffnung
153 Höhe
160 erster Stift
165 zweiter Stift
170 Formkörper
200 Waferverbund

Claims

Patentansprüche
1. Optoelektronisches Bauelement (10, 20)
mit einem optoelektronischen Halbleiterchip (100) mit ei- ner ersten Oberfläche (121), an der ein erster elektrischer Kontakt (130) und ein zweiter elektrischer Kontakt (135) angeordnet sind,
wobei die erste Oberfläche (121) an einen Formkörper (170) angrenzt,
wobei ein erster Stift (160) und ein zweiter Stift (165) in den Formkörper (170) eingebettet und elektrisch leitend mit dem ersten Kontakt (130) und dem zweiten Kontakt (135) verbunden sind,
wobei eine Schutzdiode (140) in den Formkörper (170) ein- gebettet und elektrisch leitend mit dem ersten Kontakt
(130) und dem zweiten Kontakt (135) verbunden ist.
2. Optoelektronisches Bauelement (10) gemäß Anspruch 1,
wobei die Schutzdiode (140) einen ersten Anschluss (141) und einen zweiten Anschluss (142) aufweist,
wobei der erste Anschluss (141) und der zweite Anschluss (142) der ersten Oberfläche (121) des Halbleiterchips (100) zugewandt sind. 3. Optoelektronisches Bauelement (20) gemäß Anspruch 1,
wobei die Schutzdiode (140) einen ersten Anschluss (141) und einen zweiten Anschluss (142) aufweist,
wobei der erste Anschluss (141) und der zweite Anschluss (142) von der ersten Oberfläche (121) des Halbleiterchips (100) abgewandt sind.
4. Optoelektronisches Bauelement (10, 20) gemäß einem der vorhergehenden Ansprüche,
wobei der erste Stift (160) und der zweite Stift (165) Kupfer aufweisen. Optoelektronisches Bauelement (10, 20) gemäß einem der vorhergehenden Ansprüche,
wobei der Formkörper (170) einen Kunststoff aufweist.
Optoelektronisches Bauelement (10, 20) gemäß einem der vorhergehenden Ansprüche,
wobei der Halbleiterchip (100) eine zweite Oberfläche (122) aufweist, die der ersten Oberfläche (121) gegenüber liegt,
wobei der Halbleiterchip (100) ausgebildet ist, elektro¬ magnetische Strahlung durch die zweite Oberfläche (122) zu emittieren.
Optoelektronisches Bauelement (10, 20) gemäß einem der vorhergehenden Ansprüche, wobei der erste Stift (160) und der zweite Stift (165) galvanisch aufgewachsen sind.
Optoelektronisches Bauelement (10, 20) gemäß einem der vorhergehenden Ansprüche, wobei die Schutzdiode (140) zu¬ mindest teilweise in den ersten Stift (160) und den zwei¬ ten Stift (165) eingebettet ist.
Verfahren zum Herstellen eines optoelektronischen Bauelements (10, 20)
mit den folgenden Schritten:
- Bereitstellen eines optoelektronischen Halbleiterchips (100) mit einer ersten Oberfläche (121), an der ein erster elektrischer Kontakt (130) und ein zweiter elektrischer Kontakt (135) angeordnet sind;
- Anordnen einer Schutzdiode (140) an dem ersten Kontakt (130) und dem zweiten Kontakt (135);
- Galvanisches Aufwachsen eines ersten Stifts (160) am ersten elektrischen Kontakt (130) und eines zweiten
Stifts (165) am zweiten elektrischen Kontakt (135);
- Einbetten des ersten Stifts (160), des zweiten Stifts (165) und der Schutzdiode (140) in einen Formkörper
(170) .
10. Verfahren gemäß Anspruch 9,
wobei der folgende weitere Schritt ausgeführt wird:
- Abtrennen eines Substrats (110) des Halbleiterchips (100) von einer Epitaxieschicht (120) des Halbleiterchips
(100) .
11. Verfahren gemäß einem der Ansprüche 9 und 10,
wobei die Schutzdiode (140) durch Kleben, Sintern oder Löten an dem ersten Kontakt (130) und dem zweiten Kontakt
(135) angeordnet wird.
12. Verfahren gemäß einem der Ansprüche 9 bis 11,
wobei die Schutzdiode (140) so angeordnet wird, dass elektrische Anschlüsse (141, 142) der Schutzdiode (140) der ersten Oberfläche (121) zugewandt sind.
13. Verfahren gemäß einem der Ansprüche 9 bis 12,
wobei die Schutzdiode (140) so angeordnet wird, dass elektrische Anschlüsse (141, 142) der Schutzdiode (140) von der ersten Oberfläche (121) abgewandt sind.
14. Verfahren gemäß einem der Ansprüche 9 bis 13,
wobei die Schutzdiode (140) zumindest teilweise in den ersten Stift (160) und/oder den zweiten Stift (165) eingebettet wird.
15. Verfahren gemäß einem der Ansprüche 9 bis 14,
wobei vor dem galvanischen Aufwachsen ein Fotolack (150) an der ersten Oberfläche (121) angeordnet und struktu¬ riert wird,
wobei der Fotolack (150) nach dem galvanischen Aufwachsen entfernt wird.
16. Verfahren gemäß einem der Ansprüche 9 bis 15,
wobei der Formkörper (170) durch einen Moldprozess erzeugt wird.
17. Verfahren gemäß einem der Ansprüche 9 bis 16, wobei der Halbleiterchip (100) in einem Waferverbund (200) mit mindestens einem weiteren Halbleiterchip (100) bereitgestellt wird,
wobei der Halbleiterchip (100) nach dem Einbetten des ersten Stifts (160), des zweiten Stifts (165) und der Schutzdiode (140) in den Formkörper (170) aus dem Wafer¬ verbund (200) gelöst wird.
PCT/EP2013/070944 2012-10-10 2013-10-08 Optoelektronisches bauelement mit integrierter schutzdiode und verfahren zu seiner herstellung WO2014056911A1 (de)

Priority Applications (6)

Application Number Priority Date Filing Date Title
CN201380053254.3A CN104704632B (zh) 2012-10-10 2013-10-08 具有集成的保护二极管的光电子器件和用于其制造的方法
KR1020157009804A KR102086188B1 (ko) 2012-10-10 2013-10-08 집적 보호 다이오드를 포함하는 광전 소자 및 그것을 제조하기 위한 방법
DE112013004960.0T DE112013004960B4 (de) 2012-10-10 2013-10-08 Optoelektronisches Bauelement mit integrierter Schutzdiode und Verfahren zu seiner Herstellung
JP2015536098A JP6106755B2 (ja) 2012-10-10 2013-10-08 組込み保護ダイオードを備えるオプトエレクトロニクスコンポーネントおよびその製造方法
US14/432,302 US9653440B2 (en) 2012-10-10 2013-10-08 Optoelectronic component with integrated protection diode and method of producing same
US15/484,499 US10586788B2 (en) 2012-10-10 2017-04-11 Method of producing optoelectronic component with integrated protection diode

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102012218457.0A DE102012218457A1 (de) 2012-10-10 2012-10-10 Optoelektronisches bauelement und verfahren zu seiner herstellung
DE102012218457.0 2012-10-10

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US14/432,302 A-371-Of-International US9653440B2 (en) 2012-10-10 2013-10-08 Optoelectronic component with integrated protection diode and method of producing same
US15/484,499 Division US10586788B2 (en) 2012-10-10 2017-04-11 Method of producing optoelectronic component with integrated protection diode

Publications (1)

Publication Number Publication Date
WO2014056911A1 true WO2014056911A1 (de) 2014-04-17

Family

ID=49322371

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2013/070944 WO2014056911A1 (de) 2012-10-10 2013-10-08 Optoelektronisches bauelement mit integrierter schutzdiode und verfahren zu seiner herstellung

Country Status (6)

Country Link
US (2) US9653440B2 (de)
JP (1) JP6106755B2 (de)
KR (1) KR102086188B1 (de)
CN (1) CN104704632B (de)
DE (2) DE102012218457A1 (de)
WO (1) WO2014056911A1 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016086111A (ja) * 2014-10-28 2016-05-19 日亜化学工業株式会社 発光装置及び発光装置の製造方法
JP2018519665A (ja) * 2015-07-16 2018-07-19 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ オプトエレクトロニクス装置およびオプトエレクトロニクス装置の製造方法
JP2018520515A (ja) * 2015-07-28 2018-07-26 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 金属キャリアを備える部品および部品を製造する方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013111496A1 (de) 2013-10-18 2015-04-23 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen von optoelektronischen Halbleiterbauelementen und optoelektronisches Halbleiterbauelement
DE102015100575A1 (de) 2015-01-15 2016-07-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von optoelektronischen Halbleiterbauelementen und optoelektronisches Halbleiterbauelement
DE102019127731A1 (de) * 2019-10-15 2021-04-15 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung einer vielzahl von halbleiterbauelementen, halbleiterbauelement und halbleiterbauteil mit einem solchen halbleiterbauelement
DE102021118706A1 (de) 2021-07-20 2023-01-26 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer halbleiterchip und herstellungsverfahren

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060057751A1 (en) * 2004-09-15 2006-03-16 Yu-Nung Shen LED package and method for producing the same
US20060243999A1 (en) * 2005-04-29 2006-11-02 Yu-Nung Shen LED package structure and method of packaging the same
US20070077673A1 (en) * 2005-10-05 2007-04-05 Samsung Electro-Mechanics Co., Ltd Method for manufacturing vertically structured light emitting diode

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343487A (en) * 1992-10-01 1994-08-30 Optical Concepts, Inc. Electrical pumping scheme for vertical-cavity surface-emitting lasers
US6184582B1 (en) * 1998-04-29 2001-02-06 Lucent Technologies, Inc. Article comprising a standoff complaint metallization and a method for making same
DE19854733A1 (de) * 1998-11-27 2000-05-31 Heidenhain Gmbh Dr Johannes Abtasteinheit einer Positionsmeßeinrichtung
JP4296644B2 (ja) * 1999-01-29 2009-07-15 豊田合成株式会社 発光ダイオード
US6573537B1 (en) * 1999-12-22 2003-06-03 Lumileds Lighting, U.S., Llc Highly reflective ohmic contacts to III-nitride flip-chip LEDs
JP4050482B2 (ja) * 2001-04-23 2008-02-20 豊田合成株式会社 半導体発光装置
TWI223890B (en) * 2004-02-06 2004-11-11 Opto Tech Corp Light-emitting diode device with multi-lead pins
TWM273822U (en) * 2004-06-29 2005-08-21 Super Nova Optoelectronics Cor Surface mounted LED leadless flip chip package having ESD protection
US7655997B2 (en) * 2005-01-26 2010-02-02 Harvatek Corporation Wafer level electro-optical semiconductor manufacture fabrication mechanism and a method for the same
KR100769720B1 (ko) * 2006-10-16 2007-10-24 삼성전기주식회사 정전기 방전 충격에 대한 보호 기능이 내장된 고휘도 발광다이오드
JP2008235792A (ja) * 2007-03-23 2008-10-02 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
US9634191B2 (en) 2007-11-14 2017-04-25 Cree, Inc. Wire bond free wafer level LED
DE102007062046B4 (de) 2007-12-21 2023-09-07 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Lichtemittierende Bauelementeanordnung, lichtemittierendes Bauelement sowie Verfahren zum Herstellen einer Mehrzahl von lichtemittierenden Bauelementen
DE102008022942A1 (de) * 2008-05-09 2009-11-12 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterchip
DE102009051129A1 (de) * 2009-10-28 2011-06-01 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zum Herstellen eines optoelektronischen Bauelements
US9398470B2 (en) * 2010-01-05 2016-07-19 Telefonaktiebolaget L M Ericsson (Publ) Method and apparatus for gateway session establishment
JP5202559B2 (ja) 2010-03-09 2013-06-05 株式会社東芝 半導体発光装置及びその製造方法
JP5281612B2 (ja) * 2010-05-26 2013-09-04 株式会社東芝 半導体発光装置及びその製造方法
KR101197778B1 (ko) 2010-08-09 2012-11-06 엘지이노텍 주식회사 Ｅｓｄ 보호용 웨이퍼 레벨 칩 사이즈 패키지 및 이의 제조 방법
WO2012086517A1 (ja) * 2010-12-20 2012-06-28 ローム株式会社 発光素子ユニットおよび発光素子パッケージ
JP5869961B2 (ja) * 2012-05-28 2016-02-24 株式会社東芝 半導体発光装置
WO2014024082A2 (en) * 2012-08-07 2014-02-13 Koninklijke Philips N.V. Led circuit
US8981432B2 (en) * 2012-08-10 2015-03-17 Avogy, Inc. Method and system for gallium nitride electronic devices using engineered substrates
US9728698B2 (en) * 2014-06-03 2017-08-08 Seoul Viosys Co., Ltd. Light emitting device package having improved heat dissipation efficiency

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060057751A1 (en) * 2004-09-15 2006-03-16 Yu-Nung Shen LED package and method for producing the same
US20060243999A1 (en) * 2005-04-29 2006-11-02 Yu-Nung Shen LED package structure and method of packaging the same
US20070077673A1 (en) * 2005-10-05 2007-04-05 Samsung Electro-Mechanics Co., Ltd Method for manufacturing vertically structured light emitting diode

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016086111A (ja) * 2014-10-28 2016-05-19 日亜化学工業株式会社 発光装置及び発光装置の製造方法
JP2018519665A (ja) * 2015-07-16 2018-07-19 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ オプトエレクトロニクス装置およびオプトエレクトロニクス装置の製造方法
US10854783B2 (en) 2015-07-16 2020-12-01 Osram Oled Gmbh Optoelectronic arrangement and method for producing an optoelectronic arrangement
US11527678B2 (en) 2015-07-16 2022-12-13 Osram Oled Gmbh Optoelectronic arrangement and method for producing an optoelectronic arrangement
JP2018520515A (ja) * 2015-07-28 2018-07-26 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 金属キャリアを備える部品および部品を製造する方法
US10665758B2 (en) 2015-07-28 2020-05-26 Osram Oled Gmbh Component having a metal carrier and method for producing components

Also Published As

Publication number Publication date
CN104704632B (zh) 2017-11-24
KR102086188B1 (ko) 2020-03-06
JP2015532539A (ja) 2015-11-09
US20150294961A1 (en) 2015-10-15
DE112013004960B4 (de) 2021-08-19
US20170221869A1 (en) 2017-08-03
US10586788B2 (en) 2020-03-10
JP6106755B2 (ja) 2017-04-05
US9653440B2 (en) 2017-05-16
KR20150066538A (ko) 2015-06-16
DE112013004960A5 (de) 2015-06-25
CN104704632A (zh) 2015-06-10
DE102012218457A1 (de) 2014-04-10

Similar Documents

Publication Publication Date Title
WO2014056911A1 (de) Optoelektronisches bauelement mit integrierter schutzdiode und verfahren zu seiner herstellung
EP2162927B1 (de) Verfahren zur herstellung von optoelektronischen bauelementen
EP2499668B1 (de) Dünnfilm-halbleiterbauelement mit schutzdiodenstruktur und verfahren zur herstellung eines dünnfilm-halbleiterbauelements
DE102008021402B4 (de) Oberflächenmontierbares Leuchtdioden-Modul und Verfahren zur Herstellung eines oberflächenmontierbaren Leuchtdioden-Moduls
WO2015055346A1 (de) Optoelektronischens halbleiterbauelement und sein herstellungsverfahren
DE102009032486A1 (de) Optoelektronisches Bauelement
WO2015189216A1 (de) Oberflächenmontierbares halbleiterbauelement und verfahren zu dessen herstellung
WO2012034764A1 (de) Galvanisch beschichtetes optoelektronisches halbleiterbauteil und verfahren zur herstellung eines optoelektronisches halbleiterbauteils
WO2015043851A1 (de) Optoelektronisches halbleiterbauelement und verfahren zur herstellung eines optoelektronischen halbleiterbauelements
WO2010000224A2 (de) Verfahren zur herstellung einer vielzahl von optoelektronischen bauelementen
WO2009079983A1 (de) Leuchtdiodenchip mit überspannungsschutz
WO2014127934A1 (de) Optoelektronisches bauelement und verfahren zu seiner herstellung
WO2017009332A1 (de) Optoelektronisches bauelement und ein verfahren zur herstellung eines optoelektronischen bauelements
DE102013215650A1 (de) Optoelektronisches Bauelement und Verfahren zu seiner Herstellung
DE102012108627B4 (de) Optoelektronische Halbleitervorrichtung und Trägerverbund
WO2017167792A1 (de) Verfahren zur herstellung einer vielzahl von halbleiterchips, solcher halbleiterchip und modul mit einem solchen halbleiterchip
WO2017072074A1 (de) Optoelektronisches bauelement
WO2016087360A1 (de) Verfahren zur herstellung von optoelektronischen modulen und anordnung mit einem solchen modul
DE102013106438B4 (de) Chipanordnungen
DE102015115812A1 (de) Bauelement sowie Verfahren zur Herstellung eines Bauelements
EP2599123B1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterbauteils und optoelektronisches halbleiterbauteil
WO2022248247A1 (de) Optoelektronisches halbleiterbauteil und paneel
WO2017129697A1 (de) Optoelektronisches bauelement mit seitenkontakten
WO2017162753A1 (de) Herstellung von halbleiterbauelementen, halbleiterbauelement, und anzeigevorrichtung
WO2019091830A1 (de) Träger, anordnung mit einem substrat und einem träger und verfahren zum herstellen eines trägers

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13774162

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14432302

Country of ref document: US

ENP Entry into the national phase

Ref document number: 2015536098

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 112013004960

Country of ref document: DE

Ref document number: 1120130049600

Country of ref document: DE

ENP Entry into the national phase

Ref document number: 20157009804

Country of ref document: KR

Kind code of ref document: A

REG Reference to national code

Ref country code: DE

Ref legal event code: R225

Ref document number: 112013004960

Country of ref document: DE

Effective date: 20150625

122 Ep: pct application non-entry in european phase

Ref document number: 13774162

Country of ref document: EP

Kind code of ref document: A1