JP6106755B2 - 組込み保護ダイオードを備えるオプトエレクトロニクスコンポーネントおよびその製造方法 - Google Patents

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Description

本発明は、本特許請求項１に記載のオプトエレクトロニクスコンポーネントおよび本特許請求項７に記載のオプトエレクトロニクスコンポーネントの製造方法に関する。
オプトエレクトロニクス半導体チップを備えるオプトエレクトロニクスコンポーネントの様々な態様が、先行技術において知られている。エピタキシャル成長によって形成した半導体層構造体をエピタキシャル成長後に基板から分離したオプトエレクトロニクス半導体チップが知られている。このような薄膜チップは、機械的に安定させるために、基板から分離される前に別のキャリアに配置されなければならない。また、チップを電気接続するために、電気端子のオプションがなければならない。可能な限りコンパクトかつ高い費用対効果の薄膜チップのキャリアを具現化することが望ましい。また、追加のコンポーネントを組み込むことが必要とされ得る。
本発明の目的の１つは、オプトエレクトロニクスコンポーネントを提供することである。かかる目的は、請求項１の特徴を備えるオプトエレクトロニクスコンポーネントによって達成される。本発明のさらなる目的は、オプトエレクトロニクスコンポーネントの製造方法を特定することである。かかる目的は、請求項７の特徴を備える方法によって達成される。好ましい改良形態を従属請求項において特定する。
オプトエレクトロニクスコンポーネントは、第１電気コンタクト部および第２電気コンタクト部が配置された第１の面を備えるオプトエレクトロニクス半導体チップを含む。この場合、第１の面は、成形体に隣接する。第１ピンおよび第２ピンが成形体に埋設されかつ第１コンタクト部および第２コンタクト部に電気接続される。また、保護ダイオードが成形体に埋設されかつ第１コンタクト部および第２コンタクト部に電気接続される。本オプトエレクトロニクスコンポーネントのピンは、有利なことに、オプトエレクトロニクス半導体チップを電気接続するために使用されると同時に、オプトエレクトロニクス半導体チップのチップキャリアとして使用される。この場合、高い費用対効果で得られる成形体によって、ピンは確実に電気的に絶縁され、また、オプトエレクトロニクスコンポーネント全体は確実に機械的に安定する。付加的な組込み保護ダイオードによって、有利なことに、オプトエレクトロニクスコンポーネントに外側保護ダイオードを設ける必要がなくなる。保護ダイオードを組み込むことによって、オプトエレクトロニクスコンポーネントは、追加的に有利なことに、オプトエレクトロニクスコンポーネント製造時点で静電放電によるダメージから既に保護されている。
本オプトエレクトロニクスコンポーネントの一実施形態では、保護ダイオードは、第１端子および第２端子を備える。この場合、保護ダイオードの第１端子および第２端子は、半導体チップの第１の面に対向する。したがって、有利なことにオプトエレクトロニクス半導体チップのコンタクト部と保護ダイオードの端子との直接的な電気接続が存在することになり、これによりこの電気接続の信頼性を特に高めることができる。
本オプトエレクトロニクスコンポーネントの一実施形態では、保護ダイオードは、第１端子および第２端子を備える。この場合、保護ダイオードの第１端子および第２端子は、半導体チップの第１の面とは反対側に配置される。したがって、有利なことに保護ダイオードとオプトエレクトロニクス半導体チップとの接続は、電気接続として具現化されなくてもよく、これによりオプトエレクトロニクスコンポーネント製造時の自由度が増す。
本オプトエレクトロニクスコンポーネントの一実施形態では、第１ピンおよび第２ピンは、銅を含む。したがって、有利なことに第１ピンおよび第２ピンは、良好な導電性を備える。また、この場合、ガルバニック成長（galvanic growth）によって第１ピンおよび第２ピンを容易にかつ高い費用対効果で製造可能である。
本オプトエレクトロニクスコンポーネントの一実施形態では、成形体はプラスチックを含む。したがって、有利なことに、成形法によって高い費用対効果で成形体を製造可能である。
本オプトエレクトロニクスコンポーネントの一実施形態では、半導体チップは、第１の面とは反対側の第２の面を備える。この場合、半導体チップは、第２の面を通して電磁放射を出射するように具現化される。有利なことに、本オプトエレクトロニクスコンポーネントでは、電磁放射を妨害する構造を第２の面に配置しなくてもよく、それによりオプトエレクトロニクスコンポーネントは、高効率化することができる。
オプトエレクトロニクスコンポーネントの製造方法は、第１電気コンタクト部および第２電気コンタクト部が配置された第１の面を備えるオプトエレクトロニクス半導体チップを設ける工程と、第１コンタクト部および第２コンタクト部に保護ダイオードを配置する工程と、第１電気コンタクト部上に第１ピンをガルバニック成長させ、第２電気コンタクト部上に第２ピンをガルバニック成長させる工程と、第１ピン、第２ピン、および保護ダイオードを成形体に埋設する工程と、を含む。特に、第１電気コンタクト部および第２電気コンタクト部は、シード層として利用され、このシード層上に第１ピンおよび第２ピンのそれぞれをガルバニック成長させる。有利なことに、この方法によって寸法の小さいオプトエレクトロニクスコンポーネントを実現できる。特に、オプトエレクトロニクスコンポーネントは、いわゆる「チップサイズパッケージ」であり、その寸法は基本的にオプトエレクトロニクス半導体チップの寸法によって決まる。オプトエレクトロニクス半導体チップは、有利なことに収容されない（すなわち、ハウジング内に配置されない）。この場合、本方法を高い費用対効果で実行可能である。オプトエレクトロニクスコンポーネント製造中に事前に保護ダイオードを組み込むことによって、本方法によって取得できるオプトエレクトロニクスコンポーネントは、最初から静電放電による予期しないダメージから保護される。
本方法の一実施形態では、半導体チップの基板を半導体チップのエピタキシャル層から分離するために、追加のさらなる工程を実行する。したがって、半導体チップは好ましくは、薄膜半導体チップとして具現化される。有利なことに、基板は後に再利用可能であり、それによってさらに高い費用対効果で本方法を実施することができる。
本方法の一実施形態では、接着、焼結、またははんだ付けによって保護ダイオードを第１コンタクト部および第２コンタクト部に配置する。このように、自動的にかつ高い費用対効果で保護ダイオードの配置を行なってもよい。
本発明の一実施形態では、保護ダイオードの電気端子が第１の面と対向するように、保護ダイオードを配置する。したがって、有利なことに、保護ダイオードの端子とオプトエレクトロニクス半導体チップのコンタクト部との電気接続は、予め保護ダイオードを第１コンタクト部に配置する間に確立可能であり、それにより、この電気接続の信頼性を特に高めることができる。
本方法の一実施形態では、保護ダイオードの電気端子が第１の面とは反対側に配置されるように保護ダイオードを配置する。この場合、有利なことに、オプトエレクトロニクス半導体チップのコンタクト部に保護ダイオードを配置するときに、保護ダイオードの端子とオプトエレクトロニクス半導体チップのコンタクト部との電気接続を同時に確立する必要がない。これにより、いっそう簡易にかつ高い費用対効果で保護ダイオードを配置することができる。
本方法の一実施形態では、保護ダイオードを少なくとも部分的に第１ピンおよび／または第２ピンに埋設する。この場合、有利なことに、第１ピンおよび／または第２ピンによって保護ダイオードの端子とオプトエレクトロニクス半導体チップのコンタクト部との電気接続が生じる。また、保護ダイオードを第１ピンおよび／または第２ピンに埋設することによって、本方法で製造されるオプトエレクトロニクスコンポーネントの機械的安定性を向上させる。
本方法の一実施形態では、ガルバニック成長前に、フォトレジストを第１の面上に配置しかつ構造化する。この場合、ガルバニック成長後に、フォトレジストを除去する。有利なことに、フォトレジストを配置しかつ構造化することによって、確実に所望の位置でかつ所望の空間的方向にピンをガルバニック成長させることができる。
本方法の一実施形態では、成形工程によって成形体を形成する。したがって、有利なことに特に高い費用対効果でこの方法ステップを行なうことができる。
本方法の一実施形態では、半導体チップを、少なくとも１つのさらなる半導体チップとともにウェハコンポジット内に設ける。この場合、成形体に第１ピン、第２ピン、および保護ダイオードを埋設した後に、ウェハコンポジットから半導体チップを切り離す。したがって、有利なことに、複数の半導体チップについて同時にかつ並行して本方法を行なうことができ、それにより、取得可能な半導体チップごとの本方法実施のための費用を大幅に削減することができる。
本発明の上記特性、特徴、および利点、ならびにそれらを実現する手段は、図面に関連して詳細に説明する例示的な実施形態についての以下の記載に関連して、明確にかつ曖昧さなく理解可能となる。この場合、各図面は、模式図である。
第１処理状態のオプトエレクトロニクスコンポーネントを示す図である。 第２処理状態のオプトエレクトロニクスコンポーネントを示す図である。 第３処理状態のオプトエレクトロニクスコンポーネントを示す図である。 第４処理状態のオプトエレクトロニクスコンポーネントを示す図である。 第５処理状態のオプトエレクトロニクスコンポーネントを示す図である。 第６処理状態のオプトエレクトロニクスコンポーネントを示す図である。 第７処理状態のオプトエレクトロニクスコンポーネントを示す図である。 第８処理状態のオプトエレクトロニクスコンポーネントを示す図である。 ウェハコンポジット内のオプトエレクトロニクスコンポーネントを示す図である。 第３処理状態における第２実施形態のオプトエレクトロニクスコンポーネントを示す図である。 第６処理状態における第２実施形態のオプトエレクトロニクスコンポーネントを示す図である。
図１は、オプトエレクトロニクスコンポーネント１０の製造時の第１処理状態１における未完成のオプトエレクトロニクスコンポーネント１０の模式的断面図を示す。オプトエレクトロニクスコンポーネント１０は、発光ダイオード等とすることができる。
オプトエレクトロニクスコンポーネント１０は、半導体チップ１００を含む。半導体チップ１００をＬＥＤチップ等とすることができる。半導体チップ１００は、基板１１０およびエピタキシャル層１２０を含む。基板１１０は、サファイア、ＳｉＣ、Ｓｉ、ＧａＡｓ、またはＧｅ等を含んでいてもよい。エピタキシャル層１２０は、基板１１０上にエピタキシャル成長によって成長させたさまざまな半導体層の積層体を備える。半導体チップがＬＥＤチップである場合、エピタキシャル層１２０は、ｐｎ接合を含む光活性層を備えており、エピタキシャル層１２０の光活性層を介して電圧が印加されてすぐに電磁放射を出射する目的のために具現化される。
エピタキシャル層１２０は、裏側面１２１および表側面１２２を備える。基板１１０の一方の面を表側面１２２としている。エピタキシャル層１２０の裏側面１２１は、自由に利用可能である。図１に模式的に示すように、裏側面１２１にメサ構造を設けることができ、高低差を付けることができる。
エピタキシャル層１２０の裏側面１２１に第１コンタクト部１３０および第２コンタクト部１３５を具現化している。第１コンタクト部１３０は、例えば、エピタキシャル層１２０のｐ型ドープ領域に電気接続可能である。その場合、第２コンタクト部１３５は、エピタキシャル層１２０のｎ型ドープ領域に電気接続される。
図２は、第２処理状態２のオプトエレクトロニクスコンポーネント１０を模式的断面図で示す。半導体チップ１１０のエピタキシャル層１２０の裏側面１２１上の第１コンタクト部１３０の領域に、第１シード層１３１を配置した。半導体チップ１００のエピタキシャル層１２０の裏側面１２１上の第２コンタクト部１３５の領域に第２シード層１３６を配置した。第１シード層１３１および第２シード層１３６は、導電性材料を含む。例えば、第１シード層１３１および第２シード層１３６は、銅を含んでいてもよい。シード層１３１，１３６は、例えば半導体チップ１００のエピタキシャル層１２０の裏側面１２１上に積層することによって配置することができる。しかしながら、シード層１３１，１３６は、例えばエピタキシャル層１２０の裏側面１２１上にフォトリソグラフィ法によって配置することもできる。
図３は、第３処理状態３のオプトエレクトロニクスコンポーネント１０を模式的断面図で示す。第１コンタクト部１３０および第２コンタクト部１３５の領域の第１シード層１３１および第２シード層１３６上に保護ダイオード１４０を配置している。保護ダイオード１４０は、静電放電によるダメージからオプトエレクトロニクスコンポーネント１０を保護するために用いられるＥＳＤ保護ダイオードである。保護ダイオード１４０は、表面実装可能なＳＭＴ（表面実装技術）コンポーネントとして具現化される。
保護ダイオード１４０は、第１端子１４１および第２端子１４２を備える端子面１４５を備える。保護ダイオード１４０の第１端子１４１および第２端子１４２を備える端子面１４５がエピタキシャル層１２０の裏側面１２１と対向するように、エピタキシャル層１２０の裏側面１２１上の第１コンタクト部１３０および第２コンタクト部１３５上に保護ダイオード１４０を配置する。
エピタキシャル層１２０の裏側面１２１上の第１コンタクト部１３０上の第１シード層１３１に、保護層１４０の第１端子１４１を電気接続する。半導体チップ１００のエピタキシャル層１２０の第２コンタクト部１３５上の第２シード層１３６に、保護ダイオードの第２端子１４２を電気接続する。銀導電接着剤、銀焼結、またははんだ付けによって、保護ダイオード１４０の端子１４１，１４２をエピタキシャル層１２０の裏側面１２１上のシード層１３１，１３６に接続することができる。したがって、保護ダイオード１４０の端子１４１，１４２とシード層１３１，１３６との電気接続が同時に確立され、また、保護ダイオード１４０は半導体チップ１００に確実に機械的に固定される。
図４は、第４処理状態４のオプトエレクトロニクスコンポーネント１０を模式図で示す。半導体チップ１００のエピタキシャル層１２０の裏側面１２１上にフォトレジスト１５０を形成しかつ構造化した。フォトレジスト１５０を構造化することによって、裏側面１２１上に配置されたフォトレジスト１５０で形成される層のウェブ部１５１（web）が境界を成す開口部１５２をフォトレジスト１５０内に形成している。第１コンタクト部１３０における第１シード層１３１上方の領域に開口部１５２を具現化している。第２コンタクト部１３５における第２シード層１３６の領域にさらなる開口部１５２を具現化している。フォトレジスト１５０は、エピタキシャル層１２０の裏側面１２１の表面に対して垂直な高さ１５３を有する。したがって、高さ１５３はまた、開口部５１２の深さと略一致する。
図５は、第５処理状態５のオプトエレクトロニクスコンポーネント１０を模式図で示す。ガルバニック成長によって第１ピン１６０および第２ピン１６５を形成した。第１ピン１６０および第２ピン６１５は、銅等の導電性材料を含む。また、第１ピン１６０および第２ピン１６５は、ポストまたはプラットフォームともいう。
第１コンタクト部１３０上の第１シード層１３１から第１ピン１６０をガルバニック成長させた。第２コンタクト部１３５上の第２シード層１３６から第２ピン１６５をガルバニック成長させた。第１ピン１６０および第２ピン１６５を成長させることによって、フォトレジスト１５０内の開口部１５２を第１ピン１６０第２ピン１６５で充填した。したがって、第１ピン１６０および第２ピン１６５の高さは、フォトレジスト１５０の開口部の高さ１５３と略一致する。
第１ピン１６０は、第１シード層１３１に電気接続され、したがって同様に、半導体チップ１００の第１コンタクト部１３０に電気接続される。第２ピン１６５は、第２シード層１３６に電気接続され、したがって同様に、半導体チップ１００の第２コンタクト部１３５に電気接続される。
第１ピン１６０および第２ピン１６５のガルバニック成長中、シード層１３１，１３６上に配置された保護ダイオード１６０は、第１ピン１６０および第２ピン１６５内に部分的に埋設される。したがって、追加的に第１ピン１６０及び第２ピン１６５は、半導体チップ１００のエピタキシャル層１２０の裏側面１２１上の保護ダイオード１４０の配置を機械的に安定させる。
図６は、第６処理状態６のオプトエレクトロニクスコンポーネント１０を模式的断面図で示す。第６処理状態６では、半導体チップ１００のエピタキシャル層１２０の裏側面１２１からフォトレジスト１５０を除去した。そのため、オプトエレクトロニクスコンポーネント１０の第６処理状態６では、第１ピン１６０および第２ピン１６５は露出している。
図７は、第７処理状態７のオプトエレクトロニクスコンポーネント１０を模式的断面図で示す。半導体チップ１００のエピタキシャル層１２０の裏側面１２１上に成形体１７０を具現化した。成形体１７０は、電気絶縁材料を含む。例えば、成形体１７０は、エポキシ樹脂等のプラスチックを含む。成形体１７０の熱膨張率を適合させるために充填材料を混合可能である。成形体１７０は、射出成形法または他の成形法等によって形成可能である。
第１ピン１６０、第２ピン１６５、および保護ダイオード１４０は、成形体１７０に埋設される。これにより、半導体チップ１００、第１ピン１６０、第２ピン１６５、および保護ダイオード１４０から形成される配置を機械的に安定させる。エピタキシャル層１２０とは反対側の成形体１７０の表面と、エピタキシャル層１２０とは反対側のピン１６０，１６５の長さ方向の端部とを面一にする。成形体１７０の当該表面において、ピン１６０，１６５は外部から接触可能である。
成形体１７０の形成前または形成後に、エピタキシャル層１２０の裏側面１２１を平坦化する方法ステップを行なうことができる。この場合、ベンゾシクロブテン（ＢＣＢ）等を用いて平坦化を行なうことができる。成形体１７０の形成後、例えば研削および研磨によってピン１６０，１６５を露出させ、平坦化することができる。
図８は、第８処理状態８のオプトエレクトロニクスコンポーネント１０を模式的断面図で示す。オプトエレクトロニクスコンポーネント１０の第７処理状態７と比べ、半導体チップ１００のエピタキシャル層１２０から半導体チップ１００の基板１１０が切り離されている。レーザーリフトオフ法等によって基板１１０を切り離すことができる。
基板１１０の除去によって半導体チップ１００のエピタキシャル層１２０の表側面１２２を露出させる。エピタキシャル層１２０の表側面１２２は、オプトエレクトロニクスコンポーネント１０の半導体チップ１００の出射面１０１となり、この出射面を通してエピタキシャル層１２０から光を出射させることができる。したがって、第１ピン１６０および第２ピン１６５を介してエピタキシャル層１２０のｐｎ接合に電圧を印加する場合、エピタキシャル層１２０において可視光等の電磁放射が発生し、エピタキシャル層１２０の表側面１２２側の出射面１０１を通して出射される。
半導体チップ１００のエピタキシャル層１２０から切り離した基板１１０を後から再利用することができる。この目的のために、この基板１１０に新たなエピタキシャル層１２０をエピタキシャル成長によって形成する。この場合、図１に記載の第１処理状態１において、さらなる処理を再び開始する。
第８処理状態８に続いて、任意で、変換層をオプトエレクトロニクスコンポーネント１０に設けることもできる。変換層は、半導体チップ１００の出射面１０１で出射される電磁放射の波長を変換するために使用される。この目的のために、エピタキシャル層１２０の表側面１２１上に変換層を配置する。
図９は、第７処理状態７のオプトエレクトロニクスコンポーネント１０のさらなる模式断面図を示す。図９では、半導体チップ１００を複数のさらなる半導体チップ１００とともにウェハコンポジット２００内に配置している。図９では、ウェハコンポジット２００は、３つの半導体チップ１００を含んでいる。しかしながら、ウェハコンポジット２００は、大多数の基本的に同一の半導体チップ１００を含んでいてもよい。この場合、半導体チップ１００は、二次元配列（two-dimensional matrix）で配置可能である。
半導体チップ１００の基板１１０は、ウェハコンポジット２００内で一体の基板ウェハとして具現化されている。この基板ウェハ上に、全半導体チップ１００のエピタキシャル層１２０を同時に、共通のエピタキシャル層として成長させた。半導体チップ１００の第１シード層１３１および第２シード層１３６を、共通の作業ステップで形成した。次いで、全半導体チップ１００の全コンタクト部１３０，１３５のシード層１３１，１３６上に保護ダイオード１４０を配置した。ピン１６０，１６５のガルバニック成長も、全半導体チップ１００に対して、並行して同時に行なわれる。次いで、全半導体チップ１００のピン１６０，１６５および保護ダイオード１４０を共通の成形体１７０に埋設した。
さらなる処理ステップにおいて、ウェハコンポジット２００の基板ウェハを切り離すこともできる。次いで、複数のオプトエレクトロニクスコンポーネント１０を得るために、半導体チップ１００を互いに分離する。ウェハコンポジット２００内で複数のオプトエレクトロニクスコンポーネント１０を並行して製造することによって、オプトエレクトロニクスコンポーネント１０を製造するための製造費用を大幅に削減する。
図１０は、未完成の処理状態における第２の実施形態のオプトエレクトロニクスコンポーネント２０の模式的断面図を示す。オプトエレクトロニクスコンポーネント２０は、オプトエレクトロニクスコンポーネント１０と大部分で一致している。したがって、互いに一致する構成要素には、両コンポーネント１０，２０において同一の参照記号を付し、以下で改めて詳細には記載しない。
オプトエレクトロニクスコンポーネント２０の製造もまた、オプトエレクトロニクスコンポーネント１０の製造と同様に進行する。図１０は、第３処理状態３のオプトエレクトロニクスコンポーネント２０を示す。第３処理状態３までに行なわれる処理ステップは、オプトエレクトロニクスコンポーネント１０の製造期間の第３処理状態３までに行なわれる処理ステップと一致する。
オプトエレクトロニクスコンポーネント１０の製造と対照的に、オプトエレクトロニクスコンポーネント２０の製造においては、保護ダイオード１４０の第１端子４１１および第２端子４１２を備える端子面１４５がエピタキシャル層１２０の裏側面１２１とは反対側に配置されるように、半導体チップ１００のエピタキシャル層１２０の裏側面１２１上のコンタクト部１３０，１３５上のシード層１３１，３１６上に保護ダイオード１４０を配置した。接着、焼結、またははんだ付けによって保護ダイオード１４０を半導体チップ１００のシード層１３１，１３６に固定した。この場合、接着は、銀導電接着剤または他の接着剤等によって行なうことができる。焼結は、銀焼結等として行なうことができる。
しかしながら、半導体チップ１００のシード層１３１，１３６上に保護ダイオード１４０を固定することによって、保護ダイオード１４０と半導体チップ１００とを機械的にのみ接続した。保護ダイオード１４０の端子１４１，１４２と、半導体チップ１００のエピタキシャル層１２０のシード層１３１，１３６またはコンタクト部１３０，１３５との間には、電気接続を形成しなかった。保護ダイオード１４０の端子１４１，１４２と、半導体チップ１００のシード層１３１，１３６とを電気接続する必要がないことによって、保護ダイオード１４０を半導体チップ１００に固定する際に、広範な選択肢の固定方法が利用可能である。
図１１は、第６処理状態６のオプトエレクトロニクスコンポーネント２０を模式的断面図で示す。図１０に示す第３処理状態３と図１１に示す第６処理状態６との間に行なわれる処理ステップは、図３に示す第３処理状態３と図６に示す第６処理状態６との間のオプトエレクトロニクスコンポーネント１０の製造における処理ステップと一致する。
第６処理状態６に先行する処理ステップの間、半導体チップ１００のエピタキシャル層１２０の第１コンタクト部１３０上の第１シード層１３１上に第１ピン１６０を形成し、半導体チップ１００のエピタキシャル層１２０の第２コンタクト部１３５上の第２シード層１３６上に第２ピン１６５を形成した。ピン１６０，１６５をガルバニック成長させる間、第１ピン１６０および第２ピン１６５に保護ダイオード１４０が部分的に埋設された。この場合、保護ダイオード１４０の第１端子１４１が第１ピン１６０に埋設された。保護ダイオード１４０の第２端子１４２が第２ピン１６５に埋設された。これにより、第１ピン１６０は、保護ダイオード１４０の第１端子１４１に電気接続され、また、第２ピン１６５は、保護ダイオード１４０の第２端子１４２に電気接続された。第１ピン１６０は、半導体チップ１００の第１シード層１３１に電気接続され、したがって第１コンタクト部１３０にも電気接続されるため、保護ダイオード１４０の第１端子１４１と半導体チップ１００のエピタキシャル層１２０上の第１コンタクト部１３０とも電気接続される。同様に、保護ダイオード１４０の第２端子１４２と半導体チップ１００のエピタキシャル層１２０の第コンタクト部１３５とも電気接続される。
オプトエレクトロニクスコンポーネント２０を完成させるためのさらなる処理ステップは、オプトエレクトロニクスコンポーネント１０を製造するためのさらなる処理ステップと一致する。好ましくは、オプトエレクトロニクスコンポーネント２０も同様に、ウェハコンポジットにおいて複数のさらなるオプトエレクトロニクスコンポーネント２０とともに並行して製造可能である。
好ましい例示的な実施形態に基づき本発明をより詳細に例示し、記述してきたが、本発明は開示した例に限定されることはなく、当業者によって、他の変形例が本発明の保護範囲から逸脱することなく、開示した例から派生し得る。
本特許出願は、独国特許出願第１０２０１２２１８４５７．０号の優先権を主張し、この開示内容は参照によって本明細書に援用される。
１ 第１処理状態
２ 第２処理状態
３ 第３処理状態
４ 第４処理状態
５ 第５処理状態
６ 第６処理状態
７ 第７処理状態
８ 第８処理状態
１０ オプトエレクトロニクスコンポーネント
２０ オプトエレクトロニクスコンポーネント
１００ 半導体チップ
１０１ 出射面
１１０ 基板
１２０ エピタキシャル層
１２１ 裏側面
１２２ 表側面
１３０ 第１コンタクト部（ｐ型）
１３１ 第１シード層
１３５ 第２コンタクト部（ｎ型）
１３６ 第２シード層
１４０ 保護ダイオード
１４１ 第１端子
１４２ 第２端子
１４５ 端子面
１５０ フォトレジスト
１５１ ウェブ部
１５２ 開口部
１５３ 高さ
１６０ 第１ピン
１６５ 第２ピン
１７０ 成形体
２００ ウェハコンポジット

Claims (16)

  1. 第１電気コンタクト部（１３０）および第２電気コンタクト部（１３５）が配置された第１の面（１２１）を備えるオプトエレクトロニクス半導体チップ（１００）を備える、オプトエレクトロニクスコンポーネント（１０，２０）であって、
    前記第１の面（１２１）は、成形体（１７０）に隣接し、
    第１ピン（１６０）および第２ピン（１６５）が前記成形体（１７０）に埋設されかつ前記第１コンタクト部（１３０）および前記第２コンタクト部（１３５）に電気接続され、
    保護ダイオード（１４０）が前記成形体（１７０）に埋設されかつ前記第１コンタクト部（１３０）および前記第２コンタクト部（１３５）に電気接続され、
    前記第１ピン（１６０）および前記第２ピン（１６５）がガルバニック成長により形成され、
    前記保護ダイオード（１４０）は、少なくとも部分的に前記第１ピン（１６０）および前記第２ピン（１６５）に埋設された、
    オプトエレクトロニクスコンポーネント（１０，２０）。
  2. 前記成形体（１７０）の一部は、前記半導体チップ（１００）に面する側の前記保護ダイオード（１４０）上に配設されるとともに、
    前記成形体（１７０）の他の一部は、前記半導体チップ（１００）から離間する側の前記保護ダイオード（１４０）上に配設される
    請求項１に記載のオプトエレクトロニクスコンポーネント（１０，２０）。
  3. 前記保護ダイオード（１４０）は、第１端子（１４１）および第２端子（１４２）を備え、
    前記第１端子（１４１）および前記第２端子（１４２）は、前記半導体チップ（１００）の前記第１の面（１２１）に対向する、
    請求項１または２に記載のオプトエレクトロニクスコンポーネント（１０）。
  4. 前記保護ダイオード（１４０）は、第１端子（１４１）および第２端子（１４２）を備え、
    前記第１端子（１４１）および前記第２端子（１４２）は、前記半導体チップ（１００）の前記第１の面（１２１）とは反対側に配置された、
    請求項１または２に記載のオプトエレクトロニクスコンポーネント（２０）。
  5. 前記第１ピン（１６０）および前記第２ピン（１６５）は、銅を含む、
    請求項１〜４のいずれか一項に記載のオプトエレクトロニクスコンポーネント（１０，２０）。
  6. 前記成形体（１７０）は、プラスチックを含む、
    請求項１〜５のいずれか一項に記載のオプトエレクトロニクスコンポーネント（１０，２０）。
  7. 前記半導体チップ（１００）は、前記第１の面（１２１）とは反対側の第２の面（１２２）を備え、
    前記半導体チップ（１００）は、前記第２の面（１２２）を通して電磁放射を出射するように具現化された、
    請求項１〜６のいずれか一項に記載のオプトエレクトロニクスコンポーネント（１０，２０）。
  8. − 第１電気コンタクト部（１３０）および第２電気コンタクト部（１３５）が配置された第１の面（１２１）を備えるオプトエレクトロニクス半導体チップ（１００）を設けるステップと、
    − 前記第１コンタクト部（１３０）および前記第２コンタクト部（１３５）に保護ダイオード（１４０）を配置するステップと、
    − 前記第１電気コンタクト部（１３０）上に第１ピン（１６０）をガルバニック成長させ、前記第２電気コンタクト部（１３５）上に第２ピン（１６５）をガルバニック成長させ、前記保護ダイオード（１４０）を、少なくとも部分的に前記第１ピン（１６０）および前記第２ピン（１６５）に埋設するステップと、
    − 前記第１ピン（１６０）、前記第２ピン（１６５）、および前記保護ダイオード（１４０）を成形体（１７０）に埋設するステップと、
    を含む、オプトエレクトロニクスコンポーネント（１０，２０）の製造方法。
  9. − 前記半導体チップ（１００）の基板（１１０）を前記半導体チップ（１００）のエピタキシャル層（１２０）から分離するさらなるステップが実行される、
    請求項８に記載の方法。
  10. 前記保護ダイオード（１４０）は、接着、焼結、またははんだ付けによって、前記第１コンタクト部（１３０）および前記２コンタクト部（１３５）に配置される、
    請求項８または９に記載の方法。
  11. 前記保護ダイオード（１４０）の電気端子（１４１，１４２）が前記第１の面（１２１）に対向するように、前記保護ダイオード（１４０）は配置される、
    請求項８〜１０のいずれか一項に記載の方法。
  12. 前記保護ダイオード（１４０）の電気端子（１４１，１４２）が前記第１の面（１２１）とは反対側に配置されるように、前記保護ダイオード（１４０）は配置される、
    請求項８〜１１のいずれか一項に記載の方法。
  13. 前記保護ダイオード（１４０）は、少なくとも部分的に前記第１ピン（１６０）および／または前記第２ピン（１６５）に埋設される、
    請求項８〜１２のいずれか一項に記載の方法。
  14. 前記ガルバニック成長前に、フォトレジスト（１５０）を前記第１の面（１２１）に配置しかつ構造化し、
    前記ガルバニック成長後に、前記フォトレジスト（１５０）は除去される、
    請求項８〜１３のいずれか一項に記載の方法。
  15. 前記成形体（１７０）は、成形法によって形成される、
    請求項８〜１４のいずれか一項に記載の方法。
  16. 前記半導体チップ（１００）は、少なくとも１つのさらなる半導体チップ（１００）とともにウェハコンポジット（２００）内に設けられ、
    前記半導体チップ（１００）は、前記第１ピン（１６０）、前記第２ピン（１６５）、および前記保護ダイオード（１４０）が前記成形体（１７０）内に埋設された後、前記ウェハコンポジット（２００）から切り離される、
    請求項８〜１５のいずれか一項に記載の方法。
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