KR102086188B1 - 집적 보호 다이오드를 포함하는 광전 소자 및 그것을 제조하기 위한 방법 - Google Patents

집적 보호 다이오드를 포함하는 광전 소자 및 그것을 제조하기 위한 방법 Download PDF

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Abstract

광전 소자(10, 20)는 제 1 콘택(130)과 제 2 콘택(135)이 배치된 제 1 표면(121)을 가진 광전 반도체 칩(100)을 포함한다. 제 1 표면(121)은 성형 바디(170)에 인접한다. 제 1 핀(160)과 제 2 핀(165)은 성형 바디(170) 내에 매립되고, 제 1 콘택(130) 및 제 2 콘택(135)에 도전 접속된다. 보호 다이오드(140)는 성형 바디 내에 매립되고, 제 1 콘택(130)과 제 2 콘택(135)에 도전 접속된다.

Description

집적 보호 다이오드를 포함하는 광전 소자 및 그것을 제조하기 위한 방법{OPTOELECTRONIC COMPONENT WITH INTEGRATED PROTECTION DIODE AND METHOD FOR PRODUCING SAME}
본 발명은 청구범위 제 1 항에 따른 광전 소자 및 청구범위 제 7 항에 따른 광전 소자를 제조하기 위한 방법에 관한 것이다.
광전 반도체 칩을 포함하는 광전 소자의 다양한 변형이 선행기술에 공개되어 있다. 에피택셜 성장에 의해 제조되고 에피택셜 성장 후에 기판으로부터 분리되는 반도체층 구조를 가진 광전 반도체 칩이 공개되어 있다. 이러한 박막 칩은 기계적 안정화를 위해 기판으로부터 분리 전에 다른 캐리어 상에 배치되어야 한다. 또한 칩의 전기 접촉을 위한 전기 접속 가능성이 제공되어야 한다. 박막 칩의 캐리어를 가능한 한 콤팩트하고 저렴하게 형성하는 것이 바람직하다. 또한 추가 부재들의 집적이 필요할 수 있다.
본 발명의 과제는 광전 소자를 제공하는 것이다. 본 발명의 다른 과제는 광전 소자를 제조하기 위한 방법을 제공하는 것이다.
상기 과제는 청구범위 제 1 항의 특징을 포함하는 광전 소자 및 청구범위 제 7 항의 특징을 포함하는 방법에 의해 해결된다.
바람직한 개선예들은 종속 청구항에 제시된다.
광전 소자는 제 1 전기 콘택과 제 2 전기 콘택이 배치된 제 1 표면을 가진 광전 반도체 칩을 포함한다. 제 1 표면은 성형 바디에 인접한다. 제 1 핀과 제 2 핀은 성형 바디 내에 매립되고, 제 1 콘택과 제 2 콘택에 도전 접속된다. 또한 보호 다이오드가 성형 바디 내에 매립되고, 제 1 콘택과 제 2 콘택에 도전 접속된다. 바람직하게 상기 광전 소자의 핀들은 동시에 광전 반도체 칩의 전기 접촉을 위해 그리고 광전 반도체 칩을 위한 칩 캐리어로서 이용된다. 핀의 전기 절연 및 광전 소자 전체의 기계적 안정화는 저렴하게 얻을 수 있는 성형 바디에 의해 보장된다. 추가로 집적된 보호 다이오드에 의해 바람직하게는, 광전 소자에 외부 보호 다이오드를 제공해야 하는 필요성이 생략된다. 보호 다이오드의 집적에 의해 광전 소자는 또한 바람직하게 이미 광전 소자의 제조 시점부터 정전기 방전에 의한 손상에 대해 보호된다.
광전 소자의 실시예에서 보호 다이오드는 제 1 접속부와 제 2 접속부를 포함한다. 보호 다이오드의 제 1 접속부와 제 2 접속부는 반도체 칩의 제 1 표면을 향한다. 바람직하게는 이로 인해 광전 반도체 칩의 콘택과 보호 다이오드의 접속부들 사이의 직접적인 전기적 접속이 이루어질 수 있고, 이로써 이러한 전기적 접속은 특히 신뢰성을 가질 수 있다.
광전 소자의 실시예에서 보호 다이오드는 제 1 접속부와 제 2 접속부를 포함한다. 보호 다이오드의 제 1 접속부와 제 2 접속부는 반도체 칩의 제 1 표면을 등지고 있다. 바람직하게 보호 다이오드와 광전 반도체 칩 사이의 접속은 이로 인해 도전성으로 형성되지 않아도 되고, 이로써 광전 소자의 제조시 융통성이 높아진다.
광전 소자의 실시예에서 제 1 핀과 제 2 핀은 구리를 포함한다. 바람직하게 제 1 핀과 제 2 핀은 이로 인해 양호한 도전성을 갖는다. 또한 제 1 핀과 제 2 핀은 간단하고 저렴하게 갈바닉 성장에 의해 제조될 수 있다.
광전 소자의 실시예에서 성형 바디는 플라스틱을 포함한다. 바람직하게 성형 바디는 이로 인해 몰드 공정에 의해 저렴하게 제조될 수 있다.
광전 소자의 실시예에서 반도체 칩은 제 1 표면에 대향 배치된 제 2 표면을 갖는다. 이 경우 반도체 칩은, 제 2 표면을 통해 전자기 복사를 방출하도록 형성된다. 바람직하게 이러한 광전 소자에서 전자기 복사의 방출을 방해하는 구조들이 제 2 표면에 배치되지 않아도 되고, 이로써 광전 소자는 높은 효율을 가질 수 있다.
광전 소자를 제조하기 위한 방법은 제 1 전기 콘택과 제 2 전기 콘택이 배치된 제 1 표면을 가진 광전 반도체 칩을 제공하는 단계, 제 1 콘택과 제 2 콘택에 보호 다이오드를 배치하는 단계, 제 1 전기 콘택에 제 1 핀을 갈바닉 성장시키고 제 2 전기 콘택에 제 2 핀을 갈바닉 성장시키는 단계 및, 성형 바디 내에 제 1 핀, 제 2 핀 및 보호 다이오드를 매립하는 단계를 포함한다. 특히 제 1 및 제 2 전기 콘택은 제 1 및 제 2 핀이 각각 갈바닉 성장되는 시드층(seeds layers)으로서 이용된다. 바람직하게 이러한 방법에 의해 작은 치수를 갖는 광전 소자가 얻어질 수 있다. 특히 광전 소자는 소위 "칩 사이즈 패키지(Chip Size Package)"이고, 상기 소자의 치수는 실질적으로 광전 반도체 칩의 치수에 의해 결정된다. 바람직하게 광전 반도체 칩은 하우징 처리되지 않고, 즉 광전 반도체 칩은 하우징 내에 배치되지 않는다. 따라서 방법은 저렴하게 실시 가능하다. 방법에 따라 얻어질 수 있는 광전 소자는 이미 광전 소자의 제조 시 이루어지는 보호 다이오드의 집적에 의해 처음부터 정전기적 방전에 의한 의도치 않은 손상에 대해 보호된다.
방법의 실시예에서 반도체 칩의 기판을 반도체 칩의 에피택셜 층으로부터 분리하기 위한 추가의 다른 단계가 실시된다. 반도체 칩은 바람직하게 박막 반도체 칩으로서 형성된다. 바람직하게 기판은 후속해서 재사용될 수 있고, 이로써 방법은 더 저렴하게 실시 가능하다.
방법의 실시예에서 보호 다이오드는 접착, 소결 또는 납땜에 의해 제 1 콘택 및 제 2 콘택에 배치된다. 바람직하게 보호 다이오드의 배치는 이로 인해 저렴하게 자동으로 실시될 수 있다.
방법의 실시예에서 보호 다이오드는, 보호 다이오드의 전기 접속부들이 제 1 표면을 향하도록 배치된다. 바람직하게 이로 인해 제 1 콘택과 제 2 콘택에 보호 다이오드의 배치 중에 보호 다이오드의 접속부와 광전 반도체 칩의 콘택 사이의 도전 접속이 형성될 수 있고, 이로써 상기 전기 접속은 특히 신뢰적으로 형성될 수 있다.
방법의 실시예에서 보호 다이오드는, 보호 다이오드의 전기 접속부들이 제 1 표면을 등지도록 배치된다. 바람직하게 광전 반도체 칩의 콘택에 보호 다이오드의 배치 시 동시에 보호 다이오드의 접속부와 광전 반도체 칩의 콘택 사이의 전기 접속을 형성하지 않아도 된다. 이로써 보호 다이오드의 배치는 더 간단하고 저렴하게 실시될 수 있다.
방법의 실시예에서 보호 다이오드는 적어도 부분적으로 제 1 핀 및/또는 제 2 핀 내에 매립된다. 바람직하게 제 1 핀 및/또는 제 2 핀은 보호 다이오드의 접속부와 광전 반도체 칩의 콘택 사이의 도전 접속을 야기한다. 또한 제 1 핀 및/또는 제 2 핀 내에 보호 다이오드의 매립에 의해 방법에 따라 제조된 광전 소자의 기계적 안정성이 높아진다.
방법의 실시예에서 갈바닉 성장 전에 포토레지스트가 제 1 표면에 배치되어 구조화된다. 이 경우 포토레지스트는 갈바닉 성장 후에 제거된다. 바람직하게 포토레지스트의 배치 및 구조화는, 핀의 갈바닉 성장이 소정의 위치에서 소정의 공간 방향으로 이루어지는 것이 보장될 수 있다.
방법의 실시예에서 성형 바디는 몰드 공정에 의해 형성된다. 바람직하게 이러한 방법 단계는 이로 인해 특히 저렴하게 실시 가능하다.
방법의 실시예에서 반도체 칩은 적어도 하나의 다른 반도체 칩을 포함하는 웨이퍼 결합체 내에 제공된다. 이때 반도체 칩은 성형 바디 내에 제 1 핀, 제 2 핀 및 보호 다이오의 매립 후에 웨이퍼 결합체로부터 분리된다. 바람직하게 방법은 이로 인해 다수의 반도체 칩을 위해 동시에 병행 실시 가능하고, 이로써 얻어질 수 있는 반도체 칩을 위해 방법을 실시하기 위한 비용이 현저히 감소할 수 있다.
본 발명의 전술한 특성, 특징, 장점들 및 이들이 달성되는 방식은 도면과 관련해서 설명되는 실시예의 하기 설명과 관련해서 더 명료하고 명백하게 파악될 수 있다. 도면들은 각각 개략적으로 도시한다.
도 1은 제 1 가공 상태에서 광전 소자를 도시한 도면.
도 2는 제 2 가공 상태에서 광전 소자를 도시한 도면.
도 3은 제 3 가공 상태에서 광전 소자를 도시한 도면.
도 4는 제 4 가공 상태에서 광전 소자를 도시한 도면.
도 5는 제 5 가공 상태에서 광전 소자를 도시한 도면.
도 6은 제 6 가공 상태에서 광전 소자를 도시한 도면.
도 7은 제 7 가공 상태에서 광전 소자를 도시한 도면.
도 8은 제 8 가공 상태에서 광전 소자를 도시한 도면.
도 9는 웨이퍼 결합체 내의 광전 소자를 도시한 도면.
도 10은 제 3 가공 상태에서 제 2 실시예에 따른 광전 소자를 도시한 도면.
도 11은 제 6 가공 상태에서 제 2 실시예에 따른 광전 소자를 도시한 도면.
도 1은 광전 소자(10)의 제조 동안 제 1 가공 상태(1)에서 아직 완성되지 않은 광전 소자(10)를 개략적인 단면도에 도시한다. 광전 소자(10)는 예를 들어 발광 다이오드일 수 있다.
광전 소자(10)는 반도체 칩(100)을 포함한다. 반도체 칩(100)은 예를 들어 LED 칩일 수 있다. 반도체 칩(100)은 기판(110)과 에피택셜층(120)을 포함한다. 기판(110)은 예를 들어 사파이어, SiC, Si, GaAs 또는 Ge를 포함할 수 있다. 에피택셜층(120)은 상이한 반도체 층들의 층 시퀀스를 포함하고, 상기 반도체 층들은 에피택셜 성장에 의해 기판(110) 위에 성장되었다. 반도체 칩이 LED 칩인 경우에, 에피택셜층(120)은 pn-접합을 포함하는 광활성 층을 갖고, 상기 층은, 에피택셜층(120)의 광활성 층을 통해 전압이 인가되는 경우에, 전자기 복사를 방출하도록 형성된다.
에피택셜층(120)은 후면(121)과 전면(122)을 포함한다. 전면(122)은 기판(110)의 표면에 배치된다. 에피택셜층(120)의 후면(121)에 메사(Mesa) 구조화가 제공될 수 있고, 도 1에 개략적으로 도시된 바와 같이 높이 차이를 가질 수 있다.
에피택셜층(120)의 후면(121)에 제 1 콘택(130)과 제 2 콘택(135)이 형성된다. 제 1 콘택(130)은 예를 들어 에피택셜층(120)의 p-도핑된 영역에 도전 접속될 수 있다. 제 2 콘택(135)은 에피택셜층(120)의 n-도핑된 영역에 도전 접속된다.
도 2는 제 2 가공 상태(2)에서 광전 소자(10)를 개략적인 단면도에 도시한다. 반도체 칩(100)의 에피택셜 층(120)의 후면(121)에 있는 제 1 콘택(130)의 영역에 제 1 시드층(131)이 배치되었다. 반도체칩(100)의 에피택셜층(120)의 후면(121)에 있는 제 2 콘택층(135)의 영역에 제 2 시드층(136)이 배치되었다. 제 1 시드층(131)과 제 2 시드층(136)은 도전성 물질을 포함한다. 예를 들어 제 1 시드층(131)과 제 2 시드층(136)은 구리를 포함할 수 있다. 시드층들(131, 136)은 예를 들어 적층에 의해 반도체칩(100)의 에피택셜층(120)의 후면(121)에 배치될 수 있었다. 시드층들(131, 136)은 예를 들어 포토리소그래피 공정에 의해서도 에피택셜층(120)의 후면(121)에 배치될 수 있다.
도 3은 제 3 가공 상태에서 광전 소자(10)를 개략적인 단면도에 도시한다. 보호 다이오드(140)는 제 1 콘택(130)과 제 2 콘택(135)의 영역 내의 제 1 시드층(131)과 제 2 시드층(135)에 배치되었다. 보호 다이오드(140)는 정전기 방전에 의한 손상으로부터 광전 소자(10)의 보호를 위해 이용되는 ESD-보호 다이오드이다. 보호 다이오드(140)는 표면 실장형 SMT 소자(Surface Mount Technology)로서 형성된다.
보호 다이오드(140)는 제 1 접속부(141)와 제 2 접속부(142)를 포함하는 접속면(145)을 갖는다. 보호 다이오드(140)는, 보호 다이오드(140)의 제 1 접속부(141)와 제 2 접속부(142)를 포함하는 접속면(145)이 에피택셜층(120)의 후면(121)을 향하도록 에피택셜층(120)의 후면(121)에 있는 제 1 콘택(130)과 제 2 콘택(135)에 배치된다.
보호 다이오드(140)의 제 1 접속부(141)는 에피택셜층(120)의 후면(121)에 있는 제 1 콘택(130) 상의 제 1 시드층(131)에 도전 접속된다. 보호 다이오드(140)의 제 2 접속부(142)는 반도체칩(100)의 에피택셜층(120)의 제 2 콘택(135) 상의 제 2 시드층(136)에 도전 접속된다. 보호 다이오드(140)의 접속부들(141, 142)은 예를 들어 은 도전성 접착제를 이용해서, 은-소결 또는 납땜에 의해 반도체칩(100)의 에피택셜층(120)의 후면(121)에 있는 시드층들(131, 136)에 도전 접속될 수 있다. 이로 인해 보호 다이오드(140)의 접속부들(141, 142)과 시드층(131, 136) 사이의 도전 접속부가 형성되고, 반도체칩(100)에 보호 다이오드(140)의 기계적 고정이 보장된다.
도 4는 제 4 가공 상태(4)에서 광전 소자(10)를 개략적인 단면도에 도시한다. 반도체칩(100)의 에피택셜층(120)의 후면(121)에 포토레지스트(150)가 도포되어 구조화되었다. 포토레지스트(150)의 구조화에 의해 포토레지스트(150) 내에 개구(152)가 형성되었고, 상기 개구들은 후면(121)에 배치된, 포토레지스트(150)로 이루어진 층의 웨브(151)에 의해 제한된다. 개구(152)는 제 1 콘택(130) 상의 제 1 시드층(131)에 걸친 영역에 형성된다. 다른 개구(152)는 제 2 콘택(135) 상의 제 2 시드층(136)의 영역에 형성된다. 포토레지스트(150)는 에피택셜층(120)의 후면(121)의 표면에 대해 수직으로 높이(153)를 갖는다. 높이(153)는 따라서 개구(152)의 깊이에 대략 상응한다.
도 5는 제 5 가공 상태에서 광전 소자(10)를 개략적인 단면도에 도시한다. 갈바닉 성장에 의해 제 1 핀(160)과 제 2 핀(165)이 형성된다. 제 1 핀(160)과 제 2 핀(165)은 도전 물질, 예를 들어 구리를 포함한다. 제 1 핀(160)과 제 2 핀(165)은 포스트 또는 페디스탈(pedestal)이라고 할 수도 있다.
제 1 핀(160)의 갈바닉 성장은 제 1 콘택(130) 상의 제 1 시드층(131)에서부터 이루어진다. 제 2 핀(165)의 성장은 제 2 콘택(135) 상의 제 2 시드층(136)에서부터 이루어진다. 제 1 핀(160)과 제 2 핀(165)의 성장에 의해 포토레지스트(150) 내의 개구들(152)은 제 1 핀(160) 및 제 2 핀(165)으로 채워진다. 이로 인해 제 1 핀(160)과 제 2 핀(165)은 포토레지스트(150)의 개구(152)의 높이(153)에 대략 상응하는 높이를 갖는다.
제 1 핀(160)은 제 1 시드층(131)에 도전 접속되고, 이로 인해 반도체칩(100)의 제 1 콘택(130)에도 도전 접속된다. 제 2 핀(165)은 제 2 시드층(136)에 도전 접속되고, 이로 인해 반도체칩(100)의 제 2 콘택(135)에도 도전 접속된다.
제 1 핀(160)과 제 2 핀(165)의 갈바닉 성장 동안 시드층들(131, 136)에 배치된 보호 다이오드(140)는 부분적으로 제 1 핀(160) 및 제 2 핀(165) 내에 매립되었다. 이로 인해 반도체칩(100)의 에피택셜층(120)의 후면에 보호 다이오드(140)의 배치는 제 1 핀(160)과 제 2 핀(165)에 의해 추가로 기계적으로 안정화된다.
도 6은 제 6 가공 상태(6)에서 광전 소자(10)를 개략적인 단면도에 도시한다. 제 6 가공 상태(6)에서 포토레지스트(150)는 반도체 칩(100)의 에피택셜층(120)의 후면(121)으로부터 제거되었다. 이로써 광전 소자(10)의 제 6 가공 상태(6)에서 제 1 핀(160)과 제 2 핀(165)은 노출된다.
도 7은 제 7 가공 상태(7)에서 광전 소자(10)를 개략적인 단면도에 도시한다. 반도체 칩(100)의 에피택셜층(120)의 후면(121)에 성형 바디(170)가 형성되었다. 성형 바디(170)는 전기 절연 물질을 포함한다. 예를 들어 성형 바디(170)는 플라스틱, 예컨대 에폭시 수지를 포함할 수 있다. 성형 바디(170)의 열팽창 계수의 조정을 위해 충전 물질이 혼합될 수 있다. 성형 바디(170)는 예를 들어 사출 성형 또는 몰드 공정에 의해 제조될 수 있었다.
제 1 핀(160), 제 2 핀(165) 및 보호 다이오드(140)는 성형 바디(170) 내에 매립된다. 이로써 반도체 칩(100), 제 1 핀(160), 제 2 핀(165) 및 보호 다이오드(140)로 이루어진 결합체가 기계적으로 안정화된다. 에피택셜층(120)을 등지는 성형 바디(170)의 표면은 에피택셜층(120)을 등지는 핀(160, 165)의 길이방향 단부들과 같은 높이로 이어진다. 성형 바디(170)의 상기 표면에서 핀들(160, 165)은 외부로부터 액세스 가능하다.
성형 바디(170)의 제조 전 또는 후에 에피택셜층(120)의 후면(121)의 평탄화를 위한 처리 단계가 이루어질 수 있다. 평탄화는 이 경우 예를 들어 벤조시클로부텐(BCB)으로 이루어질 수 있다. 성형 바디(170)의 제조 후에 핀들(160, 165)은 예를 들어 그라인딩 및 폴리싱에 의해 노출되고 평탄화될 수 있다.
도 8은 제 8 가공 단계(8)에서 광전 소자(10)를 개략적인 단면도에 도시한다. 광전 소자(10)의 제 7 가공 단계(7)와 달리, 반도체 칩(100)의 기판(110)은 반도체 칩(100)의 에피택셜층(120)으로부터 분리되었다. 기판(110)의 분리는 예를 들어 레이저 리프트 오프 방법(laser lift-off method)에 의해 이루어질 수 있다.
기판(110)의 제거에 의해 반도체 칩(100)의 에피택셜층(120)의 전면(122)이 노출된다. 에피택셜층(120)의 전면(122)은 광전 소자(10)의 반도체 칩(100)의 방출면(101)을 형성하고, 상기 방출면을 통해 에피택셜층(120)으로부터 광이 방출될 수 있다. 제 1 핀(160)과 제 2 핀(165)을 통해 에피택셜층(120)의 pn-접합부에 전합이 인가되면, 에피택셜층(120) 내에 전자기 복사, 예를 들어 가시광이 형성되고, 상기 전자기 복사는 에피택셜층(120)의 전면(122)에 있는 방출면(101)을 통해 방출된다.
반도체 칩(100)의 에피택셜층(120)으로부터 분리된 기판(110)은 계속해서 재사용될 수 있다. 이를 위해 기판(110)에 에피택셜 성장에 의해 새로운 에피택셜층(120)이 제공된다. 추가 가공은 다시 도 1에 도시된 제 1 가공 상태에서 시작한다.
광전 소자(10)에는 제 8 가공 상태(8)로부터 선택적으로 변환층이 제공될 수 있고, 상기 변환층은 반도체 칩(100)의 방출면(101)에서 방출된 전자기 복사의 파장을 변환하는데 이용된다. 변환층은 이를 위해 에피택셜층(120)의 전면(121)에 배치된다.
도 9는 제 7 가공 상태(7)에서 광전 소자(10)의 다른 개략적인 단면도를 도시한다. 도 9에서 반도체 칩(100)은 다수의 다른 반도체 칩(100)을 포함하는 웨이퍼 결합체(200) 내에 배치된다. 도 9에서 웨이퍼 결합체(200)는 3개의 반도체 칩(100)을 포함한다. 웨이퍼 결합체(200)는 그러나 훨씬 더 많은 개수의 실질적으로 동일한 반도체 칩(100)을 포함할 수도 있다. 이 경우 반도체 칩(100)은 2차원 매트릭스 내에 배치될 수 있다.
웨이퍼 결합체(200)에서 반도체 칩(100)의 기판(110)은 하나의 부분으로 이루어진 기판 웨이퍼로서 형성된다. 상기 기판 웨이퍼 위에 모든 반도체 칩(100)의 에피택셜층들(120)이 동시에 공통의 에피택셜층으로서 성장되었다. 모든 반도체 칩(100)의 제 1 시드층(131)과 제 2 시드층(136)은 공통의 작업 공정으로 제공되었다. 후속해서 보호 다이오드(140)는 모든 반도체 칩(100)의 모든 콘택(130, 135)의 시드층(131, 136)에 배치되었다. 핀(160, 165)의 갈바닉 성장은 또한 모든 반도체 칩(100)에 대해 동시에 이루어진다. 이어서 모든 반도체 칩(100)의 보호 다이오드(140) 및 핀들(160, 165)은 동시에 하나의 공통의 성형 바디(170) 내에 매립되었다.
다른 가공 단계에서 또한 웨이퍼 결합체(200)의 기판 웨이퍼가 분리될 수 있다. 후속해서 반도체 칩들(100)은 서로 분리되고, 이로써 다수의 광전 소자(10)가 얻어질 수 있다. 웨이퍼 결합체(200)에서 광전 소자들(10)이 병행 제조됨으로써 광전 소자(10)의 제조를 위한 제조 비용이 현저히 낮아진다.
도 10은 완성되지 않은 가공 상태에서 제 2 실시예에 따른 광전 소자(20)의 개략적인 단면도를 도시한다. 광전 소자(20)는 광전 소자(10)와 상당한 유사성을 갖는다. 2개의 소자(10, 20)에서 서로 상응하는 요소들은 동일한 도면부호를 갖고, 하기에서 다시 상세히 설명되지 않는다.
광전 소자(20)의 제조도 광전 소자(10)의 제조와 유사하다. 도 10은 제 3 가공 상태(3)에서 광전 소자(20)를 도시한다. 제 3 가공 상태(3)까지 이루어진 가공 단계들은 광전 소자(10)의 제 3 가공 상태까지의 상기 광전 소자(10)의 제조에 상응한다.
광전 소자(10)의 제조와 달리, 광전 소자(20)의 제조 시 보호 다이오드(140)는, 보호 다이오드(140)의 제 1 접속부(141)와 제 2 접속부(142)를 갖는 접속면(145)이 에피택셜층(120)의 후면(121)을 등지도록, 반도체 칩(100)의 에피택셜층(120)의 후면(121)에 있는 콘택(130, 135) 상의 시드층(131, 136)에 배치되었다. 보호 다이오드(140)는 접착, 소결 또는 납땜에 의해 반도체 칩(100)의 시드층(131, 136)에 고정되었다. 접착은 이 경우 예를 들어 은 도전성 접착제 또는 다른 접착제에 의해 이루어질 수 있다. 소결은 예를 들어 은-소결로서 이루어질 수 있다.
그러나 반도체 칩(100)의 시드층(131, 136)에 보호 다이오드(140)의 고정에 의해 보호 다이오드(140)와 반도체 칩(100) 사이의 기계적 연결만이 이루어졌다. 보호 다이오드(140)의 접속부(141, 142)와 반도체 칩(100)의 에피택셜층(120)의 시드층(131, 136) 또는 콘택(130, 135) 사이의 도전 접속은 형성되지 않았다. 보호 다이오드(140)의 접속부(141, 142)와 반도체 칩(100)의 시드층(131, 136) 사이의 도전 접속이 불필요함으로써, 반도체 칩(100)에 보호 다이오드(140)의 고정을 위한 고정 가능성들의 폭넓은 선택이 제공된다.
도 11은 제 6 가공 상태(6)에서 광전 소자(20)를 개략적인 단면도에 도시한다. 도 10에 도시된 제 3 가공 상태(3)와 도 11에 도시된 제 6 가공 상태(6) 사이에서 이루어진 가공 단계들은 도 3에 도시된 제 3 가공 상태(3)와 도 6에 도시된 제 6 가공 상태(6) 사이에서 광전 소자(10)의 제조에 상응한다.
제 6 가공 상태(6)에 선행하는 가공 단계들 동안에 제 1 핀(160)은 반도체 칩(100)의 에피택셜층(120)의 제 1 콘택(130) 상의 제 1 시드층(131)에 형성되고, 제 2 핀(165)은 반도체 칩(100)의 에피택셜층(120)의 제 2 콘택(135) 상의 제 2 시드층(136)에 형성된다. 핀(160, 165)의 갈바닉 성장 시 보호 다이오드(140)는 부분적으로 제 1 핀(160)과 제 2 핀(165) 내에 매립되었다. 이 경우 보호 다이오드(140)의 제 1 접속부(141)는 제 1 핀(160) 내에 매립되었다. 보호 다이오드(140)의 제 2 접속부(142)는 제 2 핀(165) 내에 매립되었다. 이로써 제 1 핀(160)과 보호 다이오드(140)의 제 1 접속부(141) 사이의 도전 접속이 이루어진다. 또한 제 2 핀(165)과 보호 다이오드(140)의 제 2 접속부(142) 사이의 도전 접속이 이루어진다. 핀(160)은 제 1 시드층(131)에 도전 접속되고 이로 인해 반도체 칩(100)의 제 1 콘택(130)에도 도전 접속되기 때문에, 보호 다이오드(140)의 제 1 접속부(141)와 반도체 칩(100)의 에피택셜층(120)에 있는 제 1 콘택(130) 사이의 도전 접속도 이루어진다. 상응하게 보호 다이오드(140)의 제 2 접속부(142)와 반도체 칩(100)의 에피택셜층(120)의 제 2 콘택(135) 사이의 도전 접속도 이루어진다.
광전 소자(20)의 완성을 위한 다른 가공 단계들은 광전 소자(10)의 제조를 위한 다른 가공 단계들에 상응한다. 광전 소자(20)는 또한 바람직하게 웨이퍼 결합체 내의 다른 다수의 광전 소자(20)와 병행 제조될 수 있다.
본 발명은 바람직한 실시예들을 참고로 상세히 도시되고 설명되었다. 그러나 본 발명은 공개된 예들에 제한되지 않는다. 오히려 그로부터, 본 발명의 보호 범위를 벗어나지 않으면서 당업자에 의해 다른 변형예들이 유도될 수 있다.
본 특허 출원은 독일 특허 출원 102012218457.0의 우선권을 청구하고, 그 공개 내용은 참조로 포함된다.
1 제 1 가공 상태
2 제 2 가공 상태
3 제 3 가공 상태
4 제 4 가공 상태
5 제 5 가공 상태
6 제 6 가공 상태
7 제 7 가공 상태
8 제 8 가공 상태
10 광전 소자
20 광전 소자
100 반도체 칩
101 방출면
110 기판
120 에피택셜층
121 후면
122 전면
130 제 1 콘택(p)
131 제 1 시드층
135 제 2 콘택(n)
136 제 2 시드층
140 보호 다이오드
141 제 1 접속부
142 제 2 접속부
145 접속면
150 포토레지스트
151 웨브
152 개구
153 높이
160 제 1 핀
165 제 2 핀
170 성형 바디
200 웨이퍼 결합체

Claims (17)

  1. 광전 소자(10, 20)에 있어서,
    제 1 전기 콘택(130)과 제 2 전기 콘택(135)이 배치된 제 1 표면(121)을 가진 광전 반도체 칩(100)을 포함하고,
    상기 제 1 표면(121)은 성형 바디(170)에 인접하고,
    제 1 핀(160) 및 제 2 핀(165)은 상기 성형 바디(170) 내에 매립되고, 상기 제 1 전기 콘택(130)과 상기 제 2 전기 콘택(135)에 도전 접속되고,
    보호 다이오드(140)는 상기 성형 바디(170) 내에 매립되고, 상기 제 1 전기 콘택(130) 및 상기 제 2 전기 콘택(135)에 도전 접속되며,
    상기 제 1 핀(160)과 상기 제 2 핀(165)은 갈바닉 성장되며,
    상기 보호 다이오드(140)는 적어도 부분적으로 상기 제 1 핀(160) 및 상기 제 2 핀(165) 내에 매립되는 것인, 광전 소자(10, 20).
  2. 제 1 항에 있어서,
    상기 보호 다이오드(140)는 제 1 접속부(141)와 제 2 접속부(142)를 포함하고,
    상기 제 1 접속부(141)와 상기 제 2 접속부(142)는 상기 반도체 칩(100)의 상기 제 1 표면(121)을 향하는 것인, 광전 소자(10).
  3. 제 1 항에 있어서,
    상기 보호 다이오드(140)는 제 1 접속부(141)와 제 2 접속부(142)를 포함하고,
    상기 제 1 접속부(141)와 상기 제 2 접속부(142)는 상기 반도체 칩(100)의 상기 제 1 표면(121)을 등지는 것인, 광전 소자(20).
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 핀(160)과 상기 제 2 핀(165)은 구리를 포함하는 것인, 광전 소자(10, 20).
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 성형 바디(170)는 플라스틱을 포함하는 것인, 광전 소자(10, 20).
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 칩(100)은 상기 제 1 표면(121)에 대향 배치된 제 2 표면(122)을 갖고,
    상기 반도체 칩(100)은 상기 제 2 표면(122)을 통해 전자기 복사를 방출하도록 구성되는 것인, 광전 소자(10, 20).
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 성형 바디(170)의 일부는 상기 광전 반도체 칩(110)을 향하는 보호 다이오드(140)의 측 상에 배치되고, 상기 성형 바디(170)의 일부는 상기 광전 반도체 칩(110)을 등지는 보호 다이오드(140)의 측 상에 배치되는 것인, 광전 소자(10, 20).
  8. 광전 소자(10, 20)를 제조하기 위한 방법에 있어서,
    - 제 1 전기 콘택(130)과 제 2 전기 콘택(135)이 배치된 제 1 표면(121)을 가진 광전 반도체 칩(100)을 제공하는 단계;
    - 상기 제 1 전기 콘택(130)과 상기 제 2 전기 콘택(135)에 보호 다이오드(140)를 배치하는 단계;
    - 상기 제 1 전기 콘택(130)에 제 1 핀(160)을 갈바닉 성장시키고, 제 2 전기 콘택(135)에 제 2 핀(165)을 갈바닉 성장시키는 단계; 및
    - 성형 바디(170) 내에 상기 제 1 핀(160), 상기 제 2 핀(165) 및 상기 보호 다이오드(140)를 매립하는 단계를 포함하고,
    상기 보호 다이오드(140)는 적어도 부분적으로 상기 제 1 핀(160)과 상기 제 2 핀(165) 중 적어도 하나 내에 매립되는 것인, 광전 소자를 제조하기 위한 방법.
  9. 제 8 항에 있어서,
    - 상기 반도체 칩(100)의 기판(110)을 상기 반도체 칩(100)의 에피택셜층(120)으로부터 분리하는 단계를 더 포함하는, 광전 소자를 제조하기 위한 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 보호 다이오드(140)는 접착, 소결 또는 납땜에 의해 상기 제 1 전기 콘택(130) 및 상기 제 2 전기 콘택(135)에 배치되는 것인, 광전 소자를 제조하기 위한 방법.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 보호 다이오드(140)는, 상기 보호 다이오드(140)의 전기 접속부들(141, 142)이 상기 제 1 표면(121)을 향하도록 배치되는 것인, 광전 소자를 제조하기 위한 방법.
  12. 제 8 항 또는 제 9 항에 있어서,
    상기 보호 다이오드(140)는, 상기 보호 다이오드(140)의 전기 접속부들(141, 142)이 상기 제 1 표면(121)을 등지도록 배치되는 것인, 광전 소자를 제조하기 위한 방법.
  13. 제 8 항 또는 제 9 항에 있어서,
    갈바닉 성장 전에 포토레지스트(150)가 상기 제 1 표면(121)에 배치되어 구조화되고,
    상기 포토레지스트(150)는 갈바닉 성장 후에 제거되는 것인, 광전 소자를 제조하기 위한 방법.
  14. 제 8 항 또는 제 9 항에 있어서,
    상기 성형 바디(170)는 몰드 공정에 의해 형성되는 것인, 광전 소자를 제조하기 위한 방법.
  15. 제 8 항 또는 제 9 항에 있어서,
    상기 반도체 칩(100)은 적어도 하나의 추가 반도체 칩(100)을 포함하는 웨이퍼 결합체(200) 내에 제공되고,
    상기 반도체 칩(100)은, 상기 성형 바디(170) 내에 상기 제 1 핀(160), 상기 제 2 핀(165) 및 상기 보호 다이오드(140)를 매립한 후에, 상기 웨이퍼 결합체(200)로부터 분리되는 것인, 광전 소자를 제조하기 위한 방법.
  16. 삭제
  17. 삭제
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