WO2014034566A1 - 半導体装置、表示パネル、及び半導体装置の製造方法 - Google Patents

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Definitions

  • the present invention relates to a semiconductor device using a thin film transistor (TFT (Thin Film Transistor)), a display panel, and a method for manufacturing the semiconductor device.
  • TFT Thin Film Transistor
  • an auxiliary capacitance capacitor Cs is provided in a pixel, and an auxiliary wiring of the auxiliary capacitance capacitor Cs is provided.
  • an auxiliary capacitor electrode arranged in a pixel and a common electrode are connected at a certain interval in order to stabilize the potential of the common electrode. is there.
  • a high aperture ratio is required, and it is difficult to form an auxiliary capacitor and an auxiliary wiring in the pixel. For this reason, it is difficult to stabilize the potential of the common electrode by connection with the auxiliary capacitance electrode arranged in the pixel.
  • a common electrode auxiliary line CRM made of a metal film is formed.
  • the electric resistance at the time of applying a voltage to the common electrode can be reduced, so that the potential of the common electrode can be stabilized. For this reason, it is not necessary to form an auxiliary capacitance electrode or an auxiliary wiring in the pixel.
  • the common electrode auxiliary line is formed at a position overlapping with the gate signal line GL and the drain signal line DL, the aperture ratio is improved as compared with the case where the auxiliary capacitance line or the like is formed in the pixel region.
  • an aluminum wiring or a metal wiring mainly composed of aluminum may be used as a source-drain wiring in a TFT.
  • a transparent conductive film such as ITO (Indium Tin Oxide) is formed as a pixel electrode or a common electrode on a TFT substrate having such an aluminum-based metal wiring as a source-drain wiring by sputtering, the ITO and metal wiring In the meantime, electric corrosion occurs.
  • ITO Indium Tin Oxide
  • the present invention provides a technique for suppressing the occurrence of electrolytic corrosion without increasing the manufacturing process of a TFT substrate even when a metal wiring that is difficult to directly contact with ITO is used as a source-drain wiring. For the purpose.
  • the semiconductor device includes a semiconductor layer formed so as to overlap the plurality of gate wirings via a gate insulating film covering the plurality of gate wirings formed on the substrate, and the gate so as to intersect the gate wiring.
  • a semiconductor device comprising a plurality of drain wirings formed in a portion, and a thin film transistor in which a channel region is formed between the source wiring and the drain wiring on the semiconductor layer, wherein the source wiring, the drain wiring, and the Via a first contact hole penetrating a first interlayer insulating film covering the channel region and a planarizing film covering the first interlayer insulating film
  • a drain connection film made of a metal film electrically connected to the drain wiring overlaps at least a part of the source wiring, and is formed substantially parallel to the gate wiring in the vicinity of at least a part of the plurality of gate wirings.
  • a pixel electrode electrically connected to the drain connection film in a second contact hole provided in a second interlayer insulating film that covers the drain connection film, and the metal film includes: A metal having a higher standard electrode potential than the pixel electrode or a metal whose potential difference from the standard electrode potential of the pixel electrode is within a predetermined range is in contact with the pixel electrode. It is configured so that, the common electrode auxiliary wiring supplies a potential corresponding to a signal input to the common electrode.
  • the semiconductor device of the present invention suppresses the occurrence of electrolytic corrosion without increasing the TFT substrate manufacturing process even when a metal wiring that is difficult to directly contact with ITO is used as the source-drain wiring. Can do.
  • FIG. 1 is a diagram illustrating a schematic configuration of a display panel according to the first embodiment.
  • FIG. 2 is a diagram showing a schematic configuration of the active matrix substrate in the first embodiment.
  • FIG. 3A shows a schematic configuration diagram in which a part of the active matrix substrate of FIG. 2 is enlarged.
  • FIG. 3B shows an equivalent circuit corresponding to one pixel portion of FIG. 3A.
  • FIG. 4 is an enlarged plan view of one pixel portion of FIG. 3A.
  • FIG. 5 is a cross-sectional view taken along the line A-A ′ of FIG.
  • FIG. 6 is a cross-sectional view of the SG contact portion in FIG. 3A cut along B-B ′.
  • FIG. 7 is a cross-sectional view of the G-COM contact portion in FIG.
  • FIG. 9A is a diagram illustrating a manufacturing process of the TFT-PIX contact part in the first embodiment.
  • FIG. 9B is a diagram illustrating a manufacturing process of the TFT-PIX contact part in the first embodiment.
  • FIG. 9C is a diagram illustrating a manufacturing process of the TFT-PIX contact part in the first embodiment.
  • FIG. 9D is a diagram illustrating a manufacturing process of the TFT-PIX contact part in the first embodiment.
  • FIG. 9E is a diagram illustrating a manufacturing process of the TFT-PIX contact part in the first embodiment.
  • FIG. 9F is a diagram illustrating a manufacturing process of the TFT-PIX contact part in the first embodiment.
  • FIG. 9G is a diagram illustrating a manufacturing process of the TFT-PIX contact part in the first embodiment.
  • FIG. 9H is a diagram illustrating a manufacturing process of the TFT-PIX contact part in the first embodiment.
  • FIG. 9I is a diagram illustrating a manufacturing process of the TFT-PIX contact part in the first embodiment.
  • FIG. 10A is a diagram illustrating another manufacturing process for forming the TFT-PIX contact portion.
  • FIG. 10B is a diagram illustrating another manufacturing process for forming the TFT-PIX contact portion.
  • FIG. 10C is a diagram illustrating another manufacturing process for forming the TFT-PIX contact portion.
  • FIG. 10A is a diagram illustrating another manufacturing process for forming the TFT-PIX contact portion.
  • FIG. 10B is a diagram illustrating another manufacturing process for forming the TFT-PIX contact portion.
  • FIG. 10D is a diagram illustrating another manufacturing process for forming the TFT-PIX contact portion.
  • FIG. 10E is a diagram illustrating another manufacturing process for forming the TFT-PIX contact portion.
  • FIG. 10F is a diagram illustrating another manufacturing process for forming the TFT-PIX contact portion.
  • FIG. 10G is a diagram illustrating another manufacturing process for forming the TFT-PIX contact portion.
  • FIG. 10H is a diagram illustrating another manufacturing process for forming the TFT-PIX contact portion.
  • FIG. 11 is a view showing a cross section of the SG contact portion in the second embodiment.
  • FIG. 12 is a view showing a cross section of the SG contact portion in the third embodiment.
  • a semiconductor device includes a semiconductor layer formed so as to overlap the plurality of gate wirings via a gate insulating film that covers the plurality of gate wirings formed on the substrate, and the gate wiring.
  • a semiconductor device comprising: a plurality of drain wirings formed in a part of the semiconductor layer; and a thin film transistor in which a channel region is formed between the source wiring and the drain wiring on the semiconductor layer, the source wiring and A first contact hole penetrating a first interlayer insulating film covering the drain wiring and the channel region and a planarizing film covering the first interlayer insulating film.
  • the film is made of a metal whose standard electrode potential is higher than that of the pixel electrode, or a metal whose potential difference from the standard electrode potential of the pixel electrode is within a predetermined range.
  • the common electrode auxiliary wiring supplies a potential corresponding to a signal input to the common electrode.
  • First configuration since the pixel electrode and the drain wiring are electrically connected via the drain connection film formed of the metal film that suppresses the electrolytic corrosion of ITO, aluminum having a low resistance as the drain wiring is provided. System metal wiring can be used. Further, the drain connection film and the common electrode auxiliary wiring are formed in the same layer using the same metal film. Therefore, the drain connection film can be formed in the process of forming the common electrode auxiliary wiring without increasing the number of manufacturing processes. In addition, since the potential can be supplied to the common electrode by the common electrode auxiliary wiring, the potential of the common electrode can be stabilized.
  • a first terminal that inputs a gate signal to the gate wiring, a second terminal that inputs a source signal to the source wiring, and a potential to the common electrode are input.
  • the first terminal, the second terminal, the third terminal, and the fourth terminal are formed in the same layer using a conductive film of the gate wiring, A first contact portion that electrically connects one source wiring of the source wirings to the third terminal and electrically connects the other source wiring and the second terminal;
  • One gate line is electrically connected to the fourth terminal, and the other gate line is electrically connected to the first terminal, and the common line overlaps the one gate line and the other source line.
  • Electrically connecting the electrode auxiliary wiring A contact portion, said and one source line may be a third contact portion for connecting said gate wiring and substantially parallel the common electrode auxiliary wiring electrically are formed.
  • the one source wiring and the third terminal, and the other source wiring and the second terminal are the common electrode auxiliary wiring and the drain.
  • the common electrode auxiliary wiring which is electrically connected through the metal film formed in the same layer as the connection film and overlaps the one gate wiring and the other source wiring in the second contact portion,
  • the common electrode that is connected via the metal film formed in the same layer as the common electrode auxiliary wiring and the drain connection film, and is substantially parallel to the one source wiring and the gate wiring in the third contact portion
  • the auxiliary wiring may be connected via the common electrode auxiliary wiring and the metal film formed in the same layer as the drain connection film.
  • the common electrode auxiliary line can be connected to the gate line and the source line in the step of forming the common electrode auxiliary line and the drain connection film without increasing the number of manufacturing steps.
  • the one source wiring and the third terminal, and the other source wiring and the second terminal are the third terminal and the second terminal.
  • the common electrode auxiliary wiring that is formed so as to come into contact with the contact hole of the gate insulating film formed thereon and overlaps the one gate wiring and the other source wiring in the second contact portion,
  • the common electrode auxiliary line connected to the common electrode auxiliary line and the metal film formed in the same layer as the drain connection film, and substantially parallel to the one source line and the gate line in the third contact portion.
  • the wiring may be connected via the metal film formed in the same layer as the common electrode auxiliary wiring and the drain connection film.
  • the semiconductor layer is formed of an oxide semiconductor
  • the common electrode and the pixel electrode are formed of a transparent conductive film
  • the source wiring and the drain wiring are Further, it may be composed of aluminum or a metal compound containing aluminum.
  • the oxide semiconductor may be made of indium, gallium, zinc, and oxygen.
  • a display panel includes an active matrix substrate including a semiconductor device having any one of the first to sixth configurations, a counter substrate including a color filter, the active matrix substrate, and the counter substrate. And a liquid crystal layer sandwiched therebetween (seventh configuration).
  • a manufacturing method of a semiconductor device is a manufacturing method of a semiconductor device including a thin film transistor, and includes (A) a step of forming a thin film transistor on a substrate, and includes a gate line and a gate electrode. Forming a gate layer, a gate insulating film covering the gate layer, and a semiconductor layer covering a part of the gate insulating film; forming a source layer on the semiconductor layer; Forming a drain wiring including an electrode; (B) forming a first interlayer insulating film covering the source layer; and a planarizing film covering the first interlayer insulating film; and (C) the planarizing.
  • etching the first interlayer insulating film to form a first contact hole exposing the drain electrode and (D) forming a metal film on the planarizing film, Forming a drain connection film so as to be in contact with the drain wiring in one contact hole, and forming a common electrode auxiliary wiring at a position overlapping with a part of the source line; and (E) covering the common electrode auxiliary wiring; Forming a common electrode at a position outside a region where the drain connection film is formed; and (F) forming a second interlayer insulating film on the common electrode and the drain connection film; and Etching to form a second contact hole that exposes the drain connection film inside the first contact hole, and (G) the second contact hole so as to be in contact with the drain connection film.
  • Electrode potential higher metals, or metal of the range difference between the standard electrode potential of the pixel electrode is determined in advance is configured to contact with the pixel electrode (eighth configuration).
  • FIG. 1 is a diagram showing a schematic configuration of a display panel of a liquid crystal display device having a semiconductor device according to the present embodiment.
  • the display panel 1 includes an active matrix substrate 2, a counter substrate 3, and a liquid crystal layer (not shown) sandwiched between these substrates.
  • a color filter substrate (not shown) is formed on the counter substrate 3 shown in FIG.
  • the display panel 1 is irradiated with light from a backlight (not shown) provided on the back side of the active matrix substrate 2.
  • the active matrix substrate 2 is provided with a gate driver 4 and a source driver 5.
  • the display panel 1 drives the liquid crystal in the liquid crystal layer based on the data signal and the scanning signal output from the source driver 4 and the gate driver 5 according to the external input signal, and displays an image in the display area.
  • the gate driver 4 and the source driver 5 are configured by TAB (Tape Automated Automated Bonding) in which the semiconductor chips of the gate driver 4 and the source driver 5 are mounted on a film such as polyimide.
  • TAB Tepe Automated Automated Bonding
  • Each gate driver 4 and each source driver 5 are electrically connected to the active matrix substrate 2 and also electrically connected to the respective printed circuit boards 4P and 5P.
  • Each gate driver 4 and each source driver 5 are supplied with external input signals such as timing signals and image signals from a control circuit (not shown) via a printed circuit board 6 connected to each gate driver 4 and each source driver 5.
  • FIG. 2 is a diagram showing a schematic configuration of the active matrix substrate 2.
  • FIG. 3A shows a schematic configuration diagram in which a part of the active matrix substrate 2 is enlarged.
  • a gate line group 11 connected to each gate driver 4 and a source line group 12 connected to each source driver 5 are formed on the substrate 20 of the active matrix substrate 2.
  • the gate lines 11 are formed in parallel toward one direction of the substrate 20.
  • the source line 12 intersects with the gate line 11 and is formed in parallel.
  • a region surrounded by each gate line 11 and each source line 12 forms one pixel, and a pixel region including all pixels forms a display region of the display panel 1.
  • a terminal group 7 and a terminal group 8 are formed outside the display area of the active matrix substrate 2.
  • the terminal group 7 inputs a source signal input from the source driver 5 to the source line 12.
  • the terminal group 8 inputs a gate signal input from the gate driver 4 to the gate line 11.
  • a common electrode 16 (see FIG. 5) and a pixel electrode 17 (see FIG. 5), which will be described later, are formed in the display area of the active matrix substrate 2.
  • the display panel 1 drives the liquid crystal by a lateral electric field method called IPS (In Plane Switching) or FFS (fringe field switching).
  • terminals 6 (6a, 6b), wirings 12LS and wirings 11LG are formed on the active matrix substrate 2.
  • the terminal 6 inputs a potential to the common electrode 16.
  • the wiring 12LS is connected to the terminal 6a, and the wiring 11LG is connected to the terminal 6b.
  • Each terminal 6, 7, 8 and wiring 11 LG are formed in the same layer as the gate line 11 using the same conductive film as the gate line 11.
  • the wiring 12LS is formed in the same layer as the source line 12 using the same conductive film as the source line 12.
  • the terminal 6a and the wiring 12LS are connected via a contact hole.
  • Each terminal 7 and each source line 12 are connected via a contact hole.
  • the terminal 6b and the wiring 11LG, the terminals 8 and the gate lines 11 are integrally formed and are electrically connected to each other.
  • the gate line 11 and the wiring 11LG are examples of gate wiring
  • the source line 12 and the wiring 12LS are examples of source wiring.
  • FIG. 3B shows an equivalent circuit corresponding to one pixel portion of FIG. 3A.
  • a TFT 14 Thin Film Transistor
  • a capacitor Cl is formed by the pixel electrode 17 and the common electrode 16.
  • the TFT 14 and the pixel electrode 17 are electrically connected via a contact hole.
  • auxiliary wirings 13S and 13G are formed on the active matrix substrate 2.
  • the auxiliary wirings 13 ⁇ / b> S and 13 ⁇ / b> G supply the potential input from each terminal 6 to the common electrode 16.
  • the auxiliary wiring 13 ⁇ / b> S overlaps with the source line 12 and is formed so as to intersect with the gate line 11.
  • the auxiliary wiring 13G is formed substantially parallel to the gate line 11 in the vicinity of each gate line 11 so as to overlap a part of the wiring 12LS.
  • the wiring 12LS and each auxiliary wiring 13G are electrically connected to a part of the auxiliary wiring 13G through a contact hole.
  • the wiring 11LG and each auxiliary wiring 13S are electrically connected to a part of the auxiliary wiring 13S through a contact hole.
  • the auxiliary wirings 13S and 13G in the present embodiment are examples of common electrode auxiliary wirings.
  • a region 100 where the TFT 14 and the pixel electrode (not shown in FIG. 3A) overlap is a connection portion between the TFT 14 and the pixel electrode 17, and is hereinafter referred to as a TFT-PIX contact portion 100.
  • a region 110 where the wiring 12LS and each source line 12 and each terminal (6a, 7) overlap the wiring 12LS and the terminal 6a, and each source line 12 and each terminal 7 are connected via a contact hole. It is a connection part.
  • the SG contact portion 110 is referred to.
  • a region 120 where the auxiliary wiring 13G and the wiring 12LS overlap is a connection portion between the wiring 12LS and the auxiliary wiring 13G.
  • an S-COM contact part 120 A region 130 where the wiring 11LG and the auxiliary wiring 13S overlap is a connection portion between the wiring 11LG and the auxiliary wiring 13S.
  • the region 130 is referred to as a G-COM contact part 130.
  • the source signal input from each terminal 7 is transmitted to the source line 12 via the SG contact portion 110.
  • the potential to the common electrode 16 input from the terminal 6a is transmitted to the auxiliary wiring 13G via the SG contact part 110 and the S-COM contact part 120 in the wiring 12LS.
  • the potential to the common electrode 16 input from the terminal 6b is transmitted to the auxiliary wiring 13S via the G-COM contact part 130.
  • FIG. 4 is an enlarged plan view of one pixel portion of FIG. 3A.
  • the TFT 14 includes a source electrode 12S, a gate electrode 11G, a drain electrode 12D, and a semiconductor portion 15.
  • the pixel electrode 17 is formed in each pixel region and has an opening 17A.
  • the pixel electrode 17 is electrically connected to the drain electrode 12D of the TFT 14.
  • the common electrode 16 (see FIG. 5) is omitted, but the common electrode 16 is formed on the lower side of the pixel electrode 17 and outside the opening 16h of the common electrode 16 indicated by a broken line. Yes. That is, the common electrode 16 is formed in the entire pixel region except for the region of the TFT-PIX contact portion 100 where the drain electrode 12D and the pixel electrode 17 are connected.
  • FIG. 5 is a cross-sectional view taken along the line A-A ′ of FIG.
  • a gate layer 11a is formed on a substrate 20 having transparency and insulating properties such as glass.
  • the gate layer 11a is made of, for example, a metal such as copper (Cu), aluminum (Al), titanium (Ti), molybdenum (Mo), or an alloy thereof.
  • the gate line 11 and the gate electrode 11G are integrally formed.
  • a gate insulating film 21 made of a silicon nitride film (SiNx), a silicon oxide film (SiO2), or the like is formed on the gate layer 11a.
  • a semiconductor portion 15 is formed on the gate insulating film 21.
  • the semiconductor portion 15 is made of amorphous silicon (a-Si), polysilicon (poly-Si), an oxide semiconductor, or the like.
  • a source layer 12 a is formed on the upper portion of the semiconductor portion 15.
  • the source layer 12a is made of, for example, a single layer film of Al or a laminated film having Al as an upper layer and Ti as a lower layer.
  • the source line 12 and the source electrode 12S are integrally formed, and the drain electrode 12D is formed.
  • the source electrode 12 ⁇ / b> S and the drain electrode 12 ⁇ / b> D are formed apart from each other in the upper part of the semiconductor portion 15.
  • a channel region 15a is formed between the source electrode 12S and the drain electrode 12D in the upper part of the semiconductor portion 15.
  • the source line 12 and the source electrode 12S are examples of source wiring
  • the drain electrode 12D is an example of drain wiring.
  • An interlayer insulating film 22 and a planarizing film 23 are stacked on the source electrode 12S, the drain electrode 12D, and the channel region 15a.
  • a contact hole H1 is formed in the interlayer insulating film 22 and the planarizing film 23 above the drain electrode 12D.
  • the interlayer insulating film 22 is composed of an inorganic insulating film.
  • the planarizing film 23 is composed of an organic insulating film.
  • An auxiliary wiring layer 13 is formed on the flattening film 23.
  • a metal film that suppresses electrolytic corrosion between the auxiliary wiring layer 13 and the pixel electrode 17 is used.
  • the metal film for example, a laminated film in which Cu, Ti, Mo or the like is the uppermost layer that is in direct contact with the pixel electrode 17 is used.
  • the reference electrode is a standard hydrogen electrode in an aqueous solution at 25 ° C.
  • the standard electrode potential of ITO used as the pixel electrode 17 is 0.03V.
  • the metal film used for the auxiliary wiring layer 13 is made of a metal whose standard electrode potential is higher than that of the pixel electrode 17 or a metal whose potential difference from the standard electrode potential of the pixel electrode 17 is within a predetermined range. What is necessary is just to be comprised so that it may touch.
  • the potential difference between the standard electrode potential and the pixel electrode 17 may be, for example, within 1.66V.
  • the auxiliary wiring 13S and the drain connection film 13P are formed.
  • the auxiliary wiring 13S is formed at a position overlapping the source line 12 with the interlayer insulating film 22 and the planarizing film 23 interposed therebetween.
  • the drain connection film 13P is formed in the contact hole H1 so as to be in contact with the drain electrode 12D.
  • the auxiliary wiring 13G parallel to the gate line 11 is formed simultaneously with the auxiliary wiring 13G and the drain connection film 13P.
  • the common electrode 16 is formed on the planarizing film 23.
  • the common electrode 16 has an opening 16h so as not to contact the drain connection film 13P in the upper layer of the planarizing film 23, and is formed so as to cover the auxiliary wiring 13S.
  • An interlayer insulating film 24 is formed on the common electrode 16 so as to cover the common electrode 16 and the drain connection film 13P, and a contact hole H2 is formed.
  • a pixel electrode 17 is formed so as to cover a part of the interlayer insulating film 24 in the contact hole H2.
  • the interlayer insulating film 24 is composed of an inorganic insulating film.
  • the common electrode 16 and the pixel electrode 17 are made of a transparent conductive film such as ITO.
  • the drain electrode 12D and the pixel electrode 17 are electrically connected via the drain connection film 13P, and the TFT-PIX contact portion 100 is formed.
  • the auxiliary wiring layer 13 is made of a material that suppresses electrolytic corrosion with the pixel electrode 17.
  • the drain connection film 13P is in direct contact with the pixel electrode 17. Therefore, even when the drain electrode 12 ⁇ / b> D is composed of an aluminum-based metal film, the occurrence of electrolytic corrosion between the drain connection film 13 ⁇ / b> P and the pixel electrode 17 can be prevented.
  • FIG. 6 is a cross-sectional view of the SG contact portion 110 in FIG. 3A cut along B-B ′.
  • the gate layer 11 a is formed on the substrate 20.
  • the terminals 6a and 7 are formed by forming the gate layer 11a.
  • a source layer 12a is formed on the gate layer 11a with a gate insulating film 21 therebetween.
  • a wiring 12LS and a source line 12 are formed by forming the source layer 12a.
  • An interlayer insulating film 22 is formed so as to cover the source layer 12 a, and a planarizing film 23 is formed on the interlayer insulating film 22.
  • a contact hole H3 is formed in the portion of the planarizing film 23 and the interlayer insulating film 22 on the source layer 12a.
  • a contact hole H4 is formed in the planarizing film 23, the interlayer insulating film 22, and the gate insulating film 21 except for the source layer 12.
  • An auxiliary wiring layer 13 is formed on the planarizing film 23 so as to connect the contact holes H3 and H4.
  • the interlayer insulating film 24 is formed so as to cover the auxiliary wiring layer 13.
  • the wiring 12LS (source layer 12a) and the terminal 6a (gate layer 11a) are electrically connected through the auxiliary wiring layer 13 formed in the contact holes H3 and H4.
  • the source line 12 (source layer 12a) and the terminal 7 (gate layer 11a) are electrically connected through the auxiliary wiring layer 13. Therefore, the source signal input from the terminal 7 can be transmitted to the source line 12 through the auxiliary wiring layer 13.
  • FIG. 7 is a cross-sectional view of the G-COM contact portion 130 in FIG. 3A cut along C-C ′.
  • a gate layer 11 a is formed on the substrate 20.
  • the terminal 6b and the wiring 11LG are integrally formed.
  • a gate insulating film 21, an interlayer insulating film 22, and a planarizing film 23 are formed in this order on the gate layer 11a.
  • a contact hole H5 exposing the gate layer 11a is formed in the gate insulating film 21, the interlayer insulating film 22, and the planarizing film 23, a contact hole H5 exposing the gate layer 11a is formed.
  • An auxiliary wiring layer 13 is formed on the planarizing film 23.
  • the auxiliary wiring layer 13 is in contact with the gate layer 11a in the contact hole H5.
  • the interlayer insulating film 24 is formed so as to cover the auxiliary wiring layer 13.
  • the wiring 11LG formed integrally with the terminal 6b is electrically connected to the common electrode 16 through the auxiliary wiring layer 13 formed in the contact hole H5. Therefore, the potential input from the terminal 6b can be supplied to the common electrode 16 via the auxiliary wiring layer 13, and the potential of the common electrode 16 can be stabilized.
  • FIG. 8 is a cross-sectional view of the S-COM contact portion 120 in FIG. 3A cut along D-D ′.
  • the source layer 12 a is formed on the substrate 20 via the gate insulating film 21.
  • the wiring 12LS is formed by forming the source layer 12a.
  • An interlayer insulating film 22 and a planarizing film 23 are formed in this order on the source layer 12a.
  • a contact hole H6 is formed in the interlayer insulating film 22 and the planarizing film 23.
  • An auxiliary wiring layer 13 is formed on the planarizing film 23.
  • the auxiliary wiring layer 13 is in contact with the source layer 12a in the contact hole H6.
  • the interlayer insulating film 24 is formed so as to cover the auxiliary wiring layer 13.
  • the wiring 12LS (source layer 12a) and the common electrode 16 are electrically connected via the auxiliary wiring layer 13 formed in the contact hole H6. Therefore, the potential input from the terminal 6a is transmitted to the wiring 12LS (source layer 12a) via the SG contact portion 110 shown in FIG. 6, and from the wiring 12LS (source layer 12a) via the auxiliary wiring layer 13. It is supplied to the common electrode 16.
  • 9A to 9I are views showing a process of forming the TFT-PIX contact portion 100 shown in FIG. 5, and are cross-sectional views taken along line AA ′ of FIG.
  • eight masks are used in the following steps (1) to (10).
  • the processing of each step of the TFT-PIX contact unit 100 will be described, and the formation of the SG contact unit 110, the S-COM contact unit 120, and the G-COM contact unit 130 will be described together.
  • Gate Layer 11a As shown in FIG. 9A, a conductive film for the gate layer 11a is formed on the substrate 20 by sputtering. Then, in a region where the TFT 14 is formed, a resist mask is formed using photolithography to create a resist pattern. Further, patterning is performed by removing a portion of the conductive film not covered with the resist mask by wet etching or dry etching. This is the first mask process. Thereby, the gate electrode 11G and the gate line 11 are integrally formed. Similarly, in the SG contact part 110 and the G-COM contact part 130, as shown in FIGS. 6 and 7, the terminals 6 and 7 and the wiring 11LG are formed on the substrate 20.
  • the gate layer 11a for example, a film containing a metal such as Cu, Al, Ti, or Mo, an alloy thereof, or a nitride thereof is used.
  • a laminated film in which the upper layer is Cu and the lower layer is Ti is used.
  • the film thickness of the upper layer is, for example, 180 nm or more and 300 nm or less
  • the film thickness of the lower layer is, for example, 15 nm or more and 35 nm or less.
  • the gate insulating film 21 is formed on the substrate 20 on which the gate layer 11a is formed by a plasma CVD method or a sputtering method. Also in the S-G contact part 110, the G-COM contact part 130, and the S-COM contact part 120, the gate insulating film 21 is formed as shown in FIGS.
  • the gate insulating film 21 for example, a silicon nitride film, a silicon oxide film, or a laminated film thereof is used.
  • the film thickness of the gate insulating film 21 is, for example, not less than 200 nm and not more than 400 nm.
  • a semiconductor is formed on the substrate 20 on which the gate insulating film 21 is formed by using a plasma CVD method or a sputtering method. Then, a resist pattern is created using photolithography, and wet etching or dry etching is performed. Thus, patterning is performed in an island shape as shown in FIG. 9C. This is the second mask process.
  • the semiconductor for example, a-Si, poly-Si, or an oxide semiconductor such as IGZO or InGaO 3 (ZnO) 5 is used.
  • the film thickness of the semiconductor unit 15 is, for example, 30 nm or more and 100 nm or less.
  • a conductive film for the source layer 12a is formed on the substrate 20 on which the semiconductor portion 15 is formed by a sputtering method. Then, in a region where the source line 12 and the source electrode 12S and the drain electrode 12D are to be formed, a resist pattern is created using photolithography, and wet etching, dry etching, or etching combining them is performed. This is the third mask process.
  • the source line 12, the source electrode 12S, and the drain electrode 12D are formed so that the source electrode 12S and the drain electrode 12 are separated from each other on the semiconductor 15.
  • the wiring 12LS is formed on the gate insulating film 21 as shown in FIGS.
  • a metal film including a metal such as Al, Mo, Cu, Ti, tantalum (Ta), tungsten (W), an alloy thereof, or a metal nitride thereof is used.
  • a laminated film having an upper layer made of Al and a lower layer made of Ti is used.
  • the film thickness of the source layer 12a is, for example, not less than 180 and not more than 300 nm.
  • the interlayer insulating film 22 is formed on the substrate 20 on which the source layer 12a is formed by using a plasma CVD method or a sputtering method. Form a film. Then, an opening (not shown) of the planarizing film 23 is formed on the substrate 20 on which the interlayer insulating film 22 is formed by patterning the planarizing film 23 using photolithography. This is the fourth mask process.
  • the interlayer insulating film 22 for example, an inorganic insulating film such as a silicon nitride film or a silicon oxide film, or a laminated film thereof is used.
  • planarizing film 23 for example, an organic insulating film such as a positive photosensitive resin film is used.
  • the thickness of the interlayer insulating film 22 is, for example, not less than 200 nm and not more than 300 nm.
  • the thickness of the planarizing film 23 is, for example, 2 ⁇ m or more and 3 ⁇ m or less.
  • the interlayer insulating film 22 is etched by dry etching using the planarizing film 23 as a mask. As a result, as shown in FIG. 9F, a contact hole H1 is formed. Thereby, the surface of the drain electrode 12D is exposed.
  • the contact holes H3, H6 simultaneously with the formation of the contact hole H1, the contact holes H3, H6 exposing the source layer 12a also in the SG contact portion 110 and the G-COM contact portion 130. Is formed.
  • the interlayer insulating film 22 and the gate insulating film 21 are simultaneously etched using the planarizing film 23 as a mask. As a result, contact holes H4 and H5 are formed.
  • a conductive film for the auxiliary wiring layer 13 is formed by sputtering on the substrate 20 on which the planarizing film 23 is formed and the surface of the drain electrode 12D is exposed. Then, in a region where the auxiliary wirings 13S and 13G are to be formed, a resist pattern is created using photolithography, and patterning is performed by performing wet etching, dry etching, or etching combining them. This is the fifth mask process. As a result, as shown in FIG. 9G, the drain connection film 13P is formed in the contact hole H1, and the auxiliary wiring 13S is formed at a position overlapping the source line 12 via the interlayer insulating film 22 and the planarization film 23.
  • the drain connection film 13P and the auxiliary wiring 13S are formed simultaneously.
  • the auxiliary wiring layer 13 is formed in each of the contact holes H3, 4, 5, and 6.
  • the layer in contact with the pixel electrode is a metal having a higher standard electrode potential than ITO used for the pixel electrode 17, or the difference from the standard electrode potential of the pixel electrode 17 is within a predetermined range.
  • the metal may be the outermost surface.
  • it may be a laminated film of two layers made of Cu / Ti or Cu / Mo with Cu, Ti and Mo as the outermost surface, or a three-layered film made of Mo / Al / Mo or Ti / Al / Ti A laminated film may be used.
  • the thickness of the auxiliary wiring layer 13 is, for example, not less than 200 nm and not more than 350 nm.
  • a transparent conductive film is formed on the substrate 20 on which the auxiliary wiring layer 13 is formed using a sputtering method. Then, in a region where the common electrode 16 is to be formed, a resist pattern is formed using photolithography, and patterning is performed by etching using wet etching. This is the sixth mask process. As a result, as shown in FIG. 9H, the opening 16h of the common electrode 16 is formed, and the common electrode 16 is formed outside the opening 16h.
  • the common electrode 16 for example, a transparent conductive film such as ITO (indium tin oxide) or IZO (indium zinc oxide) is used.
  • the film thickness of the common electrode 16 is, for example, 60 nm or more and 120 nm or less. Note that the resistance may be reduced by baking the common electrode 16 after patterning.
  • An interlayer insulating film 24 is formed on the substrate 20 on which the common electrode 16 is formed by using a plasma CVD method or a sputtering method. Then, a resist pattern is formed using photolithography, and patterning is performed by etching using dry etching. This is the seventh mask process. As a result, as shown in FIG. 9I, a contact hole H2 is formed inside the contact hole H1, and an interlayer insulating film 24 is formed on the common electrode 16. Similarly, as shown in FIGS. 6, 7, and 8, the SG contact portion 110, the G-COM contact portion 130, and the S-COM contact portion 120 also have an interlayer above the auxiliary wiring layer 13. An insulating film 24 is formed.
  • the interlayer insulating film 24 for example, an inorganic insulating film such as a silicon nitride film or a silicon oxide film, or a laminated film thereof is used.
  • the film thickness of the interlayer insulating film 24 is, for example, not less than 100 nm and not more than 300 nm.
  • the contact hole H1 is an example of a first contact hole
  • the contact hole H2 is an example of a second contact hole.
  • a transparent conductive film is formed on the substrate 20 on which the interlayer insulating film 24 is formed using a sputtering method. Then, in a region where the pixel electrode 17 is to be formed, a resist pattern is formed using photolithography, and patterning is performed by etching using wet etching. This is the eighth mask process. Thereby, as shown in FIG. 5, the pixel electrode 17 is formed so as to overlap a part of the interlayer insulating film 24 and the drain connection film 13P. The pixel electrode 17 is electrically connected to the drain electrode 12D through the drain connection film 13P. Note that the resistance may be reduced by performing a baking process on the pixel electrode 17 after patterning.
  • the pixel electrode 17 is made of an oxide thin film such as ITO (indium / tin oxide) or IZO (indium / zinc oxide).
  • the film thickness of the pixel electrode 17 is, for example, 60 nm or more and 120 nm or less.
  • a metal film that suppresses electrolytic corrosion with the pixel electrode 17 is used for the drain connection film 13P. Since the pixel electrode 17 and the drain electrode 12D are not in direct contact with each other, it is possible to prevent electrolytic corrosion from occurring between the drain electrode 12D and the drain connection film 13P when the pixel electrode 17 is formed.
  • the drain connection film 13P is formed so as not to generate electrolytic corrosion with the drain electrode 12D when the pixel electrode 17 is formed.
  • another configuration for preventing the electrolytic corrosion of the pixel electrode 17 without forming the drain connection film 13P will be considered.
  • only the auxiliary wiring 13S for stabilizing the potential of the common electrode 16 is formed. 10A to 10H illustrate the manufacturing process having such a configuration.
  • the semiconductor portion 15 is formed on the gate insulating film 21 by the method of the above steps (1) to (3). Then, patterning is performed using photolithography in a state in which the source layer 12 a having aluminum as the upper layer 121 and titanium as the lower layer 122 is formed so as to cover the semiconductor portion 15. Further, only the upper layer 121 of the source layer 12a is etched to expose the lower layer 122. As a result, as shown in FIG. 10B, a contact hole CH1 is formed in the source layer 12a (step (4 ′)).
  • the interlayer insulating film 22 is formed by the method of step (5) of the above embodiment, and the planarizing film 23 is patterned using photolithography, so that the planarizing film 23 is formed as shown in FIG. 10C. Opening 23h is formed.
  • the auxiliary wiring layer 13 is formed in the same manner as in step (6) of the above embodiment, and is patterned and etched using photolithography at a position overlapping the source line 12. Thereby, the auxiliary wiring 13S is formed as shown in FIG. 10D. Then, similarly to step (7) of the above embodiment, patterning is performed using photolithography in the region where the common electrode 16 is to be formed, and etching is performed. Thereby, the common electrode 16 is formed as shown in FIG. 10E.
  • an interlayer insulating film 24 is formed on the common electrode 16 as in the step (8). Then, patterning is performed using photolithography, and the interlayer insulating film 24 and the interlayer insulating film 22 are simultaneously etched. As a result, as shown in FIG. 10G, a contact hole CH2 is formed and the lower layer 122 of the source layer 12a is exposed. Subsequently, patterning is performed using photolithography in the same manner as in step (9). Thereby, as shown in FIG. 10H, the pixel electrode 17 is formed in the upper layer of the interlayer insulating film 24 so as to cover the contact hole CH2.
  • the drain connection film 13P when the drain connection film 13P is not formed, the upper layer 121 of the source layer 12a is removed and the lower layer 122 and the pixel electrode 17 are brought into direct contact with each other. That is, aluminum that causes electrolytic corrosion with the pixel electrode 17 does not come into contact with the pixel electrode 17, but directly contacts titanium with the pixel electrode 17. Thereby, the pixel electrode 17 and the drain electrode 12D (source layer 12a) are electrically connected, and the electrolytic corrosion of the pixel electrode 17 and the drain electrode 12D is prevented.
  • step (4 ′) is required in addition to the steps (1) to (9).
  • step (4 ′) a contact hole CH1 for exposing the lower layer 122 of the source layer 12a is formed. Therefore, in the processes of FIGS. 10A to 10H, a separate mask is required in step (4 ′). As a result, the number of masks is one more than in the embodiment described above.
  • the drain connection film 13P is formed in the TFT-PIX contact portion 100 simultaneously with the formation of the auxiliary wiring 13S. Therefore, the pixel electrode 17 is formed on the drain connection film 13P and connected to the drain electrode 12D through the drain connection film 13P. As a result, it is not necessary to form the contact hole CH1 as in FIG. 10A, and the number of masks can be reduced as compared with the manufacturing process shown in FIGS. 10A to 10H.
  • FIG. 11 is a view showing a cross section of the SG contact portion 110A in the present embodiment.
  • patterning is performed using photolithography, and the gate insulating film 21 is dry-etched. Thereby, an opening is formed in the gate insulating film 21.
  • the source layer 12a is formed in the opening.
  • the interlayer insulating film 22, the planarizing film 23, and the interlayer insulating film 24 are sequentially formed in the processes of steps (5) and (8) of the first embodiment.
  • the auxiliary wiring layer 13 for connecting the gate layer 11a and the source layer 12a is formed simultaneously with the drain connection film 13P. Therefore, it is not necessary to separately use a mask for connecting the gate layer 11a and the source layer 12a.
  • a mask for forming an opening for directly contacting the gate layer 11a and the source layer 12a is required before the source layer 12a is formed.
  • the gate layer 11a and the source layer 12a can be directly connected. As a result, the area of the SG contact portion 110 can be made smaller than in the case of the first embodiment, and the display panel can be narrowed.
  • FIG. 12 is a view showing a cross section of the SG contact portion 110B in the present embodiment.
  • this embodiment after forming the contact holes H3 and H4 in step (5) of the first embodiment described above, in the process of step (6), only the contact hole H3 is assisted. A wiring layer 13 is formed. Subsequently, in the process of step (8), an interlayer insulating film 24 is formed so as to cover the auxiliary wiring layer 13, the contact hole H4, and the planarizing film 23.
  • the pixel electrode layer 17a is formed so as to cover the interlayer insulating film 24 at the same time as the pixel electrode 17 is formed.
  • the pixel electrode layer 17 a is composed of the conductive film of the pixel electrode 17.
  • the source layer 12 a and the pixel electrode layer 17 a are laminated via the auxiliary wiring layer 13. Since the auxiliary wiring layer 13 uses a metal that suppresses electrolytic corrosion with the pixel electrode 17, no electrolytic corrosion occurs when the pixel electrode layer 17 a is formed. Therefore, a low-resistance aluminum-based metal film can be used as the source layer 12a.
  • the gate layer 11a and the source layer 12a are electrically connected via the pixel electrode layer 17a.
  • the gate layer 11a is configured to use a material that suppresses electrolytic corrosion with ITO on the outermost surface that is in direct contact with the pixel electrode layer 17a, like the auxiliary wiring layer 13.
  • the potential of the common electrode 16 input from the terminal 6a is transmitted to the source layer 12a via the pixel electrode layer 17a and supplied to the common electrode 16 via the S-COM contact portion 120.
  • the display panel 1 is a liquid crystal panel
  • a panel using organic EL (Electro-Luminescence) or the like may be used.
  • the auxiliary wiring 13G is formed in the vicinity of the gate line 11 so as to be parallel to the gate line 11 has been described. Also good. That is, the auxiliary wiring 13G may be formed on the gate line 11 as long as the auxiliary wiring 13G does not overlap the TFT-PIX contact portion 100.
  • the auxiliary wirings 13S and 13G may be configured as follows.
  • the auxiliary wiring 13G may be formed at a position near the predetermined gate line 11, and the auxiliary wiring 13S may be formed so as to overlap the predetermined source line 12.
  • the auxiliary wiring 13G is formed at a position in the vicinity of a part of the gate lines 11 so that the potential to the common electrode 16 can be supplied to a plurality of pixel areas among all the pixel areas. It is sufficient if the auxiliary wiring 13S is formed so as to overlap.
  • the present invention can be used industrially as a display panel such as a liquid crystal panel or an organic EL panel used in a display device.

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Abstract

　本発明は、ソース－ドレイン配線として、ＩＴＯとの直接接触が困難な金属配線を用いた場合であっても、ＴＦＴ基板の製造工程を増加させることなく電食の発生を抑制する。半導体装置は、基板２０上に形成されたゲート電極を含むゲート層１１ａと、ゲート層１１ａ上にゲート絶縁膜２１を介して形成された半導体部１５と、半導体部１５の上にソース電極とドレイン電極とを含むソース層１２ａとを有するＴＦＴを備える。半導体装置は、ソース層１２ａの上に積層された層間絶縁膜２２と平坦化膜２３に形成されたコンタクトホールＨ１と、ソース線と重なる位置に、ＩＴＯとの電食を抑制する金属からなる補助配線層１３Ｐと１３Ｓが形成され、補助配線層１３Ｐを介して画素電極１７とドレイン電極１２Ｄとが接続されている。補助配線層１３Ｓ上には共通電極１６が形成され、補助配線層１３Ｓを介して共通電極１６に電位が供給される。

Description

半導体装置、表示パネル、及び半導体装置の製造方法
　本発明は、薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））を用いた半導体装置、表示パネル、及び半導体装置の製造方法に関する。
　従来より、ＴＦＴを用いた液晶表示装置において、画素内に補助容量コンデンサＣｓを設け、補助容量コンデンサＣｓの補助配線を設けているものがある。中でもＦＦＳ(Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ)構造の液晶表示装置においては、共通電極の電位を安定化させるために、画素内に配置された補助容量電極と共通電極とをある間隔にて接続しているものがある。しかしながら、特に高精細な表示パネルの場合においては高い開口率が求められており、画素内に補助容量コンデンサや補助配線を形成することが難しい。そのため、画素内に配置された補助容量電極との接続による共通電極の電位安定化を図ることが難しい。
　特開２０１０－２３１０３５号公報の液晶表示装置には、金属膜で構成された共通電極補助線ＣＲＭが形成されている。共通電極補助線ＣＲＭを用いることによって、共通電極に電圧を印加する際の電気抵抗を低下することができるため共通電極の電位を安定させることができる。このため、画素内に補助容量電極や補助配線を形成する必要がない。また、共通電極補助線はゲート信号線ＧＬやドレイン信号線ＤＬと重畳する位置に形成されているため、画素領域内に補助容量配線等が形成されている場合と比べて開口率が向上する。
　ところで、ＴＦＴにおけるソース－ドレイン配線としてアルミニウム配線又はアルミニウムを主体とする金属配線が用いられることがある。このようなアルミニウム系の金属配線をソース－ドレイン配線として有するＴＦＴ基板に、画素電極あるいは共通電極としてＩＴＯ(Indium Tin Oxide)などの透明導電膜をスパッタ法で成膜すると、ＩＴＯと金属配線との間に電食が発生する。上記特開２０１０－２３１０３５号公報において、ソース信号線及びドレイン信号線にアルミニウム系の金属配線を用いた場合も同様である。
　本発明は、ソース－ドレイン配線として、ＩＴＯとの直接接触が困難な金属配線を用いた場合であっても、ＴＦＴ基板の製造工程を増加させることなく電食の発生を抑制する技術を提供することを目的とする。
　本発明による半導体装置は、基板に形成された複数のゲート配線を覆うゲート絶縁膜を介して前記複数のゲート配線と重なるように形成された半導体層と、前記ゲート配線と交差するように前記ゲート絶縁膜及び前記半導体層の一部の上に形成された複数のソース配線と、前記半導体層上で前記ソース配線と離間し、前記ゲート配線と重なるように前記ゲート絶縁膜及び前記半導体層の一部に形成された複数のドレイン配線と、前記半導体層上における前記ソース配線及び前記ドレイン配線の間にチャネル領域が形成された薄膜トランジスタを備える半導体装置であって、前記ソース配線及び前記ドレイン配線と前記チャネル領域とを覆う第１層間絶縁膜と、前記第１層間絶縁膜を覆う平坦化膜とを貫通する第１コンタクトホールを介して前記ドレイン配線と電気的に接続される金属膜からなるドレイン接続膜と、前記ソース配線の少なくとも一部と重なると共に、前記複数のゲート配線の少なくとも一部の近傍において前記ゲート配線と略平行に形成された前記金属膜からなる共通電極補助配線と、前記共通電極補助配線の少なくとも一部と重なるように形成され、前記共通電極補助配線と電気的に接続される共通電極と、前記第１コンタクトホールの内側であって、前記ドレイン接続膜を覆う第２層間絶縁膜に設けられた第２コンタクトホールにおいて、前記ドレイン接続膜と電気的に接続される画素電極とを備え、前記金属膜は、前記画素電極より標準電極電位が高い金属、又は、前記画素電極の標準電極電位との電位差が予め定めた範囲内となる金属が前記画素電極と接するように構成され、前記共通電極補助配線は、入力される信号に応じた電位を前記共通電極に供給する。
　本発明の半導体装置は、ソース－ドレイン配線として、ＩＴＯとの直接接触が困難な金属配線を用いた場合であっても、ＴＦＴ基板の製造工程を増加させることなく電食の発生を抑制することができる。
図１は、第１実施形態に係る表示パネルの概略構成を示した図である。 図２は、第１実施形態におけるアクティブマトリクス基板の概略構成を示す図である。 図３Ａは、図２のアクティブマトリクス基板の一部を拡大した概略構成図を示している。 図３Ｂは、図３Ａの一画素の部分に対応する等価回路を示している。 図４は、図３Ａの一画素の部分を拡大した平面図である。 図５は、図４のＡ－Ａ’で切断した断面図である。 図６は、図３ＡにおけるＳ－Ｇコンタクト部をＢ－Ｂ’で切断した断面図である。 図７は、図３ＡにおけるＧ－ＣＯＭコンタクト部をＣ－Ｃ’で切断した断面図である。 図８は、図３ＡにおけるＳ－ＣＯＭコンタクト部をＤ－Ｄ’で切断した断面図である。 図９Ａは、第１実施形態におけるＴＦＴ－ＰＩＸコンタクト部の製造工程を例示した図である。 図９Ｂは、第１実施形態におけるＴＦＴ－ＰＩＸコンタクト部の製造工程を例示した図である。 図９Ｃは、第１実施形態におけるＴＦＴ－ＰＩＸコンタクト部の製造工程を例示した図である。 図９Ｄは、第１実施形態におけるＴＦＴ－ＰＩＸコンタクト部の製造工程を例示した図である。 図９Ｅは、第１実施形態におけるＴＦＴ－ＰＩＸコンタクト部の製造工程を例示した図である。 図９Ｆは、第１実施形態におけるＴＦＴ－ＰＩＸコンタクト部の製造工程を例示した図である。 図９Ｇは、第１実施形態におけるＴＦＴ－ＰＩＸコンタクト部の製造工程を例示した図である。 図９Ｈは、第１実施形態におけるＴＦＴ－ＰＩＸコンタクト部の製造工程を例示した図である。 図９Ｉは、第１実施形態におけるＴＦＴ－ＰＩＸコンタクト部の製造工程を例示した図である。 図１０Ａは、ＴＦＴ－ＰＩＸコンタクト部を形成する他の製造工程を例示した図である。 図１０Ｂは、ＴＦＴ－ＰＩＸコンタクト部を形成する他の製造工程を例示した図である。 図１０Ｃは、ＴＦＴ－ＰＩＸコンタクト部を形成する他の製造工程を例示した図である。 図１０Ｄは、ＴＦＴ－ＰＩＸコンタクト部を形成する他の製造工程を例示した図である。 図１０Ｅは、ＴＦＴ－ＰＩＸコンタクト部を形成する他の製造工程を例示した図である。 図１０Ｆは、ＴＦＴ－ＰＩＸコンタクト部を形成する他の製造工程を例示した図である。 図１０Ｇは、ＴＦＴ－ＰＩＸコンタクト部を形成する他の製造工程を例示した図である。 図１０Ｈは、ＴＦＴ－ＰＩＸコンタクト部を形成する他の製造工程を例示した図である。 図１１は、第２実施形態におけるＳ－Ｇコンタクト部の断面を示す図である。 図１２は、第３実施形態におけるＳ－Ｇコンタクト部の断面を示す図である。
　本発明の一実施形態に係る半導体装置は、基板に形成された複数のゲート配線を覆うゲート絶縁膜を介して前記複数のゲート配線と重なるように形成された半導体層と、前記ゲート配線と交差するように前記ゲート絶縁膜及び前記半導体層の一部の上に形成された複数のソース配線と、前記半導体層上で前記ソース配線と離間し、前記ゲート配線と重なるように前記ゲート絶縁膜及び前記半導体層の一部に形成された複数のドレイン配線と、前記半導体層上における前記ソース配線及び前記ドレイン配線の間にチャネル領域が形成された薄膜トランジスタを備える半導体装置であって、前記ソース配線及び前記ドレイン配線と前記チャネル領域とを覆う第１層間絶縁膜と、前記第１層間絶縁膜を覆う平坦化膜とを貫通する第１コンタクトホールを介して前記ドレイン配線と電気的に接続される金属膜からなるドレイン接続膜と、前記ソース配線の少なくとも一部と重なると共に、前記複数のゲート配線の少なくとも一部の近傍において前記ゲート配線と略平行に形成された前記金属膜からなる共通電極補助配線と、前記共通電極補助配線の少なくとも一部と重なるように形成され、前記共通電極補助配線と電気的に接続される共通電極と、前記第１コンタクトホールの内側であって、前記ドレイン接続膜を覆う第２層間絶縁膜に設けられた第２コンタクトホールにおいて、前記ドレイン接続膜と電気的に接続される画素電極とを備え、前記金属膜は、前記画素電極より標準電極電位が高い金属、又は、前記画素電極の標準電極電位との電位差が予め定めた範囲内となる金属が前記画素電極と接するように構成され、前記共通電極補助配線は、入力される信号に応じた電位を前記共通電極に供給する。（第１の構成）。第１の構成によれば、ＩＴＯの電食を抑制する金属膜で構成されたドレイン接続膜を介して画素電極とドレイン配線とを電気的に接続しているので、ドレイン配線として低抵抗なアルミニウム系の金属配線を用いることができる。また、ドレイン接続膜と共通電極補助配線とは同じ金属膜を用いて同層に形成される。そのため、製造工程を増やすことなく、共通電極補助配線を形成する工程でドレイン接続膜を形成することができる。また、共通電極補助配線によって共通電極へ電位を供給することが可能となるため、共通電極の電位を安定化することができる。
　第２の構成は、第１の構成の前記基板において、前記ゲート配線にゲート信号を入力する第１端子と、前記ソース配線にソース信号を入力する第２端子と、前記共通電極に対する電位を入力する第３端子及び第４端子とを備え、前記第１端子、前記第２端子、前記第３端子、前記第４端子は、前記ゲート配線の導電膜を用いて同層に形成されており、前記ソース配線のうちの一のソース配線を前記第３端子と電気的に接続し、他の前記ソース配線と前記第２端子とを電気的に接続する第１コンタクト部と、前記ゲート配線のうちの一のゲート配線は前記第４端子と電気的に接続され、他のゲート配線は前記第１端子と電気的に接続されており、前記一のゲート配線と前記他のソース線と重なる前記共通電極補助配線とを電気的に接続する第２コンタクト部と、前記一のソース配線と、前記ゲート配線と略平行な前記共通電極補助配線とを電気的に接続する第３コンタクト部とが形成されていることとしてもよい。
　第３の構成は、第２の構成の前記第１コンタクト部において、前記一のソース配線と前記第３端子、及び前記他のソース配線と前記第２端子は、前記共通電極補助配線及び前記ドレイン接続膜と同層に形成された前記金属膜を介して電気的に接続され、前記第２コンタクト部において、前記一のゲート配線と、前記他のソース配線と重なる前記共通電極補助配線とは、前記共通電極補助配線及び前記ドレイン接続膜と同層に形成された前記金属膜を介して接続され、前記第３コンタクト部において、前記一のソース配線と、前記ゲート配線と略平行な前記共通電極補助配線とは、前記共通電極補助配線及び前記ドレイン接続膜と同層に形成された前記金属膜を介して接続されていることとしてもよい。第３の構成によれば、製造工程を増やすことなく、共通電極補助配線とドレイン接続膜を形成する工程で、共通電極補助線とゲート配線及びソース配線とを接続させることができる。
　第４の構成は、第２の構成の前記第１コンタクト部において、前記一のソース配線と前記第３端子、及び前記他のソース配線と前記第２端子は、前記第３端子及び第２端子上に形成された前記ゲート絶縁膜のコンタクトホールにおいて接触するように形成され、前記第２コンタクト部において、前記一のゲート配線と、前記他のソース配線と重なる前記共通電極補助配線とは、前記共通電極補助配線及び前記ドレイン接続膜と同層に形成された前記金属膜を介して接続され、前記第３コンタクト部において、前記一のソース配線と、前記ゲート配線と略平行な前記共通電極補助配線とは、前記共通電極補助配線及び前記ドレイン接続膜と同層に形成された前記金属膜を介して接続されていることとしてもよい。第４の構成によれば、第１のコンタクト部において、ゲート配線とソース配線とを直接接触させることができるため、第３の構成と比べてコンタクト部の領域を小さくすることができる。
　第５の構成は、第１から４の構成において、前記半導体層は、酸化物半導体で構成され、前記共通電極と前記画素電極は、透明導電膜で構成され、前記ソース配線及び前記ドレイン配線は、アルミニウム又はアルミニウムを含む金属化合物で構成されていることとしてもよい。
　第６の構成は、第５の構成において、前記酸化物半導体は、インジウム、ガリウム、亜鉛、及び酸素からなることとしてもよい。
　本発明の一実施形態に係る表示パネルは、第１から第６の構成のいずれかの半導体装置を備えるアクティブマトリクス基板と、カラーフィルタを備える対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、を備える（第７の構成）。
　本発明の一実施形態に係る半導体装置の製造方法は、薄膜トランジスタを備えた半導体装置の製造方法であって、（Ａ）基板上に薄膜トランジスタを形成する工程であって、ゲート線及びゲート電極を含むゲート層と、前記ゲート層を覆うゲート絶縁膜と、前記ゲート絶縁膜の一部を覆う半導体層とを形成し、前記半導体層の上部にソース層を形成してソース電極を含むソース配線とドレイン電極を含むドレイン配線とを形成する工程と、（Ｂ）前記ソース層を覆う第１層間絶縁膜と、前記第１層間絶縁膜を覆う平坦化膜を形成する工程と、（Ｃ）前記平坦化膜をマスクとし、前記第１層間絶縁膜をエッチングして前記ドレイン電極を露出させる第１コンタクトホールを形成する工程と、（Ｄ）前記平坦化膜の上に金属膜を成膜して、前記第１コンタクトホールにおいて前記ドレイン配線と接するようにドレイン接続膜を形成すると共に、前記ソース線の一部と重なる位置に共通電極補助配線を形成する工程と、（Ｅ）前記共通電極補助配線を覆い、前記ドレイン接続膜の形成領域より外側の位置に共通電極を形成する工程と、（Ｆ）前記共通電極と前記ドレイン接続膜の上に第２層間絶縁膜を成膜し、前記第２層間絶縁膜をエッチングすることにより前記第１コンタクトホールの内側に前記ドレイン接続膜を露出させる第２コンタクトホールを形成する工程と、（Ｇ）前記第２コンタクトホールにおいて前記ドレイン接続膜と接するように、前記第２層間絶縁膜上に画素電極を形成する工程と、を含み、前記ドレイン接続膜及び前記共通電極補助配線は、前記画素電極より標準電極電位が高い金属、又は、前記画素電極の標準電極電位との電位差が予め定めた範囲となる金属が前記画素電極と接するように構成されている（第８の構成）。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
　＜第１実施形態＞
　図１は、本実施形態に係る半導体装置を有する液晶表示装置の表示パネルの概略構成を示した図である。表示パネル１は、アクティブマトリクス基板２と対向基板３と、これら基板に挟持された液晶層（図示略）とを有する。図１に示す対向基板３には、カラーフィルタ基板（図示略）が形成されている。表示パネル１は、アクティブマトリクス基板２の背面側に設けられたバックライト（図示略）から光が照射される。図１に示すように、アクティブマトリクス基板２には、ゲートドライバ４とソースドライバ５とが設けられている。表示パネル１は、外部入力信号に応じてソースドライバ４及びゲートドライバ５から出力されるデータ信号及び走査信号に基づいて液晶層内の液晶を駆動し、表示領域に画像を表示する。
　ゲートドライバ４とソースドライバ５は、ゲートドライバ４とソースドライバ５の各半導体チップがポリイミドなどのフィルムに搭載されたＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）等で構成されている。各ゲートドライバ４と各ソースドライバ５は、アクティブマトリクス基板２と電気的に接続されると共に、各プリント基板４Ｐ、５Ｐと電気的に接続されている。各ゲートドライバ４と各ソースドライバ５は、各々に接続されているプリント基板６を介して制御回路（図示略）からタイミング信号や画像信号などの外部入力信号が入力される。 
　図２は、アクティブマトリクス基板２の概略構成を示す図である。また、図３Ａは、アクティブマトリクス基板２の一部を拡大した概略構成図を示している。図２に示すように、アクティブマトリクス基板２の基板２０には、各ゲートドライバ４と接続されたゲート線群１１と各ソースドライバ５と接続されたソース線群１２が形成されている。ゲート線１１は、基板２０の一方向に向かって平行に形成されている。ソース線１２はゲート線１１と交差して平行に形成されている。各ゲート線１１と各ソース線１２とで囲まれる領域が１つの画素を形成し、全画素からなる画素領域が表示パネル１の表示領域を構成している。
　図３Ａに示すように、アクティブマトリクス基板２の表示領域の外側には、端子群７及び端子群８が形成されている。端子群７は、ソースドライバ５から入力されるソース信号をソース線１２に入力する。端子群８は、ゲートドライバ４から入力されるゲート信号をゲート線１１に入力する。また、アクティブマトリクス基板２の表示領域には、後述する共通電極１６（図５参照）と画素電極１７（図５参照）が形成されている。表示パネル１は、ＩＰＳ（In Plane Switching）やＦＦＳ（fringe field switching）と呼ばれる横電界方式で液晶を駆動させる。更に、アクティブマトリクス基板２には、端子６（６ａ，６ｂ）と配線１２ＬＳ及び配線１１ＬＧが形成されている。端子６は、共通電極１６への電位を入力する。配線１２ＬＳは端子６ａと接続され、配線１１ＬＧは端子６ｂと接続される。
　各端子６、７、８と、配線１１ＬＧは、ゲート線１１と同じ導電膜を用いてゲート線１１と同層に形成されている。配線１２ＬＳは、ソース線１２と同じ導電膜を用いてソース線１２と同層に形成されている。端子６ａと配線１２ＬＳはコンタクトホールを介して接続されている。各端子７と各ソース線１２はコンタクトホールを介して接続されている。端子６ｂと配線１１ＬＧ、各端子８と各ゲート線１１とは一体的に形成されており、各々電気的に接続されている。なお、本実施形態において、ゲート線１１及び配線１１ＬＧはゲート配線の一例であり、ソース線１２及び配線１２ＬＳはソース配線の一例である。
　図３Ｂは、図３Ａの一画素の部分に対応する等価回路を示している。図３Ｂに示すように、各ソース線１２と各ゲート線１１が交差する近傍において、ＴＦＴ１４（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）が形成され、画素電極１７と共通電極１６によって容量Ｃｌが形成されている。各画素領域において、ＴＦＴ１４と画素電極１７とはコンタクトホールを介して電気的に接続されている。
　また、図３Ａにおいて、アクティブマトリクス基板２には、補助配線１３Ｓ、１３Ｇが形成されている。補助配線１３Ｓ、１３Ｇは、各端子６から入力された電位を共通電極１６へ供給する。補助配線１３Ｓは、ソース線１２と重なると共に、ゲート線１１と交差するように形成されている。補助配線１３Ｇは、配線１２ＬＳの一部と重なるように各ゲート線１１の近傍においてゲート線１１と略平行に形成されている。配線１２ＬＳと各補助配線１３Ｇは、補助配線１３Ｇの一部とコンタクトホールを介して電気的に接続されている。配線１１ＬＧと各補助配線１３Ｓは、補助配線１３Ｓの一部とコンタクトホールを介して電気的に接続されている。なお、本実施形態における補助配線１３Ｓ、１３Ｇは共通電極補助配線の一例である。
　図３Ａにおいて、ＴＦＴ１４と画素電極（図３Ａにおいて省略）とが重なる領域１００は、ＴＦＴ１４と画素電極１７との接続部分であり、以下、ＴＦＴ－ＰＩＸコンタクト部１００と称する。図３Ａにおいて、配線１２ＬＳ及び各ソース線１２と各端子（６ａ、７）とが重なる領域１１０は、配線１２ＬＳと端子６ａ、各ソース線１２と各端子７とがコンタクトホールを介して接続される接続部分である。以下、Ｓ－Ｇコンタクト部１１０と称する。また、補助配線１３Ｇと配線１２ＬＳとが重なる領域１２０は、配線１２ＬＳと補助配線１３Ｇとの接続部分である。以下、Ｓ－ＣＯＭコンタクト部１２０と称する。また、配線１１ＬＧと補助配線１３Ｓとが重なる領域１３０は、配線１１ＬＧと補助配線１３Ｓとの接続部分である。以下、領域１３０をＧ－ＣＯＭコンタクト部１３０と称する。
　本実施形態では、各端子７から入力されるソース信号は、Ｓ－Ｇコンタクト部１１０を介してソース線１２に伝達される。また、端子６ａから入力される共通電極１６への電位は、配線１２ＬＳにおけるＳ－Ｇコンタクト部１１０とＳ－ＣＯＭコンタクト部１２０を介して補助配線１３Ｇに伝達される。端子６ｂから入力される共通電極１６への電位は、Ｇ－ＣＯＭコンタクト部１３０を介して補助配線１３Ｓに伝達される。
　ここで、図４及び図５を用い、ＴＦＴ－ＰＩＸコンタクト部１００を含む一画素の部分の詳細について説明する。図４は、図３Ａの一画素の部分を拡大した平面図である。図４に示すように、ＴＦＴ１４は、ソース電極１２Ｓ、ゲート電極１１Ｇと、ドレイン電極１２Ｄと、半導体部１５とを有する。画素電極１７は、各画素領域に形成され、開口部１７Ａを有する。画素電極１７は、ＴＦＴ１４のドレイン電極１２Ｄと電気的に接続されている。この図において、共通電極１６（図５参照）は省略しているが、共通電極１６は、画素電極１７の下側において、破線で示す共通電極１６の開口部１６ｈより外側の部分に形成されている。つまり、共通電極１６は、ドレイン電極１２Ｄと画素電極１７とが接続されるＴＦＴ－ＰＩＸコンタクト部１００の領域を除く画素領域全体に形成されている。
　図５は、図４のＡ－Ａ’で切断した断面図である。図５に示すように、ガラス等の透明性及び絶縁性を有する基板２０上には、ゲート層１１ａが形成されている。ゲート層１１ａは、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の金属又はその合金等からなる。ゲート層１１ａの形成によって、ゲート線１１とゲート電極１１Ｇとが一体的に形成される。
　ゲート層１１ａの上部には、シリコン窒化膜(ＳｉＮｘ)やシリコン酸化膜（ＳｉＯ２）等からなるゲート絶縁膜２１が形成されている。そのゲート絶縁膜２１の上部には半導体部１５が形成されている。半導体部１５は、アモルファスシリコン（ａ－Ｓｉ）、ポリシリコン（ｐｏｌｙ－Ｓｉ）、又は酸化物半導体等で構成されている。
　半導体部１５の上部には、ソース層１２ａが形成されている。ソース層１２ａは、例えば、Ａｌの単層膜やＡｌを上層とし、Ｔｉを下層とする積層膜からなる。ソース層１２ａの形成によって、ソース線１２とソース電極１２Ｓとが一体的に形成されると共に、ドレイン電極１２Ｄが形成される。ソース電極１２Ｓとドレイン電極１２Ｄは、半導体部１５の上部において離間して形成されている。半導体部１５の上部におけるソース電極１２Ｓとドレイン電極１２Ｄの間にはチャネル領域１５ａが形成されている。なお、本実施形態において、ソース線１２とソース電極１２Ｓはソース配線の一例であり、ドレイン電極１２Ｄはドレイン配線の一例である。
　ソース電極１２Ｓとドレイン電極１２Ｄとチャネル領域１５ａの上層には、層間絶縁膜２２と、平坦化膜２３が積層されている。ドレイン電極１２Ｄの上部における層間絶縁膜２２と平坦化膜２３の部分にはコンタクトホールＨ１が形成されている。層間絶縁膜２２は、無機絶縁膜で構成される。平坦化膜２３は、有機絶縁膜で構成される。
　平坦化膜２３の上部には、補助配線層１３が形成されている。補助配線層１３は、例えば、画素電極１７との間で電食を抑制する金属膜が用いられる。その金属膜としては、例えば、Ｃｕ、Ｔｉ、Ｍｏ等を画素電極１７と直接接触する最上層にした積層膜が用いられる。なお、２５℃の水溶液中において、基準電極を標準水素電極とした場合、Ｃｕ、Ｔｉ、Ｍｏ、及びＡｌの標準電極電位は、Ｃｕ＝０．３４Ｖ，Ｔｉ＝－１．６３Ｖ，Ｍｏ＝－０．０２Ｖ，Ａｌ＝－１．６８Ｖである。また、画素電極１７として用いられるＩＴＯの標準電極電位は０．０３Ｖである。つまり、補助配線層１３に用いられる金属膜は、画素電極１７よりも標準電極電位が高い金属、又は、画素電極１７の標準電極電位との電位差が予め定めた範囲内となる金属が画素電極１７と接するように構成されていればよい。なお、画素電極１７との標準電極電位の電位差としては、例えば１．６６Ｖ以内としてもよい。
　補助配線層１３の形成によって、補助配線１３Ｓとドレイン接続膜１３Ｐが形成される。補助配線１３Ｓは、層間絶縁膜２２と平坦化膜２３を介してソース線１２と重なる位置に形成される。また、ドレイン接続膜１３Ｐは、ドレイン電極１２Ｄと接触するようにコンタクトホールＨ１に形成される。なお、図５には示されていないが、補助配線１３Ｇとドレイン接続膜１３Ｐと同時に、ゲート線１１に平行な補助配線１３Ｇが形成される。
　そして、平坦化膜２３の上層には共通電極１６が形成されている。共通電極１６は、平坦化膜２３の上層においてドレイン接続膜１３Ｐと接触しないように開口部１６ｈを有し、補助配線１３Ｓを覆うように形成されている。共通電極１６の上層には、共通電極１６とドレイン接続膜１３Ｐを覆うように層間絶縁膜２４が形成され、コンタクトホールＨ２が形成されている。コンタクトホールＨ２において、層間絶縁膜２４の一部を覆うように画素電極１７が形成されている。層間絶縁膜２４は、無機絶縁膜で構成される。共通電極１６と画素電極１７は、ＩＴＯ等の透明導電膜で構成される。
　図５に示すように、ドレイン電極１２Ｄと画素電極１７は、ドレイン接続膜１３Ｐを介して電気的に接続され、ＴＦＴ－ＰＩＸコンタクト部１００が形成される。補助配線層１３には、画素電極１７との間で電食を抑制する材料が用いられている。ＴＦＴ－ＰＩＸコンタクト部１００において、ドレイン接続膜１３Ｐは画素電極１７と直接接触する構成となっている。そのため、アルミニウム系の金属膜によってドレイン電極１２Ｄが構成されている場合でも、ドレイン接続膜１３Ｐと画素電極１７の間の電食の発生を防止することができる。
　次に、Ｓ－Ｇコンタクト部１１０、Ｇ－ＣＯＭコンタクト部１３０、及びＳ－ＣＯＭコンタクト部１２０の詳細について説明する。
　図６は、図３ＡにおけるＳ－Ｇコンタクト部１１０をＢ－Ｂ’で切断した断面図である。図６に示すように、基板２０上には、ゲート層１１ａが形成されている。ゲート層１１ａの形成によって各端子６ａ、７が形成される。ゲート層１１ａの上層にはゲート絶縁膜２１を介してソース層１２ａが形成されている。ソース層１２ａの形成によって配線１２ＬＳとソース線１２が形成される。ソース層１２ａを覆うように層間絶縁膜２２が形成されており、層間絶縁膜２２の上層には平坦化膜２３が形成されている。
　ソース層１２ａの上部における平坦化膜２３と層間絶縁膜２２の部分にはコンタクトホールＨ３が形成されている。また、ソース層１２の部分を除く平坦化膜２３と層間絶縁膜２２とゲート絶縁膜２１の部分にはコンタクトホールＨ４が形成されている。平坦化膜２３の上層には、コンタクトホールＨ３、Ｈ４をつなぐように補助配線層１３が形成されている。層間絶縁膜２４は、補助配線層１３を覆うように形成されている。
　このように、本実施形態では、配線１２ＬＳ（ソース層１２ａ）と端子６ａ（ゲート層１１ａ）は、コンタクトホールＨ３及びＨ４に形成された補助配線層１３を介して電気的に接続される。また、ソース線１２（ソース層１２ａ）と端子７（ゲート層１１ａ）とは補助配線層１３を介して電気的に接続される。そのため、端子７から入力されるソース信号は補助配線層１３を介してソース線１２へ伝達することができる。
　図７は、図３ＡにおけるＧ－ＣＯＭコンタクト部１３０をＣ－Ｃ’で切断した断面図である。図７に示すように、基板２０上には、ゲート層１１ａが形成されている。ゲート層１１ａの形成によって、端子６ｂと配線１１ＬＧとが一体的に形成される。そして、ゲート層１１ａの上層には、ゲート絶縁膜２１、層間絶縁膜２２、平坦化膜２３が順に形成されている。ゲート絶縁膜２１、層間絶縁膜２２、及び平坦化膜２３には、ゲート層１１ａを露出させるコンタクトホールＨ５が形成されている。そして、平坦化膜２３の上層には補助配線層１３が形成されている。補助配線層１３は、コンタクトホールＨ５においてゲート層１１ａと接触する。層間絶縁膜２４は、補助配線層１３を覆うように形成されている。
　このように、端子６ｂと一体的に形成された配線１１ＬＧは、コンタクトホールＨ５に形成された補助配線層１３を介して共通電極１６と電気的に接続される。そのため、端子６ｂから入力される電位を、補助配線層１３を介して共通電極１６に供給することができ、共通電極１６の電位を安定化することができる。
　図８は、図３ＡにおけるＳ－ＣＯＭコンタクト部１２０をＤ－Ｄ’で切断した断面図である。図８に示すように、基板２０上には、ゲート絶縁膜２１を介して、ソース層１２ａが形成されている。ソース層１２ａの形成によって、配線１２ＬＳが形成される。ソース層１２ａの上層には、層間絶縁膜２２と平坦化膜２３とが順に形成されている。また、層間絶縁膜２２と平坦化膜２３には、コンタクトホールＨ６が形成されている。そして、平坦化膜２３の上層には補助配線層１３が形成されている。補助配線層１３は、コンタクトホールＨ６においてソース層１２ａと接触する。層間絶縁膜２４は、補助配線層１３を覆うように形成されている。
　このように、配線１２ＬＳ（ソース層１２ａ）と共通電極１６とは、コンタクトホールＨ６に形成された補助配線層１３を介して電気的に接続される。そのため、端子６ａから入力される電位は、図６に示すＳ－Ｇコンタクト部１１０を介して配線１２ＬＳ（ソース層１２ａ）に伝達され、補助配線層１３を介して配線１２ＬＳ（ソース層１２ａ）から共通電極１６に供給される。
　（製造方法）
　次に、本実施形態に係る半導体装置の製造方法の一例について説明する。図９Ａ～図９Ｉは、図５に示したＴＦＴ－ＰＩＸコンタクト部１００を形成する工程を示す図であり、図４のＡ－Ａ’で切断した断面図である。本実施形態では、以下に示すステップ（１）～（１０）において８枚のマスクを使用する。以下、ＴＦＴ－ＰＩＸコンタクト部１００の各ステップの処理を説明するとともに、あわせてＳ－Ｇコンタクト部１１０、Ｓ－ＣＯＭコンタクト部１２０、Ｇ－ＣＯＭコンタクト部１３０の形成について説明する。
　（１）ゲート層１１ａの形成
　図９Ａに示すように、基板２０上に、ゲート層１１ａ用の導電膜を、スパッタリング法を用いて成膜する。そして、ＴＦＴ１４が形成される領域において、フォトリソグラフィを用いてレジストマスクを形成してレジストパターンを作成する。更に、レジストマスクで覆われていない部分の導電膜をウェットエッチング又はドライエッチングによって除去することによりパターニングを行う。これが第１のマスク工程である。これにより、ゲート電極１１Ｇとゲート線１１とが一体的に形成される。また、Ｓ－Ｇコンタクト部１１０とＧ－ＣＯＭコンタクト部１３０では、これと同様に、図６、７に示すように、基板２０上に端子６、７と配線１１ＬＧとが形成される。
　ゲート層１１ａとしては、例えば、Ｃｕ、Ａｌ、Ｔｉ、Ｍｏ等の金属又はその合金やその窒化物を含む膜が用いられる。本実施形態では、例えば、上層をＣｕ、下層をＴｉとする積層膜を用いる。上層の膜厚は、例えば１８０ｎｍ以上、３００ｎｍ以下であり、下層の膜厚は、例えば１５ｎｍ以上、３５ｎｍ以下である。
　（２）ゲート絶縁膜２１の形成
　次に、図９Ｂに示すように、ゲート層１１ａが形成された基板２０上に、ゲート絶縁膜２１をプラズマＣＶＤ法又はスパッタリング法により成膜する。Ｓ－Ｇコンタクト部１１０、Ｇ－ＣＯＭコンタクト部１３０、及びＳ－ＣＯＭコンタクト部１２０においても、図６、７、８に示すように、ゲート絶縁膜２１が形成される。ゲート絶縁膜２１には、例えば、シリコン窒化膜やシリコン酸化膜、又はこれらの積層膜が用いられる。ゲート絶縁膜２１の膜厚は、例えば２００ｎｍ以上、４００ｎｍ以下である。
　（３）半導体部１５の形成
　ゲート絶縁膜２１が形成された基板２０上に、半導体をプラズマＣＶＤ法あるいはスパッタリング法を用いて成膜する。そして、フォトリソグラフィを用いてレジストパターンを作成し、ウェットエッチング又はドライエッチングを行う。これにより、図９Ｃに示すように島状にパターニングを行う。これが第２マスク工程である。半導体は、例えば、ａ－Ｓｉ、ｐｏｌｙ－Ｓｉ、又は、ＩＧＺＯやＩｎＧａＯ３（ＺｎＯ）５等の酸化物半導体が用いられる。半導体部１５の膜厚は、例えば３０ｎｍ以上、１００ｎｍ以下である。
　（４）ソース層１２ａの形成
　次に、半導体部１５が形成された基板２０上に、ソース層１２ａ用の導電膜をスパッタリング法を用いて成膜する。そして、ソース線１２及びソース電極１２Ｓとドレイン電極１２Ｄが形成される領域において、フォトリソグラフィを用いてレジストパターンを作成し、ウェットエッチング若しくはドライエッチング、又はそれらを組み合わせたエッチングを行う。これが第３マスク工程である。
　これにより、図９Ｄに示すように、半導体１５の上部においてソース電極１２Ｓとドレイン電極１２が離間するように、ソース線１２及びソース電極１２Ｓとドレイン電極１２Ｄが形成される。また、Ｓ－Ｇコンタクト部１１０とＳ－ＣＯＭコンタクト部１２０においても、これと同様にして、図６、図８に示すようにゲート絶縁膜２１上に配線１２ＬＳが形成される。
　ソース層１２ａには、例えば、Ａｌ、Ｍｏ、Ｃｕ、Ｔｉ、タンタル（Ｔａ）、タングステン（Ｗ）等の金属やその合金、又はその金属窒化物を含む金属膜が用いられる。本実施形態では、上層をＡｌ、下層をＴｉとする積層膜を用いる。ソース層１２ａの膜厚は、例えば１８０以上、３００ｎｍ以下である。
　（５）層間絶縁膜２２、平坦化膜２３の形成
　続いて、図９Ｅに示すように、ソース層１２ａが形成された基板２０上に、層間絶縁膜２２をプラズマＣＶＤ法又はスパッタリング法を用いて成膜する。そして、層間絶縁膜２２が形成された基板２０上に、平坦化膜２３を、フォトリソグラフィを用いてパターニングすることによって、平坦化膜２３の開口部（図示略）を形成する。これが第４のマスク工程である。層間絶縁膜２２は、例えば、シリコン窒化膜やシリコン酸化膜などの無機絶縁膜、又はこれらの積層膜が用いられる。平坦化膜２３は、例えば、ポジ型の感光性樹脂膜などの有機絶縁膜が用いられる。層間絶縁膜２２の厚みは、例えば、２００ｎｍ以上、３００ｎｍ以下である。平坦化膜２３の厚みは、例えば２μｍ以上、３μｍ以下である。
　そして、平坦化膜２３をマスクとしてドライエッチングすることにより層間絶縁膜２２をエッチングする。これにより、図９Ｆに示すように、コンタクトホールＨ１を形成する。これにより、ドレイン電極１２Ｄの表面が露出する。同様にして、図６、７、８に示すように、コンタクトホールＨ１の形成と同時に、Ｓ－Ｇコンタクト部１１０とＧ－ＣＯＭコンタクト部１３０においても、ソース層１２ａを露出させるコンタクトホールＨ３、Ｈ６が形成される。更に、Ｓ－Ｇコンタクト部１１０とＧ－ＣＯＭコンタクト部１３０において、平坦化膜２３に開口部を形成した後、平坦化膜２３をマスクとして層間絶縁膜２２とゲート絶縁膜２１とを同時にエッチングすることにより、コンタクトホールＨ４、Ｈ５が形成される。
　（６）補助配線層１３の形成
　平坦化膜２３が形成され、ドレイン電極１２Ｄの表面が露出した基板２０上に、補助配線層１３用の導電膜をスパッタリング法により成膜する。そして、補助配線１３Ｓ、１３Ｇが形成される領域において、フォトリソグラフィを用いてレジストパターンを作成し、ウェットエッチング若しくはドライエッチング、又はそれらを組み合わせたエッチングを行ってパターニングする。これが第５マスク工程である。これにより、図９Ｇに示すように、コンタクトホールＨ１にドレイン接続膜１３Ｐが形成され、層間絶縁膜２２及び平坦化膜２３を介してソース線１２と重なる位置に補助配線１３Ｓが形成される。同様にして、図６、７、８に示すように、Ｓ－Ｇコンタクト部１１０とＧ－ＣＯＭコンタクト部１３０とＳ－ＣＯＭコンタクト部１２０においても、ドレイン接続膜１３Ｐ、補助配線１３Ｓの形成と同時に、各コンタクトホールＨ３、４、５、６に補助配線層１３が形成される。
　補助配線層１３のうち画素電極と接する層としては、画素電極１７に用いられるＩＴＯよりも標準電極電位が高い金属、又は、画素電極１７の標準電極電位との差が予め定めた範囲内となる金属を最表面にすればよい。例えば、Ｃｕ、Ｔｉ、Ｍｏを最表面にして、Ｃｕ／Ｔｉ又はＣｕ／Ｍｏからなる２層の積層膜でもよいし、Ｍｏ／Ａｌ／Ｍｏ、又は、Ｔｉ／Ａｌ／Ｔｉとからなる３層の積層膜でもよい。補助配線層１３の膜厚は、例えば２００ｎｍ以上、３５０ｎｍ以下である。
　（７）共通電極１６の形成
　補助配線層１３が形成された基板２０上に、透明導電膜を、スパッタリング法を用いて成膜する。そして、共通電極１６を形成する領域において、フォトリソグラフィを用いてレジストパターンを形成し、ウェットエッチングを用いてエッチングすることでパターニングを行う。これが第６マスク工程である。これにより、図９Ｈに示すように、共通電極１６の開口部１６ｈが形成され、開口部１６ｈより外側に共通電極１６が形成される。
　共通電極１６には、例えば、ＩＴＯ（インジウム・錫酸化物）やＩＺＯ（インジウム・亜鉛酸化物）などの透明導電膜が用いられる。共通電極１６の膜厚は、例えば６０ｎｍ以上、１２０ｎｍ以下である。なお、パターニング後、共通電極１６にベーク処理を行うことで抵抗を低減するようにしてもよい。
　（８）層間絶縁膜２４の形成
　共通電極１６が形成された基板２０上に、プラズマＣＶＤ法又はスパッタリング法を用いて層間絶縁膜２４を成膜する。そして、フォトリソグラフィを用いてレジストパターンを形成し、ドライエッチングを用いてエッチングすることでパターニングを行う。これが第７マスク工程である。これにより、図９Ｉに示すように、コンタクトホールＨ１の内側にコンタクトホールＨ２が形成され、共通電極１６の上に層間絶縁膜２４が形成される。また、これと同様にして、図６、７、８に示すように、Ｓ－Ｇコンタクト部１１０とＧ－ＣＯＭコンタクト部１３０とＳ－ＣＯＭコンタクト部１２０においても、補助配線層１３の上層に層間絶縁膜２４が形成される。層間絶縁膜２４としては、例えば、シリコン窒化膜やシリコン酸化膜などの無機絶縁膜、又はこれらの積層膜が用いられる。層間絶縁膜２４の膜厚は、例えば１００ｎｍ以上、３００ｎｍ以下である。なお、本実施形態において、コンタクトホールＨ１は第１コンタクトホールの一例であり、コンタクトホールＨ２は、第２コンタクトホールの一例である。
　（９）画素電極１７の形成
　層間絶縁膜２４が形成された基板２０上に、透明導電膜を、スパッタリング法を用いて成膜する。そして、画素電極１７を形成する領域において、フォトリソグラフィを用いてレジストパターンを形成し、ウェットエッチングを用いてエッチングすることでパターニングを行う。これが第８マスク工程である。これにより、図５に示すように、層間絶縁膜２４の一部とドレイン接続膜１３Ｐとに重なるように画素電極１７が形成される。また、画素電極１７は、ドレイン接続膜１３Ｐを介してドレイン電極１２Ｄと電気的に接続される。なお、パターニング後、画素電極１７にベーク処理を行うことで抵抗を低減するようにしてもよい。
　画素電極１７には、ＩＴＯ（インジウム・錫酸化物）やＩＺＯ（インジウム・亜鉛酸化物）などの酸化物薄膜が用いられる。画素電極１７の膜厚は、例えば６０ｎｍ以上、１２０ｎｍ以下である。ドレイン接続膜１３Ｐには画素電極１７との間で電食を抑制する金属膜が用いられている。画素電極１７とドレイン電極１２Ｄとが直接接触しないため、画素電極１７の形成時にドレイン電極１２Ｄやドレイン接続膜１３Ｐとの間で電食が発生することが防止される。
　上述したように、本実施形態では、第１マスク工程から第８マスク工程によって８枚のマスクを用いている。本実施形態は、画素電極１７の形成時にドレイン電極１２Ｄとの間で電食を発生させないようにドレイン接続膜１３Ｐを形成する例である。ここで、ドレイン接続膜１３Ｐを形成せずに、画素電極１７の電食を防止する他の構成について検討する。以下の例では、共通電極１６の電位を安定化させるための補助配線１３Ｓだけを形成する。図１０Ａ～１０Ｈは、このような構成の製造工程を例示したものである。
　図１０Ａに示すように、上記ステップ（１）～（３）の方法によってゲート絶縁膜２１上に半導体部１５を形成する。そして、半導体部１５を覆うように、アルミニウムを上層１２１とし、チタンを下層１２２とするソース層１２ａが成膜された状態において、フォトリソグラフィを用いてパターニングする。更に、ソース層１２ａの上層１２１だけをエッチングし、下層１２２を露出させる。これにより、図１０Ｂに示すように、ソース層１２ａにコンタクトホールＣＨ１が形成される（ステップ（４'））。続いて、上記ステップ（４）と同様、ソース線１２及びソース電極１２Ｓとドレイン電極１２Ｄが形成される領域において、フォトリソグラフィを用いてパターニングしてエッチングする。これにより、図１０Ｂに示すように、半導体１５の上部においてソース電極１２Ｓとドレイン電極１２Ｄとが形成される。
　そして、上記実施形態のステップ（５）の方法によって、層間絶縁膜２２を成膜し、平坦化膜２３を、フォトリソグラフィを用いてパターニングすることで、図１０Ｃに示すように平坦化膜２３の開口部２３ｈを形成する。
　その後、上記実施形態のステップ（６）と同様にして補助配線層１３を成膜し、ソース線１２と重なる位置において、フォトリソグラフィを用いてパターニングしてエッチングする。これにより、図１０Ｄに示すように補助配線１３Ｓを形成する。そして、上記実施形態のステップ（７）と同様に、共通電極１６を形成する領域においてフォトリソグラフィを用いてパターニングしてエッチングする。これにより、図１０Ｅに示すように共通電極１６を形成する。
　共通電極１６の形成後、図１０Ｆに示すように、上記ステップ（８）と同様に層間絶縁膜２４を共通電極１６の上層に成膜する。そして、フォトリソグラフィを用いてパターニングし、層間絶縁膜２４と層間絶縁膜２２を同時にエッチングする。これにより、図１０Ｇに示すように、コンタクトホールＣＨ２が形成されてソース層１２ａの下層１２２が露出する。続いて、上記ステップ（９）と同様にして、フォトリソグラフィを用いてパターニングを行う。これにより、図１０Ｈに示すように、コンタクトホールＣＨ２を覆うように層間絶縁膜２４の上層に画素電極１７を形成する。
　図１０Ｈに示すように、ドレイン接続膜１３Ｐを形成しない場合には、ソース層１２ａの上層１２１を除去して下層１２２と画素電極１７とを直接接触させる。つまり、画素電極１７との間で電食が生じるアルミニウムは画素電極１７と接触せず、チタンと画素電極１７とを直接接触させる。これにより、画素電極１７とドレイン電極１２Ｄ（ソース層１２ａ）とが電気的に接続され、画素電極１７とドレイン電極１２Ｄの電食が防止される。
　しかしながら、図１０Ａ～１０Ｈに示した製造工程では、ステップ（１）～（９）の工程に加えて、ステップ（４’）の工程が必要となる。ステップ（４’）ではソース層１２ａの下層１２２を露出させるためのコンタクトホールＣＨ１を形成する。そのため、図１０Ａ～１０Ｈの工程では、ステップ（４’）において別途マスクが必要となる。その結果、上述した実施形態よりもマスク数が１枚多くなる。本実施形態では、補助配線１３Ｓを形成するのと同時に、ＴＦＴ－ＰＩＸコンタクト部１００においてドレイン接続膜１３Ｐを形成する。そのため、画素電極１７はドレイン接続膜１３Ｐ上に成膜され、ドレイン接続膜１３Ｐを介してドレイン電極１２Ｄと接続される。その結果、図１０ＡのようにコンタクトホールＣＨ１を形成する必要がなく、図１０Ａ～１０Ｈに示した製造工程よりもマスク数を少なくすることが可能となる。
　＜第２実施形態＞
　上述した第１実施形態では、図６に示すＳ－Ｇコンタクト部１１０において、ゲート層１１ａとソース層１２ａとを補助配線層１３によって接続する例について説明したが、以下のように構成してもよい。
　図１１は、本実施形態におけるＳ－Ｇコンタクト部１１０Ａの断面を示す図である。図１１に示すように、本実施形態では、ゲート層１１ａの上部にゲート絶縁膜２１を形成した後、フォトリソグラフィを用いてパターニングし、ゲート絶縁膜２１をドライエッチングする。これにより、ゲート絶縁膜２１において開口部を形成する。そして、第１実施形態のステップ（４）の処理において、その開口部にソース層１２ａを形成する。ソース層１２ａの形成後、第１実施形態のステップ（５）（８）の処理において、層間絶縁膜２２と平坦化膜２３と層間絶縁膜２４とが順に成膜される。
　図６に示した第１実施形態の場合には、ゲート層１１ａとソース層１２ａとを接続するための補助配線層１３は、ドレイン接続膜１３Ｐと同時に形成される。そのため、ゲート層１１ａとソース層１２ａとを接続させるためのマスクを別途用いる必要がない。これに対し、本実施形態の図１１に示す構成では、ソース層１２ａを形成する前に、ゲート層１１ａとソース層１２ａとを直接接触させるための開口部を形成するためのマスクが必要となる。しかしながら、図１１の場合、ゲート層１１ａとソース層１２ａとを直接接続させることができる。その結果、第１実施形態の場合よりＳ－Ｇコンタクト部１１０の面積を小さくすることができ、表示パネルの狭額縁化を図ることが可能となる。
　＜第３実施形態＞
　上述した第１実施形態では、図６に示すＳ－Ｇコンタクト部１１０において、ゲート層１１ａとソース層１２ａとを補助配線層１３によって接続する例について説明したが、以下のように構成してもよい。
　図１２は、本実施形態におけるＳ－Ｇコンタクト部１１０Ｂの断面を示す図である。図１２に示すように、本実施形態では、上述した第１実施形態のステップ（５）においてコンタクトホールＨ３、Ｈ４を形成した後、ステップ（６）の処理において、コンタクトホールＨ３の方にだけ補助配線層１３を形成する。続いて、ステップ（８）の処理において、補助配線層１３とコンタクトホールＨ４と平坦化膜２３を覆うように層間絶縁膜２４を形成する。
　層間絶縁膜２４の形成後、フォトリソグラフィを用いてパターニングし、コンタクトホールＨ３とＨ４において層間絶縁膜２４のみをドライエッチングする。これにより、ゲート層１１ａと補助配線層１３とが露出する。そして、ステップ（９）の処理において、画素電極１７を形成するのと同時に、画素電極層１７ａを、層間絶縁膜２４を覆うように形成する。画素電極層１７ａは、画素電極１７の導電膜で構成される。
　これにより、ソース層１２ａと画素電極層１７ａとは補助配線層１３を介して積層される。補助配線層１３は、画素電極１７との間で電食が抑制される金属が用いられているため、画素電極層１７ａの成膜時において電食が発生しない。そのため、ソース層１２ａとして低抵抗なアルミニウム系の金属膜を用いることができる。また、ゲート層１１ａとソース層１２ａは、画素電極層１７ａを介して電気的に接続される。本実施形態では、ゲート層１１ａは、画素電極層１７ａと直接接触する最表面において、補助配線層１３と同様、ＩＴＯとの間で電食が抑制される材料を用いるように構成する。端子６ａから入力された共通電極１６の電位は、画素電極層１７ａを介してソース層１２ａへ伝達され、Ｓ－ＣＯＭコンタクト部１２０を介して共通電極１６へと供給される。
　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。以下、本発明の変形例について説明する。
　（１）上述した第１から第３実施形態では、表示パネル１が液晶パネルの例を説明したが、有機ＥＬ（Electro-Luminescence）等を用いたパネルであってもよい。
　（２）上述した第１から第３実施形態では、補助配線１３Ｇは、ゲート線１１の近傍にゲート線１１と平行となるように形成される例を説明したが、以下のように構成してもよい。つまり、補助配線１３Ｇは、ＴＦＴ－ＰＩＸコンタクト部１００と重ならない位置であればゲート線１１の上に補助配線１３Ｇが形成されていてもよい。
　（３）上述した第１から第３実施形態では、補助配線１３Ｓ、１３Ｇは全画素に対して形成されている例を説明したが、以下のように構成してもよい。例えば、予め定められたゲート線１１の近傍の位置に補助配線１３Ｇを形成し、予め定められたソース線１２と重なるように補助配線１３Ｓを形成してもよい。要は、全画素領域のうち複数の画素領域において共通電極１６への電位が供給できるように、一部のゲート線１１の近傍の位置に補助配線１３Ｇを形成し、一部のソース線１２と重なるように補助配線１３Ｓが形成されていればよい。
産業上の利用の可能性
　本発明は、表示装置に用いられる液晶パネルや有機ＥＬパネル等の表示パネルとして産業上の利用が可能である。

Claims (8)

  1. 　基板に形成された複数のゲート配線を覆うゲート絶縁膜を介して前記複数のゲート配線と重なるように形成された半導体層と、前記ゲート配線と交差するように前記ゲート絶縁膜及び前記半導体層の一部の上に形成された複数のソース配線と、前記半導体層上で前記ソース配線と離間し、前記ゲート配線と重なるように前記ゲート絶縁膜及び前記半導体層の一部に形成された複数のドレイン配線と、前記半導体層上における前記ソース配線及び前記ドレイン配線の間にチャネル領域が形成された薄膜トランジスタを備える半導体装置であって、
    　前記ソース配線及び前記ドレイン配線と前記チャネル領域とを覆う第１層間絶縁膜と、前記第１層間絶縁膜を覆う平坦化膜とを貫通する第１コンタクトホールを介して前記ドレイン配線と電気的に接続される金属膜からなるドレイン接続膜と、
    　前記ソース配線の少なくとも一部と重なると共に、前記複数のゲート配線の少なくとも一部の近傍において前記ゲート配線と略平行に形成された前記金属膜からなる共通電極補助配線と、
    　前記共通電極補助配線の少なくとも一部と重なるように形成され、前記共通電極補助配線と電気的に接続される共通電極と、
    　前記第１コンタクトホールの内側であって、前記ドレイン接続膜を覆う第２層間絶縁膜に設けられた第２コンタクトホールにおいて、前記ドレイン接続膜と電気的に接続される画素電極とを備え、
    　前記金属膜は、前記画素電極より標準電極電位が高い金属、又は、前記画素電極の標準電極電位との電位差が予め定めた範囲内となる金属が前記画素電極と接するように構成され、
    　前記共通電極補助配線は、入力される信号に応じた電位を前記共通電極に供給する、半導体装置。
  2. 　前記基板において、前記ゲート配線にゲート信号を入力する第１端子と、前記ソース配線にソース信号を入力する第２端子と、前記共通電極に対する電位を入力する第３端子及び第４端子とを備え、
    　前記第１端子、前記第２端子、前記第３端子、前記第４端子は、前記ゲート配線の導電膜を用いて同層に形成されており、
    　前記ソース配線のうちの一のソース配線を前記第３端子と電気的に接続し、他の前記ソース配線と前記第２端子とを電気的に接続する第１コンタクト部と、
    　前記ゲート配線のうちの一のゲート配線は前記第４端子と電気的に接続され、他のゲート配線は前記第１端子と電気的に接続されており、前記一のゲート配線と前記他のソース線と重なる前記共通電極補助配線とを電気的に接続する第２コンタクト部と、
    　前記一のソース配線と、前記ゲート配線と略平行な前記共通電極補助配線とを電気的に接続する第３コンタクト部と
    　が形成されている、請求項１に記載の半導体装置。
  3. 　前記第１コンタクト部において、前記一のソース配線と前記第３端子、及び前記他のソース配線と前記第２端子は、前記共通電極補助配線及び前記ドレイン接続膜と同層に形成された前記金属膜を介して電気的に接続され、
    　前記第２コンタクト部において、前記一のゲート配線と、前記他のソース配線と重なる前記共通電極補助配線とは、前記共通電極補助配線及び前記ドレイン接続膜と同層に形成された前記金属膜を介して接続され、
    　前記第３コンタクト部において、前記一のソース配線と、前記ゲート配線と略平行な前記共通電極補助配線とは、前記共通電極補助配線及び前記ドレイン接続膜と同層に形成された前記金属膜を介して接続されている、請求項２に記載の半導体装置。
  4. 　前記第１コンタクト部において、前記一のソース配線と前記第３端子、及び前記他のソース配線と前記第２端子は、前記第３端子及び第２端子上に形成された前記ゲート絶縁膜のコンタクトホールにおいて接触するように形成され、
    　前記第２コンタクト部において、前記一のゲート配線と、前記他のソース配線と重なる前記共通電極補助配線とは、前記共通電極補助配線及び前記ドレイン接続膜と同層に形成された前記金属膜を介して接続され、
    　前記第３コンタクト部において、前記一のソース配線と、前記ゲート配線と略平行な前記共通電極補助配線とは、前記共通電極補助配線及び前記ドレイン接続膜と同層に形成された前記金属膜を介して接続されている、請求項２に記載の半導体装置。
  5. 　前記半導体層は、酸化物半導体で構成され、
    　前記共通電極と前記画素電極は、透明導電膜で構成され、
    　前記ソース配線及び前記ドレイン配線は、アルミニウム又はアルミニウムを含む金属化合物で構成されている、請求項１から４のいずれか一項に記載の半導体装置。
  6. 　前記酸化物半導体は、インジウム、ガリウム、亜鉛、及び酸素からなる、請求項５に記載の半導体装置。
  7. 　請求項１から６のいずれか一項に記載の半導体装置を備えるアクティブマトリクス基板と、
    　カラーフィルタを備える対向基板と、
    　前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、
    　を備える表示パネル。
  8. 　薄膜トランジスタを備えた半導体装置の製造方法であって、
    　（Ａ）基板上に薄膜トランジスタを形成する工程であって、ゲート線及びゲート電極を含むゲート層と、前記ゲート層を覆うゲート絶縁膜と、前記ゲート絶縁膜の一部を覆う半導体層とを形成し、前記半導体層の上部にソース層を形成してソース電極を含むソース配線とドレイン電極を含むドレイン配線とを形成する工程と、
    　（Ｂ）前記ソース層を覆う第１層間絶縁膜と、前記第１層間絶縁膜を覆う平坦化膜を形成する工程と、
    　（Ｃ）前記平坦化膜をマスクとし、前記第１層間絶縁膜をエッチングして前記ドレイン電極を露出させる第１コンタクトホールを形成する工程と、
    　（Ｄ）前記平坦化膜の上に金属膜を成膜して、前記第１コンタクトホールにおいて前記ドレイン配線と接するようにドレイン接続膜を形成すると共に、前記ソース線の一部と重なる位置に共通電極補助配線を形成する工程と、
    　（Ｅ）前記共通電極補助配線を覆い、前記ドレイン接続膜の形成領域より外側の位置に共通電極を形成する工程と、
    　（Ｆ）前記共通電極と前記ドレイン接続膜の上に第２層間絶縁膜を成膜し、前記第２層間絶縁膜をエッチングすることにより前記第１コンタクトホールの内側に前記ドレイン接続膜を露出させる第２コンタクトホールを形成する工程と、
    　（Ｇ）前記第２コンタクトホールにおいて前記ドレイン接続膜と接するように、前記第２層間絶縁膜上に画素電極を形成する工程と、を含み、
    　前記ドレイン接続膜及び前記共通電極補助配線は、前記画素電極より標準電極電位が高い金属、又は、前記画素電極の標準電極電位との電位差が予め定めた範囲となる金属が前記画素電極と接するように構成されている、半導体装置の製造方法。
     
     
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