WO2014024589A1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
WO2014024589A1
WO2014024589A1 PCT/JP2013/067255 JP2013067255W WO2014024589A1 WO 2014024589 A1 WO2014024589 A1 WO 2014024589A1 JP 2013067255 W JP2013067255 W JP 2013067255W WO 2014024589 A1 WO2014024589 A1 WO 2014024589A1
Authority
WO
WIPO (PCT)
Prior art keywords
laser pulse
laser
pulse
region
semiconductor substrate
Prior art date
Application number
PCT/JP2013/067255
Other languages
English (en)
French (fr)
Inventor
若林　直木
Original Assignee
住友重機械工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友重機械工業株式会社 filed Critical 住友重機械工業株式会社
Priority to EP13827989.8A priority Critical patent/EP2884522B1/en
Priority to CN201380024316.8A priority patent/CN104508796B/zh
Priority to KR1020147031393A priority patent/KR20140143836A/ko
Publication of WO2014024589A1 publication Critical patent/WO2014024589A1/ja
Priority to US14/613,775 priority patent/US9653299B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device in which impurities implanted in a semiconductor substrate are activated by laser beam irradiation.
  • Patent Document 1 discloses a method for manufacturing a semiconductor device in which an impurity is introduced into a semiconductor substrate by ion implantation and then activated by irradiation with a laser beam to form an electrode layer and a field stop layer. .
  • the substrate is thinned.
  • ion implantation is performed on the back surface, and a pulse laser beam is irradiated using two laser oscillators.
  • the time difference between the laser pulses emitted from the two laser oscillators is set to 600 ns or less.
  • phosphorus ions are ion-implanted from the back surface side of the n ⁇ -type silicon substrate into the field stop layer formation scheduled region.
  • the dose is set to 1 ⁇ 10 14 cm ⁇ 2 or less so that the peak concentration of the field stop layer is 5 ⁇ 10 18 cm ⁇ 3 or less.
  • the dose is set to 5 ⁇ 10 16 cm ⁇ 2 or less so that the peak concentration of the p + -type collector layer and the n + -type cathode layer is 1 ⁇ 10 21 cm ⁇ 3 or less, for example, boron ions and phosphorus ions Are implanted into the p + -type collector layer formation planned region and the n + -type cathode layer formation planned region, respectively.
  • n + -type cathode layer into which ions are implanted at a high concentration becomes amorphous due to destruction of crystallinity of the silicon substrate.
  • laser irradiation causes defect recovery by solid phase diffusion and activation of impurities implanted into a deep portion exceeding a depth of 1 ⁇ m from the laser irradiation surface (substrate back surface). Done. A sufficient temperature rise and heating time cannot be ensured, and the activation of impurities may be insufficient. If the pulse energy density of the irradiated laser beam is increased in order to sufficiently activate the deep portion, the melting depth becomes deep. When melting to a deep part, the impurity concentration distribution in the depth direction changes, and the designed characteristics may not be obtained. In addition, problems such as severe roughness of the substrate surface occur.
  • An object of the present invention is to provide a method of manufacturing a semiconductor device that can suppress an increase in temperature of an opposite surface when laser irradiation is performed on one surface to activate impurities.
  • a semiconductor element is formed on the first surface, and an impurity is added to the surface layer portion on the second surface side.
  • the second surface is emitted from the semiconductor laser oscillator and has a first pulse width. Injecting a first laser pulse; A second laser pulse having a second pulse width of 1/10 or less of the first pulse width is incident on the incident region of the first laser pulse, The fall of the first laser pulse so that the temperature of the first surface, which rises due to the incidence of the first laser pulse and the second laser pulse, does not exceed a predetermined allowable upper limit value.
  • a method for manufacturing a semiconductor device is provided in which a relative positional relationship on the time axis between a time and a rising time of the first laser pulse is set.
  • FIG. 1 is a schematic view of a laser annealing apparatus used in a semiconductor device manufacturing method according to an embodiment.
  • FIG. 2A is a cross-sectional view of an IGBT manufactured by the method according to the embodiment
  • FIG. 2B is a cross-sectional view in the middle stage of manufacturing the IGBT.
  • FIG. 3A is a graph illustrating an example of time waveforms of first and second laser pulses irradiated by the method according to the embodiment
  • FIG. 3B is a plan view of an incident region of the laser pulse.
  • FIG. 4 is a graph showing an example of impurity concentration distribution in the depth direction of the semiconductor substrate.
  • FIG. 5 is a graph showing a simulation result of the relationship between the arrival temperature of the silicon wafer and the pulse width when the first laser pulse is applied to the silicon wafer.
  • FIG. 6 is a graph showing the impurity concentration distribution in the depth direction and the carrier concentration distribution after annealing.
  • FIG. 7A is a cross-sectional TEM image of the surface layer portion of the silicon wafer into which phosphorus is ion-implanted
  • FIG. 7B is a cross-sectional TEM image of the surface layer portion of the silicon wafer after irradiation with the second laser pulse
  • FIG. FIG. 3 is a cross-sectional TEM image of a surface layer portion of a silicon wafer after irradiation with a first laser pulse.
  • FIG. 8A is a graph showing an example of a time waveform of a laser pulse when laser annealing is performed by the method according to the embodiment
  • FIG. 8B is a graph when the first and second laser pulses of FIG. 8A are irradiated to the silicon wafer
  • FIG. 8C is a graph showing the simulation result of the temporal change in the melting depth of the silicon wafer.
  • FIG. 9 shows the elapsed time (delay time) from the falling time of the first laser pulse to the rising time of the second laser pulse and the fluence of the second laser pulse necessary for melting the silicon wafer. It is a graph which shows a relationship.
  • FIG. 10 is a graph showing a simulation result of the reached temperature on the back surface when the first laser pulse and the second laser pulse are irradiated to a silicon wafer having a thickness of 100 ⁇ m.
  • FIG. 1 is a schematic diagram of a laser annealing apparatus used in a method for manufacturing a semiconductor device according to an embodiment.
  • a semiconductor laser oscillator (first laser oscillator) 21 emits a quasi-continuous oscillation (QCW) laser beam having a wavelength of 808 nm, for example.
  • QCW quasi-continuous oscillation
  • a semiconductor laser oscillator that emits a pulse laser beam having a wavelength of 950 nm or less may be used.
  • a solid-state laser oscillator (second laser oscillator) 31 emits a pulsed laser beam in the green wavelength region.
  • an Nd: YAG laser, an Nd: YLF laser, an Nd: YVO 4 laser, or the like that emits a second harmonic is used.
  • the pulse laser beam emitted from the semiconductor laser oscillator 21 and the pulse laser beam emitted from the solid-state laser oscillator 31 are incident on the semiconductor substrate 50 to be annealed via the propagation optical system 27.
  • the pulse laser beam emitted from the semiconductor laser oscillator 21 and the pulse laser beam emitted from the solid-state laser oscillator 31 are incident on the same region on the surface of the semiconductor substrate 50.
  • the pulse laser beam emitted from the semiconductor laser oscillator 21 is incident on the semiconductor substrate 50 via the attenuator 22, the beam expander 23, the homogenizer 24, the dichroic mirror 25, and the condenser lens 26.
  • the pulse laser beam emitted from the solid-state laser oscillator 31 is incident on the semiconductor substrate 50 via the attenuator 32, the beam expander 33, the homogenizer 34, the bending mirror 35, the dichroic mirror 25, and the condenser lens 26.
  • the beam expanders 23 and 33 collimate the incident pulse laser beam and expand the beam diameter.
  • the homogenizers 24 and 34 and the condenser lens 26 shape the beam cross section on the surface of the semiconductor substrate 50 into a long shape, and uniformize the light intensity distribution in the beam cross section.
  • the pulse laser beam emitted from the semiconductor laser oscillator 21 and the pulse laser beam emitted from the solid-state laser oscillator 31 are incident on substantially the same long region on the surface of the semiconductor substrate 50.
  • the semiconductor substrate 50 is held on the stage 41.
  • An XYZ orthogonal coordinate system is defined in which a plane parallel to the surface of the semiconductor substrate 50 is defined as an XY plane, and a normal direction of the surface of the semiconductor substrate 50 is defined as a Z direction.
  • the control device 20 controls the semiconductor laser oscillator 21, the solid state laser oscillator 31, and the stage 41.
  • the stage 41 receives the control from the control device 20 and moves the semiconductor substrate 50 in the X direction and the Y direction.
  • FIG. 2A shows a cross-sectional view of an insulated gate bipolar transistor (IGBT) as an example of a semiconductor device manufactured by the method according to the embodiment.
  • the IGBT has an emitter and a gate formed on one surface (hereinafter referred to as “first surface”) 50T of a semiconductor substrate 50 made of n-type silicon, and the other surface (hereinafter referred to as “second surface”). It is manufactured by forming a collector on 50B.
  • the semiconductor substrate 50 a silicon single crystal substrate is usually used.
  • the structure of the surface on which the emitter and the gate are formed is manufactured in the same process as a general MOSFET manufacturing process. For example, as shown in FIG.
  • a p-type base region 51, an n-type emitter region 52, a gate electrode 53, a gate insulating film 54, and an emitter electrode 55 are formed on the surface layer portion of the first surface 50T of the semiconductor substrate 50. Be placed. Current on / off control can be performed by the voltage between the gate and the emitter.
  • a p-type collector layer 57 and a low-concentration n-type buffer layer 56 are formed on the surface layer portion of the second surface 50B of the semiconductor substrate 50.
  • the buffer layer 56 is disposed in a region deeper than the collector layer 57.
  • the collector layer 57 and the buffer layer 56 are formed by implanting boron and phosphorus, for example, as impurities, and performing activation annealing.
  • the laser annealing apparatus shown in FIG. 1 is applied to this activation annealing.
  • a collector electrode 58 is formed on the surface of the collector layer 57 after the activation annealing.
  • the depth from the second surface 50B to the interface between the collector layer 57 and the buffer layer 56 is, for example, about 0.3 ⁇ m.
  • the depth from the second surface to the deepest position of the buffer layer 56 is, for example, in the range of 1 ⁇ m to 5 ⁇ m.
  • FIG. 2B shows a cross-sectional view of the semiconductor substrate 50 at the stage of laser annealing.
  • Boron ions are implanted into the surface layer portion 57a of the second surface 50B of the semiconductor substrate 50.
  • Phosphorus ions are implanted into a region 56a deeper than the surface layer portion 57a. Boron in the surface layer portion 57a and phosphorus in the deep region 56a are not activated.
  • the boron concentration in the surface layer portion 57a is higher than the phosphorus concentration in the deep region 56a.
  • the surface layer portion 57a is referred to as a “high concentration layer”
  • the deep region 56a is referred to as a “low concentration layer”.
  • the high concentration layer 57a is in an amorphous state. A region deeper than the interface between the high concentration layer 57a and the low concentration layer 56a remains in a single crystal state.
  • the element structure shown in FIG. 2A is formed on the first surface 50T of the semiconductor substrate 50.
  • FIG. 3A shows an outline of a laser pulse waveform incident on the semiconductor substrate 50 (FIG. 2B).
  • the pulse waveform is represented by a rectangle, but the actual pulse waveform includes portions such as a rising edge, an attenuation, and a falling edge of the pulse.
  • the emission timing of the pulse waveform shown in FIG. 3A is determined by the control device 20 (FIG. 1) controlling the semiconductor laser oscillator 21 and the solid state laser oscillator 31.
  • the incidence of the first laser pulse LP1 emitted from the semiconductor laser oscillator 21 on the semiconductor substrate 50 starts.
  • the second laser pulse LP2 emitted from the solid state laser oscillator 31 is incident on the semiconductor substrate 50 at time t2 after time t1.
  • the regions where the first laser pulse LP1 and the second laser pulse LP2 are incident substantially overlap.
  • the peak power of the second laser pulse LP2 is higher than the peak power of the first laser pulse LP1, and the pulse width PW2 of the second laser pulse LP2 is shorter than the pulse width PW1 of the first laser pulse LP1.
  • the incidence of the second laser pulse LP2 ends.
  • the incidence of the first laser pulse LP1 ends.
  • the second laser pulse LP2 may be incident after the time t4.
  • the pulse width PW1 of the first laser pulse LP1 is, for example, 10 ⁇ s or more.
  • the pulse width PW2 of the second laser pulse LP2 is, for example, 1 ⁇ s or less.
  • the pulse width PW1 is in the range of 10 ⁇ s to 30 ⁇ s, and the pulse width PW2 is in the range of 100 ns to 200 ns.
  • the pulse width PW2 of the second laser pulse LP2 is preferably set to 1/10 or less of the pulse width PW1 of the first laser pulse LP1.
  • FIG. 3B shows a plan view of a laser pulse incident region on the second surface 50B of the semiconductor substrate 50 (FIG. 2B).
  • the first laser pulse LP1 (FIG. 3A) and the second laser pulse LP2 (FIG. 3A) are incident on the same beam incident region 40 that is long in the X direction on the second surface 50B (FIG. 2B) of the semiconductor substrate 50.
  • the preferable length L and width Wt of the beam incident region 40 are 2 mm to 4 mm and 200 ⁇ m to 400 ⁇ m, respectively.
  • the first laser pulse LP1 and the second laser pulse LP2 (FIG. 3A) are incident on the semiconductor substrate 50 at a constant repetition frequency while moving the semiconductor substrate 50 (FIG. 2B) in the Y direction.
  • the distance that the semiconductor substrate 50 moves during one cycle of the repetition frequency of the first laser pulse LP1 and the second laser pulse LP2 is represented by Wo.
  • the beam incident regions 40 of two first laser pulses LP1 adjacent on the time axis partially overlap each other.
  • the overlap ratio Wo / Wt of both is, for example, 50%.
  • the temperature of the surface layer portion of the second surface 50B (FIG. 2B) of the semiconductor substrate 50 starts to rise.
  • the temperature of the second surface 50B of the semiconductor substrate 50 has not reached the melting point (1300K to 1430K) of amorphous silicon.
  • the second laser pulse LP2 is incident at time t2
  • the temperature of the surface layer portion of the second surface 50B of the semiconductor substrate 50 reaches the melting point of amorphous silicon, and the surface layer portion is melted.
  • the melted portion reaches the bottom surface of the high concentration layer 57a (FIG. 2B).
  • the temperature of the surface layer portion of the semiconductor substrate 50 is lowered and solidified.
  • the crystal is epitaxially grown from the single crystal low concentration layer 56a (FIG. 2B), so that the high concentration layer 57a becomes a single crystal.
  • the impurities implanted into the high concentration layer 57a are activated.
  • the incidence of the first laser pulse LP1 continues after time t3, the second surface 50B of the semiconductor substrate 50 is heated to the deep low-concentration layer 56a, and the temperature rises. Thereby, the impurity implanted in the low concentration layer 56a (FIG. 2B) is activated.
  • the incidence of the first laser pulse LP1 ends at time t4, the temperature of the second surface 50B of the semiconductor substrate 50 does not reach the melting point of single crystal silicon. For this reason, the surface layer portion of the second surface 50B of the recrystallized semiconductor substrate 50 is not remelted.
  • the impurities in the low concentration layer 56a are activated by the irradiation with the first laser pulse LP1. Thereafter, the high concentration layer 57a (FIG. 2B) is melted by irradiation with the second laser pulse LP2. When the high concentration layer 57a is recrystallized, the impurities in the high concentration layer 57a are activated.
  • FIG. 4 shows an example of the impurity concentration distribution in the depth direction of the semiconductor substrate 50.
  • the horizontal axis of FIG. 4 represents the depth from the second surface 50B (FIG. 2B) of the semiconductor substrate 50 in the unit of “ ⁇ m”.
  • the vertical axis of FIG. 4 represents the concentration of the added impurity in the unit of “cm ⁇ 3 ” on a logarithmic scale.
  • the concentration of boron (B) shows a maximum value at a depth of 0.3 ⁇ m from the second surface 50B.
  • the concentration of phosphorus (P) shows a maximum value at a depth of 1.8 ⁇ m from the second surface 50B.
  • the tail of the phosphorus (P) concentration distribution extends from the second surface 50B to a depth of 3 ⁇ m.
  • the depth at which the boron impurity concentration and the phosphorus impurity concentration are equal corresponds to the interface between the high concentration layer 57a and the low concentration layer 56a (FIG. 2B).
  • Impurities (phosphorus) added at a relatively low concentration in a relatively deep region for example, a region having a depth exceeding 1 ⁇ m
  • the first laser pulse LP1 (FIG. 3A) having a relatively long pulse width. It becomes.
  • An impurity (boron) added at a relatively high concentration in a relatively shallow region, for example, a region having a depth of 1 ⁇ m or less is activated by the second laser pulse LP2 (FIG. 3A) having a relatively short pulse width. It becomes.
  • the second laser pulse LP2 melts the semiconductor substrate 50 to a position deeper than the region that is made amorphous by ion implantation at a high concentration.
  • the semiconductor substrate 50 in the incident region 40 (FIG. 3B) is melted.
  • the molten region solidifies, liquid phase epitaxial growth occurs from the single crystal region.
  • impurities boron
  • 2A, 2B, and 4 show an example in which boron is implanted into the relatively shallow high-concentration layer 57a and phosphorus is implanted into the relatively deep low-concentration layer 56a, but other impurities are implanted. Even in the case, the same activation is performed. Further, impurities of the same conductivity type may be implanted into the high concentration layer 57a and the low concentration layer 56a. As an example, phosphorus may be implanted into both the high concentration layer 57a and the low concentration layer 56a. In this case, a high concentration n-type layer is formed in the shallow region, and a low concentration n-type layer is formed in the deep region.
  • FIG. 5 shows a simulation result of the relationship between the arrival temperature of the silicon wafer and the pulse width when the first laser pulse LP1 is applied to the silicon wafer.
  • the horizontal axis represents the pulse width PW1 of the first laser pulse LP1 in the unit “ ⁇ s”, and the vertical axis represents the reached temperature in the unit “K”.
  • the wavelength of the first laser pulse LP1 was 915 nm.
  • the irradiation condition of the first laser pulse LP1 was such that the surface temperature of the silicon wafer reached the melting point of silicon (about 1690K).
  • Solid lines a and b in FIG. 5 indicate the reached temperatures at positions where the depth from the surface of the silicon wafer is 3 ⁇ m and 100 ⁇ m, respectively.
  • the pulse width is preferably set to 5 ⁇ s or more. If the pulse width is too long, the temperature of a deep region having a depth of about 100 ⁇ m, that is, the first surface 50T (FIG. 2B) on which the element structure is formed becomes high.
  • FIG. 6 shows the impurity concentration distribution in the depth direction and the carrier concentration distribution after annealing.
  • the horizontal axis represents the depth from the surface of the silicon wafer in the unit “ ⁇ m”, and the vertical axis represents the concentration in the unit “cm ⁇ 3 ”.
  • a solid line a represents the phosphorus concentration when phosphorus is ion-implanted under the conditions of an acceleration energy of 2 MeV and a dose of 3 ⁇ 10 13 cm ⁇ 2 .
  • This impurity concentration distribution corresponds to the impurity concentration distribution of the low concentration layer 56a (FIG. 2B).
  • a solid line b indicates the carrier concentration after irradiation with the first laser pulse LP1.
  • Laser irradiation was performed under the conditions of a pulse width of 20 ⁇ s and a power density of 360 kW / cm 2 on the irradiated surface. From the results shown in FIG. 6, it was confirmed that about 70% or more of the implanted impurities were activated.
  • FIG. 7A shows a cross-sectional TEM image of a surface layer portion of a silicon wafer into which phosphorus is ion-implanted.
  • Phosphorus ion implantation was performed under the conditions of an acceleration energy of 100 keV and a dose of 2 ⁇ 10 15 cm ⁇ 2 .
  • This ion implantation condition corresponds to the impurity ion implantation condition for the high concentration layer 57a.
  • the amorphous region is represented by a relatively light color.
  • FIG. 7B shows a cross-sectional TEM image of the surface layer portion of the silicon wafer after irradiation with the second laser pulse LP2 (FIG. 3A).
  • the second laser pulse LP2 the second harmonic of an Nd: YLF laser was used.
  • the irradiation with the second laser pulse LP2 was performed by a so-called double pulse method.
  • the pulse width of one laser pulse is 130 ns
  • the pulse energy density is 1.6 J / cm 2
  • the delay time from irradiation of the first shot laser pulse to irradiation of the second shot laser pulse is 500 ns.
  • epitaxial growth occurs from the single crystal region below the region, so that a good single crystal layer with few defects is obtained.
  • FIG. 7C shows a cross-sectional TEM image of the surface layer portion of the silicon wafer after irradiation with the first laser pulse LP1 (FIG. 3A).
  • the wavelength of the first laser pulse LP1 is 808 nm.
  • Irradiation with the first laser pulse LP1 was performed under conditions of a pulse width of 40 ⁇ s and a power density of 300 kW / cm 2 . Under this irradiation condition, the surface of the silicon wafer is not melted. If the deep region of the silicon wafer (low concentration layer 56a in FIG. 2B) is melted by the laser pulse, the impurity concentration distribution of the high concentration layer 57a is destroyed.
  • the irradiation with the first laser pulse LP1 is performed under conditions that do not melt the silicon wafer.
  • An annealing method that activates impurities without melting the silicon wafer is referred to as “non-melting annealing”.
  • an annealing method for temporarily melting a silicon wafer is referred to as “melting annealing”.
  • non-melting annealing crystallization proceeds from the upper and lower surfaces of the amorphous region. A layer in an amorphous state remains substantially at the center in the thickness direction. The crystal quality of the crystallized region is also worse than the crystal quality of the recrystallized region of FIG. 7B.
  • the amorphous high-concentration layer 57a (FIG. 2B) has a relatively short pulse width and a relatively high peak power. It is preferable to activate the impurities by performing melt annealing using (FIG. 3A).
  • FIG. 8A shows an example of a time waveform of a laser pulse when laser annealing is performed by the method according to the embodiment.
  • the horizontal axis represents the elapsed time from the rise of the first laser pulse LP1 in the unit “ ⁇ s”, and the vertical axis represents the light intensity.
  • the pulse width of the first laser pulse LP1 is 15 ⁇ s.
  • the second laser pulse LP2 rises when 14 ⁇ s has elapsed from the rise of the first laser pulse LP1.
  • the second laser pulse LP2 is the second harmonic of the Nd: YLF laser, and its pulse width is 130 ns.
  • FIG. 8B shows the simulation result of the temperature change of the silicon wafer when the first and second laser pulses LP1 and LP2 of FIG. 8A are irradiated to the silicon wafer.
  • the horizontal axis represents elapsed time in units of “ ⁇ s”, and the vertical axis represents temperature in units of “K”.
  • Solid lines a to g in FIG. 8B indicate temperatures at positions where the depth from the surface of the silicon wafer is 0 ⁇ m, 1 ⁇ m, 2 ⁇ m, 3 ⁇ m, 4 ⁇ m, 5 ⁇ m, and 100 ⁇ m, respectively.
  • the temperature of the silicon wafer rises.
  • the surface temperature of the silicon wafer reaches 1660 K, which is close to the melting point of silicon. At this point, the silicon wafer is not melted.
  • the second laser pulse LP2 is irradiated, the surface temperature of the silicon wafer reaches the melting point, and the surface layer portion melts.
  • FIG. 8C shows the simulation result of the change over time of the melting depth of the silicon wafer.
  • the horizontal axis represents elapsed time in units of “ ⁇ s”, and the vertical axis represents melting depth in units of “ ⁇ m”. It can be seen that the film is melted to a depth of about 0.3 ⁇ m by the irradiation with the second laser pulse LP2. Impurities implanted in the region shallower than the depth of 0.3 ⁇ m are activated by melting and recrystallizing the surface layer portion.
  • FIG. 9 shows the elapsed time t2-t4 from the falling time t4 of the first laser pulse LP1 to the rising time t2 of the second laser pulse LP2, and the second laser pulse LP2 necessary for melting the silicon wafer.
  • the relationship with the fluence of The delay time from time t4 to time t2 is expressed as td.
  • the horizontal axis represents the delay time td in the unit “ ⁇ s”. In the region where the delay time td is negative, the second laser pulse LP2 rises before the fall time t4 of the first laser pulse LP1.
  • 9 represents the fluence of the second laser pulse LP2 in the unit “J / cm 2 ”, and the right vertical axis represents the power of the second laser pulse LP2 in the unit “W”.
  • the solid line a shown in FIG. 9 shows the simulation result of the fluence of the second laser pulse LP2 when the silicon wafer is melted at a depth of 0.3 ⁇ m.
  • a solid line b shows the simulation result of the fluence of the second laser pulse LP2 when the outermost surface of the silicon wafer is melted.
  • the square symbols shown in FIG. 9 indicate actual measurement values of the power of the second laser pulse LP2 when the outermost surface of the silicon wafer is melted. Since the area and the pulse width of the incident region 40 (FIG. 3B) of the first laser pulse LP1 are constant, the fluence can be converted to a fluence by multiplying the power of the second laser pulse LP2 by a constant. As shown in FIG. 9, the simulation result is sufficiently consistent with the actual experimental result.
  • the pulse width of the first laser pulse LP1 was 25 ⁇ s, and the power density on the silicon wafer surface was 310 kW / cm 2 .
  • the position where the delay time td is ⁇ 25 ⁇ s corresponds to the irradiation condition in which the second laser pulse LP2 rises simultaneously with the rise of the first laser pulse LP1.
  • the delay time td is increased from ⁇ 25 ⁇ s to 0 ⁇ s (the rising time t2 of the second laser pulse LP2 is brought closer to the falling time t4 of the first laser pulse LP1), it is necessary for melting the silicon wafer.
  • the fluence of the second laser pulse LP2 necessary for melting the silicon wafer increases. This is because the temperature of the silicon wafer decreases (the effect of preheating is reduced) after the falling time t4 of the first laser pulse LP1.
  • the second timing necessary for melting the silicon wafer is adjusted by adjusting the irradiation timing of the first laser pulse LP1 and the second laser pulse LP2.
  • the fluence of the laser pulse LP2 can be reduced.
  • a solid laser oscillator 31 (FIG. 1) for the second laser pulse LP2 can be used. If the output of the solid-state laser oscillator 31 is constant, the area of the incident region 40 can be increased.
  • FIG. 10 shows a simulation result of the temperature reached on the back surface when the first laser pulse LP1 and the second laser pulse LP2 are irradiated onto a silicon wafer having a thickness of 100 ⁇ m.
  • the horizontal axis represents the delay time td in the unit “ ⁇ s”, and the vertical axis represents the temperature reached on the back surface in the unit “K”.
  • the repetition frequencies of the first laser pulse LP1 and the second laser pulse LP2 were both 2 kHz, and the pulse widths of the first laser pulse LP1 and the second laser pulse LP2 were 25 ⁇ s and 0.15 ⁇ s, respectively.
  • the power density of the first laser pulse LP1 was 310 kW / cm 2.
  • the fluence of the second laser pulse LP2 was set such that the region up to a depth of 0.3 ⁇ m of the silicon wafer was melted.
  • the reached temperature on the back surface changes depending on the delay time td under the condition that the melting depth is constant 0.3 ⁇ m.
  • the temperature reached on the back surface is increased.
  • the delay time td becomes longer, the fluence of the second laser pulse LP2 has to be increased in order to melt the silicon wafer.
  • the delay time td is preferably selected from a range including a local minimum value near the origin.
  • the delay time td may be set so that the rear surface temperature reaches the allowable upper limit value TA or less in FIG.
  • the minimum value TL and the maximum value TH of the reached temperature on the back surface appear near the delay time td of 0 and 75 ⁇ s, respectively.
  • the temperature reached on the back surface is set to the minimum value TL and the maximum value TH. It is preferable to make it below average value TM.
  • the temperature reached on the back surface is equal to or lower than the average value TM during the delay time td from tf to tb.
  • the pulse width of the first laser pulse LP1 is W
  • tf ⁇ 4W / 5
  • the temperature of the substrate surface decreases with time due to thermal diffusion, and the effect of preheating is reduced.
  • Thermal diffusion depends on the temperature profile in the depth direction of the substrate. For example, as the pulse width W increases, the temperature rises to a deeper region, and the temperature profile in the depth direction becomes gentle. When the temperature profile is gentle, the decrease in the surface temperature after the fall of the first laser pulse LP1 is also gentle. That is, the speed at which the preheating effect is reduced depends on the pulse width W, and as the pulse width W increases, the preheating effect lasts longer. In the simulation results shown in FIG.
  • conditional expression (1) described above is not limited to the conditions under which the simulation is performed.
  • the wavelength of the first laser pulse LP1 is preferably set to 550 nm or more and 950 nm or less.
  • the light penetration length of the first laser pulse LP1 into the semiconductor substrate 50 is changed from the second surface 50B of the semiconductor substrate 50 to the low concentration layer 56a. It is preferable to make it longer than the depth to the bottom surface. Further, in order to reduce useless light energy that passes through the semiconductor substrate 50, it is preferable that the light penetration length of the first laser pulse LP ⁇ b> 1 is shorter than the thickness of the semiconductor substrate 50.
  • the wavelength of the first laser pulse LP1 is selected so as to satisfy the light penetration length.
  • the “light penetration length” means a distance at which the light intensity is attenuated to 1 / e.
  • the irradiation conditions of the first laser pulse LP1 are preferably set so that the surface of the semiconductor substrate does not melt and the activation of impurities in the low concentration layer 56a starts. Specifically, it is preferable that the temperature of the bottom surface of the low-concentration layer 56a exceeds 1200K.
  • the second laser pulse LP2 preferably includes a green wavelength component that is easily absorbed by silicon in order to efficiently melt the high-concentration layer 57a (FIG. 2B) of the silicon wafer.
  • the wavelength of the second laser pulse LP2 may be an infrared region having a wavelength of about 1 ⁇ m. Since light having a wavelength in the infrared region penetrates into a deep region of the silicon substrate, the light is melted to a deeper region than when light in the green wavelength region is used as the second laser pulse LP2.
  • the manufacture of the IGBT is taken as an example.
  • the method according to the above embodiment activates impurities in the surface layer portion of one surface of the semiconductor substrate and suppresses the temperature increase on the opposite surface. Therefore, it can be applied to the manufacture of a semiconductor device that requires the above.
  • Control Device 21 Semiconductor Laser Oscillator 22 Attenuator 23 Beam Expander 24 Homogenizer 25 Dichroic Mirror 26 Condensing Lens 27 Propagating Optical System 31 Solid State Laser Oscillator 32 Attenuator 33 Beam Expander 34 Homogenizer 35 Bending Mirror 40 Laser Pulse Incidence Area 41 Stage 50 Semiconductor substrate 50T First surface 50B Second surface 51 p-type base region 52 n-type emitter region 53 Gate electrode 54 Gate insulating film 55 Emitter electrode 56 Low-concentration n-type buffer layer 56a Low-concentration layer 57 p-type Collector layer 57a high concentration layer 58 collector electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Optics & Photonics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

　第１の面に半導体素子が形成され、第２の面側の表層部に不純物が添加された半導体基板の、第２の面に、半導体レーザ発振器から出射され、第１のパルス幅を有する第１のレーザパルスを入射させる。第１のパルス幅の１／１０以下の第２のパルス幅を有する第２のレーザパルスを、第１のレーザパルスの入射領域に重ねて入射させる。第１のレーザパルス及び第２のレーザパルスの入射によって上昇する第１の面の温度が、予め決められている許容上限値を超えないように、第１のレーザパルスの立下り時刻と、第１のレーザパルスの立上り時刻との時間軸上の相対位置関係が設定されている。

Description

半導体装置の製造方法
　本発明は、レーザビームの照射によって、半導体基板に注入された不純物を活性化させる半導体装置の製造方法に関する。
　半導体基板に不純物をイオン注入により導入した後、レーザビームを照射して不純物を活性化させることにより、電極層及びフィールドストップ層を形成する半導体装置の製造方法が、特許文献１に開示されている。特許文献１に記載の技術においては、半導体素子の表面構造を作製した後、基板を薄くする。その後、裏面にイオン注入を行い、２台のレーザ発振器を用いてパルスレーザビームを照射する。２台のレーザ発振器から射出されるレーザパルスの時間差が６００ｎｓ以下に設定される。
　詳細には、ｎ－型のシリコン基板の裏面側から、例えば、リンイオンをフィールドストップ層形成予定領域にイオン注入する。このとき、フィールドストップ層のピーク濃度が５×１０１８ｃｍ－３以下となるように、ドーズ量を１×１０１４ｃｍ－２以下とする。続いて、ｐ＋型コレクタ層及びｎ＋型カソード層のピーク濃度が１×１０２１ｃｍ－３以下となるように、ドーズ量を５×１０１６ｃｍ－２以下として、例えば、ボロンイオン及びリンイオンを、それぞれｐ＋型コレクタ層形成予定領域及びｎ＋型カソード層形成予定領域に注入する。
　このような高濃度でイオンが注入されたｎ＋型カソード層などは、シリコン基板の結晶性が破壊されてアモルファス化してしまうことが知られている。特許文献１に記載の半導体装置の製造方法においては、レーザ照射によって、固相拡散による欠陥回復、及びレーザ照射面（基板裏面）から深さ１μｍを超える深い部分に注入された不純物の活性化が行われる。十分な温度上昇及び加熱時間が確保できず、不純物の活性化が不十分となる場合がある。深い部分の活性化を十分に行うために、照射するレーザビームのパルスエネルギ密度を上げると、溶融深さが深くなってしまう。深い部分まで溶融すると、深さ方向に関する不純物濃度分布が変化して、設計通りの特性が得られない場合がある。さらに、基板表面の荒れがひどくなるなどの不具合が発生する。
　半導体基板が溶融しない範囲のパルスエネルギ密度で、パルスレーザビームを照射してレーザアニールを行う技術が提案されている（たとえば、特許文献２参照）。この方法では、不純物が高濃度でイオン注入されてアモルファス化した領域の結晶性を、十分回復させ、かつ注入された不純物を十分活性化することが困難である。
特開２０１０－１７１０５７号公報 特開２００９－３２８５８号公報
　半導体基板の裏面に注入された不純物を活性化する時点では、表側に既に半導体素子の表面構造が形成されている。裏面に、不純物の活性化、及び結晶性の回復のためのレーザ照射を行うと、表側の温度も上昇してしまう。表側の温度の著しい上昇は、既に形成されている表面構造にダメージを与える。
　本発明の目的は、一方の面にレーザ照射して不純物の活性化を行う際に、反対側の面の温度上昇を抑制することができる半導体装置の製造方法を提供することである。
　本発明の一観点によると、
　第１の面に半導体素子が形成され、第２の面側の表層部に不純物が添加された半導体基板の、前記第２の面に、半導体レーザ発振器から出射され、第１のパルス幅を有する第１のレーザパルスを入射させる工程と、
　前記第１のパルス幅の１／１０以下の第２のパルス幅を有する第２のレーザパルスを、前記第１のレーザパルスの入射領域に重ねて入射させる工程と
を有し、
　前記第１のレーザパルス及び前記第２のレーザパルスの入射によって上昇する前記第１の面の温度が、予め決められている許容上限値を超えないように、前記第１のレーザパルスの立下り時刻と、前記第１のレーザパルスの立上り時刻との時間軸上の相対位置関係が設定されている半導体装置の製造方法が提供される。
　半導体基板の一方の面にレーザ照射して不純物の活性化を行う際に、反対側の面の温度上昇を抑制することができる。
図１は、実施例による半導体装置の製造方法に用いられるレーザアニール装置の概略図である。 図２Ａは、実施例による方法で製造されるＩＧＢＴの断面図であり、図２Ｂは、ＩＧＢＴの製造途中段階における断面図である。 図３Ａは、実施例による方法で照射される第１及び第２のレーザパルスの時間波形の一例を示すグラフであり、図３Ｂは、レーザパルスの入射領域の平面図である。 図４は、半導体基板の深さ方向に関する不純物濃度分布の一例を示すグラフである。 図５は、シリコンウエハに第１のレーザパルスを照射した時のシリコンウエハの到達温度と、パルス幅との関係のシミュレーション結果を示すグラフである。 図６は、深さ方向の不純物濃度分布と、アニール後のキャリア濃度分布とを示すグラフである。 図７Ａは、リンをイオン注入したシリコンウエハの表層部の断面ＴＥＭ像であり、図７Ｂは、第２のレーザパルスを照射した後のシリコンウエハの表層部の断面ＴＥＭ像であり、図７Ｃは、第１のレーザパルスを照射した後のシリコンウエハの表層部の断面ＴＥＭ像である。 図８Ａは、実施例による方法でレーザアニールを行う時のレーザパルスの時間波形の一例を示すグラフであり、図８Ｂは、図８Ａの第１及び第２のレーザパルスをシリコンウエハに照射した時の、シリコンウエハの温度変化のシミュレーション結果を示すグラフであり、図８Ｃは、シリコンウエハの溶融深さの時間変化のシミュレーション結果を示すグラフである。 図９は、第１のレーザパルスの立下り時刻から第２のレーザパルスの立上り時刻までの経過時間（遅延時間）と、シリコンウエハを溶融させるのに必要な第２のレーザパルスのフルエンスとの関係を示すグラフである。 図１０は、厚さ１００μｍのシリコンウエハに第１のレーザパルス及び第２のレーザパルスを照射した時の背面の到達温度のシミュレーション結果を示すグラフである。
　図１に、実施例による半導体装置の製造方法に用いられるレーザアニール装置の概略図を示す。半導体レーザ発振器（第１のレーザ発振器）２１が、例えば波長８０８ｎｍの準連続発振（ＱＣＷ）レーザビームを射出する。なお、波長９５０ｎｍ以下のパルスレーザビームを射出する半導体レーザ発振器を用いてもよい。固体レーザ発振器（第２のレーザ発振器）３１が、緑色の波長域のパルスレーザビームを射出する。固体レーザ発振器３１には、例えば第２高調波を射出するＮｄ：ＹＡＧレーザ、Ｎｄ：ＹＬＦレーザ、Ｎｄ：ＹＶＯ４レーザ等が用いられる。
　半導体レーザ発振器２１から射出したパルスレーザビーム及び固体レーザ発振器３１から射出したパルスレーザビームが、伝搬光学系２７を経由して、アニールの対象の半導体基板５０に入射する。半導体レーザ発振器２１から射出したパルスレーザビームと固体レーザ発振器３１から射出したパルスレーザビームとは、半導体基板５０の表面の同一の領域に入射する。
　次に、伝搬光学系２７の構成及び作用について説明する。半導体レーザ発振器２１から射出したパルスレーザビームが、アッテネータ２２、ビームエキスパンダ２３、ホモジナイザ２４、ダイクロイックミラー２５、及び集光レンズ２６を経由して、半導体基板５０に入射する。
　固体レーザ発振器３１から射出したパルスレーザビームが、アッテネータ３２、ビームエキスパンダ３３、ホモジナイザ３４、ベンディングミラー３５、ダイクロイックミラー２５、及び集光レンズ２６を経由して、半導体基板５０に入射する。
　ビームエキスパンダ２３、３３は、入射したパルスレーザビームをコリメートするとともに、ビーム径を拡大する。ホモジナイザ２４、３４及び集光レンズ２６は、半導体基板５０の表面におけるビーム断面を長尺形状に整形するとともに、ビーム断面内の光強度分布を均一化する。半導体レーザ発振器２１から射出したパルスレーザビームと、固体レーザ発振器３１から射出したパルスレーザビームとは、半導体基板５０の表面において、ほぼ同一の長尺領域に入射する。
　半導体基板５０は、ステージ４１に保持されている。半導体基板５０の表面に平行な面をＸＹ面とし、半導体基板５０の表面の法線方向をＺ方向とするＸＹＺ直交座標系を定義する。制御装置２０が、半導体レーザ発振器２１、固体レーザ発振器３１、及びステージ４１を制御する。ステージ４１は、制御装置２０からの制御を受けて、半導体基板５０をＸ方向及びＹ方向に移動させる。
　図２Ａに、実施例による方法で製造される半導体装置の例として、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の断面図を示す。ＩＧＢＴは、ｎ型のシリコンからなる半導体基板５０の一方の面（以下、「第１の面」という。）５０Ｔにエミッタとゲートとを形成し、もう一方の面（以下、「第２の面」という。）５０Ｂにコレクタを形成することで作製される。半導体基板５０として、通常はシリコン単結晶基板が用いられる。エミッタとゲートを形成する面の構造は、一般的なＭＯＳＦＥＴの作製工程と同様の工程で作製される。例えば、図２Ａに示すように、半導体基板５０の第１の面５０Ｔの表層部に、ｐ型のベース領域５１、ｎ型のエミッタ領域５２、ゲート電極５３、ゲート絶縁膜５４、エミッタ電極５５が配置される。ゲート－エミッタ間の電圧で、電流のオンオフ制御を行うことができる。
　半導体基板５０の第２の面５０Ｂの表層部に、ｐ型のコレクタ層５７及び低濃度のｎ型のバッファ層５６が形成されている。バッファ層５６は、コレクタ層５７よりも深い領域に配置される。コレクタ層５７及びバッファ層５６は、それぞれ不純物として、例えばボロン及びリンをイオン注入し、活性化アニールを行うことにより形成される。この活性化アニールに、図１に示したレーザアニール装置が適用される。コレクタ電極５８が、活性化アニールの後に、コレクタ層５７の表面に形成される。
　第２の面５０Ｂからコレクタ層５７とバッファ層５６との界面までの深さは、例えば約０．３μｍである。第２の面からバッファ層５６の最も深い位置までの深さは、例えば１μｍ～５μｍの範囲内である。
　図２Ｂに、レーザアニールを行う段階の半導体基板５０の断面図を示す。半導体基板５０の第２の面５０Ｂの表層部５７ａに、ボロンがイオン注入されている。表層部５７ａより深い領域５６ａに、リンがイオン注入されている。表層部５７ａ内のボロン、及び深い領域５６ａ内のリンは、活性化していない。表層部５７ａのボロン濃度は、深い領域５６ａのリン濃度より高い。本明細書において、表層部５７ａを「高濃度層」といい、深い領域５６ａを「低濃度層」という。ボロンのドーズ量が多いため、高濃度層５７ａはアモルファス状態になっている。高濃度層５７ａと低濃度層５６ａとの界面より深い領域は、単結晶状態のままである。半導体基板５０の第１の面５０Ｔには、図２Ａに示した素子構造が形成されている。
　図３Ａに、半導体基板５０（図２Ｂ）に入射するレーザパルス波形の概略を示す。図３Ａでは、パルス波形を長方形で表しているが、実際のパルス波形は、パルスの立ち上がり、減衰、及び立ち下がり等の部分を含む。図３Ａに示されたパルス波形の射出タイミングは、制御装置２０（図１）が半導体レーザ発振器２１及び固体レーザ発振器３１を制御することにより決定される。
　時刻ｔ１に、半導体レーザ発振器２１から射出した第１のレーザパルスＬＰ１の、半導体基板５０への入射が開始する。時刻ｔ１の後の時刻ｔ２に、固体レーザ発振器３１から射出した第２のレーザパルスＬＰ２が半導体基板５０に入射する。第１のレーザパルスＬＰ１と第２のレーザパルスＬＰ２とが入射する領域は、ほぼ重なる。第２のレーザパルスＬＰ２のピークパワーは、第１のレーザパルスＬＰ１のピークパワーより高く、第２のレーザパルスＬＰ２のパルス幅ＰＷ２は、第１のレーザパルスＬＰ１のパルス幅ＰＷ１より短い。時刻ｔ３で、第２のレーザパルスＬＰ２の入射が終了する。その後、時刻ｔ４で、第１のレーザパルスＬＰ１の入射が終了する。なお、時刻ｔ４の後に、第２のレーザパルスＬＰ２を入射させる場合もある。
　第１のレーザパルスＬＰ１のパルス幅ＰＷ１は、例えば１０μｓ以上である。第２のレーザパルスＬＰ２のパルス幅ＰＷ２は、例えば１μｓ以下である。一例として、パルス幅ＰＷ１が１０μｓ～３０μｓの範囲内であり、パルス幅ＰＷ２が１００ｎｓ～２００ｎｓの範囲内である。第２のレーザパルスＬＰ２のパルス幅ＰＷ２を、第１のレーザパルスＬＰ１のパルス幅ＰＷ１の１／１０以下とすることが好ましい。
　図３Ｂに、半導体基板５０（図２Ｂ）の第２の面５０Ｂにおけるレーザパルスの入射領域の平面図を示す。第１のレーザパルスＬＰ１（図３Ａ）及び第２のレーザパルスＬＰ２（図３Ａ）は、半導体基板５０の第２の面５０Ｂ（図２Ｂ）において、Ｘ方向に長い同一のビーム入射領域４０に入射する。例えば、ビーム入射領域４０の好適な長さＬ及び幅Ｗｔは、それぞれ２ｍｍ～４ｍｍ及び２００μｍ～４００μｍである。
　アニール中は、半導体基板５０（図２Ｂ）をＹ方向に移動させながら、第１のレーザパルスＬＰ１及び第２のレーザパルスＬＰ２（図３Ａ）を、一定の繰り返し周波数で半導体基板５０に入射させる。第１のレーザパルスＬＰ１及び第２のレーザパルスＬＰ２の繰り返し周波数の１周期の間に半導体基板５０が移動する距離をＷｏで表す。時間軸上で隣り合う２つの第１のレーザパルスＬＰ１のビーム入射領域４０は、相互に部分的に重なる。両者の重複率Ｗｏ／Ｗｔは、例えば５０％である。
　図３Ａに示した時刻ｔ１で第１のレーザパルスＬＰ１の入射が開始すると、半導体基板５０の第２の面５０Ｂ（図２Ｂ）の表層部の温度が上昇し始める。時刻ｔ２の時点で、半導体基板５０の第２の面５０Ｂの温度は、アモルファスシリコンの融点（１３００Ｋ～１４３０Ｋ）まで達していない。時刻ｔ２で第２のレーザパルスＬＰ２を入射させると、半導体基板５０の第２の面５０Ｂの表層部の温度がアモルファスシリコンの融点まで達し、表層部が溶融する。溶融した部分は、高濃度層５７ａ（図２Ｂ）の底面まで達する。
　第２のレーザパルスＬＰ２の入射が終了すると、半導体基板５０の表層部の温度が低下し、固化する。このとき、単結晶の低濃度層５６ａ（図２Ｂ）から結晶がエピタキシャル成長することにより、高濃度層５７ａが単結晶になる。同時に、高濃度層５７ａに注入されている不純物が活性化する。
　時刻ｔ３以降も、第１のレーザパルスＬＰ１（図３Ａ）の入射が継続しているため、半導体基板５０の第２の面５０Ｂから深い低濃度層５６ａまで加熱され、温度が上昇する。これにより、低濃度層５６ａ（図２Ｂ）に注入されている不純物が活性化する。時刻ｔ４で第１のレーザパルスＬＰ１の入射が終了する時点で、半導体基板５０の第２の面５０Ｂの温度は、単結晶シリコンの融点まで到達しない。このため、再結晶化した半導体基板５０の第２の面５０Ｂの表層部は再溶融しない。
　時刻ｔ４よりも後に第２のレーザパルスＬＰ２を入射させる場合には、第１のレーザパルスＬＰ１の照射によって低濃度層５６ａ内の不純物が活性化する。その後、第２のレーザパルスＬＰ２の照射によって高濃度層５７ａ（図２Ｂ）を溶融させる。高濃度層５７ａが再結晶化する時に、高濃度層５７ａ内の不純物が活性化する。
　図４に、半導体基板５０の深さ方向に関する不純物濃度分布の一例を示す。図４の横軸は、半導体基板５０の第２の面５０Ｂ（図２Ｂ）からの深さを単位「μｍ」で表す。図４の縦軸は、添加された不純物の濃度を単位「ｃｍ－３」で、対数目盛で表す。
　ホウ素（Ｂ）の濃度が、第２の面５０Ｂから０．３μｍの深さで最大値を示す。また、リン（Ｐ）の濃度は、第２の面５０Ｂから１．８μｍの深さで最大値を示す。リン（Ｐ）の濃度分布の裾野（テール）は、第２の面５０Ｂから３μｍの深さまで及ぶ。ホウ素の不純物濃度とリンの不純物濃度とが等しくなる深さが、高濃度層５７ａと低濃度層５６ａ（図２Ｂ）との界面に相当する。
　相対的に深い領域、例えば深さが１μｍを超える領域に、相対的に低濃度で添加された不純物（リン）は、パルス幅が相対的に長い第１のレーザパルスＬＰ１（図３Ａ）により活性化される。相対的に浅い領域、例えば深さが１μｍ以下の領域に、相対的に高濃度で添加された不純物（ホウ素）は、パルス幅が相対的に短い第２のレーザパルスＬＰ２（図３Ａ）により活性化される。第２のレーザパルスＬＰ２は、高濃度で不純物のイオン注入が行われてアモルファス化した領域よりも深い位置まで、半導体基板５０を溶融させる。第２のレーザパルスＬＰ２の照射により、入射領域４０（図３Ｂ）の半導体基板５０が溶融する。溶融した領域が固化するときに、単結晶の領域から液相エピタキシャル成長が生じる。これにより、アモルファス化していた領域の再結晶化、及び不純物（ホウ素）の活性化が行われる。
　図２Ａ、図２Ｂ、及び図４では、相対的に浅い高濃度層５７ａにボロンを注入し、相対的に深い低濃度層５６ａにリンを注入した例を示したが、他の不純物を注入する場合でも、同様の活性化が行われる。また、高濃度層５７ａ及び低濃度層５６ａに同一導電型の不純物を注入してもよい。一例として、高濃度層５７ａ及び低濃度層５６ａの両方にリンを注入してもよい。この場合には、浅い領域に高濃度のｎ型層が形成され、深い領域に低濃度のｎ型層が形成される。
　図５及び図６を参照して、第１のレーザパルスＬＰ１（図３Ａ）の照射による深い低濃度層５６ａ（図２Ｂ）の不純物の活性化について説明する。
　図５に、シリコンウエハに第１のレーザパルスＬＰ１を照射した時のシリコンウエハの到達温度と、パルス幅との関係のシミュレーション結果を示す。横軸は、第１のレーザパルスＬＰ１のパルス幅ＰＷ１を単位「μｓ」で表し、縦軸は、到達温度を単位「Ｋ」で表す。第１のレーザパルスＬＰ１の波長は９１５ｎｍとした。第１のレーザパルスＬＰ１の照射条件は、シリコンウエハの表面温度がシリコンの融点（約１６９０Ｋ）に達する条件とした。図５の実線ａ、ｂは、それぞれシリコンウエハの表面からの深さが３μｍ及び１００μｍの位置の到達温度を示す。
　パルス幅が短いと、深い領域まで熱が伝わりにくいことがわかる。深さ３μｍの位置の不純物を活性化させるには、パルス幅を５μｓ以上にすることが好ましい。パルス幅が長すぎると、深さ１００μｍ程度の深い領域、すなわち、素子構造が形成された第１の面５０Ｔ（図２Ｂ）の温度が高くなってしまう。
　図６に、深さ方向の不純物濃度分布と、アニール後のキャリア濃度分布とを示す。横軸は、シリコンウエハの表面からの深さを単位「μｍ」で表し、縦軸は、濃度を単位「ｃｍ－３」で表す。実線ａは、加速エネルギ２ＭｅＶ、ドーズ量３×１０１３ｃｍ－２の条件でリンのイオン注入を行なったときのリン濃度を示す。この不純物濃度分布は、低濃度層５６ａ（図２Ｂ）の不純物濃度分布に対応する。実線ｂは、第１のレーザパルスＬＰ１を照射した後のキャリア濃度を示す。レーザ照射は、パルス幅２０μｓ、照射面におけるパワー密度３６０ｋＷ／ｃｍ２の条件で行なった。図６に示した結果から、注入した不純物の約７０％以上が活性化していることが確認された。
　次に、図７Ａ～図７Ｃを参照して、イオン注入によってアモルファス化した領域の回復について説明する。
　図７Ａに、リンをイオン注入したシリコンウエハの表層部の断面ＴＥＭ像を示す。リンのイオン注入は、加速エネルギ１００ｋｅＶ、ドーズ量２×１０１５ｃｍ－２の条件で行なった。このイオン注入の条件は、高濃度層５７ａへの不純物のイオン注入条件に対応する。図７Ａにおいて、アモルファス化した領域が、相対的に薄い色で表されている。
　図７Ｂに、第２のレーザパルスＬＰ２（図３Ａ）を照射した後のシリコンウエハの表層部の断面ＴＥＭ像を示す。第２のレーザパルスＬＰ２として、Ｎｄ：ＹＬＦレーザの第２高調波を用いた。第２のレーザパルスＬＰ２の照射は、いわゆるダブルパルス法で行なった。１つのレーザパルスのパルス幅は１３０ｎｓ、パルスエネルギ密度は１．６Ｊ／ｃｍ２であり、１ショット目のレーザパルスの照射から２ショット目のレーザパルスの照射までの遅延時間は５００ｎｓである。レーザ照射によって溶融した領域において、その下の単結晶領域からエピタキシャル成長が生じるため、欠陥の少ない良好な単結晶層が得られている。
　図７Ｃに、第１のレーザパルスＬＰ１（図３Ａ）を照射した後のシリコンウエハの表層部の断面ＴＥＭ像を示す。第１のレーザパルスＬＰ１の波長は８０８ｎｍである。第１のレーザパルスＬＰ１の照射は、パルス幅４０μｓ、パワー密度３００ｋＷ／ｃｍ２の条件で行なった。この照射条件では、シリコンウエハの表面は溶融しない。レーザパルスによってシリコンウエハの深い領域（図２Ｂの低濃度層５６ａ）まで溶融させてしまうと、高濃度層５７ａの不純物濃度分布が崩れてしまう。このため、第１のレーザパルスＬＰ１の照射は、シリコンウエハを溶融させない条件で行われる。シリコンウエハを溶融させないで不純物の活性化を行うアニール方法を、「非溶融アニール」という。これに対し、シリコンウエハを一時的に溶融させるアニール方法を、「溶融アニール」という。非溶融アニールでは、アモルファス化した領域の上面及び下面から結晶化が進む。厚さ方向に関してほぼ中央に、アモルファス状態の層が残存している。結晶化された領域の結晶品質も、図７Ｂの再結晶化領域の結晶品質より悪い。
　図７Ａ～図７Ｃに示した断面ＴＥＭ像からわかるように、アモルファス状態の高濃度層５７ａ（図２Ｂ）は、パルス幅が相対的に短く、ピークパワーが相対的に高い第２のレーザパルスＬＰ２（図３Ａ）を用いて溶融アニールを行い、不純物を活性化させることが好ましい。
　図８Ａに、実施例による方法でレーザアニールを行う時のレーザパルスの時間波形の一例を示す。横軸は、第１のレーザパルスＬＰ１の立上りからの経過時間を単位「μｓ」で表し、縦軸は光強度を表す。第１のレーザパルスＬＰ１のパルス幅は１５μｓである。第１のレーザパルスＬＰ１の立上りから１４μｓ経過した時点で、第２のレーザパルスＬＰ２が立ち上がる。第２のレーザパルスＬＰ２は、Ｎｄ：ＹＬＦレーザの第２高調波であり、そのパルス幅は１３０ｎｓである。
　図８Ｂに、図８Ａの第１及び第２のレーザパルスＬＰ１、ＬＰ２をシリコンウエハに照射した時の、シリコンウエハの温度変化のシミュレーション結果を示す。横軸は、経過時間を単位「μｓ」で表し、縦軸は、温度を単位「Ｋ」で表す。図８Ｂ中の実線ａ～ｇは、それぞれシリコンウエハの表面からの深さが０μｍ、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、及び１００μｍの位置の温度を示す。
　第１のレーザパルスＬＰ１の照射が開始されると、シリコンウエハの温度が上昇する。照射が開始されて１４μｓ経過した時点で、シリコンウエハの表面温度が、シリコンの融点に近い１６６０Ｋに達する。この時点では、シリコンウエハは溶融していない。第２のレーザパルスＬＰ２が照射されると、シリコンウエハの表面温度が融点に達し、表層部が溶融する。
　図８Ｃに、シリコンウエハの溶融深さの時間変化のシミュレーション結果を示す。横軸は、経過時間を単位「μｓ」で表し、縦軸は、溶融深さを単位「μｍ」で表す。第２のレーザパルスＬＰ２の照射によって、深さ約０．３μｍまで溶融していることがわかる。深さ０．３μｍよりも浅い領域に注入されている不純物は、表層部が溶融及び再結晶化することにより、活性化される。
　図８Ｂに示したように、第１のレーザパルスＬＰ１の照射開始から約１４μｓ経過した時点で、深さ５μｍの位置の温度が１２００Ｋを超えている。このため、深さ５μ程度の溶融しなかった領域に注入されている不純物は、固相拡散によって活性化される。電気炉によるアニールのように長時間のアニールを行う場合には、１２００Ｋよりも低い温度で不純物の活性化が始まる。ところが、マイクロ秒オーダのように短いパルス幅のレーザパルスで加熱を行う場合には、１２００Ｋを超えると、不純物の活性化が起こり始める。
　図９に、第１のレーザパルスＬＰ１の立下り時刻ｔ４から第２のレーザパルスＬＰ２の立上り時刻ｔ２までの経過時間ｔ２－ｔ４と、シリコンウエハを溶融させるのに必要な第２のレーザパルスＬＰ２のフルエンスとの関係を示す。時刻ｔ４から時刻ｔ２までの遅延時間をｔｄと表記する。横軸は、遅延時間ｔｄを単位「μｓ」で表す。遅延時間ｔｄが負の領域では、第１のレーザパルスＬＰ１の立下り時刻ｔ４よりも前に、第２のレーザパルスＬＰ２が立上がる。図９の左縦軸は、第２のレーザパルスＬＰ２のフルエンスを単位「Ｊ／ｃｍ２」で表し、右縦軸は、第２のレーザパルスＬＰ２のパワーを単位「Ｗ」で表す。
　図９に示した実線ａは、シリコンウエハの深さ０．３μｍの位置が溶融する条件のときの第２のレーザパルスＬＰ２のフルエンスのシミュレーション結果を示す。実線ｂは、シリコンウエハの最表面が溶融する条件のときの第２のレーザパルスＬＰ２のフルエンスのシミュレーション結果を示す。遅延時間ｔｄが変化したときの両者の増減傾向は、ほぼ等しい。図９に示した四角記号は、シリコンウエハの最表面が溶融するときの第２のレーザパルスＬＰ２のパワーの実測値を示す。第１のレーザパルスＬＰ１の入射領域４０（図３Ｂ）の面積、及びパルス幅が一定であるため、第２のレーザパルスＬＰ２のパワーに定数を乗じることにより、フルエンスに換算することができる。図９に示したように、シミュレーション結果は、実際の実験結果に十分整合している。
　横軸の原点（ｔｄ＝０）は、第１のレーザパルスＬＰ１の立下りと同時に、第２のレーザパルスＬＰ２が立上がる照射条件に対応する。
　第１のレーザパルスＬＰ１のパルス幅は２５μｓとし、シリコンウエハ表面におけるパワー密度は３１０ｋＷ／ｃｍ２とした。遅延時間ｔｄが－２５μｓの位置は、第１のレーザパルスＬＰ１の立上りと同時に第２のレーザパルスＬＰ２が立上る照射条件に対応する。
　遅延時間ｔｄを－２５μｓから０μｓに向かって長くする（第２のレーザパルスＬＰ２の立ち上がり時刻ｔ２を第１のレーザパルスＬＰ１の立下り時刻ｔ４に近づける）と、シリコンウエハを溶融させるために必要な第２のレーザパルスＬＰ２のフルエンスが低下する。これは、第２のレーザパルスＬＰ２の入射時点で、第１のレーザパルスＬＰ１によってシリコンウエハが予熱されているためである。遅延時間ｔｄ＝０の近傍で、シリコンウエハを溶融させるために必要な第２のレーザパルスＬＰ２のフルエンスが最小値を示す。
　遅延時間ｔｄが０から長くなるに従って、シリコンウエハを溶融させるために必要な第２のレーザパルスＬＰ２のフルエンスが増加する。これは、第１のレーザパルスＬＰ１の立下り時刻ｔ４の後、シリコンウエハの温度が低下する（予熱の効果が低減される）ためである。
　図９に示したシミュレーション結果、及び実験結果からわかるように、第１のレーザパルスＬＰ１と第２のレーザパルスＬＰ２との照射タイミングを調節することにより、シリコンウエハを溶融させるために必要な第２のレーザパルスＬＰ２のフルエンスを小さくすることができる。言い換えると、入射領域４０（図３Ｂ）の面積が一定であれば、第２のレーザパルスＬＰ２用の固体レーザ発振器３１（図１）として、出力の小さなものを用いることができる。固体レーザ発振器３１の出力が一定であれば、入射領域４０の面積を大きくすることができる。
　図１０に、厚さ１００μｍのシリコンウエハに第１のレーザパルスＬＰ１及び第２のレーザパルスＬＰ２を照射した時の背面の到達温度のシミュレーション結果を示す。横軸は、遅延時間ｔｄを単位「μｓ」で表し、縦軸は、背面の到達温度を単位「Ｋ」で表す。
　第１のレーザパルスＬＰ１及び第２のレーザパルスＬＰ２の繰り返し周波数は、共に２ｋＨｚとし、第１のレーザパルスＬＰ１及び第２のレーザパルスＬＰ２のパルス幅は、それぞれ２５μｓ及び０．１５μｓとした。第１のレーザパルスＬＰ１のパワー密度は３１０ｋＷ／ｃｍ２とした。第２のレーザパルスＬＰ２のフルエンスは、シリコンウエハの深さ０．３μｍまでの領域が溶融する条件とした。
　レーザ照射面において、溶融深さが一定の０．３μｍになる条件の下で、背面の到達温度は、遅延時間ｔｄに依存して変化する。ＩＧＢＴを製造する場合には、背面の到達温度が高くなることは好ましくない。背面の到達温度は、遅延時間ｔｄ＝０の近傍で極小値を示す。遅延時間ｔｄを０よりも長くすると、背面の到達温度は、一旦極大値を示した後、徐々に低下する。ただし、図９に示したように、遅延時間ｔｄが長くなるに従って、シリコンウエハを溶融させるために、第２のレーザパルスＬＰ２のフルエンスを大きくしなければならない。第２のレーザパルスＬＰ２のフルエンスの増大を抑制するために、遅延時間ｔｄは、原点の近傍の極小値を含む範囲から選択することが好ましい。背面の到達温度の許容上限値ＴＡが予め決められている場合、図１０において、背面の到達温度が許容上限値ＴＡ以下となるように、遅延時間ｔｄを設定すればよい。
　次に、背面温度の上昇を抑制するための好ましい照射条件について説明する。
　背面の到達温度の最低値ＴＬ及び最高値ＴＨは、それぞれ遅延時間ｔｄが０の近傍、及び７５μｓの近傍に現れる。第１のレーザパルスＬＰ１と第２のレーザパルスＬＰ２との入射タイミングを調節して背面の到達温度の上昇を抑制する十分な効果を得るために、背面の到達温度を最低値ＴＬと最高値ＴＨとの平均値ＴＭ以下にすることが好ましい。
　図１０に示したシミュレーション結果において、遅延時間ｔｄがｔｆからｔｂまでの間で、背面の到達温度が平均値ＴＭ以下になっている。第１のレーザパルスＬＰ１のパルス幅をＷとしたとき、近似的にｔｆ＝－４Ｗ／５、ｔｂ＝Ｗ／４である。すなわち、経過時間ｔ２－ｔ４が、
－４Ｗ／５≦ｔ２－ｔ４≦Ｗ／４・・・（１）
を満足するように、第１のレーザパルスＬＰ１と第２のレーザパルスＬＰ２との入射タイミングを調節することが好ましい。パルス幅Ｗが変化すると、第１のレーザパルスＬＰ１に照射されている期間の温度上昇の傾斜が変化するが、パルスの立下り時における基板表面の目標到達温度がほぼ一定になるように照射条件（パワー密度）が設定される。このため、パルス幅Ｗが異なる条件で活性化アニールを行う場合でも、上述の条件式（１）のｔ２－ｔ４の下限値は、パルス幅Ｗが異なる条件にも適用可能である。
　レーザパルスＬＰ１の立下り以降、すなわち０≦ｔ２－ｔ４の領域では、熱拡散に伴い基板表面の温度が時間の経過とともに低下し、予熱の効果が低減する。熱拡散は、基板の深さ方向の温度プロファイルに依存する。例えば、パルス幅Ｗが長くなると、より深い領域まで温度が上昇し、深さ方向に関する温度プロファイルが緩やかになる。温度プロファイルが緩やかであるとき、第１のレーザパルスＬＰ１の立下り後の表面温度の低下も緩やかになる。すなわち、予熱の効果が低減する速さはパルス幅Ｗに依存し、パルス幅Ｗが長くなると、予熱の効果が長く続くことになる。図１０に示したシミュレーション結果では、遅延時間ｔｄがＷ／２の時の背面到達温度が、遅延時間ｔｄ＝－２５μｓのとき、すなわち予熱効果が無いと考えられるときの背面到達温度をほぼ等しい。従って、
ｔ２－ｔ４≦Ｗ／２
を満足するように、第１のレーザパルスＬＰ１と第２のレーザパルスＬＰ２とのタイミングを調節することにより、第１のレーザパルスＬＰ１の予熱の効果が得られると考えられる。
　図１０のシミュレーションを行なった時のパルス幅、溶融深さ、シリコンウエハの厚さ等の条件が変化しても、図１０に示したグラフの増減傾向は維持される。従って、上述の条件式（１）は、シミュレーションを行なった条件に限定されることはない。
　上記実施例において、第１のレーザパルスＬＰ１の波長を短くしすぎると、レーザエネルギがシリコンウエハの極浅い領域で吸収されてしまい、深い領域を効率的に加熱することが困難になる。逆に、第１のレーザパルスＬＰ１の波長を長くしすぎると、レーザエネルギがシリコンウエハに吸収されなくなってしまう。第１のレーザパルスＬＰ１でシリコンウエハの低濃度層５６ａ（図２Ｂ）を効率的に加熱するために、その波長を５５０ｎｍ以上、９５０ｎｍ以下とすることが好ましい。
　波長５５０ｎｍの光は、シリコン基板の深さ１μｍ程度まで侵入する。このため、第１のレーザパルスＬＰ１の波長を５５０ｎｍにすると、深さ１μｍまでの領域を効率的に加熱することができる。深さ１μｍよりも深い領域は、熱伝導によって加熱される。第１のレーザパルスＬＰ１の波長を６５０ｎｍにすると、深さ３μｍ程度までの領域を効率的に加熱することができる。第１のレーザパルスＬＰ１の波長を７００ｎｍにすると、深さ５μｍ程度までの領域を効率的に加熱することができる。シリコン基板の厚さが１００μｍの場合、第１のレーザパルスＬＰ１の波長を９５０ｎｍよりも長くすると、シリコン基板を透過してしまうレーザエネルギが多くなる。
　深い低濃度層５６ａ（図２Ｂ）の不純物を活性化するために、半導体基板５０への、第１のレーザパルスＬＰ１の光侵入長を、半導体基板５０の第２の面５０Ｂから低濃度層５６ａの底面までの深さよりも長くすることが好ましい。また、半導体基板５０を透過してしまう無駄な光エネルギを少なくするために、第１のレーザパルスＬＰ１の光侵入長を、半導体基板５０の厚さより短くすることが好ましい。第１のレーザパルスＬＰ１の波長は、上記光侵入長を満たすように選択される。ここで、「光侵入長」は、光強度が１／ｅに減衰する距離を意味する。
　第１のレーザパルスＬＰ１の照射条件、具体的にはパルス幅及びパワー密度は、半導体基板の表面が溶融せず、かつ低濃度層５６ａ内の不純物の活性化が始まる条件とすることが好ましい。具体的には、低濃度層５６ａの底面の温度が、１２００Ｋを超える条件とすることが好ましい。
　第２のレーザパルスＬＰ２は、シリコンウエハの高濃度層５７ａ（図２Ｂ）を効率的に溶融させるために、シリコンに吸収されやすい緑色の波長成分を含むことが好ましい。なお、第１のレーザパルスＬＰ１の予熱の効果のため、緑色よりも長い波長の光も、シリコンに吸収されやすくなる。従って、第２のレーザパルスＬＰ２の波長を、波長１μｍ程度の赤外域としてもよい。赤外域の波長の光は、シリコン基板の深い領域まで侵入するため、第２のレーザパルスＬＰ２として緑色の波長域の光を用いた場合に比べて、より深い領域まで溶融する。
　上記実施例では、ＩＧＢＴの製造を例に取り上げたが、上記実施例による方法は、半導体基板の一方の面の表層部の不純物を活性化させ、かつ反対側の面の温度上昇を抑制することが望まれる半導体装置の製造に適用することが可能である。
　以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０　制御装置
２１　半導体レーザ発振器
２２　アッテネータ
２３　ビームエキスパンダ
２４　ホモジナイザ
２５　ダイクロイックミラー
２６　集光レンズ
２７　伝搬光学系
３１　固体レーザ発振器
３２　アッテネータ
３３　ビームエキスパンダ
３４　ホモジナイザ
３５　ベンディングミラー
４０　レーザパルスの入射領域
４１　ステージ
５０　半導体基板
５０Ｔ　第１の面
５０Ｂ　第２の面
５１　ｐ型のベース領域
５２　ｎ型のエミッタ領域
５３　ゲート電極
５４　ゲート絶縁膜
５５　エミッタ電極
５６　低濃度のｎ型のバッファ層
５６ａ　低濃度層
５７　ｐ型のコレクタ層
５７ａ　高濃度層
５８　コレクタ電極

Claims (6)

  1. 　第１の面に半導体素子が形成され、第２の面側の表層部に不純物が添加された半導体基板の、前記第２の面に、半導体レーザ発振器から出射され、第１のパルス幅を有する第１のレーザパルスを入射させる工程と、
    　前記第１のパルス幅の１／１０以下の第２のパルス幅を有する第２のレーザパルスを、前記第１のレーザパルスの入射領域に重ねて入射させる工程と
    を有し、
    　前記第１のレーザパルス及び前記第２のレーザパルスの入射によって上昇する前記第１の面の温度が、予め決められている許容上限値を超えないように、前記第１のレーザパルスの立下り時刻と、前記第１のレーザパルスの立上り時刻との時間軸上の相対位置関係が設定されている半導体装置の製造方法。
  2. 　前記第１のレーザパルスの立下りの時刻をｔ４、前記第２のレーザパルスの立上り時刻をｔ２、前記第１のパルス幅をＷとしたとき、
    －４Ｗ／５≦ｔ２－ｔ４≦Ｗ／２
    を満たす請求項１に記載の半導体装置の製造方法。
  3. 　前記半導体基板の前記第２の面側の表層部が、第１の深さまでアモルファス化しており、アモルファス化した領域に、相対的に高濃度で第１の不純物が注入されており、前記第１の深さより深い領域に、相対的に低濃度で第２の不純物が注入されており、
    　前記第２のレーザパルスの入射によって、前記アモルファス化した領域の溶融及び結晶化が生じることにより、前記第１の不純物が活性化し、前記第２の不純物は固相の状態で活性化する請求項１または２に記載の半導体装置の製造方法。
  4. 　前記第２のレーザパルスのレーザ光源は、第２高調波を射出する固体レーザ発振器である請求項３に記載の半導体装置の製造方法。
  5. 　前記第１のレーザパルスの波長は、前記半導体基板への光侵入長が、前記第２の面から前記第２の不純物が注入されている領域の底面までの深さよりも長くなるように選択されている請求項３または４に記載の半導体装置の製造方法。
  6. 　前記第１のレーザパルスの波長は、前記半導体基板への光侵入長が、前記半導体基板の厚さよりも短くなるように選択されている請求項３乃至５のいずれか１項に記載の半導体装置の製造方法。
PCT/JP2013/067255 2012-08-08 2013-06-24 半導体装置の製造方法 WO2014024589A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
EP13827989.8A EP2884522B1 (en) 2012-08-08 2013-06-24 Semiconductor device producing method
CN201380024316.8A CN104508796B (zh) 2012-08-08 2013-06-24 半导体装置的制造方法
KR1020147031393A KR20140143836A (ko) 2012-08-08 2013-06-24 반도체 장치의 제조방법
US14/613,775 US9653299B2 (en) 2012-08-08 2015-02-04 Semiconductor device producing method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012-176435 2012-08-08
JP2012176435A JP6245678B2 (ja) 2012-08-08 2012-08-08 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/613,775 Continuation US9653299B2 (en) 2012-08-08 2015-02-04 Semiconductor device producing method

Publications (1)

Publication Number Publication Date
WO2014024589A1 true WO2014024589A1 (ja) 2014-02-13

Family

ID=50067830

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/067255 WO2014024589A1 (ja) 2012-08-08 2013-06-24 半導体装置の製造方法

Country Status (7)

Country Link
US (1) US9653299B2 (ja)
EP (1) EP2884522B1 (ja)
JP (1) JP6245678B2 (ja)
KR (1) KR20140143836A (ja)
CN (1) CN104508796B (ja)
TW (1) TWI523083B (ja)
WO (1) WO2014024589A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI545627B (zh) * 2012-06-13 2016-08-11 Sumitomo Heavy Industries 半導體裝置的製造方法及雷射退火裝置
DE102014103749A1 (de) * 2013-12-18 2015-06-18 Rofin-Baasel Lasertech Gmbh & Co. Kg Verfahren und Vorrichtung zur Bearbeitung eines Werkstücks
TW201528379A (zh) * 2013-12-20 2015-07-16 Applied Materials Inc 雙波長退火方法與設備
JP6320799B2 (ja) * 2014-03-07 2018-05-09 住友重機械工業株式会社 半導体装置の製造方法
JP6338512B2 (ja) * 2014-11-17 2018-06-06 住友重機械工業株式会社 半導体装置の製造方法及びレーザアニール装置
JP6497903B2 (ja) * 2014-11-25 2019-04-10 住友重機械工業株式会社 レーザアニール装置
JP6771810B2 (ja) * 2015-04-20 2020-10-21 住友重機械工業株式会社 レーザ加工装置
JP6732371B2 (ja) * 2016-03-28 2020-07-29 住友重機械工業株式会社 レーザアニール装置
DE102016008509A1 (de) * 2016-07-13 2018-01-18 Siltectra Gmbh Laserkonditionierung von Festkörpern mit Vorwissen aus vorherigen Bearbeitungsschritten
JP2018107190A (ja) 2016-12-22 2018-07-05 トヨタ自動車株式会社 半導体装置の製造方法
CN109643646B (zh) 2017-03-29 2023-05-05 富士电机株式会社 半导体装置的制造方法
JP7091714B2 (ja) * 2018-03-01 2022-06-28 株式会社デンソー 半導体装置
EP3667704A1 (en) * 2018-12-13 2020-06-17 Laser Systems & Solutions of Europe Method for thermally processing a substrate and associated system
KR20230028284A (ko) * 2020-06-18 2023-02-28 스미도모쥬기가이고교 가부시키가이샤 레이저어닐링장치의 제어장치 및 레이저어닐링방법
CN112435921B (zh) * 2020-11-05 2024-05-17 北京华卓精科科技股份有限公司 一种功率器件的激光退火方法和激光退火系统
JP7470472B1 (ja) 2023-11-21 2024-04-18 株式会社第一塗料製造所 貼り箱用接着剤、貼り箱、及び、貼り箱の製造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136218A (ja) * 2003-10-30 2005-05-26 Sumitomo Heavy Ind Ltd 不純物活性化方法及びレーザ照射装置
JP2005223301A (ja) * 2003-06-24 2005-08-18 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法
WO2007015388A1 (ja) * 2005-08-03 2007-02-08 Phoeton Corp. 半導体装置の製造方法および半導体装置の製造装置
JP2007123300A (ja) * 2005-10-25 2007-05-17 Toyota Motor Corp 不純物活性化方法、レーザアニール装置、半導体装置とその製造方法
JP2008244446A (ja) * 2007-02-28 2008-10-09 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法
JP2009032858A (ja) 2007-07-26 2009-02-12 Sumitomo Heavy Ind Ltd ビーム照射装置、及び、レーザアニール方法
JP2010171057A (ja) 2009-01-20 2010-08-05 Denso Corp 半導体装置およびその製造方法
WO2011065094A1 (ja) * 2009-11-30 2011-06-03 株式会社日本製鋼所 レーザアニール装置およびレーザアニール方法
JP2012044121A (ja) * 2010-08-23 2012-03-01 Japan Steel Works Ltd:The 半導体デバイスの製造方法および製造装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004207691A (ja) * 2002-12-11 2004-07-22 Sharp Corp 半導体薄膜の製造方法、その製造方法により得られる半導体薄膜、その半導体薄膜を用いる半導体素子および半導体薄膜の製造装置
JP4373115B2 (ja) * 2003-04-04 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE102004030268B4 (de) 2003-06-24 2013-02-21 Fuji Electric Co., Ltd Verfahren zum Herstellen eines Halbleiterelements
US7491909B2 (en) 2004-03-31 2009-02-17 Imra America, Inc. Pulsed laser processing with controlled thermal and physical alterations
JP2006351659A (ja) * 2005-06-14 2006-12-28 Toyota Motor Corp 半導体装置の製造方法
JP5641965B2 (ja) * 2011-02-09 2014-12-17 住友重機械工業株式会社 レーザアニール方法及びレーザアニール装置
TWI545627B (zh) * 2012-06-13 2016-08-11 Sumitomo Heavy Industries 半導體裝置的製造方法及雷射退火裝置
JP5963701B2 (ja) * 2013-03-27 2016-08-03 住友重機械工業株式会社 半導体アニール装置及び温度測定方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005223301A (ja) * 2003-06-24 2005-08-18 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法
JP2005136218A (ja) * 2003-10-30 2005-05-26 Sumitomo Heavy Ind Ltd 不純物活性化方法及びレーザ照射装置
WO2007015388A1 (ja) * 2005-08-03 2007-02-08 Phoeton Corp. 半導体装置の製造方法および半導体装置の製造装置
JP2007123300A (ja) * 2005-10-25 2007-05-17 Toyota Motor Corp 不純物活性化方法、レーザアニール装置、半導体装置とその製造方法
JP2008244446A (ja) * 2007-02-28 2008-10-09 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法
JP2009032858A (ja) 2007-07-26 2009-02-12 Sumitomo Heavy Ind Ltd ビーム照射装置、及び、レーザアニール方法
JP2010171057A (ja) 2009-01-20 2010-08-05 Denso Corp 半導体装置およびその製造方法
WO2011065094A1 (ja) * 2009-11-30 2011-06-03 株式会社日本製鋼所 レーザアニール装置およびレーザアニール方法
JP2012044121A (ja) * 2010-08-23 2012-03-01 Japan Steel Works Ltd:The 半導体デバイスの製造方法および製造装置

Also Published As

Publication number Publication date
EP2884522A4 (en) 2016-05-11
JP2014036110A (ja) 2014-02-24
EP2884522B1 (en) 2019-04-10
TW201407672A (zh) 2014-02-16
US9653299B2 (en) 2017-05-16
US20150170918A1 (en) 2015-06-18
EP2884522A1 (en) 2015-06-17
CN104508796B (zh) 2017-07-11
KR20140143836A (ko) 2014-12-17
TWI523083B (zh) 2016-02-21
JP6245678B2 (ja) 2017-12-13
CN104508796A (zh) 2015-04-08

Similar Documents

Publication Publication Date Title
JP6245678B2 (ja) 半導体装置の製造方法
JP5641965B2 (ja) レーザアニール方法及びレーザアニール装置
KR101572717B1 (ko) 반도체장치의 제조방법 및 레이저어닐링장치
JP5105984B2 (ja) ビーム照射装置、及び、レーザアニール方法
JP6004765B2 (ja) 半導体装置の製造方法及びレーザアニール装置
WO2015133290A1 (ja) 半導体装置の製造方法
JP6000015B2 (ja) 半導体装置の製造方法
JP5500573B2 (ja) 半導体不純物の活性化方法
JP6143650B2 (ja) 半導体装置の製造方法及び半導体製造装置
JP2006156784A (ja) 半導体装置の製造方法及びレーザアニール装置
JP6338512B2 (ja) 半導体装置の製造方法及びレーザアニール装置
JP2012507878A (ja) プライミングおよび光束によって板状体の層を加熱するための方法および装置
JP6497903B2 (ja) レーザアニール装置
JP2014195004A (ja) 半導体素子の製造方法及び半導体素子の製造装置
JP6143591B2 (ja) 半導体装置の製造方法及び製造装置
CN115527883A (zh) 激光退火装置及激光退火方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13827989

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20147031393

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2013827989

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE