WO2014024404A1 - エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ - Google Patents

エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ Download PDF

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Definitions

  • the present invention relates to an epitaxial silicon wafer manufacturing method for forming an epitaxial layer on one surface of a silicon wafer and an epitaxial wafer obtained thereby.
  • An epitaxial silicon wafer is a wafer in which an epitaxial layer is grown by spraying a silicon source gas on one side of a silicon wafer serving as a substrate, and is used in a wide range of applications such as memory elements, logic elements, and imaging elements.
  • the flatness of the epitaxial silicon wafer is one of the important factors, and therefore an epitaxial silicon wafer having a high flatness is strongly demanded. Further, in order to make more semiconductor elements from one epitaxial silicon wafer, a flat shape is required for the entire surface of the wafer, particularly the edge portion (wafer end portion).
  • the edge exclusion area (Edge ⁇ Exclusion) when measuring the flatness (flatness) of the wafer surface is 3 mm from the wafer edge in the past, but now it has advanced to 2 mm, and further up to 1 mm Reduction is also being demanded.
  • FIG. 10 shows the film thickness profile of the epitaxial layer in the circumferential direction when 1 mm, 2 mm, and 3 mm are respectively inserted inward from the outer peripheral edge of the epitaxial wafer.
  • the epitaxial layer is thin in the peripheral portion of the ⁇ 100> orientation (the epitaxial surface peripheral region of about 1 to 3 mm from the outer peripheral edge of the epitaxial wafer), and the epitaxial layer is formed in the peripheral portion of the ⁇ 110> orientation. Is thick, and the film thickness of the epitaxial layer at the peripheral edge is periodically changed in the circumferential direction. This is because the growth rate of the epitaxial layer is slow at the peripheral portion of the ⁇ 100> orientation and the growth rate is fast at the peripheral portion of the ⁇ 110> orientation.
  • growth rate orientation dependency the property that the growth rate of the epitaxial layer at the peripheral portion of the epitaxial silicon wafer depends on the crystal orientation of the underlying silicon wafer is called growth rate orientation dependency.
  • Such growth rate orientation dependency becomes a cause of deterioration in flatness of the peripheral portion of the epitaxial silicon wafer. Furthermore, it can also be seen from FIG. 10A that the difference between the maximum value and the minimum value in the circumferential direction of the film thickness of the epitaxial layer increases as it approaches the outer peripheral edge of the epitaxial silicon wafer. This is because the growth rate orientation dependence of the epitaxial layer becomes stronger as it approaches the outer peripheral end.
  • the epitaxial layer growth rate depends on the crystal orientation as it approaches the outer peripheral edge, and the periodic change in the film thickness of the epitaxial layer greatly occurs in the peripheral direction. It is known that flattening in is more difficult as the outer edge is approached. This phenomenon also occurs when an epitaxial layer is grown on the (110) plane of a silicon wafer.
  • Patent Document 1 a method of increasing the flatness by mirror polishing the surface of the epitaxial layer after the formation of the epitaxial layer (Patent Document 1), or a raw material gas flow supplied when growing the epitaxial layer A method of adjusting the diameter in the radial direction (Patent Document 2) is known.
  • an object of the present invention is to provide a method for manufacturing an epitaxial silicon wafer having a high flatness at the peripheral edge and an epitaxial silicon wafer obtained thereby.
  • the present inventors have obtained the following knowledge. That is, when the crystal plane of the plane to be epitaxially grown is the (100) plane or the (110) plane, the above-described growth rate orientation dependency can be expressed, but the chamfered width at the end of the plane to be grown is conventionally used. It has been found that the growth rate orientation dependency can be suppressed by making the thickness 200 ⁇ m or less narrower than the range to be formed. If an epitaxial layer is grown on such a silicon wafer, it is possible to obtain an epitaxial silicon wafer having a high degree of flatness at the peripheral portion while suppressing the growth rate orientation dependency. Based on such knowledge, the present inventors have completed the present invention.
  • An epitaxial silicon wafer manufacturing method includes: An epitaxial layer is formed on the one side of a silicon wafer having a (100) plane or (110) plane orientation on one side and a chamfering width of the end on the one side being 200 ⁇ m or less.
  • the film thickness of the epitaxial layer in the central portion of the silicon wafer is 2 to 10 ⁇ m.
  • a chamfering width of an end portion on one side of the silicon wafer is 100 ⁇ m or more.
  • the chamfer width of the end portion on the other surface side of the silicon wafer is 300 to 400 ⁇ m.
  • the PV value defined below is preferably controlled to 12.5 or less on the surface of the epitaxial layer.
  • the PV value is the value obtained by subtracting the minimum value from the maximum value (nm) of the average value for each crystal orientation of ESFQR in which the edge exclusion region is 1 mm, and the film thickness of the epitaxial layer at the center of the silicon wafer. The value is divided by the thickness ( ⁇ m).
  • the epitaxial silicon wafer according to the present invention is A silicon wafer in which the surface orientation of one side is the (100) plane or the (110) plane, and the chamfer width of the end on the one side is 200 ⁇ m or less;
  • a PV value defined below is 12.5 or less on the surface of the epitaxial layer.
  • the PV value is the value obtained by subtracting the minimum value from the maximum value (nm) of the average value for each crystal orientation of ESFQR in which the edge exclusion region is 1 mm, and the film thickness of the epitaxial layer at the center of the silicon wafer. The value is divided by the thickness ( ⁇ m).
  • the thickness of the epitaxial layer at the center of the silicon wafer is 2 to 10 ⁇ m.
  • the epitaxial silicon wafer according to the present invention preferably has a chamfer width of 300 to 400 ⁇ m at the end of the other side of the silicon wafer.
  • the chamfering width of the end of the surface of the silicon wafer to be epitaxially grown is 200 ⁇ m or less and the epitaxial layer is formed after that, the growth rate orientation dependency can be suppressed, and the flatness at the peripheral portion can be reduced.
  • a method for producing a high epitaxial silicon wafer and an epitaxial silicon wafer obtained thereby can be provided.
  • FIG. 2A and 2B are views for explaining ESFQR on the surface of an epitaxial silicon wafer according to an embodiment of the present invention
  • FIG. 2A is a top view of the epitaxial silicon wafer
  • FIG. 2B is a top view of the epitaxial silicon wafer
  • FIG. 2B is a cross-sectional view taken along line II in FIG. is there.
  • (A) is a graph which shows the relationship between the angle from a reference
  • (B) is a graph which made (A) 45 degree
  • (A) is a graph showing the relationship between the angle from the reference crystal orientation and ESFQR in Examples 2 and 8 and Comparative Example 8, and (B) is a graph in which (A) is periodic by 45 degrees. .
  • it is a graph which shows the relationship between the angle from a reference
  • Example 6 is a graph showing the relationship between the chamfering width A1 of the front surface of the silicon wafer and the PV value in Examples 1 to 12 and Comparative Examples 1 to 12.
  • Example 4 10 and Comparative Examples 4 and 10
  • it is a graph which shows the relationship between the angle from a reference
  • (A) is a graph which shows the film thickness in 1 mm from an outer periphery end.
  • (B) is a graph showing the film thickness at 2 mm from the outer peripheral edge
  • (C) is a graph in which (A) is cycled 45 degrees, and the relative value of the film thickness at 0 degrees is used
  • (D) Is a graph in which (B) is cycled 45 degrees as in (C) and relative values are used.
  • Examples 4 and 10 and Comparative Examples 4 and 10 it is a graph showing the relationship between the angle from the reference crystal orientation and the ESFQR of the epitaxial wafer surface,
  • (A) is a graph showing ESFQR at 1 mm from the outer peripheral edge
  • (B) is a graph showing ESFQR at 1.5 mm from the outer peripheral edge
  • (C) is a graph obtained by periodicizing (A) by 45 degrees
  • (D) is a graph obtained by periodicizing (B) by 45 degrees. is there.
  • (A) is a graph showing the relationship between the angle from the reference crystal orientation and the film thickness of the epitaxial layer in Comparative Example 7,
  • B) is a top view showing the crystal orientation of a silicon wafer serving as a substrate.
  • a silicon wafer 2 to be a substrate is produced.
  • A1 of the silicon wafer 2 is 200 ⁇ m.
  • Chamfer so that it becomes as follows.
  • the crystal plane of the front surface 23 of the silicon wafer 2 is the (100) plane.
  • the surface on which the epitaxial layer is mainly grown is referred to as the “front surface” of the silicon wafer, and the opposite surface is referred to as the “back surface” of the silicon wafer.
  • the chamfering width of the front and back surfaces of the silicon wafer 2 can be controlled by an arbitrary method.
  • a silicon wafer sliced from a silicon ingot may be chamfered with a chamfering grindstone coated with diamond on the end surface of the silicon wafer.
  • the epitaxial layer 3 is formed on the front surface 23 which is one side of the silicon wafer 2 to obtain the epitaxial silicon wafer 1.
  • the epitaxial growth conditions for forming the epitaxial layer 3 on the front surface 23 of the silicon wafer 2 are not particularly limited.
  • a silicon wafer is placed horizontally in a susceptor with the wafer front and back surfaces being horizontal.
  • hydrogen gas is supplied into the chamber and hydrogen baking is performed at a temperature of about 1150 ° C. for about 60 seconds.
  • carrier gas H 2 gas
  • silicon source gas Sicon tetrachloride, monosilane (SiH 4 ), trichlorosilane (SiHCl 3 ), dichlorosilane (SiH 2 Cl 2 ), etc.
  • dopant gas diborane (B 2 H) 6 ), phosphine (PH 3 ), etc.
  • the epitaxial layer 3 is grown on the front surface 23 of the silicon wafer 2 with reference to FIGS. 1A and 1B, the growth rate of the epitaxial layer 3 is increased at the peripheral edge portion 11. The cause depending on the crystal orientation will be described.
  • the inventors of the present invention have focused on the fact that the growth rate orientation dependency of the above-described epitaxial layer is because the epitaxial growth rate in the bevel region 22 differs for each crystal orientation. That is, the epitaxial growth rate in the ⁇ 100> -oriented bevel region 22 is faster than the epitaxial growth rate in the ⁇ 110> -oriented bevel region 22. This is presumably due to the following phenomenon. As shown in FIG. 1A, the epitaxial layer 3 formed in the chamfered portion of the bevel region 22 with the ⁇ 100> orientation has a (110) plane with a high growth rate, and the epitaxial growth at this portion is promoted.
  • the epitaxial layer 3 formed in the chamfered portion of the ⁇ 110> -oriented bevel region 22 has a (311) plane and a (111) plane with a slow growth rate. Therefore, as a result of suppressing the epitaxial growth at this portion, the growth of the epitaxial layer 3 on the edge region 21 of the front surface 23 is promoted. As a result, the thickness of the epitaxial layer 3 on the edge region 21 of the front surface 23 is considered to be thin in the ⁇ 100> direction and thick in the ⁇ 110> direction.
  • the film thickness of the epitaxial layer 3 in the peripheral portion 11 periodically changes in the circumferential direction depending on the crystal orientation.
  • the object of the present invention is to minimize this periodic change.
  • the present inventors reduce the area of the epitaxial layer 3 on the bevel region 22 by reducing the chamfering width A1 of the bevel region 22 on the front surface 23 side, and the above-described epitaxial layer of the epitaxial layer is reduced. It was found that the growth rate orientation dependence can be suppressed. Therefore, by forming the epitaxial layer 3 on the front surface 23 side of the silicon wafer 2 in which the chamfering width A1 of the end portion on the front surface 23 side is set to 200 ⁇ m or less and smaller than the conventional chamfering width, the growth rate is increased. The orientation dependency is suppressed, and the epitaxial silicon wafer 1 having a high flatness can be obtained even in the peripheral portion 11. On the other hand, when A1 is more than 200 ⁇ m, the growth rate orientation dependency suppressing action is weakened.
  • the crystal plane of the front surface 23 of the silicon wafer 2 is the (100) plane, but may be a (110) plane.
  • the growth rate orientation dependence of the film thickness of the epitaxial layer 3 is 90 ° cycle, and in the case of the (110) plane, the growth rate orientation dependency is different only in the 180 ° cycle.
  • the film thickness of the epitaxial layer 3 in the peripheral portion 11 in the ⁇ 110> orientation and the ⁇ 100> orientation assumes the same value at all four locations, respectively.
  • the film thickness varies even in the same crystal orientation because the silicon wafer 2 cannot be accurately placed in the center with respect to the susceptor. Even if such variations exist, if the average value is taken at a 45-degree cycle, the film thickness can be accurately evaluated for each crystal orientation. Taking an average value at a cycle of 45 degrees means that FIG.
  • 2 (A) is divided into four categories of 0 degrees to 45 degrees, 90 degrees to 135 degrees, 180 degrees to 225 degrees, 270 degrees to 315 degrees, and 45 degrees to It is to take the average value of the total film thickness of a total of 8 sections, including 4 sections obtained by inverting 90 degrees, 135 degrees to 180 degrees, 225 degrees to 270 degrees, and 315 degrees to 360 degrees (hereinafter, This is called “45 degree periodicity”). By doing so, even if there is a variation in film thickness in the same crystal orientation, the influence of the variation can be minimized (FIG. 2B). In FIGS. 2A and 2B, the vertical axis is the thickness of the epitaxial layer at the peripheral portion.
  • ESFQR has the same periodicity, and the same period of 45 degrees is possible.
  • 0 degree which is the ⁇ 110> azimuth is the maximum value
  • azimuths other than the ⁇ 110> azimuth are the minimum values.
  • ESFQR Error flatness metric, Sector based, Front surface referenced, Site Front ⁇ ⁇ least sQuaresRange
  • ESFQR indicates the flatness obtained by measuring the SFQR in the fan-shaped region (FIG. 3, sector 51) formed in the peripheral portion 11. It is an index, and a smaller value means higher flatness.
  • ESFQR in this specification uses a flatness measuring instrument (KLA-Tencor: Wafer Sight), the measurement exclusion area (edge exclusion area 52) is 1 mm, the wafer circumference is divided into 72 at intervals of 5 degrees, and the sector length A value measured in a sector where D is 30 mm is used.
  • SFQR Site Front least sQuaresRange
  • This SFQR is a value evaluated for each site expressed as the sum of absolute values of the maximum displacement amounts on the + side and ⁇ side from the reference plane obtained by the least square method within the set site. . (Fig. 3 (A), (B))
  • PV (Peak Valley) value is defined using the ESFQR.
  • the value (nm) obtained by subtracting the minimum value from the maximum value among the average values for each crystal orientation of the ESFQR with the edge exclusion region 52 of 1 mm (nm) is the film thickness of the epitaxial layer ( The value divided by ⁇ m) is defined as the PV value.
  • the PV value is an index indicating the flatness of the peripheral edge portion 11 of the epitaxial silicon wafer 1 while taking into account the film thickness of the epitaxial layer 3 to be grown. The lower the value, the higher the flatness of the peripheral edge portion 11. That is, the thickness variation is small.
  • the growth rate orientation dependency can be suppressed by setting the chamfering width A1 on the front surface 23 side of the silicon wafer 2 to 200 ⁇ m or less.
  • the PV value is 12.5.
  • An epitaxial silicon wafer 1 having high flatness at the peripheral edge as described below can be obtained. This is because the fluctuation range of the ESFQR in the circumferential direction is small in both cases of 1 mm and 1.5 mm from the outer peripheral edge of the wafer, and the position where the growth rate orientation dependency appears has moved to the outer peripheral side of the wafer. This is because the growth rate orientation dependency itself is not reduced.
  • the growth rate orientation dependency can be suppressed as the chamfering width A1 on the front surface 23 side of the silicon wafer 2 is reduced.
  • the epitaxial wafer 1 is cracked or chipped during handling or transportation.
  • the chamfering width A1 on the front surface 23 side of the silicon wafer 2 is preferably 100 ⁇ m or more.
  • the chamfering width A2 on the back surface 24 side of the silicon wafer 2 is preferably 300 to 400 ⁇ m. Since A2 does not affect the growth rate orientation dependency when the epitaxial layer 3 is grown, it is possible to suppress the generation of cracks and chips during the transport of the epitaxial silicon wafer 1 by setting the chamfer width wider than A1. . Furthermore, the chamfering width A2 on the back surface is desirably 300 to 400 ⁇ m for growing the epitaxial layer 3 or for heat treatment when manufacturing a device using the epitaxial wafer 1.
  • the film thickness of the epitaxial layer 4 at the center of the silicon wafer 2 is preferably 2 to 10 ⁇ m.
  • the thickness of the epitaxial layer 4 is 2 ⁇ m or more, when the chamfering width A1 is widened, the deterioration of the flatness of the peripheral edge due to the growth rate orientation dependency appears remarkably, so the present invention is particularly effective.
  • the present invention is effective in that the growth rate orientation dependency in the peripheral portion can be suppressed, but there is a risk that the generation of crown (swelling of the epitaxial layer in the peripheral portion) may occur due to a different factor. There is.
  • the epitaxial wafer 1 obtained by the manufacturing method described so far includes a silicon wafer 2 serving as a substrate and an epitaxial layer 3 formed on a front surface 23 which is one side of the silicon wafer 2.
  • the crystal plane of the front surface 23 of the silicon wafer 2 is the (100) plane or the (100) plane, and the chamfering width length A1 on the front surface 23 side is 200 ⁇ m or less.
  • the aforementioned PV value, which is an index of the flatness of the peripheral edge portion 11 of the epitaxial silicon wafer 1, is 12.5 or less.
  • the film thickness of the epitaxial layer 3 of the epitaxial wafer 1 according to the present invention is preferably 2 to 10 ⁇ m.
  • the epitaxial wafer 1 according to the present invention preferably has a chamfer width A2 on the back surface 24 side of 300 to 400 ⁇ m.
  • Example 1 A p-type silicon wafer having a diameter of 300 mm and a thickness of 775 ⁇ m and chamfered to a chamfering width A1 of the end on the front surface side of 130 ⁇ m was produced.
  • the crystal plane of the front surface of the silicon wafer is the (100) plane, and the chamfering width A2 of the back surface is 350 ⁇ m.
  • This silicon wafer is placed on a susceptor in a single-wafer epitaxial apparatus, hydrogen gas is supplied into the chamber and hydrogen baking is performed at a temperature of 1130 ° C. for 30 seconds, and then hydrogen gas as a carrier gas
  • a silicon source gas trichlorosilane
  • a dopant gas diborane
  • An epitaxial layer having a thickness of 2 ⁇ m at the center was formed as an epitaxial silicon wafer.
  • the ESFQR of the front surface was measured for the fabricated epitaxial silicon wafer using a Wafer Sight manufactured by KLA-Tencor. At this time, the edge exclusion region (Edge Exclusion) was 1 mm, the sector length was 30 mm, and the number of sectors was 72.
  • Example 2 to 12 and Comparative Examples 1 to 12 An epitaxial silicon wafer was produced in the same manner as in Example 1 except that the chamfering width A1 at the end on the front surface side and / or the film thickness of the epitaxial layer was changed to the values shown in Table 1.
  • Table 1 shows the PV values and ESFQR maximum values of the epitaxial silicon wafers of Examples 1 to 12 and Comparative Examples 1 to 12.
  • FIG. 4A shows ESFQR measurement results for Examples 1 and 7 and Comparative Example 7.
  • FIG. 4B is a graph in which FIG. 4A is cycled 45 degrees.
  • FIG. 5 (A) shows ESFQR measurement results for Examples 2 and 8 and Comparative Example 8.
  • FIG. 5B is a graph in which FIG. 5A is cycled 45 degrees.
  • FIG. 6 is a graph showing the circumferential profile of the film thickness of the epitaxial layer at the peripheral edge of the epitaxial wafer (position 1 mm inside from the outer peripheral edge of the epitaxial wafer) for Examples 2 and 8 and Comparative Example 8 in the same manner.
  • FIG. 7 shows the relationship of the PV value to the chamfering width A1 on the front surface side of Examples 1 to 12 and Comparative Examples 1 to 12.
  • FIG. 8C is a graph using the relative value when FIG. 8A is cycled 45 degrees and the film thickness at 0 degree is set to 1, and FIG. 8D is also similar to FIG. It is a graph in which B) is cycled 45 degrees and relative values are used.
  • FIG. 9A and 9B show the measurement results of ESFQR in Examples 4 and 10 and Comparative Examples 4 and 10 at positions 1 mm and 1.5 mm inside from the outer peripheral edge of the epitaxial wafer, respectively.
  • FIG. 9C is a graph in which FIG. 9A is cycled 45 degrees
  • FIG. 9D is also a graph in which FIG. 9B is cycled 45 degrees.
  • the variation in flatness becomes smaller as the length A1 of the chamfer width on the front surface side is shorter.
  • FIG. 6 also shows that the shorter the A1 is, the more the growth rate orientation dependency can be suppressed, and the circumferential variation in the thickness of the epitaxial layer at the peripheral portion can be suppressed.
  • the chamfering width of the end of the surface of the silicon wafer to be epitaxially grown is 200 ⁇ m or less and the epitaxial layer is formed after that, the growth rate orientation dependency can be suppressed, and the flatness at the peripheral portion can be reduced.
  • a method for producing a high epitaxial silicon wafer and an epitaxial silicon wafer obtained thereby can be provided.

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Abstract

【課題】周縁部における平坦度が高いエピタキシャルシリコンウェーハの製造方法およびこれにより得られるエピタキシャルシリコンウェーハを提供する。 【解決手段】おもて面２３の面方位が（１００）面または（１１０）面であり、おもて面２３側の端部の面取り幅Ａ１が２００μｍ以下であるシリコンウェーハ２のおもて面２３上にエピタキシャル層３を形成することを特徴とするエピタキシャルシリコンウェーハの製造方法。

Description

エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
　本発明は、シリコンウェーハの片面上にエピタキシャル層を形成するエピタキシャルシリコンウェーハの製造方法およびこれにより得られるエピタキシャルウェーハに関する。
　エピタキシャルシリコンウェーハは、基板となるシリコンウェーハの片面にシリコンソースガスを吹き付けてエピタキシャル層を成長させたウェーハであり、メモリー系素子、ロジック系素子、撮像素子などの幅広い用途に使用されている。
　これらの半導体素子の集積度の向上のためには、エピタキシャルシリコンウェーハの平坦度は重要な要素の一つであるため、平坦度の高いエピタキシャルシリコンウェーハが強く求められている。さらに、エピタキシャルシリコンウェーハ１枚からより多くの半導体素子を作るためにも、ウェーハの全面、特にエッジ部（ウェーハ端部）まで平坦な形状が要求されるようになってきている。ウェーハ面のフラットネス（平坦度）を測定するときのエッジ除外領域（Edge Exclusion）は、従来、ウェーハエッジから３ｍｍであったものが、現状では、２ｍｍへと進んでおり、さらには１ｍｍまでの縮小化も要求されつつある。
　ここで、図１０（Ａ），（Ｂ）を用いて、シリコンウェーハの（１００）面上にエピタキシャル層を成長させた場合のエピタキシャル層の膜厚分布について説明する。
　図１０（Ｂ）に示した＜１１０＞方位を基準結晶方位とする。図１０（Ｂ）における＜１１０＞方位は、図１０（Ａ）において、０度（３６０度），９０度，１８０度，２７０度に対応し、図１０（Ｂ）における＜１００＞方位は、図１０（Ａ）における４５度，１３５度，２２５度，３１５度に対応する。また、図１０（Ａ）では、エピタキシャルウェーハの外周端から内側にそれぞれ１ｍｍ，２ｍｍ，３ｍｍ入ったところの周方向のエピタキシャル層の膜厚プロファイルを示している。
　図１０（Ａ）からわかるように、＜１００＞方位の周縁部（エピタキシャルウェーハの外周端から１～３ｍｍ程度のエピタキシャル表面周辺領域）ではエピタキシャル層が薄く、＜１１０＞方位の周縁部ではエピタキシャル層が厚く、周縁部におけるエピタキシャル層の膜厚に周方向で周期的な変化が生じている。これは、＜１００＞方位の周縁部ではエピタキシャル層の成長速度が遅く、＜１１０＞方位の周縁部では成長速度が速いためである。このように、エピタキシャルシリコンウェーハの周縁部でのエピタキシャル層の成長速度が下地となるシリコンウェーハの結晶方位に依存する性質は成長速度方位依存性と呼ばれる。かかる成長速度方位依存性が、エピタキシャルシリコンウェーハの周縁部の平坦度悪化の要因となる。さらに、エピタキシャルシリコンウェーハの外周端に近づくほど、エピタキシャル層の膜厚の周方向での最大値と最小値の差が大きくなることも図１０（Ａ）からわかる。これは、エピタキシャル層の成長速度方位依存性が外周端に近づくほど強いからである。
　このように、エピタキシャルシリコンウェーハの周縁部では、外周端に近づくほどエピタキシャル層の成長速度が結晶方位に依存して、エピタキシャル層の膜厚に周方向で周期的な変化が大きく生じるため、周縁部における平坦化は、特に外周端に近づくほど困難であることが知られている。この現象は、シリコンウェーハの（１１０）面上にエピタキシャル層を成長させる場合にも生じる。
　これまで、エピタキシャル層表面の平坦化については、エピタキシャル層の形成後に該エピタキシャル層表面を鏡面研磨して平坦度を高める方法（特許文献１）や、エピタキシャル層を成長させるときに供給する原料ガス流れを径方向に調整する方法（特許文献２）などが知られている。
特開平４－１２２０２３号公報 特開２０００－２６９１４７号公報
　しかしながら、特許文献１に記載の製造方法では、エピタキシャル層表面を鏡面研磨する工程を追加する必要があるため製造コストの上昇を招き、さらに研磨加工によるエピタキシャル層への加工ダメージのおそれもある。また、エピタキシャル層表面への鏡面研磨は基本的に面内均一に等量の研磨が行われるため、周方向の成長速度方位依存性はほとんど抑制できない。特許文献２に記載の方法では、エピタキシャル層の径方向の膜厚分布を調整することはできるものの、周方向の膜厚分布を調整することはできず、成長速度方位依存性による周縁部における平坦度の悪化を改善することはできない。
　そこで本発明は、上記課題に鑑み、周縁部における平坦度が高いエピタキシャルシリコンウェーハの製造方法およびこれにより得られるエピタキシャルシリコンウェーハを提供することを目的とする。
　上述の目的を達成すべく本発明者らは鋭意検討を重ねた結果、以下に述べる知見を得た。
　すなわち、エピタキシャル成長させる面の結晶面が（１００）面または（１１０）面である場合、既述の成長速度方位依存性が発現しうるが、成長させる面側の端部の面取り幅を、従来使用される範囲よりも狭い２００μｍ以下にすることで成長速度方位依存性を抑制できることを見出した。このようなシリコンウェーハ上にエピタキシャル層を成長させれば、成長速度方位依存性を抑制して周縁部における平坦度の高いエピタキシャルシリコンウェーハを得られる。本発明者らはこのような知見に基づき、本発明を完成させるに至った。
　本発明の要旨構成は以下のとおりである。
　本発明によるエピタキシャルシリコンウェーハの製造方法は、
　片面の面方位が（１００）面または（１１０）面であり、該片面側の端部の面取り幅が２００μｍ以下であるシリコンウェーハの、前記片面上にエピタキシャル層を形成することを特徴とする。
　また、本発明によるエピタキシャルシリコンウェーハの製造方法は、前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚が２～１０μｍであることが好ましい。
　また、本発明によるエピタキシャルシリコンウェーハの製造方法は、前記シリコンウェーハの前記片面側の端部の面取り幅が１００μｍ以上であることが好ましい。
　また、本発明によるエピタキシャルシリコンウェーハの製造方法は、前記シリコンウェーハの他面側の端部の面取り幅が３００～４００μｍであることが好ましい。
　また、本発明によるエピタキシャルシリコンウェーハの製造方法は、前記エピタキシャル層の表面において、下記に定義されるＰＶ値を１２．５以下に制御することが好ましい。
　　　　　　　　　　　　　　　　記
　ＰＶ値は、エッジ除外領域を１ｍｍとしたＥＳＦＱＲの、結晶方位ごとの平均値のうち、最大値から最小値を差し引いた値（ｎｍ）を、前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚（μｍ）で除した値とする。
　また、本発明によるエピタキシャルシリコンウェーハは、
　片面の面方位が（１００）面または（１１０）面であり、該片面側の端部の面取り幅が２００μｍ以下であるシリコンウェーハと、
　該シリコンウェーハの前記片面上に形成されたエピタキシャル層と、を有するエピタキシャルシリコンウェーハであって、
　前記エピタキシャル層の表面において、下記に定義されるＰＶ値が１２．５以下であることを特徴とする。
　　　　　　　　　　　　　　　　記
　ＰＶ値は、エッジ除外領域を１ｍｍとしたＥＳＦＱＲの、結晶方位ごとの平均値のうち、最大値から最小値を差し引いた値（ｎｍ）を、前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚（μｍ）で除した値とする。
　また、本発明によるエピタキシャルシリコンウェーハは、前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚が２～１０μｍであることが好ましい。
　また、本発明によるエピタキシャルシリコンウェーハは、前記シリコンウェーハの他面側の端部の面取り幅が３００～４００μｍであることが好ましい。
　本発明によれば、シリコンウェーハのエピタキシャル成長させる面の端部の面取り幅を２００μｍ以下にし、その後にエピタキシャル層を形成したので、成長速度方位依存性を抑制することができ、周縁部における平坦度が高いエピタキシャルシリコンウェーハの製造方法およびこれにより得られるエピタキシャルシリコンウェーハを提供できる。
本発明の一実施形態に従うシリコンウェーハの（１００）面上にエピタキシャル層を形成したエピタキシャルシリコンウェーハの模式図であり、（Ａ）は＜１００＞方位に沿った断面図であり、（Ｂ）は＜１１０＞方位に沿った断面図である。 （Ａ）は、本発明の一実施形態に従うエピタキシャルシリコンウェーハの基準結晶方位からの角度とエピタキシャル層の膜厚との関係を示す図であり、（Ｂ）は、（Ａ）を４５度周期化した図である。 本発明の一実施形態に従うエピタキシャルシリコンウェーハの表面におけるＥＳＦＱＲを説明するための図であり、（Ａ）はエピタキシャルシリコンウェーハの上面図であり、（Ｂ）は（Ａ）におけるＩ－Ｉ断面図である。 （Ａ）は、実施例１，７および比較例７において、基準結晶方位からの角度とＥＳＦＱＲとの関係を示すグラフであり、（Ｂ）は、（Ａ）を４５度周期化したグラフである。 （Ａ）は、実施例２，８および比較例８において、基準結晶方位からの角度とＥＳＦＱＲとの関係を示すグラフであり、（Ｂ）は、（Ａ）を４５度周期化したグラフである。 実施例２，８および比較例８において、基準結晶方位からの角度とエピタキシャル層の膜厚との関係を示すグラフである。 実施例１～１２および比較例１～１２におけるシリコンウェーハのおもて面の面取り幅Ａ１とＰＶ値との関係を示すグラフである。 実施例４，１０および比較例４，１０において、基準結晶方位からの角度とエピタキシャル層の膜厚との関係を示すグラフであり、（Ａ）は外周端から１ｍｍにおける膜厚を示すグラフであり、（Ｂ）は外周端から２ｍｍにおける膜厚を示すグラフであり、（Ｃ）は（Ａ）を４５度周期化し、さらに０度における膜厚の相対値を用いたグラフであり、（Ｄ）は（Ｃ）と同様に（Ｂ）を４５度周期化してさらに相対値を用いたグラフである。 実施例４，１０および比較例４，１０において、基準結晶方位からの角度とエピタキシャルウェーハ表面のＥＳＦＱＲとの関係を示すグラフであり、（Ａ）は外周端から１ｍｍにおけるＥＳＦＱＲを示すグラフであり、（Ｂ）は外周端から１．５ｍｍにおけるＥＳＦＱＲを示すグラフであり、（Ｃ）は（Ａ）を４５度周期化したグラフであり、（Ｄ）は（Ｂ）を４５度周期化したグラフである。 従来知られたエピタキシャル層の成長速度方位依存性を説明する図であり、（Ａ）は、比較例７における基準結晶方位からの角度とエピタキシャル層の膜厚との関係を示すグラフであり、（Ｂ）は、基板となるシリコンウェーハの結晶方位を示す上面図である。
　以下、図１～９を参照しつつ本発明の一実施形態に従うエピタキシャルシリコンウェーハ１およびその製造方法を説明する。なお、基準とする結晶方位は図１０（Ａ），（Ｂ）を用いて既述した＜１１０＞方位と同様である。
　まず、図１（Ａ）を用いて、本発明の一実施形態に従うエピタキシャルシリコンウェーハ１の製造方法を説明する。まず、基板となるシリコンウェーハ２を作製する。シリコンウェーハ２のベベル領域２２において、おもて面２３側の端部の面取り幅をＡ１とし、裏面２４側の端部の面取り幅をＡ２とすると、本実施形態ではシリコンウェーハ２のＡ１は２００μｍ以下となるように面取りを行う。また、本実施形態では、シリコンウェーハ２のおもて面２３の結晶面は（１００）面である。なお、本明細書においては、上記のとおり、シリコンウェーハのうち、主にエピタキシャル層を成長させる面をシリコンウェーハの「おもて面」、その反対側の面をシリコンウェーハの「裏面」という。
　ここで、シリコンウェーハ２の表裏面の面取り幅は任意の方法により制御することができる。例えば、シリコンインゴッドからスライスされたシリコンウェーハに対して、シリコンウェーハの端面をダイヤモンドでコートされた面取り砥石などで面取りすればよい。
　次に、シリコンウェーハ２の片面であるおもて面２３上にエピタキシャル層３を形成してエピタキシャルシリコンウェーハ１を得る。シリコンウェーハ２のおもて面２３の上にエピタキシャル層３を形成するエピタキシャル成長条件は、特に限定されない。例えば、シリコンウェーハをサセプタ内に、ウェーハ表裏面を水平にして横置きする。次に、シリコンウェーハの表面の自然酸化膜やパーティクルの除去を目的として、チャンバ内に水素ガスを供給し、１１５０℃程度の温度で６０秒間程度の水素ベークを行う。その後、キャリアガス（Ｈ２ガス）、シリコンソースガス（４塩化けい素、モノシラン（ＳｉＨ４）、トリクロロシラン（ＳｉＨＣｌ３）、ジクロルシラン（ＳｉＨ２Ｃｌ２）など）、ドーパントガス（ジボラン（Ｂ２Ｈ６）、フォスフィン（ＰＨ３）など）をチャンバ内に供給し、チャンバ温度１０００℃～１１５０℃で加熱したシリコンウェーハの表面に、成長速度が１～３μｍ／分となるようにエピタキシャル成長させることができる。
　ここで、図１（Ａ），（Ｂ）を用いて、シリコンウェーハ２のおもて面２３にエピタキシャル層３を成長させるときに、エピタキシャル層３の成長速度が周縁部１１でシリコンウェーハ２の結晶方位に依存する原因を説明する。
　本発明者らは、既述のエピタキシャル層の成長速度方位依存性は、ベベル領域２２でのエピタキシャル成長速度が結晶方位ごとに異なるためであることに着目した。すなわち、＜１００＞方位のベベル領域２２でのエピタキシャル成長速度は、＜１１０＞方位のベベル領域２２でのエピタキシャル成長速度よりも速い。これは、以下の現象によるものと推測される。図１（Ａ）に示すように、＜１００＞方位のベベル領域２２の面取り部に形成されるエピタキシャル層３には成長速度が速い（１１０）面が存在し、この部位でのエピタキシャル成長が促進される結果、おもて面２３のエッジ領域２１上のエピタキシャル層３の成長が抑制される。一方、図１（Ｂ）に示すように、＜１１０＞方位のベベル領域２２の面取り部に形成されるエピタキシャル層３には、成長速度が遅い（３１１）面および（１１１）面が存在する。そのため、この部位でのエピタキシャル成長が抑制される結果、おもて面２３のエッジ領域２１上のエピタキシャル層３の成長が促進されてしまう。その結果、おもて面２３のエッジ領域２１上のエピタキシャル層３の膜厚は、＜１００＞方位では薄く、＜１１０＞方位では厚くなるものと考えられる。
　こうして、図２（Ａ）に示すように、結晶方位によって周縁部１１のエピタキシャル層３の膜厚には周方向で周期的な変化が生じる。本発明は、この周期的な変化を極力小さくすることを目的とするものである。
　ここで、本発明者らは、ベベル領域２２の、おもて面２３側の面取り幅Ａ１を狭くすることにより、ベベル領域２２上のエピタキシャル層３の領域が縮小され、既述のエピタキシャル層の成長速度方位依存性を抑制できることを見出した。したがって、おもて面２３側の端部の面取り幅Ａ１を２００μｍ以下と、従来の面取り幅よりも狭くしたシリコンウェーハ２のおもて面２３側にエピタキシャル層３を形成することにより、成長速度方位依存性を抑制し、周縁部１１においても平坦度の高いエピタキシャルシリコンウェーハ１を得ることができる。一方、Ａ１が２００μｍ超であると、成長速度方位依存性の抑制作用は薄れてしまう。
　なお、上記実施形態ではシリコンウェーハ２のおもて面２３の結晶面は（１００）面であったが、（１１０）面であってもよい。（１００）面の場合、エピタキシャル層３の膜厚の成長速度方位依存性は９０度周期であり、（１１０）面の場合は成長速度方位依存性が１８０度周期である点でのみ異なる。Ａ１を２００μｍ以下とすることで成長速度方位依存性を抑制することができ、同様の効果が得られる。
　次に、Ａ１を２００μｍ以下としたシリコンウェーハ２上にエピタキシャル層３を成長させることにより得られる、エピタキシャルシリコンウェーハ１の周縁部１１の平坦性の評価手法について説明する。
　図２（Ａ）では、＜１１０＞方位および＜１００＞方位での周縁部１１のエピタキシャル層３の膜厚は、それぞれ４箇所全てで同じ値をとるとする、理論的な周方向の周期性の例を説明した。しかし実際には、サセプタに対してシリコンウェーハ２を正確に中央に載置できないなどの理由で、同じ結晶方位でも膜厚にはばらつきが発生する。かかるばらつきが存在しても、４５度周期で平均値を取った値とすると、結晶方位ごとに膜厚の正確な評価ができる。４５度周期で平均値を取るとは、すなわち、図２（Ａ）を０度～４５度，９０度～１３５度，１８０度～２２５度，２７０度～３１５度の４区分と、４５度～９０度，１３５度～１８０度，２２５度～２７０度，３１５度～３６０度のそれぞれを反転させた４区分とを合わせた計８区分の合計膜厚の平均値を取ることである（以下、「４５度周期化」という。）。このようにすることで、同じ結晶方位に膜厚のばらつきがあっても、ばらつきの影響を最小化することができる（図２（Ｂ））。なお、図２（Ａ），（Ｂ）では縦軸を周縁部のエピタキシャル層の膜厚としたが、ＥＳＦＱＲでも同様の周期性となり、同様の４５度周期化が可能である。なお、図２（Ｂ）に示すように、理論的には＜１１０＞方位である０度が最大値となり、＜１１０＞方位以外の方位（例えば＜１００＞方位）が最小値となる。
　ここで、ＥＳＦＱＲ（Edge flatness metric, Sector based, Front surface referenced, Site Front least sQuaresRange）とは、周縁部１１に形成した扇形の領域（図３、セクター５１）内のＳＦＱＲを測定した平坦度を示す指標であり、値が小さいほど平坦度が高いことを意味する。本明細書におけるＥＳＦＱＲは、平坦度測定器（KLA-Tencor社：Wafer Sight）を用い、測定除外領域（エッジ除外領域５２）を１ｍｍとして、ウェーハ全周を５度間隔で７２分割し、セクター長Ｄを３０ｍｍとしたセクター内を測定した値とする。また、ＳＦＱＲ（Site Front least sQuaresRange）とは、ＳＥＭＩ規格にかかる、所定サイト内の平坦度を示す指標である。このＳＦＱＲは、設定されたサイト内で最小二乗法により求められた基準面からの＋側および－側のそれぞれの最大変位量の絶対値の和で表した、サイトごとに評価された値である。（図３（Ａ），（Ｂ））
　ＰＶ（Ｐｅａｋ　Ｖａｌｌｅｙ）値は、上記ＥＳＦＱＲを用いて定義される。本発明では、エッジ除外領域５２を１ｍｍとしたＥＳＦＱＲの、結晶方位ごとの平均値のうち、最大値から最小値を差し引いた値（ｎｍ）を、シリコンウェーハの中心部におけるエピタキシャル層の膜厚（μｍ）で除した値がＰＶ値として定義される。これは、図２（Ｂ）におけるＥＳＦＱＲの最大値と最小値との差（ｎｍ）をエピタキシャル層の膜厚（μｍ）で除した値と同義である。つまり、ＰＶ値とは、成長させるエピタキシャル層３の膜厚を加味しつつ、エピタキシャルシリコンウェーハ１の周縁部１１の平坦度を示す指標であり、値が低いほど周縁部１１における平坦度が高い、すなわち、厚みばらつきが小さいことを意味する。
　本実施形態によれば、シリコンウェーハ２のおもて面２３側の面取り幅Ａ１を２００μｍ以下とすることにより、成長速度方位依存性を抑制することができ、その結果、ＰＶ値が１２．５以下という周縁部における平坦度の高いエピタキシャルシリコンウェーハ１を得ることができる。これは、ウェーハの外周端から１ｍｍの場合も１．５ｍｍの場合も周方向のＥＳＦＱＲの変動幅が小さくなることから、成長速度方位依存性が出現する位置がウェーハの外周側に移動したことによるものではなく、成長速度方位依存性そのものが低下するからである。
　また、本発明では、シリコンウェーハ２のおもて面２３側の面取り幅Ａ１を狭くするほど成長速度方位依存性を抑制できる点では好ましいが、ハンドリングや搬送時にエピタキシャルウェーハ１に割れ、欠けなどの発生を抑制するためには、シリコンウェーハ２のおもて面２３側の面取り幅Ａ１は１００μｍ以上であることが好ましい。
　また、シリコンウェーハ２の裏面２４側の面取り幅Ａ２は３００～４００μｍであることが好ましい。Ａ２はエピタキシャル層３を成長させるときの成長速度方位依存性に影響しないので、Ａ１よりも広い面取り幅とすることで、エピタキシャルシリコンウェーハ１の搬送時の割れや欠けの発生を抑制することができる。さらに、エピタキシャル層３を成長させるときや、エピタキシャルウェーハ１を用いてデバイス作製するときの熱処理のためにも、裏面の面取り幅Ａ２は３００～４００μｍであることが望ましい。
　さらに、本発明では、シリコンウェーハ２の中心部におけるエピタキシャル層４の膜厚は２～１０μｍであることが好ましい。エピタキシャル層４の膜厚が２μｍ以上となると、面取り幅Ａ１を広くした場合に成長速度方位依存性による周縁部の平坦度の悪化が顕著に表れてくるため、本発明は特に有効である。一方、膜厚が１０μｍを超えると、周縁部における成長速度方位依存性を抑制できる点では本発明は有効だが、これと異なる要因で、クラウン（周縁部におけるエピタキシャル層の盛り上がり）の発生を生じるおそれがある。
（エピタキシャルウェーハ）
　これまで説明した製造方法により得られるエピタキシャルウェーハ１は、基板となるシリコンウェーハ２と、このシリコンウェーハ２の片面であるおもて面２３上に形成されたエピタキシャル層３とを有する。ここで、シリコンウェーハ２のおもて面２３の結晶面は（１００）面または（１００）面であり、おもて面２３側の面取り幅長さＡ１は２００μｍ以下である。このエピタキシャルシリコンウェーハ１の周縁部１１の平坦度の指標である既述のＰＶ値は１２．５以下である。
　また、本発明に従うエピタキシャルウェーハ１のエピタキシャル層３の膜厚は、２～１０μｍであることが好ましい。
　さらに、本発明に従うエピタキシャルウェーハ１は、裏面２４側の面取り幅長さＡ２は３００～４００μｍであることが好ましい。
　次に、本発明の効果をさらに明確にするため、以下の実施例および比較例を挙げるが、本発明は以下の実施例に何ら制限されるものではない。
（実施例１）
　直径３００ｍｍ、厚さ７７５μｍであり、おもて面側の端部の面取り幅Ａ１が１３０μｍに面取り加工したｐ型シリコンウェーハを作製した。シリコンウェーハのおもて面の結晶面は（１００）面であり、裏面の面取り幅Ａ２は３５０μｍである。
　このシリコンウェーハを、枚葉式エピタキシャル装置内のサセプタ上に載置し、チャンバ内に水素ガスを供給して、１１３０℃の温度で３０秒間の水素ベークを行った後、キャリアガスである水素ガスと共にシリコンソースガス（トリクロロシラン）およびドーパントガス（ジボラン）を炉内に供給して、１１３０℃の温度でエピタキシャル成長を行い、成長速度２．２μｍ／分でシリコンウェーハおもて面に、シリコンウェーハの中心部における膜厚が２μｍのエピタキシャル層を形成し、エピタキシャルシリコンウェーハとした。
　作製したエピタキシャルシリコンウェーハに対して、KLA-Tencor社製Wafer Sightを用いておもて面のＥＳＦＱＲを測定した。このとき、エッジ除外領域（Edge Exclusion）を１ｍｍ、セクター長を３０ｍｍ、セクター数を７２とした。
（実施例２～１２および比較例１～１２）
　おもて面側の端部の面取り幅Ａ１および／またはエピタキシャル層の膜厚を表１に記載の値に変えたこと以外は、実施例１と同じ方法でエピタキシャルシリコンウェーハを作製した。
　表１に、実施例１～１２および比較例１～１２のエピタキシャルシリコンウェーハのＰＶ値およびＥＳＦＱＲの最大値を示す。
Figure JPOXMLDOC01-appb-T000001
  
　図４（Ａ）に、実施例１，７および比較例７についてのＥＳＦＱＲの測定結果を示す。
図４（Ｂ）は図４（Ａ）を４５度周期化したグラフである。
　図５（Ａ）に、実施例２，８および比較例８についてのＥＳＦＱＲの測定結果を示す。
図５（Ｂ）は図５（Ａ）を４５度周期化したグラフである。
　図６は、同じく実施例２，８および比較例８について、エピタキシャルウェーハの周縁部（エピタキシャルウェーハの外周端から１ｍｍ内側の位置）のエピタキシャル層の膜厚の周方向プロファイルを示すグラフである。
　図７に、実施例１～１２および比較例１～１２のおもて面側の面取り幅Ａ１に対するＰＶ値の関係を示す。
　図８（Ａ）および図８（Ｂ）に、実施例４，１０および比較例４，１０について、エピタキシャルウェーハの外周端からそれぞれ１ｍｍ，２ｍｍ内側の位置におけるエピタキシャル層の膜厚の周方向プロファイルの測定結果を示すグラフを示す。図８（Ｃ）は図８（Ａ）を４５度周期化して、さらに０度における膜厚を１としたときの相対値を用いたグラフであり、図８（Ｄ）も同様に図８（Ｂ）を４５度周期化し、さらに相対値を用いたグラフである。
　図９（Ａ）および図９（Ｂ）に、実施例４，１０および比較例４，１０について、エピタキシャルウェーハの外周端からそれぞれ１ｍｍ，１．５ｍｍ内側の位置におけるＥＳＦＱＲの測定結果を示す。図９（Ｃ）は図９（Ａ）を４５度周期化したグラフであり、図９（Ｄ）も同様に図９（Ｂ）を４５度周期化したグラフである。
　図４（Ａ），（Ｂ）および図５（Ａ），（Ｂ）から、おもて面側の面取り幅の長さＡ１が短いほど、平坦度（ＥＳＦＱＲ）のばらつきが小さくなっていることがわかる。図６からも、Ａ１が短いほど成長速度方位依存性が抑制でき、周縁部におけるエピタキシャル層の膜厚の周方向ばらつきを抑制できることがわかる。
　また、図７および表１から、シリコンウェーハ２のおもて面２３側の面取り幅Ａ１を２００μｍ以下とすることにより、成長速度方位依存性を抑制することができたため、２μｍ以上のエピタキシャル層を形成したにも係わらず、ＰＶ値が１２．５以下という周縁部における平坦度の高いエピタキシャルシリコンウェーハ１を得ることができたことがわかる。ここで、図８（Ａ）～（Ｄ）からエピタキシャルウェーハの外周端から１ｍｍの場合も２ｍｍの場合も、エピタキシャル層の周方向の膜厚の変動幅が小さくなっていることがわかる。さらに図９（Ａ）～（Ｄ）からエピタキシャルウェーハの外周端から１ｍｍの場合も１．５ｍｍの場合も周方向のＥＳＦＱＲの変動幅が小さくなっていることがわかる。したがって、成長速度方位依存性の出現する位置がウェーハの外周側に移動したのではなく、成長速度方位依存性そのものが低下したものと結論付けることができる。
　本発明によれば、シリコンウェーハのエピタキシャル成長させる面の端部の面取り幅を２００μｍ以下にし、その後にエピタキシャル層を形成したので、成長速度方位依存性を抑制することができ、周縁部における平坦度が高いエピタキシャルシリコンウェーハの製造方法およびこれにより得られるエピタキシャルシリコンウェーハを提供できる。
１　　エピタキシャルシリコンウェーハ
１１　エピタキシャルシリコンウェーハの周縁部
２　　シリコンウェーハ
２１　エッジ領域
２２　ベベル領域
２３　おもて面
２４　裏面
３　　エピタキシャル層
４　　シリコンソースガス
５１　セクター
５２　エッジ除外領域
 

Claims (8)

  1. 　片面の面方位が（１００）面または（１１０）面であり、該片面側の端部の面取り幅が２００μｍ以下であるシリコンウェーハの、前記片面上にエピタキシャル層を形成することを特徴とするエピタキシャルシリコンウェーハの製造方法。
  2. 　前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚が２～１０μｍである請求項１に記載のエピタキシャルシリコンウェーハの製造方法。
  3. 　前記シリコンウェーハの前記片面側の端部の面取り幅が１００μｍ以上である請求項１または２に記載のエピタキシャルシリコンウェーハの製造方法。
  4. 　前記シリコンウェーハの他面側の端部の面取り幅が３００～４００μｍである請求項１～３のいずれか１項に記載のエピタキシャルシリコンウェーハの製造方法。
  5. 　前記エピタキシャル層の形成では、前記エピタキシャル層の表面において、下記に定義されるＰＶ値を１２．５以下に制御することを特徴とする請求項１～４のいずれか１項に記載のエピタキシャルシリコンウェーハの製造方法。
    　　　　　　　　　　　　　　　　記
    　ＰＶ値は、エッジ除外領域を１ｍｍとしたＥＳＦＱＲの、結晶方位ごとの平均値のうち、最大値から最小値を差し引いた値（ｎｍ）を、前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚（μｍ）で除した値とする。
  6. 　片面の面方位が（１００）面または（１１０）面であり、該片面側の端部の面取り幅が２００μｍ以下であるシリコンウェーハと、
    　該シリコンウェーハの前記片面上に形成されたエピタキシャル層と、を有するエピタキシャルシリコンウェーハであって、
    　前記エピタキシャル層の表面において、下記に定義されるＰＶ値が１２．５以下であることを特徴とするエピタキシャルシリコンウェーハ。
    　　　　　　　　　　　　　　　　記
    　ＰＶ値は、エッジ除外領域を１ｍｍとしたＥＳＦＱＲの、結晶方位ごとの平均値のうち、最大値から最小値を差し引いた値（ｎｍ）を、前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚（μｍ）で除した値とする。
  7. 　前記シリコンウェーハの中心部における前記エピタキシャル層の膜厚が２～１０μｍである請求項６に記載のエピタキシャルシリコンウェーハ。
  8. 　前記シリコンウェーハの他面側の端部の面取り幅が３００～４００μｍである請求項６または７に記載のエピタキシャルシリコンウェーハ。
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