WO2013172065A1 - 記憶回路 - Google Patents

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悠介 周藤
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    • G11C2207/2263—Write conditionally, e.g. only if new data and old data differ

Definitions

  • the power source of the bistable circuit can be shut off. Thereby, the power consumption at the time of standby can be significantly suppressed. However, during the period when the power is turned on, the power consumption is larger than that of a normal SRAM.
  • the present invention has been made in view of the above problems, and aims to reduce power consumption.
  • the nonvolatile element can store data of the bistable circuit by changing a resistance value.
  • one end of the nonvolatile element is connected to a node in the bistable circuit, and the other end is connected to a control line, and the control unit is configured to control the control line when data is stored in the bistable circuit. Based on this voltage, it can be configured to determine whether or not the data of the bistable circuit and the nonvolatile element match.
  • the bistable circuit includes a first node and a second node that are complementary, and the nonvolatile element has a first nonvolatile element having one end connected to the first node and the other end connected to the control line.
  • An element and a second nonvolatile element having one end connected to the second node and the other end connected to the control line may be included.
  • FIG. 5A and FIG. 5B are block diagrams illustrating the memory circuit and the memory cell according to the first embodiment.
  • the storage circuit 103 includes a memory area 77, a column decoder 71, a column driver 72, a row decoder 73, a row driver 74, and a control unit 85.
  • a plurality of storage cells 100 are arranged in a matrix.
  • Column decoder 71 and row decoder 73 select a column and a row from the address signal.
  • the column driver 72 applies a voltage or the like to the input / output lines D and DB and the control line CTRL of the selected column.
  • the determination circuit 58 includes MOSFETs m10 to m15, sense amplifiers 65 and 66, inverters 63, 64 and 67, and an XOR circuit 68.
  • MOSFETs m10 to m13 and inverter 63 electrically connect control line CTRL1 or CTRL2 connected to high-level node Q or QB to sense amplifier 65 via connection line CTRL (H) based on output Bout of buffer 62. To do.
  • the control line CTRL1 or CTRL2 connected to the node Q or QB on the low level side is electrically connected to the sense amplifier 66 via the connection line CTRL (L).
  • the sense amplifier 65 compares the voltage of the connection line CTRL (H) whose node is at a high level with the reference voltage VrefH.
  • the output of the sense amplifier 65 is output as a match signal via the inverter 67.
  • connection line CTRL (L) When the corresponding ferromagnetic tunnel junction element has a high resistance (when the data does not match), the broken line appears.
  • VrefL the reference voltage
  • the control unit 85 determines that the data of the bistable circuit 30 and the ferromagnetic tunnel junction element are based on the output Bout of the readout circuit 56 and the voltage of the control line. It can be determined whether or not they match. For example, as shown in FIGS. 4A and 4B, one ferromagnetic tunnel junction element is provided between one node Q or QB in the bistable circuit 30 and the control line CTRL. Even in this case, it is possible to determine whether the data matches.
  • FIG. 13 is a block diagram illustrating a memory circuit according to the fourth embodiment.
  • the storage circuit 102 includes a memory area 77, a column decoder 71, a column driver 72, a row decoder 73, a row driver 74, a determination circuit 75, and a control unit 70.
  • the memory area 77 a plurality of storage cells are arranged in a matrix.
  • the memory cell is, for example, the memory cell shown in FIG. 2, FIG. 4 (a) or FIG. 4 (b).
  • the memory area 77 is divided into a plurality of areas 76.
  • Column decoder 71 and row decoder 73 select a column and a row from the address signal.
  • the column driver 72 applies a voltage or the like to the input / output line and the control line of the selected column.
  • the row driver 74 applies a voltage or the like to the word line, switch line, and control line of the selected row.
  • the determination circuit 75 determines whether data has been volatilely rewritten in the memory cell in the corresponding region 76 during a predetermined period. For example, data is rewritten volatilely in the memory cell 78 of FIG.
  • FIG. 14 is a flowchart showing processing of the control unit at the time of storing.
  • the controller 70 volatilely rewrites data of a plurality of bistable circuits after the data is restored to the bistable circuit 30 last time for the first area 76. It is determined whether it has been (step S10). In the case of Yes, the control unit 70 stores the data of the bistable circuit 30 in a nonvolatile element (for example, a ferromagnetic tunnel junction element) in a nonvolatile manner in each memory cell in the region 76 (step S12). In the case of No, storing is not performed in the area 76. The control unit 70 determines whether it is the last region 76 (step S13). If yes, end. If No, the process returns to step S10.
  • a nonvolatile element for example, a ferromagnetic tunnel junction element
  • step S12 it may be determined whether the data of the bistable circuit 30 is stored in the nonvolatile element for each memory cell.
  • the plurality of memory cells are divided into a plurality of regions 76, and the control unit 70 can determine whether to store the data of the bistable circuit 30 in the nonvolatile element for each of the plurality of regions. .
  • FIG. 15 is a block diagram illustrating a memory circuit according to a modification of the fourth embodiment.
  • AND circuit 79 and SRFF (SR flip-flop) 80 are provided corresponding to each region 76 in place of determination circuit 75 in FIG. 13.
  • the AND circuit 79 performs an AND process between the rewrite activation signal EN and a signal indicating whether the memory cell to be volatilely rewritten is in the region 76. For example, it can be determined from the address signal whether the memory cell to be rewritten is within a specific area 76.
  • the AND circuit 79 outputs a high level when the memory cell in the corresponding area 76 is to be rewritten, and outputs a low level when the memory cell in the corresponding area 76 is not to be rewritten.
  • the storage unit stores, for each of the plurality of regions 76, whether or not at least one data of the bistable circuit 30 has been rewritten. Thereby, the control part 70 can determine easily whether at least 1 data of the bistable circuit 30 was rewritten.
  • the ferromagnetic tunnel junction element has been described as an example of the nonvolatile element, but other nonvolatile elements may be used.
  • the non-volatile element may be a resistance change element using a CER (Colossal Electro-Resistance) effect used for ReRAM (Resistance Random Access Memory) or the like. Further, it may be a phase change element or a ferroelectric element.
  • FIG. 16 is a block diagram of a memory circuit in accordance with the fifth embodiment.
  • the memory circuit 104 includes a MOSFET 82 and a ferromagnetic tunnel junction element MTJ as the memory cell 98.
  • One of the source and drain of the MOSFET 82 is connected to the bit line / BL.
  • the other of the source and drain of the MOSFET 82 is connected to the bit line BL via the ferromagnetic tunnel junction element MTJ.
  • the gate of the MOSFET 82 is connected to the word line WL.
  • a plurality of memory cells 98 are provided in a matrix.
  • the driver 84 is connected to the bit lines / BL and BL.
  • the driver 84 writes data to the storage cell 98 in a nonvolatile manner.
  • the driver 84 sets one of the bit lines / BL and BL to the high level and the other to the low level.
  • the word line WL is set to the high level to make the MOSFET 82 conductive.
  • a current flows through the ferromagnetic tunnel junction device MTJ.
  • the ferromagnetic tunnel junction element MTJ can have a low resistance or a high resistance, as described with reference to FIGS. Thereby, data can be written in the ferromagnetic tunnel junction device MTJ in a nonvolatile manner.
  • the driver 84 does not write the write data to the memory cell 98 when the output of the XNOR circuit 92 is at a high level. For example, the driver 84 sets the bit lines / BL and BL to the same potential. Or let it float. As a result, no data is written to the ferromagnetic tunnel junction device MTJ even if the word line WL is at a high level. When the output of the XNOR circuit 92 is at a low level, write data is written into the memory cell 98.
  • the voltage sense amplifier has been described, but a current sense amplifier can also be used.
  • the memory circuit according to the first to fifth embodiments can be used for, for example, a cache memory, a register file, a register, or the like.
  • a non-volatile memory such as a flash memory
  • the writing operation to the cell may be repeated while checking (verifying) whether or not writing has been possible in order to prevent erroneous writing.
  • the memory circuits of the first to fifth embodiments are different from such a verify operation, and confirm (match) the match between data that has already been normally written and the data to be overwritten.
  • the verification for preventing erroneous writing is not used for a high-speed memory such as a cache memory because the verification is performed many times.
  • the data match verification may be performed once for one write operation. Therefore, high-speed detection is possible, and it can be applied to a high-speed memory such as a cache memory.

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Abstract

　データを記憶する双安定回路３０と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子ＭＴＪ１、ＭＴＪ２と、前記双安定回路と前記不揮発性素子とのデータが一致する場合は、前記双安定回路のデータを前記不揮発性素子にストアせず、前記双安定回路と前記不揮発性素子とのデータが一致しない場合は、前記双安定回路のデータを前記不揮発性素子にストアする判定部５０と、を具備する記憶回路。　

Description

記憶回路
　本発明は、記憶回路に関し、例えば双安定回路と不揮発性素子とを備える記憶回路に関する。
　ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｍｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の双安定回路に記憶されているデータを強磁性トンネル接合素子（ＭＴＪ）に不揮発的にストアし、双安定回路の電源を遮断する。その後、双安定回路の電源投入時にＭＴＪから双安定回路にデータをリストアする記憶装置が知られている（例えば特許文献１）。この記憶装置を、マイクロプロセッサ、システムオンチップ、マイクロコントローラ、ＦＰＧＡ（Field Programmable Gate Array）またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)ロジック等に用いることにより、消費電力を削減することができる。
国際公開２００９／０２８２９８号
　特許文献１の記憶回路においては、双安定回路のデータをＭＴＪに不揮発的にストアできることから、双安定回路の電源を遮断することができる。これにより、待機時の消費電力を大幅に抑制できる。しかしながら、電源が投入されている期間は、通常のＳＲＡＭに比べると消費電力が大きくなる。
　本発明は、上記課題に鑑みなされたものであり、消費電力を削減することを目的とする。
　本発明は、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、前記双安定回路と前記不揮発性素子とのデータが一致する場合は、前記双安定回路のデータを前記不揮発性素子にストアせず、前記双安定回路と前記不揮発性素子とのデータが一致しない場合は、前記双安定回路のデータを前記不揮発性素子にストアする制御部と、を具備することを特徴とする記憶回路である。本発明によれば、消費電力を削減することができる。
　上記構成において、前記不揮発性素子は、抵抗値が変更されることにより前記双安定回路のデータをストアする構成とすることができる。
　上記構成において、前記制御部は、前記双安定回路と前記不揮発性素子とのデータが一致するか否かを判定し、一致したと判定した場合、前記双安定回路のデータを前記不揮発性素子にストアせず、一致しないと判定した場合、前記双安定回路のデータを前記不揮発性素子にストアする構成とすることができる。
　上記構成において、前記不揮発性素子は、一端が前記双安定回路内のノードに他端が制御線に接続され、前記制御部は、前記双安定回路にデータが記憶されているときの前記制御線の電圧に基づき、前記双安定回路と前記不揮発性素子とのデータが一致するか否かを判定する構成とすることができる。
　上記構成において、前記双安定回路は、相補的な第１ノードおよび第２ノードを含み、前記不揮発性素子は、一端が前記第１ノードに他端が前記制御線に接続された第１不揮発性素子と、一端が前記第２ノードに他端が前記制御線との間に接続された第２不揮発性素子と、を含む構成とすることができる。
　上記構成において、前記双安定回路のデータを読み出す読出回路を具備し、前記制御部は、前記読出回路の出力と、前記制御線の電圧と、に基づき、前記双安定回路と前記不揮発性素子とのデータが一致するか否かを判定する構成とすることができる。
　上記構成において、前記双安定回路は、相補的な第１ノードおよび第２ノードを含み、前記制御線は、第１制御線と第２制御線とを含み、前記不揮発性素子は、一端が前記第１ノードに他端が第１制御線に接続された第１不揮発性素子と、一端が前記第２ノードに他端が第２制御線との間に接続された第２不揮発性素子と、を含み、前記制御部は、前記読出回路の出力と、前記第１制御線および前記第２制御線の電圧と、に基づき、前記第１不揮発性素子と前記第２不揮発性素子とのデータが矛盾するか否かを判定する構成とすることができる。
　上記構成において、前記制御部は、スキップ信号を受信した場合、前記双安定回路と前記不揮発性素子とのデータが一致するか否かの判定を行なわない構成とすることができる。
　本発明は、それぞれが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする複数の不揮発性素子と、を有する複数のセルと、前回に前記双安定回路にデータがリストアされた以降に、前記複数の双安定回路のデータが揮発的に書き換えられていない場合、前記複数のセルにおいて前記双安定回路のデータを前記不揮発性素子にストアせず、前記複数の双安定回路の少なくとも１つのデータが書き換えられた場合、前記複数のセルの少なくとも一部において前記双安定回路のデータを前記不揮発性素子にストアする制御部と、を具備することを特徴とする記憶回路である。本発明によれば、消費電力を削減することができる。
　上記構成において、前記制御部は、前回に前記双安定回路にデータがリストアされた以降に、前記複数の双安定回路のデータが揮発的に書き換えられているか否かを判定し、書き換えられていないと判定した場合、前記複数のセルにおいて前記双安定回路のデータを前記不揮発性素子にストアせず、書き換えられたと判定した場合、前記複数のセルの少なくとも一部において前記双安定回路のデータを前記不揮発性素子にストアする構成とすることができる。
　上記構成において、前記複数のセルは複数の領域に分割されており、前記制御部は、前記複数の領域毎に、前記双安定回路のデータを前記不揮発性素子にストアするか否かを判断する構成とすることができる。
　上記構成において、前記複数の領域毎に、前記双安定回路の少なくとも１つのデータが書き換えられたか否かを記憶する記憶部を具備する構成とすることができる。
　上記構成において、前記不揮発性素子は強磁性トンネル接合素子である構成とすることができる。
　上記構成において、前記制御部は、スキップ信号を受信した場合、前回に前記双安定回路にデータがリストアされた以降に、前記複数の双安定回路のデータが揮発的に書き換えられているか否かの判定を行なわない構成とすることができる。
　本発明は、強磁性トンネル接合素子と、前記強磁性トンネル接合素子に不揮発的に書き込まれたデータを読み出す読出回路と、前記読出回路の出力と、前記強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致した場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込まず、前記読出回路の出力と、前記不揮発的に書き込むデータと、が一致しない場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込む制御部と、を具備することを特徴とする記憶回路である。本発明によれば、消費電力を削減することができる。
　上記構成において、前記制御部は、前記読出回路の出力と、前記強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致するか否かを判定し、一致したと判定した場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込まず、一致しないと判定した場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込む構成とすることができる。
　上記構成において、前記制御部は、スキップ信号を受信した場合、前記読出回路の出力と、前記強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致しているか否かの判定を行なわない構成とすることができる。
　本発明によれば、消費電力を削減することができる。
図１（ａ）および図１（ｃ）は、強磁性トンネル接合素子の一例を示す図である。図１（ｂ）は、強磁性トンネル接合素子の電流－電圧特性を示す図である。 図２は、記憶セルの回路図である。 図３は、記憶セルの制御を示すタイミングチャートである。 図４（ａ）および図４（ｂ）は、記憶セルの別の例を示す回路図である。 図５（ａ）および図５（ｂ）は、実施例１に係る記憶回路および記憶セルを示すブロック図である。 図６は、実施例１に係る記憶セルと判定部のブロック図である。 図７（ａ）および図７（ｂ）は、電源、スイッチ線および制御線のタイミングチャートである。 図８は、実施例２に係る記憶回路のブロック図である。 図９は、スイッチ線と制御線のタイミングチャートである。 図１０は、実施例３に係る記憶セルと判定部のブロック図である。 図１１は、実施例３に係る記憶回路の回路図である。 図１２は、各信号のタイミングチャートである。 図１３は、実施例４に係る記憶回路を示すブロック図である。 図１４は、ストアの際の制御部の処理を示すフローチャートである。 図１５は、実施例４の変形例に係る記憶回路を示すブロック図である。 図１６は、実施例５に係る記憶回路のブロック図である。 図１７は、実施例５に係る記憶回路のより詳細なブロック図である。
　まず、不揮発性素子として強磁性トンネル接合素子について説明する。図１（ａ）は、強磁性トンネル接合素子の一例を示す図である。強磁性トンネル接合素子４０は、強磁性電極フリー層４２と、強磁性電極ピン層４６と、強磁性電極フリー層４２と強磁性電極ピン層４６との間に設けられたトンネル絶縁膜４４とを有する。強磁性電極フリー層４２および強磁性電極ピン層４６は、強磁性金属、ハーフメタル強磁性体または強磁性半導体からなる。強磁性電極フリー層４２は、磁化方向を変更することができる。一方、強磁性電極ピン層４６は、磁化方向が固定されている。強磁性電極フリー層４２と強磁性電極ピン層４６との磁化方向が平行な状態を平行磁化、反平行な場合を反平行磁化という。
　図１（ｂ）は、強磁性トンネル接合素子４０の電流－電圧特性を示す図である。図１（ａ）のように、強磁性電極ピン層４６に対し強磁性電極フリー層４２に印加される電圧Ｖおよび強磁性電極フリー層４２から強磁性電極ピン層４６に流れる電流Ｉで定義する。このときの強磁性トンネル接合素子４０のシンボルを図１（ｃ）のように定義する。図１（ｂ）を参照に、平行磁化状態の強磁性トンネル接合素子４０の抵抗Ｒｐは、反平行磁化状態の強磁性トンネル接合素子４０の抵抗Ｒａｐより小さくなる。一般に、ＲｐとＲａｐは強磁性トンネル接合に印加される電圧の関数であるが、以下では近似的に抵抗値が一定の抵抗として取り扱う。ＲｐとＲａｐが一定抵抗でない場合でも以下の議論は同様に成り立つ。
　反平行磁化状態において、強磁性トンネル接合素子４０に印加される電圧Ｖが大きくなると、電流Ｉは抵抗Ｒａｐの逆数の傾きで大きくなる（図１（ｂ）のＡ）。電流Ｉが閾値電流ＩＴＦを越えると、強磁性電極ピン層４６から強磁性電極フリー層４２に注入される強磁性電極ピン層４６の多数スピンの電子により、強磁性電極フリー層４２の磁化が反転し、平行磁化状態となる（図１（ｂ）のＢ）。これにより、強磁性トンネル接合素子４０の抵抗はＲｐとなる。一方、平行磁化状態で負の電流Ｉが流れ（図１（ｂ）のＣ）、閾値電流ＩＴＲを負に越えると、強磁性電極フリー層４２から強磁性電極ピン層４６に注入される電子のうち、強磁性電極フリー層４２の少数スピンの電子は強磁性電極ピン層４６によって反射される。これにより、強磁性電極フリー層４２の磁化が反転し、反平行磁化状態となる（図１（ｂ）のＤ）。
　このように、スピン偏極した電荷の注入により磁化方向を変更させる強磁性電極フリー層４２の磁化方向を反転させる方法をスピン注入磁化反転法という。スピン注入磁化反転法は、磁界を発生させ磁化方向を変更する方法に比べ、磁化方向の変更に要する消費電力を削減できる可能性がある。また、磁場を発生させ磁化方向を変更する方法に比べると、漏洩磁場の問題がないことから、選択セル以外のセルに誤書き込みや誤消去を発生するディスターブの影響を受け難く、高密度集積化に向いている。
　次に、双安定回路と強磁性トンネル接合素子とを有する記憶セルの例について説明する。図２は、記憶セルの回路図である。図２に示すように、記憶セル１００は、第１インバータ回路１０、第２インバータ回路２０、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２を有している。第１インバータ回路１０と第２インバータ回路２０はリング状に接続され双安定回路３０を構成している。第１インバータ回路１０は、ｎＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ｍ２およびｐＭＯＳＦＥＴｍ１を有している。第２インバータ回路２０は、ｎＭＯＳＦＥＴｍ４およびｐＭＯＳＦＥＴｍ３を有している。
　第１インバータ回路１０と第２インバータ回路２０が接続されたノードがそれぞれノードＱ、ＱＢである。ノードＱとノードＱＢとは互いに相補ノードであり、双安定回路３０は、ノードＱおよびノードＱＢがそれぞれハイレベルおよびローレベル、または、ノードＱおよびノードＱＢがそれぞれローレベルおよびハイレベルとなることにより安定状態となる。双安定回路３０は、安定状態となることにより、データを記憶することができる。
　ノードＱおよびＱＢは、それぞれＭＯＳＦＥＴｍ５およびｍ６を介し入出力線ＤおよびＤＢに接続されている。ＭＯＳＦＥＴｍ５およびｍ６のゲートはワード線ＷＬに接続されている。ＭＯＳＦＥＴｍ１からｍ６により６ＭＯＳＦＥＴ型のＳＲＡＭが形成される。
　ノードＱと制御線ＣＴＲＬとの間にＦＥＴｍ７と強磁性トンネル接合素子ＭＴＪ１とが接続され、ノードＱＢと制御線ＣＴＲＬとの間にＦＥＴｍ８と強磁性トンネル接合素子ＭＴＪ２とが接続されている。ＦＥＴｍ７およびｍ８のソースおよびドレインの一方は、ノードＱおよびＱＢに、ソースおよびドレインの他方は強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にそれぞれ接続されている。ＦＥＴｍ７およびｍ８のゲートはスイッチ線ＳＲに接続されている。なお、ＦＥＴｍ７およびｍ８は、それぞれ、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２と制御線ＣＴＲＬとの間に接続されていてもよい。すなわち、ＦＥＴｍ７およびｍ８のソースおよびドレインがノードＱおよびＱＢと制御線ＣＴＲＬとの間に強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に対し直列に接続されていればよい。また、ＦＥＴｍ７およびｍ８は、設けられていなくてもよい。
　双安定回路３０へのデータの書き込みおよび読み出しは、従来のＳＲＡＭと同じように行われる。すなわち、ワード線ＷＬをハイレベルとしＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路３０に入出力線ＤおよびＤＢのデータが書き込まれる。また、入出力線ＤおよびＤＢを等電位の浮遊状態としワード線ＷＬをハイレベルとしＦＥＴｍ５およびｍ６を導通状態とすることにより、双安定回路３０のデータを入出力線ＤおよびＤＢに読み出すことができる。ＦＥＴｍ５およびｍ６を遮断状態とすることにより、双安定回路３０のデータが保持される。なお、双安定回路３０へのデータの書き込み、読み出し、および保持の際、スイッチ線ＳＲはローレベルとし、ＦＥＴｍ７およびｍ８は遮断状態とすることが好ましい。これにより、ノードＱおよびＱＢと制御線ＣＴＲＬ間の電流を抑制し、消費電力を削減することができる。
　図３は、記憶セルの制御を示すタイミングチャートである。なお、ハッチ領域はハイレベルかローレベルか定かではないことを示す。図３を参照し、電源電圧Ｖｓｕｐｐｌｙが供給され、制御線ＣＴＲＬおよびスイッチ線ＳＲはローレベルである。双安定回路３０へのデータの書き込みは、ワード線ＷＬをハイレベル、入出力線Ｄ、ＤＢをハイレベルまたはローレベルとすることにより行われる。双安定回路３０から強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２へのデータのストアは、期間Ｔ１においてスイッチ線ＳＲおよび制御線ＣＴＲＬをハイレベルとし、期間Ｔ２において、スイッチ線ＳＲをハイレベルとし制御線ＣＴＲＬをローレベルとすることにより行われる。
　ノードＱおよびＱＢがそれぞれハイレベルおよびローレベルのとき、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２はそれぞれ高抵抗および低抵抗となる。ノードＱおよびＱＢがそれぞれローレベルおよびハイレベルのとき、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２はそれぞれ低抵抗および高抵抗となる。このように、双安定回路３０のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされる。
　その後、電源電圧Ｖｓｕｐｐｌｙを０Ｖとすることにより、記憶セルはシャットダウン状態となる。このとき、記憶セルに電流が流れないため、消費電力を抑制することができる。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２から双安定回路３０へのデータのリストアは、期間Ｔ３において制御線ＣＴＲＬをローレベルとしスイッチ線ＳＲをハイレベルとした状態で電源電圧Ｖｓｕｐｐｌｙを０Ｖから立ち上げることにより行われる。
　強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ高抵抗および低抵抗のとき、ノードＱおよびＱＢはそれぞれハイレベルおよびローレベルとなる。強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ低抵抗および高抵抗のとき、ノードＱおよびＱＢはそれぞれローレベルおよびハイレベルとなる。このように、強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２に不揮発的に記憶されているデータが双安定回路にリストアされる。
　双安定回路３０からのデータの読み出しは、ワード線ＷＬをハイレベルとすることにより行われる。
　図４（ａ）および図４（ｂ）は、記憶セルの別の例を示す回路図である。図４（ａ）に示すように、強磁性トンネル接合素子ＭＴＪ２の代わりに抵抗Ｒ１を用いることができる。図４（ｂ）に示すように、ノードＱＢと制御線ＣＴＲＬとの間は接続されていない。図４（ａ）および図４（ｂ）のように、強磁性トンネル接合素子は、ノードＱおよびＱＢの一方と制御線ＣＴＲＬとの間にのみ接続してもよい。なお、ＦＥＴｍ７は、強磁性トンネル接合素子ＭＴＪ１と制御線ＣＴＲＬとの間に接続されていてもよい。また、ＦＥＴｍ７は、設けられていなくてもよい。
　図５（ａ）および図５（ｂ）は、実施例１に係る記憶回路および記憶セルを示すブロック図である。図５（ａ）を参照し、記憶回路１０３は、メモリ領域７７、列デコーダ７１、列ドライバ７２、行デコーダ７３、行ドライバ７４および制御部８５を備えている。メモリ領域７７には、複数の記憶セル１００がマトリックス状に配置されている。列デコーダ７１および行デコーダ７３は、アドレス信号から列および行を選択する。列ドライバ７２は、選択された列の入出力線Ｄ、ＤＢおよび制御線ＣＴＲＬに電圧等を印加する。行ドライバ７４は、選択された行のワード線ＷＬ、スイッチ線ＳＲおよび制御線ＣＴＲＬに電圧等を印加する。制御部８５は、列デコーダ７１、列ドライバ７２、行デコーダ７３、および行ドライバ７４を介し、記憶セル１００の入出力線Ｄ、ＤＢ、ワード線ＷＬ、スイッチ線ＳＲおよび制御線ＣＴＲＬに電圧等を印加する。図５（ｂ）に示すように、記憶セル１００は、例えば図２の記憶セル１００と同様である。
　なお、行ドライバ７４が制御線ＣＴＲＬに電圧を印加する場合、例えば、行に配列された記憶セル１００毎に制御線ＣＴＲＬが接続される。列ドライバ７２が制御線ＣＴＲＬに電圧を印加する場合、例えば、列に配列された記憶セル１００に共通に制御線ＣＴＲＬが接続される。
　図６は、実施例１に係る記憶セルと判定部とのブロック図である。図６を参照し、記憶回路１０１は、図２に示した記憶セル１００および判定部５０を備えている。記憶セル１００の構成は図５（ｂ）と同じであり説明を省略する。判定部５０は、複数の記憶セル１００にデータを不揮発的にストアする際に、記憶セル１００毎に双安定回路３０と強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２とのデータが一致しているか否かを判定する。例えば、ノードＱおよびＱＢがそれぞれハイレベルおよびローレベルであり、かつ強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ高抵抗および低抵抗の場合、双安定回路３０と強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２とのデータは一致している。ノードＱおよびＱＢがそれぞれハイレベルおよびローレベルであり、かつ強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２がそれぞれ低抵抗および高抵抗の場合、双安定回路３０と強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２とのデータは一致していない。判定部５０は、データが一致しているか否かを示すマッチ信号を制御部８５に出力する。
　制御部８５は、複数の記憶セル１００のうちデータを不揮発的にストアする記憶セル１００毎に、マッチ信号を受信する。マッチ信号がデータの一致を示している場合、記憶セル１００への不揮発的なストアを行なわない。マッチ信号がデータの一致を示していない場合、記憶セル１００への不揮発的なストアを行なう。
　図７（ａ）および図７（ｂ）は、電源、スイッチ線および制御線のタイミングチャートである。図７（ａ）を参照し、制御部８５は、双安定回路３０と強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２とのデータが一致しない記憶セル１００において、ストアする期間にスイッチ線ＳＲの電圧をハイレベル（ＶＤＤ）とする。制御部８５は、制御線ＣＴＲＬの電圧をローレベル（０Ｖ）とハイレベル（ＶＤＤ）とする。これにより、双安定回路３０のデータが強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされる。その後、制御部８５は、シャットダウンの期間において、電源電圧Ｖｓｕｐｐｌｙを０Ｖとする。
　図７（ｂ）を参照し、制御部８５は、双安定回路３０と強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２とのデータが一致する記憶セル１００において、ストアする期間にスイッチ線ＳＲの電圧および制御線ＣＴＲＬの電圧をローレベル（０Ｖ）とする。これにより、双安定回路３０のデータは強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２にストアされない。その後、制御部８５は、シャットダウンの期間において、電源電圧Ｖｓｕｐｐｌｙを０Ｖとする。
　実施例１によれば、制御部８５は、双安定回路３０と強磁性トンネル接合素子のデータが一致する場合は、双安定回路３０のデータを強磁性トンネル接合素子にストアせず、双安定回路３０と強磁性トンネル接合素子とのデータが一致しない場合は、双安定回路３０のデータを強磁性トンネル接合素子にストアする。これにより、ストアによる消費電力を抑制できる。このように、記憶セル１００毎に、双安定回路３０のデータを強磁性トンネル接合素子にストアするか否かを判定できる。実施例１においては、双安定回路３０と制御線ＣＴＲＬとの間に強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２が接続された場合を例に説明したが、強磁性トンネル接合素子等の不揮発性素子にデータを不揮発的にストアできれば、他の回路構成でもよい。
　また、制御部８５は、外部の回路からスキップ信号を受信してもよい。制御部８５は、スキップ信号を受信した場合、双安定回路３０と強磁性トンネル接合素子とのデータが一致するか否かの判定を行なわない。これにより、処理を高速化できる。外部の回路は、スキップ信号により、処理の高速化を行なうか、消費電力の削減を行なうかを選択できる。
　強磁性トンネル接合素子のように不揮発性素子が抵抗値が変更されることにより双安定回路３０のデータをストアする場合、制御部８５は、双安定回路３０にデータが記憶されているときの制御線ＣＴＲＬの電圧に基づき、双安定回路３０と強磁性トンネル接合素子とのデータが一致するか否かを判定することができる。図４（ａ）および図４（ｂ）のように、強磁性トンネル接合素子が、双安定回路３０内の１つのノードＱまたはＱＢと制御線ＣＴＲＬとの間に１つ設けられていてもよい。
　実施例２は実施例１の具体例である。図８は、実施例２に係る記憶回路のブロック図である。図８を参照し、判定部５０は比較器５２およびインバータ５４を備えている。比較器５２は、制御線ＣＴＲＬの電圧と参照電圧Ｖｒｅｆとを比較する。インバータ５３は比較器５２の出力を反転しマッチ信号として出力する。
　図９は、スイッチ線と制御線のタイミングチャートである。制御部８５は、制御線ＣＴＲＬを浮遊状態とし、時間ｔ１において、スイッチ線ＳＲをハイレベルとする。双安定回路３０と強磁性トンネル接合素子とのデータが一致している場合として、例えばノードＱがハイレベルかつ強磁性トンネル接合素子ＭＴＪ１が高抵抗、ノードＱＢがローレベルかつ強磁性トンネル接合素子ＭＴＪ２が低抵抗とする。制御線ＣＴＲＬは、低抵抗の強磁性トンネル接合素子ＭＴＪ２に接続されたノードＱＢのレベルに近くなる。よって、図９の制御線ＣＴＲＬの実線のように、比較的電圧が低い状態となる。
　一方、双安定回路３０と強磁性トンネル接合素子とのデータが一致していない場合、低抵抗の強磁性トンネル接合素子に接続されたノードはハイレベルとなる。よって、図９の破線のように、制御線ＣＴＲＬは比較的電圧が高い状態となる。そこで、参照電圧Ｖｒｅｆを適切に選択することにより、制御線ＣＴＲＬの電圧により、双安定回路３０と強磁性トンネル接合素子とのデータが一致しているか否かを判定できる。このように、制御部８５は、各記憶セルに記憶されているデータを確認（ベリファイ）することができる。なお、参照電圧Ｖｒｅｆとしては、例えばＶｓｕｐｐｌｙ／２とすることができる。
　実施例２のように、強磁性トンネル接合素子のように不揮発性素子は抵抗値が変更されることにより双安定回路３０のデータをストアする。第１不揮発性素子（ＭＴＪ１）は、一端がノードＱに他端が制御線ＣＴＲＬに接続され、第２不揮発性素子（ＭＴＪ２）は一端がノードＱＢに他端が制御線ＣＴＲＬとの間に接続されている。この場合、制御部８５は、双安定回路３０にデータが記憶されているときの制御線ＣＴＲＬの電圧に基づき、双安定回路３０と不揮発性素子とのデータが一致するか否かを判定することができる。なお、図４（ａ）および図４（ｂ）のように、強磁性トンネル接合素子が、１つのノードＱまたはＱＢと制御線ＣＴＲＬとの間に１つ設けられている場合も、制御線ＣＴＲＬの電圧に基づき、双安定回路３０と不揮発性素子とのデータが一致するか否かを判定することができる。
　実施例３は、実施例１の別の具体例である。図１０は、実施例３に係る記憶セルと判定部のブロック図である。図１０を参照し、判定部５０は読出回路５６および判定回路５８を備えている。読出回路５６の出力Ｂｏｕｔが判定回路５８に入力する。判定回路５８は、マッチ信号と、エラー信号を制御部８５に出力する。エラー信号は強磁性トンネル接合素子にストアされたデータが矛盾するか否かを示す信号である。その他の構成は図６と同じであり説明を省略する。
　図１１は、実施例３に係る記憶回路の回路図である。図１１を参照し、読出回路５６は、センスアンプ６１およびバッファ６２を備えている。センスアンプ６１は、双安定回路３０のデータを読み出す。バッファ６２は、センスアンプ６１が読み出したデータを保持する。
　判定回路５８は、ＭＯＳＦＥＴｍ１０からｍ１５、センスアンプ６５、６６、インバータ６３、６４、６７およびＸＯＲ回路６８を備えている。ＭＯＳＦＥＴｍ１０からｍ１３およびインバータ６３は、バッファ６２の出力Ｂｏｕｔに基づき、ハイレベル側のノードＱまたはＱＢに接続される制御線ＣＴＲＬ１またはＣＴＲＬ２を接続線ＣＴＲＬ（Ｈ）を介しセンスアンプ６５に電気的に接続する。一方、ローレベル側のノードＱまたはＱＢに接続される制御線ＣＴＲＬ１またはＣＴＲＬ２を接続線ＣＴＲＬ（Ｌ）を介しセンスアンプ６６に電気的に接続する。センスアンプ６５は、ノードがハイレベルの接続線ＣＴＲＬ（Ｈ）の電圧を参照電圧ＶｒｅｆＨと比較する。センスアンプ６５の出力がインバータ６７を介しマッチ信号として出力される。
　センスアンプ６６は、ノードがローレベルの接続線ＣＴＲＬ（Ｌ）の電圧を参照電圧ＶｒｅｆＬと比較する。センスアンプ６５と６６との出力はＸＯＲ回路６８に入力する。ＸＯＲ回路６８はエラー信号を出力する。エラー信号は２つの強磁性トンネル接合素子に矛盾するデータがストアされていないかを示す信号である。例えば、強磁性トンネル接合素子ＭＴＪ１とＭＴＪ２とがともに低抵抗のとき、またはともに高抵抗のとき、２つの強磁性トンネル接合素子に矛盾するデータがストアされている。ＭＯＳＦＥＴｍ１４、ｍ１５およびインバータ６４は、接続線ＣＴＲＬ（Ｈ）およびＣＴＲＬ（Ｌ）をプリチャージする。
　図１２は、各信号のタイミングチャートである。読出回路５６が双安定回路３０からデータを読み出す。このとき、スイッチ線ＳＲプリチャージＰＣはローレベルである。バッファ６２の出力Ｂｏｕｔ、接続線ＣＴＲＬ（Ｈ）およびＣＴＲＬ（Ｌ）はローレベルまたはハイレベルである。時間ｔ２からｔ３の間はプリチャージ期間である。プリチャージＰＣがハイとなる。接続線ＣＴＲＬ（Ｈ）およびＣＴＲＬ（Ｌ）はそれぞれローレベルおよびハイレベルにプリチャージされる。
　時間ｔ３において、スイッチ線ＳＲがハイレベル、プリチャージＰＣがローレベルとなる。接続線ＣＴＲＬ（Ｈ）の電圧は、対応する強磁性トンネル接合素子が高抵抗のとき（データが一致するとき）、実線のようになる。対応する強磁性トンネル接合素子が低抵抗のとき（データが一致しないとき）、破線のようになる。時間ｔ４において、接続線ＣＴＲＬ（Ｈ）の電圧を参照電圧ＶｒｅｆＨと比較することにより、ハイレベルのノードと対応する強磁性トンネル接合素子とのデータが一致しているか判定できる。接続線ＣＴＲＬ（Ｌ）の電圧は、対応する強磁性トンネル接合素子が低抵抗のとき（データが一致するとき）、実線のようになる。対応する強磁性トンネル接合素子が高抵抗のとき（データが一致しないとき）、破線のようになる。時間ｔ４において、接続線ＣＴＲＬ（Ｌ）の電圧を参照電圧ＶｒｅｆＬと比較することにより、ローレベルのノードと対応する強磁性トンネル接合素子とのデータが一致しているか判定できる。
　実施例３によれば、図１０に示すように、制御部８５は、読出回路５６の出力Ｂｏｕｔと、制御線の電圧と、に基づき、双安定回路３０と強磁性トンネル接合素子とのデータが一致するか否かを判定することができる。例えば、図４（ａ）および図４（ｂ）のように、強磁性トンネル接合素子が、双安定回路３０内の１つのノードＱまたはＱＢと制御線ＣＴＲＬとの間に１つ設けられている場合であってもデータの一致を判定できる。
　また、２つの強磁性トンネル接合素子ＭＴＪ１およびＭＴＪ２が、双安定回路３０内の２つのノードＱおよびＱＢと接続線ＣＴＲＬ（Ｈ）およびＣＴＲＬ（Ｌ）との間にそれぞれ接続されている場合、制御部８５は、読出回路の出力Ｂｏｕｔと、制御線ＣＴＲＬ１（第１制御線）および制御線ＣＴＲＬ２（第２制御線）の電圧と、に基づき、強磁性トンネル接合素子ＭＴＪ１とＭＴＪ２とのデータが矛盾するか否かを判定することができる。
　図１３は、実施例４に係る記憶回路を示すブロック図である。図１３を参照し、記憶回路１０２は、メモリ領域７７、列デコーダ７１、列ドライバ７２、行デコーダ７３、行ドライバ７４、判定回路７５および制御部７０を備えている。メモリ領域７７には、複数の記憶セルがマトリックス状に配置されている。記憶セルは、例えば図２、図４（ａ）または図４（ｂ）に示した記憶セルである。メモリ領域７７は複数の領域７６に分割されている。列デコーダ７１および行デコーダ７３は、アドレス信号から列および行を選択する。列ドライバ７２は、選択された列の入出力線および制御線に電圧等を印加する。行ドライバ７４は、選択された行のワード線、スイッチ線および制御線に電圧等を印加する。判定回路７５は、所定期間において対応する領域７６内の記憶セルにデータが揮発的に書き換えられたかを判定する。例えば、図１３の記憶セル７８にデータが揮発的に書き換えられている。
　図１４は、ストアの際の制御部の処理を示すフローチャートである。図１４に示すように、制御部７０は、ストアする際に、最初の領域７６について、前回に双安定回路３０にデータがリストアされた以降に、複数の双安定回路のデータが揮発的に書き換えられているか否かを判定する（ステップＳ１０）。Ｙｅｓの場合、制御部７０は、領域７６内の各記憶セルにおいて、双安定回路３０のデータを不揮発性素子（例えば強磁性トンネル接合素子）に不揮発的にストアさせる（ステップＳ１２）。Ｎｏの場合、領域７６内ではストアは行わない。制御部７０は、最後の領域７６か判定する（ステップＳ１３）。Ｙｅｓの場合終了する。Ｎｏの場合ステップＳ１０に戻る。
　なお、ステップＳ１２において、実施例１から３のように、記憶セル毎に双安定回路３０のデータを不揮発性素子にストアするかの判定を行ってもよい。
　実施例４によれば、制御部７０は、前回に双安定回路３０にデータがリストアされた以降に、複数の双安定回路３０のデータが揮発的に書き換えられていない場合、複数の記憶セルにおいて双安定回路３０のデータを不揮発性素子にストアしない。一方、複数の双安定回路３０の少なくとも１つのデータが書き換えられた場合、複数の記憶セルの少なくとも一部において双安定回路３０のデータを不揮発性素子にストアする。このように、複数の双安定回路３０のデータが揮発的に書き換えられていない場合、複数の双安定回路３０のデータを不揮発性素子にストアしないことにより、ストアのための消費電力を抑制できる。
　また、複数の記憶セルは複数の領域７６に分割されており、制御部７０は、複数の領域毎に、双安定回路３０のデータを不揮発性素子にストアするか否かを判定することができる。
　図１５は、実施例４の変形例に係る記憶回路を示すブロック図である。図１５を参照し、図１３の判定回路７５に代わりに、ＡＮＤ回路７９およびＳＲＦＦ（ＳＲフリップフロップ）８０が各領域７６に対応し設けられている。ＡＮＤ回路７９は、書き換え活性信号ＥＮと、揮発的に書き換える記憶セルが領域７６内かを示す信号とのＡＮＤ処理を行なう。例えばアドレス信号から書き換える記憶セルが特定の領域７６内かを判定できる。ＡＮＤ回路７９は、対応する領域７６内の記憶セルが書き換え対象の場合ハイレベルを出力し、対応する領域７６内の記憶セルが書き換え対象でない場合ローレベルを出力する。ＳＲＦＦ８０は、一度ハイレベルが入力されるとハイレベルを記憶する。制御部７０は、ＳＲＦＦ８０の出力により、所定期間内に、領域７６内の記憶セルが揮発的に書き換えられたかを判断できる。制御部７０は、リセット信号ＲＳＴを用いＳＲＦＦ８０の出力をローレベルにリセットできる。例えば、リストアを行なった場合、判定部５０はＳＲＦＦ８０をリセットする。
　実施例４の変形例のように、記憶部（ＳＲＦＦ８０）は、複数の領域７６毎に、双安定回路３０の少なくとも１つのデータが書き換えられたか否かを記憶する。これにより、制御部７０は、簡単に、双安定回路３０の少なくとも１つのデータが書き換えられたか否か判定できる。
　実施例４およびその変形例において、制御部７０は、外部の回路からスキップ信号を受信してもよい。制御部７０は、スキップ信号を受信した場合、前回に双安定回路３０にデータがリストアされた以降に、複数の双安定回路３０のデータが揮発的に書き換えられているか否かの判定を行なわない。これにより、処理を高速化できる。外部の回路は、スキップ信号により、処理の高速化を行なうか、消費電力の削減を行なうかを選択できる。
　実施例１から４およびその変形例においては、不揮発性素子として強磁性トンネル接合素子を例に説明したが、その他の不揮発性素子でもよい。例えば、不揮発性素子は、ＲｅＲＡＭ(Resistance Random Access Memory)等に用いられるＣＥＲ（Colossal Electro-Resistance ）効果を用いた抵抗変化素子でもよい。また、相変化素子または強誘電体素子等でもよい。
　実施例５は、ＭＲＡＭ（Magnetic Random Access Memory）の例である。図１６は、実施例５に係る記憶回路のブロック図である。記憶回路１０４は、記憶セル９８としてＭＯＳＦＥＴ８２と強磁性トンネル接合素子ＭＴＪを備えている。ＭＯＳＦＥＴ８２のソースおよびドレインの一方はビット線／ＢＬに接続されている。ＭＯＳＦＥＴ８２のソースおよびドレインの他方は強磁性トンネル接合素子ＭＴＪを介しビット線ＢＬに接続されている。ＭＯＳＦＥＴ８２のゲートはワード線ＷＬに接続されている。記憶セル９８はマトリックス状に複数設けられている。
　ドライバ８４は、ビット線／ＢＬおよびＢＬが接続されている。ドライバ８４は、データを記憶セル９８に不揮発的に書き込む。例えば、ドライバ８４がビット線／ＢＬおよびＢＬの一方をハイレベル、他方をローレベルとする。ワード線ＷＬをハイレベルとしＭＯＳＦＥＴ８２を導通状態とする。これにより、強磁性トンネル接合素子ＭＴＪに電流が流れる。強磁性トンネル接合素子ＭＴＪを流れる電流の向きに応じ、図１（ａ）から図１（ｃ）において説明したように、強磁性トンネル接合素子ＭＴＪを低抵抗または高抵抗とすることができる。これにより、強磁性トンネル接合素子ＭＴＪにデータを不揮発的に書き込みできる。
　読出回路８８にはビット線／ＢＬが接続されている。読出回路８８は、強磁性トンネル接合素子ＭＴＪに不揮発的に書き込まれたデータを読み出す。ビット線ＢＬをハイレベルとし、ビット線／ＢＬを浮遊状態とする。ワード線ＷＬをハイレベルとしＭＯＳＦＥＴ８２を導通状態とする。読出回路８８がビット線／ＢＬの電位を検出することにより、強磁性トンネル接合素子ＭＴＪが低抵抗か高抵抗か判定できる。これにより、強磁性トンネル接合素子ＭＴＪに書き込まれたデータを読み出すことができる。読み出されたデータは読出データＢｏｕｔとして出力される。
　制御部８６には、書込データと読出データとが入力される。制御部８６は、書込データと読出データとが一致するか否かを判定する。書込データと読出データとが一致しない場合、制御部８６は記憶セル９８の強磁性トンネル接合素子ＭＴＪに書込データを書き込む。書込データと読出データとが一致する場合、制御部８６は記憶セル９８の強磁性トンネル接合素子ＭＴＪに書込データを書き込まない。
　図１７は、実施例５に係る記憶回路のより詳細なブロック図である。読出回路８８は、センスアンプ９４とバッファ９６を備えている。センスアンプ９４は、ビット線／ＢＬの電位が基準電位Ｒｅｆより低いか高いかにより記憶セル９８のデータを読み出す。読み出されたデータはバッファ９６に保持される。制御部８６は、バッファ９０とＸＮＯＲ回路９２とを備えている。書込データは、バッファ９０に保持される。ＸＮＯＲ回路９２にはバッファ９０に保持された書込データとバッファ９６に保持された読出データとが入力される。ＸＮＯＲ回路９２は、書込データと読出データとが一致した場合、ハイレベルを、一致しない場合、ローレベルを出力する。ドライバ８４は、ＸＮＯＲ回路９２の出力がハイレベルの場合、書込データを記憶セル９８に書き込まない。例えば、ドライバ８４は、ビット線／ＢＬとＢＬを等電位にする。または浮遊状態とする。これにより、ワード線ＷＬがハイレベルとなっても、強磁性トンネル接合素子ＭＴＪにはデータが書き込まれない。ＸＮＯＲ回路９２の出力がローレベルの場合、書込データを記憶セル９８に書き込む。
　実施例５によれば、制御部８６は、読出回路８８の出力と、強磁性トンネル接合素子ＭＴＪに不揮発的に書き込むデータと、が一致した場合、書き込みデータを書き込まない。一方、制御部８６は、読出回路８８の出力と、不揮発的に書き込むデータと、が一致しない場合、強磁性トンネル接合素子に書き込みデータを書き込む。強磁性トンネル接合素子ＭＴＪにデータを書き込む際の消費電力は、強磁性トンネル接合素子ＭＴＪからデータを読み出す際の消費電力より非常に大きい。よって、強磁性トンネル接合素子ＭＴＪに書き込まれているデータと、書き込むデータが同じ場合、書き込みを行なわない。これにより、消費電力を抑制できる。
　制御部８６は、外部の回路からスキップ信号を受信してもよい。制御部８６は、スキップ信号を受信した場合、読出回路８８の出力と、強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致しているか否かの判定を行なわない。これにより、処理を高速化できる。外部の回路は、スキップ信号により、処理の高速化を行なうか、消費電力の削減を行なうかを選択できる。
　実施例１から５のデータ読み出し方法として、電圧センスアンプを用いて説明したが、電流センスアンプを用いることもできる。
　実施例１から５に係る記憶回路は、例えばキャッシュメモリ、レジスタファイルまたはレジスタ等に用いることができる。フラッシュメモリ等の不揮発性メモリへの書き込みにおいて、書き込み条件の範囲が非常に狭い場合、誤書き込みを防ぐために、書き込めたかどうかを確認（ベリファイ）しながら、セルへの書き込み動作を繰り返すことがある。実施例１から５の記憶回路は、このようなベリファイとは異なり、すでに正常に書き込まれているデータと、上書きしたいデータの一致の確認（ベリファイ）を行なうものである。一般に、上記誤書き込み防止のベリファイは、多数回の確認を行なうことなどから、キャッシュメモリなど高速メモリには用いられない。一方、実施例１から５の記憶回路のように、データの一致のベリファイは、１回の書き込み動作に対して、１度行なえばよい。よって、高速検出が可能となり、キャッシュメモリなどの高速メモリへ応用することができる。
　以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　　１０、２０　　　インバータ
　　３０　　　　　　双安定回路
　　７０、８５、８６　制御部
　　ＭＴＪ１、ＭＴＪ２　強磁性トンネル接合素子

Claims (17)

  1. 　データを記憶する双安定回路と、
    　前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、
    　前記双安定回路と前記不揮発性素子とのデータが一致する場合は、前記双安定回路のデータを前記不揮発性素子にストアせず、前記双安定回路と前記不揮発性素子とのデータが一致しない場合は、前記双安定回路のデータを前記不揮発性素子にストアする制御部と、
    を具備することを特徴とする記憶回路。
  2. 　前記不揮発性素子は、抵抗値が変更されることにより前記双安定回路のデータをストアすることを特徴とする請求項１記載の記憶回路。
  3. 　前記制御部は、前記双安定回路と前記不揮発性素子とのデータが一致するか否かを判定し、一致したと判定した場合、前記双安定回路のデータを前記不揮発性素子にストアせず、一致しないと判定した場合、前記双安定回路のデータを前記不揮発性素子にストアすることを特徴とする請求項１または２記載の記憶回路。
  4. 　前記不揮発性素子は、一端が前記双安定回路内のノードに他端が制御線に接続され、
    　前記制御部は、前記双安定回路にデータが記憶されているときの前記制御線の電圧に基づき、前記双安定回路と前記不揮発性素子とのデータが一致するか否かを判定することを特徴とする請求項３記載の記憶回路。
  5. 　前記双安定回路は、相補的な第１ノードおよび第２ノードを含み、
    　前記不揮発性素子は、一端が前記第１ノードに他端が前記制御線に接続された第１不揮発性素子と、一端が前記第２ノードに他端が前記制御線との間に接続された第２不揮発性素子と、を含むことを特徴とする請求項４記載の記憶回路。
  6. 　前記双安定回路のデータを読み出す読出回路を具備し、
    　前記制御部は、前記読出回路の出力と、前記制御線の電圧と、に基づき、前記双安定回路と前記不揮発性素子とのデータが一致するか否かを判定することを特徴とする請求項４記載の記憶回路。
  7. 　前記双安定回路は、相補的な第１ノードおよび第２ノードを含み、
    　前記制御線は、第１制御線と第２制御線とを含み、
    　前記不揮発性素子は、一端が前記第１ノードに他端が第１制御線に接続された第１不揮発性素子と、一端が前記第２ノードに他端が第２制御線との間に接続された第２不揮発性素子と、を含み、
    　前記制御部は、前記読出回路の出力と、前記第１制御線および前記第２制御線の電圧と、に基づき、前記第１不揮発性素子と前記第２不揮発性素子とのデータが矛盾するか否かを判定することを特徴とする請求項６記載の記憶回路。
  8. 　前記制御部は、スキップ信号を受信した場合、前記双安定回路と前記不揮発性素子とのデータが一致するか否かの判定を行なわないことを特徴とする請求項３から７のいずれか一項記載の記憶回路。
  9. 　それぞれが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする複数の不揮発性素子と、を有する複数のセルと、
    　前回に前記双安定回路にデータがリストアされた以降に、前記複数の双安定回路のデータが揮発的に書き換えられていない場合、前記複数のセルにおいて前記双安定回路のデータを前記不揮発性素子にストアせず、前記複数の双安定回路の少なくとも１つのデータが書き換えられた場合、前記複数のセルの少なくとも一部において前記双安定回路のデータを前記不揮発性素子にストアする制御部と、
    を具備することを特徴とする記憶回路。
  10. 　前記制御部は、前回に前記双安定回路にデータがリストアされた以降に、前記複数の双安定回路のデータが揮発的に書き換えられているか否かを判定し、書き換えられていないと判定した場合、前記複数のセルにおいて前記双安定回路のデータを前記不揮発性素子にストアせず、書き換えられたと判定した場合、前記複数のセルの少なくとも一部において前記双安定回路のデータを前記不揮発性素子にストアすることを特徴とする請求項９記載の記憶回路。
  11. 　前記複数のセルは複数の領域に分割されており、
    　前記制御部は、前記複数の領域毎に、前記双安定回路のデータを前記不揮発性素子にストアするか否かを判断することを特徴とする請求項９または１０記載の記憶回路。
  12. 　前記複数の領域毎に、前記双安定回路の少なくとも１つのデータが書き換えられたか否かを記憶する記憶部を具備することを特徴とする請求項１１記載の記憶回路。
  13. 　前記制御部は、スキップ信号を受信した場合、前回に前記双安定回路にデータがリストアされた以降に、前記複数の双安定回路のデータが揮発的に書き換えられているか否かの判定を行なわないことを特徴とする請求項１０記載の記憶回路。
  14. 　前記不揮発性素子は強磁性トンネル接合素子であることを特徴とする請求項１から１３のいずれか一項記載の記憶回路。
  15. 　強磁性トンネル接合素子と、
    　前記強磁性トンネル接合素子に不揮発的に書き込まれたデータを読み出す読出回路と、
    　前記読出回路の出力と、前記強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致した場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込まず、
    前記読出回路の出力と、前記不揮発的に書き込むデータと、が一致しない場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込む制御部と、
    を具備することを特徴とする記憶回路。
  16. 　前記制御部は、前記読出回路の出力と、前記強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致するか否かを判定し、一致したと判定した場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込まず、一致しないと判定した場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込むことを特徴とする請求項１５記載の記憶回路。
  17. 　前記制御部は、スキップ信号を受信した場合、前記読出回路の出力と、前記強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致しているか否かの判定を行なわないことを特徴とする請求項１６記載の記憶回路。
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