WO2013146446A1 - 炭化珪素半導体素子及びその製造方法 - Google Patents

炭化珪素半導体素子及びその製造方法 Download PDF

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明将 木下
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Definitions

  • the present invention relates to a semiconductor element using silicon carbide (hereinafter also referred to as “SiC”) as a semiconductor material, and more particularly to a vertical power device semiconductor element in which current flows from the front side to the back side and a method for manufacturing the same.
  • SiC silicon carbide
  • silicon carbide semiconductor Since silicon carbide semiconductor has a larger band gap than silicon semiconductor, it has a high dielectric breakdown electric field strength.
  • the on-resistance which is a resistance in a conductive state, is inversely proportional to the cube of the dielectric breakdown electric field strength. For this reason, for example, in a widely used silicon carbide semiconductor called 4H type, the on-resistance can be suppressed to several hundredths of that of a silicon semiconductor. Accordingly, a semiconductor element using a silicon carbide semiconductor is expected as a next-generation low-loss power semiconductor element in combination with a large thermal conductivity characteristic that facilitates heat dissipation.
  • a power semiconductor element has a vertical structure in which a current flows from the front side to the back side of a wafer. Since the ratio of the electrode pad to the total area of the elements cannot be ignored, the main reason is that the same current can be realized in a smaller area by forming one electrode on the back surface of the wafer.
  • the back electrode is bonded to a copper (Cu) plate called DBC (Direct Bonded Copper) via a solder layer.
  • DBC Direct Bonded Copper
  • the front surface electrode is bonded to one end of an aluminum (Al) wire by ultrasonic waves, and the other end of the Al wire is bonded to DBC.
  • Ni 2 Si nickel silicide
  • a good value of a contact resistance of 10 ⁇ 7 ⁇ cm 2 is obtained with respect to a substrate (wafer) concentration of 10 19 cm ⁇ 3 (see, for example, Non-Patent Document 1 below) ).
  • carbon having a graphite structure is formed on the outermost surface as can be seen from the reaction formula of the following formula (1).
  • a part of this graphite is deposited on the surface of the Ni 2 Si layer which is stable in terms of energy.
  • FIG. 2 is a diagram schematically showing a layer structure at a stage where an ohmic layer is formed by sintering after depositing Ni on a SiC substrate.
  • a structure of graphite layer / Ni 2 Si layer / SiC substrate is formed from the surface side (exposed surface side) of the ohmic layer.
  • a multilayer film in which, for example, titanium (Ti), Ni, and gold (Au) are sequentially deposited is formed on the ohmic layer, but the multilayer is formed by the graphite layer deposited on the outermost surface of the ohmic layer. It is known that film peeling occurs (for example, see Non-Patent Document 2 below).
  • FIG. 3 is a diagram schematically showing a layer configuration at a stage where an ohmic layer is formed by sintering after depositing Ni and Ti on a SiC substrate.
  • the layer structure from the surface side of the ohmic layer at the stage of forming the ohmic layer is a TiC layer / Ni 2 Si layer / SiC substrate as shown in FIG. 3 (for example, the following non-patent document) 3).
  • a three-layer film composed of Ti, Ni, and Au is not formed immediately after the ohmic layer is formed, and there are various processes depending on the type of device.
  • the steps after the formation of the ohmic layer are performed on the wafer front surface side, such as Schottky contact hole formation, Schottky metal formation, Al—Si metal. Formation, polyimide layer formation.
  • the ohmic layer forming step is performed before these steps is that the sintering temperature of the ohmic layer is as high as 900 ° C. or higher.
  • the three-layer film made of Ti, Ni, and Au is implemented at the end of the preceding process (the ohmic layer forming process, the above-described processes performed on the wafer front side and the three-layer film forming process) This is to prevent cross-contamination into the Au production line.
  • the three-layer film made of Ti, Ni, and Au deposited at the end of the previous process is referred to as “back-surface three-layer metal”.
  • the present invention has been made in view of these problems, and provides a silicon carbide semiconductor element that does not cause peeling of a back electrode even after wafer dicing and subsequent pickup from a dicing tape, and a method for manufacturing the same. It is the purpose.
  • a Ni 2 Si layer formed by sintering after depositing a thin layer made of Ni and a thin layer containing Ti on a silicon carbide substrate and A thin film (ohmic layer) composed of a TiC layer has a structure in which a TiC layer is deposited on the surface, and a multilayer thin film including a Ti layer as a first thin film and a Ni layer as a second thin film on the surface of the TiC layer. It has been found that in a sequentially deposited back electrode structure, the C composition ratio derived from TiC at the interface between the TiC layer and the Ti layer of the multilayer thin film should be 15% or more.
  • a step of forming a thin film (ohmic layer) composed of a Ni 2 Si layer and a TiC layer with the TiC layer as the front side, a Ti layer as a first thin film on the ohmic layer It has also been found that a step of depositing a Ti thin film on the TiC layer may be inserted between the step of sequentially depositing a multilayer thin film including a Ni layer as the second thin film.
  • a silicon carbide semiconductor device has the following characteristics.
  • a thin film made of Ni 2 Si and TiC formed by depositing a thin layer made of Ni and a thin layer made of Ti provided on a silicon carbide substrate is formed by depositing the TiC on the surface.
  • the structure has a layer made of TiC.
  • a multilayer thin film including a Ti layer as a first thin film and a Ni layer as a second thin film is formed on the surface of the layer made of TiC.
  • the C composition ratio derived from the TiC layer is 15% or more at the interface between the TiC layer and the Ti layer of the multilayer thin film.
  • a method for manufacturing a silicon carbide semiconductor device is the above-described method for manufacturing a silicon carbide semiconductor device, and has the following characteristics.
  • step (A) of depositing a thin layer made of Ni and a thin layer made of Ti on a silicon carbide substrate is performed.
  • step (B) of forming is performed.
  • a step (C) of forming a multilayer thin film including a Ti layer as the first thin film and a Ni layer as the second thin film on the surface of the layer made of TiC is performed. Then, in the step (A) for depositing the thin layer, the film thickness ratio (Ti / Ni) of the thin layer composed of Ti and the thin layer composed of Ni is set to 0.25 to 0.67.
  • the method for manufacturing a silicon carbide semiconductor device according to the present invention is the method described above, wherein the Ti thin film is deposited between the sintering step (B) and the multilayer thin film forming step (C). It has the process (D) to perform, It is characterized by the above-mentioned.
  • the silicon carbide semiconductor device and the method for manufacturing the same according to the present invention it is possible to obtain a silicon carbide semiconductor device in which the back electrode is not peeled even after wafer dicing and subsequent pickup from the dicing tape. .
  • FIG. 1 is a diagram schematically showing a layer configuration of an embodiment of the silicon carbide semiconductor device of the present invention.
  • FIG. 2 is a diagram schematically showing a layer structure at a stage where an ohmic layer is formed by sintering after depositing Ni on a SiC substrate.
  • FIG. 3 is a diagram schematically showing a layer configuration at a stage where an ohmic layer is formed by sintering after depositing Ni and Ti on a SiC substrate.
  • FIG. 4A is a diagram in which the profile in the depth direction of each element in the vicinity of the peeling interface of the wafer is measured by X-ray photoelectron spectroscopy (XPS).
  • XPS X-ray photoelectron spectroscopy
  • FIG. 4B is a diagram in which the profile in the depth direction of each element in the closely contacted portion of the wafer is measured by X-ray photoelectron spectroscopy (XPS).
  • FIG. 5A is a diagram illustrating a C1s spectrum by XPS.
  • FIG. 5-2 is a diagram showing a Ti2p spectrum by XPS.
  • FIG. 5-3 is a diagram showing an O1s spectrum by XPS.
  • FIG. 6 is a diagram showing a transition of AES mapping (10 ⁇ m) of Ti (upper stage) and Ni (lower stage).
  • FIG. 7-1 is a diagram illustrating a result of measuring a depth profile of Ti and C by XPS immediately after sintering for obtaining ohmic contact with a silicon carbide semiconductor.
  • FIG. 7-2 is a diagram showing the results of measuring the profile in the depth direction of Ti and C by XPS after the ammonia overwater treatment.
  • FIG. 7-3 is a diagram showing a result of measuring a depth profile of Ti and C by XPS after phosphoric acid acetic acid etching.
  • FIG. 7-4 is a diagram showing a result of measuring a depth profile of Ti and C by XPS after BHF etching.
  • FIG. 8 is a diagram showing a correlation between the carbon composition derived from TiC at the interface between the ohmic layer and the Ti layer of the back surface three-layer metal and the presence or absence of peeling of the back surface three-layer metal.
  • FIG. 9 is a diagram showing the correlation between the thickness of the Ti protective thin film and the yield (ratio of elements in which peeling did not occur) in Example 2.
  • FIG. 10 is a diagram showing the results of the power cycle test.
  • FIG. 1 is a diagram schematically showing a layer configuration of an embodiment of the silicon carbide semiconductor device of the present invention.
  • the silicon carbide semiconductor element of the present invention is formed of Ni 2 Si formed by sintering after depositing a thin layer made of Ni and a thin layer made of Ti on a silicon carbide (SiC) substrate.
  • a thin film (ohmic layer) comprising a layer and a TiC layer is provided, and a TiC layer is deposited on the surface of the ohmic layer.
  • a multilayer thin film (back surface three-layer metal) including a Ti layer as a first thin film and a Ni layer as a second thin film is sequentially deposited on the surface of the TiC layer. Then, the separation of the back surface three-layer metal (Ti / Ni / Au) is prevented by increasing the C composition ratio derived from the TiC layer to 15% or more at the interface between the TiC layer and the Ti layer of the first thin film. Is.
  • the delamination location in the depth direction was investigated, and it was found that the delamination surface was the interface between the ohmic layer and the Ti layer of the backside three-layer metal in any wafer.
  • the profile in the depth direction of each element in the vicinity of the peeling interface was measured by X-ray photoelectron spectroscopy (XPS).
  • XPS X-ray photoelectron spectroscopy
  • FIG. 4A is a diagram in which the profile in the depth direction of each element in the vicinity of the peeling interface of the wafer is measured by X-ray photoelectron spectroscopy (XPS).
  • FIG. 4B is a diagram in which the profile in the depth direction of each element in the closely contacted portion of the wafer is measured by X-ray photoelectron spectroscopy (XPS).
  • FIGS. 5-1 to 5-3 The C1s spectrum, Ti2p spectrum, and O1s spectrum are shown in FIGS. 5-1 to 5-3, respectively.
  • FIG. 5A is a diagram illustrating a C1s spectrum by XPS.
  • FIG. 5-2 is a diagram showing a Ti2p spectrum by XPS.
  • FIG. 5-3 is a diagram showing an O1s spectrum by XPS.
  • the TiC layer is etched by ammonia perwater and phosphorous nitric acid used in the manufacturing process, and not etched by BHF (buffered hydrofluoric acid) (reference: M. Eizenberg and S. P. Mararka, J. Appl. Phys., Vol.54, No. 6 (1983) pp. 3190-3194). For this reason, it was also expected that the TiC layer would have a mosaic shape due to etching with a chemical solution.
  • the investigated wafers are (a) those subjected only to the ohmic layer forming step (that is, those immediately after sintering for obtaining ohmic contact with the silicon carbide semiconductor), (b) forming the Schottky metal from the ohmic layer forming step.
  • FIG. 6 is a diagram showing a transition of AES mapping (10 ⁇ m) of Ti (upper stage) and Ni (lower stage).
  • Ti is uniformly formed and Ni is hardly detected, so it is assumed that the TiC layer is uniformly deposited in the plane. Is done.
  • the in-plane distribution of Ti became sparse, and the Ni peak increased in the region where the Ti peak decreased. From this, it was speculated that as the process proceeded, the TiC layer was partially etched, and the underlying Ni 2 Si layer was exposed, and the above assumed mechanism was verified.
  • FIG. 7-1 to 7-4 show the measurement results of the depth profiles of Ti and C by XPS.
  • FIG. 7-1 is a diagram illustrating a result of measuring a depth profile of Ti and C by XPS immediately after sintering for obtaining ohmic contact with a silicon carbide semiconductor.
  • FIG. 7-2 is a diagram showing the results of measuring the profile in the depth direction of Ti and C by XPS after the ammonia overwater treatment.
  • FIG. 7-3 is a diagram showing a result of measuring a depth profile of Ti and C by XPS after phosphoric acid acetic acid etching.
  • FIG. 7-4 is a diagram showing a result of measuring a depth profile of Ti and C by XPS after BHF etching.
  • 7A shows the wafer (a)
  • FIG. 7-2 shows the wafer (b)
  • FIG. 7-3 shows the wafer (c)
  • FIG. 7-4 shows the wafer (d). Show.
  • the first thing that can be understood is that as the process proceeds, the film thickness at which Ti and C are detected, that is, the film thickness of the TiC layer decreases. Further, it can be seen that the decrease in the thickness of the TiC layer in FIGS. 7-1 and 7-3 is large.
  • the TiC layer is etched by passing through the process of ammonia perhydration, in FIG. 7-3 by passing through the process of phosphonitrate, and in FIG. 7-4, the process of buffered hydrofluoric acid is passed through. However, the TiC layer is hardly etched. From these results, it is considered that the cause of the etching of the TiC layer is due to the wet etching liquid used in each step, in particular, ammonia overwater and phosphorous nitric acid.
  • annealing is performed at a temperature of 500 ° C. after the ammonia overwater treatment. Further, in the polyimide forming step after the formation of the Al—Si metal, annealing is performed at a temperature of 350 ° C. to cure the polyimide. According to a report by Tanimoto et al., Carbon that had been partially dispersed in the Ni 2 Si layer was re-diffused by annealing at 100 ° C. to 600 ° C., and deposited as graphite on the surface of the energy stable Ni 2 Si layer. (For example, refer to JP 2007-184571 A).
  • the TiC layer of the ohmic layer in this step covers the surface of the Ni 2 Si layer
  • carbon dispersed in Ni 2 Si layer is absorbed by the TiC layer.
  • the dispersed carbon is deposited as graphite on the surface of the Ni 2 Si layer as it is.
  • the surface of the ohmic layer is in a state where the TiC layer and graphite are mixed, and as the area of the graphite increases, the adhesion strength with the Ti layer of the backside three-layer metal decreases, finally Is considered to lead to peeling of the backside three-layer metal.
  • the peeling state of the back surface three-layer metal was compared between the case where the annealing after the formation of the Schottky metal and the annealing when the polyimide was cured, and the case where the annealing was not performed.
  • the evaluation method is the same as the above method. As a result, peeling of the backside three-layer metal was observed only when annealing was performed, and the validity of the above mechanism was proved.
  • a 4H—SiC wafer was used as a wafer to be a substrate, and an n-type epitaxial layer having an impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 and a film thickness of 10 ⁇ m, for example, was grown on the (0001) Si surface of the wafer. Then, an element was fabricated on this epitaxial layer by a general method. Subsequent front surface electrode and back electrode forming steps will be described below as examples. Hereinafter, a Schottky barrier diode will be described as an example. For a vertical element, for a pin (p-intrinsic-n) diode, an insulated gate field effect transistor (MOSFET), an insulated gate bipolar transistor (IGBT), etc. Is also applicable.
  • MOSFET insulated gate field effect transistor
  • IGBT insulated gate bipolar transistor
  • Example 1 After immersing the wafer in a buffered hydrofluoric acid solution to remove the oxide film covering the back surface of the wafer, a thin layer made of Ni and a thin layer made of Ti are sequentially deposited on the back surface of the wafer.
  • a deposition method at this time any method such as a sputtering method, an electron beam evaporation method, a resistance heating evaporation method, or the like may be used.
  • a thin layer made of Ni and a thin layer made of Ti may be sequentially stacked.
  • Ni and Ti alloy targets may be deposited simultaneously by sputtering or multi-source deposition to form Ni and Ti. You may form the thin layer which consists of an alloy containing.
  • the thickness of the Ni layer needs to be within an appropriate range.
  • the thickness of the thin layer made of Ni is too thin, the reaction between SiC in the wafer and Ni in the thin layer made of Ni is not sufficient in subsequent sintering to obtain ohmic contact with the silicon carbide semiconductor. Without increasing ohmic contact resistance.
  • the film thickness of the thin layer made of Ni is too thick, the resistance component of the Ni 2 Si layer formed by the sintering for obtaining ohmic contact with the silicon carbide semiconductor thereafter cannot be ignored.
  • the appropriate range of the thickness of the thin layer made of Ni is desirably 20 to 200 nm.
  • the thickness of the thin layer made of Ti is set to an appropriate range.
  • the film thickness of the thin layer made of Ti is too thin, the amount of TiC formed on the surface of the ohmic layer is reduced by the subsequent sintering for obtaining ohmic contact with the silicon carbide semiconductor.
  • the thickness of the thin layer made of Ti is too thick, the resistance component of the TiC layer cannot be ignored. From such a viewpoint, it is desirable that the appropriate range of the thickness of the thin layer made of Ti is 5 to 100 nm.
  • Example 1 the thickness of the thin layer made of Ni is changed to 10 nm, 20 nm, 30 nm, and 40 nm with respect to the thickness of 60 nm of the thin layer made of Ni, and the thin layer made of Ni and Ti are made.
  • the correlation between the thickness of the thin layer and the peeling of the backside three-layer metal was investigated.
  • the thin layer made of Ni and the thin layer made of Ti deposited in this way are sintered to obtain ohmic contact with the 4H—SiC substrate.
  • the holding temperature of sintering for obtaining ohmic contact with the silicon carbide semiconductor is 900 ° C. or more and the holding time is 1 minute or more, and the ohmic contact resistance is reduced by increasing the holding temperature and holding time. Can do.
  • the sintering holding temperature is set to a temperature lower than about 1200 ° C. which is the melting point of the oxide film.
  • the gas atmosphere during sintering for obtaining ohmic contact with the silicon carbide semiconductor is vacuum, Ar, He. , H 2 and a mixed gas thereof.
  • Example 1 as sintering conditions for obtaining ohmic contact with the silicon carbide semiconductor, the holding temperature during sintering was 1050 ° C., the holding time was 2 minutes, and the sintering atmosphere was normal pressure Ar.
  • the Schottky contact hole forming step, the Schottky metal forming step, the Al—Si metal forming step, the polyimide forming step, and the back surface three-layer metal forming are performed as described above. It carries out in order of a process.
  • the processes affecting the ohmic layer constituting the back electrode are: buffered hydrofluoric acid treatment at the time of forming the Schottky contact hole, Amminia overwater treatment at the time of Schottky metal patterning at the time of Schottky metal formation, and shot with the silicon carbide semiconductor. Sintering to obtain key contact, phosphorous acetic acid treatment at the time of forming Al—Si metal, annealing at the time of polyimide curing, and buffered hydrofluoric acid treatment just before the formation of the backside three-layer metal.
  • the chemical treatment conditions are uniquely determined so that the oxide film, Schottky metal, and Al—Si metal formed on the front side of the wafer are completely patterned by each chemical.
  • the temperature, time, and atmosphere are uniquely determined by the required Schottky interface characteristics.
  • the sintering conditions are uniquely determined depending on the material and film thickness in order to obtain Schottky contact with the silicon carbide semiconductor. Therefore, the details of these conditions are omitted.
  • FIG. 8 is a diagram showing a correlation between the carbon composition derived from TiC at the interface between the ohmic layer and the Ti layer of the back surface three-layer metal and the presence or absence of peeling of the back surface three-layer metal.
  • the horizontal axis shows the film thickness (Ti film thickness) of Ti deposited to form the ohmic layer
  • the vertical axis shows the interface between the ohmic layer and the Ti layer of the backside three-layer metal.
  • the carbon composition derived from TiC is shown.
  • the preferable conditions for the peeling of the ohmic layer and the Ti layer of the back surface three-layer metal to occur are as follows: the thickness range of the thin layer made of Ti with a carbon composition of 15% is 15 nm to 40 nm. It was found that the Ti / Ni film thickness ratio of the thin layer made of Ni and the thin layer made of Ni was 0.25 to 0.67.
  • Example 2 Next, Example 2 will be described.
  • Example 2 in the method for forming the back surface three-layer metal described in Example 1, after the ohmic layer forming sintering (sintering for obtaining ohmic contact with the silicon carbide semiconductor), the ohmic layer on the back surface is formed.
  • a step of depositing a Ti thin film on the surface including the TiC layer was added. At this time, the thickness of the Ti thin film was made sufficiently thick so that the TiC layer was not exposed by the ammonia-hydrogen water wet etching performed in the subsequent process. Furthermore, this Ti thin film is not etched with respect to phosphonitrate acetic acid performed in a later step.
  • the Ti thin film is removed by buffered hydrofluoric acid treatment before the back surface three-layer metal. That is, this Ti thin film functions as a protective film for the TiC layer (hereinafter referred to as a Ti protective thin film). Other steps are the same as those in the first embodiment.
  • FIG. 9 is a diagram showing the correlation between the thickness of the Ti protective thin film and the yield (ratio of elements in which peeling did not occur) in Example 2.
  • a Schottky metal made of Ti with a thickness of 100 nm is deposited on the front side of the wafer
  • the thickness of the Ti protective thin film deposited on the ohmic layer on the back side of the wafer is changed to correlate with peeling. investigated.
  • the thickness of the Ti protective thin film was changed from 0 nm to 200 nm in 20 nm steps, and 10 elements were prepared for each film thickness.
  • the peeling test with the tape used above was performed on these elements, and the correlation between the film thickness of the Ti protective thin film and the yield was investigated by using the ratio of the elements in which the peeling of the backside three-layer metal did not occur.
  • the result is shown in FIG.
  • the horizontal axis represents the thickness of the Ti protective thin film (Ti film thickness), and the vertical axis represents the yield.
  • the yield increased from 10% to 30% only by increasing the Ti protective thin film from 0 nm to 20 nm, and the effect of the present invention could be confirmed. Furthermore, as the thickness of the Ti protective thin film was increased, the yield increased. When the thickness of the Ti protective thin film was 100 nm or more, the yield reached 100%.
  • Example 3 Next, Example 3 will be described.
  • the wafer on which the Schottky barrier diode having the back surface structure according to the present invention was fabricated was diced into chips, and after picking up the chips, the back surface of the chip was attached to the TO-220 lead frame by soldering.
  • the anode electrode on the front surface of the chip was bonded to the TO-220 lead frame by Al wire bonding.
  • FIG. 10 is a diagram showing the results of the power cycle test.
  • the horizontal axis indicates the number of cycles (Stress Cycle), and the vertical axis indicates the forward voltage Vf.
  • the silicon carbide semiconductor element and the manufacturing method thereof according to the present invention are useful for power semiconductor devices used for power semiconductor elements and the like.

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Abstract

　炭化珪素基板上に、Ｎｉから成る薄層及びＴｉから成る薄層を堆積した後のシンタリングによって形成されたＮｉ2Ｓｉ層及びＴｉＣ層が、ＴｉＣ層がＮｉ2Ｓｉ層の表面に析出する構造となっている。さらに、このＴｉＣ層表面に、第一の薄膜としてＴｉ層、第二の薄膜としてＮｉ層を含む多層薄膜が形成された構造を有する。前記ＴｉＣ層と前記多層薄膜のＴｉ層との界面においてＴｉＣ由来のＣ組成比を１５％以上とする。これにより、ウェハダイシングとそれに引き続くダイシングテープからのピックアップ後にも剥離を生ずることのない炭化珪素半導体素子を提供することができる。

Description

炭化珪素半導体素子及びその製造方法
　本発明は、半導体材料として炭化珪素（以下「ＳｉＣ」ともいう）を用いた半導体素子、特におもて側から裏側に電流を流す縦型パワーデバイス半導体素子及びその製造方法に関する。
　炭化珪素半導体は、シリコン半導体と比較して大きなバンドギャップを持つため、高い絶縁破壊電界強度を有する。炭化珪素半導体では、導通状態における抵抗であるオン抵抗は、その絶縁破壊電界強度の３乗に逆比例する。このため、例えば広く用いられている４Ｈ型と呼ばれる炭化珪素半導体においては、そのオン抵抗をシリコン半導体の数１００分の１に抑制することができる。したがって、炭化珪素半導体を用いた半導体素子は、放熱が容易となる大きな熱伝導度の特性ともあいまって、次世代の低損失な電力用半導体素子としての期待されている。
　電力用半導体素子では、電流をウェハのおもて側から裏側に流す縦型構造を取る場合が一般的である。電極パッドの素子の総面積に対する割合は無視できないため、一つの電極をウェハ裏面に形成することで、同じ電流をより小さな面積で実現できることが主な理由である。裏面電極は半田層を介してＤＢＣ（Ｄｉｒｅｃｔ　Ｂｏｎｄｅｄ　Ｃｏｐｐｅｒ）と呼ばれる銅（Ｃｕ）板に接着される。一方、おもて面電極は超音波によりアルミニウム（Ａｌ）ワイヤーの一端にワイヤーボンディングされ、Ａｌワイヤーの他端はＤＢＣに接着される。
　このような電力用半導体素子の裏面電極には大きく二つの性能が求められる。一つは金属／半導体界面でのオーミック接触抵抗を低減することであり、もう一つは半田層との密着強度を高めることである。低いオーミック接触抵抗に対しては、ウェハ裏面にニッケル（Ｎｉ）を堆積した後に還元雰囲気中で９００℃以上の温度でシンタリングすることにより、ニッケルシリサイド（Ｎｉ2Ｓｉ）層を形成すると良いことが知られている。Ｎｉ2Ｓｉ層を形成することで、基板（ウェハ）濃度１０19ｃｍ-3に対して、接触抵抗が１０-7Ωｃｍ2の良好な値が得られている（例えば、下記非特許文献１参照）。
　しかしながら、上記の方法では、下記式（１）の反応式からも分かるようにグラファイト構造をしたカーボンが最表面に形成されてしまう。このグラファイトの一部はエネルギー的に安定なＮｉ2Ｓｉ層表面に析出する。
　　　　ＳｉＣ＋２Ｎｉ→Ｎｉ2Ｓｉ＋Ｃ・・・（１）
　図２は、ＳｉＣ基板上にＮｉを堆積した後にシンタリングすることによりオーミック層を形成した段階での層構成を模式的に示す図である。図２に示すように、オーミック層を形成した段階では、オーミック層の表面側（露出面側）から、グラファイト層／Ｎｉ2Ｓｉ層／ＳｉＣ基板という構造となっている。半田との接着のために、例えばチタン（Ｔｉ）、Ｎｉ、金（Ａｕ）を順次堆積した多層膜をこのオーミック層上に形成するが、オーミック層の最表面に析出したグラファイト層のために多層膜の剥離が発生することが知られている（例えば、下記非特許文献２参照）。
　このグラファイト層による多層膜の剥離を抑制する対策の一つとして、ＳｉＣ基板上にＮｉのみならずＴｉも堆積した上で、炭化珪素半導体とのオーミック接触を得るため（オーミック層を形成するため）の上記シンタリングを実施してオーミック層を形成した後に、オーミック層上に多層膜を形成する方法が提案されている（例えば、下記特許文献１参照）。Ｎｉは炭素（Ｃ）よりＳｉとの反応エンタルピーが低く、逆にＴｉはＳｉよりＣとの反応エンタルピーが低い。このため、以下の式（２）に示されるようにＳｉＣから放出されるカーボンはＴｉとの反応によりＴｉＣに変換される。
　　　　ＳｉＣ＋２Ｎｉ＋Ｔｉ→Ｎｉ2Ｓｉ＋ＴｉＣ・・・（２）
　図３は、ＳｉＣ基板上にＮｉ及びＴｉを堆積した後にシンタリングすることによりオーミック層を形成した段階での層構成を模式的に示す図である。この場合のオーミック層を形成した段階でのオーミック層の表面側からの層構成は、図３に示すように、ＴｉＣ層／Ｎｉ2Ｓｉ層／ＳｉＣ基板となっている（例えば、下記非特許文献３参照）。このＴｉＣ層上に、例えばＴｉ、Ｎｉ、Ａｕを順次堆積した多層膜を形成することで、オーミック層と多層膜との密着性は非常に良好となる。
特開２００６－３４４５８８号公報
Ｓ．Ｔａｎｉｍｏｔｏ，ｅｔ　ａｌ．，Ｍａｔｅｒｉａｌｓ　ｓｃｉｅｎｃｅ　Ｆｏｒｕｍ，Ｖｏｌｓ．３８９－３９３　（２００２）　ｐ．８７９ Ｓ．Ｔａｎｉｍｏｔｏ　ｅｔ　ａｌ．，Ｐｈｙｓ．Ｓｔａｔｕｓ　ＳｏｌｉｄｉＡ　２０６，Ｎｏ．１０，ｐｐ．２４１７－２４３０　（２００９） Ｍ．Ｌｅｖｉｔ　ｅｔ　ａｌ．，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．８０，Ｎｏ．１　（１９９６）　ｐｐ．１６７－１７３
　しかしながら、実際の素子製造工程では、オーミック層形成後、直ちにＴｉ、Ｎｉ、Ａｕから成る３層膜を形成するわけではなく、その間には素子の種類によって様々な工程が存在する。
　例えば、ショットキーバリアダイオードを例とすると、オーミック層（ＴｉＣ層＋Ｎｉ2Ｓｉ層）形成後の工程は、ウェハおもて面側の、ショットキーコンタクトホール形成、ショットキーメタル形成、Ａｌ－Ｓｉメタル形成、ポリイミド層形成となる。オーミック層形成工程が、これらの工程の前に実施される理由は、オーミック層のシンタリング温度が９００℃以上と高いためである。また、Ｔｉ、Ｎｉ、Ａｕから成る３層膜が前工程（オーミック層形成工程、ウェハおもて面側に行う上記各工程及び３層膜形成工程を含む工程）の最後に実施される理由は、Ａｕの製造ライン内へのクロスコンタミネーションを防止するためである。以降、前工程の最後に堆積されるＴｉ、Ｎｉ、Ａｕから成る３層膜のことを、「裏面３層メタル」と呼ぶこととする。
　本発明者らが検討した結果、オーミック層形成後、裏面３層メタルを形成する前に、ショットキーコンタクトホール形成、ショットキーメタル形成、Ａｌ－Ｓｉメタル形成、ポリイミド層形成等の工程を実施した場合、前述のようにＮｉ2Ｓｉ層とその上にＴｉＣ層とを析出するようにオーミック層を形成して裏面電極を構成したにも拘わらず、ウェハダイシングとそれに引き続くダイシングテープ（粘着力０．２Ｎ／２０ｍｍ）からのピックアップ後に、裏面３層メタルの剥離が発生するという問題があることが判明した。
　本発明は、こうした問題を鑑みてなされたものであって、ウェハダイシングとそれに引き続くダイシングテープからのピックアップ後にも裏面電極の剥離を生ずることのない炭化珪素半導体素子及びその製造方法を提供することを目的とするものである。
　本発明者らは、上記目的を達成すべく鋭意研究を重ねた結果、炭化珪素基板上にＮｉから成る薄層及びＴｉを含む薄層を堆積した後にシンタリングによって形成されるＮｉ2Ｓｉ層及びＴｉＣ層から成る薄膜（オーミック層）が、表面にＴｉＣ層が析出する構造となっており、さらにこのＴｉＣ層表面に第一の薄膜としてＴｉ層、第二の薄膜としてＮｉ層を含む多層薄膜が順次堆積された裏面電極構造において、ＴｉＣ層と多層薄膜のＴｉ層との界面におけるＴｉＣ由来のＣ組成比が１５％以上となるようにすればよいという知見を得た。
　また、上記の裏面電極構造の形成において、炭化珪素半導体とのオーミック接触を得るためのシンタリング前に堆積されるＴｉから成る薄層及びＮｉから成る薄層の膜厚比がＴｉ／Ｎｉ＝０．２～０．６７となるようにすればよいことも判明した。
　さらに、上記に記載の裏面電極構造において、ＴｉＣ層を表面側とするＮｉ2Ｓｉ層及びＴｉＣ層から成る薄膜（オーミック層）を形成する工程と、オーミック層上に第一の薄膜としてＴｉ層、第二の薄膜としてＮｉ層を含む多層薄膜を順次堆積する工程との間に、ＴｉＣ層上にＴｉ薄膜を堆積する工程を入れるとよいことも判明した。
　本発明はこれらの知見に基づいて完成に至ったものであり、本発明によれば、以下の発明が提供される。
　上記課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体素子は、次の特徴を有する。炭化珪素基板上に設けられた、Ｎｉから成る薄層及びＴｉから成る薄層を堆積した後のシンタリングによって形成されたＮｉ2Ｓｉ及びＴｉＣから成る薄膜が、前記ＴｉＣが表面に析出して形成されたＴｉＣから成る層を有する構造となっている。さらに前記ＴｉＣから成る層の表面に第一の薄膜としてＴｉ層、第二の薄膜としてＮｉ層を含む多層薄膜が形成された構造を有している。そして、前記ＴｉＣから成る層と、前記多層薄膜のＴｉ層と、の界面において、前記ＴｉＣから成る層に由来するＣ組成比が１５％以上である。
　上記課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体素子の製造方法は、上述した炭化珪素半導体素子の製造方法であって、次の特徴を有する。まず、炭化珪素基板上にＮｉから成る薄層及びＴｉから成る薄層を堆積する工程（Ａ）を行う。前記薄層を堆積する工程（Ａ）の後に、シンタリングを行い、前記炭化珪素基板上にＮｉ2Ｓｉ及びＴｉＣから成る薄膜を、前記ＴｉＣが表面に析出しＴｉＣから成る層を形成するように形成する工程（Ｂ）を行う。さらに、前記ＴｉＣなら成る層の表面に、第一の薄膜としてＴｉ層、第二の薄膜としてＮｉ層を含む多層薄膜を形成する工程（Ｃ）を行う。そして、前記薄層を堆積する工程（Ａ）において、堆積される前記Ｔｉから成る薄層及び前記Ｎｉから成る薄層の膜厚比（Ｔｉ／Ｎｉ）を０．２５～０．６７にする。
　この発明にかかる炭化珪素半導体素子の製造方法は、上述した発明において、前記シンタリングを行う工程（Ｂ）と、前記多層薄膜を形成する工程（Ｃ）との間に、Ｔｉから成る薄膜を堆積する工程（Ｄ）を有することを特徴とする。
　本発明にかかる炭化珪素半導体素子及びその製造方法によれば、ウェハダイシングとそれに引き続くダイシングテープからのピックアップ後にも裏面電極の剥離を生ずることのない炭化珪素半導体素子を得ることができるという効果を奏する。
図１は、本発明の炭化珪素半導体素子の一実施形態の層構成を模式的に示す図である。 図２は、ＳｉＣ基板上にＮｉを堆積した後にシンタリングすることによりオーミック層を形成した段階での層構成を模式的に示す図である。 図３は、ＳｉＣ基板上にＮｉ及びＴｉを堆積した後にシンタリングすることによりオーミック層を形成した段階での層構成を模式的に示す図である。 図４－１は、Ｘ線光電子分光法（ＸＰＳ）にて、ウェハの剥離界面近傍での各元素の深さ方向のプロファイルを測定した図である。 図４－２は、Ｘ線光電子分光法（ＸＰＳ）にて、ウェハの密着した部分の各元素の深さ方向のプロファイルを測定した図である。 図５－１は、ＸＰＳによる、Ｃ１ｓスペクトルを示す図である。 図５－２は、ＸＰＳによる、Ｔｉ２ｐスペクトルを示す図である。 図５－３は、ＸＰＳによる、Ｏ１ｓスペクトルを示す図である。 図６は、Ｔｉ（上段）及びＮｉ（下段）のＡＥＳマッピング（１０μｍ）の推移を示す図である。 図７－１は、炭化珪素半導体とのオーミック接触を得るためのシンタリング直後に、ＸＰＳによるＴｉ及びＣの深さ方向プロファイルを測定した結果を示す図である。 図７－２は、アンモニア過水処理後に、ＸＰＳによるＴｉ及びＣの深さ方向プロファイルを測定した結果を示す図である。 図７－３は、リン硝酢酸エッチング後に、ＸＰＳによるＴｉ及びＣの深さ方向プロファイルを測定した結果を示す図である。 図７－４は、ＢＨＦエッチング後に、ＸＰＳによるＴｉ及びＣの深さ方向プロファイルを測定した結果を示す図である。 図８は、オーミック層と裏面３層メタルのＴｉ層との界面におけるＴｉＣ由来のカーボン組成と裏面３層メタルの剥離の有無との相関を示す図である。 図９は、実施例２におけるＴｉ保護薄膜の膜厚と歩留まり（剥離が発生しなかった素子の割合）との相関を示す図である。 図１０は、パワーサイクル試験の結果を示す図である。
　以下、本発明の炭化珪素半導体素子及びその製造方法の好適な実施の形態について、添付図面を用いて詳細に説明する。
　図１は、本発明の炭化珪素半導体素子の一実施形態の層構成を模式的に示す図である。本発明の炭化珪素半導体素子は、図１に示すように、炭化珪素（ＳｉＣ）基板上に、Ｎｉから成る薄層及びＴｉから成る薄層を堆積した後のシンタリングによって形成されたＮｉ2Ｓｉ層及びＴｉＣ層から成る薄膜（オーミック層）を備え、オーミック層の表面にＴｉＣ層が析出された構造となっている。さらにこのＴｉＣ層の表面に、第一の薄膜としてＴｉ層、第二の薄膜としてＮｉ層を含む多層薄膜（裏面３層メタル）が順次堆積されている。そして、ＴｉＣ層と第一の薄膜のＴｉ層との界面においてＴｉＣ層に由来するＣ組成比を１５％以上と高くすることにより、裏面３層メタル（Ｔｉ／Ｎｉ／Ａｕ）の剥離を防止するものである。
（剥離のメカニズムの検証）
　最初に、本発明者らが検証した剥離のメカニズムについて説明する。
　剥離の原因を調査するため、最初に、深さ方向における剥離箇所を調査したところ、どのウェハにおいても剥離面は、オーミック層と裏面３層メタルのＴｉ層との界面であることが分かった。
　次に、裏面３層メタルが剥離に至るメカニズムを解明するために、剥離界面を含んだ領域を分析することとした。
　まずは、Ｘ線光電子分光法（ＸＰＳ）にて剥離界面近傍での各元素の深さ方向のプロファイルを測定した。剥離界面（オーミック層と裏面３層メタルのＴｉ層との界面）近傍の情報を保護するために、裏面３層メタルをすべて剥離せず、上層にあたるＡｕ層、Ｎｉ層のみを王水及びリン硝酢酸液にて除去した。裏面３層メタルが剥離したウェハでも全面で裏面３層メタルの剥離を起こしているわけではないため、裏面３層メタルの剥離がない領域で測定を行った。その結果を、図４－１及び図４－２に示す。図４－１は、Ｘ線光電子分光法（ＸＰＳ）にて、ウェハの剥離界面近傍での各元素の深さ方向のプロファイルを測定した図である。図４－２は、Ｘ線光電子分光法（ＸＰＳ）にて、ウェハの密着した部分の各元素の深さ方向のプロファイルを測定した図である。
　図４－１及び図４－２に示す結果より、裏面３層メタルが剥離したウェハと裏面３層メタルの剥離が起こらないウェハとで、剥離界面に存在するカーボンの組成に差が見られた。すなわち、図４－１に示すように、裏面３層メタルが剥離したウェハは、剥離界面でのカーボン組成が数％と低いのに対し、図４－２に示すように、裏面３層メタルが剥離なく密着しているウェハでは、剥離界面に存在するカーボン組成が２０％以上と高いことが判明した。
　次に、前記の裏面３層メタルが剥離なく密着しているウェハについて、ＸＰＳスペクトルのケミカルシフトによりカーボンの結合状態を調べた。
　Ｃ１ｓスペクトル、Ｔｉ２ｐスペクトル、及びＯ１ｓスペクトルを、それぞれ、図５－１ないし図５－３に示す。図５－１は、ＸＰＳによる、Ｃ１ｓスペクトルを示す図である。図５－２は、ＸＰＳによる、Ｔｉ２ｐスペクトルを示す図である。図５－３は、ＸＰＳによる、Ｏ１ｓスペクトルを示す図である。
　その結果、Ｃ１ｓのケミカルシフト（図５－１）より、剥離界面で検出されるカーボンは金属元素との結合状態にあることが分かった。一方、Ｔｉ２ｐのケミカルシフト（図５－２）を調べると、剥離界面ではＴｉＯまたはＴｉＣの結合状態にあることが分かった。また、Ｏ１ｓのケミカルシフト（図５－３）が示すように、剥離界面での酸素元素の検出がほとんどないことから、剥離界面に存在するのはＴｉＣ層と結論付けられる。
　様々な条件にて裏面電極構造を作製し、剥離界面でのＴｉＣ由来のカーボン組成を整理すると、ＴｉＣ由来のＣ組成比が１０％以下で剥離が必ず発生し、ＴｉＣ由来のＣ組成比が１０～１５％で剥離がしばしば発生し、ＴｉＣ由来のＣ組成比が１５％以上では剥離の発生は見られなかった。このようにオーミック層と裏面３層メタルのＴｉ層との界面に存在するＴｉＣ量が剥離に影響するパラメータであることが分かった。
　ＴｉＣ量が減少することによりなぜ剥離が発生するかという点において、そのメカニズムが不明である。そこで、考察としてＴｉＣ量が減少しても裏面全体に一様に分布していればＴｉＣ層と裏面３層メタルのＴｉ層との結合状態は変わらないので密着強度は変化しないのに対し、ＴｉＣ層が面内でモザイク状になり結合力が低い物質が露出してくれば密着強度は低下すると予想した。
　さらに、ＴｉＣ層は、製造工程で使用される、アンモニア過水やリン硝酢酸にエッチングされ、ＢＨＦ（バッファードフッ酸）にはエッチングされないということが知られている（参考文献：Ｍ．Ｅｉｚｅｎｂｅｒｇ　ａｎｄ　Ｓ．Ｐ．Ｍａｒａｒｋａ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．５４，Ｎｏ．６　（１９８３）　ｐｐ．３１９０－３１９４）。このため、薬液によるエッチングによりＴｉＣ層がモザイク状になることも予想した。
　以上のような想定メカニズムを検証するために、オージェ電子分光法（ＡＥＳ）による元素面内マッピング及びＸＰＳによる深さ方向プロファイルを実施した。調査したウェハは、（ａ）オーミック層形成工程のみを行ったもの（すなわち、炭化珪素半導体とのオーミック接触を得るためのシンタリング直後のもの）、（ｂ）オーミック層形成工程からショットキーメタル形成工程までを経たもの（すなわち、アンモニア過水処理後のもの）、（ｃ）オーミック層形成工程からＡｌ－Ｓｉメタル形成工程までを経たもの（すなわち、リン硝酢酸エッチング後のもの）、（ｄ）オーミック層形成工程から裏面３層メタル形成直前までの工程を経たもの（すなわち、ＢＨＦエッチング後のもの）、の４種類である。
　図６は、Ｔｉ（上段）及びＮｉ（下段）のＡＥＳマッピング（１０μｍ）の推移を示す図である。図６からわかるように、（ａ）のオーミック層形成工程直後では一様にＴｉが形成されておりＮｉがほとんど検出されないことから、ＴｉＣ層が面内に一様に堆積されているものと推測される。（ｂ）→（ｃ）→（ｄ）と工程が進むにつれ、Ｔｉの面内分布がまばらになり、Ｔｉのピークが低下した領域でＮｉのピークが増加した。このことから工程が進むにつれ、ＴｉＣ層が一部エッチングされ、下地のＮｉ2Ｓｉ層が露出してくるものと推測され、上記想定メカニズムが検証された。
　図７－１～図７－４に、ＸＰＳによるＴｉ及びＣの深さ方向プロファイルを測定した結果を示す。図７－１は、炭化珪素半導体とのオーミック接触を得るためのシンタリング直後に、ＸＰＳによるＴｉ及びＣの深さ方向プロファイルを測定した結果を示す図である。図７－２は、アンモニア過水処理後に、ＸＰＳによるＴｉ及びＣの深さ方向プロファイルを測定した結果を示す図である。図７－３は、リン硝酢酸エッチング後に、ＸＰＳによるＴｉ及びＣの深さ方向プロファイルを測定した結果を示す図である。図７－４は、ＢＨＦエッチング後に、ＸＰＳによるＴｉ及びＣの深さ方向プロファイルを測定した結果を示す図である。すなわち、図７－１は、（ａ）のウェハ、図７－２は、（ｂ）のウェハ、図７－３は、（ｃ）のウェハ、図７－４は、（ｄ）のウェハを示している。
　図７－１～図７－４からまず分かることは、工程が進むにつれてＴｉ及びＣが検出される膜厚、すなわちＴｉＣ層の膜厚が減少することである。さらに、図７－１、図７－３でのＴｉＣ層の膜厚の減少が大きいことが分かる。図７－２ではアンモニア過水の工程を経ていること、図７－３ではリン硝酢酸の工程を経ていることでＴｉＣ層がエッチングされ、図７－４ではバッファードフッ酸の工程を経ているがほとんどＴｉＣ層がエッチングされていない。これらの結果から、ＴｉＣ層がエッチングされる原因は、各工程で使用するウェットエッチング液、特に、アンモニア過水とリン硝酢酸とによるものと考えられる。
　さらに、剥離界面においてＴｉＣ量が減少し、Ｎｉ2Ｓｉ層が露出すると裏面３層メタルの剥離につながるメカニズムの考察、検討を行った。
　ショットキーメタル形成時には、アンモニア過水処理の後に、５００℃の温度でのアニールを行っている。また、Ａｌ－Ｓｉメタル形成後のポリイミド形成工程では、ポリイミドの硬化のために３５０℃の温度でのアニールを行っている。谷本らの報告によると、１００℃～６００℃のアニールにより、一部Ｎｉ2Ｓｉ層中に分散していたカーボンが再拡散し、エネルギー的に安定なＮｉ2Ｓｉ層の表面にグラファイトとして析出することが指摘されている（例えば、特開２００７－１８４５７１号公報参照）。
　本工程でもオーミック層のうちＴｉＣ層がＮｉ2Ｓｉ層の表面を被覆している領域では、Ｎｉ2Ｓｉ層中に分散しているカーボンはＴｉＣ層に吸収される。一方、オーミック層のうちＴｉＣ層に被覆されずにＮｉ2Ｓｉ層が表面に露出している領域では、分散カーボンはそのままＮｉ2Ｓｉ層の表面にグラファイトとして析出する。このようなことが起こる結果、オーミック層の表面はＴｉＣ層とグラファイトとが混在した状況になっており、グラファイトの面積が増加するほど裏面３層メタルのＴｉ層との密着強度が低下し、遂には裏面３層メタルの剥離に至ると考えられる。
　このことを検証するために、ショットキーメタル形成後のアニール及びポリイミド硬化時のアニールを実施した場合と、アニールを行わない場合と、で裏面３層メタルの剥離状況を比較した。評価方法は上記の方法と同様である。この結果アニールを実施した場合でのみ裏面３層メタルの剥離が見られており、上記のメカニズムの妥当性が証明された。
　以上のようなメカニズムによりオーミック層表面がＴｉＣ層で被覆されているにも関わらず剥離が発生することが分かった。
　以下に裏面３層メタルの剥離を防止するための実施例を順次記載する。
　基板となるウェハとして４Ｈ－ＳｉＣウェハを用い、ウェハの（０００１）Ｓｉ面上に、例えば不純物濃度１×１０16ｃｍ-3、膜厚１０μｍのｎ型エピタキシャル層を成長させた。そして、このエピタキシャル層上に一般的な方法で素子を作製した。その後のおもて面電極及び裏面電極形成工程について実施例として以下に説明する。以下ショットキーバリアダイオードを例として記載するが、縦型素子であればｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオード、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などに対しても適用可能である。
（実施例１）
　バッファードフッ酸液にウェハを浸漬し、ウェハ裏面を被覆している酸化膜を除去した後、ウェハ裏面にＮｉから成る薄層及びＴｉから成る薄層を順次堆積する。この時の堆積方法は、スパッタリング法、電子線蒸着法、抵抗加熱蒸着法など、いずれの方法を用いても構わない。また、Ｎｉから成る薄層とＴｉから成る薄層を順次積層してもよいし、Ｎｉ及びＴｉの合金ターゲットをスパッタリング法、あるいは多元蒸着法にてＮｉとＴｉを同時に蒸着してＮｉ及びＴｉを含む合金から成る薄層を形成しても構わない。
　またこの時のＮｉ層の膜厚を適正な範囲内とする必要がある。Ｎｉから成る薄層の膜厚が薄過ぎる場合、この後の炭化珪素半導体とのオーミック接触を得るためのシンタリングにてウェハ中のＳｉＣとＮｉから成る薄層中のＮｉとの反応が十分ではなく、オーミック接触抵抗が増加してしまう。一方、Ｎｉから成る薄層の膜厚が厚過ぎる場合、この後の炭化珪素半導体とのオーミック接触を得るためのシンタリングで形成されるＮｉ2Ｓｉ層の抵抗成分が無視できなくなる。これらの観点から、Ｎｉから成る薄層の膜厚の適正な範囲は２０～２００ｎｍとすることが望ましい。
　また、Ｔｉから成る薄層の膜厚に関しても適正な範囲に設定する。Ｔｉから成る薄層の膜厚が薄過ぎる場合、その後の炭化珪素半導体とのオーミック接触を得るためのシンタリングにてオーミック層表面に形成されるＴｉＣ量が少なくなる。一方、Ｔｉから成る薄層の膜厚が厚過ぎる場合、ＴｉＣ層の抵抗成分が無視できなくなる。このような観点からＴｉから成る薄層の膜厚の適正な範囲は５～１００ｎｍとすることが望ましい。
　そこで、本実施例１では、Ｎｉから成る薄層の膜厚６０ｎｍに対して、Ｔｉから成る薄層の膜厚を１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍと変化させ、Ｎｉから成る薄層及びＴｉから成る薄層の膜厚と裏面３層メタルの剥離との相関を調査した。
　このようにして堆積されたＮｉから成る薄層及びＴｉから成る薄層を、４Ｈ－ＳｉＣ基板とのオーミック接触を得るためにシンタリングを行う。炭化珪素半導体とのオーミック接触を得るためのシンタリングの保持温度は９００℃以上、保持時間は１分以上が必要であり、保持温度及び保持時間を増加させることにより、オーミック接触抵抗を低減することができる。一般的にはウェハおもて面側に形成された酸化膜の膜質を変質させないために、シンタリングの保持温度は酸化膜の融点である約１２００℃より低い温度に設定される。
　また、Ｎｉから成る薄層、Ｔｉから成る薄層の酸化によりオーミック接触抵抗が増加することを防ぐために、炭化珪素半導体とのオーミック接触を得るためのシンタリング中のガス雰囲気は真空、Ａｒ、Ｈｅ、Ｈ2及びこれらの混合ガスとする必要がある。
　これらの観点から、実施例１では、炭化珪素半導体とのオーミック接触を得るためのシンタリング条件として、シンタリング中の保持温度１０５０℃、保持時間２分、シンタリング雰囲気常圧Ａｒとした。
　オーミック層（ＴｉＣ層＋Ｎｉ2Ｓｉ層）形成後の工程は、前述したように、ショットキーコンタクトホール形成工程、ショットキーメタル形成工程、Ａｌ－Ｓｉメタル形成工程、ポリイミド形成工程、裏面３層メタル形成工程の順に行う。
　このとき裏面電極を構成するオーミック層に影響する工程は、ショットキーコンタクトホール形成時のバッファードフッ酸処理、ショットキーメタル形成におけるショットキーメタルパターニング時のアンミニア過水処理及び炭化珪素半導体とのショットキー接触を得るためのシンタリング、Ａｌ－Ｓｉメタル形成時のリン硝酢酸処理、ポリイミド硬化時のアニール、裏面３層メタル形成直前のバッファードフッ酸処理である。これらのうち、薬液処理条件は、ウェハおもて面側に形成される酸化膜、ショットキーメタル及びＡｌ－Ｓｉメタルが各薬液により完全にパターニングされるように一義的に決められる。また、炭化珪素半導体とのショットキー接触を得るため（ショットキーメタルを形成するため）のシンタリングに関しても、求められるショットキー界面特性により温度、時間、雰囲気が一義的に決められる。ポリイミド形成に関しても、材質、膜厚により、炭化珪素半導体とのショットキー接触を得るためシンタリング条件は一義的に決められる。従ってこれらの条件の詳細は割愛する。
　以上のように作製された素子を前述したテープ引き剥がし試験（テープ粘着力：６．４～９．４Ｎ／２５ｍｍ）により裏面３層メタルの剥離の有無を評価した。また、ＸＰＳによりオーミック層と裏面３層メタルのＴｉ層との界面におけるＴｉＣ由来のカーボン組成も調査した。これらの結果を図８にまとめた。図８は、オーミック層と裏面３層メタルのＴｉ層との界面におけるＴｉＣ由来のカーボン組成と裏面３層メタルの剥離の有無との相関を示す図である。図８には、横軸にオーミック層を形成するために堆積するＴｉから成る薄層の膜厚（Ｔｉ膜厚）を示し、縦軸にオーミック層と裏面３層メタルのＴｉ層との界面におけるＴｉＣ由来のカーボン組成を示す。
　図８に示すように、Ｔｉから成る薄層の膜厚が１０ｎｍ及び４０ｎｍの場合は裏面３層メタルの剥離が発生した。それに対して、Ｔｉから成る薄層の膜厚が２０ｎｍ及び３０ｎｍの場合は裏面３層メタルの剥離が発生しなかった。ＴｉＣ由来のカーボン組成割合は、裏面３層メタルが剥離した場合で最大１２．３％、裏面３層メタルの剥離なしの場合で最小２４．０％であり、これまでの実験結果と一致した。図８から、オーミック層と裏面３層メタルのＴｉ層との剥離が発生しない好適な条件は、カーボン組成が１５％となるＴｉから成る薄層の膜厚の範囲が１５ｎｍ～４０ｎｍであり、Ｔｉから成る薄層及びＮｉから成る薄層のＴｉ／Ｎｉ膜厚比にして、０．２５～０．６７となることがわかった。
（実施例２）
　次に、実施例２について説明する。実施例２においては、実施例１に記載の裏面３層メタルの形成方法において、オーミック層形成用のシンタリング（炭化珪素半導体とのオーミック接触を得るためのシンタリング）後に、裏面におけるオーミック層のＴｉＣ層を含む表面にＴｉ薄膜を堆積する工程を追加した。このとき、後の工程で実施されるアンモニア過水ウェットエッチングによりＴｉＣ層が露出しないようにＴｉ薄膜の膜厚を十分厚くした。さらに、後の工程で実施されるリン硝酢酸に対してはこのＴｉ薄膜はエッチングされない。また、このＴｉ薄膜は裏面３層メタル前のバッファードフッ酸処理により除去される。すなわち、このＴｉ薄膜はＴｉＣ層の保護膜として機能する（以下、Ｔｉ保護薄膜とする）。その他の工程は実施例１と同様である。
　図９は、実施例２におけるＴｉ保護薄膜の膜厚と歩留まり（剥離が発生しなかった素子の割合）との相関を示す図である。膜厚１００ｎｍのＴｉからなるショットキーメタルがウェハおもて面側に堆積された場合に、ウェハ裏面側のオーミック層上に堆積されるＴｉ保護薄膜の膜厚を変化させて剥離との相関を調査した。Ｔｉ保護薄膜の膜厚を０ｎｍから２００ｎｍまで２０ｎｍステップで変化させ、各膜厚毎に１０個の素子を用意した。これらの素子に対して上記で使用したテープによる引き剥がし試験を行い、裏面３層メタルの剥離が発生しなかった素子の割合を歩留まりとしてＴｉ保護薄膜の膜厚と歩留まりの相関を調査した。その結果を図９に示す。図９には、横軸にＴｉ保護薄膜の膜厚（Ｔｉ膜厚）を示し、縦軸に歩留まりを示す。
　図９に示すように、Ｔｉ保護薄膜０ｎｍから２０ｎｍへ増加するだけで、歩留まりが１０％から３０％と増加し、本発明の効果を確認することができた。さらにＴｉ保護薄膜の膜厚を増加するにつれ歩留まりも増加し、Ｔｉ保護薄膜の膜厚が１００ｎｍ以上で歩留まりが１００％となった。
（実施例３）
　次に、実施例３について説明する。実施例３においては、さらに、本発明にかかる裏面構造を有するショットキーバリアダイオードを作製したウェハをダイシングしてチップ状にし、このチップをピックアップした後、半田接着によりチップ裏面をＴＯ－２２０リードフレームに接着し、Ａｌワイヤーボンディングにてチップおもて面のアノード電極をＴＯ－２２０リードフレームに接着した。そして、ΔＴｃ＝９０℃となるように、周期的に素子のオン／オフを繰り返すパワーサイクル試験を実施した。その結果を図１０に示す。図１０は、パワーサイクル試験の結果を示す図である。図１０には、横軸にサイクル数（Ｓｔｒｅｓｓ　Ｃｙｃｌｅ）を示し、縦軸に順方向電圧Ｖｆを示す。
　図１０に示す結果から明らかなように、従来の手法を用いた炭化珪素半導体装置では、数１０００サイクルにて順方向電圧の増加が見られ、超音波検査では裏面３層メタルの剥離が確認された。一方、本発明にかかる各手段を用いた炭化珪素半導体装置に同様のパワーサイクル試験を実施した場合、１５０００サイクル経過後でも、順方向電圧は一定しており、裏面３層メタルの剥離もなく、本発明の効果を確認することができた。
　以上のように、本発明にかかる炭化珪素半導体素子及びその製造方法は、電力用半導体素子などに使用されるパワー半導体装置に有用である。

Claims (3)

  1. 　炭化珪素基板上に設けられた、Ｎｉから成る薄層及びＴｉから成る薄層を堆積した後のシンタリングによって形成されたＮｉ2Ｓｉ及びＴｉＣから成る薄膜が、前記ＴｉＣが表面に析出して形成されたＴｉＣから成る層を有する構造となっており、
    　さらに前記ＴｉＣから成る層の表面に第一の薄膜としてＴｉ層、第二の薄膜としてＮｉ層を含む多層薄膜が形成された構造を有し、
    　前記ＴｉＣから成る層と、前記多層薄膜のＴｉ層と、の界面において、前記ＴｉＣから成る層に由来するＣ組成比が１５％以上であることを特徴とする炭化珪素半導体素子。
  2. 　請求項１に記載の炭化珪素半導体素子の製造方法であって、
    　炭化珪素基板上にＮｉから成る薄層及びＴｉから成る薄層を堆積する工程（Ａ）と、
    　前記薄層を堆積する工程（Ａ）の後に、シンタリングを行い、前記炭化珪素基板上にＮｉ2Ｓｉ及びＴｉＣから成る薄膜を、前記ＴｉＣが表面に析出しＴｉＣから成る層を形成するように形成する工程（Ｂ）と、
    　前記ＴｉＣなら成る層の表面に、第一の薄膜としてＴｉ層、第二の薄膜としてＮｉ層を含む多層薄膜を形成する工程（Ｃ）と、
    　を少なくとも含み、
    　前記薄層を堆積する工程（Ａ）において、堆積される前記Ｔｉから成る薄層及び前記Ｎｉから成る薄層の膜厚比（Ｔｉ／Ｎｉ）を０．２５～０．６７にすることを特徴とする炭化珪素半導体素子の製造方法。
  3. 　前記シンタリングを行う工程（Ｂ）と、前記多層薄膜を形成する工程（Ｃ）との間に、Ｔｉから成る薄膜を堆積する工程（Ｄ）を有することを特徴とする請求項２に記載の炭化珪素半導体素子の製造方法。
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