CN115241054A - 一种功率器件晶圆级减薄封装工艺 - Google Patents
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- 238000012858 packaging process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 38
- 230000008569 process Effects 0.000 claims abstract description 34
- 229910000679 solder Inorganic materials 0.000 claims abstract description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052802 copper Inorganic materials 0.000 claims abstract description 14
- 239000010949 copper Substances 0.000 claims abstract description 14
- 238000000227 grinding Methods 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 238000003466 welding Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 8
- 239000011248 coating agent Substances 0.000 claims abstract description 7
- 238000000576 coating method Methods 0.000 claims abstract description 7
- 238000001465 metallisation Methods 0.000 claims abstract description 7
- 238000005566 electron beam evaporation Methods 0.000 claims abstract description 5
- 230000008018 melting Effects 0.000 claims abstract description 5
- 238000002844 melting Methods 0.000 claims abstract description 5
- 238000007747 plating Methods 0.000 claims abstract description 5
- 238000004544 sputter deposition Methods 0.000 claims abstract description 5
- 230000001680 brushing effect Effects 0.000 claims abstract description 4
- 238000001035 drying Methods 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims description 7
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 abstract description 5
- 239000003921 oil Substances 0.000 description 11
- 238000004806 packaging method and process Methods 0.000 description 11
- 230000017525 heat dissipation Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005336 cracking Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005485 electric heating Methods 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供了一种功率器件晶圆级减薄封装工艺，其特征在于：包括以下步骤，S1，在wafer的正面使用组焊绿油涂装形成阻焊绿油层；S2，烘干、曝光、显影形成刻蚀区和非刻蚀区；S3，通过溅射或电子束蒸发形成导电种子层或者可焊层；S4，在导电种子层或者可焊层的表面镀铜层，并形成导电柱；S5，在铜层的外表面刷锡膏；S6，通过高温炉熔化锡膏；S7，采用正面研磨工艺去掉超过阻焊绿油层上面的金属层；S8，将晶圆整体采用背面减薄、金属化工艺得到厚度为10‑200um的晶圆，该技术能够有效的提高晶圆强度，降低晶圆破裂几率。
Description
技术领域
本发明涉及功率器件减薄领域，尤其涉及一种功率器件晶圆级减薄封装工艺。
背景技术
随着半导体技术的发展以及消费电子市场的驱动，封装技术向更轻、更薄、体积更小、电热性能更优良的方向发展。芯片封装工艺由逐个芯片封装向圆片级封装转变，而晶圆级芯片尺寸封装因具有高密度、体积小可靠性高，电热性能优良等优点而正好满足封装工艺的要求而逐渐成为目前最先进也是最重要的封装形式之一。目前，晶圆级芯片尺寸封装广泛的应用于消费类芯片产品的封装，而晶圆减薄技术是晶圆级芯片封装的关键技术，减薄工序作为芯片生产的重要工序，它对芯片的生产质量等起到较大影响。目前的晶圆减薄工序中，一般都是先将晶圆减薄到预定的厚度范围内，然后再对晶圆切割成单个芯片。然而，随着芯片行业的发展，芯片厚度越来越薄，按目前的减薄工序进行直接减薄处理，晶圆容易因为太薄而导致在减薄过程中发生破碎，大大影响到生产质量，导致良品率降低。
发明内容
本发明要解决的技术问题是现有的晶圆减薄工序中晶圆容易破裂而影响产品质量，本发明提供了一种功率器件晶圆级减薄封装工艺来解决上述问题。
本发明解决其技术问题所采用的技术方案是：一种功率器件晶圆级减薄封装工艺，包括以下步骤，S1，在wafer的正面使用组焊绿油涂装形成阻焊绿油层；S2，烘干、曝光、显影形成刻蚀区和非刻蚀区；S3，通过溅射或电子束蒸发形成导电种子层或者可焊层；S4，在导电种子层或者可焊层的表面镀铜层，并形成导电柱；S5，在铜层的外表面刷锡膏；S6，通过高温炉熔化锡膏；S7，采用正面研磨工艺去掉超过阻焊绿油层上面的金属层； S8，将晶圆整体采用背面减薄、金属化工艺得到厚度为10-200um的晶圆。
进一步地：所述组焊绿油涂装的厚度为30-500um。
进一步地：所述可焊层的材料为为Ag、Cu、Sn、Ni、Ti或Au。
进一步地：所述铜层的厚度为10-480um。
进一步地：所述正面研磨工艺为CMP工艺。
进一步地：完成正面研磨工艺后晶圆整体的厚度增加为10-500um。
进一步地：S8中将wafer减薄至10-100um厚度。
本发明的有益效果是，
1，通过正面加厚金属导电层工艺，提高芯片由于打线工艺带来的内阻，热阻增加；
2，通过加厚金属层以及保护绝缘层，提高晶圆强度，降低晶圆破裂几率；
3，通过正面加厚金属层替代传统封装的引线工艺，降低导电阻值，提高散热；
4，通过正面支撑，尽可能的减薄晶圆背面基底厚度，直接降低导通电阻或者导通压降等方式，减少半导体材料本身热阻，提高散热速度。
附图说明
下面结合附图和实施例对本发明进一步说明。
图1是本发明的流程图；
图2是S5的结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
如图1至图2所示，本发明提供了一种功率器件晶圆级减薄封装工艺，包括以下步骤，S1，在wafer的正面使用组焊绿油涂装形成阻焊绿油层；S2，烘干、曝光、显影形成刻蚀区和非刻蚀区；S3，通过溅射或电子束蒸发形成导电种子层或者可焊层；S4，在导电种子层或者可焊层的表面镀铜层，并形成导电柱；S5，在铜层的外表面刷锡膏；S6，通过高温炉熔化锡膏；S7，采用正面研磨工艺去掉超过阻焊绿油层上面的金属层；S8，将晶圆整体采用背面减薄、金属化工艺得到厚度为10-200um的晶圆。
本发明通过芯片正面设计工艺以及背面减薄工艺实现超薄晶圆处理，产品适用于各种功率器件芯片 二极管，三极管，MOSFET，IGBT，TVS，SCR，GTO，SiC Diodes， SiCMOSFET， GaN MOSFET等，现将目前晶圆厂出来的晶圆，不做背面金属化，先在wafer正面使用阻焊绿油涂装30-500um厚度，然后烘干、光刻、显影，形成深槽，便于芯片电极引出，通过溅射或电子束蒸发形成导电种子层，或者材料为Ag 、 Cu、Sn、Ni、Ti或Au的可焊层，再利用电镀铜技术，在整个晶圆上面电镀10-480um铜层，完成铜层电镀以后，再进行锡膏涂刷，通过高温炉熔化锡膏，排除有机助焊剂，再进行正面研磨工艺（CMP）去除掉超过阻焊绿油上面的金属层，直至露出阻焊绿油层，停止研磨，再进行清理即可完成正面电极引出工艺，然后高温固化，使得晶圆整体厚度增加10-500um，便于背面减薄背金，然后再通过减薄背面、金属化工艺，将原有Si材料减薄到10-100um厚度，通过正面金属化柱等先进制程，防止硅片或者SiC，GaN基底片在后续工艺过程中破裂，再通过贴膜划片等方式，完成芯片封装前处理工艺，主要用于降低功率器件内阻或者热阻等功效。
所述组焊绿油涂装的厚度为30-500um。所述可焊层的材料为为Ag、Cu、Sn、Ni、Ti或Au。所述铜层的厚度为10-480um。所述正面研磨工艺为CMP工艺。完成正面研磨工艺后晶圆整体的厚度增加为10-500um。S8中将wafer减薄至10-100um厚度。
本发明采用背面减薄处理并使得晶圆整体的厚度控制在10-200um，通过正面加厚金属层替代传统封装的引线工艺，降低导电阻值，提高散热，且通过加厚金属层以及保护绝缘层，提高晶圆强度，降低晶圆破裂几率。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对所述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上述依据本发明的理想实施例为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。
Claims (7)
1.一种功率器件晶圆级减薄封装工艺，其特征在于：包括以下步骤，
S1，在wafer的正面使用组焊绿油涂装形成阻焊绿油层；
S2，烘干、曝光、显影形成刻蚀区和非刻蚀区；
S3，通过溅射或电子束蒸发形成导电种子层或者可焊层；
S4，在导电种子层或者可焊层的表面镀铜层，并形成导电柱；
S5，在铜层的外表面刷锡膏；
S6，通过高温炉熔化锡膏；
S7，采用正面研磨工艺去掉超过阻焊绿油层上面的金属层；
S8，将晶圆整体采用背面减薄、金属化工艺得到厚度为10-200um的晶圆。
2.根据权利要求1所述的一种功率器件晶圆级减薄封装工艺，其特征在于：所述组焊绿油涂装的厚度为30-500um。
3.根据权利要求1所述的一种功率器件晶圆级减薄封装工艺，其特征在于：所述可焊层的材料为为Ag、Cu、Sn、Ni、Ti或Au。
4.根据权利要求1所述的一种功率器件晶圆级减薄封装工艺，其特征在于：所述铜层的厚度为10-480um。
5.根据权利要求1所述的一种功率器件晶圆级减薄封装工艺，其特征在于：所述正面研磨工艺为CMP工艺。
6.根据权利要求1所述的一种功率器件晶圆级减薄封装工艺，其特征在于：完成正面研磨工艺后晶圆整体的厚度增加10-500um。
7.根据权利要求6所述的一种功率器件晶圆级减薄封装工艺，其特征在于：S8中将wafer减薄至10-100um厚度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210839583.1A CN115241054A (zh) | 2022-07-18 | 2022-07-18 | 一种功率器件晶圆级减薄封装工艺 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210839583.1A CN115241054A (zh) | 2022-07-18 | 2022-07-18 | 一种功率器件晶圆级减薄封装工艺 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115241054A true CN115241054A (zh) | 2022-10-25 |
Family
ID=83674242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210839583.1A Pending CN115241054A (zh) | 2022-07-18 | 2022-07-18 | 一种功率器件晶圆级减薄封装工艺 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115241054A (zh) |
-
2022
- 2022-07-18 CN CN202210839583.1A patent/CN115241054A/zh active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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