WO2013018330A1 - 素子搭載用基板および半導体パワーモジュール - Google Patents

素子搭載用基板および半導体パワーモジュール Download PDF

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WO2013018330A1
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metal substrate
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metal
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桂史 加藤
田畑　修
芳央 岡山
臼井　良輔
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三洋電機株式会社
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Definitions

  • the present invention relates to a circuit board, and more particularly to an element mounting board on which a plurality of types of modules are mounted and a semiconductor power module using the same.
  • a semiconductor power module including a power circuit module including a power semiconductor element (power element) and a control circuit module including a control element that controls and drives the power circuit module supplies power supplied to a load.
  • a power converter to be adjusted it is used in a wide range of fields from electric appliances to industrial equipment (see, for example, Patent Documents 4 to 5).
  • JP-A-63-301547 Japanese Patent Laid-Open No. 60-072296 International Publication No. 2002/014400 JP-A-6-188363 JP-A-6-288606
  • the present invention has been made in view of such a problem, and the object of the present invention is to suppress the occurrence of problems due to interference between elements via a substrate, such as noise wrapping, even if a plurality of types of elements are mounted. It is to provide a technology that can be used.
  • An embodiment of the present invention relates to an element mounting substrate.
  • the element mounting substrate is formed between a metal substrate having a main surface, an array of columnar through holes penetrating in a direction intersecting the main surface of the metal substrate, and adjacent through holes in the array. And a metal substrate, and the metal substrate includes at least two regions electrically insulated by the separation layer.
  • the semiconductor power module is formed between a metal substrate having a main surface, an array of a plurality of columnar through holes penetrating in a direction intersecting the main surface of the metal substrate, and an adjacent through hole in the array.
  • a semiconductor power module comprising a control element and a power element mounted on an element mounting substrate comprising a separation layer composed of a metal oxide, and an insulating layer and a wiring layer formed on the metal substrate.
  • the metal substrate includes a plurality of regions electrically insulated by the separation layer, and the control element and the power element are mounted in different regions among the plurality of regions.
  • the element mounting substrate in the present embodiment is used as a substrate on which a plurality of types of elements and modules are mounted, thereby suppressing the occurrence of inappropriate interference between elements and modules via the substrate such as noise wraparound. Therefore, although the module to be mounted is not particularly limited, in the following description, a case where it is applied to a semiconductor power module will be described as a representative example. First, in order to clarify the effect of the element mounting substrate in the present embodiment, a general configuration of a semiconductor power module having a common substrate will be described.
  • ⁇ Semiconductor power modules generate a large amount of heat because a high voltage is applied. Therefore, a structure in which a semiconductor power module is mounted on a metal substrate has been proposed to improve heat dissipation.
  • the metal substrate use of an aluminum alloy that is lightweight and excellent in thermal conductivity is in progress.
  • FIG. 1 shows a general structure of a semiconductor power module in which elements are mounted on a metal substrate such as an aluminum alloy.
  • FIG. 1 (A) is a top view of the circuit configuration as viewed from above, and FIG. It is the side view seen from the side.
  • FIG. 1B is a side view showing all typical structures, and does not show a specific cross-sectional shape of the top view.
  • the semiconductor power module 100a includes control elements 102a and 102b and power elements 104a, 104b, 104c, and 104d.
  • the control elements 102a and 102b generate control signals based on input signals (not shown), and output the control signals to the power elements 104a, 104b, 104c, and 104d.
  • the control elements 102a and 102b are for converting a control signal from a logic IC called a driver IC into a control signal that can sufficiently charge and discharge the gate capacitance of the power element.
  • a signal processor, RAM, flash memory, and the like may be included.
  • the power supply voltage of the control elements 102a and 102b is generally as low as about 15V, and the heat generation amount is relatively low.
  • the power elements 104a, 104b, 104c, and 104d are required to have sufficient drive capability to efficiently drive a load such as a fan motor, for example. For this reason, as the power elements 104a, 104b, 104c, and 104d, for example, discrete devices such as MOS transistors, bipolar transistors, and insulated gate bipolar transistors are suitable.
  • the power elements 104a, 104b, 104c, and 104d generate a large amount of heat due to Joule heat when the load on the device to be driven is large. For this reason, the calorific value is larger than that of the control elements 102a and 102b.
  • control signal from the control element 102a is input to the gates of the power elements 104a and 104b, and the control signal from the control element 102b is input to the gates of the power elements 104c and 104d.
  • the sources and drains of the power elements 104a, 104b, 104c, and 104d are appropriately connected to any of power supply wiring, ground wiring, and output lines.
  • a load circuit (not shown) connected to the output line is driven in accordance with control signals from the control elements 102a and 102b.
  • the substrate 110 is a metal substrate, and includes a metal layer 112, oxide film layers 108 a and 108 b, and an insulating resin layer 109.
  • control elements 102a and 102b By providing the control elements 102a and 102b, the power elements 104a, 104b, 104c, and 104d, and the wiring layer 106 on the insulating resin layer 109 on the upper surface of the substrate 110, good heat dissipation is achieved while integrating the elements integrally.
  • a simple semiconductor power module can be realized.
  • openings 111a, 111b, and 111c are formed in the oxide film layer 108a and the insulating resin layer 109 on the upper surface, and the metal layer 112 is grounded by both the control element and the power element by wire-connecting the element and wiring. It can be used as an electrode.
  • the metal layer 112 becomes a path for noise generated from a power element having a high power supply voltage to enter the control element. Therefore, in this embodiment, the metal layer is electrically separated while maintaining the integrity of the substrate, thereby suppressing noise wraparound and improving the electrical characteristics of the module.
  • FIG. 2 shows the structure of a semiconductor power module using a substrate in this embodiment.
  • FIG. 2 (A) is a top view seen from the top
  • FIG. 2 (B) is seen from the side.
  • FIG. Compared with the semiconductor power module 100a shown in FIG. 1, the semiconductor power module 100b of FIG. 1 has the same elements and wiring layers, but the control element region and power are separated by the separation layer 114 surrounding the control elements 102a and 102b. The difference is that the element regions are separated.
  • a region having a control element is referred to as a control portion region
  • a region having a power element is referred to as a power portion region.
  • the separation layer 114 is constituted by an insulating layer formed so as to penetrate the substrate 110 from the upper surface to the lower surface in the thickness direction. With such a configuration, the ground electrode in the control unit region and the ground electrode in the power unit region can be electrically separated, and the noise resistance of the control element can be improved.
  • the separation layer 114 has a structure as described below.
  • FIG. 3 shows the structure of the metal substrate in which the regions are separated by the separation layer of the present embodiment.
  • 3A is a top view of the metal substrate 120 as viewed from above
  • FIG. 3B is a vertical sectional view of the metal substrate along the line BB ′ in FIG. 3A.
  • FIG. 4C is a horizontal cross-sectional view of the metal substrate taken along line CC ′ in FIG.
  • the region near the center is surrounded by a rectangle having a side 122 (boundary line) indicated by a dotted line on the upper surface of the metal substrate 120.
  • the separation layer 114 in FIG. 2 is formed by the side 122, and the inside and outside of the rectangle are electrically separated.
  • each point of the side 122 is made of a columnar insulating resin 123 penetrating from the upper surface to the lower surface of the metal substrate 120.
  • oxide film 130 is formed so as to fill between and around the columns of adjacent insulating resin 123. That is, the separation layer 114 in FIG. 2 includes a columnar insulating resin 123 and an oxide film 130 that fills the space between and in the vicinity thereof.
  • the other regions, that is, the outer and inner regions separated by the separation layer are composed of the metal layer 124 and the oxide film layer 126 formed on the upper and lower surfaces thereof.
  • an insulating resin layer may be further formed on the upper oxide film layer 126.
  • FIG. 4 shows a procedure for forming the metal substrate 120 shown in FIG.
  • a vertical through-hole 132 having openings on the upper surface and the lower surface is provided using a drill in a 1.5 mm thick substrate made of only the metal layer 124 (a top view in FIG. 5A and a side view in FIG. 5B).
  • the metal can be appropriately selected from aluminum, magnesium, titanium and the like.
  • a plurality of through holes 132 are provided so as to be aligned on the boundary line of the region to be separated.
  • the interval between the holes is set to about 15 ⁇ m to 100 ⁇ m.
  • the size of the holes may be appropriately determined in consideration of the interval between the holes and the thickness of the substrate so that sufficient strength remains in the substrate in the hole forming process and subsequent processes.
  • the boundary line is rectangular, but it may be any of various shapes including straight lines and curves such as polygons, circles, ellipses, and semicircles, and can be determined by the arrangement of elements. Further, as shown in FIG. 2, a region to be separated so as to be in contact with one side or two sides of the substrate may be provided. 3 and 4, the opening shape of the through hole is an ellipse, but it may be a circle or the like. A suitable example of the shape surrounded by the boundary line will be described later.
  • the substrate surface is oxidized (FIG. 4C).
  • the substrate is made of an aluminum alloy
  • the surface is oxidized using a general anodizing technique to form alumite.
  • the inner side wall of the through hole is also oxidized by this process.
  • the gap between adjacent holes 132 can be filled with the oxide film 130 by setting the interval between the holes to 2 t ⁇ m or less.
  • oxide films are also formed on the upper and lower surfaces of the substrate.
  • an insulating resin is embedded in the through-hole 132 by a general embedding technique such as embedding and curing a paste-like or sheet-like resin material using a squeegee.
  • the columnar insulating resin 123 is formed.
  • the material for the insulating resin layer 123 include thermosetting resins such as melamine derivatives such as BT resin, liquid crystal polymers, epoxy resins, PPE resins, polyimide resins, fluororesins, phenol resins, and polyamide bismaleimides.
  • thermosetting resins such as melamine derivatives such as BT resin, liquid crystal polymers, epoxy resins, PPE resins, polyimide resins, fluororesins, phenol resins, and polyamide bismaleimides.
  • the shape and arrangement of the power part region and the control part region when the metal substrate electrically separated by the separation layer is applied to the semiconductor power module will be described.
  • the shape of the region separated by the separation layer in this embodiment is not particularly limited.
  • the separation layer may be formed in an island shape in a region away from the end of the substrate as a closed curve or a polygon as viewed from above, or may be formed on the end of the substrate.
  • an aspect in which the substrate is divided into two in a straight line requires consideration for the strength of the substrate.
  • FIG. 5 shows a preferred example of the arrangement and shape of the control unit region when a three-phase inverter is assumed and the number of power elements is six.
  • the figure shows the arrangement of the power portion region, the control portion region, the power elements, and the control elements when the substrate 140 is viewed from the top.
  • the control unit region 144 has a regular hexagonal shape, and is disposed in the approximate center of the substrate 140 so that the power unit region 142 is surrounded by the periphery.
  • the control element 148 is arranged at the center of the control unit region 144, and the power elements 146 are arranged one by one near the six sides of the control unit region 144.
  • the routing of the wiring can be simplified, and the distance between the power element 146 and the control element 148 can be made substantially uniform for all the power elements.
  • 146 controls can be homogenized.
  • the area of the control unit region 144 can be increased without increasing the distance from the control element 148 to the power element 146.
  • the ground can be strengthened by increasing the area of the ground electrode with respect to the control element 148 while suppressing the overall module size.
  • FIG. 5 shows a preferable example in the case where the number of power elements 146 is six. However, the same effect as described above can be obtained by arranging the control units in a regular N-gon shape for N power elements. .
  • FIG. 6 shows a shape of the separation layer 152 when the substrate 150 is viewed from the upper surface in the modified example.
  • the major axis of the ellipse that is the opening of the through-hole that fills the insulating resin and the axis of the ellipse row, that is, the central axis of the separation layer on the substrate plane are on the same line.
  • the major axes 156 of all the ellipses are formed to be inclined at a predetermined angle with respect to the central axis 154 of the separation layer.
  • FIG. 7 shows the shape of the separation layer 162 when the substrate 160 is viewed from the upper surface in another modification.
  • the opening is circular, and the through hole is arranged so as to meander with respect to the central axis 164 of the separation layer. 6 and 7, the distance between adjacent through holes is determined so that the oxide film grown from a certain through hole reaches the oxide film grown from the adjacent through hole. It can be electrically separated while maintaining its properties.
  • the stress can be dispersed and the strength of the substrate can be maintained by devising the shape, orientation, and arrangement of the holes as shown in FIGS. it can. Further, since the thickness of the separation layer can be adjusted as shown in FIGS. 3, 6, and 7, an optimal shape can be selected in view of an allowable module area, noise reduction effect, and the like.
  • a plurality of through holes are linearly arranged in the metal substrate on which the element is mounted, and an oxide film is formed by anodic oxidation or the like, thereby forming a gap between adjacent through holes.
  • An insulating film is used.
  • the metal substrate By applying the metal substrate to the semiconductor power module, it is possible to insulate the substrate in the region where the power element is mounted from the region where the control element is mounted, and form an individual ground electrode for each region. As a result, it is possible to reduce problems such as noise generated from the power unit sneaking into the control unit and causing malfunction of the module. Further, the phase blocks of the three-phase inverter can be separated, and the electrical characteristics can be improved in the entire module.
  • 100b semiconductor power module 102a control element, 104a power element, 106 wiring layer, 110 substrate, 112 metal layer, 108a oxide film layer, 109 insulating resin layer, 114 separation layer, 123 insulating resin, 124 metal layer, 130 oxide film, 144 Control part area, 142 Power part area.
  • the present invention can be used for electronic parts such as LSIs and semiconductor power modules.

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Abstract

　図３（Ａ）に示すように金属基板１２０の上面において、中央近傍の領域が、点線で示す辺１２２を有する矩形で囲まれている。この辺１２２によって矩形の内と外を電気的に分離する。図３（Ｂ）の垂直断面図、図３（Ｃ）の水平面の断面図によれば、辺１２２の各点は金属基板１２０上面から下面へ貫通した柱状の絶縁樹脂１２３からなる。また隣接する絶縁樹脂１２３の柱の間および柱の周囲を埋めるように酸化膜１３０が形成される。すなわち分離層は、柱状の絶縁樹脂１２３、およびその間と近傍を埋める酸化膜１３０からなる。

Description

素子搭載用基板および半導体パワーモジュール
　本発明は、回路基板に関し、特に複数種類のモジュールを搭載する素子搭載用基板およびそれを用いた半導体パワーモジュールに関する。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：大規模集積回路）のさらなる高性能化、高機能化にともない、その消費電力は増加の傾向にある。また、電子機器の小型化にともなって、実装基板にも小型化、高密度化、多層化が求められている（例えば特許文献１乃至３参照）。このため、回路基板の体積当たりの消費電力（熱密度）は上昇し、その放熱対策の必要性が高まっている。
　一方、電力用半導体素子（パワー素子）を備えたパワー回路のモジュールと、それを制御、駆動する制御素子を備えた制御回路のモジュールとで構成される半導体パワーモジュールは、負荷へ供給する電力を調整する電力変換装置として、電化製品から産業機器に至るまで幅広い分野で用いられている（例えば特許文献４乃至５参照）。
特開昭６３－３０１５４７号公報 特開昭６０－０７２２９６号公報 国際公開２００２／０１４４００号 特開平６－１８８３６３号公報 特開平６－２８８６０６号公報
　特許文献１に記載されるようにパワー回路と制御回路とを別の基板を用いて個別のモジュールとして作製したうえ同じケースに収容する構造とすると、モジュール全体としての小型化が難しい。また、小型化と放熱性向上を両立するために金属基板上にパワー回路と制御回路を搭載し、当該基板を共通の接地電極として用いるようにすると、パワー回路からのノイズが金属基板を介して制御回路に回り込み、場合によっては誤作動を引き起こす可能性がある。
　本発明はこのような課題に鑑みてなされたものであり、その目的は、複数種類の素子を搭載しても、ノイズの回り込みなど基板を介した素子間の干渉による不具合の発生を抑えることのできる技術を提供することにある。
　本発明のある態様は素子搭載用基板に関する。この素子搭載用基板は、主面を有する金属基板と、金属基板の主面と交差する方向に貫通する複数の柱状の貫通孔の配列と、配列において隣接する貫通孔の間にそれぞれ形成された金属酸化物と、で構成される分離層と、を備え、金属基板は分離層によって電気的に絶縁された少なくとも２つの領域を備えるものである。
　本発明の別の態様は半導体パワーモジュールに関する。この半導体パワーモジュールは、主面を有する金属基板と、金属基板の主面に交差する方向に貫通する複数の柱状の貫通孔の配列と、前記配列において隣接する貫通孔の間にそれぞれ形成された金属酸化物と、で構成される分離層と、金属基板上に形成された絶縁層および配線層と、を備えた素子搭載用基板上に制御素子およびパワー素子を搭載した半導体パワーモジュールであって、金属基板は分離層によって電気的に絶縁された複数の領域を備え、制御素子およびパワー素子は複数の領域のうち異なる領域に分けて搭載されるものである。
　本発明によると、複数種類の素子を搭載しても素子間の干渉による不具合の少ない基板を実現できる。
金属基板上に素子を搭載した半導体パワーモジュールの一般的な構造を示す図である。 本実施の形態における基板を用いた半導体パワーモジュールの構造を示す図である。 本実施の形態の分離層によって領域を分離した金属基板の構造を示す図である。 図３に示した金属基板を形成する手順を示す図である。 本実施の形態においてパワー素子を６つとした場合の制御部領域の配置および形状の好適な例を示す図である。 本実施の形態における分離層の微視的な構造の変形例を示す図である。 本実施の形態における分離層の微視的な構造の変形例を示す図である。
　本実施の形態における素子搭載用基板は、複数種類の素子やモジュールを搭載する基板として用いることにより、ノイズの回り込みなど基板を介した素子、モジュール間の不適当な干渉の発生を抑える。したがって搭載するモジュールは特に限定されないが、以後の説明では代表的な例として、半導体パワーモジュールに適用した場合について説明する。まず本実施の形態における素子搭載用基板の効果を明らかにするために、基板を共通とした半導体パワーモジュールの一般的な構成について説明する。
　半導体パワーモジュールは高電圧が印加されることから発熱量もかなり大きくなる。そのため、放熱性向上のために、半導体パワーモジュールを金属基板上に搭載する構造が提案されている。その金属基板としては、軽量かつ熱伝導性に優れたアルミニウム合金の採用が進んでいる。
　図１はアルミニウム合金などの金属基板上に素子を搭載した半導体パワーモジュールの一般的な構造を示しており、図１（Ａ）が回路構成を上面から見た上面図、図１（Ｂ）が側面から見た側面図である。なお図１（Ｂ）は代表的な構成を全て含むように表した側面図であり、上面図の特定の断面形状を示したものではない。図１において半導体パワーモジュール１００ａは、制御素子１０２ａ、１０２ｂ、およびパワー素子１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを備える。制御素子１０２ａ、１０２ｂは、入力信号（図示せず）に基づいてそれぞれ制御信号を生成し、当該制御信号をパワー素子１０４ａ、１０４ｂ、１０４ｃ、１０４ｄに出力する。
　制御素子１０２ａ、１０２ｂは、ドライバＩＣと呼ばれるロジックＩＣからの制御信号を、パワー素子のゲート容量を十分に充放電できる制御信号に変換するためのものである。シグナルプロセッサ、ＲＡＭ、フラッシュメモリ等を含んでいてもよい。また、制御素子１０２ａ、１０２ｂの電源電圧は、一般的には１５Ｖ程度と低く、発熱量が相対的に低い。
　パワー素子１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは、たとえば、ファンモータのような負荷を効率よく駆動させるために十分な駆動能力が要求される。このため、パワー素子１０４ａ、１０４ｂ、１０４ｃ、１０４ｄとして、例えば、ＭＯＳトランジスタ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ等のディスクリートデバイスが好適である。パワー素子１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは、駆動しようとする機器の負荷が大きい場合にジュール熱による発熱が大きくなる。このため制御素子１０２ａ、１０２ｂと比べて発熱量が大きい。
　同図に示すように制御素子１０２ａからの制御信号はパワー素子１０４ａ、１０４ｂのゲートに入力され、制御素子１０２ｂからの制御信号はパワー素子１０４ｃ、１０４ｄのゲートに入力される。またパワー素子１０４ａ、１０４ｂ、１０４ｃ、１０４ｄのソースおよびドレインは適宜、電源配線、接地配線、出力線のいずれかに接続される。これにより、制御素子１０２ａ、１０２ｂからの制御信号に応じて出力線に接続された負荷回路（図示せず）が駆動される。
　制御素子１０２ａ、１０２ｂ、およびパワー素子１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの動作は半導体パワーモジュールの一般的な技術のいずれをも採用でき特に限定されない。以後、主にそれらを搭載する基板に着目して説明する。同図の例で基板１１０は金属基板であり、金属層１１２、酸化膜層１０８ａ、１０８ｂ、および絶縁樹脂層１０９によって構成される。基板１１０の上面の絶縁樹脂層１０９上に制御素子１０２ａ、１０２ｂ、パワー素子１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、及び配線層１０６を設けることにより、各素子を一体的に集積させながら、放熱性の良好な半導体パワーモジュールを実現できる。
　この場合、上面の酸化膜層１０８ａおよび絶縁樹脂層１０９には開口部１１１ａ、１１１ｂ、１１１ｃを形成して素子や配線とワイヤ接続することにより、制御素子およびパワー素子の双方で金属層１１２を接地電極として利用することができる。しかしこのような構成とすると、金属層１１２が、電源電圧の高いパワー素子から発生したノイズが制御素子へと回り込む経路となる可能性が生じる。そこで本実施の形態では、基板の一体性を保ちながら金属層を電気的に分離することによりノイズの回り込みを抑え、モジュールの電気特性を向上させる。
　図２は本実施の形態における基板を用いた半導体パワーモジュールの構造を示しており、図１と同様に、図２（Ａ）が上面から見た上面図、図２（Ｂ）が側面から見た側面図である。図１で示した半導体パワーモジュール１００ａと比較し、同図の半導体パワーモジュール１００ｂは、各素子および配線層は同様であるが、制御素子１０２ａ、１０２ｂを囲む分離層１１４によって制御素子の領域とパワー素子の領域を分離している点が異なっている。以後、分離層１１４によって分離される領域のうち制御素子のある領域を制御部領域、パワー素子のある領域をパワー部領域と呼ぶ。
　分離層１１４は、基板１１０を上面から下面へ厚さ方向に貫通するように形成された絶縁層によって構成される。このような構成により、制御部領域の接地電極とパワー部領域の接地電極とを電気的に分離することができ、制御素子のノイズ耐性を向上させることができる。ここで、金属基板としての一体性と電気的な分離とを両立させるために、分離層１１４を次に述べるような構造とする。
　図３は本実施の形態の分離層によって領域を分離した金属基板の構造を示している。図３（Ａ）は金属基板１２０を上面から見た上面図であり、図３（Ｂ）は図３（Ａ）の線Ｂ－Ｂ’に沿った金属基板の垂直断面図であり、図３（Ｃ）は図３（Ｂ）の線Ｃ－Ｃ’に沿った金属基板の水平面の断面図である。同図（Ａ）に示すように金属基板１２０の上面において、中央近傍の領域が、点線で示す辺１２２（境界線）を有する矩形で囲まれている。この辺１２２によって図２における分離層１１４が形成され、矩形の内と外を電気的に分離している。
　同図（Ｂ）の垂直断面図、（Ｃ）の水平面の断面図によれば、辺１２２の各点は金属基板１２０上面から下面へ貫通した柱状の絶縁樹脂１２３からなる。また隣接する絶縁樹脂１２３の柱の間および柱の周囲を埋めるように酸化膜１３０が形成される。すなわち図２の分離層１１４は、柱状の絶縁樹脂１２３、およびその間と近傍を埋める酸化膜１３０からなる。それ以外の領域、すなわち分離層によって分離された外側および内側の領域は、金属層１２４と、その上面、下面に形成された酸化膜層１２６からなる。素子搭載用基板として用いる場合、上面の酸化膜層１２６上にさらに絶縁樹脂層を形成してもよい。
　図４は図３に示した金属基板１２０を形成する手順を示している。まず金属層１２４のみからなる厚さ１．５ｍｍの基板にドリルを用いて上面および下面に開口を有する垂直な貫通孔１３２を設ける（同図（Ａ）の上面図および（Ｂ）の側面図）。金属はアルミニウム、マグネシウム、チタンなどから適宜選択できる。貫通孔１３２は、分離したい領域の境界線上に並ぶように複数個設ける。このとき、後の酸化膜形成を考慮し、孔の間隔は１５μｍ～１００μｍ程度とする。孔の大きさは、孔の形成処理やその後の処理において基板に十分な強度が残されるよう、上記孔の間隔や基板の厚さなどを考慮して適宜決定してよい。
　また境界線は図３、４においては矩形であったが、多角形、円形、楕円形、半円形など直線や曲線を含む様々な形状のいずれでもよく、素子の配置などによって決定できる。さらに図２に示したように、基板の１辺、あるいは２辺と接するように分離する領域を設けてもよい。また図３、４では貫通孔の開口形状は楕円であるが、円などでもよい。境界線によって囲まれる形状の好適な例については後に述べる。
　次に基板表面を酸化させる（図４（Ｃ））。例えば基板をアルミニウム合金とした場合、一般的な陽極酸化技術を用いて表面を酸化させアルマイトを形成する。この工程により同図に示すように、貫通孔の内部側壁も酸化させる。このとき酸化膜の到達膜厚をｔμｍとすると、孔の間隔を２ｔμｍ以下とすることにより、隣接する貫通孔１３２の間を酸化膜１３０で満たすことができる。このとき同時に、基板の上面、下面にも酸化膜が形成される。
　次にスキージを用いてペースト状またはシート状の樹脂材を埋め込み硬化させるなど一般的な埋め込み技術によって貫通孔１３２に絶縁樹脂を埋め込む。これにより柱状の絶縁樹脂１２３が形成される。絶縁樹脂層１２３の材料としては、ＢＴレジン等のメラミン誘導体、液晶ポリマー、エポキシ樹脂、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂が例示される。その後の配線層形成、各素子のマウント、ワイヤボンディングなどの工程は一般的に採用されている技術を適用できる。
　次に、このように分離層によって電気的に分離した金属基板を半導体パワーモジュールに適用したときの、パワー部領域と制御部領域の形状および配置について例示する。上述のように本実施の形態において分離層によって分離される領域の形状は特に限定されない。また分離層を上面から見て閉曲線や多角形として基板の端から離れた領域に島状に形成してもよいし、基板の端に形成してもよい。ただし基板を直線状に２分割するような態様は基板の強度について配慮が必要となる。
　なお分離層によって島状の領域を形成し、当該領域の金属基板を接地電極として使用する場合は、当該領域の基板を接地させる配線を別途形成する。また半導体パワーモジュールに適用する場合、次に述べるように、分離層に囲まれた領域を制御部領域、その外側の領域をパワー部領域とすると様々な効果が得られるが、そのような配置で本実施の形態を限定する趣旨ではない。
　図５は３相インバータを想定しパワー素子を６つとした場合の制御部領域の配置および形状の好適な例を示している。同図は基板１４０を上面から見たときのパワー部領域、制御部領域、パワー素子、制御素子の配置を表している。この例では、制御部領域１４４は正六角形の形状を有し、基板１４０の略中央に配置されることにより、パワー部領域１４２に周囲を囲まれている。そして制御部領域１４４の中央に制御素子１４８を配置し、制御部領域１４４の６つの辺の近傍に１つずつパワー素子１４６を配置する。
　このような形状とすると、配線の引き回しを単純化できるうえ、パワー素子１４６と制御素子１４８の距離を全てのパワー素子で略均一にできるため、信号の送受にかかる時間やノイズの観点からパワー素子１４６の制御を均質化できる。また制御素子１４８からパワー素子１４６までの距離を増大させずに制御部領域１４４の面積を大きくとることができる。これにより、全体的なモジュールサイズを抑えながら制御素子１４８に対する接地電極の面積を広げてグランド強化を行える。
　また、制御素子１４８とパワー素子１４６を配線層によって接続した場合は、当該配線のうち制御部領域１４４上にある部分の割合を大きくできるため、制御素子１４８へのノイズの回り込みをさらに軽減させることができる。図５はパワー素子１４６を６つとした場合の好適な例であったが、パワー素子Ｎ個に対し制御部を正Ｎ角形として同様に配置することにより、上記と同様の効果を得ることができる。
　次に分離層の微視的な構造の変形例を示す。図６は変形例における、基板１５０を上面から見たときの分離層１５２の形状を表している。図３の例では絶縁樹脂を埋める貫通孔の開口部である楕円の長軸と、楕円の列の軸、すなわち基板平面上での分離層の中心軸が同一線上にあったが、同図の場合、全ての楕円の長軸１５６が、分離層の中心軸１５４に対し所定の角度で斜めになるように形成されている。
　図７は別の変形例における、基板１６０を上面から見たときの分離層１６２の形状を表している。同図の例では、開口部を円形とし、分離層の中心軸１６４に対し蛇行するように貫通孔を配置している。図６および図７に示した構造によっても、ある貫通孔から成長する酸化膜が隣接する貫通孔から成長した酸化膜に及ぶように、隣接する貫通孔の距離を決定することにより、基板の一体性を保ちながら電気的に分離させることができる。
　また、貫通孔同士の距離をそのように限定しても、図６や図７で示したように孔の形状や向き、配置を工夫することで応力を分散させ、基板の強度を保つことができる。さらに図３、図６、図７のように分離層の厚さを調整することができるため、許容されるモジュール面積やノイズ軽減効果などに鑑み最適な形状を選択することができる。
　以上述べた本実施の形態によれば、素子を搭載する金属基板に複数の貫通孔を線状に配列させて形成し、陽極酸化などにより酸化膜を形成することにより隣接する貫通孔の間を絶縁膜とする。これにより金属基板が物理的につながった状態でありがなら貫通孔の配列において絶縁された状態を作り出すことができる。さらに貫通孔に絶縁樹脂を埋め込むことにより基板の強度を保つことができる。
　当該金属基板を半導体パワーモジュールに適用することにより、パワー素子を搭載した領域と制御素子を搭載した領域の基板を絶縁させ、領域ごとに個別の接地電極とすることができる。結果としてパワー部から発生したノイズが制御部に回り込み、モジュールの誤動作が発生するなどの不具合を軽減させることができる。また３相インバータの相ブロックを分離させることもでき、モジュール全体で電気特性を向上させることができる。
　以上、本発明を実施の形態をもとに説明した。上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
　１００ｂ　半導体パワーモジュール、　１０２ａ　制御素子、　１０４ａ　パワー素子、　１０６　配線層、　１１０　基板、　１１２　金属層、　１０８ａ　酸化膜層、　１０９　絶縁樹脂層、　１１４　分離層、　１２３　絶縁樹脂、　１２４　金属層、　１３０　酸化膜、　１４４　制御部領域、　１４２　パワー部領域。
　以上のように本発明は、ＬＳＩ、半導体パワーモジュールなどの電子部品に利用可能である。

Claims (9)

  1. 　主面を有する金属基板と、
    　前記金属基板の主面と交差する方向に貫通する複数の柱状の貫通孔の配列と、前記配列において隣接する貫通孔の間にそれぞれ形成された金属酸化物と、で構成される分離層と、
    　を備え、
    　前記金属基板は前記分離層によって電気的に絶縁された少なくとも２つの領域を備えることを特徴とする素子搭載用基板。
  2. 　前記金属基板の主面は、前記隣接する貫通孔の間にそれぞれ形成された金属酸化物と連続して同じ金属酸化物で覆われている部分を有することを特徴とする請求項１に記載の素子搭載用基板。
  3. 　前記貫通孔の内部は絶縁樹脂材料が埋め込まれていることを特徴とする請求項１または２に記載の素子搭載用基板。
  4. 　前記分離層は、前記金属基板の主面において、その内部の領域と外部の領域とを絶縁する、多角形または閉曲線の形状に形成されていることを特徴とする請求項１から３のいずれかに記載の素子搭載用基板。
  5. 　前記金属基板の主面においてその端辺と前記分離層で囲まれる少なくとも２つの領域を絶縁するように、前記分離層は、その端点が前記金属基板の端辺に達するように形成されていることを特徴とする請求項１から３のいずれかに記載の素子搭載用基板。
  6. 　前記金属基板の主面において前記貫通孔の開口は楕円の形状を有し、前記分離層の中心軸と前記楕円の長軸は同一直線上にあることを特徴とする請求項１から５のいずれかに記載の素子搭載用基板。
  7. 　前記金属基板の主面において前記貫通孔の開口は楕円の形状を有し、前記分離層の中心軸と前記楕円の長軸は所定の角度を有することを特徴とする請求項１から５のいずれかに記載の素子搭載用基板。
  8. 　前記金属基板の主面において、前記貫通孔の開口は、前記分離層の中心軸に対し蛇行するように配置されることを特徴とする請求項１から５のいずれかに記載の素子搭載用基板。
  9. 　主面を有する金属基板と、
    　前記金属基板の主面と交差する方向に貫通する複数の柱状の貫通孔の配列と、前記配列において隣接する貫通孔の間にそれぞれ形成された金属酸化物と、で構成される分離層と、
    　前記金属基板上に形成された絶縁層および配線層と、
    　を備えた素子搭載用基板上にパワー素子および当該パワー素子を制御する制御素子を搭載した半導体パワーモジュールであって、
    　前記金属基板は前記分離層によって電気的に絶縁された複数の領域を備え、
    　前記制御素子および前記パワー素子は前記複数の領域のうち異なる領域に分けて搭載されることを特徴とする半導体パワーモジュール。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019064998A1 (ja) * 2017-09-29 2019-04-04 株式会社Ihi 回路基板、導電部材の接続構造及び電動コンプレッサ
WO2019064997A1 (ja) * 2017-09-29 2019-04-04 株式会社Ihi 回路基板、導電部材の接続構造及び電動コンプレッサ

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108513426A (zh) * 2018-04-02 2018-09-07 青岛海信移动通信技术股份有限公司 一种印刷电路板及移动终端

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6229193A (ja) * 1985-07-29 1987-02-07 三洋電機株式会社 混成集積回路基板
JPH05291746A (ja) * 1992-04-14 1993-11-05 Hitachi Chem Co Ltd 金属芯入り印刷配線用基板の製造方法
JPH0677614A (ja) * 1992-08-24 1994-03-18 Hitachi Ltd 金属ベース基板
JP2007081100A (ja) * 2005-09-14 2007-03-29 Tdk Corp 配線基板およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6072296A (ja) 1983-09-28 1985-04-24 富士通株式会社 金属プリント板の製造方法
JPS63301547A (ja) 1987-01-19 1988-12-08 Nec Corp 半導体装置の製造方法
JP2781329B2 (ja) 1992-10-21 1998-07-30 三菱電機株式会社 半導体パワーモジュールおよびその製造方法
JPH06288606A (ja) 1993-04-02 1994-10-18 Toshiba Corp 高分子ゲルアクチュエータを用いた流体制御装置
JP3429921B2 (ja) * 1995-10-26 2003-07-28 三菱電機株式会社 半導体装置
JPH11307689A (ja) * 1998-02-17 1999-11-05 Seiko Epson Corp 半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器
WO2002014400A1 (en) 2000-08-14 2002-02-21 Pharmacia Corporation Process for the preparation of water soluble polypyrrole
EP2557593A1 (en) * 2010-04-30 2013-02-13 Wavenics, Inc. Integrated-terminal-type metal base package module and a method for packaging an integrated terminal for a metal base package module
KR101154654B1 (ko) * 2010-10-05 2012-06-11 엘지이노텍 주식회사 태양광 발전장치 및 이의 제조방법
TWI512930B (zh) * 2012-09-25 2015-12-11 Xintex Inc 晶片封裝體及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6229193A (ja) * 1985-07-29 1987-02-07 三洋電機株式会社 混成集積回路基板
JPH05291746A (ja) * 1992-04-14 1993-11-05 Hitachi Chem Co Ltd 金属芯入り印刷配線用基板の製造方法
JPH0677614A (ja) * 1992-08-24 1994-03-18 Hitachi Ltd 金属ベース基板
JP2007081100A (ja) * 2005-09-14 2007-03-29 Tdk Corp 配線基板およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019064998A1 (ja) * 2017-09-29 2019-04-04 株式会社Ihi 回路基板、導電部材の接続構造及び電動コンプレッサ
WO2019064997A1 (ja) * 2017-09-29 2019-04-04 株式会社Ihi 回路基板、導電部材の接続構造及び電動コンプレッサ

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