JP2017204540A - 電子部品およびその製造方法 - Google Patents

Abstract

【課題】シンプルな構成でコストの低減を図ることができると共に、信頼性を向上できる電子部品およびその製造方法を提供する。【解決手段】電子部品１は、一方表面２ａおよび他方表面２ｂを有するインターポーザ２を含む。インターポーザ２の一方表面２ａには、平面視螺旋状の第１コイル導体膜８が形成されている。インターポーザ２の一方表面２ａには、チップ２１が接合されている。チップ２１は、平面視螺旋状の第２コイル導体膜２３が形成された実装面２２ａを備えている。チップ２１は、第２コイル導体膜２３が第１コイル導体膜８に対向するように、実装面２２ａをインターポーザ２の一方表面２ａ側に向けた状態で当該インターポーザ２に接合されている。【選択図】図３

Description

本発明は、電子部品およびその製造方法に関する。

特許文献１には、基板と、基板上に層間膜を挟んで上下に積層された下層コイル（コイル導体膜）および上層コイル（コイル導体膜）とを含み、下層コイルおよび上層コイルによって変圧器が構成されたマイクロトランス素子（電子部品）が開示されている。

特開２０１１−８２２１２号公報

従来のように、基板上に積層された層間絶縁膜内に変圧器が作り込まれた構成の電子部品では、層間絶縁膜を積層する工程を複数回に亘って繰り返し実行しつつ、その途中で二つのコイル導体膜を形成する工程を実行しなければならない。そのため、手間と時間が掛かり、電子部品のコストの増大を招く虞があるという課題がある。また、基板上に積層される層間絶縁膜の厚さが大き過ぎると基板に反りが生じてしまい、この反りの影響が二つのコイル導体膜の両方に及ぶ結果、電子部品の信頼性が低下する虞があるという課題もある。

そこで、本発明は、シンプルな構成でコストの低減を図ることができると共に、信頼性を向上できる電子部品およびその製造方法を提供することを目的とする。

本発明の電子部品は、一方表面および他方表面を有する基板と、前記基板の一方表面に形成された平面視螺旋状の第１コイル導体膜と、平面視螺旋状の第２コイル導体膜が形成された実装面を備え、前記第２コイル導体膜が間隔を空けて前記第１コイル導体膜に対向するように、前記実装面を前記基板の一方表面に向けた状態で前記基板に接合されたチップとを含む。

本発明の電子部品の製造方法は、一方表面および他方表面を有する基板を準備する工程と、前記基板の一方表面に平面視螺旋状の第１コイル導体膜を形成する第１コイル導体膜形成工程と、平面視螺旋状の第２コイル導体膜が形成された実装面を備えるチップを前記基板に接合する工程であって、前記第２コイル導体膜が前記第１コイル導体膜と間隔を空けて対向するように、前記実装面を前記基板の一方表面に向けた状態で、前記基板に前記チップを接合するチップ接合工程とを含む。

本発明の電子部品によれば、互いに対向するように基板上に配置された第１コイル導体膜と第２コイル導体膜とによって変圧器が構成されている。第１コイル導体膜は、基板の一方表面に形成されており、第２コイル導体膜は、基板とは別体とされたチップの実装面に形成されている。つまり、本発明の電子部品は、基板の一方表面に形成された第１コイル導体膜とチップの実装面に形成された第２コイル導体膜とが対向するように、チップが基板に接合された比較的シンプルな構成とされている。

これにより、層間絶縁膜を積層する工程を複数回に亘って繰り返し実行しつつ、その途中で二つのコイル導体膜を形成する工程を実行する必要がなくなるので、製造時の時間と手間を削減できる。よって、コストの低減を図ることができる電子部品を提供できる。また、層間絶縁膜による基板の反りの発生を回避できる。しかも、本発明の電子部品では、第１コイル導体膜と第２コイル導体膜とが基板側とチップ側とに作り分けられているから、仮に基板に反りが発生したとしても、当該反りの影響が第１コイル導体膜および第２コイル導体膜の両方に及ぶのを効果的に抑制できる構成とされている。これにより、信頼性を向上できる電子部品を提供できる。

本発明の電子部品の製造方法によれば、チップを基板に接合するという比較的シンプルな工程を経て、基板の一方表面に形成された第１コイル導体膜とチップの実装面に形成された第２コイル導体膜とが対向する比較的シンプルな構成の変圧器を備えた電子部品を製造できる。これにより、層間絶縁膜を積層する工程を複数回に亘って繰り返し実行しつつ、その途中で二つのコイル導体膜を形成する工程を実行する必要がなくなるので、製造時の時間と手間を削減できる。よって、コストの低減を図ることができる電子部品を提供できる。

また、本発明の電子部品の製造方法では、第１コイル導体膜と第２コイル導体膜とが基板側とチップ側とに作り分けられている。したがって、基板の反りの影響が第１コイル導体膜および第２コイル導体膜の両方に及ぶのを効果的に抑制できる電子部品を製造できる。これにより、信頼性を向上できる電子部品を提供できる。

図１は、本発明の第１実施形態に係る電子部品を示す斜視図である。 図２は、図１の電子部品を示す平面図である。 図３は、図２のIII-III線に沿う縦断面図である。 図４は、図２のIV-IV線に沿う縦断面図である。 図５は、図１のチップの底面図である。 図６は、図４の一点鎖線VIで囲まれた部分の拡大断面図である。 図７は、図１の電子部品が適用された変圧回路モジュールを示す図である。 図８は、図１の電子部品の製造方法を説明するためのフローチャートである。 図９は、本発明の第２実施形態に係る電子部品を示す平面図である。 図１０は、図９のX-X線に沿う縦断面図である。 図１１は、図９のXI-XI線に沿う縦断面図である。 図１２は、本発明の第３実施形態に係る電子部品を示す平面図である。 図１３は、図１２のXIII-XIII線に沿う縦断面図である。 図１４は、図１２のXIV-XIV線に沿う縦断面図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る電子部品１を示す斜視図である。図２は、図１の電子部品１を示す平面図である。図３は、図２のIII-III線に沿う縦断面図である。図４は、図２のIV-IV線に沿う縦断面図である。

図１〜図４を参照して、電子部品１は、本発明の基板の一例としてのインターポーザ２を含む。本実施形態では、インターポーザ２は、不純物無添加のシリコンによって形成されており、これによって高抵抗基板とされている。なお、シリコン製のインターポーザ２に代えて、エポキシ樹脂やアクリル樹脂等の有機系の絶縁材料製のインターポーザ２が採用されてもよいし、ガラス（ＳｉＯ_２）等の無機系の絶縁材料製のインターポーザ２が採用されてもよい。

インターポーザ２は、平面視長方形状に形成されており、一方表面２ａと、その反対側の他方表面２ｂと、一方表面２ａおよび他方表面２ｂを接続する側面２ｃとを有している。インターポーザ２の一方表面２ａには、他方表面２ｂ側に向かって窪んだ凹部３が形成されており、インターポーザ２の他方表面２ｂは平坦面とされている。凹部３は、インターポーザ２の一方表面２ａの長手方向の中央部に、当該インターポーザ２の周縁から間隔を空けた位置に形成されている。凹部３は、本実施形態では、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。

インターポーザ２の一方表面２ａには、凹部３によって、当該凹部３の底部である低域部４と、凹部３の周囲領域である高域部５とが形成されている。低域部４は、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。高域部５は、凹部３を取り囲む平面視四角環状とされている。低域部４と高域部５との間には、それらを接続する接続部６が形成されている。凹部３は、その開口幅が一方表面２ａ側から他方表面２ｂ側に向かって徐々に狭まる断面視テーパ状に形成されている。これにより、接続部６は、低域部４から高域部５に向かうに従って凹部３の横断面積が徐々に大きくなる傾斜面とされている。

インターポーザ２の一方表面２ａには、その全域を被覆するように表面絶縁膜７が形成されている。表面絶縁膜７は、窒化膜（ＳｉＮ膜）であってもよいし、酸化膜（ＳｉＯ_２膜）であってもよい。この表面絶縁膜７上には、たとえばＣｕを含む平面視螺旋状の第１コイル導体膜８が形成されている。
第１コイル導体膜８は、インターポーザ２の低域部４に配置されている。より具体的には、インターポーザ２の低域部４には、高域部５に向かって突出した台地状（凸状）の第１絶縁膜９が形成されており、この第１絶縁膜９の上面に第１コイル導体膜８が配置されている。なお、第１絶縁膜９は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）等の無機系の絶縁材料により形成されていてもよいし、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂等の有機系の絶縁材料により形成されていてもよい。

第１絶縁膜９は、インターポーザ２の各辺に平行な平面視四角形状に形成されている。第１絶縁膜９の上面は、インターポーザ２の高域部５よりも低域部４側に位置しており、第１コイル導体膜８は、その全体が第１絶縁膜９の上面とインターポーザ２の高域部５との間の領域に位置するように第１絶縁膜９の上面に配置されている。したがって、第１コイル導体膜８は、第１絶縁膜９と共に凹部３内に収容されている。第１コイル導体膜８は、平面視螺旋状に複数回巻回された構成を有しており、螺旋の最も内側に位置する第１内側末端８ａと、螺旋の最も外側に位置する第１外側末端８ｂとを含む。

図３および図４を参照して、第１コイル導体膜８の第１内側末端８ａと対向する表面絶縁膜７上には、第１パッド１０が配置されている。第１コイル導体膜８の第１内側末端８ａは、第１絶縁膜９に形成された第１ビア１１を介して第１パッド１０に電気的に接続されている。第１ビア１１は、第１絶縁膜９に形成されたビアホール１２に導電体１３が埋設された構成を有している。ビアホール１２に埋設された導電体１３は、第１コイル導体膜８の第１内側末端８ａの一部であってもよい。

第１コイル導体膜８の第１外側末端８ｂと対向する表面絶縁膜７上には、第２パッド１４が配置されている。第１コイル導体膜８の第１外側末端８ｂは、第１絶縁膜９に形成された第２ビア１５を介して第２パッド１４に電気的に接続されている。第２ビア１５は、第１絶縁膜９に形成されたビアホール１６に導電体１７が埋設された構成を有している。ビアホール１６に埋設された導電体１７は、第１コイル導体膜８の第１外側末端８ｂの一部であってもよい。

インターポーザ２の一方表面２ａには、凹部３を覆うようにチップ２１が接合されている。以下、図５を併せて参照して、チップ２１の具体的な構成について説明する。図５は、図１のチップ２１の底面図を示す図である。
図１〜図５を参照して、チップ２１は、略直方体形状とされたシリコン製のチップ本体２２を含む。なお、チップ２１は、シリコン製のチップ本体２２に代えて、絶縁材料製（たとえばガラス製やセラミック製）のチップ本体２２を含んでいてもよい。チップ本体２２は、たとえばＣｕを含む平面視螺旋状の第２コイル導体膜２３が形成された実装面２２ａと、その反対側の裏面２２ｂと、実装面２２ａおよび裏面２２ｂを接続する側面２２ｃとを有している。チップ２１は、第２コイル導体膜２３が間隔を空けて第１コイル導体膜８に対向するように、実装面２２ａをインターポーザ２の一方表面２ａ側に向けた状態でインターポーザ２に接合されている。

チップ２１の実装面２２ａには、その全域を被覆するようにチップ側絶縁膜２４が形成されている。なお、絶縁材料製のチップ本体２２が採用される場合には、チップ側絶縁膜２４を除くことができる。実装面２２ａとは反対側のチップ側絶縁膜２４上に、第２コイル導体膜２３が形成されている。より具体的には、チップ側絶縁膜２４には、チップ２１の実装面２２ａからインターポーザ２側に向かって突出した台地状（凸状）の第２絶縁膜２５がチップ側絶縁膜２４上に形成されており、この第２絶縁膜２５の上面に第２コイル導体膜２３が配置されている。

第２絶縁膜２５の上面は、平面視においてインターポーザ２に形成された凹部３の開口面積よりも小さい表面積を有している。第２絶縁膜２５は、凹部３と対向する状態では、凹部３の周縁に取り囲まれた領域内にその全域が位置するように配置されている。本実施形態では、第２絶縁膜２５は、チップ本体２２の各辺に平行な平面視四角形状に形成されている。なお、第２絶縁膜２５は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）等の無機系の絶縁材料により形成されていてもよいし、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂等の有機系の絶縁材料により形成されていてもよい。

第２コイル導体膜２３は、前記第１コイル導体膜８とは異なる巻回数で平面視螺旋状に複数回巻回された構成を有しており、螺旋の最も内側に位置する第２内側末端２３ａと、螺旋の最も外側に位置する第２外側末端２３ｂとを含む。図３および図４を参照して、第２コイル導体膜２３の第２内側末端２３ａと対向するチップ側絶縁膜２４上には、第１チップ側パッド２６が配置されている。

第２コイル導体膜２３の第２内側末端２３ａは、第２絶縁膜２５に形成された第１チップ側ビア２７を介して第１チップ側パッド２６に電気的に接続されている。第１チップ側ビア２７は、第２絶縁膜２５に形成されたビアホール２８に導電体２９が埋設された構成を有している。ビアホール２８に埋設された導電体２９は、第２コイル導体膜２３の第２内側末端２３ａの一部であってもよい。

第２コイル導体膜２３の第２外側末端２３ｂと対向するチップ側絶縁膜２４上には、第２チップ側パッド３０が配置されている。第２コイル導体膜２３の第２外側末端２３ｂは、第２絶縁膜２５に形成された第２チップ側ビア３１を介して第２チップ側パッド３０に電気的に接続されている。第２チップ側ビア３１は、第２絶縁膜２５に形成されたビアホール３２に導電体３３が埋設された構成を有している。ビアホール３２に埋設された導電体３３は、第２コイル導体膜２３の第２外側末端２３ｂの一部であってもよい。

図５を参照して、チップ２１の実装面２２ａ上には、第３チップ側パッド３４と、第４チップ側パッド３５と、複数個（本実施形態では４個）のチップ側ダミーパッド３６とが配置されている。チップ２１の長手方向の一端部側に、３個のチップ側ダミーパッド３６がチップ２１の短手方向に沿って間隔を空けて配置されている。チップ２１の長手方向の他端部側に、第３チップ側パッド３４、第４チップ側パッド３５および１個のチップ側ダミーパッド３６が短手方向に沿って間隔を空けて配置されている。

第３チップ側パッド３４は、第１チップ側配線ライン３７を介して第１チップ側パッド２６に電気的に接続されている。第４チップ側パッド３５は、第２チップ側配線ライン３８を介して第２チップ側パッド３０に電気的に接続されている。複数個のチップ側ダミーパッド３６は、電気的に浮遊状態とされている。第３チップ側パッド３４、第４チップ側パッド３５および複数個のチップ側ダミーパッド３６は、いずれも平面視四角形状に形成されている。

図３〜図６を参照して、第３チップ側パッド３４、第４チップ側パッド３５および複数個のチップ側ダミーパッド３６の各上面には、チップ２１の実装面２２ａからインターポーザ２側に向かって立設された実装用電極３９が配置されている。実装用電極３９は、ブロック状、ピラー状または柱状とされている。
図１および図２を再度参照して、インターポーザ２の高域部５には、第３パッド４０、第４パッド４１および複数個のダミーパッド４２が配置されている。第３パッド４０、第４パッド４１および複数個のダミーパッド４２は、本実施形態では、いずれも平面視四角形状に形成されている。

第３パッド４０は、第３チップ側パッド３４と対向する位置に配置されており、当該第３チップ側パッド３４に電気的に接続される。第４パッド４１は、第４チップ側パッド３５と対向する位置に配置されており、当該第４チップ側パッド３５に電気的に接続される。複数個のダミーパッド４２は、複数個のチップ側ダミーパッド３６と対向する位置に配置されており、チップ側ダミーパッド３６に電気的に接続される。複数個のダミーパッド４２は、電気的に浮遊状態とされている。

図３および図４を参照して、第３パッド４０、第４パッド４１および複数個のダミーパッド４２の各上面には、インターポーザ２の一方表面２ａからチップ２１の実装面２２ａ側に向かって立設された接続用電極４３が配置されている。接続用電極４３は、ブロック状、ピラー状または柱状とされている。
チップ２１は、第３チップ側パッド３４、第４チップ側パッド３５および複数個のチップ側ダミーパッド３６の各上面に設けられた実装用電極３９と、第３パッド４０、第４パッド４１および複数個のダミーパッド４２の各上面に設けられた接続用電極４３とが導電性接合材４４を介して接合されることによって、インターポーザ２の一方表面２ａに接合されている。

このようにして、チップ２１は、インターポーザ２の凹部３を覆うように高域部５に接合されている。チップ２１は、実装用電極３９および接続用電極４３によって、チップ本体２２がインターポーザ２の高域部５から浮いた状態でインターポーザ２の高域部５に接合されており、チップ本体２２の実装面２２ａとインターポーザ２の高域部５との間に所定高さの空間Ａが設定されている。

チップ２１がインターポーザ２に接合された状態において、第１コイル導体膜８と第２コイル導体膜２３との間の距離は、チップ２１の実装面２２ａとインターポーザ２の高域部５との間の距離よりも大きくされている。より具体的には、第１コイル導体膜８と第２コイル導体膜２３との間の距離は、チップ２１の実装面２２ａに形成されたチップ側絶縁膜２４の上面と、インターポーザ２の高域部５に形成された表面絶縁膜７の上面との間の距離よりも大きくされている。

第２コイル導体膜２３は、高域部５よりも上方に配置されていてもよいし、低域部４と高域部５との間の高さ位置に配置されていてもよい。第１コイル導体膜８と第２コイル導体膜２３との間の距離は、第１絶縁膜９および第２絶縁膜２５の各厚さを調整することにより調整可能である。凹部３内で互いに対向する第１コイル導体膜８と第２コイル導体膜２３とによって変圧器４５が構成されている。つまり、変圧器４５は、平面視においてインターポーザ２の凹部３の周縁により取り囲まれた領域内に位置していると共に、当該インターポーザ２の凹部３内に収容されている。

図１〜図３を参照して、インターポーザ２の高域部５には、たとえばＣｕを含む複数個（本実施形態では４個）の外部端子４６が配置されている。各外部端子４６は、ブロック状、ピラー状または柱状とされており、インターポーザ２の一方表面２ａから上方に向かって立設するように配置されている。各外部端子４６は、インターポーザ２の一方表面２ａ側に位置する一端面４６ａと、その反対側に位置し実装面とされる他端面４６ｂと、一端面４６ａおよび他端面４６ｂを接続する側面４６ｃとを有している。

複数個の外部端子４６には、インターポーザ２の長手方向の一端側に配置され、所定の引き回し配線を介して第１コイル導体膜８に電気的に接続される複数個（本実施形態では一対）の第１外部端子４６Ａと、インターポーザ２の長手方向の他端側に配置され、所定の引き回し配線を介して第２コイル導体膜２３に電気的に接続される複数個（本実施形態では一対）の第２外部端子４６Ｂとが含まれる。

複数個の第１外部端子４６Ａは、インターポーザ２の長手方向の一端部側に設けられており、インターポーザ２の短手方向に沿って間隔を空けて配置されている。一方の第１外部端子４６Ａの直下の表面絶縁膜７上には、第１配線ライン４７を介して第１パッド１０と電気的に接続される第５パッド４８が配置されている。第１ビア１１、第１パッド１０、第１配線ライン４７および第５パッド４８を結ぶラインが、一方の第１外部端子４６Ａと第１コイル導体膜８の第１内側末端８ａとを電気的に接続させるための引き回し配線とされている。

他方の第１外部端子４６Ａの直下の表面絶縁膜７上には、第２配線ライン４９を介して第２パッド１４と電気的に接続される第６パッド５０が配置されている。第２ビア１５、第２パッド１４、第２配線ライン４９および第６パッド５０を結ぶラインが、他方の第１外部端子４６Ａと第１コイル導体膜８の第１外側末端８ｂとを電気的に接続させるための引き回し配線とされている。このようにして、一対の第１外部端子４６Ａが第１コイル導体膜８に電気的に接続されている。

一方、複数個の第２外部端子４６Ｂは、インターポーザ２の長手方向の一端部側に設けられており、インターポーザ２の短手方向に沿って間隔を空けて配置されている。一方の第２外部端子４６Ｂの直下の表面絶縁膜７上には、第３配線ライン５１を介して第３パッド４０と電気的に接続される第７パッド５２が配置されている。第１チップ側ビア２７、第１チップ側パッド２６、第１チップ側配線ライン３７、第３チップ側パッド３４、第３パッド４０、第３配線ライン５１および第７パッド５２を結ぶラインが、一方の第２外部端子４６Ｂと第２コイル導体膜２３の第２内側末端２３ａとを電気的に接続させるための引き回し配線とされている。

他方の第２外部端子４６Ｂの直下の表面絶縁膜７上には、第４配線ライン５３を介して第４パッド４１と電気的に接続される第８パッド５４が配置されている。第２チップ側ビア３１、第２チップ側パッド３０、第２チップ側配線ライン３８、第４チップ側パッド３５、第４パッド４１、第４配線ライン５３および第８パッド５４を結ぶラインが、一方の第２外部端子４６Ｂと第２コイル導体膜２３の第２外側末端２３ｂとを電気的に接続させるための引き回し配線とされている。このようにして、一対の第２外部端子４６Ｂが第２コイル導体膜２３に電気的に接続されている。

図３および図４を参照して、第１コイル導体膜８と第２コイル導体膜２３との間には、絶縁体としての封止樹脂５５が配置されている。封止樹脂５５は、チップ２１の外面全域に加えて、外部端子４６の他端面４６ｂを露出させるように当該外部端子４６の側面４６ｃを封止している。第１コイル導体膜８と第２コイル導体膜２３との間に配置された封止樹脂５５の厚さは、チップ２１の実装面２２ａとインターポーザ２の高域部５との間に配置された封止樹脂５５の厚さよりも大きい。

封止樹脂５５は、インターポーザ２の一方表面２ａ側に位置する表面５５ａと、インターポーザ２の側面２ｃ側に位置する側面５５ｂとを有している。各外部端子４６の他端面４６ｂは、封止樹脂５５の表面５５ａと段差なく繋がっている。各外部端子４６の他端面４６ｂおよび封止樹脂５５の表面５５ａは、インターポーザ２の他方表面２ｂと平行な一つの平坦面を形成している。封止樹脂５５の側面５５ｂは、インターポーザ２の側面２ｃと段差なく繋がっている。

外部端子４６の他端面４６ｂには、外部導電体膜５６が形成されている。外部導電体膜５６は、外部端子４６の他端面４６ｂ側からこの順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有している。外部導電体膜５６は、外部端子４６の他端面４６ｂの全域を被覆しており、その一部が封止樹脂５５の表面５５ａにオーバラップしている。
図６を参照して、ダミーパッド４２、第１〜第８パッド１０，１４，４０，４１，４８，５０，５２，５４、第１〜第４配線ライン４７，４９，５１，５３、チップ側ダミーパッド３６、第１〜第４チップ側パッド２６，３０，３４，３５、第１〜第２チップ側配線ライン３７，３８、実装用電極３９および接続用電極４３の各構成について補足する。

図６は、図４に示される一点鎖線VIで囲まれた部分の拡大断面図である。なお、図６では、第４パッド４１の構成のみが示されているが、ダミーパッド４２、第１〜第８パッド１０，１４，４０，４１，４８，５０，５２，５４および第１〜第４配線ライン４７，４９，５１，５３の各構成は略同様であるので、これらを纏めて「インターポーザ側配線５７」と称して説明する。また、図６では、第３チップ側パッド３４の構成のみが示されているが、チップ側ダミーパッド３６、第１〜第４チップ側パッド２６，３０，３４，３５および第１〜第２チップ側配線ライン３７，３８の各構成は略同様であるので、これらを纏めて「チップ側配線５８」と称して説明する。

図６を参照して、インターポーザ側配線５７は、インターポーザ２の一方表面２ａ側からこの順に積層されたシード層５９とめっき層６０とを含む積層構造を有している。シード層５９は、インターポーザ２側からこの順に積層されたＴｉ層とＣｕ層とを含む積層構造を有していてもよい。めっき層６０は、Ｃｕを含む単層構造を有していてもよい。
同様に、チップ側配線５８は、いずれも、チップ２１の実装面２２ａ側からこの順に積層されたシード層６３とめっき層６４とを含む積層構造を有している。シード層６３は、実装面２２ａ側からこの順に積層されたＴｉ層とＣｕ層とを含む積層構造を有していてもよい。めっき層６４は、Ｃｕを含む単層構造を有していてもよい。

実装用電極３９は、チップ本体２２の実装面２２ａ側からこの順に積層されたＣｕを含む本体部６７と、Ｎｉを含むバリア層６８とを含む積層構造を有している。バリア層６８は、本実施形態では、本体部６７側からこの順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有している。実装用電極３９は、高さＴ_１と幅Ｗ_１との比で定義されるアスペクト比Ｒ_１（＝Ｔ_１／Ｗ_１）が１以下（Ｒ_１≦１）とされている。アスペクト比Ｒ_１が１以下（Ｒ_１≦１）とされることにより、実装用電極３９をバランスよく第３チップ側パッド３４、第４チップ側パッド３５および複数個のチップ側ダミーパッド３６の各上面に形成できる。

接続用電極４３は、インターポーザ２の一方表面２ａ側からこの順に積層されたＣｕを含む本体部６９と、Ｎｉを含むバリア層７０とを含む積層構造を有している。接続用電極４３は、高さＴ_２と幅Ｗ_２との比で定義されるアスペクト比Ｒ_２（＝Ｔ_２／Ｗ_２）が１以下（Ｒ_２≦１）とされている。アスペクト比Ｒ_２が１以下（Ｒ_２≦１）とされることにより、接続用電極４３をバランスよく第３パッド４０、第４パッド４１および複数個のダミーパッド４２の各上面に形成できる。

本実施形態では、導電性接合材４４として半田が採用されており、実装用電極３９のバリア層６８および接続用電極４３のバリア層７０によって、実装用電極３９の本体部６７および接続用電極４３の本体部６９への半田の拡散が抑制されている。なお、実装用電極３９の本体部６７と接続用電極４３の本体部６９と直接接合された形態が採用されてもよい。実装用電極３９の本体部６７と接続用電極４３の本体部６９とは、たとえば公知の超音波接合法によって接合させることができる。

図７は、図１の電子部品１が適用された変圧回路モジュール８１を示す図である。
図７を参照して、変圧回路モジュール８１は、電子部品１と、電子部品１に電気的に接続された低電圧素子の一例としての信号送信用素子８２と、電子部品１に電気的に接続された高電圧素子の一例としての信号受信用素子８３とを含む。
電子部品１では、第１コイル導体膜８と第２コイル導体膜２３とが互いに絶縁状態を保ちつつインターポーザ２側とチップ２１側とに作り分けられており、第１コイル導体膜８と第２コイル導体膜２３との磁気結合によって一つの変圧器４５が構成されている。したがって、変圧回路モジュール８１は、信号送信用素子８２および信号受信用素子８３が変圧器４５を介して直流絶縁され、かつ、交流接続された構成とされている。

信号送信用素子８２の表面には、一対の入力端子８４と一対の出力端子８５とを含む複数個の端子８６が設けられている。信号送信用素子８２は、一対の出力端子８５が導線８７を介して一対の第１外部端子４６Ａに接続されることによって、電子部品１に電気的に接続されている。信号送信用素子８２は、一対の第１外部端子４６Ａを介して、変圧器４５（第１コイル導体膜８）に所定の信号を送信する。本実施形態では、信号送信用素子８２の一対の入力端子８４にグランド電位を基準電圧とした５Ｖの制御電圧が印加されており、これによって、信号送信用素子８２は、グランド電位を基準電圧とした５Ｖの制御電圧で制御されている。信号送信用素子８２は、たとえば変圧器４５に電圧を供給するためのコントローラＩＣである。

一方、信号受信用素子８３の表面には、一対の入力端子８８と一対の出力端子８９とを含む複数個の端子９０が設けられている。信号受信用素子８３は、一対の入力端子８８が導線９１を介して一対の第２外部端子４６Ｂに接続されることによって、電子部品１に電気的に接続されている。信号受信用素子８３は、一対の第２外部端子４６Ｂを介して変圧器４５（第２コイル導体膜２３）からの信号（昇圧された電圧）を受信する。

信号受信用素子８３の一対の出力端子８９には、たとえば負荷としてＳｉＣ−ＭＯＳＦＥＴ（図示せず）が接続されている。本実施形態では、信号受信用素子８３の図示しない所定の端子には、３７５０Ｖを基準電位とした１５Ｖの制御電圧が印加されており、これによって、信号受信用素子８３は、３７５０Ｖを基準電位とした１５Ｖの制御電圧で制御されている。また、ＳｉＣ−ＭＯＳＦＥＴは、３７５０Ｖを基準電位として制御されている。信号受信用素子８３は、たとえば昇圧後の電圧に基づいてＳｉＣ−ＭＯＳＦＥＴを駆動するためのドライバＩＣである。

この変圧回路モジュール８１において、信号送信用素子８２は、所定のスイッチング動作を実行することにより周期的な昇圧前パルス電圧ＰＶ_１を生成し、変圧器４５に与える。本実施形態では、５Ｖの昇圧前パルス電圧ＰＶ_１が変圧器４５に与えられる。
変圧器４５に昇圧前パルス電圧ＰＶ_１が与えられると、電磁誘導により第１コイル導体膜８と第２コイル導体膜２３との変圧比（巻線比）に応じた分だけ、昇圧前パルス電圧ＰＶ_１の電圧値が昇圧される。これにより、変圧器４５から昇圧後パルス電圧ＰＶ_２が出力される。本実施形態では、変圧器４５から３７５０Ｖの昇圧後パルス電圧ＰＶ_２が出力される。変圧器４５から出力された昇圧後パルス電圧ＰＶ_２は、信号受信用素子８３に与えられる。

信号受信用素子８３は、変圧器４５から与えられた昇圧後パルス電圧ＰＶ_２に１５Ｖを加算した３７６５Ｖの制御パルス電圧ＰＶ_３を生成し、ＳｉＣ−ＭＯＳＦＥＴに与える。そして、ＳｉＣ−ＭＯＳＦＥＴは、制御パルス電圧ＰＶ_３と基準電位との電位差である１５Ｖで制御される。
なお、図７では、電子部品１が、第１コイル導体膜８に昇圧前パルス電圧ＰＶ_１が入力され、第２コイル導体膜２３から昇圧後パルス電圧ＰＶ_２が出力される変圧器４５を有する例について説明した。しかし、電子部品１は、第２コイル導体膜２３に昇圧前パルス電圧ＰＶ_１が入力され、第１コイル導体膜８から昇圧後パルス電圧ＰＶ_２が出力される変圧器４５を有する構成とされてもよい。

以上、本実施形態に係る電子部品１によれば、第１コイル導体膜８と第２コイル導体膜２３とが互いに絶縁状態を保ちつつインターポーザ２側とチップ２１側とに作り分けられており、第１コイル導体膜８と第２コイル導体膜２３との磁気結合によって一つの変圧器４５が構成されている。
より具体的には、第１コイル導体膜８は、インターポーザ２の一方表面２ａに形成されており、第２コイル導体膜２３は、インターポーザ２とは別体とされたチップ２１の実装面２２ａに形成されている。つまり、本実施形態に係る電子部品１は、インターポーザ２の一方表面２ａに形成された第１コイル導体膜８とチップ２１の実装面２２ａに形成された第２コイル導体膜２３とが対向するように、チップ２１がインターポーザ２に接合された比較的シンプルな構成とされている。

これにより、層間絶縁膜を積層する工程を複数回に亘って繰り返し実行しつつ、その途中で二つのコイル導体膜を形成する工程を実行する必要がなくなるので、製造時の時間と手間を削減できる。よって、コストの低減を図ることができる電子部品１を提供できる。また、層間絶縁膜によるインターポーザ２の反りの発生を回避できる。
しかも、本実施形態に係る電子部品１では、第１コイル導体膜８と第２コイル導体膜２３とがインターポーザ２側とチップ２１側とに作り分けられているから、仮にインターポーザ２の反りが発生したとしても、当該反りの影響が第１コイル導体膜８および第２コイル導体膜２３の両方に及ぶのを効果的に抑制できる構成とされている。これにより、信頼性を向上できる電子部品１を提供できる。

また、本実施形態に係る電子部品１では、インターポーザ２の一方表面２ａには、インターポーザ２の他方表面２ｂ側に向かって窪んだ凹部３によって、低域部４と高域部５とが形成されている。そして、第１コイル導体膜８は、低域部４に形成されており、チップ２１は、凹部３を覆うように高域部５に接合されている。これにより、凹部３内で第１コイル導体膜８と第２コイル導体膜２３とを対向させることができるから、この凹部３の深さに応じた分だけ、電子部品１の低背化を図ることが可能となる。よって、比較的シンプルな構成を維持しつつ、シュリンク化を図ることができる電子部品１を提供できる。

また、本実施形態に係る電子部品１によれば、第１コイル導体膜８と第２コイル導体膜２３との間に絶縁体としての封止樹脂５５が配置されているため、第１コイル導体膜８と第２コイル導体膜２３との間の絶縁性を良好に確保できると同時に、絶縁耐圧を良好に高めることができる。特に、本実施形態では、インターポーザ２に形成された凹部３によって、第１コイル導体膜８と第２コイル導体膜２３との間の距離が、チップ２１の実装面２２ａとインターポーザ２の高域部５との間の距離よりも大きくされている。

これにより、第１コイル導体膜８と第２コイル導体膜２３との間に、チップ２１の実装面２２ａとインターポーザ２の高域部５との間に配置された封止樹脂５５の厚さよりも大きい厚さの封止樹脂５５を配置できるから、絶縁耐圧を効果的に高めることができる。しかも、チップ２１の外面全域が、封止樹脂５５によって被覆されているから、チップ２１に対して良好な保護を提供できる。加えて、インターポーザ２の一方表面２ａ側に封止樹脂５５を流し込むだけでこれらの特徴を得ることができるから、このような観点からも、製造時の時間と手間を削減できる。

また、本実施形態に係る電子部品１では、接続用電極４３に加えて実装用電極３９によって、チップ２１とインターポーザ２の一方表面２ａとの間に封止樹脂５５を充填させるのに十分な高さの空間Ａが設定されている。したがって、当該空間Ａから凹部３を満たすように封止樹脂５５を流し込むことができる。これによって、第１コイル導体膜８と第２コイル導体膜２３とを良好に封止樹脂５５によって封止できる。

たとえば、封止樹脂５５による封止が不適切であると、第１コイル導体膜８と第２コイル導体膜２３との間の領域にボイド（空孔）が形成される虞がある。このボイド内には、水分が貯留されることが知られており、金属材料がボイドと接すると、当該金属材料が水分により腐食される虞がある。
この点、本実施形態に係る電子部品１では、チップ２１の実装面２２ａとインターポーザ２の一方表面２ａとの間に封止樹脂５５を充填させるのに十分な高さの空間Ａが設定されているから、凹部３内に封止樹脂５５を良好に流し込むことができる。これにより、第１コイル導体膜８と第２コイル導体膜２３とを良好に封止樹脂５５によって封止できるから、ボイド（空孔）内に貯留された水分を原因とする第１コイル導体膜８および第２コイル導体膜２３の腐食を良好に抑制できる。

次に、図８を参照して、電子部品１の製造方法について説明する。図８は、図１の電子部品１の製造方法を説明するためのフローチャートである。
電子部品１を製造するにあたり、まず、一方表面２ａおよび他方表面２ｂを有するインターポーザ２が準備される（ステップＳ１）。本実施形態ではシリコン製のインターポーザ２が準備される。次に、たとえばマスクを介するエッチングにより、インターポーザ２の一方表面２ａが他方表面２ｂ側に向かって選択的に掘り下げられる。これにより、インターポーザ２の一方表面２ａに、凹部３による低域部４と高域部５とが形成される。次に、たとえばＣＶＤ法または熱酸化処理によって、インターポーザ２の一方表面２ａに表面絶縁膜７（本実施形態ではＳｉＯ_２膜）が形成される（ステップＳ２）。

次に、表面絶縁膜７上に、インターポーザ側配線５７が選択的に形成される（ステップＳ３）。インターポーザ側配線５７を形成する工程では、まず、たとえばスパッタ法により、インターポーザ２の一方表面２ａにＴｉおよびＣｕが順に堆積されて、Ｔｉ膜およびＣｕ膜を含むシード層５９が形成される。次に、たとえばマスクを介するエッチングにより、シード層５９の不要な部分が選択的に除去されて、シード層５９がインターポーザ側配線５７に対応するパターンとされる。

次に、シード層５９の平面形状に整合する平面形状の開口を有するマスクが表面絶縁膜７上に形成される。次に、たとえば電界めっき法により、開口から露出するシード層５９上にＣｕが堆積されてめっき層６０が形成される。これにより、インターポーザ側配線５７が形成される。その後、マスクが除去される。
次に、インターポーザ２の低域部４に有機系の絶縁材料または無機系の絶縁材料からなる第１絶縁膜９が形成される（ステップＳ４）。有機系の絶縁材料からなる第１絶縁膜９を形成する工程では、たとえば、インターポーザ２の一方表面２ａの全域を被覆する感光性のポリイミド樹脂が塗布される。次に、ポリイミド樹脂の一部がインターポーザ２の低域部４に残存するように選択的に露光および現像される。これにより、所定形状の第１絶縁膜９が形成される。また、この露光および現像工程では、第１パッド１０の上面を選択的に露出させる第１ビア１１用のビアホール１２と、第２パッド１４の上面を選択的に露出させる第２ビア１５用のビアホール１６とが第１絶縁膜９に形成される。

一方、無機系の絶縁材料からなる第１絶縁膜９を形成する工程では、まず、たとえばＣＶＤ法によって酸化シリコン（ＳｉＯ_２）または窒化シリコン（ＳｉＮ）がインターポーザ２の一方表面２ａに堆積されて絶縁膜が形成される。次に、たとえばマスクを介するエッチングにより、絶縁膜の一部がインターポーザ２の低域部４に残存するように選択的に除去される。また、この工程では、第１パッド１０の上面を選択的に露出させる第１ビア１１用のビアホール１２と、第２パッド１４の上面を選択的に露出させる第２ビア１５用のビアホール１６とが第１絶縁膜９に形成される。

次に、第１絶縁膜９上に、平面視螺旋状の第１コイル導体膜８が形成される（ステップＳ５）。第１コイル導体膜８を形成する工程では、まず、たとえばスパッタ法によってＣｕが第１絶縁膜９上に堆積されて第１コイル導体膜８となる導体膜が形成される。次に、たとえばマスクを介するエッチングにより、導体膜の不要な部分が除去されて、導体膜が平面視螺旋形状にパターニングされる。これにより、平面視螺旋状の第１コイル導体膜８が第１絶縁膜９上に形成される。

平面視螺旋状の第１コイル導体膜８は、電界めっき法によっても形成される。この工程では、まず、たとえばスパッタ法により、第１絶縁膜９上にＴｉおよびＣｕが順に堆積されてシード層が形成される。次に、たとえばマスクを介するエッチングにより、シード層の不要な部分が選択的に除去されて、平面視螺旋形状にパターニングされる。次に、シード層の平面形状に整合する平面形状の開口を有するマスクが第１絶縁膜９上に形成される。次に、たとえば電界めっき法により、開口から露出するシード層上にＣｕがめっき成長される。これにより、平面視螺旋状の第１コイル導体膜８が形成される。

次に、第３パッド４０、第４パッド４１およびダミーパッド４２の各上面に接続用電極４３が形成される（ステップＳ６）。接続用電極４３を形成する工程では、まず、第３パッド４０、第４パッド４１およびダミーパッド４２の各上面を選択的に露出させる開口を有するマスクが、表面絶縁膜７上に形成される。次に、たとえば電界めっき法により、マスクの開口から露出する第３パッド４０、第４パッド４１およびダミーパッド４２の各上面にＣｕおよびＮｉが順にめっき成長される。これにより、Ｃｕを含む本体部６９と、Ｎｉを含むバリア層７０とを含む積層構造を有する接続用電極４３が形成される。その後、マスクが除去される。

次に、第５〜第８パッド４８，５０，５２，５４の各上面に外部端子４６が形成される（ステップＳ７）。外部端子４６を形成する工程では、まず、第５〜第８パッド４８，５０，５２，５４の各上面を選択的に露出させる開口を有するマスクが形成される。次に、たとえば電界めっき法により、マスクの開口から露出する第５〜第８パッド４８，５０，５２，５４の各上面にＣｕがめっき成長される。これにより、ブロック状、ピラー状または柱状の外部端子４６が形成される。その後、マスクが除去される。

次に、チップ２１がインターポーザ２に実装される（ステップＳ８）。チップ２１は、前述の通り、平面視螺旋状の第２コイル導体膜２３および複数個の実装用電極３９が形成された実装面２２ａを備えている。チップ２１は、第２コイル導体膜２３が第１コイル導体膜８に対向するように、実装面２２ａをインターポーザ２の一方表面２ａ側に向けた状態で、インターポーザ２に接合される。より具体的には、チップ２１は、実装用電極３９と接続用電極４３とが導電性接合材４４を介して接合されることによって、インターポーザ２に接合される。

なお、チップ２１の第２絶縁膜２５および第２コイル導体膜２３は、チップ２１の実装面２２ａにチップ側絶縁膜２４を形成した後、インターポーザ２における第１絶縁膜９の形成工程（ステップＳ４）および第１コイル導体膜８の形成工程（ステップＳ５）と同様の工程を経て形成されるので、説明を省略する。
次に、第１コイル導体膜８と第２コイル導体膜２３との間を封止する封止樹脂５５が形成される（ステップＳ９）。封止樹脂５５を形成する工程では、まず、凹部３を満たし、チップ２１の外面全域に加えて外部端子４６の外面全域を被覆するようにインターポーザ２の一方表面２ａに封止樹脂５５が流し込まれる。次に、各外部端子４６の他端面４６ｂが露出するまで封止樹脂５５の表面５５ａが研削される（ステップＳ１０）。

次に、各外部端子４６の他端面４６ｂを被覆する外部導電体膜５６が形成される（ステップＳ１１）。外部導電体膜５６を形成する工程では、まず、各外部端子４６の他端面４６ｂを選択的に露出させる開口を有するマスクが封止樹脂５５の表面５５ａ上に形成される。次に、たとえば電界めっき法により、マスクの開口から露出する各外部端子４６の他端面４６ｂ側から順に、Ｎｉ、ＰｄおよびＡｕがめっき成長させられる。これにより、Ｎｉ層、Ｐｄ層およびＡｕ層を含み、各外部端子４６の他端面４６ｂを被覆する外部導電体膜５６が形成される。その後、マスクは除去される。このようにして、電子部品１が製造される。

＜第２実施形態＞
図９は、本発明の第２実施形態に係る電子部品１０１を示す平面図である。図１０は、図９のX-X線に沿う縦断面図である。図１１は、図９のXI-XI線に沿う縦断面図である。図９〜図１１において、前述の第１実施形態において示された構成と同様の構成については同一の参照符号を付して説明を省略する。

本実施形態に係るインターポーザ２の一方表面２ａには、前述の凹部３に代えて、インターポーザ２の他方表面２ｂ側に向かって窪んだ第１凹部１０２と、第１凹部１０２の底部からさらにインターポーザ２の他方表面２ｂ側に向かって窪んだ第２凹部１０３とが形成されている。
第１凹部１０２は、インターポーザ２の一方表面２ａの中央部に、当該インターポーザ２の周縁から間隔を空けた位置に形成されている。第１凹部１０２は、本実施形態では、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。第２凹部１０３は、第１凹部１０２の底部の中央部に、当該第１凹部１０２の底部の周縁から間隔を空けた位置に形成されている。第２凹部１０３は、本実施形態では、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。

インターポーザ２の一方表面２ａには、第１凹部１０２および第２凹部１０３によって、第２凹部１０３の底部である低域部１０４と、第１凹部１０２の底部である中域部１０５と、第１凹部１０２の周囲領域である高域部１０６とが形成されている。低域部１０４は、各辺がインターポーザ２の各辺と平行な平面視四角形状とされている。中域部１０５は、第２凹部１０３を取り囲む平面視四角環状とされている。高域部１０６は、第１凹部１０２を取り囲む平面視四角環状とされている。

低域部１０４と中域部１０５との間には、それらを接続する第１接続部１０７が形成されている。第２凹部１０３は、その開口幅が一方表面２ａ側から他方表面２ｂ側に向かって徐々に狭まる断面視テーパ状に形成されている。これにより、第１接続部１０７は、低域部１０４から中域部１０５に向かうに従って第２凹部１０３の横断面積が徐々に大きくなる傾斜面とされている。

同様に、中域部１０５と高域部１０６との間には、それらを接続する第２接続部１０８が形成されている。第１凹部１０２は、その開口幅が一方表面２ａ側から他方表面２ｂ側に向かって徐々に狭まる断面視テーパ状に形成されている。これにより、第２接続部１０８は、中域部１０５から高域部１０６に向かうに従って第１凹部１０２の横断面積が徐々に大きくなる傾斜面とされている。

このような構成において、前述の第１絶縁膜９および第１コイル導体膜８は、インターポーザ２の低域部１０４に配置されている。一方、前述のチップ２１は、本実施形態では、インターポーザ２の第２凹部１０３を覆うようにインターポーザ２の中域部１０５に接合されている。これにより、チップ２１が、インターポーザ２の第１凹部１０２の内側に収容配置され、第１コイル導体膜８と第２コイル導体膜２３とが、インターポーザ２の第２凹部１０３の内側で対向する構成とされている。

チップ２１の第２絶縁膜２５の上面は、平面視においてインターポーザ２に形成された第２凹部１０３の開口面積よりも小さい表面積を有しており、第２凹部１０３と対向する状態では、当該第２凹部１０３の周縁に取り囲まれた領域内にその全域が位置する大きさとされている。なお、チップ２１の裏面２２ｂは、インターポーザ２の高域部１０６よりも上方に位置していてもよいし、インターポーザ２の高域部１０６と中域部１０５との間の高さ位置に位置していてもよい。

第１コイル導体膜８と第２コイル導体膜２３との間の距離は、チップ２１の実装面２２ａとインターポーザ２の中域部１０５との間の距離よりも大きくされている。第２コイル導体膜２３は、中域部１０５よりも上方に配置されていてもよいし、低域部１０４と中域部１０５との間の高さ位置に配置されていてもよい。第１コイル導体膜８と第２コイル導体膜２３との間の距離は、第１絶縁膜９および第２絶縁膜２５の各厚さを調整することにより調整可能である。

前述の封止樹脂５５は、第１凹部１０２および第２凹部１０３を埋めるようにインターポーザ２の一方表面２ａの全域を封止している。第１コイル導体膜８と第２コイル導体膜２３との間に配置された封止樹脂５５の厚さは、チップ２１の実装面２２ａとインターポーザ２の中域部１０５との間に配置された封止樹脂５５の厚さよりも大きい。なお、チップ２１は、実装用電極３９および接続用電極４３によって、チップ本体２２がインターポーザ２の中域部１０５から浮いた状態で当該中域部１０５に接合されている。前述の空間Ａは、チップ本体２２の実装面２２ａとインターポーザ２の中域部１０５との間に設定されている。

このような電子部品１０１は、図８で示した工程を次のように変更することで製造できる。すなわち、前述のインターポーザ２を準備する工程（ステップＳ１）において、インターポーザ２の一方表面２ａをインターポーザ２の他方表面２ｂ側に向かって選択的に掘り下げることにより、インターポーザ２の他方表面２ｂ側に向かって窪んだ第１凹部１０２と、第１凹部１０２の底部からさらにインターポーザ２の他方表面２ｂ側に向かって窪んだ第２凹部１０３とをインターポーザ２の一方表面２ａを形成する工程を実行する。たとえば、マスクを介するエッチングにより第１凹部１０２を形成した後、別のマスクを介するエッチングにより、第１凹部１０２の底部に第１凹部１０２よりも幅狭の第２凹部１０３を形成する工程を実行すればよい。

また、第１コイル導体膜８を形成する工程（ステップＳ５）において、第２凹部１０３内に第１コイル導体膜８を形成する工程を実行する。そして、チップ実装工程（ステップＳ８）において、第２凹部１０３を覆うようにチップ２１をインターポーザ２の中域部１０５に接合する工程を実行する。このようにして、電子部品１０１を製造できる。
以上、本実施形態の電子部品１０１によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。また、これに加えて、本実施形態の電子部品１０１によれば、第２コイル導体膜２３が第２凹部１０３内に収容配置され、チップ２１が第１凹部１０２内に収容配置された構成とされているので、低背化によるシュリンク化を良好に図ることができる電子部品１０１を提供できる。むろん、前述の変圧回路モジュール８１は、前述の電子部品１に代えて本実施形態の電子部品１０１を含む構成とされてもよい。

＜第３実施形態＞
図１２は、本発明の第３実施形態に係る電子部品１２１を示す平面図である。図１３は、図１２のXIII-XIII線に沿う縦断面図である。図１４は、図１２のXIV-XIV線に沿う縦断面図である。図１２〜図１４において前述の第１実施形態において述べた構成と同様の構成については同一の参照符号を付して説明を省略する。

図１２〜図１４を参照して、本実施形態に係る電子部品１２１は、前述のチップ２１に加えて、前述の信号送信用素子８２と、前述の信号受信用素子８３とが、前述のインターポーザ２に接合された複合型の電子部品である。本実施形態に係るインターポーザ２の一方表面２ａには、前述の凹部３に代えて、インターポーザ２の他方表面２ｂ側に向かって窪んだ第１凹部１２２と、第１凹部１２２の底部からさらにインターポーザ２の他方表面２ｂ側に向かって窪んだ第２凹部１２３とが形成されている。

第１凹部１２２は、インターポーザ２の一方表面２ａの中央部に、当該インターポーザ２の周縁から間隔を空けた位置に形成されている。第１凹部１２２は、本実施形態では、各辺がインターポーザ２の各辺と平行な平面視長方形状とされている。第２凹部１２３は、第１凹部１２２の底部の中央部に、当該第１凹部１２２の底部の周縁から間隔を空けた位置に形成されている。第２凹部１２３は、本実施形態では、各辺がインターポーザ２の各辺と平行な平面視長方形状とされている。

インターポーザ２の一方表面２ａには、第１凹部１２２および第２凹部１２３によって、第２凹部１２３の底部である低域部１２４と、第１凹部１２２の底部である中域部１２５と、第１凹部１２２の周囲領域である高域部１２６とが形成されている。低域部１２４は、各辺がインターポーザ２の各辺と平行な平面視長方形状とされている。中域部１２５は、第２凹部１２３を取り囲むように長手に延びる平面視長方形環状とされている。高域部１２６は、第１凹部１２２を取り囲むように長手に延びる平面視長方形環状とされている。

中域部１２５は、インターポーザ２の長手方向に延びる一対の長手領域１２５ａと、インターポーザ２の短手方向に延びる一対の短手領域１２５ｂとを含む。同様に、高域部１２６は、インターポーザ２の長手方向に延びる一対の長手領域１２６ａと、インターポーザ２の短手方向に延びる一対の短手領域１２６ｂとを含む。
低域部１２４と中域部１２５との間には、それらを接続する第１接続部１２７が形成されている。第２凹部１２３は、その開口幅が一方表面２ａ側から他方表面２ｂ側に向かって徐々に狭まる断面視テーパ状に形成されている。これにより、第１接続部１２７は、低域部１２４から中域部１２５に向かうに従って第２凹部１２３の横断面積が徐々に大きくなる傾斜面とされている。

同様に、中域部１２５と高域部１２６との間には、それらを接続する第２接続部１２８が形成されている。第１凹部１２２は、その開口幅が一方表面２ａ側から他方表面２ｂ側に向かって徐々に狭まる断面視テーパ状に形成されている。これにより、第２接続部１２８は、中域部１２５から高域部１２６に向かうに従って第１凹部１２２の横断面積が徐々に大きくなる傾斜面とされている。

このような構成において、前述の第１絶縁膜９および第１コイル導体膜８は、インターポーザ２の低域部１２４に配置されている。一方、前述のチップ２１は、本実施形態では、インターポーザ２の第２凹部１２３を覆うようにインターポーザ２の中域部１２５に接合されている。チップ２１は、インターポーザ２の中域部１２５の一対の長手領域１２５ａに架設されるように、当該中域部１２５に接合されている。これにより、チップ２１が、インターポーザ２の第１凹部１２２の内側に収容配置され、第１コイル導体膜８と第２コイル導体膜２３とが、インターポーザ２の第２凹部１２３の内側で対向する構成とされている。

チップ２１の第２絶縁膜２５の上面は、平面視においてインターポーザ２に形成された第２凹部１２３の開口面積よりも小さい表面積を有しており、第２凹部１２３と対向する状態では、当該第２凹部１２３の周縁に取り囲まれた領域内にその全域が位置している。なお、チップ２１の裏面２２ｂは、インターポーザ２の高域部１２６よりも上方に配置されていてもよいし、インターポーザ２の高域部１２６と中域部１２５との間の高さ位置に配置されていてもよい。

第１コイル導体膜８と第２コイル導体膜２３との間の距離は、チップ２１の実装面２２ａとインターポーザ２の中域部１２５との間の距離よりも大きくされている。第２コイル導体膜２３は、中域部１２５よりも上方に配置されていてもよいし、低域部１２４と中域部１２５との間の高さ位置に配置されていてもよい。第１コイル導体膜８と第２コイル導体膜２３との間の距離は、第１絶縁膜９および第２絶縁膜２５の各厚さを調整することにより調整可能である。

なお、チップ２１は、実装用電極３９および接続用電極４３によって、チップ本体２２がインターポーザ２の中域部１２５から浮いた状態で当該中域部１２５に接合されている。前述の空間Ａは、チップ本体２２の実装面２２ａとインターポーザ２の中域部１２５との間に設定されている。前述の第３パッド４０、第４パッド４１および複数個のダミーパッド４２は、インターポーザ２の中域部１２５に配置されている。チップ２１は、前述の第１実施形態と同様の接合形態で、これら第３パッド４０、第４パッド４１および複数個のダミーパッド４２に接合されている。

本実施形態では、前述の信号送信用素子８２および前述の信号受信用素子８３がインターポーザ２の高域部１２６に接合されている。信号送信用素子８２は、インターポーザ２の一方の端部側に配置されており、信号受信用素子８３は、インターポーザ２の他方の端部側に配置されている。これによって、信号送信用素子８２および信号受信用素子８３が、平面視において第１コイル導体膜８および第２コイル導体膜２３を挟み込むように配置されている。以下、信号送信用素子８２および信号受信用素子８３の配置等について、順に具体的に説明する。

信号送信用素子８２は、インターポーザ２の一方の端部側において、第１凹部１２２を覆うように高域部１２６の一対の長手領域１２６ａおよび一方の短手領域１２６ｂに架設されている。信号送信用素子８２は、本実施形態では、第１凹部１２２に加えて第２凹部１２３を覆っており、平面視において少なくとも一部が中域部１２５に対向し、かつ、第１コイル導体膜８および第２コイル導体膜２３と重ならないように配置されている。

本実施形態では、信号送信用素子８２は、平面視でチップ２１と重ならないように配置されている。このようにして、信号送信用素子８２は、第２コイル導体膜２３との間の最短距離を避けつつ、第２コイル導体膜２３と近接配置された構成とされている。これにより、信号送信用素子８２と第２コイル導体膜２３との間の絶縁耐圧を向上しつつ、電子部品１２１のシュリンク化が図られている。

信号送信用素子８２は、前述の一対の入力端子８４と一対の出力端子８５とを含む複数個の端子８６を選択的に備えた表面８２ａと、その反対の裏面８２ｂと、表面８２ａおよび裏面８２ｂを接続する側面８２ｃとを有している。信号送信用素子８２は、この表面８２ａをインターポーザ２の一方表面２ａに対向させた状態で当該インターポーザ２に接合されている。より具体的には、インターポーザ２の高域部１２６における信号送信用素子８２の複数個の端子と対応する位置には、複数個の第１素子用パッド１２９が配置されており、複数個の端子８６と複数個の第１素子用パッド１２９とが接合されることにより、信号送信用素子８２がインターポーザ２に接合されている。

複数個の第１素子用パッド１２９のうち、信号送信用素子８２の一方の出力端子８５に接合された第１素子用パッド１２９は、第１配線ライン１３０を介して第１パッド１０に電気的に接続されている。また、複数個の第１素子用パッド１２９のうち、信号送信用素子８２の他方の出力端子８５に接合された第１素子用パッド１２９は、第２配線ライン１３１を介して第２パッド１４に電気的に接続されている。

なお、本実施形態では、複数個の第１素子用パッド１２９の各上面に前述の接続用電極４３が配置されており、信号送信用素子８２の各端子は、導電性接合材４４を介して接続用電極４３に接合されている。このようにして、信号送信用素子８２は、第１配線ライン１３０および第２配線ライン１３１を介して第１コイル導体膜８の第１内側末端８ａおよび第１外側末端８ｂに電気的に接続されている。

一方、信号受信用素子８３は、インターポーザ２の他方の端部側において、第１凹部１２２を覆うように高域部１２６の一対の長手領域１２６ａおよび他方の短手領域１２６ｂに架設されている。信号受信用素子８３は、本実施形態では、第１凹部１２２に加えて第２凹部１２３を覆っており、平面視において少なくとも一部が中域部１２５に対向し、かつ、第１コイル導体膜８および第２コイル導体膜２３と重ならないように配置されている。

本実施形態では、信号受信用素子８３は、平面視でチップ２１と重ならないように配置されている。このようにして、信号受信用素子８３は、第２コイル導体膜２３との間の最短距離を避けつつ、第２コイル導体膜２３と近接配置された構成とされている。これにより、信号受信用素子８３と第２コイル導体膜２３との間の絶縁耐圧を向上しつつ、電子部品１２１のシュリンク化が図られている。

信号受信用素子８３は、前述の一対の入力端子８８と一対の出力端子８９とを含む複数個の端子９０を選択的に備えた表面８３ａと、その反対の裏面８３ｂと、表面８３ａおよび裏面８３ｂを接続する側面８３ｃとを有している。信号受信用素子８３は、この表面８３ａをインターポーザ２の一方表面２ａに対向させた状態で当該インターポーザ２に接合されている。より具体的には、インターポーザ２の高域部１２６における信号受信用素子８３の複数個の端子９０と対応する位置には、複数個の第２素子用パッド１３２が配置されており、複数個の端子９０と複数個の第２素子用パッド１３２とが接合されることにより、信号受信用素子８３がインターポーザ２に接合されている。

複数個の第２素子用パッド１３２のうち、信号受信用素子８３の一方の入力端子８８に接合された第２素子用パッド１３２は、第３配線ライン１３３を介して第３パッド４０に電気的に接続されている。また、複数個の第２素子用パッド１３２のうち、信号受信用素子８３の他方の入力端子８８に接合された第２素子用パッド１３２は、第４配線ライン１３４を介して第４パッド４１に電気的に接続されている。

なお、本実施形態では、複数個の第２素子用パッド１３２の各上面に前述の接続用電極４３が配置されており、信号受信用素子８３の各端子９０は、導電性接合材４４を介して接続用電極４３に接合されている。これにより、信号受信用素子８３は、第３配線ライン１３３および第４配線ライン１３４を介して第２コイル導体膜２３の第２内側末端２３ａおよび第２外側末端２３ｂに電気的に接続されている。

インターポーザ２の高域部１２６には、複数個（本実施形態では１４個）の外部端子４６が配置されている。複数個の外部端子４６には、インターポーザ２の長手方向の一端側に配置され、信号送信用素子８２に電気的に接続される複数個（本実施形態では７個）の第１外部端子１３５Ａと、インターポーザ２の長手方向の他端側に配置され、信号受信用素子８３に電気的に接続される複数個（本実施形態では７個）の第２外部端子１３５Ｂとが含まれる。

複数個の第１外部端子１３５Ａは、インターポーザ２の長手方向の一端部側に設けられており、インターポーザ２の短手方向に沿って間隔を空けて配置されている。各第１外部端子１３５Ａの直下の表面絶縁膜７上には、第５配線ライン１３６を介して第１素子用パッド１２９と選択的に電気的に接続される第１外部端子用パッド１３７が配置されている。

このようにして、複数個の第１外部端子１３５Ａが信号送信用素子８２に選択的に電気的に接続されている。なお、第１外部端子１３５Ａには、信号送信用素子８２を駆動させるための基準電圧（＝グランド電位）や制御電圧（＝５Ｖ）を当該信号送信用素子８２に提供する外部端子が含まれる。複数個の第１外部端子１３５Ａのうちの幾つかは、電気的に浮遊状態とされた未使用外部端子であってもよい。

一方、複数個の第２外部端子１３５Ｂは、インターポーザ２の長手方向の他端部側に設けられており、インターポーザ２の短手方向に沿って間隔を空けて配置されている。各第２外部端子１３５Ｂの直下の表面絶縁膜７上には、第６配線ライン１３８を介して第２素子用パッド１３２と選択的に電気的に接続される第２外部端子用パッド１３９が配置されている。

このようにして、複数個の第２外部端子１３５Ｂが信号受信用素子８３に選択的に電気的に接続されている。なお、第２外部端子１３５Ｂには、変圧器４５からの信号を出力するための外部端子や、信号受信用素子８３を駆動させるための基準電圧（＝３７５０Ｖ）や制御電圧（＝１５Ｖ）を当該信号受信用素子８３に提供する外部端子が含まれる。複数個の第２外部端子１３５Ｂのうちの幾つかは、電気的に浮遊状態とされた未使用外部端子であってもよい。

前述の封止樹脂５５は、第１凹部１２２および第２凹部１２３を埋めるようにインターポーザ２の一方表面２ａの全域を封止しており、チップ２１の外面全域に加えて、信号送信用素子８２の外面全域および信号受信用素子８３の外面全域を被覆している。また、封止樹脂５５は、外部端子４６の他端面４６ｂを露出させるように当該外部端子４６の側面４６ｃを封止している。第１コイル導体膜８と第２コイル導体膜２３との間に配置された封止樹脂５５の厚さは、チップ２１の実装面２２ａとインターポーザ２の中域部１２５との間に配置された封止樹脂５５の厚さよりも大きい。

以上、本実施形態に係る電子部品１２１によっても、前述の第１実施形態において述べた効果と同様の効果を奏することができる。また、本実施形態に係る電子部品１２１によれば、第１コイル導体膜８と第２コイル導体膜２３とによって構成される変圧器４５の上方に、信号送信用素子８２および信号受信用素子８３が積層配置された構造の複合型の電子部品１２１を提供できる。したがって、複数個の外部端子４６を実装基板に実装するという一度の工程で、変圧器４５、信号送信用素子８２および信号受信用素子８３を含む変圧回路を３Ｄ実装により構成できる。

これにより、変圧器４５、信号送信用素子８２および信号受信用素子８３を含む変圧回路を実装基板に高密度に実装できるから、変圧器４５、信号送信用素子８２および信号受信用素子８３を個別的に実装基板に実装する場合に比べて、実装面積を効果的に削減できる。また、これによって、実装基板の小型化を図ることも可能となる。
また、本実施形態に係る電子部品１２１によれば、信号送信用素子８２は、平面視において少なくとも一部が中域部１２５に対向し、かつ、第１コイル導体膜８および第２コイル導体膜２３と重ならないように配置されている。これにより、信号送信用素子８２を、第１コイル導体膜８および第２コイル導体膜２３との間の最短距離を避けつつ、それらと近接配置させることができるから、信号送信用素子８２と第１コイル導体膜８との間および信号送信用素子８２と第２コイル導体膜２３との間の絶縁耐圧を向上しつつ、電子部品１２１のシュリンク化を図ることができる。

同様に、本実施形態に係る電子部品１２１によれば、信号受信用素子８３は、平面視において少なくとも一部が中域部１２５に対向し、かつ、第１コイル導体膜８および第２コイル導体膜２３と重ならないように配置されている。これにより、信号受信用素子８３を、第１コイル導体膜８および第２コイル導体膜２３との間の最短距離を避けつつ、それらと近接配置させることができるから、信号受信用素子８３と第１コイル導体膜８との間および信号受信用素子８３と第２コイル導体膜２３との間の絶縁耐圧を向上しつつ、電子部品１２１のシュリンク化を図ることができる。

以上、本発明の複数の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の第３実施形態では、信号送信用素子８２および信号受信用素子８３の両方がインターポーザ２に接合された例について説明した。しかし、電子部品１２１は、信号送信用素子８２および信号受信用素子８３のいずれか一方のみを含む構成とされてもよい。

また、前述の第３実施形態では、信号送信用素子８２が第１コイル導体膜８に電気的に接続され、信号受信用素子８３が第２コイル導体膜２３に電気的に接続された例について説明した。しかし、これら信号送信用素子８２および信号受信用素子８３の接続形態が逆形態とされて、信号受信用素子８３が第１コイル導体膜８に電気的に接続され、信号送信用素子８２が第２コイル導体膜２３に電気的に接続された構成が採用されてもよい。

また、前述の第３実施形態では、信号送信用素子８２および信号受信用素子８３がインターポーザ２の高域部１２６に接合された例について説明した。しかし、チップ２１に加えて、信号送信用素子８２および信号受信用素子８３が、インターポーザ２の中域部１２５に接合された形態が採用されてもよい。このような構成によれば、電子部品１２１のさらなるシュリンク化を図ることができる。

また、前述の第３実施形態では、平面視においてチップ２１を挟み込むように信号送信用素子８２および信号受信用素子８３が配置された例について説明した。しかし、信号送信用素子８２を挟み込むようにチップ２１および信号受信用素子８３が配置された構成が採用されていてもよいし、信号受信用素子８３を挟み込むようにチップ２１および信号送信用素子８２が配置された構成が採用されていてもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１…電子部品、２…インターポーザ（基板）、２ａ…インターポーザの一方表面、２ｂ…インターポーザの他方表面、３…凹部、４…低域部、５…高域部、８…第１コイル導体膜、２１…チップ、２２ａ…チップの実装面、２３…第２コイル導体膜、３９…実装用電極、４２…ダミーパッド、４０…第３パッド、４１…第４パッド、４６…外部端子、４６Ａ，１３５Ａ…第１外部端子、４６Ｂ，１３５Ｂ…第２外部端子、５５…封止樹脂（絶縁体）、８２…信号送信用素子、８３…信号受信用素子、１０２，１２２…第１凹部、１０３，１２３…第２凹部、１０４，１２４…低域部、１０５，１２５…中域部、１０６，１２６…高域部

Claims (25)

1. 一方表面および他方表面を有する基板と、
   前記基板の一方表面に形成された平面視螺旋状の第１コイル導体膜と、
   平面視螺旋状の第２コイル導体膜が形成された実装面を備え、前記第２コイル導体膜が間隔を空けて前記第１コイル導体膜に対向するように、前記実装面を前記基板の一方表面に向けた状態で前記基板に接合されたチップとを含む、電子部品。
2. 前記第１コイル導体膜と前記第２コイル導体膜との間に配置された絶縁体をさらに含む、請求項１に記載の電子部品。
3. 前記絶縁体は、前記チップの外面全域を被覆している、請求項２に記載の電子部品。
4. 前記絶縁体は、前記基板の一方表面側で前記チップを封止する封止樹脂である、請求項２または３に記載の電子部品。
5. 前記基板の一方表面には、前記基板の他方表面側に向かって窪んだ凹部によって、前記凹部の底部である低域部と前記凹部の周囲の領域である高域部とが形成されており、
   前記第１コイル導体膜は、前記低域部に形成されており、
   前記チップは、前記凹部を覆うように前記高域部に接合されており、
   前記第１コイル導体膜および前記第２コイル導体膜は、平面視で前記凹部の内側で対向している、請求項１〜４のいずれか一項に記載の電子部品。
6. 前記第１コイル導体膜と前記第２コイル導体膜との間の距離が、前記基板の前記高域部と前記チップの前記実装面との間の距離よりも大きい、請求項５に記載の電子部品。
7. 前記第２コイル導体膜は、前記高域部よりも上方に配置されている、請求項５または６に記載の電子部品。
8. 前記第２コイル導体膜は、前記低域部と前記高域部との間の高さ位置に配置されている、請求項５または６に記載の電子部品。
9. 前記基板の前記高域部に配置され、前記第１コイル導体膜に電気的に接続される第１外部端子と、
   前記基板の前記高域部に配置され、前記第２コイル導体膜に電気的に接続される第２外部端子とをさらに含む、請求項５〜８のいずれか一項に記載の電子部品。
10. 前記基板の一方表面には、前記基板の他方表面側に向かって窪んだ第１凹部と、前記第１凹部の底部からさらに前記基板の他方表面側に向かって窪んだ第２凹部とによって、前記第２凹部の底部である低域部と、前記第１凹部の底部である中域部と、前記第１凹部の周囲領域である高域部とが形成されており、
    前記第１コイル導体膜は、前記低域部に形成されており、
    前記チップは、前記第２凹部を覆うように前記中域部に接合されており、
    前記第１コイル導体膜および前記第２コイル導体膜は、平面視で前記第２凹部の内側で対向している、請求項１〜４のいずれか一項に記載の電子部品。
11. 前記第１コイル導体膜と前記第２コイル導体膜との間の距離が、前記基板の前記中域部と前記チップの前記実装面との間の距離よりも大きい、請求項１０に記載の電子部品。
12. 前記第２コイル導体膜は、前記中域部と前記高域部との間の高さ位置に配置されている、請求項１０または１１に記載の電子部品。
13. 前記第２コイル導体膜は、前記低域部と前記中域部との間の高さ位置に配置されている、請求項１０または１１に記載の電子部品。
14. 前記基板の前記高域部に接合された低電圧素子と、
    前記低電圧素子から間隔を空けて前記基板の前記高域部に接合され、前記低電圧素子の基準電位よりも高い基準電位とされた高電圧素子とをさらに含む、請求項１０〜１３のいずれか一項に記載の電子部品。
15. 前記低電圧素子は、平面視において前記第１凹部を覆うように前記基板の前記高域部に接合されており、
    前記高電圧素子は、平面視において前記第１凹部を覆うように前記基板の前記高域部に接合されている、請求項１４に記載の電子部品。
16. 前記低電圧素子および前記高電圧素子は、平面視において前記第２コイル導体膜を挟み込むように配置されている、請求項１４または１５に記載の電子部品。
17. 前記低電圧素子は、平面視において前記第２コイル導体膜と重ならない位置に配置されている、請求項１４〜１６のいずれか一項に記載の電子部品。
18. 前記高電圧素子は、平面視において前記第２コイル導体膜と重ならない位置に配置されている、請求項１４〜１７のいずれか一項に記載の電子部品。
19. 前記低電圧素子は、前記第１コイル導体膜に電気的に接続されることにより前記第１コイル導体膜に信号を送信する信号送信用素子であり、
    前記高電圧素子は、前記第２コイル導体膜に電気的に接続されることにより前記第２コイル導体膜からの信号を受信する信号受信用素子である、請求項１４〜１８のいずれか一項に記載の電子部品。
20. 前記基板の前記高域部に配置され、前記第１コイル導体膜に電気的に接続される第１外部端子と、
    前記基板の前記高域部に配置され、前記第２コイル導体膜に電気的に接続される第２外部端子とをさらに含む、請求項１０〜１９のいずれか一項に記載の電子部品。
21. 前記基板の一方表面に選択的に形成された複数のパッドと、
    前記チップの前記実装面に形成された複数の電極とをさらに含み、
    前記チップは、前記複数の電極が前記パッドに接続されることにより前記基板に接合されている、請求項１〜２０のいずれか一項に記載の電子部品。
22. 一方表面および他方表面を有する基板を準備する工程と、
    前記基板の一方表面に平面視螺旋状の第１コイル導体膜を形成する第１コイル導体膜形成工程と、
    平面視螺旋状の第２コイル導体膜が形成された実装面を備えるチップを前記基板に接合する工程であって、前記第２コイル導体膜が前記第１コイル導体膜と間隔を空けて対向するように、前記実装面を前記基板の一方表面に向けた状態で、前記基板に前記チップを接合するチップ接合工程とを含む、電子部品の製造方法。
23. 前記チップ接合工程の後、前記第１コイル導体膜と前記第２コイル導体膜との間を封止樹脂で封止する工程をさらに含む、請求項２２に記載の電子部品の製造方法。
24. 前記第１コイル導体膜形成工程に先立って、前記基板の一方表面を前記基板の他方表面側に向かって選択的に掘り下げることにより、前記基板の他方表面側に向かって窪んだ凹部を前記基板の一方表面に形成する工程をさらに含み、
    前記第１コイル導体膜形成工程は、前記凹部内に前記第１コイル導体膜を形成する工程を含み、
    前記チップ接合工程は、前記凹部を覆うように前記チップを前記基板に接合する工程を含む、請求項２２または２３に記載の電子部品の製造方法。
25. 前記第１コイル導体膜形成工程に先立って、前記基板の一方表面を前記基板の他方表面側に向かって選択的に掘り下げることにより、前記基板の他方表面側に向かって窪んだ第１凹部と、前記第１凹部の底部からさらに前記基板の他方表面側に向かって窪んだ第２凹部とを前記基板の一方表面に形成する工程とをさらに含み、
    前記第１コイル導体膜形成工程は、前記第２凹部内に前記第１コイル導体膜を形成する工程を含み、
    前記チップ接合工程は、前記第２凹部を覆うように前記チップを前記基板に接合する工程を含む、請求項２２または２３に記載の電子部品の製造方法。

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