WO2012159424A1 - 一种基于湿法腐蚀制备硅纳米线场效应晶体管的方法 - Google Patents

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樊捷闻
艾玉杰
孙帅
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邹积彬
黄欣
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    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile

Definitions

  • the invention relates to a method for preparing a silicon nanowire field effect transistor by wet etching, and belongs to the technical field of ultra large scale integrated circuit manufacturing. Background technique
  • Double Gate FETs FinFETs, Tri-Gate FETs, Gate-all-around (GAA) Nanowire (NW) FETs, etc.
  • GAA Gate-all-around
  • NW Nanowire
  • the channel region does not need to be heavily doped like a conventional planar field effect transistor to suppress the short channel effect.
  • the advantage of the lightly doped channel region is that the scattering is reduced. The mobility is reduced, so that the mobility of the multi-gate structure device is greatly improved.
  • the one-dimensional nanowire field effect transistor has a one-dimensional quasi-ballistic transport effect, which further increases the mobility of the device. Therefore, as a new structural device, GAANW FET will be a potential alternative to traditional planar field effect transistors.
  • the core process is to form a thin strip structure of source and drain and connection source and drain on the thinned silicon film through the silicon film thinning technology on the SOI substrate, and use the subsequent hydrogen annealing process and sacrificial oxidation process to reduce the control.
  • the diameter of the silicon nanowires is finally increased by the source-drain lift technique.
  • the main defects are as follows: (1) The SOI substrate requires more cost than the silicon substrate; (2) The source-drain lift technology is relatively complicated.
  • the present invention proposes a problem in the preparation of the silicon nanowire field effect transistor.
  • a method for preparing a silicon nanowire field effect transistor by wet etching The silicon nanowire field effect transistor can be easily formed on the bulk silicon wafer by this method, and the whole process is completely compatible with the conventional silicon-based ultra-large scale integrated circuit manufacturing technology, and the preparation process is simple, convenient, and short in cycle.
  • the silicon nanowire field effect transistor prepared by the process can have a silicon nanowire channel diameter of about ten nanometers, and the full surrounding gate structure can provide good gate control capability, and is very suitable for preparing ultrashort trench devices. Further shrink the device size.
  • the method produces a silicon nanowire field effect transistor with a small source-drain series resistance, which can achieve a higher turn-on current without additional source-drain lift process. Summary of the invention
  • a method of fabricating a silicon nanowire field effect transistor includes the following steps: a) Thin strip-shaped graphic structure for preparing source and drain and connecting source and drain
  • the main purpose of this step is to form a thin strip-like pattern structure of source and drain and connection source and drain on the hard mask by electron beam lithography.
  • the width of the formed thin strip structure can be about 100 nm by electron beam lithography.
  • the suspended fine lines are optimal.
  • the addition of a hard mask layer is mainly to prevent the top from being corroded when wet etching silicon.
  • V transferring the pattern structure on the hard mask to the silicon material by etching the silicon process
  • the bottom tube suppresses ion implantation
  • the main purpose of this step is to accurately control the corrosion rate of silicon by wet etching, and use different etching times according to different thin line widths to make the fine lines of silicon float and reach a small initial line width as much as possible. Subsequent sacrificial oxidation allows the silicon nanowires to have a diameter of about 10 nanometers.
  • the main purpose of this step is to form a gate structure, in which the gate structure needs to be defined by electron beam lithography, mainly because electron beam lithography can easily control the gate line width to about 32 nm, which is the channel length we need. .
  • the back wall process is completed before the source and drain ion implantation, and the thickness of the sidewall is controlled at about 20 nm.
  • This design is mainly for the three problems of series resistance, parasitic capacitance and source-drain impurities due to lateral diffusion of annealing.
  • the thickness of the smaller sidewalls makes the source-drain extension under the sidewalls smaller in series resistance, but increases the parasitic capacitance between the source and drain and the gate, and also makes the source-drain impurities more easily diffuse into the channel region, causing The risk of source and drain through.
  • the main purpose of this step is to lead the source and drain terminals and the gate terminal to facilitate testing and formation of large-scale circuit structures.
  • a silicon nanowire field effect transistor can be easily formed on a bulk silicon wafer, and the entire process flow is completely compatible with conventional silicon-based VLSI manufacturing technology, and the preparation process has the characteristics of simplicity, convenience, and short cycle.
  • the silicon nanowire field effect transistor prepared by the process can have a silicon nanowire channel diameter of about ten nanometers, and the full surrounding gate structure can provide good gate control capability, and is very suitable for preparing ultrashort trench devices. Further shrink the device size.
  • the silicon nanowire field effect transistor formed by the method has a small source-drain series resistance, and a high on-current can be obtained without additional source-drain lifting process.
  • FIGS. 1-6 are schematic diagrams showing a process flow for preparing a silicon nanowire field effect transistor based on wet etching according to an embodiment of the present invention.
  • a brief description of the process flow is as follows:
  • Figure 1 defines the active region to form LOCOS isolation;
  • Figure 2 shows the deposition of a silicon oxide film on the active region substrate as a hard mask;
  • Figure 3A shows the electron beam lithography source and drain connections Thin strip-like graphic structure of source and drain, And the top view of the above pattern is transferred to the silicon substrate by the same-sex dry etching of the silicon oxide and the silicon substrate;
  • FIG. 3B-3D is a cross-sectional view in the direction of AA, BB, CC in the structure of FIG.
  • FIG. 3A; -3G is a cross-sectional view of the structure of Fig. 3 after wet etching of silicon in the direction of AA, BB, CC;
  • Fig. 4A is a method of removing the silicon oxide film by wet etching, sacrificing oxidation, and removing the silicon oxide film by wet etching again.
  • 4B-4D is a cross-sectional view in the AA, BB, CC direction of the structure of FIG. 4A;
  • FIG. 5A is an electron beam lithography, after etching polysilicon, thereby forming a polysilicon gate thin line;
  • FIG. 5B-5E is FIG. 5A A cross-sectional view in the AA, BB, CC, and DD directions of the structure;
  • Fig. 6 is a structure in which a silicon oxide sidewall structure is formed.
  • n-type silicon nanowire field effect transistor having a channel diameter of about 10 nm and a channel length of about 32 nm was prepared according to the following procedure:
  • Optical lithography defines an active region
  • Electron beam lithography defines a thin strip-like pattern structure of source and drain and connection source and drain, wherein the strip-shaped pattern structure has a width of 50 nm and a length of 300 nm;
  • Thermal oxidation growth 500 A silicon oxide, as sacrificial oxidation, shrinks the suspended silicon thin lines connecting the source and drain to nanometer size to form silicon nanowires;
  • Thermal oxidation growth 15 A silicon oxide, as a gate oxide layer;
  • Electron beam lithography defines a fine line of gates with a width of 32 nm
  • Source and sink ion implantation Note As, the implantation energy is 50keV, and the implantation dose is 4el5cm- 2 ;

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供一种基于湿法腐蚀制备硅纳米线场效应晶体管的方法，包括：定义有源区；淀积氧化硅薄膜作为硬掩膜；并形成源漏和连接源漏的细条状的图形结构；通过刻蚀硅工艺，将硬掩膜上的图形结构转移到硅材料上；抑制底管离子注入；通过湿法腐蚀硅材料，悬空连接源漏的硅细线条；将硅细线条缩小到纳米尺寸形成硅纳米线；淀积多晶硅薄膜；通过电子束光刻形成多晶硅栅线条，跨过硅纳米线，并形成全包围纳米线的结构；通过在衬底上淀积氧化硅薄膜和接下来的刻蚀氧化硅工艺，在多晶硅栅线条两侧形成氧化硅侧墙；通过离子注入和高温退火，形成源漏结构，最终制备出纳米线场效应晶体管。该方法与常规集成电路制造技术兼容，制备工艺简单。

Description

一种基于湿法腐蚀制备硅纳米线场效应晶体管的方法 技术领域
本发明涉及一种于湿法腐蚀制备硅纳米线场效应晶体管的方法， 属于超大规模集成电路 制造技术领域。 背景技术
当今半导体制造业在摩尔定律的指导下迅速发展， 不断地提高集成电路的性能和集成密 度， 同时尽可能的减小集成电路的功耗。 因此， 制备高性能， 低功耗的超短沟器件将成为未 来半导体制造业的焦点。 当进入到 22纳米技术节点以后， 传统平面场效应晶体管的泄漏电流 不断增加， 以及日益严重的短沟道效应， 漏致势垒降低 （DIBL) 效应， 不能很好的适应半导 体制造的发展。为了克服上述一系列问题，一大批新结构半导体器件开始崭露头角，如 Double Gate FET, FinFET, Tri-Gate FET, Gate-all-around(GAA) Nanowire(NW) FET等， 逐渐引起广 泛的关注。 通过多栅结构， 特别是围栅结构， 能够很好的加强栅对于沟道的控制能力， 使得 电场线难以从漏端直接穿过沟道到达源端， 这样就能大幅度的改善漏致势垒降低效应， 减小 泄漏电流， 并且很好的抑制短沟道效应。 正是由于栅结构导致良好的栅控能力， 沟道区域不 需要像传统平面场效应晶体管一样进行重掺杂来抑制短沟道效应， 轻掺杂沟道区域的优势在 于减小了散射带来的迁移率的下降， 从而使多栅结构器件的迁移率得到大幅度改善。 此外， 一维纳米线场效应晶体管由于存在一维准弹道输运效应， 使得器件的迁移率进一步上升。 因 此， GAANW FET作为一种新结构器件， 将是一个很有潜力的能够替代传统平面场效应晶体 管的选择。
哈佛大学 Yi Cui等人通过合成的方法 [Yi Cui, et al.， Science 293, 1289(2001).], 形成了硅 纳米线， 并利用硅纳米线场效应晶体管极高的灵敏度成功的检测了 PH值的变化。 然而， 这 种通过合成形成硅纳米线的方法存在很多难以克服的缺陷： （1 ) 合成生长出来的硅纳米线没 有统一的方向， 绝大多数情况下是无规律、 五方向性的生长； （2) 合成生长出来的硅纳米线 其尺寸大小不一， 难以实现精确控制； （3 ) 这种自底向上 （bottom-up ) 的工艺方法， 难以和 传统半导体自顶向下 （top-down) 的制造技术兼容。
韩国三星电子公司 Sung Dae Suk等人通过 SiGe牺牲层在体硅衬底上成功的制备了硅纳 米线场效应晶体管 [Sung Dae Suk, et al., IEDM Tech. Dig., p.717-720 2005.]。其核心工艺是通过 湿法腐蚀去掉硅膜下面的锗硅牺牲层从而悬空硅纳米线， 但是制备工艺相对复杂， 生产周期 相对漫长。
IBM 公司 S. Bangsaruntip 等人通过 SOI衬底成功的制备了硅纳米线场效应晶体管 [S. Bangsaruntip, et al., IEDM Tech. Dig., p.297-300 2009.]。 其核心工艺是通过 SOI衬底上的硅膜 减薄技术， 在减薄的硅膜上形成源漏和连接源漏的细条状结构， 并利用后续的氢气退火工艺 和牺牲氧化工艺来减小控制硅纳米线的直径尺寸， 最后通过源漏抬升技术获得较大的开启电 流。
其主要缺陷为： （1 ) SOI衬底比硅衬底需要更多的成本； （2 ) 源漏抬升技术相对复杂 针对以上这些制备硅纳米线场效应晶体管中存在的问题， 本发明实施例提出了一种于湿 法腐蚀制备硅纳米线场效应晶体管的方法。 采用此方法可以在体硅片上很容易的形成硅纳米 线场效应晶体管， 而且整个工艺流程完全与常规硅基超大规模集成电路制造技术兼容， 制备 工艺具有简单、 方便、 周期短的特点。 此外， 采用此工艺制备出的硅纳米线场效应晶体管其 硅纳米线沟道直径可以控制在十纳米左右， 全包围栅结构可以提供很好的栅控制能力， 非常 适合于制备超短沟器件， 进一步缩小器件尺寸。 最后， 此方法制备形成的硅纳米线场效应晶 体管， 具有较小的源漏串联电阻， 不需要进行额外的源漏提升工艺处理就能获得较高的开启 电流。 发明内容
本发明实施例的目的在于提供一种于湿法腐蚀制备硅纳米线场效应晶体管的方法， 通过 如下技术方案予以实现：
一种制备硅纳米线场效应晶体管的方法， 包括以下步骤： a) 制备源漏和连接源漏的细条状的图形结构
该步骤主要目的是利用电子束光刻在硬掩膜上形成源漏和连接源漏的细条状图形结 构， 利用电子束光刻可以使形成的细条状结构宽度在 100纳米左右， 这样的宽度对于之 后的湿法腐蚀硅， 悬空细线条是最佳的。 同时， 增加了硬掩膜层主要是出去在湿法腐蚀 硅时保护顶部不被腐蚀。
i. 定义有源区， 形成 LOCOS隔离；
ii. 在衬底上淀积氧化硅薄膜作为硬掩膜；
iii. 通过电子束光刻， 刻蚀氧化硅工艺， 在硬掩膜上形成源漏和连接源漏的细条状的图 形结构；
iv. 去掉电子束光刻胶；
V. 通过刻蚀硅工艺， 将硬掩膜上的图形结构转移到硅材料上；
vi. 底管抑制离子注入；
b) 制备悬空的连接源漏的硅纳米线
该步骤主要目的是是通过精确控制湿法腐蚀硅的腐蚀速率， 根据不同的细线条宽度 采用不同的腐蚀时间， 使硅细线条悬空， 并尽可能的达到较小的初始线宽， 这样才能通 过后续的牺牲氧化使硅纳米线直径尺寸达到 10纳米左右。
i. 通过 HNA溶液湿法腐蚀硅材料， 悬空连接源漏的硅细线条；
ii. 湿法腐蚀去掉氧化硅硬掩膜；
iii. 通过牺牲氧化将连接源漏的悬空硅细线条缩小到纳米尺寸， 形成硅纳米线； iv. 湿法腐蚀去掉牺牲氧化形成的氧化硅；
c) 制备栅结构和源漏结构
该步骤主要目的是形成栅结构， 其中栅结构需要用电子束光刻来定义， 这主要是因 为电子束光刻能容易的将栅线条宽度控制在 32纳米左右， 这是我们需要的沟道长度。 后 面的侧墙工艺， 在源漏离子注入之前完成， 其侧墙的厚度控制在 20纳米左右， 这样的设 计主要是对串联电阻大小， 寄生电容以及源漏杂质由于退火横向扩散这三个问题的综合 考虑。 较小的侧墙厚度， 使得侧墙下面的源漏延伸区串联电阻较小， 但是会使源漏和栅 之间的寄生电容增加， 同时也使得源漏杂质更容易扩散到沟道区域， 引起源漏穿通的风 险。
i. 热氧氧化形成栅氧化层；
ii. 在衬底上淀积多晶硅薄膜， 作为栅材料；
iii. 通过电子束光刻和接下来的刻蚀多晶硅工艺形， 成多晶硅栅线条， 跨过硅纳米线， 并形成全包围纳米线的结构；
iv. 去掉电子束光刻胶；
v. 通过在衬底上淀积氧化硅薄膜和接下来的刻蚀氧化硅工艺， 在多晶硅栅线条两侧形 成氧化硅侧墙；
vi. 通过离子注入和高温退火， 形成源漏结构。
d) 制备金属接触和金属互联
该步骤主要目的是引出源漏端和栅端， 方便测试和形成大规模电路结构。
本发明实施例具有如下技术效果：
通过采用此方法可以在体硅片上很容易的形成硅纳米线场效应晶体管， 而且整个工艺流 程完全与常规硅基超大规模集成电路制造技术兼容， 制备工艺具有简单、 方便、 周期短的特 点。 此外， 采用此工艺制备出的硅纳米线场效应晶体管其硅纳米线沟道直径可以控制在十纳 米左右， 全包围栅结构可以提供很好的栅控制能力， 非常适合于制备超短沟器件， 进一步缩 小器件尺寸。 最后， 此方法制备形成的硅纳米线场效应晶体管， 具有较小的源漏串联电阻， 不需要进行额外的源漏提升工艺处理就能获得较高的开启电流。 附图说明
图 1-6是本发明实施例提出的基于湿法腐蚀制备硅纳米线场效应晶体管的工艺流程示意 图。 工艺流程的简要说明如下： 图 1为定义有源区， 形成 LOCOS隔离； 图 2为在有源区衬 底上淀积氧化硅薄膜作为硬掩膜； 图 3A为电子束光刻源漏和连接源漏的细条状图形结构， 并通过各项同性干法刻蚀氧化硅、 硅衬底， 将上述图形转移到硅衬底上的俯视图； 图 3B-3D 为图 3A结构中 AA、 BB、 CC方向上的截面图； 图 3E-3G为图 3结构经过湿法腐蚀硅以后 AA、 BB、 CC方向上的截面图； 图 4A为经过湿法腐蚀去掉氧化硅薄膜， 牺牲氧化， 再一次 经过湿法腐蚀去掉氧化硅薄膜之后的器件结构； 图 4B-4D为图 4A结构中 AA、 BB、 CC方向 上的截面图； 图 5A为电子束光刻、 刻蚀多晶硅之后， 从而形成多晶硅栅细线条； 图 5B-5E 为图 5A结构中 AA、 BB、 CC、 DD方向上的截面图； 图 6为形成氧化硅侧墙结构。 具体实施方式
下面结合附图和具体实施例对本发明进行详细说明， 具体给出一实现本发明实施例提出 的制备硅纳米线场效应晶体管的工艺方案， 但不以任何方式限制本发明的范围。
根据下列步骤制备沟道直径约为 10纳米， 沟道长度约为 32纳米的 n型硅纳米线场效应 晶体管：
1. 在硅衬底上低压化学气相沉积氧化硅 300 A;
2. 在氧化硅上低压化学气相沉积氮化硅 1000 A;
3. 光学光刻定义有源区；
4. 各项异性干法刻蚀 1000 A氮化硅；
5. 各向异性干法刻蚀 300 A氧化硅；
6. 热氧化生长 5000 A氧化硅， 形成 LOCOS隔离；
7. 各项同性湿法腐蚀 1000 A氮化硅；
8. 各向同性湿法腐蚀 300 A氧化硅， 如图 1所示；
9. 在硅衬底上低压化学气相沉积氧化硅 2000 A， 形成氧化硅硬掩膜， 如图 2所示；
10.电子束光刻定义源漏和连接源漏的细条状图形结构，其中细条状图形结构的宽度为 50 纳米， 长度为 300纳米；
11.各向异性干法刻蚀 2000 A氧化硅；
12.各项异性干法刻蚀 2000A硅衬底， 将图形转移到硅衬底上， 如图 3A-3D所示； 13.抑制底管离子注入， 注 BF2， 注入能量为 50keV， 注入剂量为 lel6cm— 2 ;
14.各向同性通过 HNA溶液湿法腐蚀 1000 A硅衬底， 悬空纳米线， 如图 3E-3G所示；
15.各项同性湿法腐蚀 2000 A氧化硅， 去掉氧化硅硬掩膜；
16.热氧化生长 500 A氧化硅， 作为牺牲氧化， 将连接源漏的悬空硅细线条缩小到纳米尺 寸， 形成硅纳米线；
17.各向同性湿法腐蚀 500 A氧化硅， 去掉牺牲氧化层， 如图 4A-4D所示；
18.热氧化生长 15 A氧化硅， 作为栅氧化层；
19.低压化学气相沉积多晶硅 2000 A, 作为栅材料；
20.电子束光刻定义栅细线条， 栅条的宽度为 32纳米；
21.各项异性干法刻蚀 2000 A多晶硅， 形成栅细线条， 如图 5A-5E所示；
22.去掉电子束光刻胶；
23.低压化学气相沉积氧化硅 200 A, 作为侧墙材料；
24.各向异性干法刻蚀 200 A氧化层， 形成侧墙；
25.源漏离子注入， 注 As， 注入能量为 50keV， 注入剂量为 4el5cm— 2；
26. RTP退火， 1050度， 5秒， 在氮气氛围下， 如图 6所示；
27.制备金属接触和金属互联。 上面描述的实施例并非用于限定本发明， 任何本领域的技术人员， 在不脱离本发明的精 神和范围内， 可做各种的更动和润饰， 因此本发明的保护范围视权利要求范围所界定。

Claims

权 利 要 求
一种基于湿法腐蚀制备硅纳米线场效应晶体管的方法， 具体包括：
a) 制备源漏和连接源漏的细条状的图形结构：
i. 定义有源区， 形成 L0C0S隔离；
ϋ. 在衬底上淀积氧化硅薄膜作为硬掩膜；
i i i. 通过一次电子束光刻， 刻蚀氧化硅工艺， 在硬掩膜上形成源漏和连接源漏的细条 状的图形结构；
iv. 去掉电子束光刻胶；
v. 通过刻蚀硅工艺， 将硬掩膜上的图形结构转移到硅衬底上；
vi. 底管抑制离子注入；
b) 制备悬空的连接源漏的硅纳米线：
i. 通过 HNA溶液各项同性湿法腐蚀硅材料， 悬空连接源漏的硅细线条；
ϋ. 湿法腐蚀去掉氧化硅硬掩膜；
i i i. 通过牺牲氧化将连接源漏的悬空硅细线条缩小到纳米尺寸， 形成硅纳米线； iv. 湿法腐蚀去掉牺牲氧化形成的氧化硅；
c) 制备栅结构和源漏结构：
i. 热氧氧化形成栅氧化层；
ϋ. 在衬底上淀积多晶硅薄膜， 作为栅材料；
i i i. 通过电子束光刻和接下来的刻蚀多晶硅工艺形， 形成多晶硅栅线条， 跨过硅纳米 线， 并形成全包围纳米线的结构；
iv. 去掉电子束光刻胶；
v. 通过在衬底上淀积氧化硅薄膜和接下来的刻蚀氧化硅工艺， 在多晶硅栅线条两侧 形成氧化硅侧墙；
vi. 通过离子注入和高温退火， 形成源漏结构； d) 制备金属接触和金属互联。
2、 如权利要求 1所述的方法， 其特征在于： 所述步骤 a)中 L0C0S隔离的制备具体为：
1 ) 在衬底上淀积氧化硅薄膜， 在氧化硅薄膜上淀积氮化硅薄膜， 作为硬掩膜；
2) 光学光刻定义有源区图形；
3 ) 刻蚀氮化硅薄膜、 氧化硅薄膜， 将图形转移到硬掩膜上；
4) 去掉光学光刻胶；
5 ) 热氧化生长氧化硅， 形成 LOCOS隔离。
3、 如权利要求 1所述的方法， 其特征在于： 上述步骤中， 淀积氧化硅和多晶硅采用化学气 相淀积法。
4、 如权利要求 1所述的方法， 其特征在于： 上述步骤中， 刻蚀氧化硅、 多晶硅和衬底材料 采用各向异性干法刻蚀技术。
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