WO2012157545A1 - 走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法 - Google Patents

Abstract

　走査信号線駆動回路において、走査信号の鈍りを抑制する。　双安定回路には、第１クロック信号（ＣＫ）を受け取るための入力端子（４３）と、制御信号（ＣＴ）を受け取るための入力端子（４８）と、レベルダウン信号（ＬＤ）を受け取るための入力端子（４９）と、出力端子（５１）と、薄膜トランジスタ（Ｔ２）と、薄膜トランジスタ（ＴＡ）とが設けられる。薄膜トランジスタ（Ｔ２）のゲート端子は第１ノード（Ｎ１）に、ドレイン端子は入力端子（４３）に、ソース端子は出力端子（５１）に接続される。薄膜トランジスタ（ＴＡ）のゲート端子は入力端子（４８）に、ドレイン端子は第１ノード（Ｎ１）に、ソース端子は入力端子（４９）に接続される。制御信号（ＣＴ）の電位は、垂直帰線期間のうちの最初の１水平走査期間を除く期間である制御期間においてハイレベルとなる。レベルダウン信号（ＬＤ）は、直流電源電位（Ｖｓｓ）よりも低い電位である。

Description

走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法

　本発明は、走査信号線駆動回路、それを備えた表示装置、および走査信号線の駆動方法に関し、特に、モノリシック化に好適な走査信号線駆動回路、それを備えた表示装置、およびその走査信号線駆動回路による走査信号線の駆動方法に関する。

　従来、液晶表示装置のゲートライン（走査信号線）を駆動するためのゲートドライバ（走査信号線駆動回路）は、液晶パネルを構成する基板の周辺部にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）チップとして搭載されることが多かった。しかし近年、基板上に直接的にゲートドライバを形成することが徐々に多くなされている。このようなゲートドライバは「モノリシックゲートドライバ」などと呼ばれている。

　モノリシックゲートドライバを備えた液晶表示装置では、従来よりアモルファスシリコン（ａ－Ｓｉ）を用いた薄膜トランジスタ（以下「ａ－ＳｉＴＦＴ」という）が駆動素子として採用されていた。しかし近年、微結晶シリコン（μｃ－Ｓｉ）を用いた薄膜トランジスタ（以下「μｃ－ＳｉＴＦＴ」という）または酸化物半導体（例えばＩＧＺＯ）を用いた薄膜トランジスタが駆動素子として採用され始めている。以下では、ＩＧＺＯを用いた薄膜トランジスタを「ＩＧＺＯＴＦＴ」という。これらのμｃ－ＳｉＴＦＴおよびＩＧＺＯＴＦＴは、ａ－ＳｉＴＦＴよりも移動度が高い。このため、μｃ－ＳｉＴＦＴまたはＩＧＺＯＴＦＴを駆動素子として採用することにより、液晶表示装置の額縁面積の縮小および高精細化を実現することができる。

　ところで、アクティブマトリクス型の液晶表示装置の表示部には、複数本のソースライン（映像信号線）と、複数本のゲートラインと、これらの複数本のソースラインと複数本のゲートラインとの交差点にそれぞれ対応して設けられた複数個の画素形成部とが含まれている。これらの画素形成部は、マトリクス状に配置されることにより画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートラインにゲート端子が接続されると共に、当該交差点を通過するソースラインにソース端子が接続された薄膜トランジスタ（スイッチング素子）、および画素電圧を保持するための画素容量等を含んでいる。アクティブマトリクス型の液晶表示装置には、また、上述のゲートドライバと、ソースラインを駆動するためのソースドライバ（映像信号線駆動回路）とが設けられている。

　画素電圧値を示す映像信号はソースラインによって伝達されるが、各ソースラインは複数行分の画素電圧値を示す映像信号を一時（同時）に伝達することができない。このため、マトリクス状に配置された上述の画素形成部内の画素容量への映像信号の書き込み（充電）は１行ずつ順次に行われる。そこで、複数本のゲートラインが所定期間ずつ順次に選択されるように、ゲートドライバは複数段からなるシフトレジスタによって構成されている。シフトレジスタの各段は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を走査信号として出力する双安定回路となっている。そして、シフトレジスタ内の複数の双安定回路から順次にアクティブな走査信号が出力されることによって、上述のように、画素容量への映像信号の書き込みが１行ずつ順次に行われる。

　このような双安定回路は、上述のａ－ＳｉＴＦＴ、μｃ－ＳｉＴＦＴ、またはＩＧＺＯＴＦＴ等の素子により構成されている。しかし、これらのトランジスタについては、動作時間に伴ってしきい値が変動することが一般に知られている。図１６は、ｎチャネル型のトランジスタのＩｄ－Ｖｇｓ特性図である。なお、Ｉｄはドレイン電流を表し、Ｖｇｓはゲート－ソース間電圧を表す。図中の実線はしきい値変動前の特性を示し、破線はしきい値変動後の特性を示す。図１６に示すように、動作時間に伴って、しきい値が正方向に変動する。特に、このしきい値変動が、走査信号の出力を制限するトランジスタで生じると、図１７に示すように、走査信号が鈍ることとなる。なお、図中の実線はしきい値変動前の走査信号を示し、破線はしきい値変動後の走査信号を示している。

　本願発明に関連して、特許文献１には、図１８に示すように、各段が、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、第１プルダウン駆動部１７４、および第２プルダウン駆動部１７５により構成されたシフトレジスタが開示されている。上記プルアップ部１７１はトランジスタＭ１により構成されている。上記プルダウン部１７２はトランジスタＭ２により構成されている。上記プルアップ駆動部１７３はキャパシタＣおよびトランジスタＭ３～Ｍ５により構成されている。上記第１プルダウン駆動部１７４は第１インバータとしてトランジスタＭ６およびＭ７により構成されている。上記第２プルダウン駆動部１７５は第１インバータを制御する第２インバータとしてトランジスタＭ８およびＭ９により構成されている。第２プルダウン駆動部１７５の出力は、第１プルダウン駆動部１７４においてＶＯＮ側に接続されたトランジスタＭ６のゲート端子に入力される。このような構成により、第１プルダウン駆動部１７４におけるトランジスタＭ６およびＭ７のチャネル幅の差異を最小化することができるので、トランジスタＭ６に過電流が流れることを防止できる。このため、トランジスタＭ６の劣化を防止できる。

日本の特開２００４－１０３２２６号公報

　しかし、上記特許文献１に記載の構成では、トランジスタのしきい値変動に起因する走査信号の鈍りを抑制することができない。

　そこで、本発明は、走査信号の鈍りを抑制した走査信号線駆動回路、それを備えた表示装置、および走査信号の鈍りを抑制するための走査信号線の駆動方法を提供することを目的とする。

　本発明の第１の局面は、複数の走査信号線を周期的に駆動する走査信号線駆動回路であって、
　互いに縦続接続された複数の双安定回路を含み、外部から入力されオンレベルとオフレベルとを周期的に繰り返すクロック信号に基づいて前記複数の双安定回路の出力信号を順次にアクティブとするシフトレジスタを備え、
　各双安定回路は、
　　第１ノードを有し、セット信号に基づいて該第１ノードの電位を変化させる駆動部と、
　　前記第１ノードに接続され、前記第１ノードの電位が前記オンレベルであるときに、アクティブな前記出力信号を前記クロック信号に基づいて出力する出力部とを有し、
　最前段の双安定回路における前記セット信号が、走査開始のタイミングでオンレベルとなるスタートパルス信号であり、
　最前段以外の双安定回路における前記セット信号が、該双安定回路の前段の双安定回路の出力信号であり、
　前記出力部は、前記第１ノードが制御端子に接続され、前記クロック信号が一方の導通端子に与えられ、前記出力信号を出力するための出力ノードが他方の導通端子に接続された出力制御用スイッチング素子を有し、
　前記駆動部は、前記複数の双安定回路の出力信号の全てが非アクティブとなる垂直帰線期間のうちの所定期間である制御期間において電位が前記オンレベルとなる制御信号が制御端子に与えられ、前記第１ノードが一方の導通端子に接続され、少なくとも前記制御期間において、前記オフレベルよりも低い電位であるレベルダウン電位となるレベルダウン信号が他方の導通端子に与えられた第１ノードレベルダウン用スイッチング素子を有することを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記クロック信号が、互いに１水平走査期間だけ位相がずれた第１クロック信号および第２クロック信号からなり、
　前記出力制御用スイッチング素子の前記一方の導通端子には、前記第１クロック信号が与えられ、
　前記駆動部は、
　　第２ノードと、
　　前記第２ノードが制御端子に接続され、前記第１ノードが一方の導通端子に接続され、前記オフレベルの電位が他方の導通端子に与えられた第２ノードオン時第１ノードターンオフ用スイッチング素子と、
　　前記第２クロック信号に基づいて、前記第２ノードの電位を変化させる第２ノード変動用スイッチング素子と、
　　前記第１クロック信号が制御端子に与えられ、前記第２ノードが一方の導通端子に接続され、前記オフレベルの電位が他方の導通端子に与えられた第１クロック信号オン時第２ノードターンオフ用スイッチング素子とをさらに有することを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　前記制御期間において、前記複数の双安定回路への前記第１クロック信号および前記第２クロック信号の供給が停止することを特徴とする。

　本発明の第４の局面は、本発明の第３の局面において、
　前記駆動部は、前記制御信号が制御端子に与えられ、前記第２ノードが一方の導通端子に接続され、前記オフレベルの電位が他方の導通端子に与えられた制御期間第２ノードターンオフ用スイッチング素子をさらに有することを特徴とする。

　本発明の第５の局面は、本発明の第２の局面において、
　前記駆動部は、前記制御信号が制御端子に与えられ、前記第１クロック信号オン時第２ノードターンオフ用スイッチング素子の前記制御端子が一方の導通端子に接続され、前記レベルダウン信号が他方の導通端子に与えられた第１クロックレベルダウン用スイッチング素子をさらに有することを特徴とする。

　本発明の第６の局面は、本発明の第５の局面において、
　前記制御期間において、前記複数の双安定回路への前記第１クロック信号の供給が停止すると共に、前記第１クロック信号を受け取るための各双安定回路の端子がハイインピーダンス状態となることを特徴とする。

　本発明の第７の局面は、本発明の第２の局面において、
　前記駆動部は、前記制御信号が制御端子に与えられ、前記第２ノード変動用スイッチング素子の前記制御端子および前記一方の導通端子に、一方の導通端子が接続され、前記レベルダウン信号が他方の導通端子に与えられた第２クロックレベルダウン用スイッチング素子をさらに有することを特徴とする。

　本発明の第８の局面は、本発明の第７の局面において、
　前記制御期間において、前記複数の双安定回路への前記第２クロック信号の供給が停止すると共に、前記第２クロック信号を受け取るための各双安定回路の端子がハイインピーダンス状態となることを特徴とする。

　本発明の第９の局面は、本発明の第１の局面において、
　前記駆動部は、前記セット信号に基づいて、前記第１ノードの電位を前記オンレベルに向けて変化させる第１ノードターンオン用スイッチング素子をさらに有することを特徴とする。

　本発明の第１０の局面は、本発明の第１の局面において、
　前記駆動部は、前記第１ノードが制御端子に接続され、前記第２ノードが一方の導通端子に接続され、前記オフレベルの電位が他方の導通端子に与えられたセット時第２ノードターンオフ用スイッチング素子をさらに有することを特徴とする。

　本発明の第１１の局面は、本発明の第１の局面において、
　前記出力部は、前記出力制御用スイッチング素子の制御端子が一端に接続され、前記出力ノードが他端に接続された容量素子をさらに有することを特徴とする。

　本発明の第１２の局面は、本発明の第１の局面において、
　前記駆動部は、該駆動部を有する双安定回路の後段の双安定回路の出力信号であるリセット信号が制御端子に与えられ、前記第１ノードが一方の導通端子に接続され、前記オフレベルの電位が他方の導通端子に与えられたリセット時第１ノードターンオフ用スイッチング素子をさらに有し、
　前記出力部は、前記リセット信号が制御端子に与えられ、前記出力ノードが一方の導通端子に接続され、前記オフレベルの電位が他方の導通端子に与えられた出力ノードターンオフ用スイッチング素子をさらに有することを特徴とする。

　本発明の第１３の局面は、表示装置であって、
　複数の走査信号線が配置された表示部と、
　前記複数の走査信号線を周期的に駆動する走査信号線駆動回路と
　前記走査信号線駆動回路に、オンレベルとオフレベルとを周期的に繰り返すクロック信号を供給する表示制御回路とを備え、
　前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、前記クロック信号に基づいて前記複数の双安定回路の出力信号を順次にアクティブとするシフトレジスタを含み、
　各双安定回路は、
　　第１ノードを有し、セット信号に基づいて該第１ノードの電位を変化させる駆動部と、
　　前記第１ノードに接続され、前記第１ノードの電位が前記オンレベルであるときに、アクティブな前記出力信号を前記クロック信号に基づいて出力する出力部とを有し、
　最前段の双安定回路における前記セット信号が、各垂直走査期間の開始のタイミングでオンレベルとなるスタートパルス信号であり、
　最前段以外の双安定回路における前記セット信号が、該双安定回路の前段の双安定回路の出力信号であり、
　前記出力部は、前記第１ノードが制御端子に接続され、前記クロック信号が一方の導通端子に与えられ、前記出力信号を出力するための出力ノードが他方の導通端子に接続された出力制御用スイッチング素子を有し、
　前記駆動部は、前記複数の双安定回路の出力信号の全てが非アクティブとなる垂直帰線期間のうちの所定期間である制御期間において電位が前記オンレベルとなる制御信号が制御端子に与えられ、前記第１ノードが一方の導通端子に接続され、少なくとも前記制御期間において、前記オフレベルよりも低い電位であるレベルダウン電位となるレベルダウン信号が他方の導通端子に与えられた第１ノードレベルダウン用スイッチング素子を有することを特徴とする。

　本発明の第１４の局面は、本発明の第１３の局面において、
　前記表示部と前記走査信号線駆動回路とが一体的に形成されていることを特徴とする。

　本発明の第１５の局面は、互いに縦続接続された複数の双安定回路を含み、外部から入力されオンレベルとオフレベルとを周期的に繰り返すクロック信号に基づいて前記複数の双安定回路の出力信号を順次にアクティブとするシフトレジスタを備えた走査信号線駆動回路による、複数の走査信号線の駆動方法であって、
　各双安定回路が受け取ったセット信号に基づいて、各双安定回路が有する第１ノードの電位を変化させるステップと、
　前記第１ノードの電位が前記オンレベルであるときに、アクティブな前記出力信号を前記クロック信号に基づいて出力するステップとを備え、
　各双安定回路は、前記第１ノードが制御端子に接続され、前記クロック信号が一方の導通端子に与えられ、前記出力信号を出力するための出力ノードが他方の導通端子に接続された出力制御用スイッチング素子を有し、
　最前段の双安定回路が受け取る前記セット信号が、走査開始のタイミングでオンレベルとなるスタートパルス信号であり、
　最前段以外の双安定回路が受け取る前記セット信号が、該双安定回路の前段の双安定回路の出力信号であり、
　前記第１ノードの電位を変化させるステップは、少なくとも、前記複数の双安定回路の出力信号の全てが非アクティブとなる垂直帰線期間のうちの所定期間である制御期間において、前記第１ノードの電位を前記オフレベルよりも低い電位であるレベルダウン電位とするステップを含むことを特徴とする。

　本発明の第１の局面によれば、上記垂直帰線期間に含まれる制御期間において、出力制御用スイッチング素子が従来よりも低い電圧で駆動される。このため、この出力制御用スイッチング素子の制御端子へのストレスが従来よりも低減される。これにより、この出力制御用スイッチング素子のしきい値変動が抑制されるので、双安定回路の出力信号である走査信号の鈍りを抑制することができる。

　本発明の第２の局面によれば、第１ノードの電位を第２ノードの電位により制御する場合に、アクティブな出力信号を出力するための期間以外において、第１クロック信号の逆相である第２クロック信号の変動に合わせて第２ノードの電位が変化する。このため、アクティブな出力信号を出力するための期間以外において、第１クロック信号の電位変動に起因する第１ノードの電位変動が抑制される。これにより、回路動作の安定化を図ることができる。

　本発明の第３の局面によれば、垂直帰線期間に含まれる制御期間において、双安定回路へのクロック信号の供給が停止される。このため、従来よりも低い電圧で駆動されるべきスイッチング素子が、より確実に従来よりも低い電圧で駆動される。

　本発明の第４の局面によれば、垂直帰線期間に含まれる制御期間において、第２ノードの電位が確実にオフレベルに維持される。このため、第２ノードオン時第１ノードターンオフ用スイッチング素子が確実にオフ状態となる。これにより、出力制御用スイッチング素子が確実に従来よりも低い電圧で駆動されるので、出力制御用スイッチング素子の制御端子へのストレスが確実に低減される。したがって、第２ノードオン時第１ノードターンオフ用スイッチング素子のしきい値変動が確実に抑制されるので、双安定回路の出力信号である走査信号の鈍りを確実に抑制することができる。

　本発明の第５の局面によれば、第１クロック信号オン時第２ノードターンオフ用スイッチング素子が従来よりも低い電圧で駆動される。このため、この第１クロック信号オン時第２ノードターンオフ用スイッチング素子の制御端子へのストレスが従来よりも低減される。これにより、この第１クロック信号オン時第２ノードターンオフ用スイッチング素子のしきい値変動が抑制されるので、第２ノードオン時第１ノードターンオフ用スイッチング素子がより正確に制御される。したがって、回路動作の安定化を図ることができる。

　本発明の第６の局面によれば、垂直帰線期間に含まれる制御期間において、複数の双安定回路への第１クロック信号の供給が停止されると共に、第１クロック信号を受け取るための各双安定回路の端子がハイインピーダンス状態となる。このため、第１クロック信号オン時第２ノードターンオフ用スイッチング素子がより確実に、従来よりも低い電圧で駆動される。これにより、この第１クロック信号オン時第２ノードターンオフ用スイッチング素子の制御端子へのストレスがより確実に、従来よりも低減される。したがって、この第１クロック信号オン時第２ノードターンオフ用スイッチング素子のしきい値変動がより確実に抑制される。

　本発明の第７の局面によれば、第２ノード変動用スイッチング素子が従来よりも低い電圧で駆動される。このため、この第２ノード変動用スイッチング素子の制御端子へのストレスが従来よりも低減される。これにより、この第２ノード変動用スイッチング素子のしきい値変動が抑制されるので、この第２ノードオン時第１ノードターンオフ用スイッチング素子がより正確に制御される。したがって、回路動作の安定化を図ることができる。

　本発明の第８の局面によれば、垂直帰線期間に含まれる制御期間において、複数の双安定回路への第２クロック信号の供給が停止されると共に、第２クロック信号を受け取るための各双安定回路の端子がハイインピーダンス状態となる。このため、第２ノード変動用スイッチング素子がより確実に、従来よりも低い電圧で駆動される。これにより、この第２ノード変動用スイッチング素子の制御端子へのストレスがより確実に、従来よりも低減される。したがって、この第２ノード変動用スイッチング素子のしきい値変動がより確実に抑制される。

　本発明の第９の局面によれば、第１ノードターンオン用スイッチング素子を用いて、第１ノードを確実にオンレベルにすることができる。

　本発明の第１０の局面によれば、セット信号の電位がオンレベルになると、第２ノードの電位がオフレベルとなる。このため、第２ノードオン時第１ノードターンオフ用スイッチング素子がオフ状態となるので、セット信号により、第１ノードの電位を確実にオンレベルにすることができる。

　本発明の第１１の局面によれば、第１ノードの電位を確実に保持することができる。

　本発明の第１２の局面によれば、双安定回路の出力信号がアクティブとなった後に、第１ノードおよび出力ノードのそれぞれの電位を確実にオフレベルにすることができる。

　本発明の第１３の局面によれば、表示装置において、本発明の第１の局面と同様の効果を奏することができる。

　本発明の第１４の局面によれば、表示装置の額縁面積を縮小することができる。

　本発明の第１５の局面によれば、走査信号線の駆動方法において、本発明の第１の局面と同様の効果を奏することができる。

本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態におけるゲートドライバの構成を説明するためのブロック図である。 上記第１の実施形態におけるシフトレジスタの構成を示すブロック図である。 上記第１の実施形態におけるシフトレジスタの最前段側の構成を示すブロック図である。 上記第１の実施形態におけるシフトレジスタの最後段側の構成を示すブロック図である。 上記第１の実施形態におけるゲートドライバの動作を説明するための信号波形図である。 上記第１の実施形態における双安定回路の構成を示す回路図である。 上記第１の実施形態における双安定回路の、書き込み期間での動作を説明するための信号波形図である。 上記第１の実施形態におけるクロック制御回路の構成を説明するための回路図である。 上記第１の実施形態における双安定回路の、垂直帰線期間での動作を説明するための信号波形図である。 上記第１の実施形態の他の例を説明するための信号波形図である。 上記第１の実施形態の他の例におけるシフトレジスタの最後段側の構成を示すブロック図である。 本発明の第２の実施形態における双安定回路の構成を示す回路図である。 上記第２の実施形態の変形例におけるクロック制御回路の構成を説明するための回路図である。 上記第３の実施形態における双安定回路の構成を示す回路図である。 トランジスタにおいてしきい値変動が生じる様子を説明するためのドレイン電流－ゲート・ソース間電圧特性図である。 しきい値変動により出力信号が鈍る様子を説明するための信号波形図である。 従来の双安定回路の構成を示す回路図である。

　以下、添付図面を参照しながら、本発明の実施形態について説明する。なお、以下の説明においては、薄膜トランジスタのゲート端子は制御端子に相当し、ドレイン端子は一方の導通端子に相当し、ソース端子は他方の導通端子に相当する。また、双安定回路内に設けられている薄膜トランジスタはすべてｎチャネル型であるものとして説明する。

　＜１．第１の実施形態＞
　＜１．１　全体構成および動作＞
　図１は、本発明の第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図１に示すように、この液晶表示装置は、電源１００とＤＣ／ＤＣコンバータ１１０と表示制御回路２００とソースドライバ（映像信号線駆動回路）３００とゲートドライバ（走査信号線駆動回路）４００と共通電極駆動回路５００と表示部６００とを備えている。なお、ゲートドライバ４００は、アモルファスシリコン、多結晶シリコン、微結晶シリコン、または酸化物半導体（例えばＩＧＺＯ）などを用いて、表示部６００を含む表示パネル上に形成されている。すなわち、本実施形態においては、ゲートドライバ４００と表示部６００とは同一基板（液晶パネルを構成する２枚の基板のうちの一方の基板であるアレイ基板）上に形成されている。これにより、液晶表示装置の額縁面積を縮小することができる。

　表示部６００には、ｎ本のソースライン（映像信号線）ＳＬ１～ＳＬｎと、ｍ本のゲートライン（走査信号線）ＧＬ１～ＧＬｍと、これらのソースラインＳＬ１～ＳＬｎとゲートラインとの交差点にそれぞれ対応して設けられたｍ×ｎ個の画素形成部とを含む画素回路が形成されている。上記複数個の画素形成部は、マトリクス状に配置されることにより画素アレイを構成している。各画素形成部は、対応する交差点を通過するゲートラインにゲート端子が接続されると共に当該交差点を通過するソースラインにソース端子が接続されたスイッチング素子である薄膜トランジスタ８０と、その薄膜トランジスタ８０のドレイン端子に接続された画素電極と、上記複数個の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなる。そして、画素電極と共通電極Ｅｃとにより形成される液晶容量により、画素容量Ｃｐが構成される。なお通常、画素容量Ｃｐに確実に電圧を保持すべく、液晶容量に並列に補助容量が設けられるが、補助容量は本発明には直接に関係しないのでその説明および図示を省略する。

　電源１００は、ＤＣ／ＤＣコンバータ１１０と表示制御回路２００と共通電極駆動回路５００とに所定の電源電圧を供給する。ＤＣ／ＤＣコンバータ１１０は、ソースドライバ３００およびゲートドライバ４００を動作させるための所定の直流電圧を電源電圧から生成し、それをソースドライバ３００およびゲートドライバ４００に供給する。共通電極駆動回路５００は、共通電極Ｅｃに所定の電位Ｖｃｏｍを与える。

　表示制御回路２００は、外部から送られる画像信号ＤＡＴと水平同期信号および垂直同期信号などのタイミング信号群ＴＧとを受け取り、デジタル映像信号ＤＶと、表示部６００における画像表示を制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫおよび制御信号ＣＴを出力する。ゲートクロック信号ＧＣＫのハイレベル側の電位はＶｄｄ、ローレベル側の電位はＶｓｓとなっている。

　ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、ソースラインＳＬ１～ＳＬｎにそれぞれ映像信号ＳＳ（１）～ＳＳ（ｎ）を印加する。

　ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫ、および制御信号ＣＴに基づいて、アクティブな走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｍ）のゲートラインＧＬ１～ＧＬｍそれぞれへの印加を１垂直走査期間を周期として繰り返す。なお、このゲートドライバ４００についての詳しい説明は後述する。

　以上のようにして、ソースラインＳＬ１～ＳＬｎに映像信号ＳＳ（１）～ＳＳ（ｎ）がそれぞれ印加され、ゲートラインＧＬ１～ＧＬｍに走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｍ）がそれぞれ印加されることにより、外部から送られた画像信号ＤＡＴに基づく画像が表示部６００に表示される。

　＜１．２　ゲートドライバの構成および動作＞
　図２は、本実施形態におけるゲートドライバ４００の構成を説明するためのブロック図である。図２に示すように、ゲートドライバ４００は、ｍ個（段）の双安定回路４０（１）～４０（ｍ）、および１個（段）のダミー用双安定回路４０（ｍ＋１）（以下「ダミー段」という）からなるシフトレジスタ４１０とクロック制御回路４２０によって構成されている。クロック制御回路４２０は、ゲートクロック信号ＧＣＫのシフトレジスタ４１０への供給を制御するため回路である。すなわち、ゲートクロック信号ＧＣＫｆおよび制御信号ＣＴを受け取り、当該ゲートクロック信号ＧＣＫを一部の期間停止させた信号であるゲートクロック信号ＧＣＫｃ（以下「制御後ゲートクロック信号」という）をシフトレジスタ４１０に供給する。このゲートクロック信号ＧＣＫは、２相のクロック信号ＧＣＫ１（以下「第１ゲートクロック信号」という）およびクロック信号ＧＣＫ２（以下「第２ゲートクロック信号」という）からなる。これらの第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２は、互いに１水平走査期間だけ位相がずれており、いずれも２水平走査期間中の１水平走査期間だけハイレベル（Ｖｄｄ電位）の状態となる。なお、このクロック制御回路４２０の詳しい説明については後述する。

　表示部６００には上述のようにｍ行×ｎ列の画素マトリクスが形成されており、これらの画素マトリクスの各行と１対１で対応するように各段において上記双安定回路が設けられている。この双安定回路は、各時点において２つの状態（第１の状態および第２の状態）のうちのいずれか一方の状態となっていて当該状態を示す信号（以下「状態信号」という。）を出力する。本実施形態では、双安定回路が第１の状態となっていれば、当該双安定回路からはハイレベル（オンレベル）の状態信号が出力され、双安定回路が第２の状態となっていれば、当該双安定回路からはローレベル（オフレベル）の状態信号が出力される。また、以下においては、双安定回路からハイレベルの状態信号が出力され当該双安定回路に対応するゲートラインにハイレベルの走査信号が印加される期間のことを「選択期間」という。

　図３は、本実施形態におけるシフトレジスタ４１０の、最前段および最後段以外の構成を示すブロック図である。図４は、本実施形態におけるシフトレジスタ４１０の最前段側の構成を示すブロック図である。図５は、本実施形態におけるシフトレジスタ４１０の最後段側の構成を示すブロック図である。なお、以下の説明では、ｘ段目（ｘ＝１～ｍ＋１）の双安定回路のことを、単に「ｘ段目」ということがある。上述のように、このシフトレジスタ４１０は、ｍ個の双安定回路４０（１）～４０（ｍ）と、１個のダミー用双安定回路４０（ｍ＋１）からなっている。図３にはｉ－２段目４０（ｉ－２）～ｉ＋１段目４０（ｉ＋１）を、図４には１段目４０（１）および２段目４０（２）を、図５にはｍ－１段目４０（ｍ－１）およびｍ段目４０（ｍ）とダミー段４０（ｍ＋１）を示している。

　各双安定回路には、クロック信号ＣＫ（以下「第１クロック信号」という）を受け取るための入力端子と、クロック信号ＣＫＢ（以下「第２クロック信号」という）を受け取るための入力端子と、ローレベルの直流電源電位Ｖｓｓ（この電位の大きさのことを「Ｖｓｓ電位」ともいう。）を受け取るための入力端子と、セット信号Ｓを受け取るための入力端子と、リセット信号Ｒを受け取るための入力端子と、制御信号ＣＴを受け取るための入力端子と、レベルダウン信号ＬＤを受け取るための入力端子と、状態信号Ｑを出力するための出力端子とが設けられている。

　シフトレジスタ４１０には、制御後ゲートクロック信号ＧＣＫｃとして、２相のクロック信号ＧＣＫｃ１（以下「制御後第１ゲートクロック信号」という）およびクロック信号ＧＣＫｃ２（以下「制御後第２ゲートクロック信号」という）が与えられる。制御後第１ゲートクロック信号ＧＣＫｃ１および制御後第２ゲートクロック信号ＧＣＫｃ２は、図６に示すように、互いに１水平走査期間だけ位相がずれており、いずれも２水平走査期間中の１水平走査期間だけハイレベル（Ｖｄｄ電位）の状態となる（ただし、後述の垂直帰線期間を除く）。

　シフトレジスタ４１０の各段（各双安定回路）の入力端子に与えられる信号は次のようになっている。なお、ここではｉおよびｍが偶数であると仮定する。図３～図５に示すように、奇数段目には、制御後第１ゲートクロック信号ＧＣＫｃ１が第１クロック信号ＣＫとして与えられ、制御後第２ゲートクロック信号ＧＣＫｃ２が第２クロック信号ＣＫＢとして与えられる。偶数段目には、制御後第１ゲートクロック信号ＧＣＫｃ１が第２クロック信号ＣＫＢとして与えられ、制御後第２ゲートクロック信号ＧＣＫｃ２が第１クロック信号ＣＫとして与えられる。また、各段には、ローレベルの直流電源電位Ｖｓｓ、制御信号ＣＴ、およびレベルダウン信号ＬＤが共通的に与えられる。

　各段には、前段から出力される状態信号Ｑがセット信号Ｓとして与えられ、次段から出力される状態信号Ｑがリセット信号Ｒとして与えられる。ただし、１段目（最前段）４０（１）には、ゲートスタートパルス信号ＧＳＰがセット信号Ｓとして与えられる。また、ｍ段目（最後段）４０（ｍ）には、ダミー段４０（ｍ＋１）から出力される状態信号がリセット信号Ｒとして与えられる。なお、ダミー段４０（ｍ＋１）には、ｍ段目（最後段）から出力される状態信号Ｑがセット信号Ｓとして与えられ、自身の状態信号Ｑがリセット信号Ｒとして与えられる。このため、ダミー段の状態信号Ｑがアクティブとなっている期間は、他の段の状態信号Ｑがアクティブとなっている期間よりも短い。

　以上のような構成において、シフトレジスタ４１０の１段目４０（１）にセット信号Ｓとしてのゲートスタートパルス信号ＧＳＰが与えられると（ゲートスタートパルス信号ＧＳＰが走査開始のタイミングでハイレベルとなると）、制御後第１ゲートクロック信号ＧＣＫｃ１および制御後第２ゲートクロック信号ＧＣＫｃ２に基づいて、ゲートスタートパルス信号ＧＳＰに含まれるパルス（このパルスは各段から出力される状態信号Ｑに含まれる）が１段目４０（１）からｍ段目４０（ｍ）へと順次に転送される。そして、このパルスの転送に応じて、１段目４０（１）～ｍ段目４０（ｍ）からそれぞれ出力される状態信号Ｑが順次にハイレベルとなる。これらの１段目４０（１）～ｍ段目４０（ｍ）からそれぞれ出力される状態信号Ｑは、走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｍ）としてゲートラインＧＬ１～ＧＬｍにそれぞれ与えられる。なお、１段目４０（１）～ｍ段目４０（ｍ）からそれぞれ出力される状態信号Ｑは、レベルシフタにより電圧が高められた後に、走査信号ＧＯＵＴ（１）～ＧＯＵＴ（ｍ）としてゲートラインＧＬ１～ＧＬｍにそれぞれ与えられてもよい。以上により、図６に示すように、１水平走査期間ずつ順次にハイレベル（アクティブ）となる走査信号が表示部６００内のゲートラインに与えられる。なお、ゲートドライバ４００の詳しい動作については後述する。

　＜１．３　双安定回路の構成＞
　図７は、本実施形態における各双安定回路の構成を示す回路図である。図７に示すように、この双安定回路は、駆動部３１および出力部３２により構成されている。また、この双安定回路には、１０個の薄膜トランジスタ（スイッチング素子）Ｔ１～Ｔ９およびＴＡと、１個のコンデンサ（容量素子）Ｃ１と、６個の入力端子４１～４４、４８および４９と、ローレベルの直流電源電位Ｖｓｓ用の入力端子と、１個の出力端子（出力ノード）５１とが設けられている。ここで、セット信号Ｓを受け取る入力端子には符号４１を付し、リセット信号Ｒを受け取る入力端子には符号４２を付し、第１クロック信号ＣＫを受け取る入力端子には符号４３を付し、第２クロック信号ＣＫＢを受け取る入力端子には符号４４を付し、制御信号ＣＴを受け取る入力端子には符号４８を付し、レベルダウン信号ＬＤを受け取る入力端子には符号４９を付している。また、状態信号Ｑを出力する出力端子には符号５１を付している。

　駆動部３１は、８個の薄膜トランジスタＴ１、Ｔ３～Ｔ６、Ｔ８、Ｔ９、およびＴＡと後述の第１ノードおよび第２ノードにより構成されている。出力部３２は、２個の薄膜トランジスタＴ２およびＴ７と、１個のコンデンサＣ１により構成されている。

　次に、この双安定回路内における構成要素間の接続関係について説明する。薄膜トランジスタＴ１のソース端子、薄膜トランジスタＴ２のゲート端子、薄膜トランジスタＴ４のゲート端子、薄膜トランジスタＴ６のドレイン端子、薄膜トランジスタＴ８のドレイン端子、薄膜トランジスタＴＡのドレイン端子、およびコンデンサの一端は互いに接続されている。以下では、これらが互いに接続されている接続点（配線）のことを便宜上「第１ノード」という。薄膜トランジスタＴ３のソース端子、薄膜トランジスタＴ４のドレイン端子、薄膜トランジスタＴ５のドレイン端子、薄膜トランジスタＴ８のゲート端子、および薄膜トランジスタＴ９のドレイン端子は互いに接続されている。以下では、これらが互いに接続されている接続点（配線）のことを便宜上「第２ノード」という。上記第１ノードには符号Ｎ１を付し、上記第２ノードには符号Ｎ２を付す。このように、駆動部３１内には、第１ノードＮ１および第２ノードＮ２が設けられている。

　薄膜トランジスタＴ１については、ゲート端子およびドレイン端子が入力端子４１に接続され（すなわち、ダイオード接続となっている）、ソース端子が第１ノードＮ１に接続されている。薄膜トランジスタＴ２については、ゲート端子が第１ノードＮ１に接続され、ドレイン端子が入力端子４３に接続され、ソース端子が出力端子５１に接続されている。薄膜トランジスタＴ３については、ゲート端子およびドレイン端子が入力端子４４に接続され（すなわち、ダイオード接続となっている）、ソース端子が第２ノードＮ２に接続されている。薄膜トランジスタＴ４については、ゲート端子が第１ノードＮ１に接続され、ドレイン端子が第２ノードＮ２に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＴ５については、ゲート端子が入力端子４３に接続され、ドレイン端子が第２ノードＮ２に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＴ６については、ゲート端子が入力端子４２に接続され、ドレイン端子が第１ノードＮ１に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＴ７については、ゲート端子が入力端子４２に接続され、ドレイン端子が出力端子５１に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＴ８については、ゲート端子が第２ノードＮ２に接続され、ドレイン端子が第１ノードＮ１に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＴ９については、ゲート端子が入力端子４８に接続され、ドレイン端子が第２ノードＮ２に接続され、ソース端子が直流電源電位Ｖｓｓ用の入力端子に接続されている。薄膜トランジスタＴＡについては、ゲート端子が入力端子４８に接続され、ドレイン端子が第１ノードＮ１に接続され、ソース端子が入力端子４９に接続されている。コンデンサＣ１については、一端が第１ノードに接続され、他端が出力端子５１に接続されている。

　次に、この双安定回路における各構成要素の機能について説明する。薄膜トランジスタＴ１は、セット信号Ｓの電位がハイレベルとなっているときに、第１ノードＮ１の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ２は、第２ノードＮ２の電位がハイレベルとなっているときに、第１クロック信号ＣＫの電位を出力端子５１に与える。薄膜トランジスタＴ３は、第２クロック信号ＣＫＢがハイレベルとなっているときに、第２ノードＮ２の電位をハイレベルに向けて変化させる。薄膜トランジスタＴ４は、第１ノードＮ１の電位がハイレベルとなっているときに、第２ノードＮ２の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＴ５は、第１クロック信号ＣＫの電位がハイレベルとなっているときに、第２ノードＮ２の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＴ６は、リセット信号Ｒの電位がハイレベルとなっているときに、第１ノードＮ１の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＴ７は、リセット信号Ｒの電位がハイレベルとなっているときに、出力端子５１の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＴ８は、第２ノードＮ２がハイレベルとなっているときに、第１ノードＮ１の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＴ９は、制御信号ＣＴの電位がハイレベルとなっているときに、第２ノードＮ２の電位をＶｓｓ電位に向けて変化させる。薄膜トランジスタＴＡは、制御信号ＣＴの電位がハイレベルとなっているときに、第１ノードＮ１の電位を、Ｖｓｓ電位よりも低いレベルダウン電位Ｖｂ（この電位の大きさのことを「Ｖｂ電位」ともいう。）に向けて変化させる。コンデンサＣ１は、この双安定回路に接続されたゲートラインが選択状態となっている期間中に第１ノードの電位をハイレベルに維持するための補償容量として機能する。

　本実施形態においては、薄膜トランジスタＴ１によって第１ノードターンオン用スイッチング素子が実現され、薄膜トランジスタＴ２によって出力制御用スイッチング素子が実現され、薄膜トランジスタＴ３によって第２ノード変動用スイッチング素子が実現され、薄膜トランジスタＴ４によってセット時第２ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＴ５によって第１クロック信号オン時第２ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＴ６によってリセット時第１ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＴ７によって出力ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＴ８によって第２ノードオン時第１ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＴ９によって制御期間第２ノードターンオフ用スイッチング素子が実現され、薄膜トランジスタＴＡによって第１ノードレベルダウン用スイッチング素子が実現されている。また、コンデンサＣ１によって容量素子が実現されている。また、Ｖｓｓ電位によってオフレベルの電位が実現され、Ｖｂ電位によってこのオフレベルよりも低い電位であるレベルダウン電位が実現されている。

　＜１．４　双安定回路の動作＞
　図８は、本実施形態におけるｉ段目の双安定回路４０（ｉ）の、書き込み期間での動作を説明するための信号波形図である。なお、他の双安定回路も同様の動作であるので、説明を省略する。図８では、時点ｔ１から時点ｔ２までの期間が選択期間に相当する。以下では、選択期間直前の１水平走査期間のことを「セット期間」といい、選択期間直後の１水平走査期間のことを「リセット期間」という。また、１垂直走査期間のうち、ゲートスタートパルス信号ＧＳＰが立ち上がる時点（走査開始時点）から、ダミー段の走査信号ＧＯＵＴ（ｍ＋１）が立ち上がる時点までの期間を「書き込み期間」という。また、１垂直走査期間のうち、ダミー段の走査信号ＧＯＵＴ（ｍ＋１）が立ち上がる時点から後続の垂直走査期間においてゲートスタートパルス信号ＧＳＰが立ち上がる時点までの期間を「垂直帰線期間」という。この垂直帰線期間は、ダミー段４０（ｍ＋１）を除く双安定回路４０（１）～４０（ｍ）の出力信号の全てが非アクティブとなる期間である。また、書き込み期間のうちの、選択期間、セット期間、およびリセット期間以外の期間のことを「通常動作期間」という。

　セット期間になると（時点ｔ０になると）、セット信号Ｓがローレベルからハイレベルに変化する。薄膜トランジスタＴ１が図７に示すようにダイオード接続となっているので、セット信号Ｓがハイレベルとなることによって薄膜トランジスタＴ１がオン状態となり、コンデンサＣ１が充電（ここではプリチャージ）される。これにより、第１ノードＮ１の電位がローレベルからハイレベルに変化し、薄膜トランジスタＴ２がオン状態となる。しかし、セット期間には、第１クロック信号ＣＫの電位がローレベルとなっているので、状態信号Ｑの電位はローレベルで維持される。また、このとき、第２クロック信号ＣＫＢの電位がハイレベルとなることにより薄膜トランジスタＴ３がオン状態となる一方で、セット信号Ｓがハイレベルとなることにより、薄膜トランジスタＴ４がオン状態となる。このため、第２ノードＮ２の電位はハイレベルとはならない。なお、薄膜トランジスタＴ４のオン抵抗は、薄膜トランジスタＴ３のオン抵抗よりも十分小さいことが望ましい。

　選択期間になると（時点ｔ１になると）、セット信号Ｓがハイレベルからローレベルに変化する。これにより、薄膜トランジスタＴ１がオフ状態となる。このとき、第１ノードＮ１はフローティング状態となる。この時点ｔ１では、第１クロック信号ＣＫの電位がローレベルからハイレベルに変化する。薄膜トランジスタＴ２のゲート－ドレイン間には寄生容量が存在するので、入力端子４３の電位の上昇に伴って第１ノードＮ１の電位も上昇する（第１ノードＮ１がブートストラップされる）。その結果、薄膜トランジスタＴ２が完全にオン状態となり、この双安定回路の出力端子５１に接続されているゲートラインが選択状態となるために十分なレベルにまで状態信号Ｑの電位が上昇する。また、このとき、第１クロック信号ＣＫの電位がローレベルからハイレベルに変化することにより、薄膜トランジスタＴ５がオン状態となる。このため、第２ノードＮ２の電位が確実にローレベルに維持される。

　リセット期間になると（時点ｔ２になると）、第１クロック信号ＣＫの電位がハイレベルからローレベルに変化する。時点ｔ２には薄膜トランジスタＴ２がオン状態となっているので、入力端子４３の電位の低下とともに状態信号Ｑの電位が低下する。このように状態信号Ｑの電位が低下することによって、コンデンサＣ１を介して第１ノードＮ１の電位も低下する。また、この期間には、リセット信号Ｒがローレベルからハイレベルに変化する。このため、薄膜トランジスタＴ６およびＴ７がオン状態となる。その結果、リセット期間には、第１ノードＮ１の電位および状態信号Ｑの電位はローレベルにまで低下する。また、時点ｔ２には、上述のように第１ノードＮ１の電位がローレベルとなると共に、第２クロック信号ＣＫＢの電位がハイレベルとなる。このため、第２ノードＮ２の電位の電位がローレベルからハイレベルに変化する。これにより、薄膜トランジスタＴ８がオン状態となるので、第１ノードＮ１の電位が確実にローレベルとなる。

　通常動作期間（書き込み期間において、時点ｔ０以前の期間および時点ｔ３以降の期間）では、第１ノードＮ１がフローティング状態となっている。このため、薄膜トランジスタＴ２のゲート－ドレイン間の寄生容量の影響により、第１クロック信号ＣＫの電位変動に合わせて第１ノードＮ１の電位が変動する。しかし本実施形態では、このとき、第２ノードＮ２の電位が、第１クロック信号ＣＫの逆相である第２クロック信号ＣＫＢの電位変動に合わせて変化するので、第１ノードＮ１の電位変動は抑制される。また、通常動作期間において、第２ノードＮ２の電位が１水平走査期間毎にオンレベルとオフレベルとを繰り返すことにより、薄膜トランジスタＴ８が１水平走査期間おきにオン状態となる。このため、通常動作期間において第２ノードＮ２の電位を常時ハイレベルとする場合よりも薄膜トランジスタＴ８のゲートストレスが低減される。これにより、この薄膜トランジスタＴ８のしきい値変動を抑制しつつ、通常動作期間において第１ノードの電位をローレベルに維持することができる。

　以上書き込み期間における双安定回路の動作について説明したが、垂直帰線期間における双安定回路の動作については、垂直帰線期間におけるゲートドライバの動作と共に後述する。

　＜１．５　クロック制御回路の構成＞
　図９は、本実施形態におけるクロック制御回路４２０の構成を説明するための回路図である。このクロック制御回路４２０は、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２を表示制御回路２００から受け取り、それぞれ制御後第１ゲートクロック信号ＧＣＫｃ１および制御後第２ゲートクロック信号ＧＣＫｃ２を出力する。

　図９に示すように、クロック制御回路４２０は、第１切替スイッチ６０ａおよび第２切替スイッチ６０ｂにより構成されている。第１切替スイッチ６０ａについては、第１切替端子Ａには第１ゲートクロック信号ＧＣＫ１が与えられ、第２切替端子Ｂには直流電源電位Ｖｓｓが与えられ、共通端子Ｃはシフトレジスタ４１０内の各双安定回路に接続されている。第２切替スイッチ６０ｂについては、第１切替端子Ａには第２ゲートクロック信号ＧＣＫ２が与えられ、第２切替端子Ｂには直流電源電位Ｖｓｓが与えられ、共通端子Ｃはシフトレジスタ４１０内の各双安定回路に接続されている。第１切替スイッチ６０ａおよび第２切替スイッチ６０ｂの切替動作は制御信号ＣＴにより制御されている。第１切替スイッチ６０ａおよび第２切替スイッチ６０ｂは、制御信号ＣＴの電位がオフレベルのときに切替端子Ａを選択し、オンレベルのときに切替端子Ｂを選択するように制御される。以上のような構成により、後述の制御期間にのみ電位がＶｓｓ電位に固定された第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２がそれぞれ、制御後第１ゲートクロック信号ＧＣＫｃ１および制御後第２ゲートクロック信号ＧＣＫｃ２としてシフトレジスタ４１０に与えられる。言い換えると、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給が後述の制御期間に停止される。

　＜１．６　垂直帰線期間におけるゲートドライバの動作＞
　図１０は、本実施形態におけるゲートドライバの、垂直帰線期間での動作を説明するための信号波形図である。なお、以下では、説明の便宜上、１段目４０（１）～ｍ＋１段目４０（ｍ＋１）における第１ノードＮ１をそれぞれ符号Ｎ１（１）～Ｎ１（ｍ＋１）で表し、第２ノードＮ２をそれぞれ符号Ｎ２（１）～Ｎ２（ｍ＋１）で表す。また、第１ノードＮ１（１）～Ｎ１（ｍ＋１）をそれぞれ「１段目第１ノード～ｍ＋１段目第１ノード」といい、第２ノードＮ２（１）～Ｎ２（ｍ＋１）をそれぞれ「１段目第２ノード～ｍ＋１段目第２ノード」という。また、図１０では、垂直帰線期間を９水平走査期間として例示しているが、本発明はこれに限定されるものではない。

　図１０に示すように、各段に与えられる制御信号ＣＴの電位は、書き込み期間では常にローレベルとなっており、垂直帰線期間では始めの１水平走査期間のみローレベルとなり、残りの期間ではハイレベルとなっている。以下では、制御信号ＣＴの電位がハイレベルとなっている期間（垂直帰線期間のうちの最初の１水平走査期間を除く期間）を「制御期間」という。本実施形態におけるレベルダウン信号ＬＤは、直流電源電位Ｖｓｓよりも電位の低い電位Ｖｂである。このレベルダウン信号ＬＤは、ＤＣ／ＤＣコンバータ１１０で生成され、ゲートドライバ４００に供給される。このように、本実施形態ではレベルダウン信号ＬＤが固定電位であるが、本発明はこれに限定されるものではない。レベルダウン信号ＬＤは少なくとも制御期間においてＶｂ電位となっていればよく、図１１に示すように、レベルダウン信号ＬＤが、制御期間にのみＶｂ電位となり、その他の期間ではＶｓｓ電位となるようにしても良い。

　図１０に示すように、書き込み期間において、各段は、上述の動作を前段よりも１水平走査期間ずれたタイミングで行う。ダミー段４０（ｍ＋１）の走査信号ＧＯＵＴ（ｍ＋１）がハイレベルとなると、ｍ段目４０（ｍ）の走査信号ＧＯＵＴ（ｍ）がローレベルとなり、書き込み期間が終了すると共に、垂直帰線期間が開始する。なお、上述のように、ダミー段４０（ｍ＋１）には自身の状態信号Ｑがリセット信号Ｒとして与えられるので、ダミー段４０（ｍ＋１）の走査信号ＧＯＵＴ（ｍ＋１）およびｍ＋１段目第１ノードがハイレベルとなっている期間は、他の段における期間よりも短い。

　垂直帰線期間の開始時点では、各段における第１ノードＮ１の電位はローレベル（Ｖｓｓ電位）となっている。垂直帰線期間において、制御信号ＣＴの電位がローレベルからハイレベルに変化すると（制御期間になると）、図７に示す各段の薄膜トランジスタＴＡがオン状態となる。このため、第１ノードＮ１の電位が本来維持されるべきＶｓｓ電位から、当該Ｖｓｓ電位よりも低いＶｂ電位に変化する。また、このとき、薄膜トランジスタＴ９がオン状態となるので、ソース端子にＶｓｓ電位が与えられた薄膜トランジスタＴ８がオフ状態となる。これにより、第１ノードＮ１の電位がＶｂ電位に変化する上述の動作が確実になされる。また、上述のように制御期間では双安定回路へのクロック信号の供給が停止される。より詳細には、各双安定回路が受け取る第１クロック信号ＣＫおよび第２クロック信号ＣＫＢの電位がローレベル（Ｖｓｓ電位）となっている。このため、第１ノードＮ１の電位がＶｂ電位に変化する上述の動作がより確実になされる。以上のような動作により、本実施形態では、制御期間において、第１ノードＮ１の電位がＶｓｓ電位よりも低いＶｂ電位となる。

　垂直帰線期間が終了すると、制御信号ＣＴがハイレベルからローレベルに変化するので、薄膜トランジスタＴＡおよびＴ９がオフ状態となる。また、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給が再開される。１段目４０（１）については、垂直走査期間開始時点にセット信号の電位がハイレベルとなるので、第１ノードＮ１の電位がハイレベルに向けて変化する。２段目４０（２）については、垂直走査期間開始時点から１水平走査期間後にセット信号の電位がハイレベルとなるので、第１ノードＮ１の電位がハイレベルに向けて変化する。１段目４０（１）以外の奇数段目については、垂直走査期間開始時点に第２クロック信号ＣＫＢの電位がハイレベルとなるので、薄膜トランジスタＴ８がオン状態となることにより第１ノードＮ１の電位がＶｓｓ電位に向けて変化する。２段目以外の偶数段目については、垂直走査期間開始から１水平走査期間後に、第２クロック信号ＣＫＢがハイレベルとなるので、薄膜トランジスタＴ８がオン状態となることにより第１ノードＮ１の電位がＶｓｓ電位に向けて変化する。

　＜１．７　効果＞
　本実施形態によれば、垂直帰線期間に含まれる制御期間において、薄膜トランジスタＴ２が従来よりも低いゲート電圧で駆動される。このため、薄膜トランジスタＴ２のゲートストレスが従来よりも低減される。これにより、出力を制御するための薄膜トランジスタＴ２のしきい値変動が抑制されるので、走査信号の鈍りを抑制することができる。このように走査信号の鈍りが抑制されることにより、液晶表示装置における表示品位が向上する。

　なお、上述の例では、制御期間において第２ノードＮ２の電位をＶｓｓ電位に向けて変化させるための薄膜トランジスタＴ９を各段に設けているが、制御期間の開始時点で第２ノードＮ２の電位がハイレベルとなっている偶数段にのみこの薄膜トランジスタＴ９を設けても良い。

　また、各段に薄膜トランジスタＴ９を設けない構成としても良い。この場合、第１ゲートクロック信号ＧＣＫについては、垂直帰線期間の開始時にシフトレジスタ４１０への供給が停止されるようにすることが望ましい。ただし、このような態様でなくても、制御期間において、薄膜トランジスタＴ２を従来よりも低いゲート電圧で駆動することができる。

　また、上述の例では、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給が制御期間において停止されているが、本発明はこれに限定されるものではない。第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給が制御期間において停止されない態様としても、制御期間において、薄膜トランジスタＴ２を従来よりも低いゲート電圧で駆動することができる。

　また、上述の例では、シフトレジスタ４１０のｍ段目（最後段）４０（ｍ）のさらに後段にダミー段４０（ｍ＋１）が設けられているが、これに代えて、図１２に示すように、ゲートエンドパルス信号ＧＥＰがｍ段目（最後段）４０（ｍ）のリセット端子に与えられる構成としても良い。このゲートエンドパルス信号ＧＥＰは、ｍ段目の走査信号ＧＯＵＴ（ｍ）がハイレベルからローレベルに変化した後に、ローレベルからハイレベルに変化し、このハイレベルを１水平走査期間維持した後ローレベルに変化する信号である。この場合、ゲートドライバ４００の回路面積が縮小されるので、液晶表示装置の額縁面積を縮小することができる。

　＜２．第２の実施形態＞
　＜２．１　双安定回路の構成＞
　図１３は、本発明の第２の実施形態における双安定回路の構成を説明するための回路図である。なお、液晶表示装置の全体構成および動作と、ゲートドライバ４００の構成および書き込み期間における動作とについては、本実施形態は上記第１の実施形態と同様であるのでこれらの説明を省略する。図１３に示すように、本実施形態における双安定回路内には、薄膜トランジスタＴＢがさらに設けられている。なお、その他の構成は上記第１の実施形態と同様であるので説明を省略する。

　薄膜トランジスタＴＢについては、ゲート端子が入力端子４８に接続され、ドレイン端子が薄膜トランジスタＴ５のゲート端子（入力端子４３）に接続され、ソース端子が入力端子４９に接続されている。この薄膜トランジスタＴＢは、制御信号ＣＴの電位がハイレベルとなっているときに、薄膜トランジスタＴ５のゲート端子（入力端子４３）の電位を、Ｖｓｓ電位よりも低いＶｂ電位に向けて変化させる。本実施形態においては、この薄膜トランジスタＴＢによって第１クロックレベルダウン用スイッチング素子が実現されている。

　＜２．２　垂直帰線期間におけるゲートドライバの動作＞
　垂直帰線期間において制御信号ＣＴがローレベルからハイレベルに変化すると（制御期間になると）、図１３に示す薄膜トランジスタＴＢがオン状態となると共に、各双安定回路が受け取る第１クロック信号ＣＫおよび第２クロック信号ＣＫＢの電位がローレベル（Ｖｓｓ電位）となる。薄膜トランジスタＴＢのソース端子にはレベルダウン信号ＬＤが与えられている。このため、各段における薄膜トランジスタＴ５のゲート端子に与えられる電位が、本来維持されるべきＶｓｓ電位から、当該Ｖｓｓ電位よりも低いＶｂ電位に向かって変化する。このように、本実施形態では、制御期間において、薄膜トランジスタＴ５のゲート端子に与えられる電位がＶｓｓ電位よりも低い電位となる。

　垂直帰線期間が終了すると、制御信号ＣＴがハイレベルからローレベルに変化するので、薄膜トランジスタＴＢがオフ状態となる。また、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給が再開される。このとき、奇数段目については第１クロック信号ＣＫの電位がローレベル（Ｖｓｓ電位）となるので、入力端子４３の電位がローレベル（Ｖｓｓ電位）となる。一方、偶数段目については第１クロック信号ＣＫの電位がハイレベル（Ｖｄｄ電位）となるので、入力端子４３の電位がハイレベル（Ｖｄｄ電位）となる。

　＜２．３　効果＞
　本実施形態によれば、垂直帰線期間に含まれる制御期間において、入力端子４３がゲート端子に接続された薄膜トランジスタＴ５が従来よりも低いゲート電圧で駆動される。このため、薄膜トランジスタＴ５のゲートストレスが従来よりも低減される。これにより、薄膜トランジスタＴ５のしきい値変動が抑制されるので、第１ノードＮ１の電位を制御するための薄膜トランジスタＴ８がより正確に制御される。したがって、回路動作（特に通常動作期間における第１ノードＮ１の電位）の安定化を図ることができる。

　なお、本実施形態においても、薄膜トランジスタＴ２は従来よりも低いゲート電圧で駆動される。また、上述の例では、上記第１の実施形態と同様に、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給が制御期間において停止されているが、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給が制御期間において停止されない態様としても、制御期間において、薄膜トランジスタＴ５を従来よりも低いゲート電圧で駆動することができる。

　＜２．４　変形例＞
　図１４は、上記第２の実施形態の変形例におけるクロック制御回路４２０の構成を説明するための回路図である。本変形例におけるクロック制御回路４２０は、上記第１の実施形態におけるものと異なり、第１開閉スイッチ６１ａおよび第２開閉スイッチ６１ｂにより構成されている。第１開閉スイッチ６１ａについては、一端には第１ゲートクロック信号ＧＣＫ１が与えられ、他端はシフトレジスタ４１０内の各双安定回路に接続されている。第２開閉スイッチ６１ｂについては、一端には第２ゲートクロック信号ＧＣＫ２が与えられ、他端はシフトレジスタ４１０内の各双安定回路に接続されている。第１開閉スイッチ６１ａおよび第２開閉スイッチ６１ｂの開閉動作は制御信号ＣＴにより制御されている。第１開閉スイッチ６１ａおよび第２開閉スイッチ６１ｂは、制御信号ＣＴの電位がオフレベルのときに閉じ、オンレベルのときに開くように制御される。

　以上のような構成により、制御期間にのみ、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給が停止されると共に、各双安定回路における入力端子４３および４４が開放される（ハイインピーダンス状態となる）。このため、制御期間において、各段における薄膜トランジスタＴ５のゲート端子に与えられる電位が、本来維持されるべきＶｓｓ電位から、当該Ｖｓｓ電位よりもＶｂ電位に確実に変化する。これにより、垂直帰線期間に含まれる制御期間において、入力端子４３がゲート端子に接続された薄膜トランジスタＴ５がより確実に、従来よりも低いゲート電圧で駆動される。したがって、薄膜トランジスタＴ５のゲートストレスがより確実に、従来よりも低減されるので、薄膜トランジスタＴ５のしきい値変動がより確実に抑制される。また、本変形例によれば、上記第２の実施形態よりも消費電力を低減することができる。

　＜３．第３の実施形態＞
　＜３．１　双安定回路の構成＞
　図１５は、本発明の第３の実施形態における双安定回路の構成を説明するための回路図である。なお、液晶表示装置の全体構成および動作と、ゲートドライバ４００の構成および書き込み期間における動作とについては、本実施形態は上記第１の実施形態と同様であるのでこれらの説明を省略する。図１５に示すように、本実施形態における双安定回路内には、薄膜トランジスタＴＣがさらに設けられている。

　薄膜トランジスタＴＣについては、ゲート端子が入力端子４８に接続され、ドレイン端子が薄膜トランジスタＴ３のゲート端子およびドレイン端子（入力端子４４）に接続され、ソース端子が入力端子４９に接続されている。この薄膜トランジスタＴＣは、制御信号ＣＴの電位がハイレベルとなっているときに、薄膜トランジスタＴ３のゲート端子およびドレイン端子（入力端子４４）の電位を、Ｖｓｓ電位よりも低い後述のＶｂ電位に向けて変化させる。本実施形態においては、この薄膜トランジスタＴ１０によって第２クロックレベルダウン用スイッチング素子が実現されている。

　＜３．２　垂直帰線期間におけるゲートドライバの動作＞
　垂直帰線期間において制御信号ＣＴがローレベルからハイレベルに変化すると（制御期間になると）、図１５に示す薄膜トランジスタＴＣがオン状態となると共に、上述のように入力端子４４が開放される。この薄膜トランジスタＴＣのソース端子にはレベルダウン信号ＬＤが与えられている。このため、各段における薄膜トランジスタＴ３のゲート端子に与えられる電位が、本来維持されるべきＶｓｓ電位から、当該Ｖｓｓ電位よりも低いＶｂ電位に向かって変化する。このように、本実施形態では、制御期間において、薄膜トランジスタＴ３のゲート端子に与えられる電位がＶｓｓ電位よりも低い電位となる。

　垂直帰線期間が終了すると、制御信号ＣＴがハイレベルからローレベルに変化するので、薄膜トランジスタＴＣがオフ状態となる。また、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給が再開される。このとき、奇数段目については第２クロック信号ＣＫＢの電位がハイレベル（Ｖｄｄ電位）となるので、入力端子４４の電位がハイレベル（Ｖｄｄ電位）となる。一方、偶数段目については第２クロック信号ＣＫＢの電位がローレベル（Ｖｓｓ電位）となるので、入力端子４４の電位がローレベル（Ｖｓｓ電位）となる。

　＜３．３　効果＞
　以上のように、本実施形態では、垂直帰線期間に含まれる制御期間において、入力端子４４がゲート端子に接続された薄膜トランジスタＴ３が従来よりも低いゲート電圧で駆動される。このため、薄膜トランジスタＴ３のゲートストレスが従来よりも低減される。これにより、薄膜トランジスタＴ３のしきい値変動が抑制されるので、第１ノードＮ１の電位を制御するための薄膜トランジスタＴ８がより正確に制御される。したがって、回路動作（特に通常動作期間における第１ノードＮ１の電位）の安定化を図ることができる。

　なお、本実施形態においても、上記第２の実施形態の変形例におけるクロック制御回路４２０を用いてもよい。この場合、垂直帰線期間に含まれる制御期間において、入力端子４４がゲート端子に接続された薄膜トランジスタＴ３がより確実に、従来よりも低いゲート電圧で駆動される。したがって、薄膜トランジスタＴ３のゲートストレスが従来よりもより確実に低減されるので、薄膜トランジスタＴ３のしきい値変動がより確実に抑制される。この場合、消費電力をさらに低減することができる。

　また、上述の例では、上記第１および第２の実施形態と同様に、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給が制御期間において停止されているが、第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給が制御期間において停止されない態様としても、制御期間において、薄膜トランジスタＴ３を従来よりも低いゲート電圧で駆動することができる。

　＜４．その他＞
　上記各実施形態では、垂直帰線期間のうちの最初の１水平走査期間以降の期間を制御期間としているが、本発明はこれに限定されるものではない。この制御期間を、垂直帰線期間のうちの最初の１水平走査期間以降の期間よりも短くしても良い。また、制御期間を、垂直帰線期間の終了時点よりも早い時点に終了させても良い。ただし、制御期間を長くするほど、薄膜トランジスタＴ２、Ｔ３、およびＴ５を従来よりも低いゲート電圧で駆動する期間が長くなるので、本発明の効果を十分に得られる。なお、例えば上記第１の実施形態において、ダミー段４０（ｍ＋１）にのみ薄膜トランジスタＴＡを設けない構成とする場合またはダミー段４０（ｍ＋１）を設けずにゲートエンドパルス信号ＧＥＰをｍ段目（最後段）４０（ｍ）のリセット端子に与える構成とする場合には、垂直帰線期間のうちの最初の１水平走査期間も制御期間に含めて良い。

　本発明における双安定回路の構成は、上記各実施形態の構成に限定されるものではなく、各素子間の接続の変更や、素子の追加・削除等種々の変更が可能である。また、上記各実施形態では、各双安定回路に２相のクロック信号が与えられる構成としているが、本発明はこれに限定されるものではない。例えば、各双安定回路に４相、８相、または１６相等のクロック信号が与えられる構成としても良い。また例えば、各双安定回路に１相のクロック信号（ただし隣り合う双安定回路では互いに位相が異なる）のみが与えられる構成としても良い。

　上記各実施形態では、ゲートドライバ４００内に１つのクロック制御回路４２０が設けられているが、本発明はこれに限定されるものではない。例えば、各双安定回路内に、上記クロック制御回路４２０に相当する回路が設けられていても良い。また、上記各実施形態では、クロック制御回路４２０により第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給の制御を行っているが、本発明はこれに限定されるものではない。例えば、上述のクロック制御回路４２０をゲートドライバ４００内に設けずに、表示制御回路２００において第１ゲートクロック信号ＧＣＫ１および第２ゲートクロック信号ＧＣＫ２のシフトレジスタ４１０への供給の制御が行われても良い。

　上記各実施形態では液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の他の表示装置にも本発明を適用することができる。また、その他、本発明の趣旨を逸脱しない範囲で上記各実施形態を種々変形して実施することができる。

　以上により、本発明によれば、走査信号の鈍りを抑制した走査信号線駆動回路、それを備えた表示装置、および走査信号の鈍りを抑制するための走査信号線の駆動方法を提供することができる。

　本発明は、走査信号線駆動回路、それを備えた表示装置、およびその走査信号線駆動回路による走査信号線の駆動方法に適用することができ、特に、モノリシック化された走査信号線駆動回路、それを備えた表示装置、およびその走査信号線駆動回路による走査信号線の駆動方法に好適である。

３１…駆動部
３２…出力部
４０（１）～４０（ｍ）…双安定回路
４０（ｍ＋１）…ダミー用双安定回路
４１～４４、４８、４９…入力端子
５１…出力端子（出力ノード）
６０ａ、６０ｂ…第１切替スイッチ、第２切替スイッチ
６１ａ、６１ｂ…第１開閉スイッチ、第２開閉スイッチ
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
４１０…シフトレジスタ
４２０…クロック制御回路
６００…表示部
Ｃ１…コンデンサ（容量素子）
Ｔ１～Ｔ９、ＴＡ～ＴＣ…薄膜トランジスタ（スイッチング素子）
Ｎ１…第１ノード
Ｎ２…第２ノード
ＧＣＫ１、ＧＣＫ２…第１ゲートクロック信号、第２ゲートクロック信号
ＧＣＫｃ１、ＧＣＫｃ２…制御後第１ゲートクロック信号、制御後第２ゲートクロック信号
ＧＳＰ…ゲートスタートパルス信号（スタートパルス信号）
ＣＴ…制御信号
ＬＤ…レベルダウン信号
ＧＥＰ…ゲートエンドパルス信号
ＣＫ…第１クロック信号
ＣＫＢ…第２クロック信号
Ｓ…セット信号
Ｒ…リセット信号
ＧＯＵＴ（１）～ＧＯＵＴ（ｍ）…走査信号
Ｖｓｓ…ローレベルの直流電源電位

Claims (15)

1. 　複数の走査信号線を周期的に駆動する走査信号線駆動回路であって、
   　互いに縦続接続された複数の双安定回路を含み、外部から入力されオンレベルとオフレベルとを周期的に繰り返すクロック信号に基づいて前記複数の双安定回路の出力信号を順次にアクティブとするシフトレジスタを備え、
   　各双安定回路は、
   　　第１ノードを有し、セット信号に基づいて該第１ノードの電位を変化させる駆動部と、
   　　前記第１ノードに接続され、前記第１ノードの電位が前記オンレベルであるときに、アクティブな前記出力信号を前記クロック信号に基づいて出力する出力部とを有し、
   　最前段の双安定回路における前記セット信号が、走査開始のタイミングでオンレベルとなるスタートパルス信号であり、
   　最前段以外の双安定回路における前記セット信号が、該双安定回路の前段の双安定回路の出力信号であり、
   　前記出力部は、前記第１ノードが制御端子に接続され、前記クロック信号が一方の導通端子に与えられ、前記出力信号を出力するための出力ノードが他方の導通端子に接続された出力制御用スイッチング素子を有し、
   　前記駆動部は、前記複数の双安定回路の出力信号の全てが非アクティブとなる垂直帰線期間のうちの所定期間である制御期間において電位が前記オンレベルとなる制御信号が制御端子に与えられ、前記第１ノードが一方の導通端子に接続され、少なくとも前記制御期間において、前記オフレベルよりも低い電位であるレベルダウン電位となるレベルダウン信号が他方の導通端子に与えられた第１ノードレベルダウン用スイッチング素子を有することを特徴とする、走査信号線駆動回路。
2. 　前記クロック信号が、互いに１水平走査期間だけ位相がずれた第１クロック信号および第２クロック信号からなり、
   　前記出力制御用スイッチング素子の前記一方の導通端子には、前記第１クロック信号が与えられ、
   　前記駆動部は、
   　　第２ノードと、
   　　前記第２ノードが制御端子に接続され、前記第１ノードが一方の導通端子に接続され、前記オフレベルの電位が他方の導通端子に与えられた第２ノードオン時第１ノードターンオフ用スイッチング素子と、
   　　前記第２クロック信号に基づいて、前記第２ノードの電位を変化させる第２ノード変動用スイッチング素子と、
   　　前記第１クロック信号が制御端子に与えられ、前記第２ノードが一方の導通端子に接続され、前記オフレベルの電位が他方の導通端子に与えられた第１クロック信号オン時第２ノードターンオフ用スイッチング素子とをさらに有することを特徴とする、請求項１に記載の走査信号線駆動回路。
3. 　前記制御期間において、前記複数の双安定回路への前記第１クロック信号および前記第２クロック信号の供給が停止することを特徴とする、請求項２に記載の走査信号線駆動回路。
4. 　前記駆動部は、前記制御信号が制御端子に与えられ、前記第２ノードが一方の導通端子に接続され、前記オフレベルの電位が他方の導通端子に与えられた制御期間第２ノードターンオフ用スイッチング素子をさらに有することを特徴とする、請求項３に記載の走査信号線駆動回路。
5. 　前記駆動部は、前記制御信号が制御端子に与えられ、前記第１クロック信号オン時第２ノードターンオフ用スイッチング素子の前記制御端子が一方の導通端子に接続され、前記レベルダウン信号が他方の導通端子に与えられた第１クロックレベルダウン用スイッチング素子をさらに有することを特徴とする、請求項２に記載の走査信号線駆動回路。
6. 　前記制御期間において、前記複数の双安定回路への前記第１クロック信号の供給が停止すると共に、前記第１クロック信号を受け取るための各双安定回路の端子がハイインピーダンス状態となることを特徴とする、請求項５に記載の走査信号線駆動回路。
7. 　前記駆動部は、前記制御信号が制御端子に与えられ、前記第２ノード変動用スイッチング素子の前記制御端子および前記一方の導通端子に、一方の導通端子が接続され、前記レベルダウン信号が他方の導通端子に与えられた第２クロックレベルダウン用スイッチング素子をさらに有することを特徴とする、請求項２に記載の走査信号線駆動回路。
8. 　前記制御期間において、前記複数の双安定回路への前記第２クロック信号の供給が停止すると共に、前記第２クロック信号を受け取るための各双安定回路の端子がハイインピーダンス状態となることを特徴とする、請求項７に記載の走査信号線駆動回路。
9. 　前記駆動部は、前記セット信号に基づいて、前記第１ノードの電位を前記オンレベルに向けて変化させる第１ノードターンオン用スイッチング素子をさらに有することを特徴とする、請求項１に記載の走査信号線駆動回路。
10. 　前記駆動部は、前記第１ノードが制御端子に接続され、前記第２ノードが一方の導通端子に接続され、前記オフレベルの電位が他方の導通端子に与えられたセット時第２ノードターンオフ用スイッチング素子をさらに有することを特徴とする、請求項１に記載の走査信号線駆動回路。
11. 　前記出力部は、前記出力制御用スイッチング素子の制御端子が一端に接続され、前記出力ノードが他端に接続された容量素子をさらに有することを特徴とする、請求項１に記載の走査信号線駆動回路。
12. 　前記駆動部は、該駆動部を有する双安定回路の後段の双安定回路の出力信号であるリセット信号が制御端子に与えられ、前記第１ノードが一方の導通端子に接続され、前記オフレベルの電位が他方の導通端子に与えられたリセット時第１ノードターンオフ用スイッチング素子をさらに有し、
    　前記出力部は、前記リセット信号が制御端子に与えられ、前記出力ノードが一方の導通端子に接続され、前記オフレベルの電位が他方の導通端子に与えられた出力ノードターンオフ用スイッチング素子をさらに有することを特徴とする、請求項１に記載の走査信号線駆動回路。
13. 　複数の走査信号線が配置された表示部と、
    　前記複数の走査信号線を周期的に駆動する走査信号線駆動回路と
    　前記走査信号線駆動回路に、オンレベルとオフレベルとを周期的に繰り返すクロック信号を供給する表示制御回路とを備え、
    　前記走査信号線駆動回路は、互いに縦続接続された複数の双安定回路を有し、前記クロック信号に基づいて前記複数の双安定回路の出力信号を順次にアクティブとするシフトレジスタを含み、
    　各双安定回路は、
    　　第１ノードを有し、セット信号に基づいて該第１ノードの電位を変化させる駆動部と、
    　　前記第１ノードに接続され、前記第１ノードの電位が前記オンレベルであるときに、アクティブな前記出力信号を前記クロック信号に基づいて出力する出力部とを有し、
    　最前段の双安定回路における前記セット信号が、各垂直走査期間の開始のタイミングでオンレベルとなるスタートパルス信号であり、
    　最前段以外の双安定回路における前記セット信号が、該双安定回路の前段の双安定回路の出力信号であり、
    　前記出力部は、前記第１ノードが制御端子に接続され、前記クロック信号が一方の導通端子に与えられ、前記出力信号を出力するための出力ノードが他方の導通端子に接続された出力制御用スイッチング素子を有し、
    　前記駆動部は、前記複数の双安定回路の出力信号の全てが非アクティブとなる垂直帰線期間のうちの所定期間である制御期間において電位が前記オンレベルとなる制御信号が制御端子に与えられ、前記第１ノードが一方の導通端子に接続され、少なくとも前記制御期間において、前記オフレベルよりも低い電位であるレベルダウン電位となるレベルダウン信号が他方の導通端子に与えられた第１ノードレベルダウン用スイッチング素子を有することを特徴とする、表示装置。
14. 　前記表示部と前記走査信号線駆動回路とが一体的に形成されていることを特徴とする、請求項１３に記載の表示装置。
15. 　互いに縦続接続された複数の双安定回路を含み、外部から入力されオンレベルとオフレベルとを周期的に繰り返すクロック信号に基づいて前記複数の双安定回路の出力信号を順次にアクティブとするシフトレジスタを備えた走査信号線駆動回路による、複数の走査信号線の駆動方法であって、
    　各双安定回路が受け取ったセット信号に基づいて、各双安定回路が有する第１ノードの電位を変化させるステップと、
    　前記第１ノードの電位が前記オンレベルであるときに、アクティブな前記出力信号を前記クロック信号に基づいて出力するステップとを備え、
    　各双安定回路は、前記第１ノードが制御端子に接続され、前記クロック信号が一方の導通端子に与えられ、前記出力信号を出力するための出力ノードが他方の導通端子に接続された出力制御用スイッチング素子を有し、
    　最前段の双安定回路が受け取る前記セット信号が、走査開始のタイミングでオンレベルとなるスタートパルス信号であり、
    　最前段以外の双安定回路が受け取る前記セット信号が、該双安定回路の前段の双安定回路の出力信号であり、
    　前記第１ノードの電位を変化させるステップは、少なくとも、前記複数の双安定回路の出力信号の全てが非アクティブとなる垂直帰線期間のうちの所定期間である制御期間において、前記第１ノードの電位を前記オフレベルよりも低い電位であるレベルダウン電位とするステップを含むことを特徴とする、駆動方法。

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