WO2012111379A1 - 半導体デバイスおよびその製造方法 - Google Patents

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iii nitride
nitride semiconductor
substrate
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孝史 京野
邦亮 石原
昭広 八郷
喬久 吉田
上野　昌紀
木山　誠
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Sumitomo Electric Industries Ltd
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a vertical semiconductor device having high characteristics and a manufacturing method thereof.
  • Vertical semiconductor devices are characterized by easy packaging and high area efficiency for both light-emitting devices and electronic devices.
  • a method for manufacturing a vertical semiconductor device having such characteristics a method has been proposed in which a semiconductor layer grown on a base substrate is replaced with a support substrate different from the base substrate.
  • Patent Document 1 discloses an uneven pattern on the surface of a semiconductor layer (the surface of an n-type semiconductor layer) after the base substrate is removed from a semiconductor layer grown on the base substrate. Disclosing to enhance light extraction of a semiconductor device by forming.
  • Patent Document 2 discloses that an etching stop layer is interposed on an underlying substrate to grow a semiconductor layer, and the etching of the semiconductor layer after the underlying substrate is removed is performed on the etching stopping layer. It is disclosed that the contact characteristic of the n-side electrode is improved by reducing the damage of the semiconductor layer (n-type semiconductor layer) by stopping at n.
  • Patent Document 3 discloses a method of performing laser lift-off of a support substrate by attaching a group III nitride semiconductor layer to a support substrate via a buffer layer and then etching away the buffer layer. Disclose ease.
  • Each light-emitting device is a p-down type light-emitting device in which a p-type semiconductor layer of a semiconductor layer is bonded to a support substrate, and the base substrate is separated from the n-type semiconductor layer. The layer deteriorates and its surface becomes rough. Therefore, in the methods disclosed in Patent Document 1 to Patent Document 3 described above, it is difficult to bond the support substrate to the n-type semiconductor layer having a rough surface. Therefore, the n-type semiconductor layer is bonded to the support substrate. However, it is difficult to manufacture the n-down type semiconductor device.
  • an n-type GaN layer is grown on the semiconductor layer because an etching stop layer having a unique property is interposed between the base substrate and the semiconductor layer.
  • the crystallinity of the active layer and the p-type GaN layer is lowered, so that the characteristics of the semiconductor device are deteriorated.
  • An object of the present invention is to solve the above problems and provide an n-down type semiconductor device having a semiconductor layer with high bonding property to a supporting substrate and high crystallinity.
  • a semiconductor device includes a support substrate, a conductive layer disposed on the support substrate, and at least one group III nitride semiconductor layer disposed on the conductive layer, and includes a group III nitride semiconductor.
  • the adjacent III-nitride semiconductor layer adjacent to the conductive layer has n-type conductivity, a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less, and an oxygen concentration of 5 ⁇ 10 18 cm ⁇ . 3 or less.
  • the oxygen concentration of the group III nitride semiconductor layer adjacent to the conductive layer can be 5 ⁇ 10 17 cm ⁇ 3 or less.
  • the group III nitride semiconductor layer adjacent to the conductive layer may contain Al as a group III element constituting the group III nitride.
  • a step of preparing a first composite substrate in which a first group III nitride semiconductor layer is bonded to a base substrate, and a first composite substrate A step of growing at least one second group III nitride semiconductor layer on the first group III nitride semiconductor layer, a temporary support substrate being bonded to the second group III nitride semiconductor layer, and a second step.
  • Nitride semiconductor layer adjacent to conductive layer adjacent to conductive layer Group II nitride semiconductor layer has an n-type conductivity, dislocation density of 1 ⁇ 10 7 cm -2 or less, the oxygen concentration is 5 ⁇ 10 17 cm -3 or less.
  • an n-down type semiconductor device having a semiconductor layer with high bonding property to a supporting substrate and high crystallinity.
  • a semiconductor device 5 includes a support substrate 60, a conductive layer 50 disposed on the support substrate 60, and at least one layer disposed on the conductive layer 50.
  • the group III nitride semiconductor layer 200 includes a group III nitride semiconductor layer 200, and the group III nitride semiconductor layer 200 c adjacent to the conductive layer 50 in the group III nitride semiconductor layer 200 has n-type conductivity and a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less, and oxygen concentration is 5 ⁇ 10 18 cm ⁇ 3 or less.
  • the semiconductor device 5 of this embodiment is an n-down type semiconductor device because the conductive layer adjacent group III nitride semiconductor layer 200c is n-type conductive, and has a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less and Since the oxygen concentration is 5 ⁇ 10 18 cm ⁇ 3 or less, the crystallinity is high. Therefore, the group III nitride semiconductor layer 200 including the group III nitride semiconductor layer 200c adjacent to the conductive layer has high crystallinity, and the support substrate 60 Excellent bondability.
  • the support substrate 60 in the semiconductor device 5 of the present embodiment is not particularly limited as long as it is suitable for supporting the group III nitride semiconductor layer 200 of the semiconductor device 5, but sapphire is used from the viewpoint of high light transmittance.
  • a support substrate, a spinel support substrate, and the like are preferable.
  • a Si support substrate, a group III nitride support substrate, and the like are preferable, and a thermal expansion coefficient that is the same as or close to that of the group III nitride semiconductor layer 200
  • a group III nitride support substrate, a SiC support substrate, and the like are preferable.
  • the support substrate 60 may be single crystal or polycrystal.
  • a surface conductive layer 65 may be formed on the surface of the support substrate 60 from the viewpoint of increasing the bonding strength between the support substrate 60 and the conductive layer 50 described later.
  • the chemical composition of the surface conductive layer 65 and the conductive layer 50 described later are the same or similar.
  • the conductive layer 50 in the semiconductor device 5 of the present embodiment is not particularly limited as long as it can be an electrode of the semiconductor device 5, but from the viewpoint of reducing contact resistance, a metal layer such as an Al layer, a W layer, an Hf layer, When it is desired to have translucency, a conductive oxide layer such as an ITO (indium tin oxide) layer or a ZnO (zinc oxide) layer is preferable. Furthermore, a metal layer of Ti and / or Au may be included to improve adhesion and / or to form a pad electrode.
  • Group III nitride semiconductor layer At least one group III nitride semiconductor layer 200 in the semiconductor device 5 of the present embodiment is formed so as to exhibit the function of the semiconductor device 5.
  • the group III nitride semiconductor layer 200 can include, for example, an n + type semiconductor layer, an n ⁇ type semiconductor layer, and the like.
  • the group III nitride semiconductor layer 200 can include, for example, a light emitting layer, an electron block layer, a contact layer, and the like.
  • the group III nitride semiconductor layer 200c adjacent to the conductive layer 50 in the group III nitride semiconductor layer 200 has n-type conductivity and a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less.
  • the oxygen concentration is 5 ⁇ 10 18 cm ⁇ 3 or less.
  • the semiconductor device 5 is an n-down type semiconductor device.
  • the conductive layer adjacent group III nitride semiconductor layer 200c has high crystallinity such as a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less and an oxygen concentration of 5 ⁇ 10 18 cm ⁇ 3 or less.
  • the group III nitride semiconductor layer 200 including the oxide semiconductor layer 200c has high crystallinity.
  • the conductive layer adjacent group III nitride semiconductor layer 200c has high flatness of the surface bonded to the conductive layer 50, the bonding property to the conductive layer 50 is good.
  • the highly crystalline conductive layer adjacent group III nitride semiconductor layer 200c having a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less and an oxygen concentration of 5 ⁇ 10 18 cm ⁇ 3 or less is used for forming the group III nitride It cannot be obtained by interposing a buffer layer on a base substrate whose chemical composition is not identical or approximate, and growing it on the base substrate. This is because when a buffer layer is formed on the base substrate and a group III nitride semiconductor layer is grown thereon, three-dimensional growth (non-planar growth, for example, a main surface and a facet is formed at the initial stage of the growth.
  • the group III nitride semiconductor layer 200c adjacent to the conductive layer needs to be formed using a group III nitride semiconductor substrate having a density of 1 ⁇ 10 7 cm ⁇ 2 or less and an oxygen concentration of 5 ⁇ 10 18 cm ⁇ 3 or less.
  • the oxygen concentration of the group III nitride semiconductor layer 200c adjacent to the conductive layer is 5 ⁇ 10 17 cm ⁇ . 3 or less is preferable.
  • the conductive layer adjacent group III nitride semiconductor layer 200c having an oxygen concentration of 5 ⁇ 10 17 cm ⁇ 3 or less is directly grown on a base substrate having the same or similar chemical composition as the group III nitride forming the conductive layer. This is difficult, and can be suitably obtained by further growing on the group III nitride semiconductor layer grown on such a base substrate. Further, as the oxygen concentration of the group III nitride semiconductor layer is lower, the degree of two-dimensional growth (planar growth, for example, growth with the main surface as the crystal growth surface; the same applies hereinafter) rather than three-dimensional growth. For this reason, the crystallinity in the vicinity of joining with the conductive layer 50 and the flatness of the surface are increased, and uniform and good ohmic characteristics can be easily obtained in a plane parallel to the main surface.
  • the group III nitride semiconductor layer 200c adjacent to the conductive layer preferably contains Al as a group III element constituting the group III nitride from the viewpoint of suppressing damage due to etching or the like during manufacturing. Damage can be reduced due to the fact that the Al—N bond is stronger than the Ga—N bond.
  • the method for manufacturing semiconductor device 5 which is another embodiment of the present invention, includes a first composite in which first group III nitride semiconductor layer 210 is bonded to base substrate 10.
  • the temporary support substrate 40 is bonded to the second group III nitride semiconductor layer 220, and the second composite substrate 2 (C in FIGS. 2 to 3 and 6), a step of removing the base substrate 10 from the second composite substrate 2 ((D) in FIGS. 2 to 3 and 6), a first III Conductive layer 50 is formed on group nitride semiconductor layer 210 2 (E in FIG. 2, (F) in FIGS. 3 and 6) and a step of bonding the support substrate 60 to the conductive layer 50 to form the third composite substrate 3 (FIG. 2F, FIG. 3 and 6 (G)) and a step of removing the temporary support substrate 40 from the third composite substrate 3 ((G) in FIG. 2, (H) in FIGS.
  • the first group III nitride semiconductor layer 210 has n-type conductivity, a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less, and an oxygen concentration of 5 ⁇ 10 18 cm ⁇ 3 or less. It is.
  • the first group III nitride semiconductor layer 210 has n-type conductivity, a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less, and an oxygen concentration of 5 ⁇ 10 18. Since it is equal to or less than cm ⁇ 3 , at least one second group III nitride semiconductor layer 220 having high crystallinity can be grown on the first group III nitride semiconductor layer 210 and the first group III nitride semiconductor layer 210 can be grown.
  • the planarity of the surface of the first group III nitride semiconductor layer 210 after removing the base substrate 10 from the group nitride semiconductor layer 210 is increased, and the first group III nitride semiconductor layer 210 and the conductive layer 50 are joined. Sexuality can be increased.
  • Step of preparing the first composite substrate Referring to (A) in FIGS. 2 to 3 and 6, the step of preparing first composite substrates 1 A and 1 B is not particularly limited, but base substrate 10 and first group III nitride semiconductor layer 210 are not limited. 7 and 8 are preferably included from the viewpoint of improving the bonding property with each other and facilitating the separation of the two.
  • the process of preparing the first composite substrate 1A will be described below.
  • the base substrate 10 is not particularly limited, but the first group III nitride is used when the second group III nitride semiconductor layer 220 is grown on the first group III nitride semiconductor layer 210 in a later step.
  • the base substrate 10 is peeled off by laser lift-off, the base substrate 10 is used so that the laser passes through the base substrate 10 and is absorbed by the first group III nitride semiconductor layer 210.
  • the base substrate 10 is peeled off by laser lift-off, the base substrate 10 is used so that the laser passes through the base substrate 10 and is absorbed by the first group III nitride semiconductor layer 210.
  • the method for forming the SiO 2 layers 12a and 12b is not particularly limited, and a plasma CVD (chemical vapor deposition) method, a sputtering method, a vacuum evaporation method, and the like are preferable.
  • a sub-process of bonding the SiO 2 layer 12a formed on the base substrate 10 and the SiO 2 layer 12b formed on the group III nitride semiconductor substrate 20 is included.
  • the two SiO 2 layers 12 a and 12 b are integrated into the SiO 2 layer 12.
  • the method of bonding is not particularly limited, and the surfaces of the surfaces to be bonded are cleaned and bonded directly, and then the temperature is raised to 700 ° C. to 1000 ° C. for bonding, and a metal film is formed and contacted.
  • An alloy bonding method in which the metal of the metal film is alloyed by raising the temperature while being heated, and a surface activation method in which the bonding surface is activated and bonded by plasma or ions are preferably used.
  • first composite substrate 1B With reference to FIG. 8, the process of preparing the 1st composite substrate 1B is demonstrated below.
  • FIG. 8A a sub-process for sequentially forming first SiO 2 layer 14, amorphous Si layer 16 and second SiO 2 layer 18a on base substrate 10, and a group III nitride semiconductor Forming a second SiO 2 layer 18b on one main surface of the substrate 20 and then implanting ions from the main surface into the surface P having a certain depth to embrittle the region of the surface P; including.
  • the base substrate 10 is not particularly limited, but the first group III nitride is used when the second group III nitride semiconductor layer 220 is grown on the first group III nitride semiconductor layer 210 in a later step. From the viewpoint of preventing cracks from occurring in the semiconductor layer 210, it is preferable to use a group III nitride base substrate having the same or similar chemical composition as the first group III nitride semiconductor layer 210.
  • the method for forming the first SiO 2 layer 14, the amorphous Si layer 16, and the second SiO 2 layers 18a and 18b is not particularly limited, and a plasma CVD (chemical vapor deposition) method, a sputtering method, or a vacuum evaporation method is used. The method etc. are mentioned suitably.
  • the two second SiO 2 layers 18 a and 18 b are integrated into the second SiO 2 layer 18.
  • the method of bonding is not particularly limited, and the surfaces of the surfaces to be bonded are cleaned and bonded directly, and then the temperature is raised to 700 ° C. to 1000 ° C. for bonding, and a metal film is formed and contacted.
  • An alloy bonding method in which the metal of the metal film is alloyed by raising the temperature while being heated, and a surface activation method in which the bonding surface is activated and bonded by plasma or ions are preferably used.
  • base substrate 10 and group III nitride semiconductor are interposed with first SiO 2 layer 14, amorphous Si layer 16 and second SiO 2 layer 18 interposed therebetween.
  • first SiO 2 layer 14 amorphous Si layer 16 and second SiO 2 layer 18 interposed therebetween.
  • first group III nitride semiconductor layer 210 and the remaining portion of the group III nitride semiconductor substrate 20 are left on the surface P embrittled by ion implantation.
  • the first group III nitride semiconductor substrate 21 is separated from the first group III nitride semiconductor substrate 21 with the first SiO 2 layer 14, the amorphous Si layer 16 and the second SiO 2 layer 18 interposed on the base substrate 10.
  • a first composite substrate 1B to which the physical semiconductor layer 210 is bonded is obtained.
  • the first group III nitride semiconductor layer 210 in the first composite substrates 1A and 1B has n-type conductivity, a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less, and an oxygen concentration of 5 ⁇ 10 18 cm -3 or less Since the first group III nitride semiconductor layer 210 has n-type conductivity, it is easy to manufacture an n-down type semiconductor device in which the n-type semiconductor layer is bonded to the support substrate. Since the first group III nitride semiconductor layer 210 has a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less and an oxygen concentration of 5 ⁇ 10 18 cm ⁇ 3 or less, it has at least high crystallinity thereon.
  • One second group III-nitride semiconductor layer 220 can be grown.
  • the first group III nitride semiconductor layer 210 with high crystallinity having a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less and an oxygen concentration of 5 ⁇ 10 18 cm ⁇ 3 or less is used for forming the group III nitride forming the same. It cannot be obtained by a method in which a buffer layer is interposed on a base substrate whose chemical composition is not the same or approximate, and the buffer layer is grown thereon. This is because when a buffer layer is formed on the base substrate and a group III nitride semiconductor layer is grown thereon, three-dimensional growth occurs at the initial stage of growth, so that the group III nitride semiconductor layer to be grown is grown.
  • the group III nitride crystal semiconductor layer becomes more dominant from three-dimensional growth to two-dimensional growth as the growth proceeds, so that the dislocation density and the oxygen concentration decrease in the middle and later stages of the growth. Therefore, dislocation density cut out from a group III nitride semiconductor ingot grown using another base substrate (for example, a base substrate having the same or similar chemical composition as the group III nitride to be formed, although there is no particular limitation).
  • the growth method includes at least 1 layer on the first group III nitride semiconductor layer 210.
  • the method is not particularly limited as long as the second group III nitride semiconductor layer 220 can be epitaxially grown.
  • the MOVPE (organic metal vapor phase epitaxy) method, the HVPE (hydride vapor phase epitaxy) method, the MBE (molecular beam) Preferred examples include a gas phase method such as a growth method and a sublimation method, a liquid phase method such as a flux method, and a high nitrogen pressure solution method.
  • the second group III nitride semiconductor layer 220 obtained in the growth process of the second group III nitride semiconductor layer 220 has a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less and an oxygen concentration of 5 ⁇ 10 18 cm ⁇ 3. Since it is epitaxially grown on the following first group III nitride semiconductor layer 210 with high crystallinity, it has high crystallinity.
  • Electrode formation process After the growth step of the second group III nitride semiconductor layer 220, a step of forming the electrode 30 on the outermost layer of the second group III nitride semiconductor layer 220 (electrode formation step) can be included.
  • the method of bonding the second group III nitride semiconductor layer 220 and the temporary support substrate 40 in the step of forming the second composite substrate 220 is as follows.
  • the group III nitride semiconductor layer 220 can be sufficiently supported by the temporary support substrate 40 and can be easily removed from the second group III nitride semiconductor layer 220 in a later step.
  • the second group III nitride semiconductor layer 220 and the temporary support substrate 40 are used. Can be securely bonded together.
  • the temporary support substrate 40 is not particularly limited as long as it can sufficiently support the second group III nitride semiconductor layer 220.
  • the sapphire temporary support substrate, the Si temporary support substrate, and the group III nitride are not limited.
  • a semiconductor temporary support substrate and the like are preferable.
  • the second composite substrate 2 is obtained by bonding the temporary support substrate 40 to the second group III nitride semiconductor layer 220.
  • the method of removing the base substrate 10 from the second composite substrate 2 in the base substrate 10 removal step is not particularly limited, but the efficiency From the standpoint of removal, a laser lift-off method is preferable.
  • the laser lift method refers to a method of separating a part of a composite substrate by irradiating the composite substrate with a laser beam and decomposing a part of a part of layers constituting the composite substrate.
  • the type of laser light used for laser lift-off, the separation position, and the separation mechanism are different. This will be described in more detail below.
  • the second composite substrate 2 including the first composite substrate 1A includes a base substrate 10, a SiO 2 layer 12, a first group III nitride semiconductor layer 210, and a second III.
  • Group nitride semiconductor layer 220 has a stacked structure in this order. Such a structure is such that the base substrate 10 does not absorb light having a wavelength that the first and second group III nitride semiconductor layers 210 and 220 absorb, such as a sapphire base substrate, a spinel base substrate, a gallium oxide base substrate, and the like. It is suitably adopted when it is.
  • the lift-off of the base substrate 10 is as follows. To be done. From the base substrate 10 side of the second composite substrate 2, light having a wavelength that is not absorbed by the base substrate 10 and the SiO 2 layer 12 but is absorbed by the first group III nitride semiconductor layer 210, for example, having a wavelength of 355 nm THG (third harmonic) -YAG (yttrium, aluminum, garnet) laser light is irradiated. Part of the first group III nitride semiconductor layer 210 that has absorbed the THG-YAG laser light is decomposed, and the base substrate 10 and the SiO 2 layer 12 are lifted off from the first group III nitride semiconductor layer 210.
  • THG third harmonic
  • YAG yttrium, aluminum, garnet
  • the second composite substrate 2 including the first composite substrate 1B includes a base substrate 10, a first SiO 2 layer 14, an amorphous Si layer 16, a second SiO 2
  • the two layers 18, the first group III nitride semiconductor layer 210, and the second group III nitride semiconductor layer 220 are stacked in this order.
  • the base substrate 10 is a substrate that absorbs light having a wavelength that is absorbed by the first and second group III nitride semiconductor layers 210 and 220, such as a group III nitride base substrate. Adopted.
  • the base substrate The lift-off of 10 is performed as follows. From the base substrate 10 side of the second composite substrate 2, light of a wavelength that is not absorbed by the base substrate 10 and the first and second SiO 2 layers 14, 18 but is absorbed by the amorphous Si layer 16, for example, wavelength Irradiation with 532 nm SHG (second harmonic) -YAG (yttrium, aluminum, garnet) laser light is performed.
  • the SHG-YAG laser light is absorbed by the amorphous Si layer 16 and converted into heat, and a part of the base substrate 10 in contact with the first SiO layer 14 is decomposed by the heat, and the base substrate 10 is decomposed from the first SiO layer 14. 10 is lifted off.
  • the heat converted by the amorphous Si layer 16 decomposes a part of the group III nitride base substrate which is the base substrate 10 without decomposing part of the first group III nitride semiconductor layer 210.
  • the first SiO 2 layer 14 is preferably smaller in thickness than the second SiO 2 layer 18.
  • the removal of the base substrate 10 in the second composite substrate 2 including the first composite substrate 1A is performed by decomposition of a part of the first group III nitride semiconductor layer 210
  • the removal of the base substrate 10 in the second composite substrate 2 including the first composite substrate 1B is performed by partial decomposition of the base substrate 10, the high crystallinity of the first group III nitride semiconductor layer 210 is maintained. It is suitable for.
  • the second composite substrate 2 including the first composite substrate 1 ⁇ / b> B
  • the base substrate 10 is lifted off from the first SiO 2 layer 14. Therefore, the second composite substrate 2 includes the second composite substrate 1 ⁇ / b > B on the first group III nitride semiconductor layer 210.
  • the SiO 2 layer 18, the amorphous Si layer 16, and the first SiO 2 layer 14 remain.
  • the second SiO 2 layer 18, the amorphous Si layer 16 and the first Si layer 16 remaining on the first group III nitride semiconductor layer 210 are prepared for the next step.
  • the SiO 2 layer 14 is removed.
  • the method for removing these layers is not particularly limited, and preferred examples include wet etching using a hydrofluoric acid nitric acid mixed solution, dry etching such as RIE (reactive ion etching), and the like.
  • a method for forming the conductive layer 50 on the first group III nitride semiconductor layer 210 in the step of forming the conductive layer 50 includes: The method is not particularly limited as long as it is a method suitable for forming the conductive layer 50, and a sputtering method, a vacuum deposition method, and the like are preferable.
  • the conductive layer 50 is not particularly limited, but from the viewpoint of lowering the contact resistance, a metal layer such as an Al layer, a W layer, an Hf layer, or ITO (indium tin oxide) is desired to have translucency.
  • a conductive oxide layer such as a ZnO (zinc oxide) layer.
  • a metal layer of Ti and / or Au may be included for improving adhesion and / or forming a pad electrode.
  • an Al / Ti / Au layer in which a plurality of these metal layers are stacked is preferably used.
  • the method of bonding the support substrate 60 to the conductive layer 50 in the step of forming the third composite substrate 3 is not limited to the conductive layer 50.
  • a solder bonding method of bonding bonded surfaces with solder The surface of the bonding surface is cleaned and directly bonded, then heated to 700 ° C. to 1000 ° C. for bonding, the bonding surface is activated by plasma or ions, and the bonding surface is activated for bonding.
  • An activation method is preferred.
  • the support substrate 60 is not particularly limited as long as it is a substrate that can be reliably bonded to the conductive layer 50 and can sufficiently support the conductive layer 50 and the first and second group III nitride semiconductor layers 210 and 220. From the viewpoint of high transparency and light extraction efficiency, a sapphire support substrate, a spinel support substrate, etc. are preferable, and from the viewpoint of having conductivity necessary for a vertical semiconductor device, a Si support substrate, a group III nitride support substrate, etc. are preferable.
  • the support substrate 60 may be single crystal or polycrystal.
  • the surface conductive layer 65 is formed on the surface of the support substrate 60.
  • the surface conductive layer 65 of the support substrate 60 is not particularly limited, but preferably has the same or approximate chemical composition as the conductive layer 50.
  • the support substrate 60 and the surface conductive layer 65 are preferably in ohmic contact.
  • the surface conductive layer 65 is preferably an alloy layer of an Al / Ti / Au layer.
  • the third composite substrate 3 is obtained by bonding the support substrate 60 to the conductive layer 50.
  • the temporary support substrate 40 is removed from the third composite substrate 3 in the temporary support substrate 40 removal step.
  • the temporary support substrate 40 is bonded to the second group III nitride semiconductor layer 220 with the wax 42, the wax 42 is melted to temporarily support the temporary support substrate 40.
  • the substrate 40 can be removed.
  • First and second group III nitride semiconductor layers 210 and 220 are arranged as one group III nitride semiconductor layer 200, and adjacent to conductive layer III of group III nitride semiconductor layer 200 adjacent to conductive layer 50.
  • the first group III nitride semiconductor layer 210 that is the nitride semiconductor layer 200c has n-type conductivity, a dislocation density of 5 ⁇ 10 17 cm ⁇ 2 or less, and an oxygen concentration of 5 ⁇ 10 18 cm ⁇ . A semiconductor device 5 of 3 or less is obtained.
  • the first composite substrate in which first group III nitride semiconductor layer 210 is bonded to base substrate 10 is referred to. 1B is prepared ((A) in FIGS. 4 to 5), and at least one second group III nitride semiconductor layer 220 is formed on the first group III nitride semiconductor layer 210 of the first composite substrate 1B. And a step of bonding the temporary support substrate 40 to the second group III nitride semiconductor layer 220 to form the second composite substrate 2 (FIGS. 4 to 5). (C)), a step of removing the base substrate 10 from the second composite substrate 2 ((D) in FIGS.
  • Adjacent group III nitride semiconductor layer 200c has n-type conductivity, a dislocation density of 1 ⁇ 10 7 cm ⁇ 2 or less, and an oxygen concentration of 5 ⁇ 10 17 cm ⁇ 3 or less. .
  • a preparation step of the first composite substrate 1B in the method of manufacturing the semiconductor device 5 which is still another embodiment of the present invention, a second group III nitridation
  • the growth step of the physical semiconductor layer 220, the formation step of the second composite substrate 2, and the removal step of the base substrate 10 are respectively the preparation steps of the first composite substrates 1A and 1B in the manufacturing method of the semiconductor device 5 of Embodiment 2. This is the same as the growth process of the second group III nitride semiconductor layer 220, the formation process of the second composite substrate 2, and the removal process of the base substrate 10.
  • the semiconductor device manufacturing method of the present embodiment is similar to the semiconductor device manufacturing method of Embodiment 2 in the first composite substrate.
  • the first composite substrate 1A can be used instead of 1B.
  • First III-nitride semiconductor layer removal step With reference to FIGS. 4 to 5F, the method for removing the first group III nitride semiconductor layer 210 in the step of removing the first group III nitride semiconductor layer 210 is not particularly limited. Suitable examples include dry etching such as RIE.
  • the second group III nitride semiconductor layer 220 can be exposed, and the conductive layer 50 can be formed thereon.
  • the electrical connection between the second group III nitride semiconductor layer 220 and the conductive layer 50 can be made favorable.
  • the method of forming the conductive layer 50 on the second group III nitride semiconductor layer 220 in the step of forming the conductive layer 50 is suitable for forming the conductive layer 50. If it is a method, there will be no restriction
  • the conductive layer 50 is not particularly limited, but from the viewpoint of lowering the contact resistance, a metal layer such as an Al layer, a W layer, an Hf layer, or ITO (indium tin oxide) is desired to have translucency.
  • a conductive oxide layer such as a ZnO (zinc oxide) layer.
  • a metal layer of Ti and / or Au may be included for improving adhesion and / or forming a pad electrode.
  • an Al / Ti / Au layer in which a plurality of these metal layers are stacked is preferably used.
  • the conductive layer 50 is securely bonded to the conductive layer 50.
  • the method is not particularly limited as long as the method can sufficiently support the second group III nitride semiconductor layer 220.
  • a solder bonding method in which the bonding surfaces are bonded by solder, and the surfaces of the bonding surfaces are cleaned and directly bonded.
  • a direct bonding method in which the temperature is raised to 700 ° C. to 1000 ° C. after bonding and bonding is performed, and a surface activation method in which the bonding surface is activated and bonded with plasma or ions is preferable.
  • the support substrate 60 is not particularly limited as long as it is a substrate that can be reliably bonded to the conductive layer 50 and can sufficiently support the conductive layer 50 and the second group III nitride semiconductor layer 220. From the viewpoint of high efficiency, a sapphire support substrate, a spinel support substrate, and the like are preferable. From the viewpoint of having conductivity necessary for a vertical semiconductor device, a Si support substrate, a group III nitride support substrate, and the like are preferable. From the viewpoint of having a thermal expansion coefficient that is the same as or close to that of group nitride semiconductor layer 220, a group III nitride support substrate, an SiC support substrate, or the like is preferable.
  • the support substrate 60 may be single crystal or polycrystal.
  • the surface conductive layer 65 is formed on the surface of the support substrate 60.
  • the surface conductive layer 65 of the support substrate 60 is not particularly limited, but preferably has the same or approximate chemical composition as the conductive layer 50.
  • the support substrate 60 and the surface conductive layer 65 are preferably in ohmic contact.
  • the surface conductive layer 65 is preferably an alloy layer of an Al / Ti / Au layer.
  • the fourth composite substrate 4 is obtained by bonding the support substrate 60 to the conductive layer 50.
  • the method for removing the temporary support substrate 40 from the fourth composite substrate 4 in the step of removing the temporary support substrate 40 is not particularly limited.
  • the temporary support substrate 40 can be removed by melting the wax 42.
  • a second group III nitride semiconductor layer 220 is disposed as one group III nitride semiconductor layer 200, and the conductive layer 50 is included in the second group III nitride semiconductor layer 220 that is the group III nitride semiconductor layer 200.
  • Adjacent conductive layer Adjacent group III nitride semiconductor layer 200c has n-type conductivity, a dislocation density of 5 ⁇ 10 17 cm ⁇ 2 or less, and an oxygen concentration of 5 ⁇ 10 17 cm ⁇ 3 or less. Device 5 is obtained.
  • the second group III nitride semiconductor layer 220 is epitaxially grown on the first group III nitride semiconductor layer 210, and has an oxygen concentration higher than that of the first group III nitride semiconductor layer 210. Since it can be further reduced, the oxygen concentration of the group III nitride semiconductor layer 200c adjacent to the conductive layer can be 5 ⁇ 10 17 cm ⁇ 3 or less.
  • Example 1 Preparation of First Composite Substrate
  • a SiO 2 layer 12 having a thickness of 200 nm is interposed in a sapphire base substrate (base substrate 10) having a diameter of 2 inches (5.08 cm) and a thickness of 400 ⁇ m.
  • a first composite substrate 1A on which a GaN layer (first group III nitride semiconductor layer 210) having a thickness of 150 nm was bonded was prepared.
  • the GaN layer (first group III nitride semiconductor layer 210) had a dislocation density of 5 ⁇ 10 6 cm ⁇ 2 and an oxygen concentration of 2 ⁇ 10 18 cm ⁇ 3 .
  • the dislocation density was measured by the CL (cathode luminescence) method, and the oxygen concentration was measured by the SIMS (secondary ion mass spectrometry) method.
  • the first composite substrate 1A was prepared as follows. First, referring to FIG. 7A, an SiO 2 layer 12a having a thickness of 100 nm is formed by plasma CVD on a sapphire base substrate (base substrate 10) having a diameter of 2 inches (5.08 cm) and a thickness of 400 ⁇ m. Formed. Further, a 100 nm-thickness is formed by plasma CVD on one main surface of a GaN substrate (group III nitride semiconductor substrate 20) having a dislocation density of 5 ⁇ 10 6 cm ⁇ 2 and an oxygen concentration of 2 ⁇ 10 18 cm ⁇ 3 . After forming the SiO 2 layer 12b, hydrogen ions were implanted into the surface P having a depth of about 150 nm from the main surface.
  • the and the SiO 2 layer 12b formed on the sapphire base substrate SiO 2 layer 12a and the GaN substrate formed (base substrate 10) (III-nitride semiconductor substrate 20) These surfaces were cleaned by oxygen plasma treatment using a dry etching apparatus, and then superposed and bonded together by applying a pressure of 7 MPa at room temperature (25 ° C.).
  • the bonded substrate thus obtained was slowly heated from room temperature (25 ° C.) to 300 ° C. over 3 hours to increase the bonding strength at the bonding interface.
  • the two SiO 2 layers 12a and 12b were integrated to form the SiO 2 layer 12 having a thickness of 200 nm.
  • the bonded substrate was heated to 500 ° C. and stress was applied obliquely to the main surface of the substrate.
  • the GaN substrate group III nitride semiconductor substrate 20
  • the sapphire base substrate base substrate 10
  • the SiO 2 layer 12 is interposed between the SiO 2 layer 12 and the 150 nm thick GaN layer (first III).
  • a first composite substrate 1A on which the group nitride semiconductor layer 210) was bonded was obtained.
  • the first composite substrate 1A is 1050 ° C. in a mixed gas of ammonia (NH 3 ) gas and hydrogen (H 2 ) gas. For 10 minutes.
  • a thickness of 1 ⁇ m is formed as the second group III nitride semiconductor layer 220 under the condition of 1100 ° C. by the MOVPE method.
  • an n + -type GaN layer 222 having a Si concentration of 2 ⁇ 10 18 cm ⁇ 3 and an n ⁇ -type GaN layer (drift layer) 224 having a thickness of 5 ⁇ m and a Si concentration of 6 ⁇ 10 15 cm ⁇ 3 were grown sequentially.
  • an Ni layer (thickness: 50 nm) / Au layer (thickness: 500 nm) having a diameter of 200 ⁇ m is formed on the n ⁇ -type GaN layer 224 by vacuum deposition, and alloyed by annealing at 600 ° C. for 2 minutes.
  • a Schottky electrode electrode 30
  • Second Composite Substrate by Bonding Temporary Support Substrate Referring to FIG. 2C, the second group III nitride semiconductor layer 220 and electrode 30 and the sapphire temporary support substrate (temporary support substrate 40) Are bonded with a wax 42 to obtain a second composite substrate 2.
  • a THG-YAG laser beam L having a wavelength of 355 nm is irradiated from the side of the second composite substrate 2 on the sapphire underlying substrate (underlying substrate 10) side.
  • Light is absorbed by the GaN layer (first group III nitride semiconductor layer 210), and the portion of the GaN layer (first group III nitride semiconductor layer 210) near the interface with the sapphire base substrate (base substrate 10) is removed.
  • the sapphire base substrate (base substrate 10) was lifted off by the decomposition.
  • RMS (root mean square) roughness (corresponding to Rq defined in JIS B0601-2001) of the surface of the GaN layer (first group III nitride semiconductor layer 210) exposed by the lift-off described above is the same.
  • the range of 100 ⁇ m ⁇ 100 ⁇ m was measured with an AFM (atomic force microscope), it was as small as 200 nm. This is because the GaN layer (first group III nitride semiconductor layer 210) has high crystallinity, and therefore, the decomposition in the vicinity of the interface with the sapphire base substrate (base substrate 10) is uniform, and the surface It is thought that the flatness has increased.
  • an Al layer (thickness 20 nm) / Ti layer is formed on the exposed main surface of the GaN layer (first group III nitride semiconductor layer 210) by vacuum deposition.
  • An ohmic electrode (conductive layer 50) composed of (thickness 50 nm) / Au layer (thickness 500 nm) was formed.
  • sapphire temporary support substrate (temporary support substrate 40 is removed from third composite substrate 3 by melting wax 42 in third composite substrate 3. ) Is removed, and an alloy layer (surface conductive layer 65) of Al layer (thickness 20 nm) / Ti layer (thickness 50 nm) / Au layer (thickness 500 nm) is formed as the semiconductor device 5 on both main surfaces.
  • an ohmic electrode (conductive layer 50) composed of an Al layer (thickness 20 nm) / Ti layer (thickness 50 nm) / Au layer (thickness 500 nm), a GaN layer ( First group III nitride semiconductor layer 210), n + type GaN layer 222 and n ⁇ type GaN layer (drift layer) 224 (second group III nitride semiconductor layer 220), and Ni layer (thickness 50 nm) / Au layer (thickness 5 Composed of an alloy of 0 nm) Schottky electrode (electrode 30) was obtained SBD formed in this order (Schottky barrier diode).
  • a sapphire base substrate having a diameter of 2 inches (5.08 cm) and a thickness of 400 ⁇ m is thermally cleaned in a hydrogen (H 2 ) gas atmosphere at 1100 ° C. for 10 minutes. did. Thereafter, a GaN buffer layer (Group III nitride buffer layer 290) having a thickness of 25 nm is grown on the sapphire base substrate (base substrate 10) under the condition of 525 ° C. by the MOVPE method, and then under the condition of 1100 ° C.
  • H 2 hydrogen
  • n + -type GaN layer 222 having a thickness of 1 ⁇ m and a Si concentration of 2 ⁇ 10 18 cm ⁇ 3 and a thickness of 5 ⁇ m and a Si concentration of 6 ⁇ 10 15 cm on the GaN buffer layer (group III nitride buffer layer 290).
  • ⁇ 3 n ⁇ -type GaN layer (drift layer) 224 was grown sequentially.
  • the n + -type GaN layer 222 was measured in the same manner as in Example 1.
  • the dislocation density was 1 ⁇ 10 9 cm ⁇ 2 and the oxygen concentration in the vicinity of the interface with the sapphire base substrate (base substrate 10) was It was 1 ⁇ 10 19 cm ⁇ 3 .
  • the n ⁇ -type GaN layer 224 and the Schottky electrode (electrode 30) and the sapphire temporary support substrate (temporary support substrate 40) of the composite substrate 1R are implemented.
  • the composite substrate 2R was obtained by bonding with the wax 42.
  • a THG-YAG laser beam L having a wavelength of 355 nm is irradiated from the sapphire underlying substrate (underlying substrate 10) side of the composite substrate 2R in the same manner as in Example 1. Then, the laser beam was absorbed by the GaN buffer layer (group III nitride buffer layer 290) and decomposed to lift off the sapphire base substrate (base substrate 10).
  • the RMS roughness of the surface of the n + -type GaN layer 222 exposed by the lift-off was as large as 650 nm. This is because the GaN buffer layer (group III nitride buffer layer 290) and the n + -type GaN layer 222 have low crystallinity, and in addition, the oxygen concentration in the vicinity of the interface with the sapphire base substrate (base substrate 10) is low. Therefore, it is considered that the decomposition in the vicinity of the interface with the sapphire base substrate (base substrate 10) is not uniform, and the flatness of the surface is low.
  • the semiconductor device 5R is removed by removing the sapphire temporary support substrate (temporary support substrate 40) from the composite substrate 3R in the same manner as in the first embodiment.
  • the on-resistance increased because the flatness of the surface of the n + -type GaN layer 222 exposed after the lift-off of the sapphire base substrate (base substrate 10) was low, so that the ohmic electrode (conductive layer 50) and the Si support substrate (support)
  • the reason why the reverse breakdown voltage is low is considered to be due to the high dislocation density of the n + -type GaN layer 222.
  • a first SiO 2 layer 14 having a thickness of 10 nm is formed on a GaN base substrate (base substrate 10) having a diameter of 2 inches (5.08 cm) and a thickness of 400 ⁇ m.
  • the first GaN layer (first group III nitride semiconductor layer 210) having a thickness of 150 nm is bonded to the amorphous Si layer 16 having a thickness of 60 nm and the second SiO 2 layer 18 having a thickness of 230 nm.
  • a composite substrate 1B was prepared.
  • the GaN layer (first group III nitride semiconductor layer 210) had a dislocation density of 5 ⁇ 10 6 cm ⁇ 2 and an oxygen concentration of 2 ⁇ 10 18 cm ⁇ 3 .
  • the SiO 2 layer 18b was bonded to the SiO 2 layer 18b after the surfaces were cleaned by oxygen plasma treatment using a dry etching apparatus, and then superposed and pressed under a load of 7 MPa at room temperature (25 ° C.).
  • the bonded substrate thus obtained was slowly heated from room temperature (25 ° C.) to 300 ° C. over 3 hours to increase the bonding strength at the bonding interface.
  • the two second SiO 2 layers 18a and 18b were integrated to form the second SiO 2 layer 18 having a thickness of 230 nm.
  • the first composite substrate 1B is thermally cleaned, and then the first composite substrate 1B is formed.
  • the second group III nitride semiconductor layer 220 has a thickness of 1 ⁇ m and a Si concentration of 2 ⁇ 10 18 under the condition of 1100 ° C. by the MOVPE method.
  • n + -type GaN layer 222 and the thickness of cm -3 is n the Si concentration 6 ⁇ 10 15 cm -3 in the 5 [mu] m - were sequentially grown -type GaN layer (drift layer) 224.
  • a Schottky electrode (electrode 30) was formed on the n ⁇ -type GaN layer 224 in the same manner as in Example 1.
  • the second group III nitride semiconductor layer 220 and electrode 30 and sapphire temporary support are provided in the same manner as in Example 1.
  • a second composite substrate 2 was obtained by bonding the substrate (temporary support substrate 40) with wax 42.
  • the second composite substrate 2 is irradiated with SHG-YAG laser light L having a wavelength of 532 nm from the GaN undersubstrate (underlying substrate 10) side, and laser
  • the light L is absorbed by the amorphous Si layer 16 and converted into heat, and the heat is used to decompose the portion near the interface of the GaN foundation base (underlying substrate 10) with the first SiO 2 layer 14, thereby forming the GaN foundation.
  • the substrate (underlying substrate 10) was lifted off.
  • the thickness of the second SiO 2 layer 18 is sufficiently larger than the thickness of the first SiO 2 layer 14, not the GaN layer (the first group III nitride semiconductor layer 210) but the GaN base layer.
  • the substrate (underlying substrate 10) can be selectively decomposed.
  • the first SiO 2 layer 14, amorphous Si layer 16 and second SiO 2 layer 18 remaining on the GaN layer (first group III nitride semiconductor layer 210) are It removed by the wet etching by a hydrofluoric acid nitric acid mixed solution.
  • the RMS roughness of the surface of the GaN layer (first group III nitride semiconductor layer 210) exposed by the lift-off was measured in the same manner as in Example 1, and was as extremely small as 40 nm. This is because the GaN layer (first group III nitride semiconductor layer 210) has high crystallinity, and its surface is exposed by etching without being decomposed during the lift-off described above. For this reason, it is considered that the flatness of the surface has increased.
  • the sapphire temporary support substrate (temporary support substrate 40) is removed from the third composite substrate 3 in the same manner as in Example 1,
  • an ohmic electrode composed of an Al layer (thickness 20 nm) / Ti layer (thickness 50 nm) / Au layer (thickness 500 nm), a GaN layer (first group III nitride) Compound semiconductor layer 210), n + -type GaN layer 222 and n ⁇ -type GaN layer (drift layer) 224 (second group III nitride semiconductor layer 220), and Ni layer (thickness 50 nm) / Au layer (thickness) 500nm) alloy Yottoki electrode (electrode 30) was obtained SBD formed in this order (Schottky barrier diode).
  • the obtained SBD (semiconductor device 5) was evaluated for its IV characteristics in the same manner as in Example 1.
  • the reverse breakdown voltage at an on-resistance of 1.2 m ⁇ cm 2 and a current density of 1 ⁇ 10 ⁇ 3 A / cm 2 was obtained .
  • the GaN base substrate (base substrate 10) is lifted off by partially decomposing the GaN base substrate (base substrate 10), not the GaN layer (first group III nitride semiconductor layer 210).
  • Example 3 From preparation of first composite substrate to removal of base substrate Referring to FIGS. 4A to 4E, a first composite substrate 1B is prepared in the same manner as in Example 2, and a second group III is prepared. The growth of the nitride semiconductor layer 220 is grown, the temporary support substrate 40 is bonded to form the second composite substrate 2, the base substrate 10 is removed from the second composite substrate 2, and the GaN layer (first The first SiO 2 layer 14, the amorphous Si layer 16 and the second SiO 2 layer 18 remaining on the first group III nitride semiconductor layer 210) are removed by wet etching using a hydrofluoric acid nitric acid mixed solution (FIG. 4). (E)).
  • the GaN layer (first group III nitride semiconductor layer 210) was removed by RIE.
  • the exposed n + -type GaN layer 222 has a very high crystallinity such as a dislocation density of 5 ⁇ 10 6 cm ⁇ 2 and an oxygen concentration of 5 ⁇ 10 16 cm ⁇ 3, and the RMS roughness of the surface thereof is high. It was as small as 40 nm and flat.
  • the sapphire temporary support substrate (temporary support substrate 40) is removed from the fourth composite substrate 4 in the same manner as in Example 1, As a semiconductor device 5, an Si support substrate (supporting layer 65) having an Al layer (thickness 20 nm) / Ti layer (thickness 50 nm) / Au layer (thickness 500 nm) alloy layer (surface conductive layer 65) formed on both main surfaces.
  • Example 4 Preparation of First Composite Substrate With reference to FIG. 5A, a first composite substrate 1B was prepared in the same manner as in Example 2.
  • n + -type GaN layer 221 the Si concentration in the 5 [mu] m n + -type GaN layer 222 and the thickness of the Si concentration in the thickness 1 ⁇ m is 2 ⁇ 10 18 cm -3 is 6 ⁇ 10 15 cm -3 n - -type GaN layer (drift Layer) 224 was grown sequentially.
  • the n + -type Al 0.04 Ga 0.96 N layer 221 had a dislocation density of 5 ⁇ 10 6 cm ⁇ 2 and an oxygen concentration of 8 ⁇ 10 16 cm ⁇ 3 .
  • a Schottky electrode electrode 30 was formed on the n ⁇ -type GaN layer 224 in the same manner as in Example 1.
  • the temporary support substrate 40 is bonded to the second composite substrate 2 in the same manner as in the third embodiment.
  • the base substrate 10 is removed from the second composite substrate 2, and the first SiO 2 layer 14, the amorphous Si layer 16, the second SiO 2 layer 18, and the GaN layer (first group III) are formed.
  • the nitride semiconductor layer 210) is removed, an ohmic electrode (conductive layer 50) is formed on the exposed surface of the n + -type Al 0.04 Ga 0.96 N layer 221, and an Al layer (thickness) is formed on the ohmic electrode (conductive layer 50).
  • the obtained SBD (semiconductor device 5) has an Al layer (thickness 20 nm) / Ti layer (thickness 50 nm) / Au layer (thickness 500 nm) alloy layer (surface conductive layer 65) formed on both main surfaces.
  • the obtained SBD (semiconductor device 5) was evaluated for its IV characteristics in the same manner as in Example 1. As a result, the reverse breakdown voltage at an on-resistance of 1.1 m ⁇ cm 2 and a current density of 1 ⁇ 10 ⁇ 3 A / cm 2 was obtained . 400V, which is as high as the SBD of Example 3.
  • the SBD of this example has a structure in which an n + type Al 0.04 Ga 0.96 N layer 221 is inserted between the n + type GaN layer 222 and the ohmic electrode (conductive layer 50) of the SBD of Example 3.
  • Example 5 Preparation of First Composite Substrate
  • a first composite substrate 1B was prepared in the same manner as in Example 2.
  • the p-type Al 0.18 Ga 0.82 N electron blocking layer 228 and the p-type GaN contact layer 229 having a thickness of 50 nm were formed.
  • the n-type In 0.02 Ga 0.98 N buffer layer 226 and the GaN barrier layer were grown at 840 ° C.
  • the In 0.15 Ga 0.85 N well layer was grown at 780 ° C.
  • the other layers were grown at 1100 ° C.
  • a part formed on the p-type GaN contact layer 229 is formed with a 0.8 mm ⁇ 0.8 mm square outer shape constituted by a Ni layer (thickness 5 nm) / Au layer (thickness 10 nm) by vacuum deposition.
  • a Ti layer (thickness 50 nm) / Au layer (thickness) is formed by vacuum deposition so as to cover the opening of the p electrode (electrode 30) and contact the p-type GaN contact layer 229 and the p electrode (electrode 30).
  • the pad electrode 33 having a diameter of 120 ⁇ m and 500 nm) was formed.
  • the temporary support substrate 40 is bonded to the second composite substrate 2 in the same manner as in the second embodiment.
  • the base substrate 10 is removed from the second composite substrate 2, and the first SiO 2 layer 14, the amorphous Si layer 16 and the second SiO 2 layer 18 are removed, and the exposed GaN layer ( An ohmic electrode (conductive layer 50) is formed on the surface of the first group III nitride semiconductor layer 210), and an Al layer (thickness 20 nm) / Ti layer (thickness 50 nm) /
  • a third composite substrate 3 is formed by bonding together an Si support substrate (support substrate 60) on which an alloy layer (surface conductive layer 65) of an Au layer (thickness 500 nm) is formed, and the third composite substrate 3
  • the obtained LED (semiconductor device 5) has an Al layer (thickness 20 nm) / Ti layer (thickness 50 nm) / Au layer (thickness 500 nm) alloy layer (surface conductive layer 65) formed on both main surfaces.
  • an ohmic electrode composed of an Al layer (thickness 20 nm) / Ti layer (thickness 50 nm) / Au layer (thickness 500 nm), a GaN layer ( A first group III nitride semiconductor layer 210), an n-type GaN layer 225, an n-type In 0.02 Ga 0.98 N buffer layer 226, an In 0.15 Ga 0.85 N well layer and a GaN barrier layer, a triple multiple quantum well.
  • Light emitting layer 227 having (MQW) structure, p-type Al 0.18 Ga 0.82 N electron blocking layer 228 and p-type GaN contact layer 229 (second group III nitride semiconductor layer 220), p-electrode (electrode 30), and pad electrode 3 There had been formed in this order.
  • an n-type GaN layer 225 having a thickness of 5 ⁇ m, an n-type In 0.02 Ga 0.98 N buffer layer 226 having a thickness of 100 nm, and an In 0.15 Ga 0.85 having a thickness of 3 nm are formed on a sapphire base substrate by MOVPE.
  • MQW triple multiple quantum well
  • the n-type In 0.02 Ga 0.98 N buffer layer 226 and the GaN barrier layer were grown at 840 ° C.
  • the In 0.15 Ga 0.85 N well layer was grown at 780 ° C.
  • the other layers were grown at 1100 ° C.
  • a part of the p-type GaN contact layer 229 is constituted by a Ni layer (thickness 5 nm) / Au layer (thickness 10 nm) by a vacuum deposition method, and the outer shape is changed from 0.8 mm ⁇ 0.8 mm square to n.
  • a p-electrode (electrode 30) having an electrode forming region portion cut out and having an opening with a diameter of 100 ⁇ m was formed.
  • a Ti layer (thickness 50 nm) / Au layer (thickness) is formed by vacuum deposition so as to cover the opening of the p electrode (electrode 30) and contact the p-type GaN contact layer 229 and the p electrode (electrode 30).
  • the pad electrode 33 having a diameter of 120 ⁇ m and 500 nm) was formed.
  • n of the p electrode electrode 30
  • the portion corresponding to the outer peripheral region including the electrode forming region was mesa-etched by RIE to expose a part of the n-type GaN layer 225.
  • An n electrode composed of an Al layer (thickness 20 nm) / Ti layer (thickness 50 nm) / Au layer (thickness 500 nm) is formed on the exposed portion of the n-type GaN layer 225 by vacuum deposition.
  • the (electrode 70) was formed and formed into a chip having a size of 1 mm ⁇ 1 mm square (1 mm 2 ) to obtain an LED (light emitting diode) as the semiconductor device 5R.
  • the n electrode (electrode 70) is formed on the same side as the p electrode (electrode 30).
  • the light emission area of (semiconductor device 5R) is 15% smaller than the light emission area of the LED (semiconductor device 5) of Example 5.
  • the light emission area is equal to the area of the p electrode (electrode 30) where the pad electrode 33 is not formed.
  • the luminance of the LED of Example 5 was about 1.6 relative to the luminance of the LED of Comparative Example 2. It was twice as expensive.
  • the Al layer existing under the n-type GaN layer 225 works as a reflective film, and the light emitting area can be increased by the vertical device structure, and the higher the current density, the more remarkable It is considered that the decrease in the internal quantum efficiency is advantageously working.

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Abstract

　本半導体デバイス（５）は、支持基板（６０）と、支持基板（６０）上に配置された導電層（５０）と、導電層（５０）上に配置された少なくとも１層のＩＩＩ族窒化物半導体層（２００）と、を含み、ＩＩＩ族窒化物半導体層（２００）のうち導電層（５０）に隣接する導電層隣接ＩＩＩ族窒化物半導体層（２００ｃ）は、ｎ型導電性を有し、転位密度が１×１０7ｃｍ-2以下であり、酸素濃度が５×１０18ｃｍ-3以下である。これにより、結晶性の高い半導体層を有するｎ－ｄｏｗｎ型の半導体デバイスが提供される。

Description

半導体デバイスおよびその製造方法
　本発明は、半導体デバイスおよびその製造方法に関し、詳しくは、特性が高い縦型の半導体デバイスおよびその製造方法に関する。
　縦型の半導体デバイスは、発光デバイス、電子デバイスともにパッケージングが容易、面積効率が高いといった特徴がある。このような特徴を有する縦型の半導体デバイスを製造する方法として、下地基板上に成長させた半導体層を、上記下地基板とは異なる支持基板に貼り替える方法が提案されている。
　たとえば、特開２０１０－２１２７１９号公報（特許文献１）は、下地基板上に成長させた半導体層からその下地基板が除去した後の半導体層の表面（ｎ型半導体層の表面）に凹凸パターンを形成することにより、半導体デバイスの光の取り出しを高めることを開示する。
　また、特開２００７－１５８３３４号公報（特許文献２）は、下地基板上にエッチング停止層を介在させて半導体層を成長させて、下地基板が除去した後の半導体層のエッチングをこのエッチング停止層で停止させることにより、半導体層（ｎ型半導体層）の損傷を低減してｎ側電極のコンタクト特性を改善することを開示する。
　また、特開２０１０－２３２６２５号公報（特許文献３）は、緩衝層を介して支持基板にＩＩＩ族窒化物半導体層を貼り合わせた後、緩衝層をエッチング除去することにより支持基板のレーザリフトオフを容易にすることを開示する。
特開２０１０－２１２７１９号公報 特開２００７－１５８３３４号公報 特開２０１０－２３２６２５号公報
　上記の特開２０１０－２１２７１９号公報（特許文献１）、特開２００７－１５８３３４号公報（特許文献２）および特開２０１０－２３２６２５号公報（特許文献３）において開示されている方法により製造される発光デバイスは、いずれも半導体層のうちｐ型半導体層が支持基板に接合されているｐ－ｄｏｗｎ型の発光デバイスであり、ｎ型半導体層から下地基板を分離するため、かかる分離によりｎ型半導体層が劣化しその表面が粗くなる。したがって、上記の特許文献１から特許文献３までに開示されている方法では、表面の粗いｎ型半導体層に支持基板を接合することが困難であるため、ｎ型半導体層が支持基板に接合されているｎ－ｄｏｗｎ型の半導体デバイスを製造することが困難という問題点がある。
　また、上記の特許文献２に開示されている方法では、下地基板と半導体層との間に特異な性質を有するエッチング停止層を介在させているために、半導体層上に成長させるｎ型ＧａＮ層、活性層およびｐ型ＧａＮ層の結晶性が低下することにより、半導体デバイスの特性が低下するという問題点がある。
　本発明は、上記の問題点を解決して、支持基板との接合性が高く結晶性の高い半導体層を有するｎ－ｄｏｗｎ型の半導体デバイスを提供することを目的とする。
　本発明にかかる半導体デバイスは、支持基板と、支持基板上に配置された導電層と、導電層上に配置された少なくとも１層のＩＩＩ族窒化物半導体層と、を含み、ＩＩＩ族窒化物半導体層のうち導電層に隣接する導電層隣接ＩＩＩ族窒化物半導体層は、ｎ型導電性を有し、転位密度が１×１０7ｃｍ-2以下であり、酸素濃度が５×１０18ｃｍ-3以下である。
　本発明にかかる半導体デバイスにおいて、導電層隣接ＩＩＩ族窒化物半導体層の酸素濃度を５×１０17ｃｍ-3以下とすることができる。また、導電層隣接ＩＩＩ族窒化物半導体層は、ＩＩＩ族窒化物を構成するＩＩＩ族元素としてＡｌを含むことができる。
　本発明にかかる半導体デバイスの製造方法は、ある局面に従えば、下地基板に第１のＩＩＩ族窒化物半導体層が貼り合わされた第１の複合基板を準備する工程と、第１の複合基板の第１のＩＩＩ族窒化物半導体層上に少なくとも１層の第２のＩＩＩ族窒化物半導体層を成長させる工程と、第２のＩＩＩ族窒化物半導体層に仮支持基板を貼り合わせて第２の複合基板を形成する工程と、第２の複合基板から下地基板を除去する工程と、第１のＩＩＩ族窒化物半導体層上に導電層を形成する工程と、導電層に支持基板を貼り合わせて第３の複合基板を形成する工程と、第３の複合基板から仮支持基板を除去する工程と、を含み、第１のＩＩＩ族窒化物半導体層は、ｎ型導電性を有し、転位密度が１×１０7ｃｍ-2以下であり、酸素濃度が５×１０18ｃｍ-3以下である。
　本発明にかかる半導体デバイスの製造方法は、別の局面に従えば、下地基板に第１のＩＩＩ族窒化物半導体層が貼り合わされた第１の複合基板を準備する工程と、第１の複合基板の第１のＩＩＩ族窒化物半導体層上に少なくとも１層の第２のＩＩＩ族窒化物半導体層を成長させる工程と、第２のＩＩＩ族窒化物半導体層に仮支持基板を貼り合わせて第２の複合基板を形成する工程と、第２の複合基板から下地基板を除去する工程と、第１のＩＩＩ族窒化物半導体層を除去する工程と、第２のＩＩＩ族窒化物半導体層上に導電層を形成する工程と、導電層に支持基板を貼り合わせて第４の複合基板を形成する工程と、第４の複合基板から仮支持基板を除去する工程と、を含み、第２のＩＩＩ族窒化物半導体層のうち導電層に隣接する導電層隣接ＩＩＩ族窒化物半導体層は、ｎ型導電性を有し、転位密度が１×１０7ｃｍ-2以下であり、酸素濃度が５×１０17ｃｍ-3以下である。
　本発明によれば、支持基板との接合性が高く結晶性の高い半導体層を有するｎ－ｄｏｗｎ型の半導体デバイスを提供することができる。
本発明にかかる半導体デバイスの一例を示す概略断面図である。 本発明にかかる半導体デバイスの製造方法の一例を示す概略断面図である。 本発明にかかる半導体デバイスの製造方法の別の例を示す概略断面図である。 本発明にかかる半導体デバイスの製造方法のさらに別の例を示す概略断面図である。 本発明にかかる半導体デバイスの製造方法のさらに別の例を示す概略断面図である。 本発明にかかる半導体デバイスの製造方法のさらに別の例を示す概略断面図である。 本発明にかかる半導体デバイスの製造方法において用いられる第１の複合基板の製造方法の一例を示す概略断面図である。 本発明にかかる半導体デバイスの製造方法において用いられる第１の複合基板の製造方法の別の例を示す概略断面図である。 典型的な半導体デバイスの製造方法の一例を示す概略断面図である。 典型的な半導体デバイスの製造方法の別の例を示す概略断面図である。
　［半導体デバイス］
　（実施形態１）
　図１を参照して、本発明の一実施形態である半導体デバイス５は、支持基板６０と、支持基板６０上に配置された導電層５０と、導電層５０上に配置された少なくとも１層のＩＩＩ族窒化物半導体層２００とを含み、ＩＩＩ族窒化物半導体層２００のうち導電層５０に隣接する導電層隣接ＩＩＩ族窒化物半導体層２００ｃは、ｎ型導電性を有し、転位密度が１×１０7ｃｍ-2以下であり、酸素濃度が５×１０18ｃｍ-3以下である。
　本実施形態の半導体デバイス５は、導電層隣接ＩＩＩ族窒化物半導体層２００ｃがｎ型導電性であることからｎ－ｄｏｗｎ型の半導体デバイスであり、転位密度が１×１０7ｃｍ-2以下かつ酸素濃度が５×１０18ｃｍ-3以下であることから結晶性が高いため、かかる導電層隣接ＩＩＩ族窒化物半導体層２００ｃを含むＩＩＩ族窒化物半導体層２００は結晶性が高く、支持基板６０との接合性に優れる。
　（支持基板）
　本実施形態の半導体デバイス５における支持基板６０は、半導体デバイス５のＩＩＩ族窒化物半導体層２００を支持するのに適したものであれば特に制限はないが、光透過性が高い観点からはサファイア支持基板、スピネル支持基板などが好ましく、導電性である観点からはＳｉ支持基板、ＩＩＩ族窒化物支持基板などが好ましく、ＩＩＩ族窒化物半導体層２００の熱膨張係数と同一または近似する熱膨張係数を有する観点からはＩＩＩ族窒化物支持基板、ＳｉＣ支持基板などが好ましい。また、支持基板６０は単結晶でも多結晶でもよい。また、支持基板６０と後述の導電層５０との接合強度を高める観点から、支持基板６０の表面に表面導電層６５が形成されていてもよい。ここで、表面導電層６５と後述の導電層５０とは、化学組成が同一または近似していることが好ましい。
　（導電層）
　本実施形態の半導体デバイス５における導電層５０は、半導体デバイス５の電極となり得るものであれば特に制限はないが、接触抵抗を下げる観点から、Ａｌ層、Ｗ層、Ｈｆ層などの金属層、また透光性を持たせたい場合にはＩＴＯ（インジウムスズ酸化物）層、ＺｎＯ（亜鉛酸化物）層などの導電性酸化物層などが好ましい。さらに、密着性の向上のためおよび／またはパッド電極の形成のために、Ｔｉおよび／またはＡｕの金属層を含んでいてもよい。
　（ＩＩＩ族窒化物半導体層）
　本実施形態の半導体デバイス５における少なくとも１層のＩＩＩ族窒化物半導体層２００は、その半導体デバイス５の機能を発現させるように形成されている。半導体デバイス５が電子デバイスの場合は、ＩＩＩ族窒化物半導体層２００は、たとえば、ｎ+型半導体層、ｎ-型半導体層などを含むことができる。また、半導体デバイス５が発光デバイスの場合は、ＩＩＩ族窒化物半導体層２００は、たとえば、発光層、電子ブロック層、コンタクト層などを含むことができる。
　また、ＩＩＩ族窒化物半導体層２００のうち導電層５０に隣接する導電層隣接ＩＩＩ族窒化物半導体層２００ｃは、ｎ型導電性を有し、転位密度が１×１０7ｃｍ-2以下であり、酸素濃度が５×１０18ｃｍ-3以下である。導電層隣接ＩＩＩ族窒化物半導体層２００ｃがｎ型導電性を有することから、半導体デバイス５はｎ－ｄｏｗｎ型の半導体デバイスである。導電層隣接ＩＩＩ族窒化物半導体層２００ｃは、転位密度が１×１０7ｃｍ-2以下かつ酸素濃度が５×１０18ｃｍ-3以下と結晶性が高いことから、かかる導電層隣接ＩＩＩ族窒化物半導体層２００ｃを含むＩＩＩ族窒化物半導体層２００はその結晶性が高い。また、かかる導電層隣接ＩＩＩ族窒化物半導体層２００ｃは、導電層５０と接合する表面の平坦性が高いことから導電層５０との接合性がよい。
　ここで、転位密度が１×１０7ｃｍ-2以下かつ酸素濃度が５×１０18ｃｍ-3以下の結晶性の高い導電層隣接ＩＩＩ族窒化物半導体層２００ｃは、それを形成するＩＩＩ族窒化物と化学組成が同一でもなく近似でもない下地基板上にバッファ層を介在させてその上に成長させることによって得ることはできない。これは、上記の下地基板上にバッファ層を形成してその上にＩＩＩ族窒化物半導体層を成長させると、成長の初期には、３次元成長（非平面的な成長、たとえば主表面およびファセットを結晶成長表面とする成長、をいう。以下同じ。）が起こるため、成長させるＩＩＩ族窒化物半導体層は、転位密度が高くなり、また多くの酸素が取り込まれて酸素濃度が高くなるからである。このため、別の下地基板（特に制限はないが、たとえば、形成するＩＩＩ族窒化物と化学組成が同一または近似の下地基板）を用いて成長させたＩＩＩ族窒化物半導体インゴットから切り出された転位密度が１×１０7ｃｍ-2以下かつ酸素濃度が５×１０18ｃｍ-3以下のＩＩＩ族窒化物半導体基板を用いて導電層隣接ＩＩＩ族窒化物半導体層２００ｃを形成する必要がある。
　また、ＩＩＩ族窒化物半導体層２００の結晶性をより高め、また支持基板６０との接合性をより高める観点から、導電層隣接ＩＩＩ族窒化物半導体層２００ｃの酸素濃度は５×１０17ｃｍ-3以下が好ましい。
　ここで、酸素濃度が５×１０17ｃｍ-3以下の導電層隣接ＩＩＩ族窒化物半導体層２００ｃは、それを形成するＩＩＩ族窒化物と化学組成が同一または近似の下地基板上に直接成長させることは困難であり、かかる下地基板上に成長させたＩＩＩ族窒化物半導体層上にさらに成長させることにより好適に得られる。また、ＩＩＩ族窒化物半導体層は、その酸素濃度が低いほど３次元成長よりも２次元成長（平面的な成長、たとえば主表面を結晶成長面とする成長、をいう。以下同じ。）した度合いが高く、このために導電層５０と接合する近傍の結晶性や表面の平坦性が高くなり、主表面に平行な面内で均一かつ良好なオーミック特性が得られやすい。
　また、導電層隣接ＩＩＩ族窒化物半導体層２００ｃは、製造の際のエッチングなどによるダメージを抑制する観点から、ＩＩＩ族窒化物を構成するＩＩＩ族元素としてＡｌを含むことが好ましい。Ａｌ－Ｎ結合がＧａ－Ｎ結合よりも強いことに起因して、ダメージを低減することが可能になる。
　［半導体デバイスの製造方法］
　（実施形態２）
　図２～３および６を参照して、本発明の別の実施形態である半導体デバイス５の製造方法は、下地基板１０に第１のＩＩＩ族窒化物半導体層２１０が貼り合わされた第１の複合基板１Ａ，１Ｂを準備する工程（図２～３および６における（Ａ））と、第１の複合基板１Ａ，１Ｂの第１のＩＩＩ族窒化物半導体層２１０上に少なくとも１層の第２のＩＩＩ族窒化物半導体層２２０を成長させる工程（図２～３および６における（Ｂ））と、第２のＩＩＩ族窒化物半導体層２２０に仮支持基板４０を貼り合わせて第２の複合基板２を形成する工程（図２～３および６における（Ｃ））と、第２の複合基板２から下地基板１０を除去する工程（図２～３および６における（Ｄ））と、第１のＩＩＩ族窒化物半導体層２１０上に導電層５０を形成する工程（図２における（Ｅ）、図３および６における（Ｆ））と、導電層５０に支持基板６０を貼り合わせて第３の複合基板３を形成する工程（図２における（Ｆ）、図３および６における（Ｇ））と、第３の複合基板３から仮支持基板４０を除去する工程（図２における（Ｇ）、図３および６における（Ｈ））と、を含む。ここで、上記の第１のＩＩＩ族窒化物半導体層２１０は、ｎ型導電性を有し、転位密度が１×１０7ｃｍ-2以下であり、酸素濃度が５×１０18ｃｍ-3以下である。
　本実施形態の半導体デバイスの製造方法によれば、第１のＩＩＩ族窒化物半導体層２１０はｎ型導電性を有し転位密度が１×１０7ｃｍ-2以下かつ酸素濃度が５×１０18ｃｍ-3以下であるため、第１のＩＩＩ族窒化物半導体層２１０上に少なくとも１層の結晶性の高い第２のＩＩＩ族窒化物半導体層２２０を成長させることができるとともに、第１のＩＩＩ族窒化物半導体層２１０から下地基板１０を除去した後の第１のＩＩＩ族窒化物半導体層２１０の表面の平坦性が高くなり第１のＩＩＩ族窒化物半導体層２１０と導電層５０との接合性を高くすることができる。
　（第１の複合基板を準備する工程）
　図２～３および６における（Ａ）を参照して、第１の複合基板１Ａ，１Ｂを準備する工程には、特に制限はないが、下地基板１０と第１のＩＩＩ族窒化物半導体層２１０との接合性を高めるとともに両者の分離を容易にする観点から、図７および図８のそれぞれに示すサブ工程を含むことが好ましい。
　（第１の複合基板１Ａの場合）
　図７を参照して、第１の複合基板１Ａを準備する工程について、以下に説明する。まず、図７（Ａ）を参照して、下地基板１０上にＳｉＯ2層１２ａを形成するサブ工程と、ＩＩＩ族窒化物半導体基板２０の一方の主表面上にＳｉＯ2層１２ｂを形成した後、上記主表面から一定の深さの面Ｐにイオンを注入して面Ｐの領域を脆化させるサブ工程と、を含む。ここで、下地基板１０は、特に制限はないが、後工程において第１のＩＩＩ族窒化物半導体層２１０上に第２のＩＩＩ族窒化物半導体層２２０を成長させる際に第１のＩＩＩ族窒化物半導体層２１０にクラックを発生させない観点から、第１のＩＩＩ族窒化物半導体層２１０と化学組成が同一または近似のＩＩＩ族窒化物下地基板であることが好ましい。また、後工程において、下地基板１０をレーザリフトオフで剥離する場合には、レーザが下地基板１０を透過し第１のＩＩＩ族窒化物半導体層２１０で吸収されるようにするために、下地基板１０はサファイア下地基板、スピネル下地基板、酸化ガリウム下地基板などが好ましい。また、ＳｉＯ2層１２ａ，１２ｂを形成する方法は、特に制限はなく、プラズマＣＶＤ（化学気相堆積）法、スパッタ法、真空蒸着法などが好適に挙げられる。
　次に、図７（Ｂ）を参照して、下地基板１０上に形成されたＳｉＯ2層１２ａとＩＩＩ族窒化物半導体基板２０上に形成されたＳｉＯ2層１２ｂとを貼り合わせるサブ工程を含む。かかる貼り合わせにより、２つのＳｉＯ2層１２ａ，１２ｂは一体化してＳｉＯ2層１２となる。ここで、貼り合わせる方法は、特に制限はなく、貼り合わせる面の表面を洗浄して直接貼り合わせ、その後７００℃～１０００℃に昇温して接合する直接接合法、金属膜を形成し、接触させつつ昇温することで金属膜の金属を合金化させることにより接合する合金接合法、プラズマやイオンなどで貼り合わせ面を活性化させ接合する表面活性化法、などが好ましく用いられる。
　次に、図７（Ｂ）および（Ｃ）を参照して、ＳｉＯ2層１２を介在させて下地基板１０とＩＩＩ族窒化物半導体基板２０とが貼り合わされた基板に、熱および／または応力を加えることにより、ＩＩＩ族窒化物半導体基板２０をイオン注入より脆化された面Ｐにおいて第１のＩＩＩ族窒化物半導体層２１０と残りのＩＩＩ族窒化物半導体基板２１とに分離して、下地基板１０上にＳｉＯ2層１２を介在させて第１のＩＩＩ族窒化物半導体層２１０が貼り合わされた第１の複合基板１Ａが得られる。
　（第１の複合基板１Ｂの場合）
　図８を参照して、第１の複合基板１Ｂを準備する工程について、以下に説明する。まず、図８（Ａ）を参照して、下地基板１０上に第１のＳｉＯ2層１４、アモルファスＳｉ層１６および第２のＳｉＯ2層１８ａを順次形成するサブ工程と、ＩＩＩ族窒化物半導体基板２０の一方の主表面上に第２のＳｉＯ2層１８ｂを形成した後、上記主表面から一定の深さの面Ｐにイオンを注入して面Ｐの領域を脆化させるサブ工程と、を含む。ここで、下地基板１０は、特に制限はないが、後工程において第１のＩＩＩ族窒化物半導体層２１０上に第２のＩＩＩ族窒化物半導体層２２０を成長させる際に第１のＩＩＩ族窒化物半導体層２１０にクラックを発生させない観点から、第１のＩＩＩ族窒化物半導体層２１０と化学組成が同一または近似のＩＩＩ族窒化物下地基板であることが好ましい。また、第１のＳｉＯ2層１４、アモルファスＳｉ層１６および第２のＳｉＯ2層１８ａ，１８ｂを形成する方法は、特に制限はなく、プラズマＣＶＤ（化学気相堆積）法、スパッタ法、真空蒸着法などが好適に挙げられる。
　次に、図８（Ｂ）を参照して、下地基板１０上に第１のＳｉＯ2層１４、アモルファスＳｉ層１６を介在させて形成された第２のＳｉＯ2層１８ａとＩＩＩ族窒化物半導体基板２０上に形成された第２のＳｉＯ2層１８ｂとを貼り合わせるサブ工程を含む。かかる貼り合わせにより、２つの第２のＳｉＯ2層１８ａ，１８ｂは一体化して第２のＳｉＯ2層１８となる。ここで、貼り合わせる方法は、特に制限はなく、貼り合わせる面の表面を洗浄して直接貼り合わせ、その後７００℃～１０００℃に昇温して接合する直接接合法、金属膜を形成し、接触させつつ昇温することで金属膜の金属を合金化させることにより接合する合金接合法、プラズマやイオンなどで貼り合わせ面を活性化させ接合する表面活性化法、などが好ましく用いられる。
　次に、図８（Ｂ）および（Ｃ）を参照して、第１のＳｉＯ2層１４、アモルファスＳｉ層１６および第２のＳｉＯ2層１８を介在させて下地基板１０とＩＩＩ族窒化物半導体基板２０とが貼り合わされた基板に、熱および／または応力を加えることにより、ＩＩＩ族窒化物半導体基板２０をイオン注入より脆化された面Ｐにおいて第１のＩＩＩ族窒化物半導体層２１０と残りのＩＩＩ族窒化物半導体基板２１とに分離して、下地基板１０上に、第１のＳｉＯ2層１４、アモルファスＳｉ層１６および第２のＳｉＯ2層１８を介在させて第１のＩＩＩ族窒化物半導体層２１０が貼り合わされた第１の複合基板１Ｂが得られる。
　ここで、上記の第１の複合基板１Ａ，１Ｂにおける第１のＩＩＩ族窒化物半導体層２１０は、ｎ型導電性を有し、転位密度が１×１０7ｃｍ-2以下かつ酸素濃度が５×１０18ｃｍ-3以下である。第１のＩＩＩ族窒化物半導体層２１０がｎ型導電性を有するため、ｎ型半導体層が支持基板に接合されたｎ－ｄｏｗｎ型の半導体デバイスの製造が容易になる。第１のＩＩＩ族窒化物半導体層２１０は、１×１０7ｃｍ-2以下の転位密度および５×１０18ｃｍ-3以下の酸素濃度を有しているため、その上に結晶性の高い少なくとも１層の第２のＩＩＩ族窒化物半導体層２２０を成長させることができる。
　このような転位密度が１×１０7ｃｍ-2以下かつ酸素濃度が５×１０18ｃｍ-3以下の結晶性の高い第１のＩＩＩ族窒化物半導体層２１０は、それを形成するＩＩＩ族窒化物と化学組成が同一でもなく近似でもない下地基板上にバッファ層を介在させてその上に成長させる方法では得ることができない。これは、上記の下地基板上にバッファ層を形成してその上にＩＩＩ族窒化物半導体層を成長させると、成長の初期には、３次元成長が起こるため、成長させるＩＩＩ族窒化物半導体層は、転位密度が高くなり、また多くの酸素が取り込まれて酸素濃度が高くなるからである。ＩＩＩ族窒化物結晶半導体層は、一般的に、その成長が進むにつれて、３次元成長から２次元成長が優勢になるため、成長の中後期には、転位密度および酸素濃度が低減する。したがって、別の下地基板（特に制限はないが、たとえば、形成するＩＩＩ族窒化物と化学組成が同一または近似の下地基板）を用いて成長させたＩＩＩ族窒化物半導体インゴットから切り出された転位密度が１×１０7ｃｍ-2以下かつ酸素濃度が５×１０18ｃｍ-3以下のＩＩＩ族窒化物半導体基板を本実施形態の下地基板１０に貼り合わせることにより、本実施形態の第１の複合基板１Ａ，１Ｂを作製する必要がある。
　（第２のＩＩＩ族窒化物半導体の成長工程）
　図２～３および６における（Ｂ）を参照して、第２のＩＩＩ族窒化物半導体層２２０の成長工程において、その成長方法は、第１のＩＩＩ族窒化物半導体層２１０上に、少なくとも１層の第２のＩＩＩ族窒化物半導体層２２０をエピタキシャル成長させることができる方法であれば特に制限はなく、ＭＯＶＰＥ（有機金属気相成長）法、ＨＶＰＥ（ハイドライド気相成長）法、ＭＢＥ（分子線成長）法、昇華法などの気相法、フラックス法、高窒素圧溶液法などの液相法などが好適に挙げられる。
　第２のＩＩＩ族窒化物半導体層２２０の成長工程において得られる第２のＩＩＩ族窒化物半導体層２２０は、転位密度が１×１０7ｃｍ-2以下かつ酸素濃度が５×１０18ｃｍ-3以下の結晶性の高い第１のＩＩＩ族窒化物半導体層２１０上にエピタキシャル成長されたものであるため、高い結晶性を有する。
　（電極の形成工程）
　第２のＩＩＩ族窒化物半導体層２２０の成長工程の後、第２のＩＩＩ族窒化物半導体層２２０の最外層上に、電極３０を形成する工程（電極の形成工程）を含むことができる。
　（第２の複合基板の形成工程）
　図２～３および６における（Ｃ）を参照して、第２の複合基板２２０の形成工程において、第２のＩＩＩ族窒化物半導体層２２０と仮支持基板４０とを貼り合わせる方法は、第２のＩＩＩ族窒化物半導体層２２０を仮支持基板４０で十分に支持することができかつ後工程で第２のＩＩＩ族窒化物半導体層２２０から仮支持基板４０を容易に除去できる方法であれば特に制限はなく、たとえば、ワックス４２により貼り合わせる方法が好適に挙げられる。ワックス４２などを用いることにより、第２のＩＩＩ族窒化物半導体層２２０の最外層に電極３０が形成されている場合であっても、第２のＩＩＩ族窒化物半導体層２２０と仮支持基板４０とを確実に貼り合わせることができる。
　ここで、仮支持基板４０は、第２のＩＩＩ族窒化物半導体層２２０を十分に支持することができるものであれば特に制限はなく、サファイア仮支持基板、Ｓｉ仮支持基板、ＩＩＩ族窒化物半導体仮支持基板などが好適に挙げられる。
　上記のようにして、第２のＩＩＩ族窒化物半導体層２２０に仮支持基板４０を貼り合わせることにより、第２の複合基板２が得られる。
　（下地基板の除去工程）
　図２～３ならびに６における（Ｃ）および（Ｄ）を参照して、下地基板１０の除去工程において、第２の複合基板２から下地基板１０を除去する方法は、特に制限はないが、効率的に除去する観点から、レーザリフトオフ法が好ましい。レーザリフト法とは、レーザ光を複合基板に照射することにより、その複合基板を構成する一部の層の一部を分解することによりその複合基板の一部を分離する方法をいう。
　ここで、第２の複合基板２に含まれる第１の複合基板１Ａ，１Ｂの構造の違いにより、レーザリフトオフに用いられるレーザ光の種類、ならびに分離位置および分離機構が異なる。以下、より詳しく説明する。
　（第１の複合基板１Ａを含む第２の複合基板２の場合）
　図２（Ｃ）を参照して、第１の複合基板１Ａを含む第２の複合基板２は、下地基板１０、ＳｉＯ2層１２、第１のＩＩＩ族窒化物半導体層２１０および第２のＩＩＩ族窒化物半導体層２２０がこの順に積層された構造を有する。かかる構造は、下地基板１０が、第１および第２のＩＩＩ族窒化物半導体層２１０，２２０が吸収する波長の光を吸収しない基板、たとえば、サファイア下地基板、スピネル下地基板、酸化ガリウム下地基板などである場合に好適に採用される。
　図２（Ｃ）および（Ｄ）を参照して、たとえば、下地基板１０としてサファイア下地基板を含む第１の複合基板１Ａを含む上記第２の複合基板２について、下地基板１０のリフトオフは以下のように行われる。かかる第２の複合基板２の下地基板１０側から、下地基板１０およびＳｉＯ2層１２では吸収されないが、第１のＩＩＩ族窒化物半導体層２１０で吸収される波長の光、たとえば、波長３５５ｎｍのＴＨＧ（第３高調波）－ＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザ光を照射する。ＴＨＧ－ＹＡＧレーザ光を吸収した第１のＩＩＩ族窒化物半導体層２１０の一部が分解して、第１のＩＩＩ族窒化物半導体層２１０から下地基板１０およびＳｉＯ2層１２がリフトオフされる。
　（第１の複合基板１Ｂを含む第２の複合基板２の場合）
　図３および６の（Ｃ）を参照して、第１の複合基板１Ｂを含む第２の複合基板２は、下地基板１０、第１のＳｉＯ2層１４、アモルファスＳｉ層１６、第２のＳｉＯ2層１８、第１のＩＩＩ族窒化物半導体層２１０および第２のＩＩＩ族窒化物半導体層２２０がこの順に積層された構造を有する。かかる構造は、下地基板１０が、第１および第２のＩＩＩ族窒化物半導体層２１０，２２０が吸収する波長の光を吸収する基板、たとえば、ＩＩＩ族窒化物下地基板などである場合に好適に採用される。
　図３および６の（Ｃ）および（Ｄ）を参照して、たとえば、下地基板１０としてＩＩＩ族窒化物下地基板を含む第１の複合基板１Ｂを含む上記第２の複合基板２について、下地基板１０のリフトオフは以下のように行われる。かかる第２の複合基板２の下地基板１０側から、下地基板１０および第１および第２のＳｉＯ2層１４，１８では吸収されないが、アモルファスＳｉ層１６で吸収される波長の光、たとえば、波長５３２ｎｍのＳＨＧ（第２高調波）－ＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザ光を照射する。ＳＨＧ－ＹＡＧレーザ光は、アモルファスＳｉ層１６で吸収され熱に変換され、かかる熱により第１のＳｉＯ層１４に接する下地基板１０の一部が分解して、第１のＳｉＯ層１４から下地基板１０がリフトオフされる。
　ここで、アモルファスＳｉ層１６で変換された熱により、第１のＩＩＩ族窒化物半導体層２１０の一部を分解させることなく、下地基板１０であるＩＩＩ族窒化物下地基板の一部を分解させるためには、第２のＳｉＯ2層１８に比べて第１のＳｉＯ2層１４は厚さが小さいことが好ましい。
　上記に説明したように、第１の複合基板１Ａを含む第２の複合基板２における下地基板１０の除去が第１のＩＩＩ族窒化物半導体層２１０の一部の分解により行われるのに対し、第１の複合基板１Ｂを含む第２の複合基板２における下地基板１０の除去は、下地基板１０の一部分解により行われるため、第１のＩＩＩ族窒化物半導体層２１０の高い結晶性を維持するのに好適である。
　かかる第１の複合基板１Ｂを含む第２の複合基板２においては、下地基板１０は第１のＳｉＯ2層１４からリフトオフされるため、第１のＩＩＩ族窒化物半導体層２１０上に第２のＳｉＯ2層１８、アモルファスＳｉ層１６および第１のＳｉＯ2層１４が残存する。
　したがって、図３および６の（Ｅ）を参照して、次工程のために、第１のＩＩＩ族窒化物半導体層２１０上に残存する第２のＳｉＯ2層１８、アモルファスＳｉ層１６および第１のＳｉＯ2層１４を除去する。これらの層を除去する方法には、特に制限はなく、フッ酸硝酸混合溶液などを用いるウェットエッチング、ＲＩＥ（反応性イオンエッチング）などのドライエッチングなどが好適に挙げられる。
　（導電層の形成工程）
　図２の（Ｅ）ならびに図３および６の（Ｆ）を参照して、導電層５０の形成工程において、第１のＩＩＩ族窒化物半導体層２１０上に導電層５０を形成する方法には、導電層５０の形成に適した方法であれば特に制限はなく、スパッタ法、真空蒸着法などが好適に挙げられる。
　ここで、導電層５０は、特に制限はないが、接触抵抗を下げる観点から、Ａｌ層、Ｗ層、Ｈｆ層などの金属層、また透光性を持たせたい場合にはＩＴＯ（インジウムスズ酸化物）層、ＺｎＯ（亜鉛酸化物）層などの導電性酸化物層などが好ましい。さらに、密着性の向上のためおよび／またはパッド電極の形成のためにＴｉおよび／またはＡｕの金属層を含んでいてもよい。たとえば、これらの金属層を複数積層したＡｌ／Ｔｉ／Ａｕ層が好適に用いられる。
　（第３の複合基板の形成工程）
　図２の（Ｆ）ならびに図３および６の（Ｇ）を参照して、第３の複合基板３の形成工程において、導電層５０に支持基板６０を貼り合わせる方法には、導電層５０と確実に接合して導電層５０ならびに第１および第２のＩＩＩ族窒化物半導体層２１０，２２０を十分に支持できる方法であれば特に制限はなく、たとえば、貼り合わせ面をはんだにより接合するはんだ接合法、貼り合わせる面の表面を洗浄して直接貼り合わせた後７００℃～１０００℃に昇温して接合することによる直接接合法、プラズマやイオンなどで貼り合わせ面を活性化させ接合することによる表面活性化法などが好適に挙げられる。
　また、支持基板６０は、導電層５０と確実に接合して導電層５０ならびに第１および第２のＩＩＩ族窒化物半導体層２１０，２２０を十分に支持できる基板であれば特に制限はなく、光透過性および光取り出し効率が高い観点からはサファイア支持基板、スピネル支持基板などが好ましく、縦型の半導体デバイスに必要な導電性を有する観点からはＳｉ支持基板、ＩＩＩ族窒化物支持基板などが好ましく、第１および第２のＩＩＩ族窒化物半導体層２１０，２２０の熱膨張係数と同一または近似する熱膨張係数を有する観点からはＩＩＩ族窒化物支持基板、ＳｉＣ支持基板などが好ましい。また、支持基板６０は単結晶でも多結晶でもよい。
　ここで、支持基板６０は、導電層５０との接合性を高くする観点から、その表面に表面導電層６５が形成されていることが好ましい。支持基板６０の表面導電層６５は、特に制限はないが、導電層５０と化学組成が同一または近似であることが好ましい。また、縦型の半導体デバイスの場合は、支持基板６０と表面導電層６５がオーミック接合をなすことが好ましい。たとえば、導電層５０がＡｌ／Ｔｉ／Ａｕ層で支持基板６０がＳｉ支持基板のとき、表面導電層６５はＡｌ／Ｔｉ／Ａｕ層の合金層が好ましい。
　上記のようにして、導電層５０に支持基板６０を貼り合わせることにより、第３の複合基板３が得られる。
　（仮支持基板の除去工程）
　図２の（Ｆ）および（Ｇ）ならびに図３および６の（Ｇ）および（Ｈ）を参照して、仮支持基板４０の除去工程において、第３の複合基板３から仮支持基板４０を除去する方法には、特に制限はなく、たとえば、仮支持基板４０がワックス４２により第２のＩＩＩ族窒化物半導体層２２０に貼り合わされている場合には、そのワックス４２を融解させることにより、仮支持基板４０を除去することができる。
　上記のようにして、第３の複合基板３から仮支持基板４０を除去することにより、支持基板６０と、支持基板６０上に配置された導電層５０と、導電層５０上に配置された少なくとも１層のＩＩＩ族窒化物半導体層２００として第１および第２のＩＩＩ族窒化物半導体層２１０，２２０が配置され、ＩＩＩ族窒化物半導体層２００のうち導電層５０に隣接する導電層隣接ＩＩＩ族窒化物半導体層２００ｃである第１のＩＩＩ族窒化物半導体層２１０は、ｎ型導電性を有し、転位密度が５×１０17ｃｍ-2以下であり、酸素濃度が５×１０18ｃｍ-3以下である半導体デバイス５が得られる。
　（実施形態３）
　図４～５を参照して、本発明のさらに別の実施形態である半導体デバイス５の製造方法は、下地基板１０に第１のＩＩＩ族窒化物半導体層２１０が貼り合わされた第１の複合基板１Ｂを準備する工程（図４～５における（Ａ））と、第１の複合基板１Ｂの第１のＩＩＩ族窒化物半導体層２１０上に少なくとも１層の第２のＩＩＩ族窒化物半導体層２２０を成長させる工程（図４～５における（Ｂ））と、第２のＩＩＩ族窒化物半導体層２２０に仮支持基板４０を貼り合わせて第２の複合基板２を形成する工程（図４～５における（Ｃ））と、第２の複合基板２から下地基板１０を除去する工程（図４～５における（Ｄ））と、第１のＩＩＩ族窒化物半導体層２１０を除去する工程（図４～５における（Ｆ））と、第２のＩＩＩ族窒化物半導体層２２０上に導電層５０を形成する工程（図４～５における（Ｇ））と、導電層５０に支持基板６０を貼り合わせて第４の複合基板４を形成する工程（図４～５における（Ｈ））と、第４の複合基板４から仮支持基板４０を除去する工程（図４～５における（Ｉ））と、を含み、第２のＩＩＩ族窒化物半導体層２２０のうち導電層５０に隣接する導電層隣接ＩＩＩ族窒化物半導体層２００ｃは、ｎ型導電性を有し、転位密度が１×１０7ｃｍ-2以下であり、酸素濃度が５×１０17ｃｍ-3以下である。
　（第１の複合基板の準備工程から下地基板の除去工程まで）
　図４～５の（Ａ）～（Ｅ）を参照して、本発明のさらに別の実施形態である半導体デバイス５の製造方法における第１の複合基板１Ｂの準備工程、第２のＩＩＩ族窒化物半導体層２２０の成長工程、第２の複合基板２の形成工程および下地基板１０の除去工程は、それぞれ実施形態２の半導体デバイス５の製造方法における第１の複合基板１Ａ，１Ｂの準備工程、第２のＩＩＩ族窒化物半導体層２２０の成長工程、第２の複合基板２の形成工程および下地基板１０の除去工程と同様である。
　図４～５においては第１の複合基板１Ｂのみが描かれているが、本実施形態の半導体デバイスの製造方法においては、実施形態２の半導体デバイスの製造方法と同様に、第１の複合基板１Ｂに替えて第１の複合基板１Ａを用いることもできる。
　（第１のＩＩＩ族窒化物半導体層の除去工程）
　図４～５の（Ｆ）を参照して、第１のＩＩＩ族窒化物半導体層２１０の除去工程において、第１のＩＩＩ族窒化物半導体層２１０を除去する方法には、特に制限はなく、ＲＩＥなどのドライエッチングなどが好適に挙げられる。
　このように第１のＩＩＩ族窒化物半導体層２１０を除去することにより、第２のＩＩＩ族窒化物半導体層２２０を露出させて、この上に導電層５０を形成することが可能となる。イオン注入のダメージを含む第１のＩＩＩ族窒化物半導体層２１０を除去することにより、第２のＩＩＩ族窒化物半導体層２２０と導電層５０の電気的接合を好適なものにできる。
　（導電層の形成工程）
　図４～５の（Ｇ）を参照して、導電層５０の形成工程において、第２のＩＩＩ族窒化物半導体層２２０上に導電層５０を形成する方法は、導電層５０の形成に適した方法であれば特に制限はなく、スパッタ法、真空蒸着法などが好適に挙げられる。
　ここで、導電層５０は、特に制限はないが、接触抵抗を下げる観点から、Ａｌ層、Ｗ層、Ｈｆ層などの金属層、また透光性を持たせたい場合にはＩＴＯ（インジウムスズ酸化物）層、ＺｎＯ（亜鉛酸化物）層などの導電性酸化物層などが好ましい。さらに、密着性の向上のためおよび／またはパッド電極の形成のためにＴｉおよび／またはＡｕの金属層を含んでいてもよい。たとえば、これらの金属層を複数積層したＡｌ／Ｔｉ／Ａｕ層が好適に用いられる。
　（第４の複合基板の形成工程）
　図４～５の（Ｈ）を参照して、第４の複合基板４の形成工程において、導電層５０に支持基板６０を貼り合わせる方法には、導電層５０と確実に接合して導電層５０および第２のＩＩＩ族窒化物半導体層２２０を十分に支持できる方法であれば特に制限はなく、たとえば、貼り合わせ面をはんだにより接合するはんだ接合法、貼り合わせる面の表面を洗浄して直接貼り合わせた後７００℃～１０００℃に昇温して接合することによる直接接合法、プラズマやイオンなどで貼り合わせ面を活性化させ接合することによる表面活性化法などが好適に挙げられる。
　また、支持基板６０は、導電層５０と確実に接合して導電層５０および第２のＩＩＩ族窒化物半導体層２２０を十分に支持できる基板であれば特に制限はなく、光透過性および光取り出し効率が高い観点からはサファイア支持基板、スピネル支持基板などが好ましく、縦型の半導体デバイスに必要な導電性を有する観点からはＳｉ支持基板、ＩＩＩ族窒化物支持基板などが好ましく、第２のＩＩＩ族窒化物半導体層２２０の熱膨張係数と同一または近似する熱膨張係数を有する観点からはＩＩＩ族窒化物支持基板、ＳｉＣ支持基板などが好ましい。また、支持基板６０は単結晶でも多結晶でもよい。
　ここで、支持基板６０は、導電層５０との接合性を高くする観点から、その表面に表面導電層６５が形成されていることが好ましい。支持基板６０の表面導電層６５は、特に制限はないが、導電層５０と化学組成が同一または近似であることが好ましい。また、縦型の半導体デバイスの場合は、支持基板６０と表面導電層６５がオーミック接合をなすことが好ましい。たとえば、導電層５０がＡｌ／Ｔｉ／Ａｕ層で支持基板６０がＳｉ支持基板のとき、表面導電層６５はＡｌ／Ｔｉ／Ａｕ層の合金層が好ましい。
　上記のようにして、導電層５０に支持基板６０を貼り合わせることにより、第４の複合基板４が得られる。
　（仮支持基板の除去工程）
　図４～５の（Ｈ）および（Ｉ）を参照して、仮支持基板４０の除去工程において、第４の複合基板４から仮支持基板４０を除去する方法には、特に制限はなく、たとえば、仮支持基板４０がワックス４２により第２のＩＩＩ族窒化物半導体層２２０に貼り合わされている場合には、そのワックス４２を融解させることにより、仮支持基板４０を除去することができる。
　上記のようにして、第４の複合基板４から仮支持基板４０を除去することにより、支持基板６０と、支持基板６０上に配置された導電層５０と、導電層５０上に配置された少なくとも１層のＩＩＩ族窒化物半導体層２００として第２のＩＩＩ族窒化物半導体層２２０が配置され、ＩＩＩ族窒化物半導体層２００である第２のＩＩＩ族窒化物半導体層２２０のうち導電層５０に隣接する導電層隣接ＩＩＩ族窒化物半導体層２００ｃは、ｎ型導電性を有し、転位密度が５×１０17ｃｍ-2以下であり、酸素濃度が５×１０17ｃｍ-3以下である半導体デバイス５が得られる。ここで、第２のＩＩＩ族窒化物半導体層２２０は、第１のＩＩＩ族窒化物半導体層２１０上にエピタキシャル成長させたものであり、第１のＩＩＩ族窒化物半導体層２１０に比べて酸素濃度をさらに低減することができるため、導電層隣接ＩＩＩ族窒化物半導体層２００ｃの酸素濃度を５×１０17ｃｍ-3以下とすることができる。
　（実施例１）
　１．第１の複合基板の準備
　図２（Ａ）を参照して、直径２インチ（５．０８ｃｍ）で厚さ４００μｍのサファイア下地基板（下地基板１０）に厚さ２００ｎｍのＳｉＯ2層１２を介在させて厚さ１５０ｎｍのＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）が貼り合わされた第１の複合基板１Ａを準備した。ここで、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）は、転位密度が５×１０6ｃｍ-2であり、酸素濃度が２×１０18ｃｍ-3であった。転位密度はＣＬ（カソードルミネッセンス）法により測定し、酸素濃度はＳＩＭＳ（２次イオン質量分析）法より測定した。
　かかる第１の複合基板１Ａは、具体的には、以下のようにして準備された。まず、図７（Ａ）を参照して、直径２インチ（５．０８ｃｍ）で厚さ４００μｍのサファイア下地基板（下地基板１０）上に、プラズマＣＶＤ法により、厚さ１００ｎｍのＳｉＯ2層１２ａを形成した。また、転位密度が５×１０6ｃｍ-2かつ酸素濃度が２×１０18ｃｍ-3のＧａＮ基板（ＩＩＩ族窒化物半導体基板２０）の一方の主表面上にプラズマＣＶＤ法により厚さ１００ｎｍのＳｉＯ2層１２ｂを形成した後、上記主表面から約１５０ｎｍの深さの面Ｐに水素イオンを注入した。
　次いで、図７（Ｂ）を参照して、サファイア下地基板（下地基板１０）に形成されたＳｉＯ2層１２ａとＧａＮ基板（ＩＩＩ族窒化物半導体基板２０）に形成されたＳｉＯ2層１２ｂとを、それらの表面をドライエッチング装置を用いた酸素プラズマ処理により清浄化した後、重ね合わせて、室温（２５℃）中で７ＭＰａの荷重で加圧することにより、貼り合わせた。こうして得られた貼り合わせ基板を、室温（２５℃）から３００℃まで３時間かけてゆっくりと昇温することにより、接合界面の接合強度を高めた。かかる接合により、２つのＳｉＯ2層１２ａ，１２ｂが一体化して厚さ２００ｎｍのＳｉＯ2層１２が形成された。
　次いで、図７（Ｃ）を参照して、上記の貼り合わせ基板を５００℃に加熱して基板の主表面に対して斜めに応力をかけた。ＧａＮ基板（ＩＩＩ族窒化物半導体基板２０）が上記の面Ｐにおいて分離することにより、サファイア下地基板（下地基板１０）にＳｉＯ2層１２を介在させて厚さ１５０ｎｍのＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）が貼り合わされた第１の複合基板１Ａが得られた。
　２．第２のＩＩＩ族窒化物半導体層の成長
　図２（Ｂ）を参照して、上記の第１の複合基板１Ａをアンモニア（ＮＨ3）ガスと水素（Ｈ2）ガスとの混合ガス中１０５０℃で１０分間サーマルクリーニングした。かかる第１の複合基板１ＡのＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）上に、ＭＯＶＰＥ法により、１１００℃の条件で、第２のＩＩＩ族窒化物半導体層２２０として、厚さ１μｍでＳｉ濃度が２×１０18ｃｍ-3のｎ+型ＧａＮ層２２２および厚さが５μｍでＳｉ濃度が６×１０15ｃｍ-3のｎ-型ＧａＮ層（ドリフト層）２２４を順次成長させた。さらに、ｎ-型ＧａＮ層２２４上に、真空蒸着法により、直径２００μｍのＮｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）を形成し、６００℃で２分間アニールすることにより合金化させることにより、ショットキー電極（電極３０）を形成した。
　３．仮支持基板の貼り合わせによる第２の複合基板の形成
　図２（Ｃ）を参照して、上記の第２のＩＩＩ族窒化物半導体層２２０および電極３０とサファイア仮支持基板（仮支持基板４０）とをワックス４２で貼り合わることにより、第２の複合基板２を得た。
　４．下地基板の除去
　図２（Ｃ）および（Ｄ）を参照して、第２の複合基板２のサファイア下地基板（下地基板１０）側から波長３５５ｎｍのＴＨＧ－ＹＡＧレーザ光Ｌを照射して、レーザ光をＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）に吸収させ、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）のサファイア下地基板（下地基板１０）との界面近傍の部分を分解させることにより、サファイア下地基板（下地基板１０）をリフトオフした。
　上記のリフトオフにより露出したＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）の表面のＲＭＳ（二乗平均平方根）粗さ（ＪＩＳ　Ｂ０６０１－２００１に規定するＲｑに相当する。以下同じ。）は、１００μｍ×１００μｍの範囲をＡＦＭ（原子間力顕微鏡）で測定したところ、２００ｎｍと小さかった。これは、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）は、その結晶性が高いため、サファイア下地基板（下地基板１０）との界面近傍の部分における分解が均一であり、その表面の平坦性が高くなったものと考えられる。
　５．導電層の形成
　図２（Ｅ）を参照して、露出したＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）の主表面に、真空蒸着法により、Ａｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）で構成されるオーミック電極（導電層５０）を形成した。
　６．支持基板の貼り合わせによる第３の複合基板の形成
　図２（Ｆ）を参照して、Ｓｉ支持基板（支持基板６０）の両主表面に、真空蒸着法によりＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）を形成し、４００℃で１０分間アニールすることにより合金化させて表面導電層６５を形成した基板を準備した。かかる基板の表面導電層６５と、オーミック電極（導電層５０）とを、ＡｕＳｎはんだにより貼り合わせることにより、第３の複合基板３を形成した。
　７．仮支持基板の除去
　図２（Ｆ）および（Ｇ）を参照して、第３の複合基板３においてワックス４２を融解することにより、第３の複合基板３からサファイア仮支持基板（仮支持基板４０）が除去されて、半導体デバイス５として、両主表面にＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金層（表面導電層６５）が形成されたＳｉ支持基板（支持基板６０）上に、Ａｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）で構成されるオーミック電極（導電層５０）、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）、ｎ+型ＧａＮ層２２２およびｎ-型ＧａＮ層（ドリフト層）２２４（第２のＩＩＩ族窒化物半導体層２２０）、ならびにＮｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金で構成されるショットキー電極（電極３０）がこの順に形成されたＳＢＤ（ショットキーバリアダイオード）を得た。
　得られたＳＢＤ（半導体デバイス５）は、パラメータアナライザによりそのＩ－Ｖ（電流－電圧）特性を評価したところ、オン抵抗が１．４ｍΩｃｍ2、電流密度１×１０-3Ａ
／ｃｍ2における逆方向耐圧が４００Ｖ、と高特性であった。
　（比較例１）
　１．ＩＩＩ族窒化物半導体層の成長
　図９（Ａ）を参照して、直径２インチ（５．０８ｃｍ）で厚さ４００μｍのサファイア下地基板を水素（Ｈ2）ガス雰囲気中１１００℃で１０分間サーマルクリーニングした。その後、ＭＯＶＰＥ法により、５２５℃の条件で、そのサファイア下地基板（下地基板１０）上に厚さ２５ｎｍのＧａＮバッファ層（ＩＩＩ族窒化物バッファ層２９０）を成長させた後、１１００℃の条件で、ＧａＮバッファ層（ＩＩＩ族窒化物バッファ層２９０）上に厚さ１μｍでＳｉ濃度が２×１０18ｃｍ-3のｎ+型ＧａＮ層２２２および厚さが５μｍでＳｉ濃度が６×１０15ｃｍ-3のｎ-型ＧａＮ層（ドリフト層）２２４を順次成長させた。ここで、ｎ+型ＧａＮ層２２２は、実施例１と同様に測定したところ、転位密度が１×１０9ｃｍ-2、サファイア下地基板（下地基板１０）との界面近傍の部分における酸素濃度が１×１０19ｃｍ-3であった。
　さらに、ｎ-型ＧａＮ層２２４上に、実施例１と同様にして、ショットキー電極（電極３０）を形成することにより、複合基板１Ｒを得た。
　２．仮支持基板の貼り合わせ
　図９（Ｂ）を参照して、この複合基板１Ｒのｎ-型ＧａＮ層２２４およびショットキー電極（電極３０）とサファイア仮支持基板（仮支持基板４０）とを、実施例１と同様にワックス４２で貼り合わることにより、複合基板２Ｒを得た。
　３．下地基板の除去
　図９（Ｂ）および（Ｃ）を参照して、複合基板２Ｒのサファイア下地基板（下地基板１０）側から実施例１と同様に波長３５５ｎｍのＴＨＧ－ＹＡＧレーザ光Ｌを照射して、レーザ光をＧａＮバッファ層（ＩＩＩ族窒化物バッファ層２９０）に吸収させて、これを分解させることにより、サファイア下地基板（下地基板１０）をリフトオフした。
　上記のリフトオフにより露出したｎ+型ＧａＮ層２２２の表面のＲＭＳ粗さは、実施例１と同様に測定したところ、６５０ｎｍと大きかった。これは、ＧａＮバッファ層（ＩＩＩ族窒化物バッファ層２９０）およびｎ+型ＧａＮ層２２２は、その結晶性が低く、加えてサファイア下地基板（下地基板１０）との界面近傍の部分における酸素濃度が高いため、サファイア下地基板（下地基板１０）との界面近傍の部分における分解が不均一であり、その表面の平坦性が低くなったものと考えられる。
　４．導電層の形成
　図９（Ｄ）を参照して、露出したｎ+型ＧａＮ層２２２の表面に、実施例１と同様にして、オーミック電極（導電層５０）を形成した。
　５．支持基板の貼り合わせ
　図９（Ｅ）を参照して、実施例１と同様にして、オーミック電極（導電層５０）に、両主表面にＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金層（表面導電層６５）が形成されたＳｉ支持基板（支持基板６０）を貼り合わせることにより、複合基板３Ｒを得た。
　６．仮支持基板の除去
　図９（Ｅ）および（Ｆ）を参照して、実施例１と同様にして、複合基板３Ｒからサファイア仮支持基板（仮支持基板４０）が除去することにより、半導体デバイス５Ｒとして、両主表面にＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金層（表面導電層６５）が形成されたＳｉ支持基板（支持基板６０）上に、Ａｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）で構成されるオーミック電極（導電層５０）、ｎ+型ＧａＮ層２２２およびｎ-型ＧａＮ層（ドリフト層）２２４（ＩＩＩ族窒化物半導体層２００に対応）、ならびにＮｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金で構成されるショットキー電極（電極３０）がこの順に形成されたＳＢＤ（ショットキーバリアダイオード）を得た。
　得られたＳＢＤ（半導体デバイス５Ｒ）は、そのＩ－Ｖ特性を実施例１と同様に評価したところ、オン抵抗が２．６ｍΩｃｍ2、電流密度１×１０-3Ａ／ｃｍ2における逆方向耐圧が８０Ｖ、と低特性であった。オン抵抗が高くなったのは、サファイア下地基板（下地基板１０）のリフトオフ後に露出したｎ+型ＧａＮ層２２２の表面の平坦性が低いためにオーミック電極（導電層５０）とＳｉ支持基板（支持基板６０）の表面に形成されたＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金層（表面導電層６５）との接合性が低下したこと、および、上記のリフトオフの際に結晶性の低いｎ+型ＧａＮ層２２２が受けるダメージが大きいこと、などの理由により、ｎ+型ＧａＮ層２２２とＳｉ支持基板（支持基板６０）との間のコンタクト特性が低下したことによるものと考えられる。また、逆方向耐圧が低くなったのは、ｎ+型ＧａＮ層２２２の転位密度が高かったことによるものと考えられる。
　（実施例２）
　１．第１の複合基板の準備
　図３（Ａ）を参照して、直径２インチ（５．０８ｃｍ）で厚さ４００μｍのＧａＮ下地基板（下地基板１０）に厚さ１０ｎｍの第１のＳｉＯ2層１４、厚さ６０ｎｍのアモルファスＳｉ層１６および厚さ２３０ｎｍの第２のＳｉＯ2層１８を介在させて厚さ１５０ｎｍのＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）が貼り合わされた第１の複合基板１Ｂを準備した。ここで、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）は、転位密度が５×１０6ｃｍ-2であり、酸素濃度が２×１０18ｃｍ-3であった。
　かかる第１の複合基板１Ｂは、具体的には、以下のようにして準備された。まず、図８（Ａ）を参照して、直径２インチ（５．０８ｃｍ）で厚さ４００μｍのＧａＮ下地基板（下地基板１０）上に、プラズマＣＶＤ法により、厚さ１０ｎｍの第１のＳｉＯ2層１４、厚さ６０ｎｍのアモルファスＳｉ層１６および厚さ１３０ｎｍの第２のＳｉＯ2層１８ａを順次形成した。また、転位密度が５×１０6ｃｍ-2かつ酸素濃度が２×１０18ｃｍ-3のＧａＮ基板（ＩＩＩ族窒化物半導体基板２０）の一方の主表面上にプラズマＣＶＤ法により厚さ１００ｎｍの第２のＳｉＯ2層１８ｂを形成した後、上記主表面から約１５０ｎｍの深さの面Ｐに水素イオンを注入した。
　次いで、図８（Ｂ）を参照して、ＧａＮ下地基板（下地基板１０）に形成された第２のＳｉＯ2層１８ａとＧａＮ基板（ＩＩＩ族窒化物半導体基板２０）に形成された第２のＳｉＯ2層１８ｂとを、それらの表面をドライエッチング装置を用いた酸素プラズマ処理により清浄化した後、重ね合わせて、室温（２５℃）中で７ＭＰａの荷重で加圧することにより、貼り合わせた。こうして得られた貼り合わせ基板を、室温（２５℃）から３００℃まで３時間かけてゆっくりと昇温することにより、接合界面の接合強度を高めた。かかる接合により、２つの第２のＳｉＯ2層１８ａ，１８ｂが一体化して厚さ２３０ｎｍの第２のＳｉＯ2層１８が形成された。
　次いで、図８（Ｃ）を参照して、上記の貼り合わせ基板を５００℃に加熱して基板の主表面に対して斜めに応力をかけた。ＧａＮ基板（ＩＩＩ族窒化物半導体基板２０）が上記の面Ｐにおいて分離することにより、ＧａＮ下地基板（下地基板１０）に第１のＳｉＯ層１４、アモルファスＳｉ層１６および第２のＳｉＯ2層１８を介在させて厚さ１５０ｎｍのＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）が貼り合わされた第１の複合基板１Ｂが得られた。
　２．第２のＩＩＩ族窒化物半導体層の成長
　図３（Ｂ）を参照して、実施例１と同様に、上記の第１の複合基板１Ｂをサーマルクリーニングした後、かかる第１の複合基板１ＢのＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）上に、ＭＯＶＰＥ法により、１１００℃の条件で、第２のＩＩＩ族窒化物半導体層２２０として、厚さ１μｍでＳｉ濃度が２×１０18ｃｍ-3のｎ+型ＧａＮ層２２２および
厚さが５μｍでＳｉ濃度が６×１０15ｃｍ-3のｎ-型ＧａＮ層（ドリフト層）２２４を順次成長させた。さらに、実施例１と同様にして、ｎ-型ＧａＮ層２２４上にショットキー電極（電極３０）を形成した。
　３．仮支持基板の貼り合わせによる第２の複合基板の形成
　図３（Ｃ）を参照して、実施例１と同様に、上記の第２のＩＩＩ族窒化物半導体層２２０および電極３０とサファイア仮支持基板（仮支持基板４０）とをワックス４２で貼り合わることにより、第２の複合基板２を得た。
　４．下地基板の除去
　図３（Ｃ）および（Ｄ）を参照して、第２の複合基板２のＧａＮ下地基板（下地基板１０）側から波長５３２ｎｍのＳＨＧ－ＹＡＧレーザ光Ｌを照射して、レーザ光ＬをアモルファスＳｉ層１６に吸収させて熱に変換させて、かかる熱によりＧａＮ下地基（下地基板１０）の第１のＳｉＯ2層１４との界面近傍の部分を分解させることにより、ＧａＮ下地基板（下地基板１０）をリフトオフした。ここで、第１のＳｉＯ2層１４の厚さに比べて第２のＳｉＯ2層１８の厚さが十分に大きいため、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）ではなくＧａＮ下地基板（下地基板１０）を選択的に分解することができる。
　図３（Ｅ）を参照して、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）上に残っている第１のＳｉＯ2層１４、アモルファスＳｉ層１６および第２のＳｉＯ2層１８をフッ酸硝酸混合溶液によるウェットエッチングにより除去した。
　上記のリフトオフにより露出したＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）の表面のＲＭＳ粗さは、実施例１と同様に測定したところ、４０ｎｍと極めて小さかった。これは、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）は、その結晶性が高く、また、上記のリフトオフの際に分解を受けずに、エッチングによりその表面が露出されたものであるため、その表面の平坦性が高くなったものと考えられる。
　５．導電層の形成
　図３（Ｆ）を参照して、露出したＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）の主表面に、実施例１と同様にして、オーミック電極（導電層５０）を形成した。
　６．支持基板の貼り合わせによる第３の複合基板の形成
　図３（Ｇ）を参照して、実施例１と同様にして、オーミック電極（導電層５０）に、両主表面にＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金層（表面導電層６５）が形成されたＳｉ支持基板（支持基板６０）を貼り合わせることにより、第３の複合基板３を形成した。
　７．仮支持基板の除去
　図３（Ｇ）および（Ｈ）を参照して、実施例１と同様にして、第３の複合基板３からサファイア仮支持基板（仮支持基板４０）が除去することにより、半導体デバイス５として、両主表面にＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金層（表面導電層６５）が形成されたＳｉ支持基板（支持基板６０）上に、Ａｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）で構成されるオーミック電極（導電層５０）、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）、ｎ+型ＧａＮ層２２２およびｎ-型ＧａＮ層（ドリフト層）２２４（第２のＩＩＩ族窒化物半導体層２２０）、ならびにＮｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金で構成されるショットキー電極（電極３０）がこの順に形成されたＳＢＤ（ショットキーバリアダイオード）を得た。
　得られたＳＢＤ（半導体デバイス５）は、そのＩ－Ｖ特性を実施例１と同様に評価したところ、オン抵抗が１．２ｍΩｃｍ2、電流密度１×１０-3Ａ／ｃｍ2における逆方向耐圧が４００Ｖ、と高特性であった。特に、本実施例においては、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）ではなくＧａＮ下地基板（下地基板１０）を部分的に分解することによりＧａＮ下地基板（下地基板１０）をリフトオフしたことにより、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）の受けるダメージがさらに低減してＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）と導電層５０との接合性がさらに向上したため、実施例１のＳＢＤに比べて、オン抵抗をより低くできたものと考えられる。
　（実施例３）
　１．第１の複合基板の準備から下地基板の除去まで
　図４（Ａ）～（Ｅ）を参照して、実施例２と同様にして、第１の複合基板１Ｂを準備し、第２のＩＩＩ族窒化物半導体層２２０の成長を成長させ、仮支持基板４０を貼り合わせて第２の複合基板２を形成し、かかる第２の複合基板２から下地基板１０を除去し、さらに、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）上に残っている第１のＳｉＯ2層１４、アモルファスＳｉ層１６および第２のＳｉＯ2層１８をフッ酸硝酸混合溶液によるウェットエッチングにより除去した（図４（Ｅ））。
　２．第１のＩＩＩ族窒化物半導体層の除去
　図４（Ｆ）を参照して、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）をＲＩＥにより除去した。かかるＲＩＥにより、露出したｎ+型ＧａＮ層２２２は、転位密度が５×１０6ｃｍ-2、酸素濃度が５×１０16ｃｍ-3と結晶性が非常に高く、その表面のＲＭＳ粗さが４０ｎｍと小さく平坦であった。
　３．導電層の形成
　図４（Ｇ）を参照して、露出したｎ+型ＧａＮ層２２２の主表面に、実施例１と同様にして、オーミック電極（導電層５０）を形成した。
　４．支持基板の貼り合わせによる第４の複合基板の形成
　図４（Ｈ）を参照して、実施例１と同様にして、オーミック電極（導電層５０）に、両主表面にＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金層（表面導電層６５）が形成されたＳｉ支持基板（支持基板６０）を貼り合わせることにより、第４の複合基板４を形成した。
　５．仮支持基板の除去
　図４（Ｈ）および（Ｉ）を参照して、実施例１と同様にして、第４の複合基板４からサファイア仮支持基板（仮支持基板４０）が除去することにより、半導体デバイス５として、両主表面にＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金層（表面導電層６５）が形成されたＳｉ支持基板（支持基板６０）上に、Ａｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）で構成されるオーミック電極（導電層５０）、ｎ+型ＧａＮ層２２２およびｎ-型ＧａＮ層（ドリフト層）２２４（第２のＩＩＩ族窒化物半導体層２２０）、ならびにＮｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金で構成されるショットキー電極（電極３０）がこの順に形成されたＳＢＤ（ショットキーバリアダイオード）を得た。
　得られたＳＢＤ（半導体デバイス５）は、そのＩ－Ｖ特性を実施例１と同様に評価したところ、オン抵抗が１．１ｍΩｃｍ2、電流密度１×１０-3Ａ／ｃｍ2における逆方向耐圧が４００Ｖ、と高特性であった。特に、本実施例においては、水素イオン注入のダメージを含むＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）を除去して、この層よりもさらに結晶性の高いｎ+型ＧａＮ層２２２を導電層５０と接合させることにより、半導体層と導電層とのコンタクト特性がさらに向上したため、実施例２のＳＢＤに比べて、オン抵抗をさらに低くできたものと考えられる。
　（実施例４）
　１．第１の複合基板の準備
　図５（Ａ）を参照して、実施例２と同様にして、第１の複合基板１Ｂを準備した。
　２．第２のＩＩＩ族窒化物半導体層の成長
　図５（Ｂ）を参照して、実施例１と同様に、上記の第１の複合基板１Ｂをサーマルクリーニングした後、かかる第１の複合基板１ＢのＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）上に、第２のＩＩＩ族窒化物半導体層２２０として、厚さ２０ｎｍでＳｉ濃度が２×１０18ｃｍ-3のｎ+型Ａｌ0.04Ｇａ0.96Ｎ層２２１、厚さ１μｍでＳｉ濃度が２×１０18ｃｍ-3のｎ+型ＧａＮ層２２２および厚さが５μｍでＳｉ濃度が６×１０15ｃｍ-3のｎ-型ＧａＮ層（ドリフト層）２２４を順次成長させた。ここで、ｎ+型Ａｌ0.04Ｇａ0.96Ｎ層２２１は、転位密度が５×１０6ｃｍ-2、酸素濃度が８×１０16ｃｍ-3であった。さらに、実施例１と同様にして、ｎ-型ＧａＮ層２２４上にショットキー電極（電極３０）を形成した。
　３．第２の複合基板の形成から仮支持基板の除去まで
　図５（Ｃ）～（Ｉ）を参照して、実施例３と同様にして、仮支持基板４０を貼り合わせて第２の複合基板２を形成し、かかる第２の複合基板２から下地基板１０を除去し、さらに、第１のＳｉＯ2層１４、アモルファスＳｉ層１６、第２のＳｉＯ2層１８およびＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）を除去し、露出したｎ+型Ａｌ0.04Ｇａ0.96Ｎ層２２１の表面にオーミック電極（導電層５０）を形成し、このオーミック電極（導電層５０）にＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金層（表面導電層６５）が形成されたＳｉ支持基板（支持基板６０）を貼り合わせることにより第４の複合基板４を形成し、かかる第４の複合基板４からサファイア仮支持基板（仮支持基板４０）を除去することにより、半導体デバイス５たるＳＢＤを得た。
　得られたＳＢＤ（半導体デバイス５）は、両主表面にＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金層（表面導電層６５）が形成されたＳｉ支持基板（支持基板６０）上に、Ａｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）で構成されるオーミック電極（導電層５０）、ｎ+型Ａｌ0.04Ｇａ0.96Ｎ層２２１、ｎ+型ＧａＮ層２２２およびｎ-型ＧａＮ層（ドリフト層）２２４（第２のＩＩＩ族窒化物半導体層２２０）、ならびにＮｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金で構成されるショットキー電極（電極３０）がこの順に形成されていた。
　得られたＳＢＤ（半導体デバイス５）は、そのＩ－Ｖ特性を実施例１と同様に評価したところ、オン抵抗が１．１ｍΩｃｍ2、電流密度１×１０-3Ａ／ｃｍ2における逆方向耐圧が４００Ｖ、と実施例３のＳＢＤと同等に高特性であった。特に、本実施例のＳＢＤは、実施例３のＳＢＤのｎ+型ＧａＮ層２２２とオーミック電極（導電層５０）との間にｎ+型Ａｌ0.04Ｇａ0.96Ｎ層２２１が挿入された構造を有しており、ＧａＮ層に比べて高い化学結合性を有するＡｌxＧａ1-xＮ層（０＜ｘ≦１）の存在により、ＳＢＤの製造においてＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）をエッチングする際に、ｎ+型Ａｌ0.04Ｇａ0.96Ｎ層２２１、ｎ+型ＧａＮ層２２２およびｎ-型ＧａＮ層（ドリフト層）２２４（第２のＩＩＩ族窒化物半導体層２２０）にダメージが伝搬することを抑制することができたため、高い特性が得られたものと考えられる。
　（実施例５）
　１．第１の複合基板の準備
　図６（Ａ）を参照して、実施例２と同様にして、第１の複合基板１Ｂを準備した。
　２．第２のＩＩＩ族窒化物半導体層の成長
　図６（Ｂ）を参照して、実施例１と同様に、上記の第１の複合基板１Ｂをサーマルクリーニングした後、かかる第１の複合基板１ＢのＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）上に、ＭＯＶＰＥ法により、第２のＩＩＩ族窒化物半導体層２２０として、厚さ２μｍのｎ型ＧａＮ層２２５、厚さ１００ｎｍのｎ型Ｉｎ0.02Ｇａ0.98Ｎ緩衝層２２６、厚さ３ｎｍのＩｎ0.15Ｇａ0.85Ｎ井戸層と厚さ１５ｎｍのＧａＮ障壁層で形成される３重の多重量子井戸（ＭＱＷ）構造を有する発光層２２７、厚さ２０ｎｍのｐ型Ａｌ0.18Ｇａ0.82Ｎ電子ブロック層２２８および厚さ５０ｎｍのｐ型ＧａＮコンタクト層２２９を形成した。ここで、ｎ型Ｉｎ0.02Ｇａ0.98Ｎ緩衝層２２６およびＧａＮ障壁層は８４０℃で成長させ、Ｉｎ0.15Ｇａ0.85Ｎ井戸層は７８０℃で成長させ、その他の層は１１００℃で成長させた。
　さらに、ｐ型ＧａＮコンタクト層２２９上の一部に、真空蒸着法により、Ｎｉ層（厚さ５ｎｍ）／Ａｕ層（厚さ１０ｎｍ）で構成される外形が０．８ｍｍ×０．８ｍｍ角で中央部に直径１００μｍの開口部を有するｐ電極（電極３０）を形成した。ｐ電極（電極３０）の上記開口部を覆ってｐ型ＧａＮコンタクト層２２９およびｐ電極（電極３０）に接触するように、真空蒸着法により、Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）で構成される直径が１２０μｍのパッド電極３３を形成した。
　３．第２の複合基板の形成から仮支持基板の除去まで
　図６（Ｃ）～（Ｉ）を参照して、実施例２と同様にして、仮支持基板４０を貼り合わせて第２の複合基板２を形成し、かかる第２の複合基板２から下地基板１０を除去し、さらに、第１のＳｉＯ2層１４、アモルファスＳｉ層１６および第２のＳｉＯ2層１８を除去し、露出したＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）の表面にオーミック電極（導電層５０）を形成し、このオーミック電極（導電層５０）にＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金層（表面導電層６５）が形成されたＳｉ支持基板（支持基板６０）を貼り合わせることにより第３の複合基板３を形成し、かかる第３の複合基板３からサファイア仮支持基板（仮支持基板４０）を除去し、１ｍｍ×１ｍｍ角（１ｍｍ2）の大きさにチップ化することにより、半導体デバイス５たるＬＥＤ（発光ダイオード）を得た。
　得られたＬＥＤ（半導体デバイス５）は、両主表面にＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）の合金層（表面導電層６５）が形成されたＳｉ支持基板（支持基板６０）上に、Ａｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）で構成されるオーミック電極（導電層５０）、ＧａＮ層（第１のＩＩＩ族窒化物半導体層２１０）、ｎ型ＧａＮ層２２５、ｎ型Ｉｎ0.02Ｇａ0.98Ｎ緩衝層２２６、Ｉｎ0.15Ｇａ0.85Ｎ井戸層とＧａＮ障壁層で構成される３重の多重量子井戸（ＭＱＷ）構造を有する発光層２２７、ｐ型Ａｌ0.18Ｇａ0.82Ｎ電子ブロック層２２８およびｐ型ＧａＮコンタクト層２２９（第２のＩＩＩ族窒化物半導体層２２０）、ｐ電極（電極３０）およびパッド電極３３がこの順に形成されていた。
　（比較例２）
　図１０を参照して、サファイア下地基板上に、ＭＯＶＰＥ法により、厚さ５μｍのｎ型ＧａＮ層２２５、厚さ１００ｎｍのｎ型Ｉｎ0.02Ｇａ0.98Ｎ緩衝層２２６、厚さ３ｎｍのＩｎ0.15Ｇａ0.85Ｎ井戸層と厚さ１５ｎｍのＧａＮ障壁層で形成される３重の多重量子井戸（ＭＱＷ）構造を有する発光層２２７、厚さ２０ｎｍのｐ型Ａｌ0.18Ｇａ0.82Ｎ電子ブロック層２２８および厚さ５０ｎｍのｐ型ＧａＮコンタクト層２２９を形成した。ここで、ｎ型Ｉｎ0.02Ｇａ0.98Ｎ緩衝層２２６およびＧａＮ障壁層は８４０℃で成長させ、Ｉｎ0.15Ｇａ0.85Ｎ井戸層は７８０℃で成長させ、その他の層は１１００℃で成長させた。
　さらに、ｐ型ＧａＮコンタクト層２２９上の一部に、真空蒸着法により、Ｎｉ層（厚さ５ｎｍ）／Ａｕ層（厚さ１０ｎｍ）で構成され、外形が０．８ｍｍ×０．８ｍｍ角からｎ電極形成用領域部分が切り取られた形状であり、直径１００μｍの開口部を有するｐ電極（電極３０）を形成した。ｐ電極（電極３０）の上記開口部を覆ってｐ型ＧａＮコンタクト層２２９およびｐ電極（電極３０）に接触するように、真空蒸着法により、Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）で構成される直径が１２０μｍのパッド電極３３を形成した。
　次いで、ｐ型ＧａＮコンタクト層２２９、ｐ型Ａｌ0.18Ｇａ0.82Ｎ電子ブロック層２２８、発光層２２７およびｎ型Ｉｎ0.02Ｇａ0.98Ｎ緩衝層２２６のそれぞれの一部（上記ｐ電極（電極３０）のｎ電極形成用領域を含む外周領域に対応する部分）をＲＩＥによってメサエッチングし、ｎ型ＧａＮ層２２５の一部を露出させた。ｎ型ＧａＮ層２２５の露出部分のｎ電極形成用領域部分に、真空蒸着法によりＡｌ層（厚さ２０ｎｍ）／Ｔｉ層（厚さ５０ｎｍ）／Ａｕ層（厚さ５００ｎｍ）で構成されるｎ電極（電極７０）を形成し、１ｍｍ×１ｍｍ角（１ｍｍ2）の大きさにチップ化することにより、半導体デバイス５ＲたるＬＥＤ（発光ダイオード）を得た。比較例２のＬＥＤ（半導体デバイス５Ｒ）においては、サファイア下地基板が絶縁性であることから、ｎ電極（電極７０）をｐ電極（電極３０）と同じ側に形成するため、比較例２のＬＥＤ（半導体デバイス５Ｒ）の発光面積は、実施例５のＬＥＤ（半導体デバイス５）の発光面積に比べて１５％小さい。ここで、比較例２および実施例５のＬＥＤにおいては、いずれも発光面積はｐ電極（電極３０）においてパッド電極３３が形成されていない部分の面積に等しい。
　上記の実施例５および比較例２のＬＥＤ（半導体デバイス）の発光強度を、積分球により測定したところ、実施例５のＬＥＤの輝度は、比較例２のＬＥＤの輝度に対して約１．６倍と高かった。実施例５のＬＥＤでは、ｎ型ＧａＮ層２２５の下に存在するＡｌ層が反射膜として働いていることと、縦型のデバイス構造によって発光面積を広く取ることができ、電流密度が高いほど顕著になる内部量子効率の低下が抑制されたことが有利に働いているものと考えられる。
　今回開示された実施形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明でなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
　１Ａ，１Ｂ　第１の複合基板、１Ｒ，２Ｒ，３Ｒ　複合基板、２　第２の複合基板、３　第３の複合基板、４　第４の複合基板、５，５Ｒ　半導体デバイス、１０　下地基板、１２，１２ａ，１２ｂ　ＳｉＯ2膜、１４　第１のＳｉＯ2膜、１６　アモルファスＳｉ層、１８，１８ａ，１８ｂ　第２のＳｉＯ2膜、２０　ＩＩＩ族窒化物半導体基板、２１　残りのＩＩＩ族窒化物半導体基板、３０，７０　電極、３３　パッド電極、４０　仮支持基板、４２　ワックス、５０　導電層、６０　支持基板、６５　表面導電層、２００　ＩＩＩ族窒化物半導体層、２００ｃ　導電層隣接ＩＩＩ族窒化物半導体層、２１０　第１のＩＩＩ族窒化物半導体層、２２０　第２のＩＩＩ族窒化物半導体層、２２１　ｎ+型Ａｌ0.04Ｇａ0.96Ｎ層、２２２　ｎ+型ＧａＮ層、２２４　ｎ-型ＧａＮ層、２２５　ｎ型ＧａＮ層、２２６　ｎ型Ｉｎ0.02Ｇａ0.98Ｎ緩衝層、２２７　発光層、２２８　ｐ型Ａｌ0.18Ｇａ0.82Ｎ電子ブロック層、２２９　ｐ型ＧａＮコンタクト層。

Claims (6)

  1. 　支持基板（６０）と、前記支持基板（６０）上に配置された導電層（５０）と、前記導電層（５０）上に配置された少なくとも１層のＩＩＩ族窒化物半導体層（２００）と、を含み、
    　前記ＩＩＩ族窒化物半導体層（２００）のうち前記導電層（５０）に隣接する導電層隣接ＩＩＩ族窒化物半導体層（２００ｃ）は、ｎ型導電性を有し、転位密度が１×１０7ｃｍ-2以下であり、酸素濃度が５×１０18ｃｍ-3以下である半導体デバイス。
  2. 　前記導電層隣接ＩＩＩ族窒化物半導体層（２００ｃ）の酸素濃度が５×１０17ｃｍ-3以下である請求項１に記載の半導体デバイス。
  3. 　前記導電層隣接ＩＩＩ族窒化物半導体層（２００ｃ）は、ＩＩＩ族窒化物を構成するＩＩＩ族元素としてＡｌを含む請求項２に記載の半導体デバイス。
  4. 　前記導電層隣接ＩＩＩ族窒化物半導体層（２００ｃ）は、ＩＩＩ族窒化物を構成するＩＩＩ族元素としてＡｌを含む請求項１に記載の半導体デバイス。
  5. 　下地基板（１０）に第１のＩＩＩ族窒化物半導体層（２１０）が貼り合わされた第１の複合基板（１Ａ，１Ｂ）を準備する工程と、
    　前記第１の複合基板（１Ａ，１Ｂ）の前記第１のＩＩＩ族窒化物半導体層（２１０）上に少なくとも１層の第２のＩＩＩ族窒化物半導体層（２２０）を成長させる工程と、
    　前記第２のＩＩＩ族窒化物半導体層（２２０）に仮支持基板（４０）を貼り合わせて第２の複合基板（２）を形成する工程と、
    　前記第２の複合基板（２）から前記下地基板（１０）を除去する工程と、
    　前記第１のＩＩＩ族窒化物半導体層（２１０）上に導電層（５０）を形成する工程と、
    　前記導電層（５０）に支持基板（６０）を貼り合わせて第３の複合基板（３）を形成する工程と、
    　前記第３の複合基板（３）から前記仮支持基板（４０）を除去する工程と、を含み、
    　前記第１のＩＩＩ族窒化物半導体層（２１０）は、ｎ型導電性を有し、転位密度が１×１０7ｃｍ-2以下であり、酸素濃度が５×１０18ｃｍ-3以下である半導体デバイスの製造方法。
  6. 　下地基板（１０）に第１のＩＩＩ族窒化物半導体層（２１０）が貼り合わされた第１の複合基板（１Ａ，１Ｂ）を準備する工程と、
    　前記第１の複合基板（１Ａ，１Ｂ）の前記第１のＩＩＩ族窒化物半導体層（２１０）上に少なくとも１層の第２のＩＩＩ族窒化物半導体層（２２０）を成長させる工程と、
    　前記第２のＩＩＩ族窒化物半導体層（２２０）に仮支持基板（４０）を貼り合わせて第２の複合基板（２）を形成する工程と、
    　前記第２の複合基板（２）から前記下地基板（１０）を除去する工程と、
    　前記第１のＩＩＩ族窒化物半導体層（２１０）を除去する工程と、
    　前記第２のＩＩＩ族窒化物半導体層（２２０）上に導電層（５０）を形成する工程と、
    　前記導電層（５０）に支持基板（６０）を貼り合わせて第４の複合基板（４）を形成する工程と、
    　前記第４の複合基板（４）から前記仮支持基板（４０）を除去する工程と、を含み、
    　前記第２のＩＩＩ族窒化物半導体層（２２０）のうち前記導電層（５０）に隣接する導電層隣接ＩＩＩ族窒化物半導体層（２００ｃ）は、ｎ型導電性を有し、転位密度が１×１０7ｃｍ-2以下であり、酸素濃度が５×１０17ｃｍ-3以下である半導体デバイスの製造方法。
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