WO2012063805A1 - フレキシブルラミネート基板への回路形成方法 - Google Patents

フレキシブルラミネート基板への回路形成方法 Download PDF

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和彦 坂口
肇 稲住
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Definitions

  • the present invention relates to a method for forming a circuit on a flexible laminate substrate used as a mounting material for electronic components such as a flexible printed circuit board, TAB, and COF.
  • FCCL Flexible Copper Clad Laminate
  • FCCL Flexible Copper Clad Laminate
  • a metal conductor layer mainly made of copper is laminated on a polyimide film
  • FCCL Flexible Copper Clad Laminate
  • non-adhesive flexible laminates that do not have an adhesive layer between a polyimide film and a metal layer have attracted attention as the circuit wiring width becomes finer.
  • a metal layer is previously formed on a polyimide film by a dry plating method such as sputtering, CVD, vapor deposition, and then by a wet plating method.
  • a so-called metalizing method for forming a metal layer to be a conductor layer is mainly performed.
  • the surface of the polyimide film is removed by plasma treatment prior to the formation of the metal layer, and the surface roughness is improved. Modification is performed for the purpose (see Patent Documents 1 and 2).
  • FCCL used for TAB, COF, FPC, etc. removes the metal conductor layer by etching using a subtractive method.
  • the etch factor is improved and the etching factor is improved by applying the semi-additive method and adding an inhibitor to the etching solution for etching the metal conductor layer to perform anisotropic etching.
  • pitching see Patent Documents 3 and 4).
  • the circuit in order to form a target circuit, the circuit is printed by a resist coating and exposure process, and further, an etching process is performed to remove unnecessary portions of the copper foil.
  • the width is not as intended. That is, the copper portion of the etched copper foil circuit is etched away from the surface of the copper foil, that is, toward the resin layer (sagging). If a large “sag” occurs, the copper circuit may short-circuit near the resin substrate, resulting in a defective product.
  • Patent Document 5 proposes to form a metal or alloy layer having a lower etching rate than copper on the metal conductor layer in order to reduce “sag”.
  • this method can improve the etch factor, there remains a problem that the circuit linearity is not good.
  • the present inventors perform pre-etching on a metal conductor layer in advance to remove a metal or alloy layer having a lower etching rate than copper. Invented (Patent Document 6). Pre-etching makes it possible to satisfy both characteristics and is very effective. However, the pre-etching process is increased in the circuit forming process, and there is a slight disadvantage that an increase in cost is inevitable.
  • the present invention forms a circuit with good wiring linearity while suppressing side etching that hinders fine pitching of circuit wiring by forming a nickel copper alloy layer on the metal conductor layer of the flexible laminate. It is an object of the present invention to provide a method for doing this.
  • the present invention provides the following method. 1) A method of forming a circuit on a flexible laminate substrate, which is a polyimide film to be a flexible laminate substrate on which at least one surface is plasma-treated, a tie coat layer A formed on the polyimide film, and the tie coat layer
  • a circuit is formed using a non-adhesive flexible laminate having a nickel-copper alloy layer as an alloy layer C on the metal conductor layer B formed on the metal conductor layer, the metal conductor layer B is formed on the metal conductor layer.
  • Photoresist is coated on the formed alloy layer C, exposed and developed, and then the alloy layer C, the metal conductor layer B, and the tie coat layer A are removed with the same etching solution by etching, and the circuit portion remains. Forming a circuit on a flexible laminate substrate, wherein the circuit is formed by removing the photoresist from the circuit portion. Act
  • the present invention also provides the following method. 2) The method for forming a circuit on a flexible laminate substrate according to 1) above, wherein the layer C formed on the metal conductor layer is a sputter layer having a thickness of 1 to 50 nm. 3) The metal conductor layer 3. The method for forming a circuit on a flexible laminate substrate according to any one of 1) to 2) above, wherein the layer C formed on the substrate is a nickel copper alloy containing 60 mass% or more of nickel. 4) The tie coat layer A is a sputter layer selected from any one of nickel, chromium, cobalt, nickel alloy, chromium alloy, and cobalt alloy having a thickness of 5 to 100 nm. 3) Circuit forming method on flexible laminate substrate according to any one of 3) 5) Any one of 1) to 4) above, wherein the metal conductor layer B is copper or a copper alloy. Circuit formation method to a flexible laminate substrate according to 1) above, wherein the layer C formed on the metal conductor layer is a sputter layer having
  • the present invention is a non-adhesive flexible laminate in which the tie coat layer A and the nickel copper alloy layer C are formed on the upper and lower sides of the metal conductor layer B.
  • the tie coat layer A side is heated by aging between the polyimide film and the metal layer. It is possible to increase the adhesion strength later, and the nickel copper alloy layer C side of the upper surface of one metal conductor layer suppresses side etching during circuit formation, has a high etch factor, and has good circuit linearity. It has an excellent effect.
  • non-adhesive flexible laminate for an electronic circuit that can form a circuit having a more uniform target circuit width, can improve etching properties by pattern etching, and can prevent occurrence of short circuit or defective circuit width.
  • the adhesiveless flexible laminate of the present invention comprises a polyimide film having at least one surface plasma-treated, a tie coat layer A formed thereon, and a metal conductor layer B formed on the tie coat layer A. And a sputter layer on the metal conductor layer B. Plasma treatment of the polyimide film surface removes surface contaminants and modifies the surface.
  • the tie coat layer A means an intermediate layer for enhancing the adhesion between the polyimide film layer and the metal conductor layer B.
  • the term “tie coat layer” is also used in Patent Document 1 (Japanese Patent No. 3173511), and is generally known as a technical term. In the present specification, the term “tie coat layer” is used as necessary.
  • a sputter layer selected from any one of nickel, chromium, cobalt, nickel alloy, chromium alloy and cobalt alloy having a thickness of 5 to 100 nm can be used. These are all materials that can improve the adhesion between the polyimide film layer and the metal conductor layer B, and can be etched in circuit design.
  • the tie coat layer A is a layer having a function of improving the adhesion between the polyimide film layer and the metal conductor layer B.
  • Nickel alloys, chromium alloys, and cobalt alloys are alloys having nickel, chromium, and cobalt as main components (containing 50% by mass or more), respectively, and the subcomponents are not particularly limited. Any existing alloy can be applied.
  • the thin film formed by sputtering directly reflects the component composition of the target, and the same component can be formed.
  • the initial adhesive strength after lamination between the polyimide film and the metal layer of the non-adhesive flexible laminate in which the tie coat layer A and the metal conductor layer B are formed on the plasma-treated surface of the polyimide film is generally measured as “normal peel strength”.
  • this normal peel strength does not depend on the roughness of the plasma treatment surface when the roughness Rz of the plasma treatment surface is in the range of 2.5 to 20 nm.
  • the peel strength is reduced to about half.
  • the thickness is less than 5 nm, the adhesiveness is low, and if it exceeds 100 nm, the effect is saturated, so that a thickness of 5 to 100 nm is appropriate.
  • These materials are useful in making adhesiveless flexible laminates. However, it should be understood that selection of materials other than those described above is not denied in the present invention.
  • the metal conductor layer B copper or a copper alloy can be used. Again, this does not deny the selection of other highly conductive materials.
  • the present invention has a great feature in the layer C formed on the metal conductor layer B.
  • the layer C is preferably a nickel copper alloy layer.
  • the layer C formed on the metal conductor layer B has a function of suppressing side etching at the time of circuit formation of the metal conductor layer B to prevent the occurrence of sagging due to etching and enabling a high etch factor. Is as described in Patent Document 5, and it is described that a nickel alloy is effective.
  • the feature of the present invention is that a nickel-copper alloy is found in the alloy layer C which can obtain a high etch factor and good circuit linearity among a number of Ni alloys. This was first discovered in the present invention.
  • the alloy layer C is preferably formed by sputtering.
  • the film composition can be formed uniformly and thin.
  • a thickness of 1 to 50 nm is appropriate. If it is less than 1 nm, the effect is low, and if it exceeds 50 nm, the effect is saturated.
  • the composition of the alloy layer C is desirably 60 mass% or more of Ni, and formation by sputtering is preferable in that the adjustment of the composition is ensured by the composition of the target. Even if the alloy layer C is not pre-etched, it is possible to form a circuit with good linearity of the wiring. This is one of the major features of the present invention.
  • a tie coat layer A is formed by sputtering, and then the metal conductor layer B is formed on the tie coat layer.
  • a nickel copper alloy layer C is formed on the metal conductor layer B by sputtering.
  • a tie coat layer having a thickness of 5 to 100 nm is sputtered on the plasma-treated surface using a target material selected from any one of nickel, chromium, cobalt, nickel alloy, chromium alloy, and cobalt alloy. A can be formed.
  • copper or a copper alloy can be used as the metal conductor layer B.
  • the layer C is formed on the metal conductor layer B by sputtering using a nickel-copper alloy target material having a thickness of 1 to 50 nm. be able to.
  • This layer suppresses side etching at the time of forming the circuit of the metal conductor layer B, prevents sagging due to etching, and has a high etch factor.
  • a photoresist is applied to the upper surface side of the metal conductor layer B, and then the circuit pattern is exposed and developed, and then is subjected to an etching process.
  • Sputtering layer C of the present invention is as thin as 1 to 50 nm with respect to general etching solutions such as ferric chloride and cupric chloride. Penetration of the etching solution into the layer promotes peeling at the interface between the metal conductor layer B and the sputtered layer and is removed from the resist opening as a film during etching.
  • the alloy layer C when the alloy layer C is a nickel alloy other than a nickel copper alloy, the alloy layer C may have poor solubility in an etching solution such as ferric chloride or cupric chloride.
  • the liquid may first dissolve the metal conductor layer B, resulting in uneven etching depending on the location. As a result, the linearity of the circuit may be degraded.
  • the alloy layer C existing between the resist and the metal conductor layer B suppresses the side etching of the metal conductor layer B by the etching solution, thereby enabling anisotropic etching as a result. This is a great reason why a high etch factor can be obtained.
  • the material used for the polyimide film is not particularly limited.
  • Ube Industries Upilex, DuPont / Toray DuPont Kapton, Kaneka Apical and the like are marketed, but the present invention can be applied to any polyimide film. It is not limited to such a specific variety.
  • Upilex-SGA manufactured by Ube Industries was used as the polyimide film.
  • the polyimide film was first set in a vacuum apparatus, evacuated, oxygen was introduced into the chamber, the chamber pressure was adjusted to 10 Pa, and plasma treatment was performed.
  • a tie coat layer A having a thickness in the range of 0 to 50 nm and a copper layer of 300 nm were formed thereon by sputtering on the plasma-treated polyimide film surface.
  • an adhesive-free flexible laminate was prepared by forming a metal conductor layer B (thickness: 8.5 ⁇ m) made of copper by electroplating on the tie coat layer A and the copper layer thereon. From this non-adhesive flexible laminate, an alloy layer C of 1 to 50 nm was further formed on the surface of the metal conductor layer B by sputtering.
  • the non-adhesive flexible laminate includes a polyimide film, a tie coat layer A, a metal conductor layer B, and an alloy layer C.
  • a sample was prepared in order to evaluate the etch factor. The sample was coated with a liquid resist, dried, then exposed, developed, dried and etched using a 30 micron pitch glass mask depicting a circuit with 21 micron lines and 9 micron space, and the etch factor was evaluated. Carried out.
  • ferric chloride and cupric chloride can be applied to the etching of the metal conductor layer B, the tie coat layer A and the alloy layer C can be etched with the same etching solution.
  • ferric chloride (40 ° Baume 50 ° C.) and cupric chloride (2 mol / L, hydrochloric acid 3 mol / L, 50 ° C.) were used.
  • the etch factor can be defined as shown in FIG. As shown in FIG. 2, the etch factor is calculated as T / ((B ⁇ W) / 2). Table 1 shows the evaluation results of the etch factor.
  • the etching time varies depending on the sample in order to align the circuit wiring width with the top width (W) of 8 ⁇ 1 microns.
  • the etchant that has entered through the resist opening with a space of 9 microns not only advances toward the bottom, but also causes side etching at the same time. Therefore, when etching up to a certain top width (W), the sample has a low etch factor. Increases the bottom width (B).
  • the etching in the bottom direction proceeds preferentially, so that the difference between the top width (W) and the bottom width (B) becomes small.
  • the circuit linearity is evaluated by using an optical microscope or a scanning electron microscope, observing the circuit shape at a magnification of 50 times, and the circuit pitch (P) at any 10 points within the range of 100 ⁇ m ⁇ 100 ⁇ m in the observation screen.
  • top width (W) Linearity is expressed by (P ⁇ W) / T using copper thickness (T) as shown in FIG. The smaller the variation in this numerical value, the better the linearity of the circuit.
  • Table 1 the standard deviation at 10 points (PW) / T was used as an index of the linearity. In the present invention, the standard deviation is 0.1 or less.
  • FIG. 3 is an etching process diagram of the example. As shown in FIG. 3, it consists of steps of applying a photoresist to an adhesive-free flexible laminate, exposing / developing, etching, and stripping the photoresist layer.
  • the top width (T) was 7.0 ⁇ m
  • the bottom width (B) was 16.6 ⁇ m
  • the etch factor was 1.78
  • the side surface of the circuit was etched to the end.
  • the standard deviation of (PW) / T was 0.079, which was 0.1 or less.
  • the linearity of the circuit was good, but the etch factor was poor.
  • FIG. 4 (photo) shows a state where a circuit is formed by etching. As shown in FIG. 4, since there is “sag”, the width between the circuits is narrow, but it is understood that the linearity of the circuit is good.
  • Comparative Example 2 is a case where the ferric chloride of Comparative Example 1 is changed to cupric chloride.
  • the top width is 7.4 ⁇ m
  • the bottom width is 16.2 ⁇ m
  • the etch factor is 1.92
  • the circuit The sides were etched away.
  • the standard deviation of (PW) / T was 0.096, which was 0.1 or less.
  • the linearity of the circuit was good, but the etch factor was poor.
  • there was no surface treatment layer there was no significant difference between the etch factor and the standard deviation of (PW) / T even when the etching solution was different.
  • the results are shown in Table 1.
  • Comparative Example 4 is a case where the alloy layer C of Comparative Example 3 is set to 30 nm. When the alloy layer C is thick, it takes time to dissolve and peel, and as a result, when the alloy layer disappears, the copper foil is dissolved. Has already progressed, and the circuit flowed. Circuit formation was impossible, and the etch factor and the linearity of the circuit could not be evaluated. The results are shown in Table 1.
  • Comparative Example 9 is a case where the alloy layer C of Comparative Example 3 is a 10 nm nickel plating layer. As a result, the top width is 8.5 ⁇ m, the bottom width is 11.8 ⁇ m, and the etch factor is 5.13. The standard deviation of (PW) / T was 0.166. Since the composition of the alloy layer C of Comparative Example 3 was a nickel plating layer, the etch factor was equivalent to that of Comparative Example 3, but the circuit linearity was poor. The results are shown in Table 1.
  • FIG. 5 (photograph) shows a state in which a circuit is formed by etching of Comparative Example 9. As shown in FIG. 5, it can be seen that the circuit is disturbed and the linearity of the circuit is poor.
  • Example 3 is the same as Example 2 except that the etching solution is cupric chloride. As a result, the top width was 8.5 ⁇ m, the bottom width was 11.0 ⁇ m, the etch factor was as high as 6.60, and the standard deviation of (PW) / T was 0.096. Even if the etching solution was changed, the effect of increasing the etch factor was obtained by the alloy layer C, and the linearity of the circuit was good. The results are shown in Table 1.
  • the present invention is a non-adhesive flexible laminate in which a nickel copper alloy layer is formed as a tie coat layer A and an alloy layer C on the upper and lower sides of the metal conductor layer B. And having the effect of enabling good circuit linearity.
  • a nickel copper alloy layer is formed as a tie coat layer A and an alloy layer C on the upper and lower sides of the metal conductor layer B.
  • the effect of providing a non-adhesive flexible laminate for an electronic circuit that can form a circuit with a more uniform circuit width and that can improve etching performance by pattern etching and prevent occurrence of short circuit and defective circuit width. Therefore, it is useful as a flexible laminate used as a mounting material for electronic components such as flexible printed circuit boards, TAB, and COF.

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Abstract

フレキシブルラミネート基板へ回路を形成する方法であって、少なくとも一方の面がプラズマ処理されたフレキシブルラミネート基板となるポリイミドフィルム、該ポリイミドフィルムの上に形成されたタイコート層Ａ、該タイコート層上に形成された金属導体層Ｂ、さらに該金属導体層の上に合金層Ｃとしてニッケル銅合金層を有する無接着剤フレキシブルラミネートを用いて回路を形成する際に、前記金属導体層の上に形成した合金層Ｃの上にフォトレジストを塗布し、これを露光・現像して、エッチングによりスパッタ層Ｃ、金属導体層Ｂ及び合金層Ｃを同一エッチング液で除去して回路部分を残存させ、さらに回路部分のフォトレジストを除去して回路を形成することを特徴とするフレキシブルラミネート基板への回路形成方法。

Description

フレキシブルラミネート基板への回路形成方法
　本発明は、フレキシブルプリント基板、ＴＡＢ、ＣＯＦ等の電子部品の実装素材として用いられるフレキシブルラミネート基板への回路形成方法に関する。
背景分野
　ポリイミドフィルムに主として銅からなる金属導体層を積層したＦＣＣＬ（Flexible Copper Clad Laminate）は電子産業における回路基板の素材として広く用いられている。中でも、ポリイミドフィルムと金属層との間に接着剤層を有しない無接着剤フレキシブルラミネート（特に、二層フレキシブル積層体）は回路配線幅のファインピッチ化に伴い注目されている。
　無接着剤フレキシブルラミネート、特にファインピッチに対応した無接着剤フレキシブルラミネートの製造方法としては、ポリイミドフィルム上にスパッタリング、ＣＶＤ、蒸着などの乾式めっき法により金属層を予め形成し、次いで湿式めっき法により導体層となる金属層を製膜する、いわゆるメタライジング法が主に行われている。
　このメタライジング法においては、金属層とポリイミドフィルムとの密着力を高めるために、金属層を形成するに先立ち、ポリイミドフィルム表面をプラズマ処理により、表面の汚染物質の除去ならびに表面粗さの向上を目的として改質を行うことが行われる（特許文献１及び２参照）。
　この方法は極めて有効であるが、回路形成時の熱処理や使用環境での長期信頼性などにおいて密着力が低下する問題があることが分かり、さらにポリイミドフィルム層と金属導体層との密着性を高めるための中間層であるタイコート層をプラズマ処理面に形成する提案がなされた。このタイコート層の形成は、非常に有効な方法である（特許文献１参照）。
　一方、ＴＡＢやＣＯＦ、ＦＰＣ等に使用されるＦＣＣＬは、サブトラクティブ法により金属導体層をエッチング除去する。一層の回路配線幅のファインピッチ化に伴い、セミアディティブ法の適用や金属導体層をエッチングするエッチング液にインヒビターを添加し、異方性を持つエッチングを行うことにより、エッチファクタを向上させ、ファインピッチ化する検討がなされている（特許文献３及び４参照）。
　セミアディティブの場合、従来サブトラクティブ法で使用してきた工程をそのまま適用することができず、新たに金属導体層を形成するためのめっき工程が必要になるのみならず、金属導体層の厚みに相当するレジストが必要になってくる。
　インヒビターを含むエッチング液は、従来のエッチングラインで適用可能であるが、金属導体層の厚みや回路配線のピッチにより、同一基板内に存在する様々な回路配線幅で形状が異なり、配線の直線性に劣るという問題を解決するに至っていない。
　すなわち、目的とする回路を形成するためにレジスト塗布及び露光工程により回路を印刷し、さらに銅箔の不要部分を除去するエッチング処理を経るが、エッチングして回路を形成する際に、その回路が意図した通りの幅にならないという問題がある。
　それは、エッチング後の銅箔回路の銅部分が、銅箔の表面から下に向かって、すなわち樹脂層に向かって、末広がりにエッチングされる（ダレを発生する）ことである。大きな「ダレ」が発生した場合には、樹脂基板近傍で銅回路が短絡し、不良品となる場合もある。
　このような「ダレ」は極力小さくすることが必要であるが、このような末広がりのエッチング不良を防止するために、エッチング時間を延長して、エッチングをより多くして、この「ダレ」を減少させることも考えた。
　しかし、この場合は、すでに所定の幅寸法に至っている箇所があると、そこがさらにエッチングされることになるので、その銅箔部分の回路幅がそれだけ狭くなり、回路設計上目的とする均一な線幅（回路幅）が得られず、特にその部分（細線化された部分）で発熱し、場合によっては断線するという問題が発生する。
　また、特許文献５では、「ダレ」を減少させるため、金属導体層の上に銅よりエッチングレートの低い金属又は合金の層を形成することが提案されている。しかしながら、この方法ではエッチファクタを向上させることができるものの、回路直線性が良くないという問題が残されている
　電子回路のファインパターン化がさらに進行する中で、現在もなお、このようなエッチング不良による問題がより強く現れ、回路形成上で、大きな問題となっている。
　本発明者らは、回路の「ダレ」を小さく、かつ、回路直線性を良くする手段として、金属導体層の上に、銅よりエッチングレートの低い金属又は合金の層を予め除去するプリエッチングを発明した（特許文献６）。プリエッチングにより、両方の特性を満足することが可能になり、非常に有効であった。しかし、回路形成工程にプリエッチング工程が増えることになり、コスト増が避けられないという、若干の不利な点があった。
特許第３１７３５１１号公報 特表２００３－５１９９０１号公報 特開２００４－２５６９０１号公報 特開２００９－１６７４５９号公報 特開２００２－１７６２４２号公報 特願２０１０－０３５８６３号
　本願発明は、フレキシブルラミネートの金属導体層上にニッケル銅合金層を形成することで、回路配線のファインピッチ化の妨げとなるサイドエッチングの抑制しつつ、配線の直線性が良好である回路を形成する方法を提供することを課題とするものである。
　上記の課題に鑑み、本発明は、下記の方法を提供する。
　１）フレキシブルラミネート基板へ回路を形成する方法であって、少なくとも一方の面がプラズマ処理されたフレキシブルラミネート基板となるポリイミドフィルム、該ポリイミドフィルムの上に形成されたタイコート層Ａ、該タイコート層上に形成された金属導体層Ｂ、さらに該金属導体層の上に合金層Ｃとしてニッケル銅合金層を有する無接着剤フレキシブルラミネートを用いて回路を形成する際に、前記金属導体層の上に形成した合金層Ｃの上にフォトレジストを塗布し、これを露光・現像して、エッチングにより合金層Ｃ、金属導体層Ｂ、及びタイコート層Ａを同一エッチング液で除去して回路部分を残存させ、さらに回路部分のフォトレジストを除去して回路を形成することを特徴とするフレキシブルラミネート基板への回路形成方法
　本発明は、また、下記の方法を提供する。
　２）金属導体層上に形成された層Ｃが、厚さが１～５０ｎｍのスパッタ層であることを特徴とする上記１）に記載のフレキシブルラミネート基板への回路形成方法
　３）前記金属導体層の上に形成した層Ｃが、ニッケルを６０質量％以上含有するニッケル銅合金であることを特徴とする上記１）～２）のいずれかの一項に記載のフレキシブルラミネート基板への回路形成方法
　４）前記タイコート層Ａが、厚さ５～１００ｎｍのニッケル、クロム、コバルト、ニッケル合金、クロム合金、コバルト合金のいずれか１種から選択したスパッタ層であることを特徴とする上記１）～３）のいずれか一項に記載のフレキシブルラミネート基板への回路形成方法
　５）前記金属導体層Ｂが銅又は銅合金であることを特徴とする上記１）～４）のいずれか一項に記載のフレキシブルラミネート基板への回路形成方法
　以上により、本願発明は、金属導体層Ｂの上下に、タイコート層Ａとニッケル銅合金層Ｃを形成させた無接着剤フレキシブルラミネートにおいて、タイコート層Ａ側はポリイミドフィルムと金属層間の加熱エージング後の密着力を高めることが可能であり、一方の金属導体層の上面のニッケル銅合金層Ｃ側は回路形成時のサイドエッチングを抑制し、高いエッチファクタを有しつつ、回路直線性が良いという優れた効果を有する。
　すなわち、これによりフレキシブルラミネート基板の金属導体層Ｂをエッチングにより回路形成を行うに際し、エッチングによるダレの発生を防止し、エッチングによる回路形成の時間を短縮することが可能である。
　かつ金属導体層Ｂのエッチング時にニッケル銅合金層Ｃを予め除去することなく、同じエッチング液で一括処理しても、配線の直線性を良好にすることができるという優れた効果を有する。
　以上により、目的とする回路幅のより均一な回路を形成でき、パターンエッチングでのエッチング性の向上、ショートや回路幅の不良の発生を防止できる電子回路用の無接着剤フレキシブルラミネートを提供することができる効果を有する。
ポリイミドフィルム、タイコート層Ａ、金属導体層Ｂ及び合金層Ｃを備えた無接着剤フレキシブルラミネートの断面を示す説明図である。 エッチファクタの計算方法を示す説明図である。 無接着剤フレキシブルラミネートにフォトレジストの塗布、露光・現像、金属導電層のエッチング及びフォトレジスト層の剥離という工程の説明図である。 比較例１の回路間の幅が狭くなっている様子を示す図である。 比較例９の直線性に乱れが生じている回路の様子を示す図である。 実施例１の回路の優れた直線性を有する回路の様子を示す図である。
　次に、本願発明の具体例について説明する。なお、以下の説明は本願発明を理解し易くするためのものであり、この説明に発明の本質を制限されるものではない。すなわち、本発明に含まれる他の態様または変形を包含するものである。
　本発明の無接着剤フレキシブルラミネートは、少なくとも一方の面がプラズマ処理されたポリイミドフィルムと、その上に形成されたタイコート層Ａと、該タイコート層Ａ上に形成された金属導体層Ｂを有し、さらに該金属導体層Ｂの上にスパッタ層を有する。ポリイミドフィルム表面をプラズマ処理することにより、表面の汚染物質の除去と表面の改質を行う。
　タイコート層Ａは、ポリイミドフィルム層と金属導体層Ｂとの密着性を高めるための中間層を意味する。「タイコート層」の用語は、前記特許文献１（特許第３１７３５１１号公報）でも使用されているもので、一般的は技術用語として知られているものである。本願明細書においては、必要に応じて「タイコート層」の用語を使用する。
　前記タイコート層Ａとしては、厚さ５～１００ｎｍのニッケル、クロム、コバルト、ニッケル合金、クロム合金、コバルト合金のいずれか１種から選択したスパッタ層を使用することができる。これらはいずれもポリイミドフィルム層と金属導体層Ｂとの密着性を高めることができる材料であり、さらに回路設計に際してエッチングが可能である。タイコート層Ａは、ポリイミドフィルム層と金属導体層Ｂとの密着性を高める機能を持つ層である。
　ニッケル合金、クロム合金、コバルト合金については、それぞれニッケル、クロム、コバルトを主成分（５０質量％以上含有する）とする合金であって、副成分は特に制限されない。既存の合金であれば全て適用できるものである。スパッタリングにより形成される薄膜は、ターゲットの成分組成が直接反映され、同成分が成膜できる。
　ポリイミドフィルムをプラズマ処理した面にタイコート層Ａ及び金属導体層Ｂを形成した無接着剤フレキシブルラミネートのポリイミドフィルムと金属層間の積層後の初期密着力については、一般に「常態ピール強度」として測定するが、この常態ピール強度は、プラズマ処理面の粗さＲｚが２．５～２０ｎｍの範囲では、プラズマ処理面粗さには依存しない。但し、タイコート層Ａを施さない場合は、ピール強度は半分程度に低下する。
　５ｎｍ未満では密着性は低くなり、１００ｎｍを超えると効果が飽和するので、厚さ５～１００ｎｍが適当である。これらの材料は、無接着剤フレキシブルラミネートの作製に際して有用である。しかし、上記以外の材料の選択は、本願発明において否定されるものでないことは理解されるべきことである。
　前記金属導体層Ｂとしては、銅または銅合金を使用することができる。これも同様に他の導電性に富む材料の選択を否定するものではない。
　さらに、本発明は、金属導体層Ｂ上に形成する層Ｃに大きな特徴を有する。この層Ｃには、ニッケル銅合金層が好ましい。
　金属導体層Ｂ上に形成する層Ｃは、金属導体層Ｂの回路形成時のサイドエッチングを抑制してエッチングによるダレの発生を防止し、高いエッチファクタを可能とする機能を有するものであることは、特許文献５に記載のとおりであり、ニッケル合金が有効であることが記載されている。
　しかしながら、回路直線性についての記載はない。発明者らの実験では、Ｎｉ層、Ｃｏ層、ＮｉＣｒ層では良好な結果が得られていない。本発明の特徴は、数あるＮｉ合金の中から、高いエッチファクタが得られ、かつ良好な回路直線性が得られる合金層Ｃにニッケル銅合金を見出したことにある。本願発明において、初めて知見されたものである。
　また、本発明においては、合金層Ｃはスパッタで形成されることが望ましい。スパッタ層では膜の組成を均一に薄く形成すことができる。本発明では、厚さ１～５０ｎｍが適切である。１ｎｍ未満では効果が低く、また５０ｎｍを超えると効果が飽和する。さらに、合金層Ｃの組成では、Ｎｉ６０質量％以上が望ましく、その組成の調整はターゲットの組成で確保される点においてはスパッタでの形成が好ましい。
　合金層Ｃをプリエッチングしなくても、配線の直線性が良好である回路を形成可能である。これが本願発明の大きな特徴の一つである。
　本願発明の無接着剤フレキシブルラミネートの製造に際しては、ポリイミドフィルムの少なくとも一方の面にグロー放電によるプラズマ処理した後、タイコート層Ａをスパッタリングにより形成し、次にタイコート層上に金属導体層Ｂを形成し、更に該金属導体層Ｂ上に、ニッケル銅合金の層Ｃをスパッタリングにより形成する。
　具体的には、前記プラズマ処理面に、ニッケル、クロム、コバルト、ニッケル合金、クロム合金、コバルト合金のいずれか１種から選択したターゲット材料を用いてスパッタリングして厚さ５～１００ｎｍのタイコート層Ａを形成することができる。そして、上記の通り、前記金属導体層Ｂとして、銅又は銅合金を用いることができる。
　さらに、本願発明の無接着剤フレキシブルラミネートの製造に際して、具体的には前記金属導体層Ｂ上に、厚さが１～５０ｎｍのニッケル銅合金のターゲット材を用いてスパッタリングし、層Ｃを形成することができる。
　この層は、金属導体層Ｂの回路形成時のサイドエッチングを抑制してエッチングによるダレの発生を防止し、高いエッチファクタを有する。
　金属導体層Ｂの上面側は、まずはフォトレジストを施した後、回路パターンを露光、現像して、エッチング工程に投入される。一般的な塩化第二鉄、塩化第二銅のようなエッチング液に対し、本願発明のスパッタ層Ｃは１～５０ｎｍと薄く、スパッタ層Ｃの金属、或いは合金自体が溶解する以外にも、スパッタ層内にエッチング液が浸透することで、金属導体層Ｂとスパッタ層の界面での剥離を促進し、エッチング中に膜としてレジスト開口部から除去される。
　しかし、合金層Ｃが、ニッケル銅合金以外のニッケル合金では、塩化第二鉄、塩化第二銅のようなエッチング液に対し、溶解性が悪い場合があり、その場合合金層Ｃを浸透したエッチング液が先に金属導体層Ｂを溶解することもあり、場所によるエッチングの不均一が発生する。結果として、回路の直線性が悪くなることがある。
　これに対して、合金層Ｃにニッケル銅合金を用いた場合、高いエッチファクタと良好な回路直線性が発現する。
　本願発明は、エッチング工程において、レジストと金属導体層Ｂ間に存在する合金層Ｃがエッチング液による金属導体層Ｂのサイドエッチングを抑制するため、結果として異方性のエッチングを可能とすることにより、高いエッチファクタを得ることができる大きな理由となる。
　次に、実施例および比較例に基づいて説明する。なお、本実施例はあくまで一例であり、この例のみに制限されるものではない。すなわち、本発明に含まれる他の態様または変形を包含するものである。なお、対比のために比較例も同様に説明する。
　ポリイミドフィルムに使用する材料は、特に制限はない。例えば、宇部興産製ユーピレックス、ＤｕＰｏｎｔ／東レ・デュポン製カプトン、カネカ製アピカルなどが上市されているが、いずれのポリイミドフィルムにおいても本発明は適用できる。このような特定の品種に限定されるものではない。本実施例及び比較例では、ポリイミドフィルムとして宇部興産製ユーピレックス－ＳＧＡを使用した。
　まず、最初にポリイミドフィルムを真空装置内にセットし真空排気後、酸素をチャンバー内に導入し、チャンバー圧力を１０Ｐａに調整し、プラズマ処理をした。
　次に、上記のプラズマ処理したポリイミドフィルム表面にスパッタリングにより、０～５０ｎｍの範囲で厚さを変えたタイコート層Ａと、その上に銅層を３００ｎｍ形成した。さらに、上記のタイコート層Ａとその上の銅層の上に電気めっきにより銅からなる金属導体層Ｂ（厚さ８．５μｍ）を形成することにより、無接着剤フレキシブルラミネートを作製した。
　この無接着剤フレキシブルラミネートに対し、その金属導体層Ｂ表面にさらにスパッタリングにより、１～５０ｎｍの合金層Ｃを形成した。
　無接着剤フレキシブルラミネートの断面を図１に示す。図１に示すように、無接着剤フレキシブルラミネートは、ポリイミドフィルム、タイコート層Ａ、金属導体層Ｂ及び合金層Ｃを備えている。次に、エッチファクタを評価するため、試料を準備した。
　試料は液体レジストを塗工、乾燥した後、ライン２１ミクロン、スペース９ミクロンの回路が描写された３０ミクロンピッチのガラスマスクを用い、露光、現像、乾燥した後、エッチングを行い、エッチファクタの評価を実施した。
　金属導体層Ｂのエッチングには、塩化第二鉄、塩化第二銅が適用できるが、これらのエッチング液は、タイコート層Ａと合金層Ｃも同一のエッチング液でエッチング可能であり、本実施例及び比較例では、塩化第二鉄（４０°ボーメ５０°Ｃ）、塩化第二銅（２ｍｏｌ／Ｌ、塩酸３ｍｏｌ／Ｌ、５０°Ｃ）を使用した。
　エッチファクタは、図２のように定義することができる。図２に示すように、エッチファクタは、Ｔ／（（Ｂ－Ｗ）／２）として計算方法する。
　表１にエッチファクタの評価結果を示す。エッチング時間は、回路配線幅はトップ幅（Ｗ）を８±１ミクロンに揃えるために、サンプルによって異なる。
　スペース９ミクロンのレジスト開口部から浸入したエッチング液が、ボトムに向かってエッチングが進むだけでなく、サイドエッチングも同時に起こすため、一定のトップ幅（Ｗ）までのエッチングした場合、エッチファクタの低いサンプルはボトム幅（Ｂ）が大きくなる。
　一方、サイドエッチングが抑制されたサンプルでは、ボトム方向へのエッチングが優先的に進行するため、トップ幅（Ｗ）とボトム幅（Ｂ）の差は小さくなる。
　なお、回路直線性の評価は、光学顕微鏡、または走査型電子顕微鏡を用い、倍率５０倍で回路形状を観察し、観察画面中の１００μｍ×１００μｍの範囲で、任意の１０点で回路ピッチ（Ｐ）とトップ幅（Ｗ）を測定する。直線性は銅厚（Ｔ）を用いて図２のように、（Ｐ－Ｗ）／Ｔで表現する。この数値のばらつきが小さいほど、回路の直線性は良いことになり、表１には直線性の良否の指標として、（Ｐ－Ｗ）／Ｔの１０点での標準偏差を使用した。本発明では、この標準偏差が０．１以下であることを条件とした。
Figure JPOXMLDOC01-appb-T000001
　図３は、実施例のエッチングの工程図である。図３に示すように、無接着剤フレキシブルラミネートにフォトレジストの塗布、露光・現像、エッチング及びフォトレジスト層の剥離という工程からなる。
（比較例１）
　比較例１は、２１／９の３０μｍピッチであり、タイコート層Ａにニッケルクロム合金（Ｎｉ／Ｃｒ＝８０／２０）を１０ｎｍ、金属導体層Ｂを８．５μｍの銅、合金層Ｃがない場合である。塩化第二鉄でエッチングした場合、トップ幅（Ｔ）が７．０μｍ、ボトム幅（Ｂ）が１６．６μｍで、エッチファクタは１．７８となり、回路の側面が末広がりにエッチングされた。また、（Ｐ－Ｗ）／Ｔの標準偏差は０．０７９となり、０．１以下であった。このように、回路の直線性は良好であったが、エッチファクタは不良であった。この結果を、表１に示す。
　また、図４（写真）に、エッチングにより回路を形成した場合の様子を示す。この図４に示すように、「ダレ」があるために、回路間の幅が狭くなっているが、回路の直線性は良好であることがわかる。
（比較例２）
　比較例２は、比較例１の塩化第二鉄を塩化第二銅に変えた場合であり、トップ幅が７．４μｍ、ボトム幅が１６．２μｍで、エッチファクタは１．９２となり、回路の側面が末広がりにエッチングされた。また、（Ｐ－Ｗ）／Ｔの標準偏差は０．０９６となり、０．１以下であった。このように、回路の直線性は良好であったが、エッチファクタは不良であった。また、表面処理層がない場合、エッチング液が異なっても、エッチファクタと（Ｐ－Ｗ）／Ｔの標準偏差に大きな差は見られなかった。この結果を、表１に示す。
（比較例３）
　比較例３は、合金層Ｃに１０ｎｍのニッケルクロム合金（Ｎｉ／Ｃｒ＝８０／２０）以外、比較例１と同じである。この結果、トップ幅が８．８μｍ、ボトム幅が１２．１μｍで、エッチファクタは５．１３と高くなり、合金層Ｃによりエッチファクタが高くなる効果が得られたが、その反面、（Ｐ－Ｗ）／Ｔの標準偏差は０．１５５となり、回路の直線性が悪くなった。この結果を、表１に示す。
（比較例４）
　比較例４は、比較例３の合金層Ｃを３０ｎｍにした場合であり、合金層Ｃが厚くなることにより溶解、剥離に時間を要した結果、合金層がなくなった時点で、銅箔の溶解も既に進行しており、回路が流れてしまうような現象となった。回路形成は不能であり、エッチファクタ、回路の直線性の評価はできなかった。この結果を、表１に示す。
（比較例５）
　比較例５は、比較例３の合金層Ｃを１０ｎｍのニッケルクロム合金（Ｎｉ／Ｃｒ＝９３／７）にした場合であり、この結果、トップ幅が８．５μｍ、ボトム幅が１２．９μｍで、エッチファクタは３．８５であり、（Ｐ－Ｗ）／Ｔの標準偏差は０．１２７となった。ニッケル合金組成について比較例３よりＣｒが少ないため、回路の直線性は比較例３より良くなったが、比較例１より劣っていた。この結果を、表１に示す。
（比較例６）
　比較例６は、比較例３のタイコート層Ａを１０ｎｍのニッケル銅合金（Ｎｉ／Ｃｕ＝６７／３３）にした場合であり、合金層Ｃは１０ｎｍのニッケル合金（Ｎｉ／Ｃｒ＝８０／２０）である。この結果、トップ幅が８．５μｍ、ボトム幅が１１．８μｍで、エッチファクタは５．１３であり、（Ｐ－Ｗ）／Ｔの標準偏差は０．１４９となった。タイコート層Ａをニッケル銅合金にした場合、合金層Ｃによりエッチファクタが高くなる効果が得られたが、回路の直線性は悪くなった。この結果を、表１に示す。
（比較例７）
　比較例７は、比較例３の合金層Ｃを１０ｎｍの銅ニッケル合金（Ｃｕ／Ｎｉ＝７５／２５）にした場合であり、この結果、トップ幅が７．７μｍ、ボトム幅が１６．２μｍで、エッチファクタは２．０１であり、（Ｐ－Ｗ）／Ｔの標準偏差は０．０８７となった。比較例３の合金層Ｃの組成をニッケル含有銅合金にしたため、回路の直線性は比較例３より良くなったが、エッチファクタが高くなる効果は得られなかった。この結果を、表１に示す。
（比較例８）
　比較例８は、比較例７の合金層Ｃを１０ｎｍのニッケル銅合金（Ｎｉ／Ｃｕ＝５５／４５）にした場合であり、この結果、トップ幅が７．７μｍ、ボトム幅が１２．１μｍで、エッチファクタは２．８９であり、（Ｐ－Ｗ）／Ｔの標準偏差は０．０９７となった。比較例７の合金層Ｃの組成をニッケルリッチなニッケル銅合金にしたため、エッチファクタは比較例7よりは若干良くなったが、更にニッケルリッチの比較例３や比較例５に比べ、エッチファクタは小さくなった。この結果を、表１に示す。
（比較例９）
　比較例９は、比較例３の合金層Ｃを１０ｎｍのニッケルめっき層にした場合であり、この結果、トップ幅が８．５μｍ、ボトム幅が１１．８μｍで、エッチファクタは５．１３であり、（Ｐ－Ｗ）／Ｔの標準偏差は０．１６６となった。比較例３の合金層Ｃの組成をニッケルめっき層にしたため、エッチファクタは比較例３と同等であったが、回路直線性は悪くなった。この結果を、表１に示す。
　また、図５（写真）に、比較例９のエッチングにより回路を形成した場合の様子を示す。この図５に示すように、回路に乱れが生じ、回路の直線性が悪いことがわかる。
（実施例１）
　実施例１は、合金層Ｃに１０ｎｍのニッケル銅合金（Ｎｉ／Ｃｕ＝６７／３３）以外、比較例３と同じである。この結果、トップ幅が８．５μｍ、ボトム幅が１１．４μｍで、エッチファクタは５．７７と高くなり、（Ｐ－Ｗ）／Ｔの標準偏差は０．０７８となった。合金層Ｃによりエッチファクタが高くなる効果が得られ、かつ、回路の直線性は良好であった。この結果を、表１に示す。
　また、図６（写真）に、実施例１のエッチングにより回路を形成した場合の様子を示す。この図６に示すように、優れた回路直線性を示し、「ダレ」の発生も少なく、ボトム幅とトップ幅の差が小さいことがわかる。
（実施例２）　
　実施例２は、合金層Ｃに５０ｎｍのニッケル銅合金（Ｎｉ／Ｃｕ＝６７／３３）以外、実施例１と同じである。この結果、トップ幅が８．８μｍ、ボトム幅が１１．４μｍで、エッチファクタは６．６０と高くなり、（Ｐ－Ｗ）／Ｔの標準偏差は０．０９３となった。合金層Ｃによりエッチファクタが高くなる効果が得られ、かつ、回路の直線性は良好であった。この結果を、表１に示す。
（実施例３）
　実施例３は、エッチング液を塩化第二銅にした以外、実施例２と同じである。この結果、トップ幅が８．５μｍ、ボトム幅が１１．０μｍで、エッチファクタは６．６０と高くなり、（Ｐ－Ｗ）／Ｔの標準偏差は０．０９６となった。エッチング液を変更しても、合金層Ｃによりエッチファクタが高くなる効果が得られ、かつ、回路の直線性は良好であった。この結果を、表１に示す。
（実施例４）　
　実施例４は、タイコート層Ａに１０ｎｍのニッケル銅合金（Ｎｉ／Ｃｕ＝６７／３３）にした以外、実施例１と同じである。つまり、タイコート層Ａと合金層Ｃは同じ組成と厚みにした。この結果、トップ幅が８．１μｍ、ボトム幅が１１．４μｍで、エッチファクタは５．１３と高くなり、（Ｐ－Ｗ）／Ｔの標準偏差は０．０８７となった。合金層Ｃによりエッチファクタが高くなる効果が得られ、かつ、回路の直線性は良好であった。この結果を、表１に示す。
　本願発明は、金属導体層Ｂの上下に、タイコート層Ａと合金層Ｃとして、ニッケル銅合金層を形成させた無接着剤フレキシブルラミネートにおいて、回路形成時のサイドエッチングを抑制し、高いエッチファクタと良好な回路直線性を可能とする効果を有する。これによりエッチングにより回路形成を行うに際し、エッチングによるダレの発生を防止し、エッチングによる回路形成の時間を短縮することが可能であり、かつ配線の直線性を良好にすることができるという優れた効果を有する。目的とする回路幅のより均一な回路を形成でき、パターンエッチングでのエッチング性の向上、ショートや回路幅の不良の発生を防止できる電子回路用の無接着剤フレキシブルラミネートを提供することができる効果を有するので、フレキシブルプリント基板、ＴＡＢ、ＣＯＦ等の電子部品の実装素材として用いられるフレキシブルラミネートとして有用である。

Claims (5)

  1. 　フレキシブルラミネート基板へ回路を形成する方法であって、少なくとも一方の面がプラズマ処理されたフレキシブルラミネート基板となるポリイミドフィルム、該ポリイミドフィルムの上に形成されたタイコート層Ａ、該タイコート層上に形成された金属導体層Ｂ、さらに該金属導体層の上に合金層Ｃとしてニッケル銅合金層を有する無接着剤フレキシブルラミネートを用いて回路を形成する際に、前記金属導体層の上に形成した合金層Ｃの上にフォトレジストを塗布し、これを露光・現像して、エッチングにより合金層Ｃ、金属導体層Ｂ、及びタイコート層Ａを同一エッチング液で除去して回路部分を残存させ、さらに回路部分のフォトレジストを除去して回路を形成することを特徴とするフレキシブルラミネート基板への回路形成方法。
  2. 　金属導体層上に形成された層Ｃが、厚さが１～５０ｎｍのスパッタ層であることを特徴とする請求項１に記載のフレキシブルラミネート基板への回路形成方法。
  3. 　前記金属導体層の上に形成した層Ｃが、ニッケルを６０質量％以上含有するニッケル銅合金であることを特徴とする請求項１～２のいずれかの一項に記載のフレキシブルラミネート基板への回路形成方法。
  4. 　前記タイコート層Ａが、厚さ５～１００ｎｍのニッケル、クロム、コバルト、ニッケル合金、クロム合金、コバルト合金のいずれか１種から選択したスパッタ層であることを特徴とする請求項１～３のいずれか一項に記載のフレキシブルラミネート基板への回路形成方法。
  5. 　前記金属導体層Ｂが銅又は銅合金であることを特徴とする請求項１～４のいずれか一項に記載のフレキシブルラミネート基板への回路形成方法。
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EP11839337.0A EP2640172A1 (en) 2010-11-12 2011-11-08 Method for forming circuit on flexible laminate substrate
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2018221183A1 (ja) * 2017-05-29 2020-03-26 住友金属鉱山株式会社 透明導電性基板の製造方法、透明導電性基板

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101482429B1 (ko) * 2013-08-12 2015-01-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
WO2015111638A1 (ja) * 2014-01-22 2015-07-30 宇部興産株式会社 導体層の形成方法、およびそれを用いた多層配線基板の製造方法
JP6931278B2 (ja) * 2016-09-29 2021-09-01 東レ・デュポン株式会社 フレキシブルフラットケーブル補強板用フィルム
KR102329838B1 (ko) * 2019-04-30 2021-11-22 도레이첨단소재 주식회사 연성 금속박 적층 필름, 이를 포함하는 물품 및 상기 연성 금속박 적층 필름의 제조방법

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08116159A (ja) * 1994-10-14 1996-05-07 Hitachi Ltd 配線基板の製造方法
JPH08330728A (ja) * 1995-05-26 1996-12-13 Toyo Metaraijingu Kk フレキシブルプリント配線用基板
JPH11167874A (ja) * 1997-10-03 1999-06-22 Hitachi Ltd 配線基板およびそれを用いたガス放電型表示装置
JP3173511B2 (ja) 1996-04-18 2001-06-04 ジーエイテック インコーポレイテッド 無接着剤フレキシブルラミネートおよび無接着剤フレキシブルラミネートの製造方法
JP2002176242A (ja) 2000-12-05 2002-06-21 Nikko Materials Co Ltd 電子回路用銅箔及び電子回路の形成方法
JP2003519901A (ja) 1999-03-12 2003-06-24 ジーエイ−テック インク（ディービーエイ ゴールド エレクトロニックス インク） フレキシブル回路用のフレキシブルラミネート
JP2003297584A (ja) * 2002-04-04 2003-10-17 Asahi Glass Co Ltd 配線付き基体形成用積層体、配線付き基体およびその形成方法
JP2004256901A (ja) 2003-02-27 2004-09-16 Mec Kk 銅又は銅合金のエッチング液及びそれを用いる電子基板の製造方法
JP2007067191A (ja) * 2005-08-31 2007-03-15 Seiko Epson Corp 回路基板および回路基板の製造方法
JP2009167459A (ja) 2008-01-15 2009-07-30 Adeka Corp 銅含有材料用エッチング剤組成物
JP2010035863A (ja) 2008-08-06 2010-02-18 Mitsubishi Heavy Ind Ltd 放射線治療装置および放射線照射方法
JP2010070850A (ja) * 2008-08-21 2010-04-02 Mitsubishi Materials Corp 銅張積層板およびその製造方法並びにプリント配線板およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900003849B1 (ko) * 1986-07-11 1990-06-02 가부시기가이샤 히다찌세이사꾸쇼 배선 기판과 이를 사용한 서말 프린팅 헤드
JPH0783172B2 (ja) * 1986-07-11 1995-09-06 株式会社日立製作所 配線基板
JPH05299819A (ja) * 1991-12-27 1993-11-12 Southwall Technol Inc フレキシブル回路基板
JP4253280B2 (ja) * 2003-12-05 2009-04-08 三井金属鉱業株式会社 プリント配線基板の製造方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08116159A (ja) * 1994-10-14 1996-05-07 Hitachi Ltd 配線基板の製造方法
JPH08330728A (ja) * 1995-05-26 1996-12-13 Toyo Metaraijingu Kk フレキシブルプリント配線用基板
JP3173511B2 (ja) 1996-04-18 2001-06-04 ジーエイテック インコーポレイテッド 無接着剤フレキシブルラミネートおよび無接着剤フレキシブルラミネートの製造方法
JPH11167874A (ja) * 1997-10-03 1999-06-22 Hitachi Ltd 配線基板およびそれを用いたガス放電型表示装置
JP2003519901A (ja) 1999-03-12 2003-06-24 ジーエイ−テック インク（ディービーエイ ゴールド エレクトロニックス インク） フレキシブル回路用のフレキシブルラミネート
JP2002176242A (ja) 2000-12-05 2002-06-21 Nikko Materials Co Ltd 電子回路用銅箔及び電子回路の形成方法
JP2003297584A (ja) * 2002-04-04 2003-10-17 Asahi Glass Co Ltd 配線付き基体形成用積層体、配線付き基体およびその形成方法
JP2004256901A (ja) 2003-02-27 2004-09-16 Mec Kk 銅又は銅合金のエッチング液及びそれを用いる電子基板の製造方法
JP2007067191A (ja) * 2005-08-31 2007-03-15 Seiko Epson Corp 回路基板および回路基板の製造方法
JP2009167459A (ja) 2008-01-15 2009-07-30 Adeka Corp 銅含有材料用エッチング剤組成物
JP2010035863A (ja) 2008-08-06 2010-02-18 Mitsubishi Heavy Ind Ltd 放射線治療装置および放射線照射方法
JP2010070850A (ja) * 2008-08-21 2010-04-02 Mitsubishi Materials Corp 銅張積層板およびその製造方法並びにプリント配線板およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2018221183A1 (ja) * 2017-05-29 2020-03-26 住友金属鉱山株式会社 透明導電性基板の製造方法、透明導電性基板

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Publication number Publication date
CN103222349A (zh) 2013-07-24
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