WO2012124424A1 - 電子回路形成方法、電子回路及び電子回路形成用銅張積層板 - Google Patents

電子回路形成方法、電子回路及び電子回路形成用銅張積層板 Download PDF

Info

Publication number
WO2012124424A1
WO2012124424A1 PCT/JP2012/053456 JP2012053456W WO2012124424A1 WO 2012124424 A1 WO2012124424 A1 WO 2012124424A1 JP 2012053456 W JP2012053456 W JP 2012053456W WO 2012124424 A1 WO2012124424 A1 WO 2012124424A1
Authority
WO
WIPO (PCT)
Prior art keywords
copper
circuit
etching
surface treatment
electronic circuit
Prior art date
Application number
PCT/JP2012/053456
Other languages
English (en)
French (fr)
Inventor
和彦 坂口
肇 稲住
佐々木　伸一
Original Assignee
Jx日鉱日石金属株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jx日鉱日石金属株式会社 filed Critical Jx日鉱日石金属株式会社
Publication of WO2012124424A1 publication Critical patent/WO2012124424A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0154—Polyimide
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process

Definitions

  • the present invention relates to an electronic circuit forming method for forming a circuit by etching a copper foil attached to a resin substrate, an electronic circuit, and a copper-clad laminate for forming an electronic circuit.
  • Copper foil for printed circuits is widely used in electronic and electrical equipment, but this copper foil for printed circuits is generally used with a base material such as a synthetic resin board or film with or without an adhesive. Bonding under high temperature and high pressure to produce a copper clad laminate, then printing the circuit by resist coating and exposure process to form the desired circuit, and further through an etching process to remove unnecessary portions of the copper foil, Furthermore, various elements are soldered to form a printed circuit for an electro device.
  • Copper foils used in such printed circuits are broadly divided into electrolytic copper foils and rolled copper foils depending on the type of manufacturing method, both of which are used according to the types of printed circuit boards and quality requirements. Yes. These copper foils have a surface to be bonded to the resin base material and a non-bonded surface, and are each subjected to a special surface treatment (treating treatment). In some cases, the copper foil used for the inner layer of the multilayer printed wiring board has a function of adhering to the resin on both sides (double treatment).
  • electrolytic copper foil is produced by electrodepositing copper onto a rotating drum and continuously peeling it to produce a copper foil.
  • the surface that contacts the rotating drum is a glossy surface and the opposite surface. Has many irregularities (rough surface).
  • a thin plating layer may be formed in order to prevent the copper particles from falling off. A series of these steps is called roughening treatment.
  • Such a roughening treatment is required not only for the electrolytic copper foil but also for the rolled copper foil, and the same roughening treatment is also carried out for the rolled copper foil.
  • a copper-clad laminate is produced by attaching copper to a resin substrate by a hot press method or a continuous method.
  • this laminated plate is produced by synthesize epoxy resin, impregnate paper substrate with phenol resin, and dry it to produce a prepreg, and further combine this prepreg and copper foil with a combination press. It is manufactured through processes such as hot pressing.
  • a method for producing a copper-clad laminate in addition to a casting method in which a polyimide precursor solution is dried and solidified on the copper foil to form a polyimide resin layer on the copper foil, a heat-sealable polyimide film
  • a laminating method in which copper foil is continuously laminated.
  • a dry plating method such as sputtering, CVD, or vapor deposition on a polyimide film is used.
  • metalizing method sputtering / plating method in which a metal layer is formed in advance and then a metal layer to be a conductor layer is formed by a wet plating method.
  • the copper clad laminate produced in this way is printed with a resist coating and exposure process to form the desired circuit, and further undergoes an etching process to remove unnecessary portions of the copper layer.
  • an etching process to remove unnecessary portions of the copper layer.
  • the present inventors examined a copper foil and a copper clad laminate in which various metal or alloy layers were formed on the copper foil on the etching surface side.
  • the various metals or alloys include nickel, chromium, cobalt and nickel alloys, chromium alloys, cobalt alloys, noble metals such as gold, platinum, palladium, or a metal composed mainly of these.
  • the etching solution penetrates from the resist coating side that becomes a mask pattern, that is, from the surface of the copper foil. Therefore, by forming the surface treatment layer with a predetermined thickness directly under the resist, in the initial etching process Since side etching near the surface treatment layer is suppressed and etching in the vertical direction proceeds, “sag” is reduced, and a circuit with a more uniform width can be formed. This result is a significant advance from the prior art.
  • the surface treatment layer is a metal or alloy having a slow etching rate with respect to the etching solution for etching the copper foil, and when the surface treatment layer to be etched first is dissolved unevenly during circuit formation, Etching of the lower copper foil becomes uneven, and even if the resulting circuit sag is reduced, the linearity of the circuit is poor, and it is judged as defective in the automatic visual inspection process of electronic circuits. Or, it may cause a problem of deteriorating connection reliability with a mounting component itself such as an IC.
  • the present invention when performing circuit formation by etching the copper layer of the copper-clad laminate, prevents sagging due to etching, can form a uniform circuit of the desired circuit width, and further improve the etchability by pattern etching, It is an object of the present invention to obtain an electronic circuit forming method, an electronic circuit, and a copper-clad laminate for forming an electronic circuit that can prevent occurrence of a short circuit and a defective circuit width and at the same time improve the linearity of wiring.
  • the inventors of the present invention form a nickel / copper alloy layer as a surface treatment layer on a metal conductor layer when forming a circuit on a copper clad laminate for forming an electronic circuit using a copper foil having the surface treatment layer.
  • a nickel copper alloy layer containing 60 wt% or more of nickel is formed as a surface treatment layer on the etched surface side of a copper layer made of rolled copper foil or electrolytic copper foil, and the non-etched side surface of the copper layer is formed
  • An electronic circuit forming method characterized in that an electronic circuit is formed on a resin substrate by treatment with an etching solution.
  • the surface treatment layer has a thickness of 1 to 50 nm.
  • the present invention provides 3) On the etched surface side of the copper layer made of rolled copper foil or electrolytic copper foil, a nickel-copper alloy layer containing 60 wt% or more of nickel is formed as a surface treatment layer, and the non-etched surface of the copper layer is A copper-clad laminate for forming an electronic circuit, characterized by being attached to a resin substrate 4)
  • the present invention can prevent sagging due to etching when forming a circuit by etching a copper layer of a copper clad laminate, and can form a uniform circuit with a desired circuit width.
  • the circuit linearity of the circuit can be improved without using a circuit forming method in which the surface treatment layer immediately above the copper foil to be etched is removed (referred to as pre-etching). Have.
  • Copper foil that can form a more uniform circuit with the desired circuit width, improves etching performance by pattern etching, prevents occurrence of short circuit and defective circuit width, and a copper-clad laminate for forming an electronic circuit, and the same
  • the electronic circuit board can be provided.
  • the copper foil of the present invention can be applied to both rolled copper foil and electrolytic copper foil, and on the etched surface side of the copper foil, a step of forming a nickel copper alloy layer containing 60 wt% or more of nickel, It can be processed at the stage of copper foil, or it can be processed at the stage of becoming a copper clad laminate.
  • the production method of a copper clad laminated board can also be any of the press method, the casting method, the laminating method, and the metalizing method.
  • any of a wet plating method and a dry plating method such as sputtering or vapor deposition is possible. It is a nickel copper alloy containing 60 wt% or more of nickel, and the secondary component is not particularly limited.
  • a thin film surface treatment layer is formed by sputtering, the component composition of the target is directly reflected, and the same component can be formed.
  • the surface treatment layer has a function of suppressing side etching when forming a circuit by etching a copper foil to prevent “sag” due to etching and enabling a high etching factor (described later). is there.
  • the thickness of this surface treatment layer is less than 1 nm for exhibiting a high etch factor, and the effect is saturated when it exceeds 50 nm, so that a thickness of 1 to 50 nm is appropriate.
  • the etch factor of the electronic circuit being 2 or more is an indicator of the present invention. Can be easily realized.
  • the copper clad laminate having the surface treatment layer is first subjected to a photoresist, and then the circuit pattern is exposed and developed, and then subjected to an etching process.
  • a general etching solution such as ferric chloride or cupric chloride can be used, but the nickel copper alloy surface treatment layer of the present invention is as thin as 1 to 50 nm with respect to this etching solution. Dissolves and is preferentially removed from the resist opening.
  • etching with an etching solution such as ferric chloride or cupric chloride
  • the function of the surface treatment layer plays an important role in maintaining the linearity of the circuit.
  • an etching solution such as a solution containing sulfuric acid-hydrochloric acid can be used for nickel, chromium, cobalt and alloys thereof, and a solution containing chloride ions and a cationic polymer in nitric acid can be used for noble metals.
  • the standard deviation of (P ⁇ W) / T expressed using the copper thickness (T) is An index of 0.1 or less is an index for evaluating the linearity of an electronic circuit.
  • a good etch factor of an electronic circuit is more important and important in preventing the occurrence of short circuits and circuit width defects in the formation of electronic circuits. In this sense, it will be easily understood that the circuit is effective as an electronic circuit even if it does not necessarily meet the condition that the standard deviation is 0.1 or less. Of course, it is a more effective condition that the standard deviation of (PW) / T is 0.1 or less.
  • the feature of the present invention is that a nickel-copper alloy layer has been found as a surface treatment layer capable of obtaining a high etch factor and good circuit linearity without pre-etching among a number of nickel alloys. This was first discovered in the present invention.
  • the surface treatment layer existing between the resist and the copper foil suppresses the side etching of the copper by the etching solution. It is a great reason to get it.
  • a method for producing a copper-clad laminate provided with a nickel copper alloy layer containing 60 wt% or more of nickel there is no particular limitation on the method for producing a copper-clad laminate provided with a nickel copper alloy layer containing 60 wt% or more of nickel.
  • a pressing method, a casting method, a laminating method can be applied, and when forming a surface treatment layer on a copper clad laminate, a pressing method,
  • a metalizing method can also be applied.
  • a method of forming a copper clad laminate by a metalizing method and then forming a surface treatment layer was applied.
  • Polyimide film was used as the resin substrate, but there are polyimide films on the market, such as Ube Industries Upilex, DuPont / Toray DuPont Kapton, Kaneka Apical, etc. Applicable. It is not limited to such a specific variety. In this Example and Comparative Example, Ube Industries Upilex-SGA was used as the polyimide film.
  • the polyimide film was first set in a vacuum apparatus, evacuated, oxygen was introduced into the chamber, the chamber pressure was adjusted to 10 Pa, and plasma treatment was performed.
  • a 300 nm seed layer serving as a seed layer for plating was formed on the surface of the plasma-treated polyimide film by sputtering.
  • a copper clad laminate was prepared by forming a copper foil (thickness: 8.5 ⁇ m) on the seed layer by electroplating.
  • a surface treatment layer having a thickness of 1 to 50 nm was formed on the copper clad laminate by sputtering on the surface of the copper foil.
  • FIG. 1 shows a cross section of the copper clad laminate produced as described above.
  • the copper clad laminate includes a resin substrate, a copper foil, and a surface treatment layer.
  • a sample was prepared in order to evaluate the etch factor.
  • Samples were spin-coated with a liquid resist (OFPR-800, manufactured by Tokyo Ohka Kogyo Co., Ltd.) to a thickness of about 1 ⁇ m, dried, and then mask-aligned (MA-60F manufactured by Mikasa) using glass masks with various circuit pitches ), Processed with a developer (NMD-W manufactured by Tokyo Ohka Kogyo Co., Ltd.), dried, and then subjected to etching.
  • a liquid resist OFPR-800, manufactured by Tokyo Ohka Kogyo Co., Ltd.
  • MA-60F manufactured by Mikasa mask-aligned
  • NMD-W manufactured by Tokyo Ohka Kogyo Co., Ltd.
  • ferric chloride and cupric chloride can be applied to the etching of the surface treatment layer and the copper foil.
  • ferric chloride 40 ° Baume, 50 ° C.
  • chloride is used.
  • Cupric (2 mol / L, hydrochloric acid 3 mol / L, 50 ° C.) was used.
  • the photoresist was stripped with a stripping solution (Tokyo Ohka Kogyo 104) and the etch factor was evaluated.
  • the etch factor can be defined as shown in FIG. As shown in FIG. 2, the etch factor is calculated as T / ((B ⁇ W) / 2). Table 1 shows the evaluation results of the etching factors of the following examples and comparative examples. In the present invention, as shown in the examples, the etching factor is set to 2 or more.
  • the etching time varies depending on the circuit pitch (P) and the type of the surface treatment layer. When the circuit pitch (P) was 30 ⁇ m, a mask of 21 ⁇ m line / 9 ⁇ m space was used to prepare an evaluation sample.
  • the bottom width (B) of the sample having a low etch factor increases.
  • the etching in the bottom direction proceeds preferentially, so that the difference between the top width (W) and the bottom width (B) becomes small.
  • the circuit linearity is evaluated by using an optical microscope or a scanning electron microscope, observing the circuit shape at a magnification of 50 times, and the circuit pitch (P) at any 10 points within the range of 100 ⁇ m ⁇ 100 ⁇ m in the observation screen. ) And top width (W).
  • Linearity is expressed by (P ⁇ W) / T using copper thickness (T) as shown in FIG. The smaller the variation in this numerical value, the better the linearity of the circuit.
  • Table 1 the standard deviation at 10 points (PW) / T was used as an index of the linearity. In the present invention, the standard deviation is 0.1 or less.
  • FIG. 3 is an etching process diagram of the comparative example and the example. As shown in FIG. 3, it consists of the process of apply
  • Comparative Example 1 is a case where the pitch is 21/9, 30 ⁇ m pitch, the metal conductor layer is a 8.5 ⁇ m thick copper layer, and there is no surface treatment layer.
  • the top width (T) was 7.0 ⁇ m
  • the bottom width (B) was 16.6 ⁇ m
  • the etch factor was 1.78
  • the side surface of the circuit was etched to the end.
  • the standard deviation of (PW) / T was 0.079, which was 0.1 or less. Thus, the linearity of the circuit was good, but the etch factor was poor. The results are shown in Table 1.
  • FIG. 4 shows a state where a circuit is formed by etching. As shown in FIG. 4, since there is “sag”, the width between the circuits is narrow, but it is understood that the linearity of the circuit is good.
  • Comparative Example 2 is a case where the ferric chloride of Comparative Example 1 is changed to cupric chloride.
  • the top width is 7.4 ⁇ m
  • the bottom width is 16.2 ⁇ m
  • the etch factor is 1.92
  • the circuit The sides were etched away.
  • the standard deviation of (PW) / T was 0.096, which was 0.1 or less.
  • the linearity of the circuit was good, but the etch factor was poor.
  • there was no surface treatment layer there was no significant difference between the etch factor and the standard deviation of (PW) / T even when the etching solution was different.
  • the results are shown in Table 1.
  • Comparative Example 4 is a case where the surface treatment layer of Comparative Example 3 is made 30 nm thick. When the surface treatment layer disappears as a result of the time required for dissolution and peeling as the surface treatment layer becomes thick, the copper foil is removed. The melting of the solution has already progressed, resulting in a phenomenon in which the circuit flows. Circuit formation was impossible, and the etch factor and the linearity of the circuit could not be evaluated. The results are shown in Table 1.
  • Comparative Example 8 is a case where the surface treatment layer of Comparative Example 3 is a 10 nm thick nickel plating layer. As a result, the top width is 8.5 ⁇ m, the bottom width is 11.8 ⁇ m, and the etch factor is 5.13. Yes, the standard deviation of (PW) / T was 0.166. Since the composition of the surface treatment layer of Comparative Example 3 was a nickel plating layer, the etch factor was the same as that of Comparative Example 3, but the circuit linearity deteriorated. The results are shown in Table 1.
  • FIG. 5 (photograph) shows a state in which a circuit is formed by etching of Comparative Example 8. As shown in FIG. 5, it can be seen that the circuit is disturbed and the linearity of the circuit is poor.
  • FIG. 6 shows a state where a circuit is formed by etching in Example 1. As shown in FIG. 6, it shows excellent circuit linearity, little occurrence of “sag”, and a small difference between the bottom width and the top width.
  • Example 3 is the same as Example 2 except that the etching solution is cupric chloride. As a result, the top width was 8.5 ⁇ m, the bottom width was 11.0 ⁇ m, the etch factor was as high as 6.60, and the standard deviation of (PW) / T was 0.096. Even if the etching solution was changed, the effect of increasing the etch factor was obtained by the surface treatment layer, and the linearity of the circuit was good. The results are shown in Table 1.
  • the surface treatment layer is preferably 1 to 50 nm in consideration of the economics of the removal treatment and the etching characteristics.
  • the present invention solves the above problem by suppressing the side etching that hinders the fine pitch of the circuit wiring by forming a surface treatment layer on the copper foil of the copper clad laminate, Moreover, even if the surface treatment layer and the copper foil are collectively etched with the same etching solution as the etching of the copper foil, the linearity of the circuit wiring is improved, and the effectiveness of the present invention can be confirmed from the above.
  • the present invention relates to a copper foil for an electronic circuit in which a circuit is formed by etching.
  • the surface treatment layer is Side etching at the time of circuit formation is suppressed, and an excellent effect that a high etch factor is possible is obtained.
  • the surface treatment layer and the copper foil can be collectively etched with the same etching solution, and the circuit linearity can be improved. Has an effect.
  • a copper-clad laminate for an electronic circuit that can form a circuit with a more uniform circuit width and that can improve the etching property by pattern etching and prevent the occurrence of short circuits and circuit width defects. Therefore, it is useful as a flexible laminate, rigid, and flexible package substrate used as a mounting material for electronic components such as flexible printed circuit boards, TAB, and COF.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

圧延銅箔又は電解銅箔からなる銅層のエッチング面側に、表面処理層としてニッケルを６０ｗｔ％以上含有するニッケル銅合金の層を形成すると共に、前記銅層の非エッチング側の面を樹脂基板に張付けて銅張積層板とし、前記表面処理層を形成した面に回路形成用レジストパターンを形成した後、エッチングにより電子回路を形成する方法であって、表面処理層と銅層を同一のエッチング液で一括エッチングして、樹脂基板上に電子回路を形成することを特徴とする電子回路形成方法。回路形成時のサイドエッチングを抑制し、高いエッチファクタを可能であるだけでなく、表面処理層を除去する別工程を導入することなく、表面処理層と銅層を一括エッチングしても、目的とする回路幅の、より均一な回路を形成でき、パターンエッチングでのエッチング性の向上、ショートや回路幅の不良の発生を防止できる銅箔及び電子回路形成用銅張積層板並びにこれを用いた電子回路基板を提供する。

Description

電子回路形成方法、電子回路及び電子回路形成用銅張積層板
　本発明は、樹脂基板に張付けた銅箔をエッチングし回路形成を行う電子回路形成方法、電子回路及び電子回路形成用銅張積層板に関する。
背景分野
　電子・電気機器に印刷回路用銅箔が広く使用されているが、この印刷回路用銅箔は、一般に合成樹脂ボードやフイルム等の基材に接着剤を介して、あるいは接着剤を用いずに高温高圧下で接着して銅張積層板を製造し、その後目的とする回路を形成するためにレジスト塗布及び露光工程により回路を印刷し、さらに銅箔の不要部分を除去するエッチング処理を経て、またさらに各種の素子が半田付けされて、エレクトロデバイス用の印刷回路が形成されている。
　このような印刷回路に使用する銅箔は、その製造方法の種類の違いにより電解銅箔及び圧延銅箔に大別されるが、いずれも印刷回路板の種類や品質要求に応じて使用されている。これらの銅箔は、樹脂基材と接着される面と非接着面があり、それぞれ特殊な表面処理（トリート処理）が施されている。また、多層プリント配線板の内層に使用する銅箔のように両面に樹脂との接着機能をもつようにされる（ダブルトリート処理）場合もある。
　電解銅箔は一般に回転ドラムに銅を電着させ、それを連続的に剥がして銅箔を製造しているが、この製造時点で回転ドラムに接触する面は光沢面で、その反対側の面は多数の凹凸を有している（粗面）。しかし、このような粗面でも樹脂基板との接着性を一層向上させるために、０．２～３μｍ程度の銅粒子を付着させるのが一般的である。
　さらに、このような凹凸を増強した上に銅粒子の脱落を防止するために薄いめっき層を形成する場合もある。これらの一連の工程を粗化処理と呼んでいる。このような粗化処理は、電解銅箔に限らず圧延銅箔でも要求されることであり、同様な粗化処理が圧延銅箔においても実施されている。
　以上のような銅箔を使用してホットプレス法や連続法により、樹脂基板に銅を張付けて銅張積層板が製造される。この積層板は、例えばホットプレス法を例にとると、エポキシ樹脂の合成、紙基材へのフェノール樹脂の含浸、乾燥を行ってプリプレグを製造し、さらにこのプリプレグと銅箔を組合せプレス機により熱圧成形を行う等の工程を経て製造されている。これ以外にも、銅箔にポリイミド前駆体溶液を乾燥及び固化させて、前記銅箔上にポリイミド樹脂層を形成する方法もある。
　一方、銅張積層板の製造方法として、前記の銅箔にポリイミド前駆体溶液を乾燥及び固化させて、前記銅箔上にポリイミド樹脂層を形成するキャスト法の他に、熱融着型ポリイミドフィルムに銅箔を連続ラミネートするラミネート法があり、その他に、特にファインピッチに対応した無接着剤フレキシブル銅張積層板の製造方法としては、ポリイミドフィルム上にスパッタリング、ＣＶＤ、蒸着などの乾式めっき法により金属層を予め形成し、次いで湿式めっき法により導体層となる金属層を製膜する、いわゆるメタライジング法（スパッタ／めっき法）などがある。
　このようにして製造された銅張積層板は、目的とする回路を形成するためにレジスト塗布及び露光工程により回路を印刷し、さらに銅層の不要部分を除去するエッチング処理を経るが、エッチングして回路を形成する際に、その回路が予め表面に形成されたマスクパターン通りの幅にならないという問題がある。
　それは、エッチングすることにより形成される銅回路が、銅層の表面から下に向かって、すなわち樹脂層に向かって、末広がりにエッチングされる（ダレを発生する）ことによる。大きな「ダレ」が発生した場合には、樹脂基板近傍で銅回路が短絡し、不良品となる場合もある。
　このような「ダレ」は極力小さくすることが必要であるが、このような末広がりのエッチング不良を防止するために、エッチング時間を延長して、エッチングをより多くして、この「ダレ」を減少させることも考えた。
　しかし、この場合は、すでに所定の幅寸法に至っている箇所があると、そこがさらにエッチングされることになるので、その銅箔部分の回路幅がそれだけ狭くなり、回路設計上目的とする均一な線幅（回路幅）が得られず、特にその部分（細線化された部分）で発熱し、場合によっては断線するという問題が発生する。
　電子回路のファインパターン化がさらに進行する中で、現在もなお、このようなエッチング不良による問題がより強く現れ、回路形成上で、大きな問題となっている。
　本発明者らは、これらを改善するために、エッチング面側の銅箔に各種金属又は合金層を形成した銅箔並びに銅張積層板を検討した。この各種金属又は合金としては、ニッケル、クロム、コバルト及びニッケル合金、クロム合金、コバルト合金の他、貴金属類として、金、白金、パラジウムのいずれか１種以上からなる金属又はこれらを主成分とする合金の表面処理層を、銅回路厚みよりも十分に薄い厚みで形成することにより、形成された回路が痩せ過ぎることなくダレの小さいエッチングが可能である。
　すなわち、回路設計に際しては、マスクパターンとなるレジスト塗布側、すなわち銅箔の表面からエッチング液が浸透するので、レジスト直下に前記表面処理層を所定の厚さで形成することにより、初期エッチング過程において、表面処理層近傍へのサイドエッチングが抑制され、垂直方向へのエッチングが進行するので、「ダレ」が減少し、より均一な幅の回路が形成できるという効果をもたらした。この結果は、従来技術から見ると、大きな進歩があった。
　しかし、表面処理層は銅箔をエッチングするためのエッチング液に対し、エッチング速度が遅い金属又は合金であり、回路形成の際、最初にエッチングされる表面処理層が不均一に溶解した場合、その下の銅箔のエッチングも不均一になり、結果として形成される回路の「ダレ」を小さくしても、回路の直線性が悪く、電子回路の自動外観検査の工程で不良と判断されることもあり、或いは、ＩＣのような実装部品そのものとの接続信頼性を悪化させるような問題を引き起こすこともある。
特許第３１７３５１１号公報 特表２００３－５１９９０１号公報 特開２００４－２５６９０１号公報 特開２００９－１６７４５９号公報 特開２００２－１７６２４２号公報 特願２０１０－０３５８６３号
　本発明は、銅張積層板の銅層をエッチングにより回路形成を行うに際し、エッチングによるダレを防止し、目的とする回路幅の均一な回路を形成でき、さらにパターンエッチングでのエッチング性の向上、ショートや回路幅の不良の発生を防止でき、同時に配線の直線性を良好にする電子回路形成方法、電子回路及び電子回路形成用銅張積層板を得ることを課題とする。
　本発明者らは、前記の表面処理層を有する銅箔を用いた電子回路形成用銅張積層板に回路を形成する際、金属導体層上に表面処理層としてニッケル／銅合金層を形成することで、回路配線のファインピッチ化の妨げとなるサイドエッチングの抑制しつつ、配線の直線性が良好である回路を形成することで、上記課題を解決できるとの知見を得た。
　本発明はこの知見に基づいて、
１）圧延銅箔又は電解銅箔からなる銅層のエッチング面側に、表面処理層としてニッケルを６０ｗｔ％以上含有するニッケル銅合金の層を形成すると共に、前記銅層の非エッチング側の面を樹脂基板に張付けて銅張積層板とし、前記表面処理層を形成した面に回路形成用レジストパターンを形成した後、エッチングにより電子回路を形成する方法であって、表面処理層と銅層を同一エッチング液で処理して、樹脂基板上に電子回路を形成することを特徴とする電子回路形成方法
２）前記表面処理層の厚さが、１～５０ｎｍの層であることを特徴とする上記１）に記載の電子回路形成方法、を提供する。
　さらに、本発明は、
３）圧延銅箔又は電解銅箔からなる銅層のエッチング面側に、表面処理層としてニッケルを６０ｗｔ％以上含有するニッケル銅合金の層を形成すると共に、前記銅層の非エッチング側の面を樹脂基板に張付けたことを特徴とする電子回路形成用銅張積層板
４）前記表面処理層の厚さが、１～５０ｎｍの層であることを特徴とする上記３）に記載の電子回路形成用銅張積層板、を提供する。
　以上により、本願発明は、銅張積層板の銅層をエッチングにより回路形成を行うに際し、エッチングによるダレを防止し、目的とする回路幅の均一な回路を形成でき、さらにパターンエッチングでのエッチング性の向上、ショートや回路幅の不良の発生を防止でき、同時に配線の直線性を良好にする電子回路形成方法、電子回路及び電子回路形成用銅張積層板を得ることが可能であるという優れた効果を有する。
　これにより、銅張積層板の銅箔をエッチングにより回路形成を行うに際し、エッチングによる「ダレ」の発生を防止し、エッチングによる回路形成の時間を短縮することが可能である。またエッチングに先立ち、エッチングされるべき銅箔の直上にある表面処理層を予め除去（プリエッチングと呼ぶ）する回路形成方法用いることなく、回路の直線性を良好にすることができるという著しい効果を有する。
　目的とする回路幅の、より均一な回路を形成でき、パターンエッチングでのエッチング性の向上、ショートや回路幅の不良の発生を防止できる銅箔及び電子回路形成用銅張積層板並びにこれを用いた電子回路基板を提供することができる効果を有する。
樹脂基板、銅箔及びス表面処理層を備えた銅張積層板の断面を示す説明図である。 エッチファクタと直線性の計算方法を示す説明図である。 銅張積層板にフォトレジストの塗布、露光・現像、金属導体層のエッチング及びフォトレジスト層の剥離という工程の説明図である。 比較例１の回路間の幅が狭くなっている様子を示す図である。 比較例８の直線性に乱れが生じている回路の様子を示す図である。 実施例１の回路の優れた直線性を有する回路の様子を示す図である。
　次に、本願発明の具体例について説明する。なお、以下の説明は本願発明を理解し易くするためのものであり、この説明に発明の本質を制限されるものではない。すなわち、本発明に含まれる他の態様または変形を包含するものである。
　本発明の銅箔は圧延銅箔、電解銅箔のいずれにも適用可能であり、該銅箔のエッチング面側に、ニッケルを６０ｗｔ％以上含有するニッケル銅合金の層を形成する工程については、銅箔の段階で処理することも、或いは銅張積層板になった段階で処理することも可能である。また、銅張積層板の作製方法もプレス法、キャスト法、ラミネート法、メタライジング法のいずれでも可能である。
　前記表面処理層の形成方法としては、湿式めっき法、スパッタリングや蒸着のような乾式めっき法のいずれでも可能である。
　ニッケルを６０ｗｔ％以上含有するニッケル銅合金であって、副成分は、特に制限されない。スパッタリングにより薄膜の表面処理層を形成した場合、ターゲットの成分組成が直接反映され、同成分が成膜できる。
　前記表面処理層は、銅箔をエッチングして回路形成する際のサイドエッチングを抑制してエッチングによる「ダレ」の発生を防止し、高いエッチファクタ（後述する）を可能とする機能を有するものである。
　この表面処理層の厚さは、高いエッチファクタを発現させるには、１ｎｍ未満では効果が低く、また５０ｎｍを超えると効果が飽和するので、厚さ１～５０ｎｍが適当である。
　電子回路形成方法により樹脂基板上に形成された４０μｍピッチ以下の電子回路において、該電子回路のエッチファクタが２以上であることは、本願発明の指標となるものであり、また本願発明は、これを容易に実現することができる。
　前記表面処理層を有する銅張積層板は、まずはフォトレジストを施した後、回路パターンを露光、現像して、エッチング工程に投入される。一般的な、塩化第二鉄、塩化第二銅のようなエッチング液を使用することができるが、このエッチング液に対し、本願発明のニッケル銅合金表面処理層は１～５０ｎｍと薄く、合金自体が溶解してレジスト開口部から優先的に除去される。
　しかし、表面処理層として、ニッケル、クロム、コバルト及びニッケル合金、クロム合金、コバルト合金の他、貴金属類として、金、白金、パラジウムのいずれか１種以上からなる金属又はこれらを主成分とする合金を使用した場合、銅箔と表面処理層の界面での剥離後、レジスト開口部に現れた銅箔をエッチングする際、不均一な表面処理層の剥離が発生することがあり、銅箔の不均一な溶解を引き起こし、回路の直線性を劣化させることがある。
　塩化第二鉄、塩化第二銅のようなエッチング液でエッチングする際、表面処理層の働きは、回路の直線性を維持する上で、重要な役割を有する。
　この場合、銅箔の上に形成した表面処理層を、予めプリエッチングにより除去することが必要である。短時間でこの表面処理層を除去することにより、回路の直線性を保持できる。この場合、銅層のエッチング液と異なるエッチング液を使用することが望ましい。
　例えば、ニッケル、クロム、コバルトやそれらの合金系には硫酸－塩酸系の液、貴金属系には硝酸に塩化物イオン、カチオン性ポリマーを含む液等のエッチング液を使用できる。
　一旦、直線的な回路を形成できれば、その後にその下層である銅層を塩化第二鉄、塩化第二銅のようなエッチング液で除去する場合にも、この直線性は維持できる。
　しかしながら、プリエッチングを行うことで、エッチング工程に追加の工程が必要であり、コスト負荷の面でもプリエッチングなしで高エッチング性と回路直線性が満足できることが望ましい。
　１００μｍ×１００μｍの範囲で、任意の１０点の回路ピッチ（Ｐ）とトップ幅（Ｗ）を測定した場合、銅厚（Ｔ）を用いて表現される（Ｐ－Ｗ）／Ｔの標準偏差が０．１以下であることが電子回路の直線性を評価する上で、指標となるものである。
　しかし、電子回路のエッチファクタが良好であることが、電子回路の形成においては、ショートや回路幅の不良の発生を防止する上で、より重要であり、優先される必要がある。この意味で、標準偏差が０．１以下という条件に、必ずしも適合していない場合であっても、電子回路として有効であることは、容易に理解されるであろう。勿論（Ｐ－Ｗ）／Ｔの標準偏差が０．１以下であることは、より有効な条件であることは言うまでもない。
　本発明の特徴は、数あるニッケル合金の中からプリエッチングなしで、高いエッチファクタが得られ、かつ良好な回路直線性が得られる表面処理層としてニッケル銅合金層を見出したことにある。これは、本願発明において、初めて知見されたものである。
　本願発明は、エッチング工程において、レジストと銅箔間に存在する表面処理層がエッチング液による銅のサイドエッチングを抑制するため、結果として異方性のエッチングを可能とすることにより、高いエッチファクタを得ることができる大きな理由となる。
　次に、実施例および比較例に基づいて説明する。なお、本実施例はあくまで一例であり、この例のみに制限されるものではない。すなわち、本発明に含まれる他の態様または変形を包含するものである。なお、対比のために比較例も同様に説明する。
　ニッケルを６０ｗｔ％以上含有するニッケル銅合金の層を備えた銅張積層板の作製方法としては、特に制限はない。ニッケルを６０ｗｔ％以上含有するニッケル銅合金の層を備えた銅箔を使用する場合、プレス法、キャスト法、ラミネート法が適用でき、銅張積層板に表面処理層を形成する場合、プレス法、キャスト法、ラミネート法の他、メタライジング法も適用できる。本実施例おとび比較例では、メタライジング法で銅張積層板を作製し、その後、表面処理層を形成する方法を適用した。
　樹脂基板としてはポリイミドフィルムを使用したが、上市されているポリイミドフィルム、例えば、宇部興産製ユーピレックス、ＤｕＰｏｎｔ／東レ・デュポン製カプトン、カネカ製アピカルなどがあるが、いずれのポリイミドフィルムにおいても本発明は適用できる。このような特定の品種に限定されるものではない。本実施例及び比較例では、ポリイミドフィルムとして宇部興産製ユーピレックス‐ＳＧＡを使用した。
　まず、最初にポリイミドフィルムを真空装置内にセットし真空排気後、酸素をチャンバー内に導入し、チャンバー圧力を１０Ｐａに調整し、プラズマ処理をした。
　次に、上記のプラズマ処理したポリイミドフィルム表面にスパッタリングにより、めっきの種層となるシード層を３００ｎｍ形成した。
　さらに、前記のシード層の上に電気めっきにより銅箔（厚さ８．５μｍ）を形成することにより、銅張積層板を作製した。この銅張積層板に対し、その銅箔表面上にスパッタリングにより、１～５０ｎｍの表面処理層を形成した。
　前記のように作製した銅張積層板の断面を図１に示す。図１に示すように、銅張積層板は、樹脂基板、銅箔及び表面処理層を備えている。次に、エッチファクタを評価するため、試料を準備した。試料は液体レジスト（東京応化工業製ＯＦＰＲ－８００）を約１μｍの乾燥後厚さになるようにスピンコートし、乾燥した後、各種回路ピッチのガラスマスクを用い、マスクアライナー（ミカサ製ＭＡ－６０Ｆ）にて露光し、現像液（東京応化工業製ＮＭＤ－Ｗ）で処理し、乾燥した後、エッチングに供した。
　また、表面処理層及び銅箔のエッチングには、塩化第二鉄、塩化第二銅が適用できるが、本実施例及び比較例では、塩化第二鉄（４０°ボーメ、５０°Ｃ）、塩化第二銅（２ｍｏｌ／Ｌ、塩酸３ｍｏｌ／Ｌ、５０°Ｃ）を使用した。その後、フォトレジストは剥離液（東京応化工業製１０４）で剥離してエッチファクタの評価を行った。
　エッチファクタは、図２のように定義することができる。図２に示すように、エッチファクタは、Ｔ／（（Ｂ－Ｗ）／２）として計算する。表１に、下記実施例及び比較例のエッチファクタの評価結果を示すが、本発明では実施例に示すように、エッチファクタが２以上であることを条件とした。
　エッチング時間は、回路ピッチ（Ｐ）や表面処理層の種類により異なる。回路ピッチ（Ｐ）は３０μｍピッチではライン２１μｍ／スペース９μｍのマスクを使用し、評価サンプルを作製した。
　スペースのレジスト開口部から浸入したエッチング液が、ボトムに向かってエッチングが進むだけでなく、サイドエッチングも同時に起こすため、エッチファクタの低いサンプルはボトム幅（Ｂ）が大きくなる。
　一方、サイドエッチングが抑制されたサンプルでは、ボトム方向へのエッチングが優先的に進行するため、トップ幅（Ｗ）とボトム幅（Ｂ）の差は小さくなる。
　なお、回路直線性の評価は、光学顕微鏡、または走査型電子顕微鏡を用い、倍率５０倍で回路形状を観察し、観察画面中の１００μｍ×１００μｍの範囲で、任意の１０点で回路ピッチ（Ｐ）とトップ幅（Ｗ）を測定する。直線性は銅厚（Ｔ）を用いて図２のように、（Ｐ－Ｗ）／Ｔで表現する。この数値のばらつきが小さいほど、回路の直線性は良いことになり、表１には直線性の良否の指標として、（Ｐ－Ｗ）／Ｔの１０点での標準偏差を使用した。本発明では、この標準偏差が０．１以下であることを条件とした。
Figure JPOXMLDOC01-appb-T000001
　図３は、比較例及び実施例のエッチングの工程図である。図３に示すように、表面処理層を施した銅張積層板にフォトレジストの塗布、露光・現像、銅箔のエッチング及びフォトレジストの剥離という工程からなる。
（比較例１）
　比較例１は、２１／９の３０μｍピッチであり、金属導体層を８．５μｍ厚の銅層とし、表面処理層がない場合である。塩化第二鉄でエッチングした場合、トップ幅（Ｔ）が７．０μｍ、ボトム幅（Ｂ）が１６．６μｍで、エッチファクタは１．７８となり、回路の側面が末広がりにエッチングされた。また、（Ｐ－Ｗ）／Ｔの標準偏差は０．０７９となり、０．１以下であった。このように、回路の直線性は良好であったが、エッチファクタは不良であった。この結果を、表１に示す。
　また、図４（写真）に、エッチングにより回路を形成した場合の様子を示す。この図４に示すように、「ダレ」があるために、回路間の幅が狭くなっているが、回路の直線性は良好であることがわかる。
（比較例２）
　比較例２は、比較例１の塩化第二鉄を塩化第二銅に変えた場合であり、トップ幅が７．４μｍ、ボトム幅が１６．２μｍで、エッチファクタは１．９２となり、回路の側面が末広がりにエッチングされた。また、（Ｐ－Ｗ）／Ｔの標準偏差は０．０９６となり、０．１以下であった。このように、回路の直線性は良好であったが、エッチファクタは不良であった。また、表面処理層がない場合、エッチング液が異なっても、エッチファクタと（Ｐ－Ｗ）／Ｔの標準偏差に大きな差は見られなかった。この結果を、表１に示す。
（比較例３）
　比較例３は、表面処理層に１０ｎｍ厚のニッケルクロム合金（Ｎｉ／Ｃｒ＝８０／２０）を用いたこと以外、比較例１と同じである。この結果、トップ幅が８．８μｍ、ボトム幅が１２．１μｍで、エッチファクタは５．１３と高くなり、表面処理層によりエッチファクタが高くなる効果が得られたが、その反面、（Ｐ－Ｗ）／Ｔの標準偏差は０．１５５となり、回路の直線性が悪くなった。この結果を、表１に示す。
（比較例４）
　比較例４は、比較例３の表面処理層を３０ｎｍ厚にした場合であり、表面処理層が厚くなることにより溶解、剥離に時間を要した結果、表面処理層がなくなった時点で、銅箔の溶解も既に進行しており、回路が流れてしまうような現象となった。回路形成は不能であり、エッチファクタ、回路の直線性の評価はできなかった。この結果を、表１に示す。
（比較例５）
　比較例５は、比較例３の表面処理層を１０ｎｍ厚のニッケルクロム合金（Ｎｉ／Ｃｒ＝９３／７）にした場合であり、この結果、トップ幅が８．５μｍ、ボトム幅が１２．９μｍで、エッチファクタは３．８５であり、（Ｐ－Ｗ）／Ｔの標準偏差は０．１２７となった。ニッケル合金組成について比較例３よりＣｒが少ないため、回路の直線性は比較例３より良くなったが、比較例１より劣っていた。この結果を、表１に示す。
（比較例６）
　比較例６は、比較例３の表面処理層を１０ｎｍ厚の銅ニッケル合金（Ｃｕ／Ｎｉ＝７５／２５）にした場合であり、この結果、トップ幅が７．７μｍ、ボトム幅が１６．２μｍで、エッチファクタは２．０１であり、（Ｐ－Ｗ）／Ｔの標準偏差は０．０８７となった。比較例３の表面処理層の組成をニッケル含有銅合金にしたため、回路の直線性は比較例３より良くなったが、エッチファクタが高くなる効果は得られなかった。この結果を、表１に示す。
（比較例７）
　比較例７は、比較例６の表面処理層を１０ｎｍ厚のニッケル銅合金（Ｎｉ／Ｃｕ＝５５／４５）にした場合であり、この結果、トップ幅が７．７μｍ、ボトム幅が１３．６μｍで、エッチファクタは２．８９であり、（Ｐ－Ｗ）／Ｔの標準偏差は０．０９７となった。比較例６の表面処理層の組成をニッケルリッチなニッケル銅合金にしたため、エッチファクタは比較例６よりは若干良くなったが、更にニッケルリッチの比較例３や比較例５に比べ、エッチファクタは小さくなった。この結果を、表１に示す。
（比較例８）
　比較例８は、比較例３の表面処理層を１０ｎｍ厚のニッケルめっき層にした場合であり、この結果、トップ幅が８．５μｍ、ボトム幅が１１．８μｍで、エッチファクタは５．１３であり、（Ｐ－Ｗ）／Ｔの標準偏差は０．１６６となった。比較例３の表面処理層の組成をニッケルめっき層にしたため、エッチファクタは比較例３と同等であったが、回路直線性は悪くなった。この結果を、表１に示す。
　また、図５（写真）に、比較例８のエッチングにより回路を形成した場合の様子を示す。この図５に示すように、回路に乱れが生じ、回路の直線性が悪いことがわかる。
（実施例１）
　実施例１は、表面処理層に１０ｎｍ厚のニッケル銅合金（Ｎｉ／Ｃｕ＝６７／３３）を用いたこと以外、比較例３と同じである。この結果、トップ幅が８．５μｍ、ボトム幅が１１．４μｍで、エッチファクタは５．７７と高くなり、（Ｐ－Ｗ）／Ｔの標準偏差は０．０７８となった。表面処理層によりエッチファクタが高くなる効果が得られ、かつ、回路の直線性は良好であった。この結果を、表１に示す。
　また、図６（写真）に、実施例１のエッチングにより回路を形成した場合の様子を示す。この図６に示すように、優れた回路直線性を示し、「ダレ」の発生も少なく、ボトム幅とトップ幅の差が小さいことがわかる。
（実施例２）　
　実施例２は、表面処理層に５０ｎｍ厚のニッケル銅合金（Ｎｉ／Ｃｕ＝６７／３３）を用いたこと以外、実施例１と同じである。この結果、トップ幅が８．８μｍ、ボトム幅が１１．４μｍで、エッチファクタは６．６０と高くなり、（Ｐ－Ｗ）／Ｔの標準偏差は０．０９３となった。表面処理層によりエッチファクタが高くなる効果が得られ、かつ、回路の直線性は良好であった。この結果を、表１に示す。
（実施例３）
　実施例３は、エッチング液を塩化第二銅にした以外、実施例２と同じである。この結果、トップ幅が８．５μｍ、ボトム幅が１１．０μｍで、エッチファクタは６．６０と高くなり、（Ｐ－Ｗ）／Ｔの標準偏差は０．０９６となった。エッチング液を変更しても表面処理層によりエッチファクタが高くなる効果が得られ、かつ、回路の直線性は良好であった。この結果を、表１に示す。
　表面処理層は厚くなるほどエッチファクタが高くなるが、フォトレジストを剥離後、当該表面処理層は、図３のように残っている。当該表面処理層の除去処理は必要なので、むやみに厚くすべきものではない。表面処理層はその除去処理の経済性とエッチング特性を考慮すると、１～５０ｎｍが望ましい。
　本願発明は、銅張積層板の銅箔上に表面処理層を形成することで、回路配線のファインピッチ化の妨げとなるサイドエッチングの抑制することにより、上記の問題を解決するものであり、かつ銅箔のエッチングと同じエッチング液で表面処理層と銅箔を一括エッチングしても、回路配線の直線性を良好にするものであり、上記から本願発明の有効性が確認できる。
　本願発明は、エッチングにより回路形成を行う電子回路用の銅箔において、該銅箔のエッチング面側にニッケル銅合金層を形成させた電子回路形成用銅張積層板において、当該の表面処理層は回路形成時のサイドエッチングを抑制し、高いエッチファクタを可能であるという優れた効果を有する。
　また、当該表面処理層を施した銅張積層板の銅箔をエッチングする際、表面処理層と銅箔を同一エッチング液で一括エッチングでき、回路の直線性を良好にすることができるという優れた効果を有する。
　目的とする回路幅のより均一な回路を形成でき、パターンエッチングでのエッチング性の向上、ショートや回路幅の不良の発生を防止できる電子回路用の銅張積層板を提供することができる効果を有するので、フレキシブルプリント基板、ＴＡＢ、ＣＯＦ等の電子部品の実装素材として用いられるフレキシブルラミネート、リジット及びフレキのパッケージ基板として有用である。

Claims (4)

  1. 　圧延銅箔又は電解銅箔からなる銅層のエッチング面側に、表面処理層としてニッケルを６０ｗｔ％以上含有するニッケル銅合金の層を形成すると共に、前記銅層の非エッチング側の面を樹脂基板に張付けて銅張積層板とし、前記表面処理層を形成した面に回路形成用レジストパターンを形成した後、エッチングにより電子回路を形成する方法であって、表面処理層と銅層を同一エッチング液で処理して、樹脂基板上に電子回路を形成することを特徴とする電子回路形成方法。
  2. 　前記表面処理層の厚さが、１～５０ｎｍの層であることを特徴とする請求項１に記載の電子回路形成方法。
  3. 　圧延銅箔又は電解銅箔からなる銅層のエッチング面側に、表面処理層としてニッケルを６０ｗｔ％以上含有するニッケル銅合金の層を形成すると共に、前記銅層の非エッチング側の面を樹脂基板に張付けたことを特徴とする電子回路形成用銅張積層板。
  4. 　前記表面処理層の厚さが、１～５０ｎｍの層であることを特徴とする請求項３に記載の電子回路形成用銅張積層板。
PCT/JP2012/053456 2011-03-14 2012-02-15 電子回路形成方法、電子回路及び電子回路形成用銅張積層板 WO2012124424A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-055042 2011-03-14
JP2011055042 2011-03-14

Publications (1)

Publication Number Publication Date
WO2012124424A1 true WO2012124424A1 (ja) 2012-09-20

Family

ID=46830501

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/053456 WO2012124424A1 (ja) 2011-03-14 2012-02-15 電子回路形成方法、電子回路及び電子回路形成用銅張積層板

Country Status (2)

Country Link
TW (1) TW201247041A (ja)
WO (1) WO2012124424A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112064027A (zh) * 2020-09-14 2020-12-11 深圳市志凌伟业光电有限公司 复合铜膜结构用蚀刻液
CN114745842A (zh) * 2020-12-24 2022-07-12 东友精细化工有限公司 电路板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6318695A (ja) * 1986-07-11 1988-01-26 株式会社日立製作所 配線基板
WO2010074053A1 (ja) * 2008-12-26 2010-07-01 日鉱金属株式会社 電子回路用の圧延銅箔又は電解銅箔及びこれらを用いた電子回路の形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6318695A (ja) * 1986-07-11 1988-01-26 株式会社日立製作所 配線基板
WO2010074053A1 (ja) * 2008-12-26 2010-07-01 日鉱金属株式会社 電子回路用の圧延銅箔又は電解銅箔及びこれらを用いた電子回路の形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112064027A (zh) * 2020-09-14 2020-12-11 深圳市志凌伟业光电有限公司 复合铜膜结构用蚀刻液
CN114745842A (zh) * 2020-12-24 2022-07-12 东友精细化工有限公司 电路板
CN114745842B (zh) * 2020-12-24 2024-04-19 东友精细化工有限公司 电路板

Also Published As

Publication number Publication date
TW201247041A (en) 2012-11-16

Similar Documents

Publication Publication Date Title
JP5937652B2 (ja) 電子回路用の圧延銅箔又は電解銅箔及びこれらを用いた電子回路の形成方法
JP4955104B2 (ja) 電子回路の形成方法
JP5497911B2 (ja) フレキシブルラミネート基板への回路形成方法
WO2011086972A1 (ja) 電子回路及びその形成方法並びに電子回路形成用銅張積層板
JP5738964B2 (ja) 電子回路及びその形成方法並びに電子回路形成用銅張積層板
JP2011171621A (ja) 抵抗層付き銅箔並びに銅張積層板及びその製造方法
JP5313391B2 (ja) フレキシブルラミネート基板への回路形成方法
WO2012124424A1 (ja) 電子回路形成方法、電子回路及び電子回路形成用銅張積層板
JP2011216528A (ja) 電子回路形成方法、電子回路及び電子回路形成用銅張積層板
JP5156784B2 (ja) プリント配線板用銅箔及びそれを用いた積層体
Fukazawa et al. Novel Silver-seed Semi-Additive Process for High Quality Circuit Formation
KR20080092256A (ko) 칩 온 필름 배선기판 및 그 제조방법
JP5506497B2 (ja) 電送特性の優れた回路を形成するプリント配線板用銅箔及びそれを用いた積層体
JP2011253855A (ja) プリント配線板用銅箔又は銅層と絶縁基板との積層体、プリント配線板、及び、回路基板の形成方法
WO2011121803A1 (ja) 耐加熱変色及びエッチング性に優れたプリント配線板用銅箔及びそれを用いた積層体
JP2011177899A (ja) 無接着剤フレキシブルラミネート及びその製造方法
JP2011253854A (ja) プリント配線板用回路基板の形成方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12758279

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12758279

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP