WO2012026440A1 - 太陽電池及びその製造方法 - Google Patents

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博幸 森
三島　孝博
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三洋電機株式会社
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    • Y02E10/547—Monocrystalline silicon PV cells

Definitions

  • the present invention relates to a back junction solar cell and a manufacturing method thereof.
  • Patent Document 1 As a solar cell having high conversion efficiency, a so-called back junction type solar cell in which a p-type region and an n-type region are formed on the back side of the solar cell is proposed in, for example, Patent Document 1 below.
  • this back junction solar cell it is not always necessary to provide an electrode for collecting carriers on the light receiving surface. For this reason, in the back junction solar cell, the light receiving efficiency can be improved. Therefore, more improved conversion efficiency can be realized.
  • the present invention has been made in view of the above points, and an object thereof is to improve the conversion efficiency of a back junction solar cell.
  • the solar cell according to the present invention includes a solar cell substrate, a p-side electrode, and an n-side electrode.
  • the solar cell substrate has a semiconductor substrate.
  • the p-side electrode is formed on the surface of the p-type region.
  • the n-side electrode is formed on the surface of the n-type region.
  • the semiconductor substrate has a plurality of linear grooves extending along the first direction on the surface on the first main surface side. Each of the p-side electrode and the n-side electrode has a linear portion extending along the first direction.
  • a semiconductor substrate having a main surface on which a plurality of linear grooves extending along the first direction is formed is prepared.
  • a solar cell substrate in which the surface of the p-type region and the surface of the n-type region are exposed on the main surface side using a semiconductor substrate is created.
  • a p-side electrode is formed on the surface of the p-type region, and an n-side electrode is formed on the surface of the n-type region.
  • Each of the p-side electrode and the n-side electrode is formed in a shape having a linear portion extending along the first direction.
  • the conversion efficiency of a back junction solar cell can be improved.
  • FIG. 1 is a schematic plan view of the solar cell according to the first embodiment.
  • FIG. 2 is a schematic plan view of the semiconductor substrate.
  • FIG. 3 is a schematic cross-sectional view taken along line III-III in FIG. 4 is a schematic cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is a schematic perspective view illustrating a process for manufacturing a semiconductor substrate.
  • FIG. 6 is a schematic cross-sectional view for explaining a process of forming a P-type semiconductor layer in the first embodiment.
  • FIG. 7 is a schematic cross-sectional view for explaining a process of forming a P-type semiconductor layer in the modification.
  • FIG. 8 is a schematic cross-sectional view of a solar cell according to the second embodiment.
  • FIG. 9 is a schematic cross-sectional view for explaining a process for producing a solar cell substrate in the second embodiment.
  • the solar cell 1 shown in FIG. 1 is merely an example.
  • the present invention is not limited to the solar cell 1 at all.
  • the solar cell 1 can be used alone, but if the solar cell 1 alone cannot provide a sufficiently large output, the solar cell 1 is a solar cell module in which a plurality of solar cells 1 are connected by a wiring material. It may be used as
  • the solar cell 1 includes a solar cell substrate 10.
  • the solar cell substrate 10 has a back surface 10a as a first main surface and a light receiving surface 10b as a second main surface. On the back surface 10a, the surface of the p-type region 10ap and the surface of the n-type region 10an are exposed.
  • the solar cell substrate 10 includes a semiconductor substrate 15, an n-type semiconductor layer 14n, and a p-type semiconductor layer 14p.
  • the semiconductor substrate 15 generates carriers by receiving light on the main surface on the light receiving surface side.
  • the carriers are holes and electrons that are generated when light is absorbed by the semiconductor substrate 15.
  • the semiconductor substrate 15 is composed of a crystalline semiconductor substrate having n-type or p-type conductivity.
  • Specific examples of the crystalline semiconductor substrate include a crystalline silicon substrate such as a single crystal silicon substrate and a polycrystalline silicon substrate.
  • the n-type semiconductor layer 14 n and the p-type semiconductor layer 14 p are formed on the main surface on the back surface side of the semiconductor substrate 15.
  • the n-type semiconductor layer 14n forms an n-type region 10an
  • the p-type semiconductor layer 14p forms a p-type region 10ap.
  • Each of the n-type semiconductor layer 14n and the p-type semiconductor layer 14p is formed in a comb shape.
  • the n-type semiconductor layer 14n and the p-type semiconductor layer 14p are formed so as to be interleaved with each other, and are alternately provided along the x direction. For this reason, the p-type region 10ap and the n-type region 10an are formed in a comb-tooth shape so as to be inserted into each other.
  • the linear portion extending in the y direction of the p-type region 10ap and the linear portion extending in the y direction of the n-type region 10an are adjacent to each other in the x direction.
  • the n-type semiconductor layer 14 n includes an n-type amorphous semiconductor layer formed on the main surface on the back surface side of the semiconductor substrate 15.
  • the p-type semiconductor layer 14 p includes a p-type amorphous semiconductor layer formed on the main surface on the back surface side of the semiconductor substrate 15.
  • An i-type amorphous semiconductor layer may be interposed between the semiconductor substrate 15 and the n-type semiconductor layer 14n and between the semiconductor substrate 15 and the p-type semiconductor layer 14p.
  • the i-type amorphous semiconductor layer is preferably composed of an i-type amorphous silicon layer containing hydrogen having a thickness that does not substantially contribute to power generation, for example, about several to 250 inches.
  • the p-type amorphous semiconductor layer is a semiconductor layer to which a p-type dopant is added and has a p-type conductivity type.
  • the p-type amorphous semiconductor layer is made of p-type amorphous silicon containing hydrogen.
  • the n-type amorphous semiconductor layer is a semiconductor layer to which an n-type dopant is added and has an n-type conductivity type.
  • the n-type amorphous semiconductor layer is made of n-type amorphous silicon containing hydrogen.
  • the thicknesses of the p-type and n-type amorphous semiconductor layers are not particularly limited, but can be, for example, about 20 to 500 mm.
  • the surface 15a of the semiconductor substrate 15 has a plurality of linear grooves 16 extending along the y direction.
  • the linear groove 16 is a saw mark (wire trace) formed when the semiconductor substrate 15 is manufactured.
  • the groove width of the linear groove 16 is about 5 ⁇ m at the maximum.
  • the depth of the linear groove 16 is about 10 ⁇ m at the maximum.
  • the length of the linear groove 16 is about 3 cm at the maximum.
  • the thickness of the p-type semiconductor layer 14p and the n-type semiconductor layer 14n formed on the surface 15a of the semiconductor substrate 15 is smaller than the depth of the linear groove 16. For this reason, the surface of the solar cell substrate 10 on which the p-type semiconductor layer 14p and the n-type semiconductor layer 14n are formed has a shape corresponding to the surface shape of the surface 15a of the semiconductor substrate 15. That is, the back surface 10a of the solar cell substrate 10 has a plurality of linear grooves formed over substantially the entire surface.
  • a p-side electrode 17p is formed on the surface of the p-type region 10ap composed of the p-type semiconductor layer 14p.
  • an n-side electrode 17n is formed on the surface of the n-type region 10an composed of the n-type semiconductor layer 14n.
  • each of the p-side electrode 17p and the n-side electrode 17n is composed of a resin-type conductive paste layer.
  • the resin-type conductive paste layer refers to a conductive layer formed from a resin-type paste containing conductive particles made of, for example, a metal or an alloy. Note that each of the p-side electrode 17p and the n-side electrode 17n is not limited to the conductive paste, and can be formed using various materials that can be used as electrodes.
  • Each of the p-side electrode 17p and the n-side electrode 17n is formed in a comb shape.
  • the p-side electrode 17p and the n-side electrode 17n are interleaved with each other.
  • Each of the p-side electrode 17p and the n-side electrode 17n includes bus bars 17p1 and 17n1 and a plurality of finger electrodes 17p2 and 17n2 connected to the bus bars 17p1 and 17n1.
  • the bus bars 17p1 and 17n1 extend along the x direction.
  • the finger electrodes 17p2 and 17n2 extend along the y direction parallel to the linear groove 16.
  • the finger electrodes 17p2 and 17n2 are adjacent to each other in the direction x with a predetermined interval.
  • the semiconductor substrate 15 is manufactured.
  • the semiconductor substrate 15 can be produced by cutting the semiconductor ingot 20 shown in FIG.
  • the semiconductor ingot 20 can be cut using a cutting device 30 shown in FIG.
  • the cutting device 30 includes four shafts 31a to 31d, a wire 32 wound around the shafts 31a to 31d at equal intervals, and a drive device for the wire 32 (not shown).
  • the semiconductor ingot 20 is cut by passing the semiconductor ingot 20 through the wire 32 while the wire 32 is driven by the driving device, and the semiconductor substrate 15 is manufactured. Therefore, a plurality of linear linear grooves (saw marks) 16 are formed on the surface 15 a of the semiconductor substrate 15.
  • the cutting step may be performed by a free abrasive grain method while supplying a slurry in which abrasive grains are dispersed in the wire 32, or by a fixed abrasive grain method using a wire 32 to which abrasive grains such as diamond abrasive grains are fixed. You may go.
  • the linear groove 16 is formed regardless of whether the free abrasive grain system or the fixed abrasive grain system is employed, but the deep linear groove 16 is more easily formed when the fixed abrasive grain system is employed. .
  • the solar cell substrate 10 is fabricated by forming the p-type semiconductor layer 14p and the n-type semiconductor layer 14n.
  • the n-type semiconductor layer 14n is formed after the p-type semiconductor layer 14p is formed will be described.
  • the p-type semiconductor layer 14p may be formed after the n-type semiconductor layer 14n is formed. .
  • a p-type amorphous silicon layer 40 is formed on the surface 15 a of the semiconductor substrate 15.
  • the p-type amorphous silicon layer 40 can be formed by, for example, a CVD (Chemical Vapor Deposition) method. Since the p-type amorphous silicon layer 40 is as thin as several tens of nanometers, linear irregularities corresponding to the shape of the linear grooves 16 are formed on the surface of the p-type amorphous silicon layer 40.
  • an etching agent 41 is applied on a portion of the p-type amorphous silicon layer 40 excluding a portion where the p-type semiconductor layer 14p is formed.
  • a resist film is formed on the portion of the p-type amorphous silicon layer 40 where the p-type semiconductor layer 14p is to be formed, and the portion other than the portion where the p-type semiconductor layer 14p is to be formed is exposed to an etching agent.
  • the p-type semiconductor layer 14p is formed by etching the p-type amorphous silicon layer 40.
  • the etchant 41 is not particularly limited as long as it can etch the p-type amorphous silicon layer 40.
  • the etching agent 41 for example, one containing KOH or NaOH as an etching component is preferably used.
  • etching agent includes an etching solution, an etching paste, an etching ink, and the like.
  • the etching agent is not limited to being applied using a resist film, and may be applied on the p-type amorphous silicon layer 40 by screen printing.
  • an n-type amorphous silicon layer for forming the n-type semiconductor layer 14n is formed, and the n-type semiconductor layer 14n is formed by etching the layer using an etchant.
  • a p-side electrode 17p and an n-side electrode 17n are formed on the surfaces of the p-type semiconductor layer 14p and the n-type semiconductor layer 14n.
  • the p-side electrode 17p and the n-side electrode 17n can be formed by, for example, a plating method, a vapor deposition method, a sputtering method, or a combination of these methods.
  • the p-side electrode 17p and the n-side electrode 17n are formed by applying and drying a resin-type conductive paste containing conductive particles.
  • the conductive particles for example, particles made of a metal such as silver or copper, an alloy containing one or more of these metals, and insulating particles whose surfaces are coated with a conductive layer are preferably used.
  • the finger electrodes 17p2 and 17n2 of the p-side electrode 17p and the n-side electrode 17n extend along the y direction parallel to the extending direction of the linear groove 16, and are adjacent to the x direction.
  • the finger electrodes so as to extend in a direction perpendicular to the direction in which the saw mark extends.
  • the reason is as follows. That is, in this case, when an etching agent is first applied, the etching agent wets and spreads along the saw mark to an undesired region in the x direction perpendicular to the direction in which the finger electrodes extend. That is, the etching agent tends to spread in the width direction of the finger electrode.
  • the finger electrodes 17p2 and 17n2 of the p-side electrode 17p and the n-side electrode 17n are extended along the y direction parallel to the extending direction of the linear groove 16. Form. For this reason, the direction in which the etching agent 41 spreads and the direction in which the linear grooves 16 extend become parallel. Therefore, the etching agent 41 is difficult to spread in the width direction of the linear portion (finger electrode). Therefore, the linear portion of the p-type semiconductor layer 14p can be formed with high shape accuracy. Similarly, the linear portion of the n-type semiconductor layer 14n can be formed with high shape accuracy. Therefore, the areas of the p-type semiconductor layer and the n-type semiconductor layer can be made as designed, and a solar cell with improved conversion efficiency can be obtained.
  • the finger electrodes 17p2 and 17n2 can also be formed with high shape accuracy. Therefore, in this embodiment, even if it narrows between finger electrode 17p2, 17n2, it is hard to produce a short circuit. Therefore, the conversion efficiency of the solar cell 1 can be improved.
  • a saw mark is used to suppress the wetting and spreading of the etching agent.
  • the present invention is not limited to this configuration.
  • a linear groove for suppressing wetting and spreading of an etchant or the like may be intentionally formed in the semiconductor substrate separately from the saw mark.
  • the present invention is not limited to this.
  • the p-type semiconductor layer 14p is formed on the resist mask 50 formed by applying a resist to the surface 15a of the semiconductor substrate 15, and the n-type semiconductor layer 14n is similarly formed. You may form using a resist mask. Even in this case, since the wetting and spreading of the resist can be suppressed as in the first embodiment, the conversion efficiency of the solar cell 1 can be improved.
  • the conversion efficiency of the solar cell 1 can be improved. Can be improved.
  • FIG. 8 is a schematic cross-sectional view of a solar cell according to the second embodiment.
  • the solar cell substrate 10 is configured by the semiconductor substrate 15, the p-type semiconductor layer 14p, and the n-type semiconductor layer 14n has been described.
  • the present invention is not limited to this configuration.
  • the solar cell substrate 10 may be configured by a semiconductor substrate 15 in which a p-type region 10ap in which a p-type dopant is diffused and an n-type region 10an in which an n-type dopant is diffused.
  • the p-type region 10ap and the n-type region 10an can be formed by applying a diffusing agent 60n containing the dopant and thermally diffusing the p-type and n-type dopants.
  • the p-type region 10ap, the n-type region 10an, and the electrodes 17p and 17n can be formed with high shape accuracy, as in the first embodiment. . Therefore, the conversion efficiency of the solar cell 1 can be improved.

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Abstract

　裏面接合型の太陽電池の変換効率を向上する。　太陽電池１は、太陽電池基板１０と、ｐ側電極１７ｐと、ｎ側電極１７ｎとを備えている。太陽電池基板１０は、半導体基板１５を有する。太陽電池基板１０では、第１の主面１０ａにおいてｐ型領域１０ａｐの表面及びｎ型領域１０ａｎの表面が露出している。ｐ側電極１７ｐは、ｐ型領域１０ａｐの表面の上に形成されている。ｎ側電極１７ｎは、ｎ型領域１０ａｎの表面の上に形成されている。半導体基板１５は、第１の主面１０ａ側の面に、第１の方向ｙに沿って延びる複数の線状溝１６を有する。ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれは、第１の方向ｙに沿って延びる線状部１７ｐ１，１７ｎ１を有する。

Description

太陽電池及びその製造方法
　本発明は、裏面接合型の太陽電池及びその製造方法に関する。
　近年、環境に対する負荷が小さなエネルギー源として、太陽電池が大いに注目されている。このため、太陽電池に関する研究開発が活発に行われている。なかでも、太陽電池の変換効率を如何に高めるかが重要な課題となってきている。このため、向上した変換効率を有する太陽電池やその製造方法の研究開発が特に盛んに行われている。
　変換効率が高い太陽電池としては、例えば下記の特許文献１などにおいて、太陽電池の裏面側にｐ型領域及びｎ型領域が形成されている所謂裏面接合型の太陽電池が提案されている。この裏面接合型の太陽電池では、キャリアを収集するための電極を受光面に設ける必要が必ずしもない。このため、裏面接合型の太陽電池では、光の受光効率を向上することができる。従って、より向上した変換効率を実現し得る。
特開２００９－２００２６７号公報
　しかしながら、太陽電池の変換効率をさらに向上したいという要求がある。
　本発明は、係る点に鑑みてなされたものであり、その目的は、裏面接合型の太陽電池の変換効率を向上することにある。
　本発明に係る太陽電池は、太陽電池基板と、ｐ側電極と、ｎ側電極とを備えている。太陽電池基板は、半導体基板を有する。太陽電池基板では、第１の主面においてｐ型領域の表面及びｎ型領域の表面が露出している。ｐ側電極は、ｐ型領域の表面の上に形成されている。ｎ側電極は、ｎ型領域の表面の上に形成されている。半導体基板は、第１の主面側の面に、第１の方向に沿って延びる複数の線状溝を有する。ｐ側電極及びｎ側電極のそれぞれは、第１の方向に沿って延びる線状部を有する。
　本発明に係る太陽電池の製造方法では、第１の方向に沿って延びる複数の線状溝が形成されている主面を有する半導体基板を準備する。半導体基板を用いて主面側にｐ型領域の表面及びｎ型領域の表面が露出している太陽電池基板を作成する。ｐ型領域の表面上にｐ側電極を形成し、ｎ型領域の表面上にｎ側電極を形成する。ｐ側電極及びｎ側電極のそれぞれを、第１の方向に沿って延びる線状部を有する形状に形成する。
　本発明によれば、裏面接合型の太陽電池の変換効率を向上することができる。
図１は、第１の実施形態に係る太陽電池の略図的平面図である。 図２は、半導体基板の模式的平面図である。 図３は、図２の線ＩＩＩ－ＩＩＩにおける略図的断面図である。 図４は、図１の線ＩＶ－ＩＶにおける略図的断面図である。 図５は、半導体基板を作製する工程を説明する模式的斜視図である。 図６は、第１の実施形態においてＰ型半導体層を形成する工程を説明するための略図的断面図である。 図７は、変形例においてＰ型半導体層を形成する工程を説明するための略図的断面図である。 図８は、第２の実施形態に係る太陽電池の略図的断面図である。 図９は、第２の実施形態において太陽電池基板を作製する工程を説明するための模式的断面図である。
　以下、本発明を実施した好ましい形態について、図１に示す太陽電池１を例に挙げて説明する。但し、太陽電池１は、単なる例示である。本発明は、太陽電池１に何ら限定されない。
　また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものである。図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
　太陽電池１は、単独で用いることもできるが、太陽電池１単体では、十分に大きな出力が得られない場合は、太陽電池１は、複数の太陽電池１が配線材により接続された太陽電池モジュールとして利用されることもある。
　図１及び図４に示すように、太陽電池１は、太陽電池基板１０を備えている。太陽電池基板１０は、第１の主面としての裏面１０ａと、第２の主面としての受光面１０ｂとを有する。裏面１０ａには、ｐ型領域１０ａｐの表面と、ｎ型領域１０ａｎの表面とが露出している。
　詳細には、本実施形態では、太陽電池基板１０は、半導体基板１５と、ｎ型半導体層１４ｎと、ｐ型半導体層１４ｐとを備えている。
　半導体基板１５は、受光面側の主面において、光を受光することによってキャリアを生成する。ここで、キャリアとは、光が半導体基板１５に吸収されることにより生成される正孔及び電子のことである。半導体基板１５は、ｎ型またはｐ型の導電型を有する結晶性半導体基板により構成されている。結晶性半導体基板の具体例としては、例えば、単結晶シリコン基板、多結晶シリコン基板などの結晶シリコン基板が挙げられる。
　ｎ型半導体層１４ｎとｐ型半導体層１４ｐとは、半導体基板１５の裏面側の主面の上に形成されている。このｎ型半導体層１４ｎによってｎ型領域１０ａｎが形成されており、ｐ型半導体層１４ｐによってｐ型領域１０ａｐが形成されている。
　ｎ型半導体層１４ｎとｐ型半導体層１４ｐとのそれぞれは、くし歯状に形成されている。ｎ型半導体層１４ｎとｐ型半導体層１４ｐとは互いに間挿し合うように形成されており、ｘ方向に沿って交互に設けられる。このため、ｐ型領域１０ａｐとｎ型領域１０ａｎとは、互いに間挿し合うくし歯状に形成されている。ｐ型領域１０ａｐのｙ方向に延びる線状部と、ｎ型領域１０ａｎのｙ方向に延びる線状部とは、ｘ方向において隣接している。
　ｎ型半導体層１４ｎは、半導体基板１５の裏面側の主面上に形成されているｎ型非晶質半導体層を含む。一方、ｐ型半導体層１４ｐは、半導体基板１５の裏面側の主面上に形成されているｐ型非晶質半導体層を含む。なお、半導体基板１５とｎ型半導体層１４ｎとの間、及び半導体基板１５とｐ型半導体層１４ｐとの間のそれぞれに、ｉ型非晶質半導体層を介在させてもよい。この場合、ｉ型非晶質半導体層は、例えば数Å～２５０Å程度の、発電に実質的に寄与しない程度の厚みの、水素を含むｉ型のアモルファスシリコン層により構成することが好ましい。
　ｐ型非晶質半導体層は、ｐ型のドーパントが添加されており、ｐ型の導電型を有する半導体層である。具体的には、本実施形態では、ｐ型非晶質半導体層は、水素を含むｐ型のアモルファスシリコンからなる。一方、ｎ型非晶質半導体層は、ｎ型のドーパントが添加されており、ｎ型の導電型を有する半導体層である。具体的には、本実施形態では、ｎ型非晶質半導体層は、水素を含むｎ型のアモルファスシリコンからなる。なお、ｐ型及びｎ型の非晶質半導体層の厚みは、特に限定されないが、例えば、２０Å～５００Å程度とすることができる。
　図２及び図３に示すように、半導体基板１５の表面１５ａは、ｙ方向に沿って延びる複数の線状溝１６を有する。本実施形態においては、この線状溝１６は、半導体基板１５を作製する際に形成されたソーマーク（ワイヤー痕）である。このため、線状溝１６の溝幅は、最大で５μｍ程度である。線状溝１６の深さは、最大で１０μｍ程度である。線状溝１６の長さは、最大で３ｃｍ程度である。
　半導体基板１５の表面１５ａの上に形成されているｐ型半導体層１４ｐ及びｎ型半導体層１４ｎの厚みは、線状溝１６の溝の深さに比べ薄い。このため、ｐ型半導体層１４ｐ及びｎ型半導体層１４ｎが形成された太陽電池基板１０の表面は、半導体基板１５の表面１５ａの表面形状に対応する形状を有する。すなわち、太陽電池基板１０の裏面１０ａは、略全面にわたって形成された複数の線状溝を有する。
　図４に示すように、ｐ型半導体層１４ｐから構成されるｐ型領域１０ａｐの表面上には、ｐ側電極１７ｐが形成されている。一方、ｎ型半導体層１４ｎから構成されるｎ型領域１０ａｎの表面上には、ｎ側電極１７ｎが形成されている。本実施形態では、これらｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれは、樹脂型の導電性ペースト層により構成されている。ここで、樹脂型の導電性ペースト層とは、例えば、金属や合金などからなる導電性粒子を含む樹脂型のペーストから形成された導電層のことをいう。なお、ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれは、導電性ペーストに限らず、電極として用いることのできる種々の材料を用いて形成することができる。
　ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれは、くし歯状に形成されている。ｐ側電極１７ｐ及びｎ側電極１７ｎは、互いに間挿し合っている。ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれは、バスバー１７ｐ１，１７ｎ１と、バスバー１７ｐ１，１７ｎ１に接続されている複数のフィンガー電極１７ｐ２，１７ｎ２とを備えている。バスバー１７ｐ１，１７ｎ１は、ｘ方向に沿って延びている。一方、フィンガー電極１７ｐ２，１７ｎ２は、線状溝１６と平行なｙ方向に沿って延びている。フィンガー電極１７ｐ２，１７ｎ２は、方向ｘに所定の間隔を隔てて隣接している。
　次に、太陽電池１の製造方法の一例について説明する。
　まず、半導体基板１５を作製する。具体的には、図５に示す半導体インゴット２０を切断することにより半導体基板１５を作製することができる。半導体インゴット２０の切断は、図５に示す切断装置３０を用いて行うことができる。切断装置３０は、４本の軸３１ａ～３１ｄと、軸３１ａ～３１ｄに等間隔に巻き掛けられたワイヤー３２と、図示しないワイヤー３２の駆動装置とを備えている。この切断装置３０では、駆動装置によりワイヤー３２を走行させた状態で、半導体インゴット２０をワイヤー３２を通過させることにより、半導体インゴット２０を切断し、半導体基板１５を作製する。このため、半導体基板１５の表面１５ａには、複数の線状の線状溝（ソーマーク）１６が形成される。
　上記切断工程は、ワイヤー３２に砥粒が分散したスラリーを供給しながら行う遊離砥粒方式で行ってもよいし、ダイヤモンド砥粒等の砥粒が固定されたワイヤー３２を用いる固定砥粒方式で行ってもよい。遊離砥粒方式及び固定砥粒方式のいずれを採用した場合であっても線状溝１６は形成されるが、固定砥粒方式を採用した場合の方が、深い線状溝１６が形成されやすい。
　次に、ｐ型半導体層１４ｐ及びｎ型半導体層１４ｎを形成することにより、太陽電池基板１０を作製する。なお、本実施形態では、ｐ型半導体層１４ｐを形成した後にｎ型半導体層１４ｎを形成する例について説明するが、ｎ型半導体層１４ｎを形成した後にｐ型半導体層１４ｐを形成してもよい。
　具体的には、まず、図６に示すように、半導体基板１５の表面１５ａの上に、ｐ型アモルファスシリコン層４０を形成する。ｐ型アモルファスシリコン層４０の形成は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。なお、ｐ型アモルファスシリコン層４０は、厚みが数十ｎｍと薄いため、ｐ型アモルファスシリコン層４０の表面には、線状溝１６の形状に対応した線状の凹凸が形成される。
　次に、ｐ型アモルファスシリコン層４０のうち、ｐ型半導体層１４ｐを形成する部分を除いた部分の上に、エッチング剤４１を塗布する。或いは、ｐ型アモルファスシリコン層４０のうちｐ型半導体層１４ｐを形成する部分の上にレジスト膜を形成し、ｐ型半導体層１４ｐを形成する部分を除いた部分をエッチング剤にさらす。このようにして、ｐ型アモルファスシリコン層４０をエッチングすることによりｐ型半導体層１４ｐを形成する。エッチング剤４１は、ｐ型アモルファスシリコン層４０をエッチング可能なものであれば特に限定されない。エッチング剤４１としては、例えば、ＫＯＨやＮａＯＨをエッチング成分として含むもの等が好ましく用いられる。
　なお、「エッチング剤」には、エッチング液、エッチングペースト、エッチングインクなどが含まれるものとする。また、エッチング剤は、レジスト膜を用いて塗布されることに限られず、ｐ型アモルファスシリコン層４０の上にスクリーン印刷により塗布されてもよい。
　次に、ｎ型半導体層１４ｎを形成するためのｎ型アモルファスシリコン層を形成し、その層をエッチング剤を用いてエッチングすることによりｎ型半導体層１４ｎを形成する。
　次に、ｐ型半導体層１４ｐ及びｎ型半導体層１４ｎの表面上に、ｐ側電極１７ｐ、ｎ側電極１７ｎを形成する。ｐ側電極１７ｐ及びｎ側電極１７ｎは、例えば、めっき法や蒸着法、スパッタリング法など、或いはこれらの方法を組合わせることによって形成することができる。本実施形態では、ｐ側電極１７ｐ及びｎ側電極１７ｎは、導電性粒子を含む樹脂型の導電性ペーストを塗布し、乾燥させることにより形成する例について説明する。導電性粒子としては、例えば、銀や銅などの金属や、それらの金属の一種以上を含む合金などからなる粒子や、表面が導電層によりコートされている絶縁性粒子が好ましく用いられる。
　なお、本実施形態では、ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれのフィンガー電極１７ｐ２，１７ｎ２を、線状溝１６の延びる方向と平行なｙ方向に沿って延び、ｘ方向に隣接するように形成する。
　ところで、本実施形態とは異なり、フィンガー電極を、ソーマークの延びる方向と垂直な方向に延びるように形成することも考えられる。しかしながら、その場合は、フィンガー電極やｎ型半導体層、ｐ型半導体層を高い形状精度で形成することが困難になる。その理由は、以下の理由による。すなわち、この場合は、まず、エッチング剤を塗布したときに、エッチング剤がソーマークに沿って、フィンガー電極の延びる方向に対して垂直なｘ方向の不所望な領域まで濡れ広がる。即ち、エッチング剤はフィンガー電極の幅方向に広がりやすい。このため、ｐ型アモルファスシリコン層をパターニングするときに、ｐ型半導体層として残すべき部分まで一部エッチングされてしまう。このためｐ型半導体層の線状部を高い形状精度で形成することが困難となる。同様に、ｎ型半導体層を高い形状精度で形成することも困難となる。このように、ｐ型半導体層およびｎ型半導体層の形状精度が低下し、本来残すべき部分まで過剰にエッチングされると、ｐ型半導体層およびｎ型半導体層の面積が減少する。このため、太陽電池の変換効率が低下する。
　さらに、ｐ型半導体層及びｎ型半導体層の形状精度が低下すると、これらの表面上に形成するｐ側電極及びｎ側電極も高い形状精度で形成することが困難となる。この場合には、ｐ側電極とｎ側電極とを確実に絶縁するために、隣接するフィンガー電極間を広くする必要がある。従って、少数キャリアが消失しやすくなり、変換効率が低くなる。一方、隣接するフィンガー電極間を狭くした場合は、隣接するフィンガー電極間で短絡が発生しやすくなり、変換効率が低くなってしまう場合がある。
　それに対して本実施形態では、上述のように、ｐ側電極１７ｐ及びｎ側電極１７ｎのそれぞれのフィンガー電極１７ｐ２，１７ｎ２を、線状溝１６の延びる方向と平行なｙ方向に沿って延びるように形成する。このため、エッチング剤４１の広がる方向と線状溝１６の延びる方向とが平行になる。従って、エッチング剤４１は、線状部（フィンガー電極）の幅方向に濡れ広がり難い。従って、ｐ型半導体層１４ｐの線状部を高い形状精度で形成することができる。同様に、ｎ型半導体層１４ｎの線状部も高い形状精度で形成することができる。このため、ｐ型半導体層およびｎ型半導体層の面積を設計通りの面積にすることが可能となり、変換効率の向上した太陽電池を得ることが可能となる。
　また、ｐ型半導体層及びｎ型半導体層を高い形状精度で形成することが可能になるので、フィンガー電極１７ｐ２，１７ｎ２も高い形状精度で形成することができる。よって、本実施形態では、フィンガー電極１７ｐ２，１７ｎ２間を狭くしても短絡が生じ難い。従って、太陽電池１の変換効率を向上することができる。
　なお、本実施形態では、エッチング剤の濡れ広がりを抑制するために、ソーマークを利用した。但し、本発明は、この構成に限定されない。エッチング剤などの濡れ拡がりを抑制するための線状溝を、ソーマークとは別に、半導体基板に意図的に形成してもよい。
　また、本実施形態では、半導体層をエッチングすることによりｐ型半導体層１４ｐ及びｎ型半導体層１４ｎを形成する例について説明した。但し、本発明は、これに限定されない。例えば、図７に示すように、半導体基板１５の表面１５ａにレジストを塗布することにより形成したレジストマスク５０の上からｐ型半導体層１４ｐを形成し、ｎ型半導体層１４ｎに関しても、同様に、レジストマスクを用いて形成してもよい。この場合であっても、上記第１の実施形態のように、レジストの濡れ広がりを抑制できるため、太陽電池１の変換効率を向上することができる。また、ｐ側電極及びｎ側電極の形成に導電性ペーストを用いた場合にも、上記第１の実施形態のように、導電性ペーストの濡れ広がりを抑制できるため、太陽電池１の変換効率を向上することができる。
　以下、本発明を実施した好ましい形態の他の例について説明する。なお、以下の実施形態の説明において、上記第１の実施形態と実質的に共通の機能を有する部材を共通の機能で参照し、説明を省略する。
　（第２の実施形態）
　図８は、第２の実施形態に係る太陽電池の略図的断面図である。
　上記第１の実施形態では、半導体基板１５、ｐ型半導体層１４ｐ及びｎ型半導体層１４ｎにより太陽電池基板１０が構成されている例について説明した。但し、本発明は、この構成に限定されない。例えば、ｐ型のドーパントが拡散したｐ型領域１０ａｐと、ｎ型のドーパントが拡散したｎ型領域１０ａｎとが形成された半導体基板１５により太陽電池基板１０を構成してもよい。
　本実施形態の場合は、図９に示すように、第１の実施形態と同様に半導体インゴット２０から切り出された半導体基板１５の表面１５ａに、ｐ型のドーパントを含む拡散剤６０ｐと、ｎ型のドーパントを含む拡散剤６０ｎとを塗布し、ｐ型及びｎ型のドーパントを熱拡散させることによって、ｐ型領域１０ａｐ及びｎ型領域１０ａｎを形成することができる。
　本実施形態においても、拡散剤６０ｐ、６０ｎの濡れ拡がりを抑制できるため、上記第１の実施形態と同様に、ｐ型領域１０ａｐ、ｎ型領域１０ａｎ及び電極１７ｐ、１７ｎを高い形状精度で形成できる。従って、太陽電池１の変換効率を向上することができる。
１…太陽電池
１０…太陽電池基板
１０ａ…裏面
１０ａｎ…ｎ型領域
１０ａｐ…ｐ型領域
１０ｂ…受光面
１４ｎ…ｎ型半導体層
１４ｐ…ｐ型半導体層
１５…半導体基板
１６…線状溝
１７ｎ…ｎ側電極
１７ｐ…ｐ側電極
２０…半導体インゴット
３０…切断装置
３２…ワイヤー
４０…ｐ型アモルファスシリコン層
４１…エッチング剤
５０…レジストマスク
６０ｐ、６０ｎ…拡散剤

Claims (16)

  1. 　半導体基板を有し、第１の主面においてｐ型領域の表面及びｎ型領域の表面が露出している太陽電池基板と、
    　前記ｐ型領域の表面の上に形成されているｐ側電極と、
    　前記ｎ型領域の表面の上に形成されているｎ側電極と、
    を備え、
    　前記半導体基板は、前記第１の主面側の面に、第１の方向に沿って延びる複数の線状溝を有し、
    　前記ｐ側電極及び前記ｎ側電極のそれぞれは、前記第１の方向に沿って延びる線状部を有する、太陽電池。
  2. 　前記ｐ側電極の線状部と前記ｎ側電極の線状部とは、前記第１の方向に垂直な第２の方向に隣接している、請求項１に記載の太陽電池。
  3. 　前記複数の線状溝は、ソーマークである、請求項１または２に記載の太陽電池。
  4. 　前記ｐ型領域の表面及び前記ｎ型領域の表面のそれぞれは、前記第１の方向に沿って延びる線状部を有する、請求項１～３のいずれか一項に記載の太陽電池。
  5. 　前記ｐ側電極の線状部及び前記ｎ側電極の線状部のそれぞれは、導電性ペースト層からなる請求項１～４のいずれか一項に記載の太陽電池。
  6. 　前記太陽電池基板は前記第１の主面に、前記複数の線状溝に対応する複数の線状溝を有する請求項１～５のいずれか一項に記載の太陽電池。
  7. 　前記太陽電池基板は、前記半導体基板の表面の上に形成されており、前記ｐ型領域を構成するｐ型半導体層と、前記半導体基板の表面の上に形成されており、前記ｎ型領域を構成するｎ型半導体層とを有する、請求項１～６のいずれか一項に記載の太陽電池。
  8. 　前記太陽電池基板は、前記半導体基板に前記ｐ型領域を構成するｐ型ドーパント拡散領域と、前記ｎ型領域を構成するｎ型ドーパント拡散領域とを含む、請求項１～６のいずれか一項に記載の太陽電池。
  9. 　第１の方向に沿って延びる複数の線状溝が形成されている主面を有する半導体基板を準備する工程と、
    　前記半導体基板を用いて前記主面側にｐ型領域の表面及びｎ型領域の表面が露出している太陽電池基板を作成する工程と、
    　前記ｐ型領域の表面上にｐ側電極を形成し、前記ｎ型領域の表面上にｎ側電極を形成する工程とを備え、
    　前記ｐ側電極及び前記ｎ側電極のそれぞれを、前記第１の方向に沿って延びる線状部を有する形状に形成する、太陽電池の製造方法。
  10. 　前記線状部を、導電性ペーストにより形成する、請求項９に記載の太陽電池の製造方法。
  11. 　前記半導体基板の前記主面の一の領域の上に、前記ｐ型領域及び前記ｎ型領域のうちの一方を構成する一の導電型の第１の半導体層を形成すると共に、前記主面の他の領域の上に、前記ｐ型領域及び前記ｎ型領域のうちの他方を構成する他の導電型を有する第２の半導体層を形成することにより前記太陽電池基板を作製する、請求項９または１０に記載の太陽電池の製造方法。
  12. 　前記半導体基板の表面の上に前記一の導電型を有する半導体層を形成し、当該半導体層の前記一の領域の上に位置する部分を除いた部分の上にエッチング剤を塗布してエッチングすることによって前記第１の半導体層を形成する、請求項１１に記載の太陽電池の製造方法。
  13. 　前記半導体基板の表面の上に前記第１の導電型を有する半導体層を形成し、当該半導体層の表面の前記一の領域の上にマスク層を形成し、マスク層から露出する領域をエッチングすることにより前記第１の半導体層を形成する、請求項１１に記載の太陽電池の製造方法。
  14. 　前記半導体基板の前記主面の一の領域にｐ型のドーパントを含む第１の拡散剤を塗布し、前記一の領域に前記ｐ型のドーパントを拡散させることにより前記ｐ型領域を形成し、前記半導体基板の前記主面の他の領域にｎ型のドーパントを含む第２の拡散剤を塗布し、前記他の領域に前記ｎ型のドーパントを拡散させることにより前記ｎ型領域を形成する、請求項９または１０に記載の太陽電池の製造方法。
  15. 　前記半導体基板を、ワイヤーを用いて半導体インゴットを切断することにより形成する、請求項９～１４のいずれか一項に記載の太陽電池の製造方法。
  16. 　前記ワイヤーには、砥粒が固定されている、請求項１５に記載の太陽電池の製造方法。
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