WO2012017584A1 - 薄膜トランジスタ基板 - Google Patents

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    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon

Definitions

  • the present invention relates to a thin film transistor, a liquid crystal display device including the same, and a method for manufacturing a thin film transistor substrate, and in particular, a thin film transistor substrate having a thin film transistor using a semiconductor layer made of an oxide semiconductor, a liquid crystal display device, and a method for manufacturing the thin film transistor substrate.
  • a thin film transistor substrate having a thin film transistor using a semiconductor layer made of an oxide semiconductor, a liquid crystal display device, and a method for manufacturing the thin film transistor substrate.
  • a thin film transistor (hereinafter referred to as “TFT”) is used as a switching element of each pixel which is the minimum unit of an image.
  • TFTs having a semiconductor layer made of amorphous silicon have been used, but in recent years, TFTs having a semiconductor layer made of an oxide semiconductor have been proposed in place of TFTs having an amorphous silicon semiconductor layer. Yes.
  • a TFT including this oxide semiconductor layer has been actively researched and developed in order to exhibit good characteristics such as high mobility, high reliability, and low off-state current.
  • a TFT having a bottom gate structure is generally provided with a gate electrode provided on a glass substrate, a gate insulating film provided so as to cover the gate electrode, and on the gate insulating film so as to overlap the gate electrode.
  • the part is composed.
  • the TFT is covered with an interlayer insulating film provided on the source electrode and the drain electrode.
  • a contact hole reaching the drain electrode is provided in the interlayer insulating film, and the pixel electrode and the drain electrode are electrically connected by covering the surface of the contact hole with a pixel electrode made of a transparent conductive film.
  • the drain electrode usually has a configuration in which a plurality of metal thin films are laminated.
  • the stacked structure of the drain electrode for example, a structure in which a first conductive film made of a titanium film, a second conductive film made of an aluminum film, and a third conductive film made of a molybdenum nitride film are sequentially stacked from the gate insulating film side. Is mentioned.
  • a contact hole is provided so as to penetrate from the surface of the interlayer insulating film to the drain electrode.
  • This etching is performed by, for example, dry etching using a fluorine-based gas as an etching gas.
  • the contact hole opened by the etching gas reaches the drain electrode, the contact hole penetrates the third conductive film, and the second conductive film (aluminum film) is exposed on the contact hole surface.
  • an aluminum fluoride film is formed on the surface of the aluminum film. Since aluminum fluoride has a high resistance, the surface of the aluminum film is covered with a high resistance film. Furthermore, when the resist is peeled off by oxygen ashing, the surface of the aluminum fluoride film is oxidized, and the surface of the aluminum film is covered with an aluminum oxide film containing fluorine (that is, a passive film). Become.
  • the ITO film and the drain electrode are in contact with each other, but the portion of the drain electrode that is in contact with the pixel electrode is made of an aluminum fluoride high-resistance film or aluminum oxide. Since it is covered with a passive film or the like, there is a risk of poor conduction and quality degradation.
  • a source electrode and a drain electrode are formed of a stack of a low-resistance metal layer and a heat-resistant metal layer that can be removed with an etching gas for a gate insulating layer on an active matrix substrate, and at least a channel of an insulated gate transistor is formed.
  • an opening to the insulating layer including the gate insulating layer is formed using a photosensitive resin pattern whose cross-sectional shape is a reverse taper shape, and is exposed in the opening. It is disclosed that after the low-resistance metal layer is removed, the pixel electrode is formed by lift-off of the conductive thin film layer for the pixel electrode using the photosensitive resin pattern as a lift-off agent.
  • the gate insulating layer disposed under the drain electrode may be side-etched to form an eaves shape. Further, side etching of the gate insulating layer may cause poor conduction between the drain electrode and the pixel electrode due to disconnection.
  • An object of the present invention is to obtain a good contact between a drain electrode and a pixel electrode in a thin film transistor substrate.
  • the thin film transistor substrate of the present invention comprises a substrate, A gate electrode provided over a substrate, a gate insulating film provided so as to cover the gate electrode, an oxide semiconductor film provided in an upper layer of the gate insulating film and having a channel portion at a position facing the gate electrode; and an oxide A thin film transistor having a source electrode and a drain electrode provided on a semiconductor film so as to be spaced apart from each other through a channel portion; An interlayer insulating film provided on the upper layer of the gate insulating film so as to cover the thin film transistor and having a first contact hole reaching the drain electrode; A pixel electrode provided on the interlayer insulating film and electrically connected to the drain electrode through the first contact hole; With The drain electrode has a configuration in which a first conductive film and a second conductive film made of aluminum provided on the first conductive film are stacked, and the second conductive film is separated from the first contact hole. To form a gap communicating with the first contact hole between the two, The pixel electrode is provided so as not to contact the second
  • the pixel electrode has a portion other than the drain electrode and the second conductive film (that is, a portion of the first conductive film, etc.). ), The pixel electrode and the drain electrode are electrically connected. Therefore, a good contact between the pixel electrode and the drain electrode can be obtained without causing a contact failure between the pixel electrode and the drain electrode due to the presence of a high resistance film, a passive film or the like on the surface of the drain electrode.
  • the gap between the second conductive film and the first contact hole is formed so as to communicate with the first contact hole, the second conductive film made of an aluminum film and a pixel made of an ITO film or the like.
  • the electrode is formed in a non-contact manner. Therefore, there is no possibility that the aluminum film is deteriorated and the conductive performance is lowered due to the contact between the aluminum film and the ITO film.
  • the thin film transistor substrate of the present invention includes a lower electrode provided on the same layer as the gate electrode, a gate insulating film provided to cover the gate electrode and the lower electrode, and a position facing the lower electrode on the upper layer of the gate insulating film And an auxiliary capacitor element having an etch stopper layer made of an oxide semiconductor, and an upper electrode provided in the same layer as the drain electrode on the etch stopper layer,
  • the auxiliary capacitance element is covered with an interlayer insulating film further having a second contact hole reaching the etch stopper layer and the upper electrode
  • the upper electrode has a structure in which a first conductive film and a second conductive film made of aluminum provided on the first conductive film are stacked, and the second conductive film is separated from the second contact hole. To form a gap communicating with the second contact hole between the two, It is preferable that a pixel electrode is provided on the surface of the second contact hole so as to be electrically connected to the upper electrode without contacting the second conductive film of the upper electrode.
  • the pixel electrode has a portion other than the upper electrode electrode and the second conductive film (that is, the first conductive film, etc.
  • the pixel electrode and the upper electrode are electrically connected by making contact at (part). Therefore, a good contact between the pixel electrode and the upper electrode can be obtained without causing a contact failure between the pixel electrode and the upper electrode due to the presence of a high resistance film or a passive film on the surface of the upper electrode.
  • the gap between the second conductive film and the second contact hole is formed by separating the second conductive film from the second contact hole, the second conductive film made of an aluminum film and a pixel made of an ITO film or the like.
  • the electrode is formed in a non-contact manner. Therefore, there is no possibility that the aluminum film is deteriorated and the conductive performance is lowered due to the contact between the aluminum film and the ITO film.
  • the first conductive film may be formed of a refractory metal film.
  • the refractory metal film include metal films such as titanium (Ti) film, molybdenum (Mo) film, tantalum (Ta) film, tungsten (W) film, chromium (Cr) film, nickel (Ni) film, Examples thereof include metal films made of alloys of these metals.
  • the thin film transistor substrate of the present invention may have a configuration in which the drain electrode is provided with a third conductive film as an upper layer of the second conductive film in addition to the first conductive film and the second conductive film.
  • the thin film transistor substrate of the present invention has a configuration in which the drain electrode is provided with the third conductive film on the second conductive film in addition to the first conductive film and the second conductive film
  • the upper electrode may have a configuration in which, in addition to the first conductive film and the second conductive film, a third conductive film is provided on the second conductive film.
  • the thin film transistor substrate of the present invention this thin film transistor substrate, A counter substrate disposed opposite to the thin film transistor substrate; A liquid crystal layer provided between the thin film transistor substrate and the counter substrate; It is used suitably for the liquid crystal display device provided with.
  • the method for manufacturing a thin film transistor substrate of the present invention includes a gate electrode provided on the substrate, a gate insulating film provided so as to cover the gate electrode, and a channel portion provided at a position facing the gate electrode provided on the upper layer of the gate insulating film.
  • the first etching step of performing dry etching on the interlayer insulating film to form a first contact hole reaching the drain electrode from the interlayer insulating film so that the second conductive film is exposed on the surface
  • the first contact hole formed in the first etching step is subjected to wet etching using an etchant having a high selectivity of aluminum to the oxide semiconductor, thereby separating the second conductive film from the first contact hole.
  • a second etching step for forming a gap communicating with the first contact hole between the two In the second etching step, a conductive film is formed in a region including the surface of the interlayer insulating film provided with the void and the surface of the first contact hole, and the drain electrode is not in contact with the second conductive film among the drain electrodes. Forming a pixel electrode so as to be electrically connected to the pixel electrode; and It is provided with.
  • the surface of the aluminum film which is the second conductive film is formed on the surface of the aluminum fluoride high resistance film or, in some cases, aluminum oxide.
  • a passive film is formed, but in the second etching step, wet etching is performed using an etchant having a high selectivity of aluminum to the oxide semiconductor, thereby separating the second conductive film from the first contact hole. Since a gap communicating with the first contact hole is formed between the two, the high resistance film or the passive film formed in the first etching process is removed in the second etching process.
  • the pixel electrode formed in the pixel electrode formation step is in contact with the drain electrode at a portion other than the second conductive film (that is, the portion of the first conductive film, etc.), so that the pixel electrode and the drain electrode are electrically connected. Connected. Therefore, a good contact between the pixel electrode and the drain electrode can be obtained without causing a contact failure between the pixel electrode and the drain electrode due to the presence of a high resistance film, a passive film or the like on the surface of the drain electrode.
  • the etching solution used in the second etching step is preferably ammonia water.
  • a high resistance film of aluminum fluoride or a passive film of aluminum oxide containing fluorine is formed on the surface of the aluminum film as the second conductive film.
  • the high resistance film, the passive film, and the like are removed.
  • the pixel electrode is in contact with the drain electrode at a portion other than the second conductive film (that is, the first conductive film or the like), so that the pixel electrode and the drain electrode are electrically connected. Therefore, a good contact between the pixel electrode and the drain electrode can be obtained without causing contact failure due to the presence of a high resistance film, a passive film or the like on the surface of the drain electrode.
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG. It is a top view which expands and shows the principal part of the thin-film transistor substrate concerning this embodiment.
  • FIG. 4 is a cross-sectional view taken along line AA in FIG. 3.
  • FIG. 4 is a sectional view taken along line BB in FIG. 3.
  • FIG. 4 is a cross-sectional view taken along the line CC in FIG. 3.
  • 4A and 4B are explanatory diagrams of a method of manufacturing a thin film transistor substrate according to the present embodiment, in which (a) a cross-sectional view taken along line AA in FIG. 3, (b) a cross-sectional view taken along line BB in FIG.
  • FIG. 3 corresponds to a cross-sectional view taken along line CC.
  • FIG. 8 is an explanatory diagram for explaining the manufacturing method of the thin film transistor substrate following FIG. 7.
  • FIG. 9 is an explanatory diagram for explaining the manufacturing method of the thin film transistor substrate, following FIG. 8.
  • FIG. 10 is an explanatory diagram illustrating a method of manufacturing the thin film transistor substrate following FIG. 9.
  • FIG. 11 is an explanatory diagram for explaining a manufacturing method of the thin film transistor substrate, following FIG. 10.
  • FIG. 12 is an explanatory diagram for explaining the manufacturing method of the thin film transistor substrate following FIG. 11.
  • FIG. 13 is an explanatory diagram for explaining a manufacturing method of the thin film transistor substrate, following FIG. 12;
  • FIG. 14 is an explanatory diagram for explaining a manufacturing method of the thin film transistor substrate following FIG. 13;
  • the liquid crystal display device 10 includes a TFT substrate 20 and a counter substrate 30 that are arranged to face each other. Both substrates 20 and 30 are bonded to each other by a sealing material 40 arranged in a frame shape on the outer peripheral edge portion thereof.
  • a liquid crystal layer 50 is provided as a display layer in the space surrounded by the sealing material 40 between the substrates 20 and 30.
  • the liquid crystal display device 10 has a display region D formed inside the sealing material 40 and in which a plurality of pixels are arranged in a matrix, and a region surrounding the display region D is a frame region F.
  • FIG. 3 is a plan view of the TFT substrate 20.
  • TFT substrate 20 includes, on a substrate 21 made of a glass substrate or the like, a gate electrode 22a, a lower electrode 22b, terminal 22c and gate line 22gb, first metal including a transfer pad (not shown) or the like, SiO 2 and SiO 2 and SiN
  • a gate insulating film 23 made of a laminated body, oxide semiconductor films 24a to 24b made of an IGZO film, a source electrode 25s, a drain electrode 25d, a second metal including an upper electrode 25b, a source line 25sb, etc., SiO 2 ,
  • An interlayer insulating film 26 made of SiN, a transparent insulating resin or the like, a pixel electrode 29 made of an ITO (Indium Tin Oxide) film or the like, and an alignment film (not shown) made of a polyimide film or the like are laminated.
  • ITO Indium Tin Oxide
  • FIG. 4 is a cross-sectional view taken along line AA in FIG.
  • the gate electrode 22a is covered with a gate insulating film 23, and an oxide semiconductor film 24a in which a channel portion 24ac is formed is disposed on the gate insulating film 23 at a position facing the gate electrode 22a.
  • the gate electrode 22a is formed of a first metal, and has, for example, a configuration in which an aluminum film, a titanium film, and a titanium nitride film are sequentially stacked from the bottom.
  • the source electrode 25s and the drain electrode 25d are formed of a second metal and have a configuration in which a first conductive film, a second conductive film on the first conductive film, and a third conductive film on the second conductive film are sequentially stacked. . That is, the source electrode 25s has a configuration in which the first conductive film 25sp, the second conductive film 25sq, and the third conductive film 25sr are sequentially stacked, and the drain electrode 25d has the first conductive film 25dp, the second conductive film 25dq, and the third conductive film. The film 25dr is stacked in order.
  • the first conductive films 25sp and 25dp are made of, for example, a titanium (Ti) film, and have a thickness of 50 nm, for example.
  • the second conductive films 25sq and 25dq are made of an aluminum film and have a thickness of 100 nm, for example.
  • the third conductive films 25sr and 25dr are made of a refractory metal film such as a molybdenum nitride (MoN) film, and have a thickness of 150 nm, for example.
  • the first conductive films 25sp and 25dp and the third conductive films 25sr and 25dr are not limited to the above metal films, but the first conductive films 25sp and 25dp are preferably refractory metal films.
  • Examples of the first conductive films 25sp and 25dp include a titanium (Ti) film, a molybdenum (Mo) film, a tantalum (Ta) film, a tungsten (W) film, a chromium (Cr) film, a nickel (Ni) film, and the like. And metal films made of alloys of these metals.
  • a first contact hole 27 a is provided in the interlayer insulating film 26 and reaches the drain electrode 25 d from the surface of the interlayer insulating film 26.
  • the surface of the first contact hole 27a is covered with a pixel electrode 29, and the pixel electrode 29 is electrically connected to the drain electrode 25d.
  • the pixel electrode 29 is provided so as to be in contact with the first conductive film 25dp and the third conductive film 25dr in the drain electrode 25d. On the other hand, the pixel electrode 29 is not in contact with the second conductive film 25dq portion of the drain electrode 25d. This is because a gap 28a is formed between the first conductive film 25dp and the third conductive film 25dr in the wall portion of the first contact hole 27a so as to communicate with the first contact hole 27a. This is because the second conductive film 25dq of the drain electrode 25d and the first contact hole 27a are disposed so as to be separated from each other.
  • the gap portion 28a is formed to be a gap having a depth of about 50 to 200 nm from the surface of the first contact hole 27a.
  • the aluminum film constituting the second conductive film 25dq and the ITO film constituting the pixel electrode 29 are in contact with each other, the aluminum film is oxidized and the surface is covered with aluminum oxide. Is reduced to become indium-rich. At this time, the surface of the aluminum film is covered with aluminum oxide, so that there is a problem that the conductive performance is lowered. However, since the pixel electrode 29 and the second conductive film 25dq are arranged so as not to be in contact with each other, such a problem occurs. Does not occur.
  • FIG. 5 is a sectional view taken along line BB in FIG.
  • the lower electrode 22b is covered with a gate insulating film 23, an etch stopper layer 24b is disposed on the gate insulating film 23 at a position facing the lower electrode 22b, and an upper portion is formed on the etch stopper layer 24b.
  • the electrode 25b is provided, and these constitute the auxiliary capacitance element Cs.
  • the lower electrode 22b is formed of a first metal, and has, for example, a configuration in which an aluminum film, a titanium film, and a titanium nitride film are sequentially stacked from the bottom.
  • the lower electrode 22b is connected to a storage capacitor terminal TCs provided in the terminal region T.
  • the upper electrode 25b is formed of a second metal, and has a configuration in which a first conductive film 25bp, a second conductive film 25bq on the first conductive film 25bp, and a third conductive film 25br on the second conductive film 25bq are sequentially stacked.
  • the first conductive film 25bp is made of, for example, a titanium (Ti) film, and has a thickness of, for example, 50 nm.
  • the second conductive film 25bq is made of, for example, an aluminum film, and has a thickness of 100 nm, for example.
  • the third conductive film 25br is made of a refractory metal film such as a molybdenum nitride (MoN) film, and has a thickness of 150 nm, for example.
  • the first conductive film 25bp and the third conductive film 25br are not limited to the above metal film, but the first conductive film 25bp is preferably a refractory metal film.
  • the first conductive film 25bp in addition to a titanium (Ti) film, for example, a metal such as a molybdenum (Mo) film, a tantalum (Ta) film, a tungsten (W) film, a chromium (Cr) film, or a nickel (Ni) film. Examples thereof include a film and a metal film made of an alloy of these metals.
  • a second contact hole 27 b is provided in the interlayer insulating film 26 and reaches the upper electrode 25 b from the surface of the interlayer insulating film 26.
  • the surface of the second contact hole 27b is covered with a pixel electrode 29, and the pixel electrode 29 is electrically connected to the upper electrode 25b.
  • the pixel electrode 29 is provided so as to be in contact with the first conductive film 25bp and the third conductive film 25br in the upper electrode 25b. On the other hand, the pixel electrode 29 is not in contact with the second conductive film 25bq of the upper electrode 25b. This is because an air gap 28b is formed between the first conductive film 25bp and the third conductive film 25br so as to communicate with the second contact hole 27b in the wall portion of the second contact hole 27b. This is because the second conductive film 25bq of the electrode 25b and the second contact hole 27b are disposed so as to be separated from each other.
  • the gap portion 28b is formed to be a gap having a depth of about 50 to 200 nm from the surface of the second contact hole 27b.
  • FIG. 6 is a cross-sectional view taken along the line CC of FIG.
  • the terminal 22c is covered with a gate insulating film 23 and an interlayer insulating film 26.
  • the terminal 22c is formed of a first metal and has a configuration in which, for example, an aluminum film, a titanium film, and a titanium nitride film are stacked in order from the bottom.
  • a third contact hole 27 c is provided in the gate insulating film 23 and the interlayer insulating film 26 so as to reach the terminal 22 c from the surface of the interlayer insulating film 26.
  • the surface of the third contact hole 27c is covered with a pixel electrode 29, and the pixel electrode 29 is electrically connected to the terminal 22c to form a gate terminal portion TG .
  • Figure 6 shows a cross-section at the gate terminal portion T G, it has the same cross-sectional structure even in the source terminal portion T S.
  • Part of the frame region F of the TFT substrate 20 is formed so that the TFT substrate 20 protrudes from the counter substrate 30 and serves as a terminal region T for attaching an external connection terminal (not shown) such as a mounted component.
  • transfer pads (not shown) for applying a common potential to the common electrode of the counter substrate 30 are formed, and each transfer pad is connected to a transfer bus line (not shown) arranged in the terminal region T.
  • a polarizing plate (not shown) is provided on the surface of the TFT substrate 20 opposite to the liquid crystal layer 50.
  • the colored layers of the red colored layer, the green colored layer, and the blue colored layer are arranged on the surface of the substrate body for each pixel.
  • a common electrode made of, for example, ITO having a thickness of about 100 nm is provided on each colored layer 22R, G, B, and an alignment film is formed to cover the common electrode.
  • Each colored layer is composed of three types of colored layers of red, green and blue.
  • the present invention is not limited to this.
  • the colored layer is composed of four types of colored layers of red, green, blue and yellow. Also good.
  • a polarizing plate (not shown) is provided on the surface of the counter substrate 30 opposite to the liquid crystal layer 50.
  • a sealing material 40 is disposed on the outer peripheral edge between the TFT substrate 20 and the counter substrate 30 so as to extend annularly along the frame region F.
  • the sealing material 40 bonds the TFT substrate 20 and the counter substrate 30 to each other.
  • the sealing material 40 is made by curing a sealing material material mainly composed of an adhesive such as a thermosetting resin or ultraviolet curable resin having fluidity (for example, acrylic resin or epoxy resin) by heating or irradiation with ultraviolet rays. It is a thing.
  • conductive beads are mixed in the sealing material 40 and function as a medium for electrically connecting the common electrode and the transfer pad.
  • the liquid crystal layer 50 is made of a nematic liquid crystal material having electro-optical characteristics.
  • the liquid crystal display device 10 having the above configuration, is configured with one pixel for each pixel electrode, in each pixel, when the gate signal is transmitted from the gate line TFT T R is turned on, the source lines A source signal is sent from the source electrode and a predetermined charge is written to the pixel electrode via the source electrode and the drain electrode, and a potential difference is generated between the pixel electrode and the common electrode of the counter substrate 30. A predetermined voltage is applied to the liquid crystal capacitor. In the liquid crystal display device 10, an image is displayed by adjusting the transmittance of light incident from the outside using the fact that the alignment state of the liquid crystal molecules changes according to the magnitude of the applied voltage.
  • the second metal constituting the source electrode 25s, the drain electrode 25d, the upper electrode 25b, etc. of the TFT substrate 20 is the first conductive film 25sp, 25dp, 25bp, the second conductive film 25sq, 25dq, 25bq and the second conductive film.
  • the third conductive film 25sr, 25dr, 25br has been described as having a configuration in which the third conductive film 25sr, 25dr, 25br are sequentially stacked. 2 conductive layers 25sq, 25dq, and 25bq may be stacked).
  • the manufacturing method of the TFT substrate 20 of this embodiment includes a thin film transistor forming step, an interlayer insulating film forming step, a first etching step, a second etching step, and a pixel electrode forming step.
  • a first metal is provided on the substrate 21, and as shown in FIGS. 7A to 7C, a gate electrode 22a, a lower electrode 22b, a terminal 22c, a gate line 22gb (see FIG. 3), a transfer pad (not shown) Etc.).
  • a portion that becomes a gate electrode 22a, a lower electrode 22b, a terminal 22c, and the like by using a photolithography method after an aluminum film, a titanium film, and a titanium nitride film are successively stacked using, for example, a sputtering method.
  • the resist pattern is left on.
  • the resist is stripped with a resist stripping solution.
  • RIE method dry etching method
  • a SiO 2 film is formed as the gate insulating film 23 by using, for example, a CVD method.
  • an oxide semiconductor film 24a and an etch stopper layer 24b are formed.
  • an oxide semiconductor film such as an IGZO film is formed using a sputtering method or the like, and then a resist pattern is formed on portions to be the oxide semiconductor film 24a and the etch stopper layer 24b using a photolithography method. Remain.
  • the IGZO film is etched by a wet etching method using an oxalic acid solution as an etchant, the resist is stripped with a resist stripper.
  • a source electrode 25s, a drain electrode 25d, and an upper electrode 25b are formed.
  • a titanium film (thickness of about 50 nm) that becomes the first conductive films 25sp, 25dp, and 25bp, an aluminum film (thickness of about 150 nm) that becomes the second conductive films 25sq, 25dq, and 25bq, and a third conductive film Molybdenum nitride films (thickness of about 100 nm) to be the films 25sr, 25dr, and 25br are continuously stacked using, for example, a sputtering method, and then the source electrode 25s, the drain electrode 25d, and the upper electrode 25b are formed using a photolithography method.
  • the resist pattern is left in the part to be.
  • the second conductive film and the third conductive film are etched by wet etching using a mixed acid solution of phosphoric acid / acetic acid / nitric acid as an etching solution, and further dry etching (RIE method) using a chlorine-based gas is performed.
  • RIE method dry etching
  • the resist is stripped with a resist stripping solution.
  • an SiO 2 film is formed as the interlayer insulating film 26 by using, for example, a CVD method.
  • the interlayer insulating film 26 is dry-etched to form a first contact hole 27a, a second contact hole 27b, and a third contact hole 27c, as shown in FIGS.
  • a photosensitive resist is applied on the interlayer insulating film 26, and then the resist is left in portions other than the portions to be the first to third contact holes 27a to 27c by using a photolithography method.
  • a photolithography method for example, an interlayer insulating film using a dry etching method (RIE method) using a fluorine-based gas such as sulfur hexafluoride (SF 6 ), carbon tetrafluoride (CF 4 ), or trifluoromethane (CHF 3 ).
  • RIE method dry etching method
  • fluorine-based gas such as sulfur hexafluoride (SF 6 ), carbon tetrafluoride (CF 4 ), or trifluoromethane (CHF 3 ).
  • the third conductive film 25dr constituting the outermost layer of the drain electrode 25d is also etched.
  • the first contact hole 27a is provided in a region including the boundary between the drain electrode 25d and the oxide semiconductor film 24a. That is, both the drain electrode 25d and the oxide semiconductor film 24a are exposed on the surface of the first contact hole 27a.
  • the oxide semiconductor film 24a functions as an etching stopper because the oxide semiconductor film 25a is provided in a portion where the drain electrode 25d does not exist in a region to be the first contact hole 27a.
  • the etch stopper layer 24b functions as an etching stopper.
  • the interlayer insulating film 26 and the third conductive films 25dr and 25br are removed by etching to form the first and second contact holes 27a and 27b, so that the surfaces of the first and second contact holes 27a and 27b are formed.
  • the second conductive films 25dq and 25bq are exposed, but the exposed surfaces of the second conductive films 25dq and 25bq are each fluorinated with a fluorine-based gas, and a high resistance film of aluminum fluoride is formed on the surface. It is formed.
  • the resist is removed by oxygen ashing.
  • the second conductive films 25dq and 25bq exposed on the surfaces of the first and second contact holes 27a and 27b shown in FIGS. 12A and 12B are made of aluminum fluoride. Is oxidized by oxygen ashing to form an aluminum oxide film containing fluorine, that is, a passive film.
  • the third contact hole 27c is formed in the gate terminal portion TG .
  • both the interlayer insulating film 26 and the gate insulating film 23 are removed, and the terminal 22c is Functions as an etch stopper.
  • etching process (Second etching process) Subsequent to the first etching step, wet etching is performed as shown in FIGS. At this time, for example, an etchant having a high selectivity of aluminum to an oxide semiconductor is used. This makes it possible to selectively etch only the second conductive films 25dq and 25bq made of an aluminum film among the structures exposed on the surfaces of the first contact hole 27a and the second contact hole 27b. Thereby, the space
  • the selectivity of aluminum to the oxide semiconductor is preferably 5 or more. Examples of such an etchant include ammonia water having a selectivity ratio of aluminum to an oxide semiconductor of 20 or more.
  • an ITO film is formed using, for example, a sputtering method, and then a resist pattern is left in a portion that becomes the pixel electrode 29 using a photolithography method. Then, for example, the pixel electrode is formed by etching the ITO film using an oxalic acid solution as an etchant and stripping the resist with a resist stripper.
  • the pixel electrode 29 is provided so as to contact the first conductive film 25dp and third conductive 25dr the drain electrode 25d.
  • the pixel electrode 29 and the third conductive film 25dq are not in contact with each other.
  • the auxiliary capacitance element Cs as shown in FIG. 14B, the pixel electrode 29 is provided in contact with the first conductive film 25bp and the third conductive film 25br of the upper electrode 25b.
  • the pixel electrode 29 and the third conductive film 25bq are not in contact with each other.
  • the gate terminal portion TG as shown in FIG. 14C, the pixel electrode 29 is provided so as to be electrically connected to the terminal 22c.
  • the TFT substrate 20 is manufactured.
  • the second conductive films 25dq and 25bq are respectively formed in the second etching process.
  • the first conductive film 25dp and 25bp and the third conductive film 25dr and 25br are formed in the wall portion of the first contact hole 27a and the second contact hole 27b so as to be separated from the first contact hole 27a and the second contact hole 27b. Since the gaps 28a and 28b are formed, the high resistance film and the passive film formed in the first etching process are removed in the second etching process.
  • the drain electrode 25d in the first conductive film 25dp and portions of the third conductive film 25dr other than the second conductive film 25dq
  • the pixel electrode 29 and the drain electrode 25d are electrically connected. Therefore, a good contact between the pixel electrode 29 and the drain electrode 25d can be obtained without causing a contact failure between the pixel electrode 29 and the drain electrode 25d due to the presence of the high resistance film or the passive film on the surface of the drain electrode 25d. It is done.
  • the pixel electrode 29 formed in the pixel electrode formation step is a portion of the first conductive film 25bp and the third conductive film 25br other than the second conductive film 25bq, from the upper electrode 25b.
  • the pixel electrode 29 and the upper electrode 25b are electrically connected. Therefore, a good contact between the pixel electrode 29 and the upper electrode 25b can be obtained without causing a contact failure between the pixel electrode 29 and the upper electrode 25b due to the presence of the high resistance film or the passive film on the surface of the upper electrode 25b. It is done.
  • the TFT substrate 20 prepared by the above method and the counter substrate 30 on which a color filter is formed for each pixel are arranged to face each other and bonded together with a sealing material 40, and a liquid crystal material is filled between the substrates to fill the liquid crystal.
  • the layer 50 the liquid crystal display device 10 can be obtained.
  • the resist is removed by oxygen ashing in the first etching step.
  • the present invention is not limited to this.
  • the resist may be removed using a resist stripping solution or the like.
  • the aluminum film is not oxidized and the surfaces of the second conductive films 25dq and 25bp are not covered with the aluminum oxide film, that is, the passive film.
  • the surfaces of the second conductive films 25dq and 25bp are covered with a high resistance film of aluminum fluoride, so that there is a problem that contact failure occurs even if the second conductive films 25dq and 25bp contact the pixel electrode 29.
  • the second conductive films 25dq and 25bq are respectively formed in the second etching step.
  • the first conductive film 25dp and 25bp and the third conductive film 25dr and 25br are respectively formed in the second etching step.
  • the high resistance film formed in the first etching process is removed in the second etching process. Therefore, a good contact can be obtained without causing a contact failure between the pixel electrode 29 and the drain electrode 25d or the upper electrode 25b due to the presence of the high resistance film on the surface of the drain electrode 25d.
  • the present invention is useful for a thin film transistor substrate, a liquid crystal display device including the same, and a thin film transistor substrate.
  • TFT substrate 21 substrate 22a gate electrode 22b lower electrode 23 gate insulating film 24a oxide semiconductor film 24ac channel portion 24b etch stopper layer 25a oxide semiconductor film 25b upper electrode 25d drain electrode 25dp, 25bp first conductive film 25dq, 25bq second conductive film 25dr , 25br third conductive film 25s source electrode 26 interlayer insulating film 27a first contact hole 27b second contact hole 28a, 28b gap 29 pixel electrode 30 counter substrate 40 sealing material 50 liquid crystal layer

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Abstract

本発明は、薄膜トランジスタ基板において、ドレイン電極と画素電極との良好なコンタクトを得ることを目的とするものである。 ドレイン電極（２５ｄ）は、第１導電膜（２５ｄｐ）と、第１導電膜（２５ｄｐ）の上層に設けられアルミニウムからなる第２導電膜（２５ｄｑ）と、が積層された構成を有すると共に、第２導電膜（２５ｄｑ）が第１コンタクトホール（２７ａ）と離間することにより両者間に第１コンタクトホール（２７ａ）と連通する空隙部（２８ａ）が形成され、画素電極（２９）は、ドレイン電極（２５ｄ）のうち第２導電膜（２５ｄｑ）とは接触しないように設けられている。

Description

[規則37.2に基づきISAが決定した発明の名称]　薄膜トランジスタ基板
　本発明は、薄膜トランジスタ及びそれを備えた液晶表示装置、並びに薄膜トランジスタ基板の製造方法に関し、特に、酸化物半導体からなる半導体層を用いた薄膜トランジスタを有する薄膜トランジスタ基板及び液晶表示装置、並びに薄膜トランジスタ基板の製造方法に関する。
　液晶表示装置を構成する薄膜トランジスタ基板では、画像の最小単位である各画素のスイッチング素子として、薄膜トランジスタ（Thin Film Transistor、以下「ＴＦＴ」とも称する）が用いられる。従来、ＴＦＴとしては、半導体層がアモルファスシリコンからなるものが用いられてきたが、近年、アモルファスシリコン半導体層を備えたＴＦＴに代えて、酸化物半導体からなる半導体層を備えたＴＦＴが提案されている。この酸化物半導体層を備えたＴＦＴは、高移動度、高信頼性及び低オフ電流などの良好な特性を示すため、盛んに研究開発が行われている。
　ボトムゲート構造のＴＦＴは、一般に、ガラス基板上に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上にゲート電極に重なるように設けられた半導体層と、該半導体層に互いに離間して重なるようにゲート絶縁膜上に設けられたソース電極及びドレイン電極と、を備え、これらソース電極とドレイン電極との間で露出した半導体層部分にチャネル部が構成されている。そして、ＴＦＴは、ソース電極及びドレイン電極上に設けられた層間絶縁膜により覆われている。層間絶縁膜にはドレイン電極に達するコンタクトホールが設けられ、コンタクトホールの表面が透明導電膜からなる画素電極で被覆されることにより、画素電極とドレイン電極とが電気的に接続されている。
　ところで、ドレイン電極は、通常、金属薄膜が複数層積層された構成を有する。ドレイン電極の積層構造としては、例えば、ゲート絶縁膜側から、チタン膜からなる第１導電膜、アルミニウム膜からなる第２導電膜、及び窒化モリブデン膜からなる第３導電膜が順に積層された構成が挙げられる。
　コンタクトホール形成のためのエッチング時には、層間絶縁膜の表面からドレイン電極まで貫通するようにコンタクトホールが設けられるが、このエッチングは、例えば、フッ素系ガスをエッチングガスとして用いたドライエッチングにより行われる。このとき、エッチングガスによりあけられたコンタクトホールがドレイン電極に到達すると、コンタクトホールが第３導電膜を貫通し、第２導電膜（アルミニウム膜）がコンタクトホール表面に露出する。
　コンタクトホール表面に露出したアルミニウム膜がエッチングガスと接触すると、アルミニウム膜表面に、フッ化アルミニウムの膜が形成される。フッ化アルミニウムは、抵抗が大きいため、アルミニウム膜表面が高抵抗被膜で覆われることとなる。さらに、レジストの剥離を酸素アッシングにより行う場合には、フッ化アルミニウム膜の表面が酸化されて、アルミニウム膜の表面が、フッ素を含んだ酸化アルミニウム膜（すなわち、不動態皮膜）で覆われることとなる。
　そのため、コンタクトホール表面に画素電極としてＩＴＯ膜等を設けても、ＩＴＯ膜とドレイン電極とは接触はするものの、ドレイン電極の画素電極と接触する部分がフッ化アルミニウムの高抵抗被膜や酸化アルミニウムの不動態皮膜等で覆われているので、導通不良が生じて品質劣化する虞がある。
　特許文献１には、アクティブマトリクス基板について、低抵抗金属層とゲート絶縁層のエッチングガスで除去可能な耐熱金属層との積層体でソース電極及びドレイン電極を形成し、絶縁ゲート型トランジスタの少なくともチャネル部と信号線を保護する手段を付与した後、その断面形状が逆テーパ形状の感光性樹脂パターンを用いて、ゲート絶縁層を含む絶縁層への開口部を形成し、開口部内に露出している低抵抗金属層を除去した後、感光性樹脂パターンをリフトオフ剤として画素電極用導電性薄膜層のリフトオフにより画素電極の形成を行うことが開示されている。
特開２００６－３０１５６０号公報
　しかしながら、特許文献１に開示の方法によりアクティブマトリクス基板の形成を行うと、コンタクトホールを形成する際に、ドレイン電極の下層に配されたゲート絶縁層がサイドエッチングされ、ひさし形状となる虞がある。そして、ゲート絶縁層がサイドエッチングされることにより、段切れによりドレイン電極と画素電極とが導通不良となる虞がある。
　本発明は、薄膜トランジスタ基板において、ドレイン電極と画素電極との良好なコンタクトを得ることを目的とする。
　本発明の薄膜トランジスタ基板は、基板と、
　基板上に設けられたゲート電極、ゲート電極を覆うように設けられたゲート絶縁膜、ゲート絶縁膜の上層に設けられゲート電極に対向する位置にチャネル部を有する酸化物半導体膜、並びに、酸化物半導体膜上にチャネル部を介して互いに離間して設けられたソース電極及びドレイン電極を有する薄膜トランジスタと、
　ゲート絶縁膜の上層に薄膜トランジスタを覆うように設けられ、ドレイン電極に達する第１コンタクトホールを有する層間絶縁膜と、
　層間絶縁膜上に設けられ、第１コンタクトホールを介してドレイン電極に電気的に接続された画素電極と、
を備えたものであって、
　ドレイン電極は、第１導電膜と、第１導電膜の上層に設けられアルミニウムからなる第２導電膜と、が積層された構成を有し、第２導電膜が第１コンタクトホールと離間することにより両者間に第１コンタクトホールと連通する空隙部が形成され、
　画素電極は、ドレイン電極のうち第２導電膜とは接触しないように設けられていることを特徴とする。
　上記の構成によれば、ドレイン電極の表面に高抵抗被膜や不動態皮膜等が存在せず、画素電極は、ドレイン電極と、第２導電膜以外の部分（つまり、第１導電膜等の部分）において接触することにより、画素電極とドレイン電極とが電気的に接続される。従って、ドレイン電極の表面に高抵抗被膜や不動態皮膜等が存在することによる画素電極とドレイン電極とのコンタクト不良が生じることなく、画素電極とドレイン電極との良好なコンタクトが得られる。
　また、第２導電膜が第１コンタクトホールと離間することにより両者間に第１コンタクトホールと連通する空隙部が形成されているので、アルミニウム膜からなる第２導電膜とＩＴＯ膜等からなる画素電極とが非接触に形成される。そのため、アルミニウム膜とＩＴＯ膜等が接触することによりアルミニウム膜が劣化して導電性能が低下する虞も生じない。
　本発明の薄膜トランジスタ基板は、基板上にゲート電極と同一層に設けられた下部電極、ゲート電極及び下部電極を覆うように設けられたゲート絶縁膜、ゲート絶縁膜の上層の下部電極に対向する位置に設けられ酸化物半導体からなるエッチストッパ層、及び、エッチストッパ層上にドレイン電極と同一層に設けられた上部電極を有する補助容量素子をさらに備え、
　補助容量素子は、エッチストッパ層及び上部電極に達する第２コンタクトホールをさらに有する層間絶縁膜に覆われており、
　上部電極は、第１導電膜と、第１導電膜の上層に設けられアルミニウムからなる第２導電膜と、が積層された構成を有し、第２導電膜が第２コンタクトホールと離間することにより両者間に第２コンタクトホールと連通する空隙部が形成され、
　第２コンタクトホール表面には、上部電極のうち第２導電膜とは接触しないで上部電極と電気的に接続されるように画素電極が設けられていることが好ましい。
　上記の構成によれば、上部電極の表面に高抵抗被膜や不動態皮膜等が存在せず、画素電極は、上部電極電極と、第２導電膜以外の部分（つまり、第１導電膜等の部分）において接触することにより、画素電極と上部電極とが電気的に接続される。従って、上部電極の表面に高抵抗被膜や不動態皮膜等が存在することによる画素電極と上部電極とのコンタクト不良が生じることなく、画素電極と上部電極との良好なコンタクトが得られる。
　また、第２導電膜が第２コンタクトホールと離間することにより両者間に第２コンタクトホールと連通する空隙部が形成されているので、アルミニウム膜からなる第２導電膜とＩＴＯ膜等からなる画素電極とが非接触に形成される。そのため、アルミニウム膜とＩＴＯ膜等が接触することによりアルミニウム膜が劣化して導電性能が低下する虞も生じない。
　本発明の薄膜トランジスタ基板は、第１導電膜は高融点金属膜で形成されていてもよい。高融点金属膜としては、例えば、チタン（Ｔｉ）膜，モリブデン（Ｍｏ）膜，タンタル（Ｔａ）膜，タングステン（Ｗ）膜，クロム（Ｃｒ）膜，ニッケル（Ｎｉ）膜等の金属膜や、それらの金属の合金からなる金属膜等が挙げられる。
　本発明の薄膜トランジスタ基板は、ドレイン電極が、第１導電膜及び第２導電膜に加え、さらに、第２導電膜の上層に第３導電膜が設けられた構成を有していてもよい。
　また、本発明の薄膜トランジスタ基板は、ドレイン電極が、第１導電膜及び第２導電膜に加え、さらに、第２導電膜の上層に第３導電膜が設けられた構成を有し、
　上部電極は、第１導電膜及び第２導電膜に加え、さらに、第２導電膜の上層に第３導電膜が設けられた構成を有していてもよい。
　本発明の薄膜トランジスタ基板は、この薄膜トランジスタ基板と、
　薄膜トランジスタ基板に対向配置された対向基板と、
　薄膜トランジスタ基板と対向基板との間に設けられた液晶層と、
を備えた液晶表示装置に好適に用いられる。
　本発明の薄膜トランジスタ基板の製造方法は、基板上に設けられたゲート電極、ゲート電極を覆うように設けられたゲート絶縁膜、ゲート絶縁膜の上層に設けられゲート電極に対向する位置にチャネル部を有する酸化物半導体膜、並びに、酸化物半導体膜上にチャネル部を介して互いに離間するように、第１導電膜、その上層の第２導電膜が下から順に積層して設けられたソース電極及びドレイン電極を有する薄膜トランジスタを形成する薄膜トランジスタ形成工程と、
　薄膜トランジスタ形成工程で形成した薄膜トランジスタを覆うようにゲート絶縁膜の上層に層間絶縁膜を形成する層間絶縁膜形成工程と、
　層間絶縁膜形成工程の後、層間絶縁膜に対してドライエッチングを行って、第２導電膜が表面に露出するように層間絶縁膜からドレイン電極に達する第１コンタクトホールを形成する第１エッチング工程と、
　第１エッチング工程で形成した第１コンタクトホールに対して、アルミニウムの酸化物半導体に対する選択比が高いエッチング液を用いたウェットエッチングを行って、第２導電膜を第１コンタクトホールと離間させることにより両者間に第１コンタクトホールに連通する空隙部を形成する第２エッチング工程と、
　第２エッチング工程において空隙部が設けられた層間絶縁膜の表面及び第１コンタクトホールの表面を含む領域に導電膜を成膜して、ドレイン電極のうち第２導電膜とは接触しないでドレイン電極と電気的に接続されるように画素電極を形成する画素電極形成工程と、
を備えたことを特徴とする。
　上記の製造方法によれば、第１エッチング工程において、第１コンタクトホールを形成した後、第２導電膜であるアルミニウム膜表面には、フッ化アルミニウムの高抵抗被膜や、場合によっては酸化アルミニウムの不動態皮膜が形成されるが、第２エッチング工程において、アルミニウムの酸化物半導体に対する選択比が高いエッチング液を用いたウェットエッチングを行って、第２導電膜を第１コンタクトホールと離間させることにより両者間に第１コンタクトホールに連通する空隙部を形成するので、第１エッチング工程で形成された高抵抗被膜や不動態皮膜等が第２エッチング工程で除去される。そして、画素電極形成工程において形成された画素電極は、ドレイン電極と、第２導電膜以外の部分（つまり、第１導電膜等の部分）において接触することにより、画素電極とドレイン電極とが電気的に接続される。従って、ドレイン電極の表面に高抵抗被膜や不動態皮膜等が存在することによる画素電極とドレイン電極とのコンタクト不良が生じることなく、画素電極とドレイン電極との良好なコンタクトが得られる。
　本発明の薄膜トランジスタ基板の製造方法は、第２エッチング工程で用いるエッチング液が、アンモニア水であることが好ましい。
　本発明によれば、第１コンタクトホールを形成した後、第２導電膜であるアルミニウム膜表面には、フッ化アルミニウムの高抵抗被膜やフッ素を含む酸化アルミニウムの不動態皮膜等が形成されるが、その後、第２導電膜を第１コンタクトホールと離間させることにより両者間に第１コンタクトホールに連通する空隙部を形成することにより、高抵抗被膜や不動態皮膜等が除去される。そして、画素電極は、ドレイン電極と、第２導電膜以外の部分（つまり、第１導電膜等の部分）において接触することにより、画素電極とドレイン電極とが電気的に接続される。従って、ドレイン電極の表面に高抵抗被膜や不動態皮膜等が存在することによるコンタクト不良が生じることなく、画素電極とドレイン電極との良好なコンタクトが得られる。
本実施形態にかかる液晶表示装置の概略平面図である。 図１のＩＩ－ＩＩ線における断面図である。 本実施形態にかかる薄膜トランジスタ基板の要部を拡大して示す平面図である。 図３のＡ－Ａ線における断面図である。 図３のＢ－Ｂ線における断面図である。 図３のＣ－Ｃ線における断面図である。 本実施形態の薄膜トランジスタ基板の製造方法の説明図であり、それぞれ、（ａ）図３のＡ－Ａ線における断面図、（ｂ）図３のＢ－Ｂ線における断面図、及び（ｃ）図３のＣ－Ｃ線における断面図に対応する。 図７に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。 図８に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。 図９に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。 図１０に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。 図１１に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。 図１２に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。 図１３に続いて薄膜トランジスタ基板の製造方法を説明する説明図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。但し、本発明は以下の実施形態に限定されるものではなく、他の構成であってもよい。
　　＜液晶表示装置の構成＞
　図１及び２は、本実施形態にかかる液晶表示装置１０を示す。液晶表示装置１０は、互いに対向して配置されたＴＦＴ基板２０及び対向基板３０を備えている。両基板２０及び３０は、それらの外周縁部に枠状に配置されたシール材４０により接着されている。そして、両基板２０及び３０の間のシール材４０に包囲された空間には、表示層として液晶層５０が設けられている。液晶表示装置１０は、シール材４０の内側に形成されて複数の画素がマトリクス状に配置された表示領域Ｄを有し、それを囲む領域が額縁領域Ｆとなっている。
　　（ＴＦＴ基板）
　図３は、ＴＦＴ基板２０の平面図である。ＴＦＴ基板２０は、ガラス基板等からなる基板２１上に、ゲート電極２２ａ、下部電極２２ｂ、端子２２ｃやゲート線２２ｇｂ、トランスファパッド（不図示）等を含む第１メタル、ＳｉＯ２やＳｉＯ２とＳｉＮとの積層体等からなるゲート絶縁膜２３、ＩＧＺＯ膜等からなる酸化物半導体膜２４ａ～ｂ、ソース電極２５ｓ、ドレイン電極２５ｄ、上部電極２５ｂやソース線２５ｓｂ等を含む第２メタル、ＳｉＯ２、ＳｉＮ、透明絶縁性樹脂等からなる層間絶縁膜２６、ＩＴＯ（Indium Tin Oxide）膜等からなる画素電極２９、及びポリイミド膜等からなる配向膜（不図示）が積層形成されている。
　図４は、図３のＡ－Ａ線における断面図である。
　図４に示すように、ゲート電極２２ａはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上にはゲート電極２２ａに対向する位置にチャネル部２４ａｃが形成された酸化物半導体膜２４ａが配置され、酸化物半導体膜２４ａ上にチャネル部２４ａｃを介して互いに離間してソース電極２５ｓ及びドレイン電極２５ｄが設けられた構成となっており、これらが薄膜トランジスタＴＲを構成している。
　ゲート電極２２ａは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。
　ソース電極２５ｓやドレイン電極２５ｄは第２メタルで形成され、第１導電膜、第１導電膜上の第２導電膜、及び第２導電膜上の第３導電膜が順に積層された構成を有する。つまり、ソース電極２５ｓは第１導電膜２５ｓｐ，第２導電膜２５ｓｑ及び第３導電膜２５ｓｒが順に積層された構成を、ドレイン電極２５ｄは第１導電膜２５ｄｐ，第２導電膜２５ｄｑ及び第３導電膜２５ｄｒが順に積層された構成を有する。第１導電膜２５ｓｐ，２５ｄｐは、例えばチタン（Ｔｉ）膜からなり、例えば厚さが５０ｎｍである。第２導電膜２５ｓｑ，２５ｄｑは、アルミニウム膜からなり、例えば厚さが１００ｎｍである。第３導電膜２５ｓｒ，２５ｄｒは、例えば窒化モリブデン（ＭｏＮ）膜等の高融点金属膜からなり、例えば厚さが１５０ｎｍである。なお、第１導電膜２５ｓｐ，２５ｄｐや、第３導電膜２５ｓｒ，２５ｄｒは、上記の金属膜に限られないが、第１導電膜２５ｓｐ，２５ｄｐとしては、高融点金属膜であることが好ましい。第１導電膜２５ｓｐ，２５ｄｐとしては、チタン（Ｔｉ）膜の他、例えば、モリブデン（Ｍｏ）膜，タンタル（Ｔａ）膜，タングステン（Ｗ）膜，クロム（Ｃｒ）膜，ニッケル（Ｎｉ）膜等の金属膜や、それらの金属の合金からなる金属膜等が挙げられる。
　層間絶縁膜２６には第１コンタクトホール２７ａが設けられ、層間絶縁膜２６表面からドレイン電極２５ｄに達する。第１コンタクトホール２７ａの表面は画素電極２９で被覆されており、画素電極２９はドレイン電極２５ｄと電気的に接続されている。
　画素電極２９は、ドレイン電極２５ｄのうち、第１導電膜２５ｄｐや第３導電膜２５ｄｒの部分と接触するように設けられている。一方、画素電極２９は、ドレイン電極２５ｄのうち第２導電膜２５ｄｑの部分とは、非接触となっている。これは、第１導電膜２５ｄｐと第３導電膜２５ｄｒとの間には、第１コンタクトホール２７ａの壁部において、第１コンタクトホール２７ａと連通するように空隙部２８ａが形成され、これにより、ドレイン電極２５ｄの第２導電膜２５ｄｑと第１コンタクトホール２７ａとが離間するように配置されているからである。空隙部２８ａは、第１コンタクトホール２７ａの表面から５０～２００ｎｍ程度の深さの空隙となるように形成されている。
　第２導電膜２５ｄｑを構成するアルミニウム膜と画素電極２９を構成するＩＴＯ膜とは、両者が接触している場合には、アルミニウム膜が酸化されて表面が酸化アルミニウムで覆われると同時に、ＩＴＯ膜が還元されてインジウムリッチとなる。このとき、アルミニウム膜の表面が酸化アルミニウムで覆われることにより導電性能が低下する問題があるが、画素電極２９と第２導電膜２５ｄｑとが非接触となるように配置されているため、かかる問題は生じない。
　図５は、図３のＢ－Ｂ線における断面図である。
　図５に示すように、下部電極２２ｂはゲート絶縁膜２３に覆われ、ゲート絶縁膜２３上には下部電極２２ｂに対向する位置にエッチストッパ層２４ｂが配置され、エッチストッパ層２４ｂ上には上部電極２５ｂが設けられた構成となっており、これらが補助容量素子Ｃｓを構成している。
　下部電極２２ｂは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。なお、下部電極２２ｂは、端子領域Ｔに設けられた補助容量端子ＴＣｓと接続されている。
　上部電極２５ｂは第２メタルで形成され、第１導電膜２５ｂｐ、第１導電膜２５ｂｐ上の第２導電膜２５ｂｑ、及び第２導電膜２５ｂｑ上の第３導電膜２５ｂｒが順に積層された構成を有する。第１導電膜２５ｂｐは、例えばチタン（Ｔｉ）膜からなり、例えば厚さが５０ｎｍである。第２導電膜２５ｂｑは、例えばアルミニウム膜からなり、例えば厚さが１００ｎｍである。第３導電膜２５ｂｒは、例えば窒化モリブデン（ＭｏＮ）膜等の高融点金属膜からなり、例えば厚さが１５０ｎｍである。なお、第１導電膜２５ｂｐや第３導電膜２５ｂｒは、上記の金属膜に限られないが、第１導電膜２５ｂｐとしては、高融点金属膜であることが好ましい。第１導電膜２５ｂｐとしては、チタン（Ｔｉ）膜の他、例えば、モリブデン（Ｍｏ）膜，タンタル（Ｔａ）膜，タングステン（Ｗ）膜，クロム（Ｃｒ）膜，ニッケル（Ｎｉ）膜等の金属膜や、それらの金属の合金からなる金属膜等が挙げられる。
　層間絶縁膜２６には第２コンタクトホール２７ｂが設けられ、層間絶縁膜２６表面から上部電極２５ｂに達する。第２コンタクトホール２７ｂの表面は画素電極２９で被覆されており、画素電極２９は上部電極２５ｂと電気的に接続されている。
　画素電極２９は、上部電極２５ｂのうち、第１導電膜２５ｂｐや第３導電膜２５ｂｒの部分と接触するように設けられている。一方、画素電極２９は、上部電極２５ｂのうち第２導電膜２５ｂｑの部分とは、非接触となっている。これは、第１導電膜２５ｂｐと第３導電膜２５ｂｒとの間には、第２コンタクトホール２７ｂの壁部において第２コンタクトホール２７ｂと連通するように空隙部２８ｂが形成され、これにより、上部電極２５ｂの第２導電膜２５ｂｑと第２コンタクトホール２７ｂとが離間するように配置されているからである。空隙部２８ｂは、第２コンタクトホール２７ｂの表面から５０～２００ｎｍｎｍ程度の深さの空隙となるように形成されている。
　図６は、図３のＣ－Ｃ線における断面図である。
　図６に示すように、端子２２ｃはゲート絶縁膜２３及び層間絶縁膜２６に覆われている。端子２２ｃは第１メタルで形成され、例えば、アルミニウム膜、チタン膜、及び窒化チタン膜が下から順に積層された構成を有する。
　ゲート絶縁膜２３及び層間絶縁膜２６には、層間絶縁膜２６表面から端子２２ｃに達するように第３コンタクトホール２７ｃが設けられている。第３コンタクトホール２７ｃの表面は画素電極２９で被覆され、画素電極２９は端子２２ｃと電気的に接続され、ゲート端子部ＴＧを構成している。
　なお、図６はゲート端子部ＴＧにおける断面を示すが、ソース端子部ＴＳにおいても同様の断面構造を有する。
　ＴＦＴ基板２０の額縁領域Ｆの一部は、ＴＦＴ基板２０が対向基板３０よりも突出して形成され、実装部品などの外部接続端子（不図示）を取り付けるための端子領域Ｔとなっている。額縁領域Ｆには、対向基板３０の共通電極に共通電位を与えるためのトランスファパッド（不図示）が形成され、各トランスファパッドは、端子領域Ｔに配されたトランスファバスライン（不図示）に接続されている。
　ＴＦＴ基板２０の液晶層５０とは反対側の表面には偏光板（不図示）が設けられている。
　　（対向基板）
　対向基板３０は、図示しないが、表示領域Ｄにおいて、基板本体表面に、赤色着色層、緑色着色層、及び青色着色層の各着色層が画素毎に配されている。そして、各着色層２２Ｒ，Ｇ，Ｂの上層には、例えば厚さ１００ｎｍ程度のＩＴＯ等からなる共通電極が設けられ、さらに、共通電極を覆うように配向膜が形成されている。なお、各着色層が赤色、緑色及び青色の３種類の着色層で構成されるとしたが、これに限られず、例えば、赤色、緑色、青色及び黄色の４種類の着色層で構成されていてもよい。
　なお、対向基板３０の液晶層５０とは反対側の表面には偏光板（不図示）が設けられている。
　　（シール材）
　ＴＦＴ基板２０と対向基板３０の間の外周縁部には、額縁領域Ｆに沿って環状に延びるようにシール材４０が配置されている。そして、シール材４０がＴＦＴ基板２０と対向基板３０とを互いに接着している。
　シール材４０は、流動性を有する熱硬化性樹脂や紫外線硬化樹脂等（例えば、アクリル系樹脂やエポキシ系樹脂）の接着剤を主成分とするシール材原料が、加熱や紫外線の照射により硬化されたものである。シール材４０には、例えば導電性ビーズが混入されており、共通電極とトランスファパッドとを電気的に接続させるための媒体として機能する。
　　（液晶層）
　液晶層５０は、電気光学特性を有するネマチック液晶材料などにより構成されている。
　上記構成の液晶表示装置１０は、各画素電極毎に１つの画素が構成されており、各画素において、ゲート線からゲート信号が送られて薄膜トランジスタＴＲがオン状態になったときに、ソース線からソース信号が送られてソース電極及びドレイン電極を介して、画素電極に所定の電荷を書き込まれ、画素電極と対向基板３０の共通電極との間で電位差が生じることになり、液晶層５０からなる液晶容量に所定の電圧が印加されるように構成されている。そして、液晶表示装置１０では、その印加電圧の大きさに応じて液晶分子の配向状態が変わることを利用して、外部から入射する光の透過率を調整することにより、画像が表示される。
　なお、上記では、ＴＦＴ基板２０のソース電極２５ｓやドレイン電極２５ｄ、上部電極２５ｂ等を構成する第２メタルが、第１導電膜２５ｓｐ，２５ｄｐ，２５ｂｐ、第２導電膜２５ｓｑ，２５ｄｑ，２５ｂｑ及び第３導電膜２５ｓｒ，２５ｄｒ，２５ｂｒが順に積層された構成を有するとして説明したが、第３導電膜２５ｓｒ，２５ｄｒ，２５ｂｒを備えない構成（つまり、第１導電膜２５ｓｐ，２５ｄｐ，２５ｂｐ、及び、第２導電膜２５ｓｑ，２５ｄｑ，２５ｂｑの２層が積層された構成）であっても構わない。
　　＜ＴＦＴ基板の製造方法＞
　以下、本実施形態のＴＦＴ基板２０を製造する方法について説明する。本実施形態のＴＦＴ基板２０の製造方法は、薄膜トランジスタ形成工程、層間絶縁膜形成工程、第１エッチング工程、第２エッチング工程、及び画素電極形成工程を備えている。
　　（薄膜トランジスタ形成工程）
　まず、基板２１上に第１メタルを設け、図７（ａ）～（ｃ）に示すように、ゲート電極２２ａ、下部電極２２ｂ、端子２２ｃ、ゲート線２２ｇｂ（図３参照）、トランスファパッド（不図示）等を形成する。具体的には、アルミニウム膜、チタン膜、及び窒化チタン膜を例えばスパッタ法を用いて連続して積層形成した後、フォトリソグラフィ法を用いてゲート電極２２ａ、下部電極２２ｂ、端子２２ｃ等となる部分にレジストパターンを残存させる。そして、例えば、塩素系のガスを用いたドライエッチング法（ＲＩＥ法）を用いてアルミニウム膜、チタン膜、及び窒化チタン膜の導電膜の積層体をエッチングした後、レジスト剥離液にてレジストを剥離する。
　次に、図８（ａ）～（ｃ）に示すように、ゲート絶縁膜２３として、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。
　次いで、図９（ａ）～（ｃ）に示すように、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂを形成する。具体的には、例えばスパッタ法等を用いて、ＩＧＺＯ膜等の酸化物半導体膜を形成した後、フォトリソグラフィ法を用いて、酸化物半導体膜２４ａ及びエッチストッパ層２４ｂとなる部分にレジストパターンを残存させる。そして、例えば、エッチング液としてシュウ酸液を用いたウェットエッチング法によりＩＧＺＯ膜をエッチングした後、レジスト剥離液にてレジストを剥離する。
　続いて、図１０（ａ）～（ｃ）に示すように、ソース電極２５ｓ、ドレイン電極２５ｄ、及び上部電極２５ｂを形成する。具体的には、第１導電膜２５ｓｐ、２５ｄｐ、２５ｂｐとなるチタン膜（厚さ５０ｎｍ程度）、第２導電膜２５ｓｑ、２５ｄｑ、２５ｂｑとなるアルミニウム膜（厚さ１５０ｎｍ程度）、及び、第３導電膜２５ｓｒ、２５ｄｒ、２５ｂｒとなる窒化モリブデン膜（厚さ１００ｎｍ程度）を例えばスパッタ法を用いて連続して積層形成した後、フォトリソグラフィ法を用いてソース電極２５ｓ、ドレイン電極２５ｄ、及び上部電極２５ｂとなる部分にレジストパターンを残存させる。そして、例えば、エッチング液として燐酸／酢酸／硝酸の混酸液を用いたウェットエッチングにより第２導電膜及び第３導電膜をエッチングし、さらに、塩素系のガスを用いたドライエッチング（ＲＩＥ法）を用いて第１導電膜であるチタン膜をエッチングした後、レジスト剥離液にてレジストを剥離する。
　　（層間絶縁膜形成工程）
　次に、図１１（ａ）～（ｃ）に示すように、層間絶縁膜２６として、例えばＣＶＤ法を用いてＳｉＯ２膜を形成する。
　　（第１エッチング工程）
　次いで、層間絶縁膜２６をドライエッチングすることにより、図１２（ａ）～（ｃ）に示すように、第１コンタクトホール２７ａ，第２コンタクトホール２７ｂ，第３コンタクトホール２７ｃを形成する。
　具体的には、まず、層間絶縁膜２６上に感光性のレジストを塗布した後、フォトリソグラフィ法を用いて、第１～３コンタクトホール２７ａ～ｃとなる部分以外の部分にレジストを残存させる。そして、例えば、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）やトリフルオロメタン（ＣＨＦ３）等のフッ素系のガスを用いたドライエッチング法（ＲＩＥ法）を用いて層間絶縁膜２６をエッチングすることにより、第１～３コンタクトホール２７ａ～ｃが形成される。
　このとき、薄膜トランジスタＴＲの部分においては、図１２（ａ）に示すように、層間絶縁膜２６と同時に、ドレイン電極２５ｄの最上層を構成する第３導電膜２５ｄｒもエッチングされる。また、第１コンタクトホール２７ａは、ドレイン電極２５ｄと酸化物半導体膜２４ａとの境界を含む領域に設けられる。つまり、ドレイン電極２５ｄと酸化物半導体膜２４ａの両方が第１コンタクトホール２７ａの表面に露出することとなる。このとき、第１コンタクトホール２７ａとなる領域のうちドレイン電極２５ｄが存在しない部分には酸化物半導体膜２５ａが設けられているので、酸化物半導体膜２４ａがエッチングストッパとして機能する。
　また、このとき、薄膜トランジスタＴＲの部分と同様に、補助容量素子Ｃｓの部分においては、図１２（ｂ）に示すように、層間絶縁膜２６と同時に、上部電極２５ｂの最上層を構成する第３導電膜２５ｂｒもエッチングされる。また、第２コンタクトホール２７ｂは、上部電極２５ｂとエッチストッパ層２４ｂとの境界を含む領域に設けられる（つまり、上部電極２５ｂとエッチストッパ層２４ｂの両方が第２コンタクトホール２７ｂの表面に露出することとなる）。このとき、第２コンタクトホール２７ｂとなる領域のうち上部電極２５ｂが存在しない部分には上部電極２５ｂが設けられているので、エッチストッパ層２４ｂがエッチングストッパとして機能する。
　エッチングにより層間絶縁膜２６及び第３導電膜２５ｄｒ、２５ｂｒが除去されて第１、第２コンタクトホール２７ａ，ｂが形成されることにより、第１、第２コンタクトホール２７ａ，ｂのそれぞれの表面には第２導電膜２５ｄｑ、２５ｂｑが露出するが、第２導電膜２５ｄｑ、２５ｂｑの露出した表面のそれぞれには、フッ素系のガスによりアルミニウムがフッ化され、表面にフッ化アルミニウムの高抵抗被膜が形成される。
　エッチングに続いて、酸素アッシングによりレジストを剥離する。このとき、図１２（ａ）及び（ｂ）に示す、第１、第２コンタクトホール２７ａ，ｂのそれぞれの表面に露出した第２導電膜２５ｄｑ、２５ｂｑのそれぞれは、フッ化アルミニウムとなっているが、酸素アッシングされることにより酸化されて、フッ素を含んだ酸化アルミニウム膜、つまり、不動態皮膜が形成される。
　なお、図１２（ｃ）に示すように、ゲート端子部ＴＧにおいては第３コンタクトホール２７ｃが形成されるが、エッチング時には、層間絶縁膜２６及びゲート絶縁膜２３が共に除去され、端子２２ｃがエッチストッパとして機能する。
　　（第２エッチング工程）
　第１エッチング工程に続いて、図１３（ａ）及び（ｂ）に示すように、ウェットエッチングを行う。このとき、エッチング液としては、例えば、アルミニウムの酸化物半導体に対する選択比が高いものを使用する。これにより、第１コンタクトホール２７ａや第２コンタクトホール２７ｂの表面に露出した構成のうち、アルミニウム膜からなる第２導電膜２５ｄｑ、２５ｂｑだけを選択的にエッチングすることが可能となる。これにより、空隙部２８ａ，２８ｂが形成される。アルミニウムの酸化物半導体に対する選択比としては、５以上であることが好ましい。かかるエッチング液としては、例えば、アルミニウムの酸化物半導体に対する選択比が２０以上のアンモニア水等が挙げられる。
　このとき、第２導電膜２５ｄｑ、２５ｂｑの表面がエッチングされるので、表面に形成されていた高抵抗被膜や不動態皮膜は除去される。そのため、第２導電膜２５ｄｑ、２５ｂｑの一部が高抵抗被膜や不動態皮膜であることにより導電性能が劣化する虞がなくなる。
　なお、エッチング液として例えばアンモニア水等のチタン等をエッチングしにくいものを使用するので、ゲート端子部ＴＧにおいては、図１３（ｃ）に示すように、端子２２ｃ等が第２エッチング工程のウェットエッチングにより損傷を受ける虞がない。
　　（画素電極形成工程）
　最後に、図１４（ａ）～（ｃ）に示すように、画素電極２９を形成する。
　具体的には、まず、例えばスパッタ法等を用いてＩＴＯ膜を形成した後、フォトリソグラフィ法を用いて画素電極２９となる部分にレジストパターンを残存させる。そして、例えばエッチング液としてシュウ酸液を用いてＩＴＯ膜をエッチングし、レジスト剥離液にてレジストを剥離することにより画素電極が形成される。
　このとき、薄膜トランジスタＴＲにおいては、図１４（ａ）に示すように、画素電極２９は、ドレイン電極２５ｄの第１導電膜２５ｄｐ及び第３導電膜２５ｄｒと接触するように設けられる。ここでは、空隙部２８ａが存在するので、画素電極２９と第３導電膜２５ｄｑとは非接触となっている。また、補助容量素子Ｃｓにおいては、図１４（ｂ）に示すように、画素電極２９は、上部電極２５ｂの第１導電膜２５ｂｐ及び第３導電膜２５ｂｒと接触するように設けられる。ここでは、空隙部２８ｂが存在するので、画素電極２９と第３導電膜２５ｂｑとは非接触となっている。ゲート端子部ＴＧにおいては、図１４（ｃ）に示すように、画素電極２９は、端子２２ｃと電気的に接続されるように設けられる。
　以上のようにして、ＴＦＴ基板２０が作製される。上記のＴＦＴ基板２０の製造方法によれば、第１エッチング工程において第１コンタクトホール２７ａ、第２コンタクトホール２７ｂを形成した後、第２エッチング工程において、第２導電膜２５ｄｑ、２５ｂｑのそれぞれが第１コンタクトホール２７ａ及び第２コンタクトホール２７ｂと離間するように、第１コンタクトホール２７ａ及び第２コンタクトホール２７ｂの壁部において第１導電膜２５ｄｐ、２５ｂｐと第３導電膜２５ｄｒ、２５ｂｒとの間に空隙部２８ａ、２８ｂを形成するので、第１エッチング工程で形成された高抵抗被膜や不動態皮膜が第２エッチング工程で除去される。そして、薄膜トランジスタＴＲの部分においては、画素電極形成工程において形成された画素電極２９は、ドレイン電極２５ｄとは、第２導電膜２５ｄｑ以外の第１導電膜２５ｄｐや第３導電膜２５ｄｒの部分において接触することにより、画素電極２９とドレイン電極２５ｄとが電気的に接続される。従って、ドレイン電極２５ｄの表面に高抵抗被膜や不動態皮膜が存在することによる画素電極２９とドレイン電極２５ｄとのコンタクト不良が生じることなく、画素電極２９とドレイン電極２５ｄとの良好なコンタクトが得られる。また、補助容量素子Ｃｓの部分においては、画素電極形成工程において形成された画素電極２９は、上部電極２５ｂとは、第２導電膜２５ｂｑ以外の第１導電膜２５ｂｐや第３導電膜２５ｂｒの部分において接触することにより、画素電極２９と上部電極２５ｂが電気的に接続される。従って、上部電極２５ｂの表面に高抵抗被膜や不動態皮膜が存在することによる画素電極２９と上部電極２５ｂとのコンタクト不良が生じることなく、画素電極２９と上部電極２５ｂとの良好なコンタクトが得られる。
　上記の方法で作成したＴＦＴ基板２０と、各画素毎にカラーフィルタが形成された対向基板３０と、を、対向配置させてシール材４０により貼り合わせ、両基板間に液晶材料を充填させて液晶層５０とすることにより、液晶表示装置１０を得ることができる。
　なお、上記では、第１エッチング工程において、レジストの除去を酸素アッシングにより行うとして説明したが、特にこれに限られず、例えば、レジスト剥離液等を用いてレジストを除去してもよい。レジストの除去をレジスト剥離液を用いて行う場合には、アルミニウム膜が酸化されて第２導電膜２５ｄｑ、２５ｂｐの表面が酸化アルミニウム膜、つまり不動態皮膜で被覆されることはないが、エッチング工程により第２導電膜２５ｄｑ、２５ｂｐの表面がフッ化アルミニウムの高抵抗被膜で覆われているので、第２導電膜２５ｄｑ、２５ｂｐと画素電極２９とが接触してもコンタクト不良となる問題がある。しかしながら、本実施形態の構成の薄膜トランジスタ基板によれば、第１エッチング工程において第１コンタクトホール２７ａ、第２コンタクトホール２７ｂを形成した後、第２エッチング工程において、第２導電膜２５ｄｑ、２５ｂｑのそれぞれが第１コンタクトホール２７ａ及び第２コンタクトホール２７ｂと離間するように、第１コンタクトホール２７ａ及び第２コンタクトホール２７ｂの壁部において第１導電膜２５ｄｐ、２５ｂｐと第３導電膜２５ｄｒ、２５ｂｒとの間に空隙部２８ａ、２８ｂを形成するので、第１エッチング工程で形成された高抵抗被膜が第２エッチング工程で除去される。従って、ドレイン電極２５ｄの表面に高抵抗被膜が存在することによる画素電極２９とドレイン電極２５ｄや上部電極２５ｂとのコンタクト不良が生じることなく、良好なコンタクトが得られる。
　本発明は、薄膜トランジスタ基板及びそれを備えた液晶表示装置、並びに薄膜トランジスタ基板について有用である。
　　　　　Ｃｓ　　　補助容量素子
　　　　　ＴＲ　　　 薄膜トランジスタ
　　　　　１０　　　液晶表示装置
　　　　　２０　　　薄膜トランジスタ基板（ＴＦＴ基板）
　　　　　２１　　　基板
　　　　　２２ａ　　ゲート電極
　　　　　２２ｂ　　下部電極
　　　　　２３　　　ゲート絶縁膜
　　　　　２４ａ　　酸化物半導体膜
　　　　　２４ａｃ　チャネル部
　　　　　２４ｂ　　エッチストッパ層
　　　　　２５ａ　　酸化物半導体膜
　　　　　２５ｂ　　上部電極
　　　　　２５ｄ　　ドレイン電極
　　　　　２５ｄｐ、２５ｂｐ　　第１導電膜
　　　　　２５ｄｑ、２５ｂｑ　　第２導電膜
　　　　　２５ｄｒ、２５ｂｒ　　第３導電膜
　　　　　２５ｓ　　ソース電極
　　　　　２６　　　層間絶縁膜
　　　　　２７ａ　　第１コンタクトホール
　　　　　２７ｂ　　第２コンタクトホール
　　　　　２８ａ，２８ｂ　空隙部
　　　　　２９　　　画素電極
　　　　　３０　　　対向基板
　　　　　４０　　　シール材
　　　　　５０　　　液晶層

Claims (8)

  1. 　基板と、
    　上記基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜の上層に設けられ上記ゲート電極に対向する位置にチャネル部を有する酸化物半導体膜、並びに、該酸化物半導体膜上に上記チャネル部を介して互いに離間して設けられたソース電極及びドレイン電極を有する薄膜トランジスタと、
    　上記ゲート絶縁膜の上層に上記薄膜トランジスタを覆うように設けられ、上記ドレイン電極に達する第１コンタクトホールを有する層間絶縁膜と、
    　上記層間絶縁膜上に設けられ、上記第１コンタクトホールを介して上記ドレイン電極に電気的に接続された画素電極と、
    を備えた薄膜トランジスタ基板であって、
    　上記ドレイン電極は、第１導電膜と、該第１導電膜の上層に設けられアルミニウムからなる第２導電膜と、が積層された構成を有し、上記第２導電膜が上記第１コンタクトホールと離間することにより両者間に該第１コンタクトホールと連通する空隙部が形成され、
    　上記画素電極は、上記ドレイン電極のうち上記第２導電膜とは接触しないように設けられている
    ことを特徴とする薄膜トランジスタ基板。
  2. 　請求項１に記載された薄膜トランジスタ基板において、
    　上記基板上に上記ゲート電極と同一層に設けられた下部電極、該ゲート電極及び該下部電極を覆うように設けられた上記ゲート絶縁膜、該ゲート絶縁膜の上層の上記下部電極に対向する位置に設けられ酸化物半導体からなるエッチストッパ層、及び、該エッチストッパ層上に上記ドレイン電極と同一層に設けられた上部電極を有する補助容量素子をさらに備え、
    　上記補助容量素子は、上記エッチストッパ層及び上記上部電極に達する第２コンタクトホールをさらに有する上記層間絶縁膜に覆われており、
    　上記上部電極は、第１導電膜と、該第１導電膜の上層に設けられアルミニウムからなる第２導電膜と、が積層された構成を有し、上記第２導電膜が上記第２コンタクトホールと離間することにより両者間に該第２コンタクトホールと連通する空隙部が形成され、
    　上記第２コンタクトホール表面には、上記上部電極のうち上記第２導電膜とは接触しないで該上部電極と電気的に接続されるように上記画素電極が設けられている
    ことを特徴とする薄膜トランジスタ基板。
  3. 　請求項１または２に記載された薄膜トランジスタ基板において、
    　上記第１導電膜は高融点金属膜で形成される
    ことを特徴とする薄膜トランジスタ基板。
  4. 　請求項１に記載された薄膜トランジスタ基板において、
    　上記ドレイン電極は、上記第１導電膜及び第２導電膜に加え、さらに、該第２導電膜の上層に第３導電膜が設けられた構成を有する
    ことを特徴とする薄膜トランジスタ基板。
  5. 　請求項２に記載された薄膜トランジスタ基板において、
    　上記ドレイン電極は、上記第１導電膜及び第２導電膜に加え、さらに、該第２導電膜の上層に第３導電膜が設けられた構成を有し、
    　上記上部電極は、上記第１導電膜及び第２導電膜に加え、さらに、該第２導電膜の上層に第３導電膜が設けられた構成を有する
    ことを特徴とする薄膜トランジスタ基板。
  6. 　請求項１～５のいずれかに記載された薄膜トランジスタ基板と、
    　上記薄膜トランジスタ基板に対向配置された対向基板と、
    　上記薄膜トランジスタ基板と上記対向基板との間に設けられた液晶層と、
    を備えたことを特徴とする液晶表示装置。
  7. 　請求項１に記載された薄膜トランジスタ基板の製造方法であって、
    　基板上に設けられたゲート電極、該ゲート電極を覆うように設けられたゲート絶縁膜、該ゲート絶縁膜の上層に設けられ該ゲート電極に対向する位置にチャネル部を有する酸化物半導体膜、並びに、該酸化物半導体膜上に該チャネル部を介して互いに離間するように、第１導電膜、及びその上層の第２導電膜が積層して設けられたソース電極及びドレイン電極を有する薄膜トランジスタを形成する薄膜トランジスタ形成工程と、
    　上記薄膜トランジスタ形成工程で形成した薄膜トランジスタを覆うように上記ゲート絶縁膜の上層に層間絶縁膜を形成する層間絶縁膜形成工程と、
    　上記層間絶縁膜形成工程の後、上記層間絶縁膜に対してドライエッチングを行って、上記第２導電膜が表面に露出するように上記層間絶縁膜から上記ドレイン電極に達する第１コンタクトホールを形成する第１エッチング工程と、
    　上記第１エッチング工程で形成した上記第１コンタクトホールに対して、アルミニウムの酸化物半導体に対する選択比が高いエッチング液を用いたウェットエッチングを行って、該第２導電膜を上記第２コンタクトホールと離間させることにより両者間に該第１コンタクトホールに連通する空隙部を形成する第２エッチング工程と、
    　上記第２エッチング工程において上記空隙部が設けられた上記層間絶縁膜の表面及び上記第１コンタクトホールの表面を含む領域に導電膜を成膜して、上記ドレイン電極のうち上記第２導電膜とは接触しないで該ドレイン電極と電気的に接続されるように画素電極を形成する画素電極形成工程と、
    を備えたことを特徴とする薄膜トランジスタ基板の製造方法。
  8. 　請求項７に記載された薄膜トランジスタ基板の製造方法において、
    　上記第２エッチング工程で用いるエッチング液は、アンモニア水であることを特徴とする薄膜トランジスタ基板の製造方法。
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