WO2011160424A1 - 一种栅控pn场效应晶体管及其控制方法 - Google Patents

一种栅控pn场效应晶体管及其控制方法 Download PDF

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王鹏飞
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/211—Gated diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/021—Manufacture or treatment of gated diodes, e.g. field-controlled diodes [FCD]

Definitions

  • the present invention relates to the field of semiconductor device technology, and in particular to a semiconductor field effect transistor and a control method thereof, and more particularly to a gate-controlled PN field effect transistor and a control method thereof. Background technique
  • M0SFETs metal-oxide-silicon field effect transistors
  • the density of transistors on a unit array is getting higher and higher.
  • Today's integrated circuit device technology node is already around 50 nanometers.
  • the leakage current between the source and drain of the MOSFET is rapidly rising and rising as the channel length is reduced. Especially when the channel length drops below 30 nm, It is necessary to use new devices to achieve smaller leakage currents, thereby reducing chip power consumption.
  • Gate-Controlled PNPN FETs are transistors with very low leakage currents that can significantly reduce chip power dissipation.
  • the basic structure 100 of a gate-controlled PNPN field effect transistor is as shown in FIG. 1, which includes a source region 1.02, a depletion region 103, a doping region 104, a drain region 105 formed on a semiconductor substrate 101, and a gate 107 and a gate.
  • the oxide layer 106 forms a gate region 108.
  • Source region 102 and drain region 105 have opposite doping types.
  • the region 102 having a doping type opposite to that of the source region 101 serves as a completely depleted region for increasing the lateral conductive region.
  • the doped region 103 has the same doping type as the source region 101.
  • the source region 102, the depletion region 103, the doped region 104, and the drain region 105 form a P-n-p-n junction structure, which can reduce leakage current in the transistor.
  • the leakage current of the gate-controlled PNPN FET is lower than that of the conventional MOS transistor, the power consumption of the chip can be greatly reduced.
  • the size of the gate-controlled PNPN FET shrinks below 20 nm, its leakage current also increases as the device shrinks.
  • the drive current of a conventional gate-controlled PNPN field effect transistor is 2-3 orders of magnitude lower than that of a MOS transistor, so it is necessary to increase its drive current to improve the performance of the integrated gate-controlled PN field effect transistor chip. Disclosure of invention
  • the present invention provides a gate-controlled PN field effect transistor, which includes:
  • Source and drain regions located on the left and right sides of the bottom portion of the semiconductor village
  • the semiconductor substrate is single crystal silicon or polycrystalline silicon, and has a thickness of 20 nm or less.
  • the gate dielectric layer is one of S i0 2 , S i 3 N 4 , high-k materials, or a mixture of several of them.
  • the gate is made of one or more of a metal gate material such as TiN, TaN, Ru0 2 , Ru, WS i or a doped polysilicon material.
  • the gate-controlled PN field effect transistor proposed by the present invention operates in a forward-biased state of the source-drain pn junction and is turned on from the center of the substrate region.
  • the gate-controlled PN field effect transistor proposed by the invention increases the driving current while reducing the leakage current, that is, the performance of the chip is improved while reducing the power consumption of the chip, and is very suitable for the integrated circuit chip, especially the low power.
  • the present invention also proposes a control method for the above-described gate-controlled PN field effect transistor, including on and off operations.
  • a second voltage is applied to the drain.
  • the first voltage is in the range of 0 V to 0 V; the second voltage is in the range of 0 V to 0.7 V.
  • a fourth voltage is applied to the drain.
  • the third voltage ranges from -3 V to 0 V; the fourth voltage ranges from 0 V to 0.7 V.
  • the pn junction between the source and drain of the gate-controlled PN field effect transistor is forward-biased, the gate voltage controls the width of the depletion region to be narrowed, and the gate-controlled PN field effect transistor is in an on state, current The drain flows from the drain to the source through the middle of the substrate region.
  • the gate-controlled PN field effect transistor proposed by the invention increases the driving current while reducing the leakage current, that is, the performance of the chip is improved while reducing the power consumption of the chip.
  • FIG. 1 is a cross-sectional view of a prior art gate-controlled PNPN field effect transistor.
  • FIG. 1 is a cross-sectional view showing one embodiment of a gate-controlled PN field effect transistor disclosed in the present invention.
  • FIG. 3a is a schematic structural view of the gate-controlled PN field effect transistor shown in FIG. 2 when turned off.
  • Figure 3b is an energy band diagram of the structure shown in Figure 3a.
  • FIG. 4a is a schematic structural view of the gate-controlled PN field effect transistor shown in FIG. 2 when it is turned on.
  • Figure 4b is an energy band diagram of the structure shown in Figure 4a.
  • Figure 5 is a cross-sectional view showing another embodiment of a gate-controlled PN field effect transistor disclosed in the present invention. The best way to implement the invention
  • the gate-controlled MOSFET structure 200 includes an n-type source region 201, a p-type drain region 202, and an n-type source region 201.
  • the doping concentration of the p-type drain region 202 and the n-type source region 201 are both preferably 2el 9 cm" 3 , and the semiconductor substrate region 203 may be lightly doped n-type or p-type single crystal silicon or polycrystalline silicon, and the doping concentration is preferably For le 6 cnT 3 , the thickness of the semiconductor substrate region 203 is preferably 20 nm.
  • a positive voltage is first applied to the p-type drain region 202, for example, 0.2 V, which causes the p-type drain region 202 and the n-type source region 201 to The pn junction is forward biased.
  • a voltage is applied to the metal gates 207, 206, such as 0 V, which causes the semiconductor substrate region 203 to be completely depleted, forming a depletion region 209 such that no current flows through the pn junction between the source and drain.
  • the energy band diagram of the gated PN field effect transistor structure 200 is shown in Figure 3b.
  • a positive voltage is first applied to the p-type drain region 202, for example, 0.2 V, which causes the p-type drain region 202 and the n-type source region 201.
  • the pn junction between them is forward biased.
  • a voltage is applied to the metal gates 207, 206, such as -1 V, which narrows the width of the previously formed depletion region 209, and the pn junction between the source and drain is forward biased from the semiconductor lining.
  • the center of the bottom region begins to conduct, and the current flows from the p-type drain region 202 to the n-type source region 201, as shown in FIG. 1B.
  • the energy band diagram of the gate-controlled PN field effect transistor structure 200 is as shown in FIG. 4b.
  • the gate-controlled PN field effect transistor structure 300 includes an n-type source region 301, a p-type drain region 302, and a gate. Dielectric layers 304, 305 and metal gates 306, 307. Unlike the gated PN field effect transistor structure 200 of FIG. 2, the semiconductor substrate region of the gated PN field effect transistor structure 300 includes a lightly doped p-type substrate region 303a and a source 301 side adjacent to the source. The n-type graded region 303b can reduce the leakage current of the transistor.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

一种栅控 PN场效应晶体管及其控制方法 技术领域
本发明属于半导体器件技术领域， 具体涉及一种半导体场效应晶体管及 其控制方法， 特别涉及一种栅控 PN场效应晶体管及其控制方法。 背景技术
随着集成电路技术的不断发展，金属-氧化物 -硅场效应晶体管（M0SFET ) 的尺寸越来越小， 单位阵列上的晶体管密度也越来越高。 如今的集成电路器 件技术节点已经处于 50纳米左右， M0SFET源漏极之间的漏电流， 随着沟道 长度的缩小而迅速上 "、 升。特别是当沟道长度下降到 30纳米以下时，有必要使 用新型的器件来获得较小的漏电流， 从而降低芯片功耗。
栅控 PNPN场效应晶体管是一种漏电流非常小的晶体管，可以大大降低芯 片功耗。栅控 PNPN场效应晶体管的基本结构 100如图 1所示， 它包括在半导 体衬底 101上形成的源区 1.02、 耗尽区 103、 掺杂区 104、 漏区 105以及由栅 极 107和栅氧化层 1 06共同构成的栅区 108。 源区 102和漏区 105真有相反 的掺杂类型。 具有与源区 101相反掺杂类型的区域 102作为一个完全耗尽的 区域， 用于增加横向的导电区域。 掺杂区域 103与源区 101具有相同的掺杂 类型。 源区 102、 耗尽区 103、 掺杂区 104和漏区 105之间构成一个 P- n- p-n 结结构， 可以降低晶体管中的漏电流。
尽管栅控 PNPN场效应晶体管的漏电流要低于传统的 M0S晶体管，可以大 大降低芯片功耗。 但是， 随着栅控 PNPN场效应晶体管的尺寸缩小到 20纳米 以下，其漏电流也在随器件的缩小而上升。普通栅控 PNPN场效应晶体管的驱 动电流较 M0S晶体管低 2-3个数量级， 因此需要提高其驱动电流， 以提高集 成栅控 PNPN场效应晶体管芯片的性能。 发明的公开
有鉴于此， 本发明的目的在于提出一种新型的半导体器件结构， 该半导 体器件结构可以使得晶体管驱动电流上升的同时也可以抑制漏电流的增加。
为达到本发明的上述目的，本发明提出了一种栅控 PN场效应晶体管， 包 括：
一个半导体衬底区；
位于所述半导体村底区左右两侧的源区和漏区；
位于所述半导体衬底区上下两侧的栅介质层；
覆盖所述栅介质层的栅极。
进一步地， 所述半导体衬底为单晶硅或者为多晶硅， 厚度小于等于 20 纳米。 所述栅介质层为 S i02、 S i3N4、 高 k材料中的一种， 或者为它们之中几 种的混合物。 所述栅极采用 TiN、 TaN、 Ru02、 Ru、 WS i等金属栅材料或者为 掺杂的多晶硅材料中的一种或其中的几种。
本发明所提出的栅控 PN场效应晶体管工作在源漏 pn结的正偏状态下， 而且是从衬底区中央开始导通。本发明所提出的栅控 PN场效应晶体管在减小 漏电流的同时也增大了驱动电流， 也就是在降低芯片功耗的同时提高了芯片 的性能， 非常适用于集成电路芯片特别是低功耗芯片的制造。
本发明还提出上述栅控 PN场效应晶体管的控制方法， 包括导通、截止操 作。
对所述栅控 PN场效应晶体管的截止操作如下：
对所述栅极施加第一个电压；
对所述漏极施加第二个电压。 '
所述第一个电压的范围为 0 V到 3 V； 所述第二个电压的范围为 0 V到 0. 7 V。 由此， 使得栅控 PN场效应晶体管的源漏之间的 pn结被正向偏置， 栅 极电压控制所述衬底区被完全耗尽，形成一个耗尽区，栅控 PN场效应晶体管 处于截止状态。
对所述栅控 PN场效应晶体管的导通操作如下：
' 对所述栅极施加第三个电压；
对所述漏极施加第四个电压。
所述第三个电压的范围为 -3 V 到 0 V； 所述第四个电压的范围为 0 V 到 0. 7 V。
由此， 使得栅控 PN场效应晶体管的源漏之间的 pn结被正向偏置， 栅极 电压控制所述耗尽区的宽度变窄，栅控 PN场效应晶体管处于导通状态， 电流 由漏极经所述衬底区的中部流向源极。
本发明所提出的栅控 PN 场效应晶体管在减小漏电流的同时也增大了驱 动电流， 也就是在降低芯片功耗的同时提高了芯片的性能。 附图的简要说明
图 1为现有技术的一种栅控 PNPN场效应晶体管的截面图。
图 1为本发明所公开的栅控 PN场效应晶体管的一个实施例的截面图。 图 3a为图 2所示栅控 PN场效应晶体管截止时的结构示意图。
图 3b为图 3a所示结构的能带图。
图 4a为图 2所示栅控 PN场效应晶体管导通时的结构示意图。
图 4b为图 4a所示结构的能带图。
图 5为本发明所公开的栅控 PN场效应晶体管的另一个实施例的截面图。 实现本发明的最佳方式
下面将参照附图对本发明的示例性实施方式作详细说明。 在图中， 为了 方便说明， 放大了层和区域的厚度， 所示大小并不代表实际尺寸。 尽管这些 图并不是完全准确的反映出器件的实际尺寸， 但是它们 ^是完整的反映了区 域和组成结构之间的相互位置， 特别是组成结构之间的上下和相邻关系。
图 2是本发明所公开的一种栅控 ΡΝ场效应晶体管结构的实施例，该栅控 ΡΝ场效应晶体管结构 200包括 η型源区 201、 ρ型漏区 202、 位于 η型源区 201与 ρ型漏区 202之间的半导体村底区 203、位于半导体衬底区 203上下两 侧的栅介质层 204、 205和金属栅极 206、 207。 ρ型漏区 202与 η型源区 201 的掺杂浓度均优选为 2el 9 cm"3, 半导体衬底区 203可以为轻掺杂 n型或 p型 的单晶硅或者多晶硅， 掺杂浓度优选为 lel 6 cnT3, 半导体衬底区 203的厚度 优选为 20纳米。
对图 2所示栅控 PN场效应晶体管结构 200进行截止操作时， 首先对 p 型漏区 202施加正电压， 比如为 0. 2 V，这使得 p型漏区 202与 n型源区 201 之间的 pn结被正向偏置。 同时， 对金属栅极 207、 206施加一电压， 比如为 0 V， 这使得半导体衬底区 203被完全耗尽， 形成一耗尽区 209 , 使得源漏之 间的 pn结没有电流流过， 处于截止状态， 如图 3a所示， 此时栅控 PN场效应 晶体管结构 200的能带图如图 3b所示。
对图 2所示栅控 PN场效应晶体管结构 200进行导通操作时， 首先对 p 型漏区 202施加正电压， 比如为 0. 2 V,这使得 p型漏区 202与 n型源区 201 之间的 pn结被正向偏置。同时，对金属栅极 207、 206施加一电压，比如为 -1 V, 这使得之前形成的耗尽区 209的宽度变窄， 源漏之间的 pn结在正向偏置 下，从半导体衬底区的中央开始导通，电流由 p型漏区 202流向 n型源区 201， 如图 ½所示， 此时栅控 PN场效应晶体管结构 200的能带图如图 4b所示。
图 5为本发明所公开的栅控 PN场效应晶体管结构的另一个实施例的截面 图。 该栅控 PN场效应晶体管结构 300包括 n型源区 301、 p型漏区 302、 栅 介质层 304、 305和金属栅极 306、 307。 与图 2所示栅控 PN场效应晶体管结 构 200不同的是,栅控 PN场效应晶体管结构 300的半导体衬底区包括一轻掺 杂 p型的衬底区 303a和一个靠近源极 301侧的 n型緩变区 303b， 该 n型緩 变区 303b可以降低晶体管的的漏电流。
如上所述， 在不偏离本发明精神和范围的情况下， 还可以构成许多有很 大差别的实施例。 应当理解， 除了如所附的权利要求所限定的， 本发明不限 于在说明书中所述的具体实例。

Claims

权 利 要 求
1、 一种栅控 PN场效应晶体管， 包括：
一个半导体村底区；
位于所述半导体村底区左右两侧的源区和漏区；
位于所述半导体衬底区上下两侧的栅介质层；
覆盖所述栅介质层的栅极。
2、 根据权利要求 1所述的栅控 PN场效应晶体管， 其特征在于， 所述半 导体衬底为单晶硅或者为多晶硅。
3、 根据权利要求 1所述的栅控 PN场效应晶体管， 其特征在于， 所述半 导体衬底区的厚度小于等于 20纳米。
4、 根据权利要求 1所述的栅控 PN场效应晶体管， 其特征在于， 所述栅 介质层为 TiN、 TaN、 Ru02、 Ru或 WS i金属栅材料或掺杂的多晶硅中的一种 或其中的几种。
5、 根据权利要求 1所述的栅控 PN场效应晶体管， 其特征在于， 所述栅 极为 S i 02、 S i 3N4、 高 k材料中的一种， 或者为它们之中几种的混合物。
6、 一种如权利要求 1所述的栅控 PN场效应晶体管的控制方法， 包括导 通、 截止操作； 其特征在于：
对所述栅控 PN场效应晶体管的截止操作如下：
对所述栅极施加第一个电压；
对所述漏极施加第二个电压；
使所述栅控 PN场效应晶体管的源漏之间的 pn结被正向偏置， 栅极电压 控制所述衬底区被完全耗尽，形成一耗尽区，栅控 PN场效应晶体管处于截止 状态；
对所述栅控 PN场效应晶体管的导通操作如下： 对所述栅极施加第三个电压；
对所述漏极施加第四个电压；
使所述栅控 PN场效应晶体管的源漏之间的 pn结被正向偏置， 栅极电压 控制所述耗尽区的宽度变窄，栅控 PN场效应晶体管处于导通状态， 电流由漏 极经所述衬底区中部流向源极。
7、根据权利要求 6所述栅控 PN场效应晶体管的控制方法，其特征在于， 所述第一个电压的范围为 0 V到 3 V；所述第二个电压的范围为 0 V到 0. 7 VC
8、根据权利要求 6所述栅控 PN场效应晶体管的控制方法，其特征在于， 所述第三个电压的范围为 - 3 V到 0 V; 所述第四个电压的范围为 0 V到 0. 7 V。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101901837A (zh) * 2010-06-24 2010-12-01 复旦大学 一种栅控pn场效应晶体管及其控制方法
US8872230B2 (en) * 2011-12-21 2014-10-28 Imec Tunnel field-effect transistor and methods for manufacturing thereof
CN109660238A (zh) * 2018-12-27 2019-04-19 徐国强 结控管
CN111129136A (zh) * 2019-11-18 2020-05-08 宁波大学 一种基于poket结构的TFET器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1599076A (zh) * 2004-08-17 2005-03-23 北京大学 准双栅场效应晶体管
CN1809928A (zh) * 2002-08-23 2006-07-26 快捷半导体有限公司 用于改进mos栅控从而降低米勒电容和开关损失的方法和装置
CN101901837A (zh) * 2010-06-24 2010-12-01 复旦大学 一种栅控pn场效应晶体管及其控制方法
CN101944539A (zh) * 2009-07-09 2011-01-12 北京大学 一种独立栅控制的纳米线场效应晶体管

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW490745B (en) * 2000-05-15 2002-06-11 Ibm Self-aligned double gate MOSFET with separate gates
US6909186B2 (en) * 2003-05-01 2005-06-21 International Business Machines Corporation High performance FET devices and methods therefor
US7202117B2 (en) * 2005-01-31 2007-04-10 Freescale Semiconductor, Inc. Method of making a planar double-gated transistor
US7893476B2 (en) * 2006-09-15 2011-02-22 Imec Tunnel effect transistors based on silicon nanowires
JP2008252086A (ja) * 2007-03-12 2008-10-16 Interuniv Micro Electronica Centrum Vzw ゲートトンネル障壁を持つトンネル電界効果トランジスタ
US8362604B2 (en) * 2008-12-04 2013-01-29 Ecole Polytechnique Federale De Lausanne (Epfl) Ferroelectric tunnel FET switch and memory
EP2267782A3 (en) * 2009-06-24 2013-03-13 Imec Control of tunneling junction in a hetero tunnel field effect transistor
CN101719498B (zh) * 2009-12-01 2011-09-07 中国科学院上海微系统与信息技术研究所 混合材料反型模式圆柱体全包围栅cmos场效应晶体管

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1809928A (zh) * 2002-08-23 2006-07-26 快捷半导体有限公司 用于改进mos栅控从而降低米勒电容和开关损失的方法和装置
CN1599076A (zh) * 2004-08-17 2005-03-23 北京大学 准双栅场效应晶体管
CN101944539A (zh) * 2009-07-09 2011-01-12 北京大学 一种独立栅控制的纳米线场效应晶体管
CN101901837A (zh) * 2010-06-24 2010-12-01 复旦大学 一种栅控pn场效应晶体管及其控制方法

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