WO2011135945A1 - 半導体装置、表示装置、並びに半導体装置及び表示装置の製造方法 - Google Patents

半導体装置、表示装置、並びに半導体装置及び表示装置の製造方法 Download PDF

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Definitions

  • the present invention relates to a semiconductor device including a plurality of thin film transistors (TFTs).
  • TFTs thin film transistors
  • the present invention also relates to a semiconductor device used for a display device such as a liquid crystal display device or an organic EL display device, and a display device including such a semiconductor device.
  • liquid crystal display devices organic EL display devices, and the like have been used as display devices such as portable terminal devices, notebook computers, and TVs.
  • These display devices include an active matrix substrate as a semiconductor device.
  • TFTs for switching voltage application to the pixel electrodes are formed in each of a plurality of pixels arranged in a matrix.
  • TFTs of driving circuits for controlling display voltages, gate voltages and the like for a plurality of pixels are arranged around the display area.
  • amorphous (amorphous) silicon TFTs amorphous (amorphous) silicon TFTs, microcrystalline silicon TFTs, polycrystalline silicon (polysilicon) TFTs, and the like are used.
  • the semiconductor device described in this document includes two types of n-channel TFTs and two types of p-channel TFTs. Each of these n-channel TFT and p-channel TFT has an active layer made of polycrystalline silicon.
  • the two types of n-channel TFTs include two types of TFTs having different threshold voltages (Vt), and the two types of p-channel type TFTs also include two types of TFTs having different threshold voltages.
  • a dopant is doped at the same concentration in one channel region of the two types of n-channel TFTs and one channel region of the two types of p-channel TFTs, and the other of the two types of n-channel TFTs.
  • the channel region and the other channel region of the two types of p-channel TFTs are non-doped regions that are not doped with a dopant.
  • a display unit composed of pixels arranged in a matrix and a drive circuit such as a gate driver and a data driver formed outside the display unit are formed.
  • a drive circuit such as a gate driver and a data driver formed outside the display unit.
  • a circuit for processing an analog voltage such as control of an applied voltage is formed, and a plurality of types of TFTs having different characteristics corresponding to these circuits are formed on the TFT substrate at the same time.
  • a TFT used for a logic circuit or a switch only needs to have a current driving capability required for switching in an on state, and is required to suppress a leakage current by preventing current from flowing as much as possible in an off state.
  • a TFT that controls an analog voltage takes a long time to be turned on, and it is important that the source / drain voltage in the on state can be accurately controlled over a wide voltage range.
  • Patent Document 1 has a problem that it cannot sufficiently cope with such a problem because there are two types of impurity concentrations in the channel region in a plurality of TFTs. Also, since the impurity concentration of one of the two types of p-type TFTs and one of the two types of n-type TFTs are the same, it is not easy to lower the threshold voltages of both the p-type TFT and the n-type TFT to substantially the same value. .
  • the present invention has been made to solve such problems, and provides a semiconductor device or a display device including a plurality of types of TFTs that can appropriately meet various applications with high production efficiency. Is one of the purposes. Another object of the present invention is to provide a multifunctional semiconductor device or display device with reduced power consumption with high manufacturing efficiency.
  • a semiconductor device includes a first P-type TFT, a second P-type TFT, a first N-type TFT, and a second N-type TFT each having a channel region made of polycrystalline silicon, and the first P-type TFT and the second P-type TFT.
  • concentration of the p-type impurity in the channel region of the type TFT, the first N-type TFT, and the second N-type TFT is d1, d2, d3, and d4, respectively, among the d1, d2, d3, and d4
  • At least three values are different from each other, and d1, d2, d3, and d4 satisfy the relationship of d1 ⁇ d2 and d3 ⁇ d4.
  • the first P-type TFT and the second N-type TFT are high-voltage driving TFTs, and the second P-type TFT and the first N-type TFT are lower in source than the high-voltage driving TFT.
  • a low voltage driving TFT for controlling the drain voltage is provided.
  • the four values d1, d2, d3, and d4 are different from each other.
  • the d1, d2, d3, and d4 satisfy a relationship of d1 ⁇ d2 ⁇ d3 ⁇ d4 or a relationship of d1 ⁇ d3 ⁇ d2 ⁇ d4.
  • three values of d1, d2, d3, and d4 are different from each other, and two values of d1, d2, d3, and d4 are equal to each other.
  • the d1, d2, d3, and d4 are p-type impurities in channel regions of the first P-type TFT, the second P-type TFT, the first N-type TFT, and the second N-type TFT, respectively. It means a value obtained by subtracting the concentration of n-type impurities (including the case of concentration 0) from the concentration (including the case of concentration 0).
  • a display device is a display device including the semiconductor device described above.
  • Another semiconductor device includes a first P-type TFT, a second P-type TFT, a first N-type TFT, and a second N-type TFT each having a channel region made of polycrystalline silicon, and the first P-type TFT,
  • the second N-type TFT is a high-voltage driving TFT
  • the second P-type TFT and the first N-type TFT are for low-voltage driving for controlling a source-drain voltage lower than that of the high-voltage driving TFT.
  • the d1, d2, d3, and d4 are p-type impurities in channel regions of the first P-type TFT, the second P-type TFT, the first N-type TFT, and the second N-type TFT, respectively. It means a value obtained by subtracting the concentration of n-type impurities (including the case of concentration 0) from the concentration (including the case of concentration 0).
  • Another display device is a display device including the semiconductor device.
  • a method for manufacturing a semiconductor device is a method for manufacturing a semiconductor device including a first P-type TFT, a second P-type TFT, a first N-type TFT, and a second N-type TFT each having a channel region made of polycrystalline silicon.
  • a first region, a second region, a third region, and a fourth region that are channel regions of the first P-type TFT, the second P-type TFT, the first N-type TFT, and the second N-type TFT, respectively.
  • a second step, and the concentration of the p-type impurity doped in the first region, the second region, the third region, and the fourth region is d1, d2, d3, and d4, respectively.
  • D1, d2, d3, and d4 satisfy the relationship of d1 ⁇ d2 and d3 ⁇ d4.
  • the first P-type TFT and the second N-type TFT are high-voltage driving TFTs, and the second P-type TFT and the first N-type TFT are lower in source than the high-voltage driving TFT.
  • a low voltage driving TFT for controlling the drain voltage is provided.
  • the first region, the second region, the third region, and the fourth region are simultaneously doped with the first amount of impurities.
  • the second step is performed after the first step, and the second step includes impurities in the first step among the first region, the second region, the third region, and the fourth region.
  • a second amount of impurities different from the first amount is simultaneously doped into one of the regions doped with and one region not doped with impurities in the first step.
  • the four values d1, d2, d3, and d4 are different from each other.
  • the d1, d2, d3, and d4 satisfy a relationship of d1 ⁇ d2 ⁇ d3 ⁇ d4 or a relationship of d1 ⁇ d3 ⁇ d2 ⁇ d4.
  • the second region and the fourth region are simultaneously doped with the first amount of impurities, and in the second step, the third region and the fourth region are doped.
  • the region is simultaneously doped with the second amount of impurities that is greater than the first amount.
  • the third region and the fourth region are simultaneously doped with the first amount of impurities, and in the second step, the second region and the fourth region are doped.
  • the region is simultaneously doped with the second amount of impurities that is greater than the first amount.
  • An embodiment includes a third step of doping the first region, the second region, the third region, and the fourth region with a third amount of impurities.
  • three values of d1, d2, d3, and d4 are different from each other, and two values of d1, d2, d3, and d4 are equal to each other.
  • the first amount of impurities is simultaneously doped into the second region, the third region, and the fourth region, and in the second step, the first step The four regions are doped with the second amount of impurities greater than the first amount.
  • the first region is doped with the first amount of impurities in the first step, and in the second step, the second region, the third region, and the fourth region are doped.
  • the region is simultaneously doped with the second amount of impurities that is greater than the first amount.
  • the first region, the third region, and the fourth region are simultaneously doped with the first amount of impurities
  • the first step the first step The second region and the fourth region are simultaneously doped with the second amount of impurities greater than the first amount
  • the first region and the fourth region are simultaneously doped with the first amount of impurities, and in the second step, the second region, the third region are doped. The region and the fourth region are simultaneously doped with the second amount of impurities greater than the first amount.
  • An embodiment further includes a step of simultaneously doping the first region, the second region, the third region, and the fourth region with a third amount of impurities.
  • the d1, d2, d3, and d4 are p-type impurities in channel regions of the first P-type TFT, the second P-type TFT, the first N-type TFT, and the second N-type TFT, respectively. It means a value obtained by subtracting the concentration of n-type impurities (including the case of concentration 0) from the concentration (including the case of concentration 0).
  • a display device manufacturing method is a display device manufacturing method including the above-described manufacturing method.
  • Another method of manufacturing a semiconductor device according to the present invention is to manufacture a semiconductor device including a first P-type TFT, a second P-type TFT, a first N-type TFT, and a second N-type TFT each having a channel region made of polycrystalline silicon.
  • the first P-type TFT and the second N-type TFT are high-voltage driving TFTs, and the second P-type TFT and the first N-type TFT are lower in source than the high-voltage driving TFT.
  • a low-voltage driving TFT for controlling the drain voltage and the first region serving as the channel region of the first P-type TFT and the third region serving as the channel region of the first N-type TFT at the same time
  • a first step of doping an impurity of one amount, a second region that becomes a channel region of the second P-type TFT, and a fourth region that becomes a channel region of the second N-type TFT Simultaneously doping a second amount of impurities different from the first amount, wherein the first region, the second region, the third region, and the fourth region are doped.
  • the first region, the second region, the third region, and the fourth region are simultaneously doped with the first amount of impurities.
  • the d1, d2, d3, and d4 are p-type impurities in channel regions of the first P-type TFT, the second P-type TFT, the first N-type TFT, and the second N-type TFT, respectively. It means a value obtained by subtracting the concentration of n-type impurities (including the case of concentration 0) from the concentration (including the case of concentration 0).
  • Another display device manufacturing method according to the present invention is a display device manufacturing method including the above manufacturing method.
  • a semiconductor device or a display device in which a plurality of TFTs having characteristics corresponding to various uses are formed on one TFT substrate with high manufacturing efficiency.
  • a semiconductor device or a display device with reduced power consumption having a TFT substrate on which a plurality of types of TFTs are formed can be provided with high manufacturing efficiency.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of a semiconductor device 100 according to a first embodiment of the present invention.
  • 2 is a cross-sectional view schematically showing a configuration in the vicinity of semiconductor layers 20a to 20d of the semiconductor device 100.
  • FIG. FIGS. 4A to 4E are cross-sectional views schematically showing a method for manufacturing the semiconductor device 100.
  • FIG. (A) And (b) is sectional drawing which represented the manufacturing method of the semiconductor device 100 typically.
  • (A) to (c) are tables for explaining three types of processing methods for the semiconductor layers 20a to 20d.
  • (A) And (b) is a graph for demonstrating the effect by the semiconductor device 100.
  • FIG. It is the perspective view which represented typically the structure of the display apparatus 200 by embodiment of this invention.
  • FIG. 4 is a plan view schematically showing a configuration of a TFT substrate 210 in a display region 260 of the display device 200.
  • FIG. 4 is a plan view schematically showing the entire configuration of a TFT substrate 210 in the display device 200.
  • FIG. FIG. 6 is a cross-sectional view schematically showing a configuration in the vicinity of semiconductor layers 20a to 20d of a semiconductor device 101 according to a second embodiment of the present invention.
  • FIGS. 4A to 4E are cross-sectional views schematically showing a method for manufacturing the semiconductor device 101.
  • FIG. (A) to (e) are tables for explaining five types of processing methods for the semiconductor layers 20a to 20d in the semiconductor device 101.
  • FIG. 6 is a cross-sectional view schematically showing a configuration in the vicinity of semiconductor layers 20a to 20d of a semiconductor device 102 according to a third embodiment of the present invention.
  • FIGS. 4A to 4E are cross-sectional views schematically showing a method for manufacturing the semiconductor device 102.
  • FIG. (A) and (b) are tables for explaining two types of processing methods for the semiconductor layers 20a to 20d in the semiconductor device 102.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of the semiconductor device 100 according to the first embodiment of the present invention
  • FIG. 2 schematically shows the configuration in the vicinity of the semiconductor layers 20a to 20d of the semiconductor device 100.
  • the semiconductor device 100 includes staggered TFTs 10a, 10b, 10c, and 10d having a top gate structure.
  • the TFTs 10a and 10b are P-type TFTs (p-channel TFTs), and the TFTs 10c and 10d are N-type TFTs (n-channel TFTs).
  • the TFT 10a and the TFT 10d are used as a high voltage operation TFT in which a relatively high voltage is applied between the source and the drain, and the TFT 10b and the TFT 10c are lower than the high voltage operation TFT between the source and the drain. It is used as a TFT for low voltage operation to which a voltage is applied.
  • TFTs 10a, 10b, 10c, and 10d (hereinafter may be abbreviated as 10a to 10d, and other reference numbers may be abbreviated in the same manner), respectively, a first P-type TFT, a second P-type TFT, Sometimes referred to as a first N-type TFT and a second N-type TFT.
  • FIG. 2 illustrate only four TFTs included in the semiconductor device 100, the semiconductor device 100 includes at least four types of TFTs 10a to 10d, and other types of the same or other types.
  • a TFT may be provided.
  • the semiconductor device 100 includes a substrate (transparent substrate, insulating substrate, etc.) 61 made of glass, insulating resin, and the like, and an undercoat layer 62 formed on the substrate 61.
  • the TFTs 10a to 10d are respectively
  • the semiconductor layers 20a, 20b, 20c, and 20d made of polycrystalline silicon (polysilicon) are formed on the undercoat layer 62.
  • the semiconductor layers 20a to 20d may be made of non-single crystal non-amorphous silicon such as microcrystalline silicon. There may be a configuration of the semiconductor device 100 that does not include the undercoat layer 62.
  • a gate insulating layer (gate insulating film) 63 and an insulating layer (interlayer insulating film) 64 are stacked on the semiconductor layers 20a to 20d.
  • the gate insulating layer 63 corresponds to each of the TFTs 10a to 10d.
  • a plurality of gates 54 are formed on a gate electrode 55, a source electrode 56, and a drain electrode 57 on an insulating layer 64.
  • the semiconductor layers 20a to 20d include source contact regions (first contact regions) 26a, 26b, 26c and 26d, drain contact regions (second contact regions) 27a, 27b, 27c and 27d, and both contact regions, respectively. Channel regions 25a, 25b, 25c and 25d located between the two.
  • the source contact regions 26a to 26d are connected to the corresponding source electrodes 56 through the contact holes of the gate insulating layer 63 and the insulating layer 64, respectively.
  • the drain contact regions 27a to 27d are connected to the gate insulating layer 63 and the insulating layer, respectively.
  • Each is connected to a corresponding drain electrode 57 through 64 contact holes.
  • Each gate 54 is connected to a corresponding gate electrode 55 through a contact hole in the insulating layer 64.
  • the channel regions 25b, 25c, and 25d are doped with a p-type impurity such as B (boron).
  • the channel region 25a is not doped with impurities.
  • the concentrations of the impurities doped in the channel regions 25a to 25d are different from each other, and the p-type impurity concentrations (including the case where the concentration is 0) in the channel regions 25a to 25d are d1, d2, d3, and d4, respectively.
  • d1, d2, d3, and d4 satisfy the relationship of d1 ⁇ d2 ⁇ d3 ⁇ d4.
  • a layer of silicon oxide film (SiOx), silicon nitride film (SiNx) or the like is laminated on the substrate 61 to about 300 nm by PCVD (plasma CVD) method, LPCDV (low pressure CVD) method, sputtering method, or the like.
  • a coat layer 62 is obtained.
  • the undercoat layer 62 is provided to prevent impurities from diffusing from the substrate 61 into the semiconductor layers 20a to 20d. However, if the diffusion of impurities does not cause a problem, the undercoat layer 62 should not be formed. There is also a possibility.
  • an amorphous silicon layer (a-Si layer) 22 is formed on the undercoat layer 62 by laminating amorphous silicon (a-Si) to a thickness of about 20 to 100 nm by PCVD, LPCDV, sputtering, or the like. As a result, the laminated structure shown in FIG. When the a-Si layer 22 is stacked using the PCVD method, dehydrogenation is performed after the stacking.
  • a resist 30 is stacked on the a-Si layer 22, and openings of the resist 30 are provided on the regions 22b and 22d of the a-Si layer 22 by photolithography.
  • the regions 22a (first region), 22b (second region), 22c (third region), and 22d (fourth region) of the a-Si layer 22 are the semiconductors shown in FIGS. This is the region where the layers 20a, 20b, 20d and 20d are formed.
  • the p-type impurity (B in this embodiment) as the dopant 31 is selectively doped into the regions 22b and 22d by an ion implantation method or the like (first doping step (first step)).
  • the resist 30 is laminated again on the a-Si layer 22, and the regions 22c and 22d of the a-Si layer 22 are formed by photolithography. An opening of the resist 30 is provided on the top.
  • B as the dopant 31 is selectively doped into the regions 22c and 22d by an ion implantation method or the like (second doping step (second step)).
  • a laser beam 32 such as an excimer laser
  • the semiconductor layer 22 is made of a polysilicon layer.
  • the laser beam 32 a pulse laser, a CW (continuous wave) laser, or the like can be used.
  • the polysilicon layer 23 is partially removed by photolithography to obtain polysilicon regions 23a to 23d.
  • a silicon oxide film is laminated to a thickness of about 30 to 200 nm by the PCVD method, the LPCDV method, the sputtering method or the like so as to cover the polysilicon regions 23a to 23d, thereby forming the gate insulating layer 63.
  • aluminum (Al) is deposited on the gate insulating layer 63 to a thickness of about 100 to 500 nm by sputtering.
  • aluminum is patterned by using a photolithography method and a wet etching method, and the photoresist is peeled off and the substrate is washed to form a plurality of gates 54 as shown in FIG.
  • the metal constituting the gate 54 is not limited to aluminum.
  • a simple metal such as molybdenum (Mo), or a material containing nitrogen, oxygen, or another metal in these metals may be used.
  • a PCVD method or the like can be used instead of the sputtering method.
  • a dry etching method may be used instead of the wet etching method.
  • the upper portions of the polysilicon regions 23a and 23b are selectively covered with a resist, and the upper portions of the polysilicon regions 23c and 23d are respectively covered.
  • P phosphorus
  • the polysilicon regions 23c and 23d excluding the lower portion of the gate 54 are doped with P, so that the source contact regions 26c and 26d and the drain contact regions 27c and 27d of the TFTs 10c and 10d, which are N-type TFTs, are formed.
  • the polysilicon regions 23c and 23d covered by the gate 54 are not doped with P, and these portions become the channel regions 25c and 25d of the TFTs 10c and 10d.
  • the semiconductor layers 20c and 20d of the TFTs 10c and 10d are completed.
  • the upper portions of the semiconductor layers 20c and 20d are selectively covered with a resist, and the upper portions of the polysilicon regions 23a and 23b are respectively covered.
  • the dopant 54 is doped with B as a mask.
  • the polysilicon regions 23a and 23b except for the lower portion of the gate 54 are doped with B to form the source contact regions 26a and 26b and the drain contact regions 27a and 27b of the TFTs 10a and 10b which are P-type TFTs.
  • the polysilicon regions 23a and 23b covered by the gate 54 are not doped with B, and these portions become the channel regions 25a and 25b of the TFTs 10a and 10b.
  • the semiconductor layers 20a and 20b of the TFTs 10a and 10b are completed.
  • the gate insulating layer 63 on the source contact layers 26a to 26d and the drain contact layers 27a to 27d and Contact holes are formed in the insulating layer 64 and the insulating layer 64 on each gate 54.
  • a metal material such as aluminum is laminated on the insulating layer 64 so as to fill the contact hole, and shaping by photolithography is performed, whereby an electrode gate electrode 55, a source electrode 56, and a drain electrode 57 are formed for each TFT.
  • (A) of FIG. 5 represents the relationship of the amount (D) of B doped into the regions 22a to 22d in the two doping steps (first doping example).
  • the regions 22b and 22d are doped with an amount of B
  • the regions 22c and 22d are doped with an amount of B that is larger than the amount a.
  • the final dose amounts for the regions 22a to 22d are 0, a, b (> a), and a + b, respectively.
  • This dose amount is reflected in the impurity concentration of B in the channel regions 25a to 25d of the TFTs 10a to 10d shown in FIGS.
  • the impurity concentrations d1, d2, d3, and d4 of the channel regions 25a to 25d satisfy the relationship of d1 ⁇ d2 ⁇ d3 ⁇ d4.
  • FIG. 5 represents the relationship of the dose (D) of the regions 22a to 22d according to the second doping example of the present embodiment. As shown in this figure, the doping process is performed twice also in the second doping example.
  • the regions 22c and 22d are doped with an amount B
  • the regions 22b and 22d are doped with an amount b (> a).
  • the final dose amounts for the regions 22a to 22d are 0, b (> a), a, and a + b, respectively.
  • the impurity concentrations d1, d2, d3, and d4 of the channel regions 25a to 25d satisfy the relationship d1 ⁇ d3 ⁇ d2 ⁇ d4.
  • the third doping step includes the second doping step shown in FIG. 3C, the further formation of the resist 30, and the opening of the resist 30, and then the annealing step shown in FIG. Implemented before.
  • the regions 22a to 22d are doped with an amount c of B, and in the second doping, the regions 22b and 22d are doped with an amount B (> c) of the third doping. As a result, the regions 22c and 22d are doped with an amount b (> a) of B. As a result, the final dose amounts for the regions 22a to 22d are c, a + c, b + c (> a + c), and a + b + c, respectively. As a result, the impurity concentrations d1, d2, d3, and d4 of the channel regions 25a to 25d satisfy the relationship of d1 ⁇ d2 ⁇ d3 ⁇ d4.
  • the first to third doping examples are merely examples, and the doping example of the first embodiment is not limited to the above examples.
  • the value of a may be different from each other, and the value of b may be different from each other.
  • d1, d2, d3, and d4 satisfy the relationship of d1 ⁇ d2 and d3 ⁇ d4.
  • the introduction of impurities into the polysilicon regions 23a to 23d is performed before the formation of the gate insulating layer 63. It can also be done after forming.
  • the dose amounts to the channel regions 25a to 25d are, for example, 5e11 to 2e12 (atoms / cm 2 ), 1e12 to 2.5e12 (atoms / cm 2 ), with acceleration energy (injection energy) of 25 keV. 5e12 to 3e12 (atoms / cm 2 ), and 2e12 to 4e12 (atoms / cm 2 ).
  • conventional semiconductor devices employ a dose of 1e12 (atoms / cm 2 ), CD dope of 2e12 (atoms / cm 2 ), and a total of 3e12 (atoms / cm 2 ) over the entire substrate surface. ing.
  • n-type impurities such as P (phosphorus) as well as p-type impurities such as B may be used as the dopant.
  • P may be used as the dopant for the second doping in the first doping example.
  • d1, d2, d3, and d4 are values obtained by subtracting the concentration of the n-type impurity (including the case of concentration 0) from the concentration of the p-type impurity (including the case of concentration 0) in the channel regions 25a to 25d. .
  • the channel region 25a of the TFT 10a is not doped with impurities, the channel region 25a may be doped with the same amount of p-type impurity and n-type impurity so that d1 is zero. In any case, in the present embodiment, the relationship of d1 ⁇ d2 and d3 ⁇ d4 is satisfied.
  • FIG. 6 is a graph for explaining the effect of the semiconductor device 100.
  • FIG. 6A shows the voltage dependence (Id-Vg characteristic) of each mobility of the high voltage TFT and the low voltage TFT having the same impurity concentration in the channel region. Represents the characteristics of the high voltage TFT, and b1 represents the characteristics of the low voltage TFT.
  • FIG. 6B shows the Id-Vg characteristics of the high voltage TFT having a high channel region impurity concentration and the low voltage TFT having a channel region impurity concentration lower than that of the high voltage TFT. Represents the characteristics of the high voltage TFT, and b2 represents the characteristics of the low voltage TFT.
  • the threshold voltage of the low-voltage TFT becomes higher than the threshold voltage of the high-voltage TFT.
  • the impurity concentration of the high voltage TFT is higher than the impurity concentration of the low voltage TFT, such as the high voltage TFT 10d and the low voltage TFT 10c of the present embodiment, the threshold voltage of the high voltage TFT is higher. It becomes possible to keep the threshold voltage of the low voltage TFT low. Therefore, when the TFT 10c is used, for example, as a TFT for switching a peripheral circuit in a display device, it is possible to reduce the leakage current and suppress the power consumption of the device.
  • the example shown in FIG. 6 is one of the advantages of the semiconductor device according to the present embodiment. By appropriately changing the impurity concentration in the channel region of the TFTs 10a to 10d in accordance with each circuit, high performance and low performance are achieved. A semiconductor device with power consumption can be provided with high manufacturing efficiency.
  • the threshold voltage of each TFT is set to, for example, a low voltage TFT
  • the threshold voltage of the semiconductor device or the equipment including the semiconductor device can be set unnecessarily. It is possible to execute without increasing the power consumption.
  • the display device 200 will be described as a liquid crystal display device.
  • the display device 200 of the present invention is not limited to the liquid crystal display device, and an organic electroluminescence (EL) display device including an active matrix substrate having a plurality of TFTs, Other types of display devices such as inorganic electroluminescence display devices may be used.
  • EL organic electroluminescence
  • FIG. 7 is a perspective view schematically showing the configuration of the display device 200
  • FIG. 8 is a plan view schematically showing the configuration of the TFT substrate 210 in the display region 260 of the display device 200
  • FIG. 2 is a plan view schematically showing the overall configuration of a substrate 210.
  • the display device 200 includes a TFT substrate 210 and a counter substrate (CF substrate) 220 that face each other with the liquid crystal layer 230 interposed therebetween, and polarizing plates disposed on the outer sides of the TFT substrate 210 and the counter substrate 220. 215 and 216, and a backlight unit 240 that emits display light toward the polarizing plate 215.
  • CF substrate counter substrate
  • the display area 260 of the display device 200 includes a plurality of pixels 250 arranged in a matrix.
  • a plurality of scanning lines (gate bus lines) 254 and a plurality of signal lines (data bus lines) 256 extend on the TFT substrate 210 so as to be orthogonal to each other.
  • the TFT 10 according to the present invention is arranged for each pixel 250 as an active element.
  • one pixel is defined as a region delimited by two adjacent scanning lines 254 and two adjacent signal lines 256.
  • An auxiliary capacitance line (also referred to as a storage capacitance line or Cs line) 258 may extend between two adjacent scanning lines 254 in parallel with the scanning line 254.
  • the plurality of scanning lines 254 and the plurality of signal lines 256 are respectively connected to the gate driver (scanning line driving circuit) 212 and the data driver (signal line driving circuit) 213 shown in FIG.
  • Signals from the gate driver 212 and the data driver 213 are controlled by the display controller 214, and in response to the control, a scanning signal for switching on / off of the TFT 10 is supplied from the gate driver 212 to the plurality of scanning lines 254. Further, in accordance with control by the display controller 214, a display signal (voltage applied to the pixel electrode 252) is supplied from the data driver 213 to the plurality of signal lines 256.
  • the counter substrate 220 shown in FIG. 7 includes a color filter and a common electrode.
  • each of the color filters is an R (red) filter and a G (green) arranged corresponding to each pixel. Filter, and B (blue) filter.
  • the common electrode is formed so as to cover the plurality of pixel electrodes 252. In accordance with the potential difference applied between the common electrode and each pixel electrode 252, the liquid crystal molecules between both electrodes are aligned for each pixel 250, and display is performed.
  • a power supply circuit 261, a memory 262, a common driver 264, and the like are formed in addition to the display area 260, the gate driver 212, the data driver 213, and the display controller 214.
  • the TFTs 10a to 10d of this embodiment are used as TFTs for the display area 260, the gate driver 212, the data driver 213, the display controller 214, the power supply circuit 261, the memory 262, the common driver 264, and the like.
  • the threshold voltage can be kept low, so that the operation of the peripheral circuit is speeded up and leakage current is increased. Alternatively, power consumption can be reduced. Therefore, it is possible to provide a high-quality and low-power consumption display device having high resolution with high manufacturing efficiency.
  • the semiconductor device 101 includes four types of TFTs 10a to 10d as in the first embodiment, and the overall configuration is almost the same as that shown in FIG. Hereinafter, the description will be focused on the parts different from the first embodiment, but the configuration, functions, effects, and the like are the same as those of the first embodiment, except as specifically described.
  • the semiconductor device 101 and the four types of TFTs 10a to 10d of the present embodiment can also be applied to the display device 200 described in the first embodiment.
  • FIG. 10 is a cross-sectional view schematically showing the configuration of the semiconductor device 101 near the semiconductor layers 20a to 20d.
  • the semiconductor layers 20a to 20d of the four types of TFTs 10a to 10d in the semiconductor device 101 are respectively composed of source contact regions 26a to 26d, drain contact regions 27a to 27d, and channel regions 25a to 25d.
  • the channel regions 25b, 25c, and 25d are doped with p-type impurities such as B, and the channel region 25a is not doped with impurities.
  • the undercoat layer 62 is formed on the substrate 61, and then the amorphous silicon layer 22 is stacked on the undercoat layer 62.
  • a resist 30 is stacked on the a-Si layer 22, and openings of the resist 30 are formed on the regions 22b to 22d (second to fourth regions) by photolithography. And doping the regions 22b to 22d with B (first doping step (first step)).
  • the resist 30 is again laminated on the a-Si layer 22, an opening is provided on the region 22d, and B is doped into the region 22d. (Second doping step (second step)).
  • FIG. 12 is a table for explaining five types of dope treatment methods in forming the semiconductor layers 20a to 20d of the semiconductor device 101.
  • FIG. 12A shows the relationship of the amount (D) of B doped in the regions 22a to 22d in the two doping steps (first doping example) in the manufacturing method of the semiconductor device 101.
  • the region 22b to 22d is doped with an amount of B
  • the region 22d is doped with an amount of B greater than the amount a.
  • the final dose amounts for the regions 22a to 22d are 0, a, a, and a + b, respectively.
  • FIG. 12B shows the relationship of the dose (D) according to the second doping example of this embodiment.
  • the region 22d in the first doping, the region 22d is doped with an amount B, and in the second doping, the regions 22b to 22d are doped with an amount b (> a).
  • (C) in FIG. 12 represents the relationship of the dose (D) according to the third doping example of the present embodiment.
  • the regions 22a, 22c, and 22d are doped with an amount B, and the second doping causes the regions 22b and 22d to have an amount b (> a) B.
  • the doses of the regions 22a to 22d are a, b, a, and a + b, respectively, and the impurity concentrations d1, d2, d3, and d4 satisfy the relationship of d1 ⁇ d2 and d3 ⁇ d4.
  • (D) of FIG. 12 represents the relationship of the dose (D) by the 4th doping example of this embodiment.
  • the regions 22a and 22d are doped with an amount B
  • the regions 22b to 22d are doped with an amount b (> a).
  • (E) of FIG. 12 represents the relationship of the dose (D) by the 5th doping example of this embodiment. As shown in this figure, in the fifth doping example, doping is performed three times (third step).
  • the region 22a to 22d is all doped with the amount c of B
  • the region 22b to 22d is doped with the amount a B
  • the region 22d is doped.
  • the quantity b (> a) of B is doped.
  • the dose amounts of the regions 22a to 22d are c, a + c, a + c, and a + b + c, respectively.
  • the third doping step is performed after the second doping step shown in FIG. 11C, the formation of the resist 30 and the opening of the resist 30 and before the annealing step. .
  • the third step may be performed before the first step or between the first step and the second step. Further, a process similar to the third process may be added to the first to fourth doping examples.
  • first to fifth doping examples are merely examples, and the doping example of the second embodiment is not limited to the above examples.
  • the value of a may be different from each other, and the value of b may be different from each other.
  • d1, d2, d3, and d4 satisfy the relationship of d1 ⁇ d2 and d3 ⁇ d4.
  • d1, d2, d3, and d4 are the concentrations of the p-type impurities in the channel regions 25a to 25d (when the concentration is 0).
  • the impurity concentration in at least three of the channel regions of at least four types of TFTs formed on the same substrate can be made different, for example, the threshold value of the low voltage TFT
  • the characteristics of the TFT can be appropriately set for each circuit in which the TFT is used, for example, by suppressing the voltage below the threshold voltage of the high-voltage TFT, a wide variety of controls in a semiconductor device or a device including the semiconductor device are not allowed. It becomes possible to execute without increasing the power consumption.
  • only two photolithography processes and two or three doping processes are required, so that it is possible to improve the manufacturing efficiency of a semiconductor device including various TFTs.
  • the semiconductor device 102 also includes four types of TFTs 10a to 10d. Since the overall configuration is substantially the same as that shown in FIG. 1, illustration thereof is omitted here. Hereinafter, the description will be focused on the parts different from the first embodiment, but the configuration, functions, effects, and the like are the same as those of the first embodiment, except as specifically described.
  • the semiconductor device 102 and the four types of TFTs 10a to 10d of this embodiment can also be applied to the display device 200 described in the first embodiment.
  • FIG. 13 is a cross-sectional view schematically showing a configuration in the vicinity of the semiconductor layers 20a to 20d of the semiconductor device 102.
  • the semiconductor layers 20a to 20d of the four types of TFTs 10a to 10d in the semiconductor device 101 are composed of source contact regions 26a to 26d, drain contact regions 27a to 27d, and channel regions 25a to 25d, respectively.
  • the channel regions 25a to 25d are doped with a p-type impurity such as B.
  • the channel regions 25a and 25c have the same dose, and the channel regions 25b and 25d have the same dose.
  • d1, d2, d3, and d4 have a relationship of d1 ⁇ d2 and d3 ⁇ d4.
  • the undercoat layer 62 is formed on the substrate 61, and then the amorphous silicon layer 22 is stacked on the undercoat layer 62.
  • a resist 30 is stacked on the a-Si layer 22, and the resist 30 is formed on the regions 22a (first region) and 22c (third region) by photolithography. And the regions 22a and 22c are doped with B (first doping step (first step)).
  • the resist 30 is again laminated on the a-Si layer 22 to form the regions 22b (second region) and 22d (fourth region). An opening is provided above, and the regions 22b and 22d are doped with B (second doping step (second step)).
  • FIG. 15 is a table for explaining two types of dope treatment methods in forming the semiconductor layers 20a to 20d of the semiconductor device 102.
  • FIG. 15A shows the relationship of the amount (D) of B doped in the regions 22a to 22d in the two doping steps (first doping example) in the manufacturing method of the semiconductor device 102.
  • the regions 22a and 22c are doped with an amount of B
  • the regions 22b and 22d are doped with an amount of B greater than the amount a.
  • the final dose amounts for the regions 22a to 22d are a, b, a, and b, respectively.
  • the impurity concentrations d1, d2, d3, and d4 of the channel regions 25a to 25d satisfy the relationship of d1 ⁇ d2 and d3 ⁇ d4.
  • FIG. 15B shows the relationship of the dose (D) according to the second doping example of this embodiment.
  • the region 22a to 22d is doped with the amount c of B
  • the region 22b and 22d is doped with the amount a of B.
  • the final dose amounts for the regions 22a to 22d are c, c + a, c, and c + a, respectively, and the impurity concentrations d1, d2, d3, and d4 satisfy the relationship of d1 ⁇ d2 and d3 ⁇ d4. .
  • d1, d2, d3, and d4 are the concentrations of the p-type impurities in the channel regions 25a to 25d (when the concentration is 0).
  • the channel region 25a to 25d (and the region 22a to 22d in the manufacturing process) is doped with the p-type impurity concentration (including the case where the concentration is 0) to the n-type impurity (including the case where the concentration is 0).
  • a method for manufacturing the display device 200 according to the present invention includes the method for manufacturing the semiconductor device described above.
  • the threshold voltage of the low-voltage TFT formed on the same substrate can be appropriately set for each circuit in which it is used, such as suppressing the threshold voltage of the high-voltage TFT below the threshold voltage.
  • Various kinds of control in the semiconductor device or the device including the semiconductor device can be executed without unnecessarily increasing the power consumption.
  • the present invention is suitably used for a display device such as a liquid crystal display device including an active matrix substrate having a thin film transistor, an organic electroluminescence (EL) display device, an inorganic electroluminescence display device, or various types of semiconductor devices.
  • a display device such as a liquid crystal display device including an active matrix substrate having a thin film transistor, an organic electroluminescence (EL) display device, an inorganic electroluminescence display device, or various types of semiconductor devices.

Landscapes

  • Thin Film Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

　本発明は、多種の用途に対応可能な複数のＴＦＴが形成された半導体装置を製造効率よく提供することを目的とし、本発明による半導体装置（１００）は、それぞれが多結晶シリコンからなるチャネル領域を有する第１Ｐ型ＴＦＴ（１０ａ）、第２Ｐ型ＴＦＴ（１０ｂ）、第１Ｎ型ＴＦＴ（１０ｃ）、及び第２Ｎ型ＴＦＴ（１０ｄ）を備え、ＴＦＴ（１０ａ～１０ｄ）のチャネル領域におけるｐ型不純物の濃度をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とした場合、ｄ１、ｄ２、ｄ３、及びｄ４のうちの少なくとも３つの値が互いに異なり、ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＜ｄ２、且つｄ３＜ｄ４の関係を満たす。

Description

半導体装置、表示装置、並びに半導体装置及び表示装置の製造方法
　本発明は、複数の薄膜トランジスタ（ＴＦＴ）を備えた半導体装置に関する。また、本発明は、液晶表示装置、有機ＥＬ表示装置等の表示装置に用いる半導体装置、及びそのような半導体装置を備えた表示装置に関する。
　近年、携帯端末機器、ノートパソコン、ＴＶ等の表示機器として、液晶表示装置や有機ＥＬ表示装置等が用いられている。これらの表示装置は、半導体装置としてのアクティブマトリクス基板を備えている。アクティブマトリクス基板には、マトリクス状に配置された複数の画素のそれぞれにおいて画素電極への電圧印加をスイッチングするＴＦＴが形成されている。さらに、アクティブマトリクス基板には複数の画素への表示電圧、ゲート電圧等の制御を行なう駆動回路のＴＦＴが、表示領域の周辺に配置されている。これらのＴＦＴには、非結晶（アモルファス）シリコンＴＦＴ、微結晶シリコンＴＦＴ、多結晶シリコン（ポリシリコン）ＴＦＴなどが用いられている。
　複数のＴＦＴを備えた半導体装置の例が特許文献１に記載されている。この文献に記載された半導体装置は、２種類のｎチャネル型ＴＦＴ及び２種類のｐチャネル型ＴＦＴを備えている。これらのｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴはいずれも多結晶シリコンからなる活性層を有している。２種類のｎチャネル型ＴＦＴは、互いに閾値電圧（Ｖｔ）の異なる２種類のＴＦＴを含み、２種類のｐチャネル型ＴＦＴも、互いに閾値電圧の異なる２種類のＴＦＴを含んでいる。また、２種類のｎチャネル型ＴＦＴの一方のチャネル領域と２種類のｐチャネル型ＴＦＴの一方のチャネル領域には、ドーパントが同じ濃度でドープされており、２種類のｎチャネル型ＴＦＴの他方のチャネル領域と２種類のｐチャネル型ＴＦＴの他方のチャネル領域はドーパントがドープされないノンドープ領域であるとされている。
特開２００４－１２８４８７号公報
　液晶表示装置などの表示装置の基板には、マトリクス状に配列された画素からなる表示部や、表示部の外に形成されたゲートドライバやデータドライバ等の駆動回路が形成されるが、近年の薄膜形成技術の向上に伴い、表示部におけるＴＦＴと駆動回路等に用いられるＴＦＴとを、同じ基板上に多結晶シリコンを用いて一括して形成することが可能となっている。
　このような表示装置のＴＦＴ基板、または高機能を要求される装置におけるＴＦＴ基板上には、例えば、ローレベルとハイレベルの２値レベルを用いたデジタル処理を行うロジック回路や、画素電極等の印加電圧の制御などアナログ電圧の処理を行う回路が形成され、これらの回路に応じた特性の異なる複数種のＴＦＴがＴＦＴ基板上に同時に形成される。
　ロジック回路やスイッチに用いられるＴＦＴでは、オン状態においてスイッチングに必要とされる電流駆動能力があればよく、オフ状態では電流を極力流さないようにしてリーク電流を抑えることが求められる。一方、アナログ電圧を制御するＴＦＴは、オン状態とされる時間が長く、オン状態におけるソース・ドレイン電圧を広い電圧幅にわたって精度よく制御できることが重要である。
　例えば、液晶表示装置の表示領域において液晶を駆動するためには、画素電極にはほぼ０Ｖから１０Ｖを超えるような高い印加電圧加えることが要求されるが、このような広い幅のソース・ドレイン電圧を高精度で制御するためには、ＴＦＴの閾値電圧は低く抑えられることが望ましい。また、これと同時に、比較的低い電圧による精密かつ高速動作が要求される周辺回路においては、その消費電力を不必要に増加させないことが要求される。特に、近年、携帯機器の長時間駆動や環境問題等への対応のため、各機器に対する消費電力低減化の要求はますます高まっており、１つの機器の中に複数のＴＦＴを多種用途に用いつつ、それらリーク電流を極力抑えることが重要となっている。
　しかし、チャネル領域における不純物濃度が同じであるＴＦＴを駆動電圧の異なる回路に用いた場合、高電圧動作が必要なＴＦＴよりも低電圧動作用のＴＦＴのほうが、閾値電圧が高くなり、リーク電流が大きくなるという問題が生じ得る。上記の特許文献１の半導体装置では、複数のＴＦＴにおけるチャネル領域の不純物濃度が２種類であるため、このような問題に十分に対処することができないという問題がある。また、２種類のｐ型ＴＦＴの一方と２種類のｎ型ＴＦＴの一方の不純物濃度が同じであるため、ｐ型ＴＦＴとｎ型ＴＦＴ両方の閾値電圧をほぼ同じ値に下げることも容易ではない。
　この問題を解決するためには、低電圧動作用のＴＦＴにおいてはチャネル長を短くするなどの対応が考えられるが、それでも閾値電圧を必要な値まで低減させるには十分ではなかった。また、上記問題を解決するために、ＴＦＴ形成工程においてＴＦＴ毎に異なるドープ処理を行って、チャネル領域の不純物濃度をＴＦＴ毎に変えることが考えられるが、これでは製造工程が複雑化し、製造コスト及び製造時間が増大するという問題が発生する。
　本発明は、このような問題を解決するためになされたものであり、多種の用途に適切に応じることが可能な複数種のＴＦＴを備えた半導体装置または表示装置を、製造効率よく提供することを目的の一つとする。また、本発明は、消費電力が低減された多機能な半導体装置または表示装置を、製造効率よく提供することを目的の一つとする。
　本発明による半導体装置は、それぞれが多結晶シリコンからなるチャネル領域を有する第１Ｐ型ＴＦＴ、第２Ｐ型ＴＦＴ、第１Ｎ型ＴＦＴ、及び第２Ｎ型ＴＦＴを備え、前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのチャネル領域におけるｐ型不純物の濃度をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とした場合、前記ｄ１、ｄ２、ｄ３、及びｄ４のうちの少なくとも３つの値が互いに異なり、前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＜ｄ２、且つｄ３＜ｄ４の関係を満たす。
　ある実施形態では、前記第１Ｐ型ＴＦＴ及び前記第２Ｎ型ＴＦＴが高電圧駆動用のＴＦＴであり、前記第２Ｐ型ＴＦＴ及び前記第１Ｎ型ＴＦＴが、前記高電圧駆動用のＴＦＴよりも低いソース－ドレイン電圧を制御するための低電圧駆動用ＴＦＴである。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４の４つの値が互いに異なっている。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＜ｄ２＜ｄ３＜ｄ４の関係、又はｄ１＜ｄ３＜ｄ２＜ｄ４の関係を満たす。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４のうちの３つの値が互いに異なっており、前記ｄ１、ｄ２、ｄ３、及びｄ４のうちの２つの値が互いに等しい。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＜ｄ２＝ｄ３＜ｄ４の関係、又はｄ１＝ｄ３＜ｄ２＜ｄ４の関係を満たす。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４が、それぞれ、前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのチャネル領域におけるｐ型不純物の濃度（濃度０の場合を含む）からｎ型不純物（濃度０の場合を含む）の濃度を引いた値を意味する。
　本発明による表示装置は、上記の半導体装置を含む表示装置である。
　本発明による他の半導体装置は、それぞれが多結晶シリコンからなるチャネル領域を有する第１Ｐ型ＴＦＴ、第２Ｐ型ＴＦＴ、第１Ｎ型ＴＦＴ、及び第２Ｎ型ＴＦＴを備え、前記第１Ｐ型ＴＦＴ及び前記第２Ｎ型ＴＦＴが高電圧駆動用のＴＦＴであり、前記第２Ｐ型ＴＦＴ及び前記第１Ｎ型ＴＦＴが、前記高電圧駆動用のＴＦＴよりも低いソース－ドレイン電圧を制御するための低電圧駆動用ＴＦＴであり、前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのチャネル領域におけるｐ型不純物の濃度をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とした場合、前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＝ｄ３＜ｄ２、ｄ１＝ｄ３＜ｄ４、ｄ１＜ｄ２＝ｄ４、又はｄ３＜ｄ２＝ｄ４の関係を満たす。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＝ｄ３＜ｄ２＝ｄ４の関係を満たす。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４が、それぞれ、前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのチャネル領域におけるｐ型不純物の濃度（濃度０の場合を含む）からｎ型不純物（濃度０の場合を含む）の濃度を引いた値を意味する。
　本発明による他の表示装置は、上記半導体装置を含む表示装置である。
　本発明による半導体装置の製造方法は、それぞれが多結晶シリコンからなるチャネル領域を有する第１Ｐ型ＴＦＴ、第２Ｐ型ＴＦＴ、第１Ｎ型ＴＦＴ、及び第２Ｎ型ＴＦＴを備えた半導体装置の製造方法であって、前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのそれぞれのチャネル領域となる第１領域、第２領域、第３領域、及び第４領域のうちの少なくとも１つの領域に対して、第１の量の不純物を同時にドープする第１工程と、前記第１工程の前または後に、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域のうち、前記第１工程において不純物がドープされる領域の少なくとも１つを含む複数の領域に対して、前記第１の量とは異なる第２の量の不純物を同時にドープする第２工程と、を含み、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域にドープされるｐ型不純物の濃度をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とした場合、前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＜ｄ２、且つｄ３＜ｄ４の関係を満たす。
　ある実施形態では、前記第１Ｐ型ＴＦＴ及び前記第２Ｎ型ＴＦＴが高電圧駆動用のＴＦＴであり、前記第２Ｐ型ＴＦＴ及び前記第１Ｎ型ＴＦＴが、前記高電圧駆動用のＴＦＴよりも低いソース－ドレイン電圧を制御するための低電圧駆動用ＴＦＴである。
　ある実施形態では、前記第１工程において、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域の２つの領域に対して、前記第１の量の不純物が同時にドープされ、前記第１工程の後に前記第２工程が実施され、前記第２工程では、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域のうち、前記第１工程において不純物がドープされた領域の１つと、前記第１工程において不純物がドープされなかった領域の１つの領域に対して、前記第１の量とは異なる第２の量の不純物が同時にドープされる。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４の４つの値が互いに異なっている。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＜ｄ２＜ｄ３＜ｄ４の関係、又はｄ１＜ｄ３＜ｄ２＜ｄ４の関係を満たす。
　ある実施形態では、前記第１工程において、前記第２領域及び前記第４領域に対して、前記第１の量の不純物が同時にドープされ、前記第２工程では、前記第３領域及び前記第４領域に対して、前記第１の量よりも多い前記第２の量の不純物が同時にドープされる。
　ある実施形態では、前記第１工程において、前記第３領域及び前記第４領域に対して、前記第１の量の不純物が同時にドープされ、前記第２工程では、前記第２領域及び前記第４領域に対して、前記第１の量よりも多い前記第２の量の不純物が同時にドープされる。
　ある実施形態は、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域に対して、第３の量の不純物をドープする第３の工程を含む。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４のうちの３つの値が互いに異なっており、前記ｄ１、ｄ２、ｄ３、及びｄ４のうちの２つの値が互いに等しい。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＜ｄ２＝ｄ３＜ｄ４の関係、又はｄ１＝ｄ３＜ｄ２＜ｄ４の関係を満たす。
　ある実施形態では、前記第１工程において、前記第２領域、前記第３領域、及び前記第４領域に対して、前記第１の量の不純物が同時にドープされ、前記第２工程では、前記第４領域に対して、前記第１の量よりも多い前記第２の量の不純物がドープされる。
　ある実施形態では、前記第１工程において、前記第４領域に対して、前記第１の量の不純物がドープされ、前記第２工程では、前記第２領域、前記第３領域、及び前記第４領域に対して、前記第１の量よりも多い前記第２の量の不純物が同時にドープされる。
　ある実施形態では、前記第１工程において、前記第１領域、前記第３領域、及び前記第４領域に対して、前記第１の量の不純物が同時にドープされ、前記第２工程では、前記第２領域及び前記第４領域に対して、前記第１の量よりも多い前記第２の量の不純物が同時にドープされる。
　ある実施形態では、前記第１工程において、前記第１領域及び前記第４領域に対して、前記第１の量の不純物が同時にドープされ、前記第２工程では、前記第２領域、前記第３領域、及び前記第４領域に対して、前記第１の量よりも多い前記第２の量の不純物が同時にドープされる。
　ある実施形態は、さらに、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域に対して、第３の量の不純物が同時にドープされる工程を含む。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４が、それぞれ、前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのチャネル領域におけるｐ型不純物の濃度（濃度０の場合を含む）からｎ型不純物（濃度０の場合を含む）の濃度を引いた値を意味する。
　本発明による表示装置の製造方法は、上記製造方法を含む表示装置の製造方法である。
　本発明による他の半導体装置の製造方法は、それぞれが多結晶シリコンからなるチャネル領域を有する第１Ｐ型ＴＦＴ、第２Ｐ型ＴＦＴ、第１Ｎ型ＴＦＴ、及び第２Ｎ型ＴＦＴを備えた半導体装置の製造方法であって、前記第１Ｐ型ＴＦＴ及び前記第２Ｎ型ＴＦＴが高電圧駆動用のＴＦＴであり、前記第２Ｐ型ＴＦＴ及び前記第１Ｎ型ＴＦＴが、前記高電圧駆動用のＴＦＴよりも低いソース－ドレイン電圧を制御するための低電圧駆動用ＴＦＴであり、前記第１Ｐ型ＴＦＴのチャネル領域となる第１領域、及び前記第１Ｎ型ＴＦＴのチャネル領域となる第３領域に対して、同時に第１の量の不純物をドープする第１工程と、前記第２Ｐ型ＴＦＴのチャネル領域となる第２領域、及び前記第２Ｎ型ＴＦＴのチャネル領域となる第４領域に対して、同時に前記第１の量とは異なる第２の量の不純物をドープする第２工程と、を含み、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域にドープされるｐ型不純物の濃度をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とした場合、前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＝ｄ３＜ｄ２、ｄ１＝ｄ３＜ｄ４、ｄ１＜ｄ２＝ｄ４、又はｄ３＜ｄ２＝ｄ４の関係を満たす。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＝ｄ３＜ｄ２＝ｄ４の関係を満たす。
　ある実施形態では、前記第１工程において、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域に対して、前記第１の量の不純物が同時にドープされる。
　ある実施形態では、前記ｄ１、ｄ２、ｄ３、及びｄ４が、それぞれ、前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのチャネル領域におけるｐ型不純物の濃度（濃度０の場合を含む）からｎ型不純物（濃度０の場合を含む）の濃度を引いた値を意味する。
　本発明による他の表示装置の製造方法は、上記製造方法を含む表示装置の製造方法である。
　本発明によれば、１つのＴＦＴ基板上に多種の用途に応じた特性を有する複数のＴＦＴが形成された半導体装置または表示装置を、製造効率よく提供することが可能となる。また、複数種類のＴＦＴが形成されたＴＦＴ基板を有する、消費電力の低減された半導体装置または表示装置を、製造効率よく提供することが可能となる。
本発明の第１の実施形態による半導体装置１００の構成を模式的に表した断面図である。 半導体装置１００の半導体層２０ａ～２０ｄ付近の構成を模式的に表した断面図である。 （ａ）～（ｅ）は、半導体装置１００の製造方法を模式的に表した断面図である。 （ａ）及び（ｂ）は、半導体装置１００の製造方法を模式的に表した断面図である。 （ａ）～（ｃ）は、半導体層２０ａ～２０ｄの３種類の処理方法を説明するための表である。 （ａ）及び（ｂ）は、半導体装置１００による効果を説明するためのグラフである。 本発明の実施形態による表示装置２００の構成を模式的に表した斜視図である。 表示装置２００の表示領域２６０におけるＴＦＴ基板２１０の構成を模式的に表した平面図である。 表示装置２００におけるＴＦＴ基板２１０の全体構成を模式的に表した平面図である。 本発明の第２の実施形態による半導体装置１０１の半導体層２０ａ～２０ｄ付近の構成を模式的に表した断面図である。 （ａ）～（ｅ）は、半導体装置１０１の製造方法を模式的に表した断面図である。 （ａ）～（ｅ）は、半導体装置１０１における半導体層２０ａ～２０ｄの５種類の処理方法を説明するための表である。 本発明の第３の実施形態による半導体装置１０２の半導体層２０ａ～２０ｄ付近の構成を模式的に表した断面図である。 （ａ）～（ｅ）は、半導体装置１０２の製造方法を模式的に表した断面図である。 （ａ）及び（ｂ）は、半導体装置１０２における半導体層２０ａ～２０ｄの２種類の処理方法を説明するための表である。
　（実施形態１）
　以下、図面を参照しながら本発明の第１の実施形態による半導体装置１００を説明する。ただし、本発明の範囲は以下の実施形態に限られるものではない。
　図１は、本発明の第１の実施形態による半導体装置１００の構成を模式的に表した断面図であり、図２は、半導体装置１００の半導体層２０ａ～２０ｄ付近の構成を模式的に表した断面図である。
　図１及び図２に示すように、半導体装置１００は、トップゲート構造を有するスタガー型のＴＦＴ１０ａ、１０ｂ、１０ｃ、及び１０ｄを有している。ＴＦＴ１０ａ及び１０ｂはＰ型ＴＦＴ（ｐチャネル型ＴＦＴ）であり、ＴＦＴ１０ｃ及び１０ｄはＮ型ＴＦＴ（ｎチャネル型ＴＦＴ）である。ＴＦＴ１０ａ及びＴＦＴ１０ｄは、ソースとドレインとの間に比較的高い電圧が印加される高電圧動作用のＴＦＴとして用いられ、ＴＦＴ１０ｂ及びＴＦＴ１０ｃは、ソースとドレインとの間に高電圧動作用ＴＦＴよりも低い電圧が印加される低電圧動作用のＴＦＴとして用いられる。
　ＴＦＴ１０ａ、１０ｂ、１０ｃ、及び１０ｄ（以下、１０ａ～１０ｄと略すことがある。また、他の参照番号についても同様に略すことがある。）を、それぞれ、第１Ｐ型ＴＦＴ、第２Ｐ型ＴＦＴ、第１Ｎ型ＴＦＴ、及び第２Ｎ型ＴＦＴと呼ぶこともある。なお、図１及び図２には半導体装置１００が備える４つのＴＦＴのみを図示しているが、半導体装置１００は、少なくとも４種類のＴＦＴ１０ａ～１０ｄを備えるものであり、他に同種または他種のＴＦＴを備えるものであってもよい。
　半導体装置１００は、ガラス、絶縁性樹脂等からなる基板（透明基板、絶縁性基板等）６１と、基板６１の上に成膜されたアンダーコート層６２を備えており、ＴＦＴ１０ａ～１０ｄは、それぞれ、アンダーコート層６２の上に形成された多結晶シリコン（ポリシリコン）からなる半導体層２０ａ、２０ｂ、２０ｃ、及び２０ｄを有している。半導体層２０ａ～２０ｄは、微結晶シリコンなどの非単結晶かつ非アモルファスのシリコンからなるものであってもよい。なお、アンダーコート層６２を含まない半導体装置１００の構成もあり得る。
　半導体層２０ａ～２０ｄの上には、ゲート絶縁層（ゲート絶縁膜）６３及び絶縁層（層間絶縁膜）６４が積層されており、ゲート絶縁層６３の上にはＴＦＴ１０ａ～１０ｄのそれぞれに対応する複数のゲート５４が、絶縁層６４の上にはゲート電極５５、ソース電極５６、及びドレイン電極５７がそれぞれ形成されている。
　半導体層２０ａ～２０ｄは、それぞれ、ソースコンタクト領域（第１コンタクト領域）２６ａ、２６ｂ、２６ｃ、及び２６ｄ、ドレインコンタクト領域（第２コンタクト領域）２７ａ、２７ｂ、２７ｃ、及び２７ｄ、並びに、両コンタクト領域の間に位置するチャネル領域２５ａ、２５ｂ、２５ｃ、及び２５ｄからなる。ソースコンタクト領域２６ａ～２６ｄは、ゲート絶縁層６３及び絶縁層６４のコンタクトホールを介して、それぞれ対応するソース電極５６に接続されており、ドレインコンタクト領域２７ａ～２７ｄは、ゲート絶縁層６３及び絶縁層６４のコンタクトホールを介して、それぞれ対応するドレイン電極５７に接続されている。各ゲート５４は、絶縁層６４のコンタクトホールを介して、対応するゲート電極５５に接続されている。
　チャネル領域２５ｂ、２５ｃ、及び２５ｄには、Ｂ（ホウ素）等のｐ型不純物がドープされている。チャネル領域２５ａには不純物はドープされていない。チャネル領域２５ａ～２５ｄにドープされた不純物の濃度は互いに異なっており、チャネル領域２５ａ～２５ｄにおけるｐ型不純物の濃度（濃度０の場合を含む）をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とすると、ｄ１、ｄ２、ｄ３、及びｄ４はｄ１＜ｄ２＜ｄ３＜ｄ４の関係を満たす。
　次に、図３、図４、及び図５を参照して、半導体装置１００の製造方法を説明する。
　まず、基板６１の上に、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）等の層をＰＣＶＤ（プラズマＣＶＤ）法、ＬＰＣＤＶ（減圧ＣＶＤ）法、スパッタ法等によって３００ｎｍ程度に積層し、アンダーコート層６２を得る。アンダーコート層６２は、基板６１から半導体層２０ａ～２０ｄに不純物が拡散することを防止するために設けられるものであるが、不純物の拡散が問題とならない場合は、アンダーコート層６２を形成しないこともあり得る。次に、アンダーコート層６２の上に、アモルファスシリコン（ａ－Ｓｉ）を、ＰＣＶＤ法、ＬＰＣＤＶ法、スパッタ法等によって２０～１００ｎｍ程度に積層してアモルファスシリコン層（ａ－Ｓｉ層）２２を形成し、図３（ａ）に示す積層構造が得られる。なお、ＰＣＶＤ法を用いてａ－Ｓｉ層２２を積層した場合には、積層後に脱水素処理がなされる。
　次に、図３（ｂ）に示すように、ａ－Ｓｉ層２２の上にレジスト３０を積層し、フォトリソグラフィ法によってａ－Ｓｉ層２２の領域２２ｂ及び２２ｄの上にレジスト３０の開口を設ける。なお、ａ－Ｓｉ層２２の領域２２ａ（第１領域）、２２ｂ（第２領域）、２２ｃ（第３領域）、及び２２ｄ（第４領域）は、それぞれ、図１及び図２に示した半導体層２０ａ、２０ｂ、２０ｄ、及び２０ｄが形成される領域である。その後、領域２２ｂ及び２２ｄに対して選択的に、イオン注入法等によってドーパント３１であるｐ型不純物（本実施形態ではＢ）がドープされる（第１回目のドーピング工程（第１工程））。
　次に、レジスト３０を取り除いた後、図３（ｃ）に示すように、ａ－Ｓｉ層２２の上に再度レジスト３０を積層し、フォトリソグラフィ法によってａ－Ｓｉ層２２の領域２２ｃ及び２２ｄの上にレジスト３０の開口を設ける。その後、領域２２ｃ及び２２ｄに対して選択的にイオン注入法等によってドーパント３１であるＢがドープされる（第２回目のドーピング工程（第２工程））。
　次に、レジスト３０を取り除いた後、図３（ｄ）に示すように、半導体層２２の領域２２ａ～２２ｄの全てをエキシマレーザ等のレーザ光３２によってアニールして、半導体層２２をポリシリコン層２３にする。レーザー光３２には、パルスレーザー、ＣＷ（Ｃｏｎｔｉｎｕｏｕｓ　Ｗａｖｅ）レーザー等を用いることができる。その後、フォトリソグラフィ法によりポリシリコン層２３を部分的に除去して、ポリシリコン領域２３ａ～２３ｄを得る。
　その後、ポリシリコン領域２３ａ～２３ｄを覆うように、ＰＣＶＤ法、ＬＰＣＤＶ法、スパッタ法等によってシリコン酸化膜を３０～２００ｎｍ程度に積層してゲート絶縁層６３を形成する。次に、ゲート絶縁層６３の上にスパッタ法によってアルミニウム（Ａｌ）を１００～５００ｎｍ程度に積層する。その後、フォトリソグラフィ法及びウェットエッチング法を用いてアルミニウムをパターニングし、フォトレジストの剥離及び基板洗浄を行なって、図４（ａ）に示すように複数のゲート５４が形成される。
　ゲート５４を構成する金属はアルミニウムに限定されることはなく、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）、インジウム錫酸化物（ＩＴＯ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）等の単体金属、またはこれらの金属に窒素、酸素、あるいは他の金属を含有させた材料を用いてもよい。ゲート５４の形成には、スパッタ法の代わりにＰＣＶＤ法等を用いることもできる。また、ウェットエッチング法の代わりにドライエッチング法を用いてもよい。
　その後、図４（ａ）に示すように、ポリシリコン領域２３ａ及び２３ｂの上部（ＴＦＴ１０ａ及び１０ｂに対応する領域）を選択的にレジストで覆い、ポリシリコン領域２３ｃ及び２３ｄに対して、それぞれの上部のゲート５４をマスクとしてドーパント３１であるＰ（リン）をドーピングする。これにより、ゲート５４の下部を除くポリシリコン領域２３ｃ及び２３ｄにＰがドープされ、Ｎ型ＴＦＴであるＴＦＴ１０ｃ及び１０ｄのソースコンタクト領域２６ｃ及び２６ｄ、並びにドレインコンタクト領域２７ｃ及び２７ｄが形成される。また、このときゲート５４によって覆われたポリシリコン領域２３ｃ及び２３ｄにはＰがドープされることがなく、これらの部分がＴＦＴ１０ｃ及び１０ｄのチャネル領域２５ｃ及び２５ｄとなる。このようにして、ＴＦＴ１０ｃ及び１０ｄの半導体層２０ｃ及び２０ｄが完成する。
　次に、図４（ｂ）に示すように、半導体層２０ｃ及び２０ｄの上部（ＴＦＴ１０ｃ及び１０ｄに対応する領域）を選択的にレジストで覆い、ポリシリコン領域２３ａ及び２３ｂに対して、それぞれの上部のゲート５４をマスクとしてドーパント３１であるＢをドーピングする。これにより、ゲート５４の下部を除くポリシリコン領域２３ａ及び２３ｂにＢがドープされ、Ｐ型ＴＦＴであるＴＦＴ１０ａ及び１０ｂのソースコンタクト領域２６ａ及び２６ｂ、並びにドレインコンタクト領域２７ａ及び２７ｂが形成される。また、このときゲート５４によって覆われたポリシリコン領域２３ａ及び２３ｂにはＢがドープされることがなく、これらの部分がＴＦＴ１０ａ及び１０ｂのチャネル領域２５ａ及び２５ｂとなる。このようにして、ＴＦＴ１０ａ及び１０ｂの半導体層２０ａ及び２０ｂが完成する。なお、上記半導体層２０ｃ及び２０ｄの形成工程の前に半導体層２０ａ及び２０ｂの形成工程を実施してもよい。
　次に、レジスト３０を除去し、シリコン酸化物、シリコン窒化物等を積層して絶縁層６４を形成した後、ソースコンタクト層２６ａ～２６ｄ及びドレインコンタクト層２７ａ～２７ｄの上部のゲート絶縁層６３及び絶縁層６４、並びに各ゲート５４の上の絶縁層６４にコンタクトホールを形成する。その後、コンタクトホールを埋めるように絶縁層６４上にアルミニウム等のメタル材料を積層し、フォトリソグラフィ法による整形を行なって、ＴＦＴ毎に電極ゲート電極５５、ソース電極５６、及びドレイン電極５７が形成される。以上の工程を経て、図１に示す半導体装置１００が完成する。
　ここで、図５を用いて、図３の（ｂ）及び（ｃ）を用いて説明した２回のドーピング工程におけるＢのドープ量、及びそれに対応する他のドーピング工程例について説明する。
　図５の（ａ）は、上記２回のドーピング工程（第１のドーピング例）において、領域２２ａ～２２ｄにドープされるＢの量（Ｄ）の関係を表している。この図に示すように、第１回目のドーピングでは、領域２２ｂ及び２２ｄに量ａのＢがドープされ、第２回目のドーピングでは領域２２ｃ及び２２ｄに量ａよりも多い量ｂのＢがドープされる。その結果、領域２２ａ～２２ｄに対する最終的なドーズ量は、それぞれ、０、ａ、ｂ（＞ａ）、及びａ＋ｂとなる。このドーズ量は図１及び図２に示したＴＦＴ１０ａ～１０ｄのチャネル領域２５ａ～２５ｄにおけるＢの不純物濃度に反映される。チャネル領域２５ａ～２５ｄの不純物濃度ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＜ｄ２＜ｄ３＜ｄ４の関係を満たしている。
　図５の（ｂ）は、本実施形態の第２のドーピング例による、領域２２ａ～２２ｄのドーズ量（Ｄ）の関係を表している。この図に示すように、第２のドーピング例においても２回のドーピング工程が実施される。
　第１回目のドーピングでは、領域２２ｃ及び２２ｄに量ａのＢがドープされ、第２回目のドーピングでは領域２２ｂ及び２２ｄに量ｂ（＞ａ）のＢがドープされる。その結果、領域２２ａ～２２ｄに対する最終的なドーズ量は、それぞれ、０、ｂ（＞ａ）、ａ、及びａ＋ｂとなる。これにより、チャネル領域２５ａ～２５ｄの不純物濃度ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＜ｄ３＜ｄ２＜ｄ４の関係を満たす。
　図５の（ｃ）は、本実施形態の第３のドーピング例による、領域２２ａ～２２ｄのドーズ量（Ｄ）の関係を表している。この図に示すように、第３のドーピング例においては３回のドーピング工程が実施される。第３回目のドーピング工程は、図３（ｃ）に示す第２回目のドーピング工程、更なるレジスト３０の形成、及びレジスト３０の開口形成を行なった後、図３（ｄ）に示すアニール工程の前に実施される。
　第１回目のドーピングでは、領域２２ａ～２２ｄの全てに量ｃのＢがドープされ、第２回目のドーピングによって領域２２ｂ及び２２ｄに量ａ（＞ｃ）のＢがドープされ、第３回目のドーピングによって領域２２ｃ及び２２ｄに量ｂ（＞ａ）のＢがドープされる。その結果、領域２２ａ～２２ｄに対する最終的なドーズ量は、それぞれ、ｃ、ａ＋ｃ、ｂ＋ｃ（＞ａ＋ｃ）、及びａ＋ｂ＋ｃとなる。これにより、チャネル領域２５ａ～２５ｄの不純物濃度ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＜ｄ２＜ｄ３＜ｄ４の関係を満たす。
　上記第１～第３のドーピング例は、あくまで例示であり、実施形態１のドーピング例が上記の例に限定されるわけではない。また、上記第１～第３のドーピング例のそれぞれにおけるａの値は互いに異なっていてよく、ｂの値も互いに異なっていてよい。ただし、本実施形態においてｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＜ｄ２且つｄ３＜ｄ４の関係を満たしている。
　なお、本実施形態及び後述する他の実施形態においては、ポリシリコン領域２３ａ～２３ｄに対する不純物の導入は、ゲート絶縁層６３の形成前に行われたが、この不純物の導入をゲート絶縁層６３を形成した後に行なうこともできる。その場合、チャネル領域２５ａ～２５ｄへのドーズ量は、例えば、加速エネルギー（注入エネルギー）を２５ｋｅＶとして、５ｅ１１～２ｅ１２（ａｔｏｍｓ／ｃｍ2）、１ｅ１２～２．５ｅ１２（ａｔｏｍｓ／ｃｍ2）、１．５ｅ１２～３ｅ１２（ａｔｏｍｓ／ｃｍ2）、及び２ｅ１２～４ｅ１２（ａｔｏｍｓ／ｃｍ2）である。これに対し、従来の半導体装置においては、基板全面に対して１ｅ１２（ａｔｏｍｓ／ｃｍ2）、ＣＤドープが２ｅ１２（ａｔｏｍｓ／ｃｍ2）、トータルで３ｅ１２（ａｔｏｍｓ／ｃｍ2）のドーズ量が採用されている。
　また、ドーパントにはＢ等のｐ型不純物のみならずＰ（リン）等のｎ型不純物を用いてもよい。例えば、第１のドーピング例における第２回目のドーピングのドーパントにＰを用いてもよい。この場合、ｄ１、ｄ２、ｄ３、及びｄ４は、チャネル領域２５ａ～２５ｄにおけるｐ型不純物の濃度（濃度０の場合を含む）からｎ型不純物（濃度０の場合を含む）の濃度を引いた値を表すものとする。また、ＴＦＴ１０ａのチャネル領域２５ａには不純物がドープされていないとしたが、チャネル領域２５ａは、同量のｐ型不純物及びｎ型不純物をドープしてｄ１を０としたものであってもよい。いずれにせよ、本実施形態では、ｄ１＜ｄ２且つｄ３＜ｄ４の関係が満たされる。
　図６は、半導体装置１００による効果を説明するためのグラフである。図６の（ａ）は、チャネル領域の不純物濃度が互いに同じである高電圧用ＴＦＴと低電圧用ＴＦＴの各移動度の電圧依存性（Ｉｄ－Ｖｇ特性）を表しており、この図におけるａ１は高電圧用ＴＦＴの特性を、ｂ１は低電圧用ＴＦＴの特性をそれぞれ表している。図６の（ｂ）は、チャネル領域の不純物濃度が高い高電圧用ＴＦＴ、及びチャネル領域の不純物濃度が高電圧用ＴＦＴよりも低い低電圧用ＴＦＴそれぞれのＩｄ－Ｖｇ特性を表しており、ａ２は高電圧用ＴＦＴの特性を、ｂ２は低電圧用ＴＦＴの特性を表している。
　図６の（ａ）及び（ｂ）を比較してわかるように、不純物濃度が同じである場合、高電圧用ＴＦＴの閾値電圧よりも低電圧用ＴＦＴの閾値電圧が高くなってしまう。しかし、本実施形態の高電圧用ＴＦＴ１０ｄ及び低電圧用ＴＦＴ１０ｃのように、高電圧用ＴＦＴの不純物濃度が低電圧用ＴＦＴの不純物濃度よりも高い場合には、高電圧用ＴＦＴの閾値電圧よりも低電圧用ＴＦＴの閾値電圧を低く抑えることが可能となる。したがって、ＴＦＴ１０ｃを、例えば表示装置における周辺回路のスイッチング用のＴＦＴとして用いた場合に、リーク電流を減少させて装置の消費電力を抑えることが可能となる。
　図６を用いて示した例は、本実施形態による半導体装置の利点の１つであり、ＴＦＴ１０ａ～１０ｄのチャネル領域における不純物濃度をそれぞれの回路に応じて適切に変えることにより、高性能且つ低消費電力の半導体装置を製造効率よく提供することができる。
　本実施形態によれば、同一の基板上に形成される少なくとも４種類のＴＦＴのチャネル領域における不純物濃度をそれぞれ異ならせることが可能であるため、それぞれのＴＦＴの閾値電圧を、例えば低電圧用ＴＦＴの閾値電圧を高電圧用ＴＦＴの閾値電圧以下に抑えるなど、それが用いられる回路毎に適切に設定することができるので、半導体装置または半導体装置を含む機器における多種多様な制御を、不必要に消費電力を増加させることなく実行することが可能となる。
　また、４種類のＴＦＴの不純物濃度をそれぞれ異ならせるために、イオンドープ装置によるドープ工程をＴＦＴ毎に別々の工程で実施した場合、少なくとも３回のフォトリソグラフ工程と４回のドープ工程が必要とされる。しかし、本実施形態によれば、２回のフォトリソグラフィ工程及び２回または３回のドープ工程しか必要とされないため、多種のＴＦＴを備えた半導体装置の製造効率を向上させることができる。
　次に、図７～図９を用いて、本発明の実施形態による表示装置２００を説明する。ここでは表示装置２００を液晶表示装置として説明するが、本発明の表示装置２００は液晶表示装置に限られることなく、複数のＴＦＴを有するアクティブマトリクス基板を備えた有機エレクトロルミネッセンス（ＥＬ）表示装置、無機エレクトロルミネッセンス表示装置など、他の種類の表示装置であってもよい。
　図７は表示装置２００の構成を模式的に表した斜視図、図８は表示装置２００の表示領域２６０におけるＴＦＴ基板２１０の構成を模式的に表した平面図、図９は表示装置２００におけるＴＦＴ基板２１０の全体構成を模式的に表した平面図である。
　表示装置２００は、図７に示すように、液晶層２３０を挟んで対向するＴＦＴ基板２１０及び対向基板（ＣＦ基板）２２０と、ＴＦＴ基板２１０及び対向基板２２０のそれぞれの外側に配置された偏光板２１５及び２１６と、表示用の光を偏光板２１５に向けて出射するバックライトユニット２４０とを備えている。
　図８に示すように、表示装置２００の表示領域２６０は、マトリクス状に配置された複数の画素２５０を有する。ＴＦＴ基板２１０には、複数の走査線（ゲートバスライン）２５４と複数の信号線（データバスライン）２５６とが、互いに直交するように延びている。複数の走査線２５４と複数の信号線２５６との交点それぞれの付近には、能動素子として本発明によるＴＦＴ１０が画素２５０毎に配置されている。ここで１つの画素は、隣り合う２つの走査線２５４と隣り合う２つの信号線２５６とによって区切られた領域として定義される。各画素２５０には、ＴＦＴ１０のドレイン電極５７に電気的に接続された、例えばＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）からなる画素電極２５２が配置されている。隣り合う２つの走査線２５４の間に、走査線２５４と平行に補助容量線（蓄積容量線、Ｃｓラインとも呼ぶ）２５８が延びていてもよい。
　複数の走査線２５４及び複数の信号線２５６は、それぞれ図７に示したゲートドライバ（走査線駆動回路）２１２及びデータドライバ（信号線駆動回路）２１３に接続されている。ゲートドライバ２１２及びデータドライバ２１３の信号は、表示コントローラ２１４によって制御され、その制御に応じて、ゲートドライバ２１２から複数の走査線２５４にＴＦＴ１０のオン－オフを切り替える走査信号が供給される。また、表示コントローラ２１４による制御に応じて、データドライバ２１３から複数の信号線２５６に表示信号（画素電極２５２への印加電圧）が供給される。
　図７に示した対向基板２２０は、カラーフィルタ及び共通電極を備えており、カラーフィルタは、３原色表示の場合、それぞれが画素に対応して配置されたＲ（赤）フィルタ、Ｇ（緑）フィルタ、及びＢ（青）フィルタを含む。共通電極は、複数の画素電極２５２を覆うように形成されている。共通電極と各画素電極２５２との間に与えられる電位差に応じて両電極の間の液晶分子が画素２５０毎に配向し、表示がなされる。
　ＴＦＴ基板２１０には、図９に示すように、上記の表示領域２６０、ゲートドライバ２１２、データドライバ２１３、表示コントローラ２１４の他、電源回路２６１、メモリ２６２、コモンドライバ２６４等が形成されている。本実施形態のＴＦＴ１０ａ～１０ｄは、表示領域２６０、ゲートドライバ２１２、データドライバ２１３、表示コントローラ２１４、電源回路２６１、メモリ２６２、コモンドライバ２６４等のＴＦＴとして用いられる。
　例えば、低電圧用のＴＦＴ１０ｃをゲートドライバ２１２、データドライバ２１３、表示コントローラ２１４等の周辺回路に適用した場合、その閾値電圧を低く抑えることができるため、周辺回路の動作を高速化すると共にリーク電流または消費電力を低減させることが可能となる。したがって、高解像度を有する高品質且つ低消費電力の表示装置を、製造効率よく提供することが可能となる。
　（実施形態２）
　次に、図１０～１２を用いて、本発明の第２の実施形態による半導体装置１０１を説明する。
　半導体装置１０１は、実施形態１と同様に４種類のＴＦＴ１０ａ～１０ｄを備えており、その全体構成は図１に示したものとほぼ同じであるので、ここでは図示することを省略する。以下、実施形態１と異なる部分を中心に説明を行なうが、特に説明するものを除き、構成、機能、効果等は実施形態１と同じである。本実施形態の半導体装置１０１及び４種類のＴＦＴ１０ａ～１０ｄも、実施形態１で説明した表示装置２００に適用され得るものである。
　図１０は、半導体装置１０１の半導体層２０ａ～２０ｄ付近の構成を模式的に表した断面図である。
　図１０に示すように、半導体装置１０１における４種類のＴＦＴ１０ａ～１０ｄの半導体層２０ａ～２０ｄは、それぞれソースコンタクト領域２６ａ～２６ｄ、ドレインコンタクト領域２７ａ～２７ｄ、及びチャネル領域２５ａ～２５ｄからなる。チャネル領域２５ｂ、２５ｃ、及び２５ｄには、Ｂ等のｐ型不純物がドープされており、チャネル領域２５ａには不純物はドープされていない。チャネル領域２５ａ～２５ｄにおけるｐ型不純物の濃度（濃度０の場合を含む）をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とすると、ｄ１、ｄ２、ｄ３、及びｄ４はｄ１＜ｄ２＝ｄ３＜ｄ４の関係を満たしている。
　次に、図１１及び図１２を参照して、半導体装置１０１の製造方法を説明する。なお、半導体装置１０１の製造方法における後半部分は、図４を用いて説明した実施形態１における半導体装置１００の後半の製造工程と同じであるので、その説明を省略する。
　まず、基板６１の上に、図３（ａ）を用いて説明したように、アンダーコート層６２を形成した後、アンダーコート層６２の上にアモルファスシリコン層２２を積層して、図１１（ａ）に示す積層構造を得る。
　次に、図１１（ｂ）に示すように、ａ－Ｓｉ層２２の上にレジスト３０を積層し、フォトリソグラフィ法によって領域２２ｂ～２２ｄ（第２～第４領域）の上にレジスト３０の開口を設け、領域２２ｂ～２２ｄにＢをドープする（第１回目のドーピング工程（第１工程））。
　次に、レジスト３０を取り除いた後、図１１（ｃ）に示すように、ａ－Ｓｉ層２２の上に再度レジスト３０を積層し、領域２２ｄの上に開口を設け、領域２２ｄにＢをドープする（第２回目のドーピング工程（第２工程））。
　次に、レジスト３０を除去した後、領域２２ａ～２２ｄにレーザアニールを施して、図１１（ｄ）に示すように、ポリシリコン層２３を得る。その後、フォトリソグラフィ法によりポリシリコン層２３を部分的に除去して、図１１（ｅ）に示すように、ポリシリコン領域２３ａ～２３ｄを得、図４（ａ）及び（ｂ）を用いて説明した工程を経て、半導体装置１０１が完成する。
　図１２は、半導体装置１０１の半導体層２０ａ～２０ｄの形成における５種類のドープ処理方法を説明するための表である。
　図１２の（ａ）は、上記半導体装置１０１の製造方法における２回のドーピング工程（第１のドーピング例）において、領域２２ａ～２２ｄにドープされるＢの量（Ｄ）の関係を表している。この図に示すように、第１回目のドーピングでは、領域２２ｂ～２２ｄに量ａのＢがドープされ、第２回目のドーピングでは領域２２ｄに量ａよりも多い量ｂのＢがドープされる。その結果、領域２２ａ～２２ｄに対する最終的なドーズ量は、それぞれ、０、ａ、ａ、及びａ＋ｂとなる。チャネル領域２５ａ～２５ｄの不純物濃度ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＜ｄ２＝ｄ３＜ｄ４の関係を満たしている。
　図１２の（ｂ）は、本実施形態の第２のドーピング例によるドーズ量（Ｄ）の関係を表している。この図に示すように、第１回目のドーピングでは、領域２２ｄに量ａのＢがドープされ、第２回目のドーピングでは領域２２ｂ～２２ｄに量ｂ（＞ａ）のＢがドープされる。その結果、領域２２ａ～２２ｄに対する最終的なドーズ量は、それぞれ、０、ｂ、ｂ、及びａ＋ｂとなり、不純物濃度ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＜ｄ２＝ｄ３＜ｄ４の関係を満たす。
　図１２の（ｃ）は、本実施形態の第３のドーピング例によるドーズ量（Ｄ）の関係を表している。この図に示すように、第１回目のドーピングでは、領域２２ａ、２２ｃ、及び２２ｄに量ａのＢがドープされ、第２回目のドーピングによって領域２２ｂ及び２２ｄに量ｂ（＞ａ）のＢがドープされる。その結果、領域２２ａ～２２ｄのドーズ量は、それぞれ、ａ、ｂ、ａ、及びａ＋ｂとなり不純物濃度ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＜ｄ２且つｄ３＜ｄ４の関係を満たす。
　図１２の（ｄ）は、本実施形態の第４のドーピング例によるドーズ量（Ｄ）の関係を表している。この図に示すように、第１回目のドーピングでは、領域２２ａ及び２２ｄに量ａのＢがドープされ、第２回目のドーピングでは領域２２ｂ～２２ｄに量ｂ（＞ａ）のＢがドープされる。その結果、領域２２ａ～２２ｄに対する最終的なドーズ量は、それぞれ、ａ、ｂ、ｂ、及びａ＋ｂとなり、不純物濃度ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＜ｄ２＝ｄ３＜ｄ４の関係を満たす。
　図１２の（ｅ）は、本実施形態の第５のドーピング例によるドーズ量（Ｄ）の関係を表している。この図に示すように、第５のドーピング例においては３回のドーピングが実施される（第３工程）。
　第１回目のドーピングでは、領域２２ａ～２２ｄの全てに量ｃのＢがドープされ、第２回目のドーピングでは領域２２ｂ～２２ｄに量ａのＢがドープされ、第３回目のドーピングでは領域２２ｄに量ｂ（＞ａ）のＢがドープされる。その結果、領域２２ａ～２２ｄのドーズ量は、それぞれ、ｃ、ａ＋ｃ、ａ＋ｃ、及びａ＋ｂ＋ｃとなる。これにより、チャネル領域２５ａ～２５ｄの不純物濃度ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＜ｄ２＝ｄ３＜ｄ４の関係を満たす。
　なお、第３回目のドーピング工程は、図１１（ｃ）に示す第２回目のドーピング工程、更なるレジスト３０の形成、及びレジスト３０の開口形成を行なった後、アニール工程の前に実施される。なお、第３回目の工程を、第１回目の工程の前、または第１回目の工程と第２回目の工程との間に実施してもよい。また、第３回目の工程と同様の工程を、上記第１～第４のドーピング例に追加してもよい。
　上記第１～第５のドーピング例は、あくまで例示であり、実施形態２のドーピング例が上記の例に限定されるわけではない。また、上記第１～第５のドーピング例のそれぞれにおけるａの値は互いに異なっていてよく、ｂの値も互いに異なっていてよい。ただし、本実施形態においてｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＜ｄ２且つｄ３＜ｄ４の関係を満たしている。
　実施形態１と同様、ドーパントにはｐ型不純物のみならずｎ型不純物を用いてもよく、ｄ１、ｄ２、ｄ３、及びｄ４は、チャネル領域２５ａ～２５ｄにおけるｐ型不純物の濃度（濃度０の場合を含む）からｎ型不純物（濃度０の場合を含む）の濃度を引いた値を表すものとする。
　本実施形態によれば、同一の基板上に形成される少なくとも４種類のＴＦＴのチャネル領域のうちの少なくとも３つにおける不純物濃度をそれぞれ異ならせることが可能であるため、例えば低電圧用ＴＦＴの閾値電圧を高電圧用ＴＦＴの閾値電圧以下に抑えるなど、ＴＦＴの特性をそれが用いられる回路毎に適切に設定することができるので、半導体装置または半導体装置を含む機器における多種多様な制御を、不必要に消費電力を増加させることなく実行することが可能となる。また、本実施形態によれば、２回のフォトリソグラフィ工程及び２回または３回のドープ工程しか必要とされないため、多種のＴＦＴを備えた半導体装置の製造効率を向上させることができる。
　（実施形態３）
　次に、図１３～１５を用いて、本発明の第３の実施形態による半導体装置１０２を説明する。
　半導体装置１０２も、実施形態１と同様、４種類のＴＦＴ１０ａ～１０ｄを備えている。その全体構成は図１に示したものとほぼ同じであるので、ここでは図示することを省略する。以下、実施形態１と異なる部分を中心に説明を行なうが、特に説明するものを除き、構成、機能、効果等は実施形態１と同じである。本実施形態の半導体装置１０２及び４種類のＴＦＴ１０ａ～１０ｄも、実施形態１で説明した表示装置２００に適用され得るものである。
　図１３は、半導体装置１０２の半導体層２０ａ～２０ｄ付近の構成を模式的に表した断面図である。
　図１３に示すように、半導体装置１０１における４種類のＴＦＴ１０ａ～１０ｄの半導体層２０ａ～２０ｄは、それぞれソースコンタクト領域２６ａ～２６ｄ、ドレインコンタクト領域２７ａ～２７ｄ、及びチャネル領域２５ａ～２５ｄからなる。チャネル領域２５ａ～２５ｄにはＢ等のｐ型不純物がドープされており、チャネル領域２５ａと２５ｃのドーズ量は等しく、チャネル領域２５ｂと２５ｄのドーズ量は等しい。チャネル領域２５ａ～２５ｄにおけるｐ型不純物の濃度（濃度０の場合を含む）をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とすると、ｄ１、ｄ２、ｄ３、及びｄ４はｄ１＜ｄ２且つｄ３＜ｄ４の関係を満たしている。より詳しくは、ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＝ｄ３＜ｄ２＝ｄ４の関係を満たしている。なお、ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＝ｄ３＜ｄ２、ｄ１＝ｄ３＜ｄ４、ｄ１＜ｄ２＝ｄ４、又はｄ３＜ｄ２＝ｄ４を満たしていてもよい。
　次に、図１４及び図１５を参照して、半導体装置１０２の製造方法を説明する。なお、半導体装置１０２の製造方法における後半部分は、図４を用いて説明した実施形態１における半導体装置１００の後半の製造工程と同じであるので、その説明を省略する。
　まず、基板６１の上に、図３（ａ）を用いて説明したように、アンダーコート層６２を形成した後、アンダーコート層６２の上にアモルファスシリコン層２２を積層して、図１４（ａ）に示す積層構造を得る。
　次に、図１４（ｂ）に示すように、ａ－Ｓｉ層２２の上にレジスト３０を積層し、フォトリソグラフィ法によって領域２２ａ（第１領域）及び２２ｃ（第３領域）の上にレジスト３０の開口を設け、領域２２ａ及び２２ｃにＢをドープする（第１回目のドーピング工程（第１工程））。
　次に、レジスト３０を取り除いた後、図１４（ｃ）に示すように、ａ－Ｓｉ層２２の上に再度レジスト３０を積層し、領域２２ｂ（第２領域）及び２２ｄ（第４領域）の上に開口を設け、領域２２ｂ及び２２ｄにＢをドープする（第２回目のドーピング工程（第２工程））。
　次に、レジスト３０を除去した後、領域２２ａ～２２ｄにレーザアニールを施して、図１４（ｄ）に示すように、ポリシリコン層２３を得る。その後、フォトリソグラフィ法によりポリシリコン層２３を部分的に除去して、図１４（ｅ）に示すように、ポリシリコン領域２３ａ～２３ｄを得、図４（ａ）及び（ｂ）を用いて説明した工程を経て、半導体装置１０２が完成する。
　図１５は、半導体装置１０２の半導体層２０ａ～２０ｄの形成における２種類のドープ処理方法を説明するための表である。
　図１５の（ａ）は、上記半導体装置１０２の製造方法における２回のドーピング工程（第１のドーピング例）において、領域２２ａ～２２ｄにドープされるＢの量（Ｄ）の関係を表している。この図に示すように、第１回目のドーピングでは、領域２２ａ及び２２ｃに量ａのＢがドープされ、第２回目のドーピングでは領域２２ｂ及び２２ｄに量ａよりも多い量ｂのＢがドープされる。その結果、領域２２ａ～２２ｄに対する最終的なドーズ量は、それぞれ、ａ、ｂ、ａ、及びｂとなる。チャネル領域２５ａ～２５ｄの不純物濃度ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＜ｄ２且つｄ３＜ｄ４の関係を満たしている。
　図１５の（ｂ）は、本実施形態の第２のドーピング例によるドーズ量（Ｄ）の関係を表している。この図に示すように、第１回目のドーピングでは、領域２２ａ～２２ｄに量ｃのＢがドープされ、第２回目のドーピングでは領域２２ｂ及び２２ｄに量ａのＢがドープされる。その結果、領域２２ａ～２２ｄに対する最終的なドーズ量は、それぞれ、ｃ、ｃ＋ａ、ｃ、及びｃ＋ａとなり、不純物濃度ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＜ｄ２且つｄ３＜ｄ４の関係を満たす。
　上記第１及び第２のドーピング例は、あくまで例示であり、実施形態３のドーピング例が上記の例に限定されるわけではない。また、上記第１及び第２のドーピング例のそれぞれにおけるａの値は互いに異なっていてよい。ただし、本実施形態においてｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＝ｄ３＜ｄ２＝ｄ４の関係を満たしている。
　実施形態１と同様、ドーパントにはｐ型不純物のみならずｎ型不純物を用いてもよく、ｄ１、ｄ２、ｄ３、及びｄ４は、チャネル領域２５ａ～２５ｄにおけるｐ型不純物の濃度（濃度０の場合を含む）からｎ型不純物（濃度０の場合を含む）の濃度を引いた値を表すものとする。
　いずれの方法にせよ、チャネル領域２５ａ～２５ｄ（及び製造工程における領域２２ａ～２２ｄ）にドープされるｐ型不純物の濃度（濃度０の場合を含む）からｎ型不純物（濃度０の場合を含む）の濃度を引いた値をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とすると、ｄ１、ｄ２、ｄ３、及びｄ４は、ｄ１＝ｄ３＜ｄ２＝ｄ４を満たす。製造方法によっては、ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＝ｄ３＜ｄ２、ｄ１＝ｄ３＜ｄ４、ｄ１＜ｄ２＝ｄ４、又はｄ３＜ｄ２＝ｄ４の関係を満たすものであってもよい。また、本発明による表示装置２００の製造方法は、上記の半導体装置の製造方法を含んでいる。
　本実施形態によれば、同一の基板上に形成される低電圧用ＴＦＴの閾値電圧を高電圧用ＴＦＴの閾値電圧以下に抑えるなど、それが用いられる回路毎に適切に設定することができるので、半導体装置または半導体装置を含む機器における多種多様な制御を、不必要に消費電力を増加させることなく実行することが可能となる。
　本発明は、薄膜トランジスタを有するアクティブマトリクス基板を備えた液晶表示装置、有機エレクトロルミネッセンス（ＥＬ）表示装置、無機エレクトロルミネッセンス表示装置等の表示装置、あるいは様々な種類の半導体装置に好適に用いられる。
　１０、１０ａ～１０ｄ　　ＴＦＴ
　２０ａ～２０ｄ　　半導体層
　２２　　アモルファスシリコン層（ａ－Ｓｉ層）
　２２ａ～２２ｄ　　領域（シリコン層の領域）
　２３　　ポリシリコン層
　２３ａ～２３ｄ　　ポリシリコン領域
　２５ａ～２５ｄ　　チャネル領域
　２６ａ～２６ｄ　　ソースコンタクト領域（第１コンタクト領域）
　２７ａ～２７ｄ　　ドレインコンタクト領域（第２コンタクト領域）
　５４　　ゲート（ゲート電極）
　３０　　レジスト
　３１　　ドーパント
　３２　　レーザ光
　５５　　ゲート電極
　５６　　ソース電極
　５７　　ドレイン電極
　６１　　基板（透明基板、絶縁性基板）
　６２　　アンダーコート層
　６３　　ゲート絶縁層（ゲート絶縁膜）
　６４　　絶縁層（層間絶縁膜）
　１００、１０１、１０２　　半導体装置
　２００　　表示装置
　２１０　　ＴＦＴ基板
　２１２　　ゲートドライバ（走査線駆動回路）
　２１３　　データドライバ（信号線駆動回路）
　２１４　　表示コントローラ
　２１５、２１６　　偏光板
　２２０　　対向基板（ＣＦ基板）
　２３０　　液晶層
　２４０　　バックライトユニット
　２５０　　画素
　２５２　　画素電極
　２５４　　走査線（ゲートバスライン）
　２５６　　信号線（データバスライン）
　２５８　　補助容量線
　２６０　　表示領域
　２６１　　電源回路
　２６２　　メモリ
　２６４　　コモンドライバ

Claims (34)

  1. 　それぞれが多結晶シリコンからなるチャネル領域を有する第１Ｐ型ＴＦＴ、第２Ｐ型ＴＦＴ、第１Ｎ型ＴＦＴ、及び第２Ｎ型ＴＦＴを備え、
    　前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのチャネル領域におけるｐ型不純物の濃度をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とした場合、前記ｄ１、ｄ２、ｄ３、及びｄ４のうちの少なくとも３つの値が互いに異なり、前記ｄ１、ｄ２、ｄ３、及びｄ４が、
    　ｄ１＜ｄ２、且つｄ３＜ｄ４
    の関係を満たす半導体装置。
  2. 　前記第１Ｐ型ＴＦＴ及び前記第２Ｎ型ＴＦＴが高電圧駆動用のＴＦＴであり、前記第２Ｐ型ＴＦＴ及び前記第１Ｎ型ＴＦＴが、前記高電圧駆動用のＴＦＴよりも低いソース－ドレイン電圧を制御するための低電圧駆動用ＴＦＴである、請求項１に記載の半導体装置。
  3. 　前記ｄ１、ｄ２、ｄ３、及びｄ４の４つの値が互いに異なっている、請求項２に記載の半導体装置。
  4. 　前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＜ｄ２＜ｄ３＜ｄ４の関係、又はｄ１＜ｄ３＜ｄ２＜ｄ４の関係を満たす、請求項３に記載の半導体装置。
  5. 　前記ｄ１、ｄ２、ｄ３、及びｄ４のうちの３つの値が互いに異なっており、前記ｄ１、ｄ２、ｄ３、及びｄ４のうちの２つの値が互いに等しい、請求項２に記載の半導体装置。
  6. 　前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＜ｄ２＝ｄ３＜ｄ４の関係、又はｄ１＝ｄ３＜ｄ２＜ｄ４の関係を満たす、請求項５に記載の半導体装置。
  7. 　前記ｄ１、ｄ２、ｄ３、及びｄ４が、それぞれ、前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのチャネル領域におけるｐ型不純物の濃度（濃度０の場合を含む）からｎ型不純物（濃度０の場合を含む）の濃度を引いた値を意味する、請求項１から６のいずれか１項に記載の半導体装置。
  8. 　請求項１から７のいずれか１項に記載の半導体装置を含む表示装置。
  9. 　それぞれが多結晶シリコンからなるチャネル領域を有する第１Ｐ型ＴＦＴ、第２Ｐ型ＴＦＴ、第１Ｎ型ＴＦＴ、及び第２Ｎ型ＴＦＴを備え、
    　前記第１Ｐ型ＴＦＴ及び前記第２Ｎ型ＴＦＴが高電圧駆動用のＴＦＴであり、前記第２Ｐ型ＴＦＴ及び前記第１Ｎ型ＴＦＴが、前記高電圧駆動用のＴＦＴよりも低いソース－ドレイン電圧を制御するための低電圧駆動用ＴＦＴであり、
    　前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのチャネル領域におけるｐ型不純物の濃度をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とした場合、前記ｄ１、ｄ２、ｄ３、及びｄ４が、
    　ｄ１＝ｄ３＜ｄ２、ｄ１＝ｄ３＜ｄ４、ｄ１＜ｄ２＝ｄ４、又はｄ３＜ｄ２＝ｄ４
    の関係を満たす半導体装置。
  10. 　前記ｄ１、ｄ２、ｄ３、及びｄ４が、
    　ｄ１＝ｄ３＜ｄ２＝ｄ４
    　の関係を満たす、請求項９に記載の半導体装置。
  11. 　前記ｄ１、ｄ２、ｄ３、及びｄ４が、それぞれ、前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのチャネル領域におけるｐ型不純物の濃度（濃度０の場合を含む）からｎ型不純物（濃度０の場合を含む）の濃度を引いた値を意味する、請求項９または１０に記載の半導体装置。
  12. 　請求項９から１１のいずれか１項に記載の半導体装置を含む表示装置。
  13. 　それぞれが多結晶シリコンからなるチャネル領域を有する第１Ｐ型ＴＦＴ、第２Ｐ型ＴＦＴ、第１Ｎ型ＴＦＴ、及び第２Ｎ型ＴＦＴを備えた半導体装置の製造方法であって、
    　前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのそれぞれのチャネル領域となる第１領域、第２領域、第３領域、及び第４領域のうちの少なくとも１つの領域に対して、第１の量の不純物を同時にドープする第１工程と、
    　前記第１工程の前または後に、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域のうち、前記第１工程において不純物がドープされる領域の少なくとも１つを含む複数の領域に対して、前記第１の量とは異なる第２の量の不純物を同時にドープする第２工程と、を含み、
    　前記第１領域、前記第２領域、前記第３領域、及び前記第４領域にドープされるｐ型不純物の濃度をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とした場合、前記ｄ１、ｄ２、ｄ３、及びｄ４が、
    　ｄ１＜ｄ２、且つｄ３＜ｄ４
    の関係を満たす製造方法。
  14. 　前記第１Ｐ型ＴＦＴ及び前記第２Ｎ型ＴＦＴが高電圧駆動用のＴＦＴであり、前記第２Ｐ型ＴＦＴ及び前記第１Ｎ型ＴＦＴが、前記高電圧駆動用のＴＦＴよりも低いソース－ドレイン電圧を制御するための低電圧駆動用ＴＦＴである、請求項１３に記載の製造方法。
  15. 　前記第１工程において、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域の２つの領域に対して、前記第１の量の不純物が同時にドープされ、
    　前記第１工程の後に前記第２工程が実施され、
    　前記第２工程では、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域のうち、前記第１工程において不純物がドープされた領域の１つと、前記第１工程において不純物がドープされなかった領域の１つの領域に対して、前記第１の量とは異なる第２の量の不純物が同時にドープされる、請求項１４に記載の製造方法。
  16. 　前記ｄ１、ｄ２、ｄ３、及びｄ４の４つの値が互いに異なっている、請求項１５に記載の製造方法。
  17. 　前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＜ｄ２＜ｄ３＜ｄ４の関係、又はｄ１＜ｄ３＜ｄ２＜ｄ４の関係を満たす、請求項１６に記載の製造方法。
  18. 　前記第１工程において、前記第２領域及び前記第４領域に対して、前記第１の量の不純物が同時にドープされ、
    　前記第２工程では、前記第３領域及び前記第４領域に対して、前記第１の量よりも多い前記第２の量の不純物が同時にドープされる、請求項１７に記載の製造方法。
  19. 　前記第１工程において、前記第３領域及び前記第４領域に対して、前記第１の量の不純物が同時にドープされ、
    　前記第２工程では、前記第２領域及び前記第４領域に対して、前記第１の量よりも多い前記第２の量の不純物が同時にドープされる、請求項１７に記載の製造方法。
  20. 　前記第１領域、前記第２領域、前記第３領域、及び前記第４領域に対して、第３の量の不純物をドープする第３の工程を含む、請求項１８または１９に記載の製造方法。
  21. 　前記ｄ１、ｄ２、ｄ３、及びｄ４のうちの３つの値が互いに異なっており、前記ｄ１、ｄ２、ｄ３、及びｄ４のうちの２つの値が互いに等しい、請求項１４に記載の製造方法。
  22. 　前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＜ｄ２＝ｄ３＜ｄ４の関係、又はｄ１＝ｄ３＜ｄ２＜ｄ４の関係を満たす、請求項２１に記載の製造方法。
  23. 　前記第１工程において、前記第２領域、前記第３領域、及び前記第４領域に対して、前記第１の量の不純物が同時にドープされ、
    　前記第２工程では、前記第４領域に対して、前記第１の量よりも多い前記第２の量の不純物がドープされる、請求項２２に記載の製造方法。
  24. 　前記第１工程において、前記第４領域に対して、前記第１の量の不純物がドープされ、
    　前記第２工程では、前記第２領域、前記第３領域、及び前記第４領域に対して、前記第１の量よりも多い前記第２の量の不純物が同時にドープされる、請求項２２に記載の製造方法。
  25. 　前記第１工程において、前記第１領域、前記第３領域、及び前記第４領域に対して、前記第１の量の不純物が同時にドープされ、
    　前記第２工程では、前記第２領域及び前記第４領域に対して、前記第１の量よりも多い前記第２の量の不純物が同時にドープされる、請求項２２に記載の製造方法。
  26. 　前記第１工程において、前記第１領域及び前記第４領域に対して、前記第１の量の不純物が同時にドープされ、
    　前記第２工程では、前記第２領域、前記第３領域、及び前記第４領域に対して、前記第１の量よりも多い前記第２の量の不純物が同時にドープされる、請求項２２に記載の製造方法。
  27. 　さらに、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域に対して、第３の量の不純物が同時にドープされる工程を含む、請求項２３から２６のいずれか１項に記載の製造方法。
  28. 　前記ｄ１、ｄ２、ｄ３、及びｄ４が、それぞれ、前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのチャネル領域におけるｐ型不純物の濃度（濃度０の場合を含む）からｎ型不純物（濃度０の場合を含む）の濃度を引いた値を意味する、請求項１３から２７のいずれか１項に記載の製造方法。
  29. 　請求項１３から２８のいずれか１項に記載の製造方法を含む表示装置の製造方法。
  30. 　それぞれが多結晶シリコンからなるチャネル領域を有する第１Ｐ型ＴＦＴ、第２Ｐ型ＴＦＴ、第１Ｎ型ＴＦＴ、及び第２Ｎ型ＴＦＴを備えた半導体装置の製造方法であって、
    　前記第１Ｐ型ＴＦＴ及び前記第２Ｎ型ＴＦＴが高電圧駆動用のＴＦＴであり、前記第２Ｐ型ＴＦＴ及び前記第１Ｎ型ＴＦＴが、前記高電圧駆動用のＴＦＴよりも低いソース－ドレイン電圧を制御するための低電圧駆動用ＴＦＴであり、
    　前記第１Ｐ型ＴＦＴのチャネル領域となる第１領域、及び前記第１Ｎ型ＴＦＴのチャネル領域となる第３領域に対して、同時に第１の量の不純物をドープする第１工程と、
    　前記第２Ｐ型ＴＦＴのチャネル領域となる第２領域、及び前記第２Ｎ型ＴＦＴのチャネル領域となる第４領域に対して、同時に前記第１の量とは異なる第２の量の不純物をドープする第２工程と、を含み、
    　前記第１領域、前記第２領域、前記第３領域、及び前記第４領域にドープされるｐ型不純物の濃度をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とした場合、前記ｄ１、ｄ２、ｄ３、及びｄ４が、
    　ｄ１＝ｄ３＜ｄ２、ｄ１＝ｄ３＜ｄ４、ｄ１＜ｄ２＝ｄ４、又はｄ３＜ｄ２＝ｄ４
    の関係を満たす製造方法。
  31. 　前記ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＝ｄ３＜ｄ２＝ｄ４の関係を満たす、請求項３０に記載の製造方法。
  32. 　前記第１工程において、前記第１領域、前記第２領域、前記第３領域、及び前記第４領域に対して、前記第１の量の不純物が同時にドープされる、請求項３１に記載の製造方法。
  33. 　前記ｄ１、ｄ２、ｄ３、及びｄ４が、それぞれ、前記第１Ｐ型ＴＦＴ、前記第２Ｐ型ＴＦＴ、前記第１Ｎ型ＴＦＴ、及び前記第２Ｎ型ＴＦＴのチャネル領域におけるｐ型不純物の濃度（濃度０の場合を含む）からｎ型不純物（濃度０の場合を含む）の濃度を引いた値を意味する、請求項３０から３２のいずれか１項に記載の製造方法。
  34. 　請求項３０から３３のいずれか１項に記載の製造方法を含む表示装置の製造方法。
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