WO2011122246A1 - 配線板及びその製造方法 - Google Patents

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英之 脇田
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Definitions

  • the present invention relates to a wiring board in which conductor layers and interlayer insulating layers are alternately stacked on at least one side of a core insulating layer, and a method for manufacturing the same.
  • Patent Document 1 discloses a wiring board having a through-hole conductor having a through hole filled with plating and a via conductor having a via hole filled with plating. These through-hole conductors and via conductors are stacked immediately above (Z direction).
  • the present invention has been made in view of such circumstances, and an object thereof is to easily manufacture a wiring board having excellent electrical characteristics.
  • a wiring board according to a first aspect of the present invention is a wiring board in which conductor layers and interlayer insulating layers are alternately stacked on at least one side of a core insulating layer, the core insulating layer and the interlayer insulating layer Each has a connection conductor having a hole filled with plating, and the connection conductor of the core insulation layer and the connection conductor of the interlayer insulation layer are stacked, and the core insulation layer and the interlayer insulation layer are stacked.
  • a land of the connection conductor composed of a metal foil and a plating formed on the metal foil is formed, and the metal foil constituting the land on the core insulating layer is at least It is thicker than the metal foil constituting the land on the interlayer insulating layer on the core insulating layer.
  • the method for manufacturing a wiring board according to the second aspect of the present invention includes forming a metal foil on a core insulating layer, forming a hole in the core insulating layer, and plating the hole in the core insulating layer. Forming an interlayer insulating layer on at least one side of the core insulating layer, and forming a metal foil thinner than the metal foil on the core insulating layer on the interlayer insulating layer. And forming a hole in the interlayer insulating layer so as to overlap the hole in the core insulating layer, and filling the hole in the interlayer insulating layer with plating.
  • the position of the connecting conductor on the outer layer on one side and the position of the connecting conductor on the outer layer on the other side are shifted in substantially the same direction from the position of the connecting conductor on the core substrate, and the connecting conductor on the inner layer is connected to the connecting conductor on the core substrate.
  • the position of the connecting conductor on the outer layer on one side and the position of the connecting conductor on the outer layer on the other side are shifted in substantially the same direction from the position of the connecting conductor on the core substrate, and the connecting conductor on the inner layer is connected to the connecting conductor on the core substrate.
  • FIG. 1 shows the example of the wiring board between the connection conductors of an outer layer. It is a figure which shows the 1st another example of the shape of the cross section of a via hole and a through hole. It is a figure which shows the 2nd another example of the shape of the cross section of a via hole and a through hole. It is a figure which shows the 3rd another example of the shape of the cross section of a via hole and a through hole. It is a figure which shows the example which combined the dissimilar figure about the via hole for forming a filled stack. It is a figure which shows another example of the dimensional relationship between the metal foil which comprises the land on a core insulating layer, and a via hole.
  • FIG. 28A It is a figure which shows an example of the wiring board which incorporates an electronic component. It is a figure which shows an example of the wiring board by which the electronic component was mounted on the surface.
  • arrows Z1 and Z2 indicate the stacking direction of the wiring boards corresponding to the normal direction (or the thickness direction of the core substrate) of the main surface (front and back surfaces) of the wiring boards, respectively.
  • arrows X1, X2 and Y1, Y2 respectively indicate directions perpendicular to the stacking direction (directions parallel to the main surface of the wiring board).
  • the main surface of the wiring board is an XY plane.
  • the side surface of the wiring board is an XZ plane or a YZ plane.
  • the cross section (XY plane) perpendicular to the Z direction is referred to as a transverse cross section.
  • a cross section parallel to the Z direction (XZ plane or YZ plane) is referred to as a vertical cross section.
  • the axis is a line parallel to the Z direction and passing through the center of the cross section (the center of gravity of each cross section other than the circle). That is, the Z direction generally corresponds to the axial direction.
  • the two main surfaces facing the opposite normal directions are referred to as a first surface (Z1 side surface) and a second surface (Z2 side surface). That is, the main surface opposite to the first surface is the second surface, and the main surface opposite to the second surface is the first surface.
  • the side closer to the core is referred to as the lower layer (or inner layer side), and the side far from the core is referred to as the upper layer (or outer layer side).
  • a layer consisting only of a solid pattern is also called a conductor layer.
  • a conductor formed in a hole penetrating the insulating layer is referred to as a connection conductor.
  • the holes include via holes and through holes.
  • a via hole is a hole that is formed, for example, by drilling in a state where there is a conductor layer (mainly a lower-layer conductor layer) on one side of the insulating layer, and reaches the conductor layer from the other side of the insulating layer.
  • a conductor formed in a via hole (hereinafter referred to as a via conductor) is formed with a conductor layer on one side of the insulating layer, so that the via conductor and the conductor layer on at least one side of the insulating layer are not continuous. Thus, an interface is formed between the two.
  • the through hole is a hole formed so as to penetrate the insulating layer including the conductor layer when the conductor layer is provided on one side or both sides of the insulating layer.
  • the conductor formed in the through hole (hereinafter referred to as the through hole conductor) is usually formed together with the conductor layers on both sides of the insulating layer by plating or the like, so that the through hole conductor and the conductor layers on both sides of the insulating layer are formed. Is at least partially continuous.
  • the conductor film formed on the walls (side and bottom surfaces) of the holes or notches is called conformal conductors and fills the holes or notches.
  • the formed conductor is called a filled conductor.
  • the conductor layer may include a land of a connection conductor.
  • the plating refers to depositing a conductor (for example, metal) in a layered manner on the surface of metal or resin and the deposited conductor layer (for example, a metal layer).
  • the plating includes dry plating such as PVD (Physical Vapor Deposition) and CVD (Chemical Vapor Deposition).
  • the “width” of a hole or column (projection) means a diameter in the case of a circle, and 2 ⁇ (cross-sectional area / ⁇ ) otherwise.
  • the most appropriate value is compared among the values, the average value, the maximum value, etc. of the corresponding portion in view of the action and effect. It is desirable to determine whether the “width” of the hole or protrusion matches or does not match (which is greater). However, this does not apply if the value to be compared is specified.
  • the wiring board 100 of this embodiment is a printed wiring board.
  • the wiring board 100 includes a core substrate 10, insulating layers 20a, 30a, 40a, 50a, 60a, 70a, conductor layers 21, 31, 41, 51, 61, 71, And filled conductors 22, 32, 42, 52, 62, 72. That is, on the first surface side of the core substrate 10, the three insulating layers 20a, 40a, 60a and the three conductor layers 21, 41, 61 are alternately stacked. Further, on the second surface side of the core substrate 10, three insulating layers 30 a, 50 a, 70 a and three conductive layers 31, 51, 71 are alternately stacked.
  • the core substrate 10 corresponds to a core portion.
  • the insulating layers 20a to 70a and the like above the core portion correspond to a build-up portion.
  • the core substrate 10 includes an insulating layer 10a (core insulating layer), conductor layers 11a and 11b, and a filled conductor 12.
  • the thickness of the insulating layer 10a is, for example, 60 ⁇ m.
  • the thickness of the conductor layers 11a and 11b will be described later.
  • a via hole 12a penetrating the insulating layer 10a is formed in the insulating layer 10a.
  • the filled conductor 12 is configured by filling the via hole 12a with plating.
  • the filled conductor 12 corresponds to a connection conductor.
  • the filled conductor 12 is a via conductor. Since the via conductor can be formed more easily than the through-hole conductor, such a structure is advantageous for cost reduction and the like.
  • the present invention is not limited to this, and the filled conductor 12 may be a through-hole conductor (see FIGS. 23 and 24 described later).
  • the insulating layer 10a is made of, for example, an epoxy resin.
  • the epoxy resin preferably contains a reinforcing material such as glass fiber (for example, glass cloth or glass nonwoven fabric) or aramid fiber (for example, aramid nonwoven fabric) by, for example, resin impregnation treatment.
  • the reinforcing material is a material having a smaller coefficient of thermal expansion than the main material (in the present embodiment, epoxy resin).
  • the material of the insulating layer 10a is arbitrary.
  • the conductor layers 11a and 11b are made of, for example, copper foil and copper plating.
  • the filled conductor 12 is made of, for example, copper plating.
  • the shape of the filled conductor 12 is, for example, a tapered cylinder (conical frustum) tapered so as to be reduced in diameter from the second surface side to the first surface side of the insulating layer 10a.
  • the shape of the (Y plane) is, for example, a perfect circle.
  • the present invention is not limited to this, and the shape of the filled conductor 12 is arbitrary (see FIGS. 18A to 21B described later).
  • the conductor layers 11a and 11b have a three-layer structure of a metal foil, an electroless plating film, and an electrolytic plating film (see FIG. 22A described later).
  • the structure of the conductor layers 11a and 11b is not limited to the above three-layer structure, and may be, for example, a two-layer structure of a metal foil and an electroless plating film or an electrolytic plating film (see FIG. 22B described later).
  • the insulating layer 20 a is laminated on the first surface side of the core substrate 10, and the insulating layer 30 a is laminated on the second surface side of the core substrate 10.
  • a conductor layer 21 is formed on the first surface of the insulating layer 20a, and a conductor layer 31 is formed on the second surface of the insulating layer 30a.
  • An insulating layer 40a is stacked on the first surface side of the insulating layer 20a, and an insulating layer 50a is stacked on the second surface side of the insulating layer 30a.
  • a conductor layer 41 is formed on the first surface of the insulating layer 40a, and a conductor layer 51 is formed on the second surface of the insulating layer 50a.
  • an insulating layer 60a is stacked on the first surface side of the insulating layer 40a, and an insulating layer 70a is stacked on the second surface side of the insulating layer 50a.
  • a conductor layer 61 is formed on the first surface of the insulating layer 60a, and a conductor layer 71 is formed on the second surface of the insulating layer 70a.
  • the thickness of the insulating layers 20a, 30a, 40a, and 50a is, for example, 60 ⁇ m.
  • the thickness of the insulating layers 60a and 70a is, for example, 50 ⁇ m.
  • the thicknesses of the conductor layers 21, 31, 41, 51, 61, 71 will be described later.
  • the conductor layers 21, 31, 41, 51, 61, 71 are made of, for example, copper foil and copper plating.
  • the conductor layers 21, 31, 41, 51, 61, 71 have a three-layer structure of a metal foil, an electroless plating film, and an electrolytic plating film (see FIG. 22A described later).
  • the structure of the conductor layers 21, 31, 41, 51, 61, 71 is not limited to the above three-layer structure, and may be, for example, a two-layer structure of a metal foil and an electroless plating film or an electrolytic plating film. (See FIG. 22B described later).
  • the insulating layers 20a, 30a, 40a, 50a, 60a, and 70a correspond to interlayer insulating layers.
  • the insulating layers 20a, 30a, 40a, 50a, 60a, and 70a are each formed by impregnating a core material with a resin.
  • a core material for example, an inorganic material such as glass fiber or aramid fiber can be used.
  • the resin for example, an epoxy resin, a polyester resin, a bismaleimide triazine resin (BT resin), an imide resin (polyimide), a phenol resin, or an allylated phenylene ether resin (A-PPE resin) can be used.
  • the insulating layers 20a, 30a, 40a, 50a, 60a, and 70a are filled conductors 22, 32, 42, 52, 62, and 72 formed by filling the via holes 22a, 32a, 42a, 52a, 62a, and 72a with plating. Also have via conductors). Each of the filled conductors 22, 32, 42, 52, 62, 72 corresponds to a connection conductor.
  • the filled conductors 22, 32, 42, 52, 62, 72 are made of, for example, copper plating.
  • the shape of the filled conductors 22, 42, 62 is, for example, a tapered cylinder (conical frustum) tapered so as to be reduced in diameter from the first surface side to the second surface side of the insulating layer 10a.
  • the shape of the cross section (XY plane) is, for example, a perfect circle.
  • the filled conductors 32, 52, and 72 are, for example, tapered cylinders (conical frustums) tapered so as to be reduced in diameter from the second surface side to the first surface side of the insulating layer 10a. , 52, 72 have a cross-sectional shape (XY plane), for example, a perfect circle.
  • the present invention is not limited to this, and the shape of the filled conductor 22 and the like is arbitrary (see FIGS. 18A to 21B described later).
  • the filled conductor 12 of the core portion (core substrate 10) and the filled conductors 22, 32, 42, 52, 62, and 72 of the buildup portion are stacked on, for example, the same axis (Z axis). .
  • Z axis the same axis
  • the filled stack S is extended along the Z direction by the filled conductors 12 and the like that are stacked. Adjacent filled conductors are in close contact (contact) and are electrically connected to each other.
  • the filled stack S electrically connects the conductor layers on both sides of the wiring board 100, that is, the conductor layer 61 on the first surface and the conductor layer 71 on the second surface.
  • the filled stack S has a so-called full stack structure in which filled conductors of all layers are stacked. For this reason, it becomes easy to secure the wiring space, and the degree of freedom in designing the wiring pattern is increased. Further, since the wiring in the X direction or the Y direction can be omitted, the wiring length in the interlayer connection can be shortened.
  • the arrangement and number of filled stacks S are arbitrary. For example, there may be a plurality of filled stacks S (see FIGS. 28A and 28B described later).
  • a through hole 102a penetrating all layers is formed, and a conformal conductor 102 (through hole conductor) made of, for example, plating is formed on the wall surface of the through hole 102a. That is, the through hole 102a penetrates the wiring board 100 in the Z direction (stacking direction).
  • the conformal conductor 102 electrically connects the conductor layer 61 and the conductor layer 71.
  • the conformal conductor 102 may be electrically connected to the ground line or the like of the wiring board 100, or may be electrically isolated from all other conductors.
  • the structure of the conformal conductor 102 is, for example, a two-layer structure of an electroless plating film and an electrolytic plating film.
  • the structure of the conformal conductor 102 is not limited to this and is arbitrary.
  • the conformal conductor 102 made of only an electroless plating film or only an electroplating film may be used.
  • the conformal conductor 102 has a conductor only on the wall surface of the through hole 102a. Therefore, a cavity is formed in the through hole 102a, and the distortion of the wiring board 100 is reduced. It becomes easy to be done.
  • the present invention is not limited to this, and a filled conductor may be used instead of the conformal conductor 102.
  • the shape of the through hole 102a is, for example, a cylinder, and the opening shape of the through hole 102a is, for example, an ellipse. It is considered that the strength of a wide region in the XY plane can be effectively improved by the oval shape of the through hole 102a.
  • the through hole 102a is arranged at the peripheral edge of the wiring board 100, for example.
  • the number of through holes 102a, the opening shape, the arrangement, and the like are arbitrary.
  • FIG. 3 shows an enlarged view of a portion of FIG. 1, more specifically, the filled conductor 12 of the core substrate 10 and the filled conductor 32 stacked on the second surface thereof.
  • FIG. 3 illustrates the relationship between the land 13 on the insulating layer 10a of the core substrate 10 and the land 33 on the insulating layer 30a (interlayer insulating layer). The relationship between the land on the layers 20a, 40a, 50a, 60a, and 70a and the land 13 is the same.
  • the conductor layer 11b includes the land 13 of the filled conductor 12, and the conductor layer 31 includes the land 33 of the filled conductor 32.
  • the thickness of the conductor layers 11a and 11b of the core substrate 10 is 18 ⁇ m, for example.
  • the thickness of the conductor layers 21, 31, 41, 51 laminated on both surfaces of the core substrate 10 is, for example, 18 ⁇ m.
  • the thickness of the outermost conductor layers 61 and 71 is, for example, 25 ⁇ m.
  • the land 13 is formed on the insulating layer 10a (second surface side), and the land 33 is formed on the insulating layer 30a.
  • the land 13 includes a metal foil 13a (for example, a copper foil) and, for example, a copper plating film 13b formed on the metal foil 13a.
  • the land 33 includes a metal foil 33a (for example, a copper foil) and, for example, a copper plating film 33b formed on the metal foil 33a.
  • the thickness of each said conductor layer corresponds to the sum total of the thickness of metal foil, and the thickness of a plating film.
  • the metal foil 13a constituting the land 13 (land on the core insulating layer) is replaced with the metal foil 33a constituting the land 33 on the insulating layer 30a (interlayer insulating layer on the core insulating layer). Thicker than. According to such a structure, it is considered that the thermal stress around the core is relaxed by the metal foil 13a because the metal foil 13a of the core substrate 10 is thick (details will be described later).
  • the thickness T1 of the metal foil 13a is preferably 5 ⁇ m or more, for example, 7.5 ⁇ m.
  • the thickness T2 of the metal foil 33a is preferably 4.5 ⁇ m or less, for example, 4.5 ⁇ m.
  • the metal foils 13a and 33a having such dimensions can be formed using a thin copper foil, but can also be formed by adjusting the thickness by etching using a thick copper foil. For example, if the thickness of the metal foils 1001 and 1002 of the double-sided copper-clad laminate 1000 (see FIG. 9A described later) as a starting material is 5 ⁇ m or more, a step of forming the filled conductor 12 (see FIGS. 9B and 9C described later). ) And the like, it is considered that the handling property of the double-sided copper-clad laminate 1000 is excellent (for details, see the description of the manufacturing process described later).
  • the plating film 13b constituting the land 13 is thinner than the plating film 33b constituting the land 33 on the insulating layer 30a (interlayer insulating layer on the core insulating layer). According to such a structure, since the plating film 13b of the core substrate 10 is thin, the plating time for obtaining a necessary conductor thickness in the manufacture of the core substrate 10 is shortened. As a result, it is considered that the production efficiency of the core substrate 10 can be improved.
  • the diameter of the opening 12b on the second surface side (expansion side) of the via hole 12a is, for example, 75 ⁇ m
  • the diameter of the opening 32b on the second surface side (expansion side) of the via hole 32a is, for example, 75 ⁇ m.
  • the diameter reduction angle ⁇ 2 of the insulating layer 30a (interlayer insulating layer on the core insulating layer) to the first surface side (reduced diameter side) in the opening 32b on the second surface side (expanded diameter side) of the via hole 32a is expressed by the insulating layer It is larger than the diameter reduction angle ⁇ 1 to the first surface side (reduction diameter side) in the opening 12b on the second surface side (expansion side) of the via hole 12a of 10a.
  • the degree of taper of the via hole 12a of the core substrate 10 is gentler than the degree of taper of the via hole 32a of the build-up portion, so that heat cycle is performed around the core where stress is likely to concentrate (details will be described later). It is thought that the thermal stress due to is relaxed. As a result, it is considered that the connection reliability between the filled conductor 12 of the core substrate 10 and the filled conductor 32 of the insulating layer 30a can be improved.
  • the diameter reduction angle ⁇ 1 is, for example, about 110 °, and the diameter reduction angle ⁇ 2 is, for example, about 95 °.
  • the difference ( ⁇ 1 ⁇ 2) between the diameter reduction angle ⁇ 1 and the diameter reduction angle ⁇ 2 is, for example, about 15 °.
  • the amount of protrusion (protrusion amount d1) of the metal foil 13a constituting the land 13 (land on the core insulating layer) inward from the edge of the via hole 12a is the insulating layer.
  • the metal foil 33a constituting the land 33 on 30a (interlayer insulating layer on the core insulating layer) is smaller than the amount projecting inward from the edge of the via hole 32a (projecting amount d2).
  • the protrusion amount d1 of the metal foil 13a on the core substrate 10 is smaller than the protrusion amount d2 of the metal foil 33a on the insulating layer 30a of the buildup portion, so that the stress around the core where stress tends to concentrate ( It is considered that corner cracks in details (to be described later) can be effectively reduced.
  • the protrusion amount d1 is, for example, about 8.4 ⁇ m
  • the protrusion amount d2 is, for example, about 13 ⁇ m.
  • the difference (d2 ⁇ d1) between the protrusion amount d1 and the protrusion amount d2 is, for example, about 4.6 ⁇ m.
  • the protruding amounts d1 and d2 are substantially constant in the circumferential direction of the via holes 12a and 32a, respectively.
  • the present invention is not limited to this, and the protruding amounts d1 and d2 may not be substantially constant in the circumferential direction of the via holes 12a and 32a (see FIGS. 20A and 20B described later).
  • the filled conductor 12 via conductor of the core insulating layer
  • the filled conductor 32 via conductor of the interlayer insulating layer
  • a land 13 composed of a metal foil 13a and a plating film 13b formed on the metal foil 13a is formed.
  • the insulating layer 30a interlayer insulating layer on the core insulating layer
  • a land 33 composed of a metal foil 33a and a plating film 33b formed on the metal foil 33a is formed.
  • the metal foil 13a is thicker than the metal foil 33a.
  • the metal foil (especially copper foil) is considered to be more easily stretched than the plating (particularly copper plating), and the thermal stress applied in a superimposed manner by the heat cycle is concentrated on the core (core substrate 10) (details). Is considered later).
  • the metal foil 13a of the core substrate 10 is thick as described above, it is considered that the thermal stress around the core is relaxed by the metal foil 13a. As a result, it is presumed that the wiring board 100 becomes stronger against the thermal stress.
  • the metal foil 13a constituting the land 13 on the second surface side of the insulating layer 10a is a metal foil on the insulating layer 30a on the upper layer (second surface side).
  • the metal foil constituting the land on the first surface side of the insulating layer 10a may be thicker than the metal foil on the insulating layer 20a on the upper layer (first surface side) (described later).
  • a conformal conductor 102 (through-hole conductor) is formed on the wall surface of the through-hole 102a that penetrates all layers of the wiring board 100. This conformal conductor 102 is considered to be strong against stress in the Z direction.
  • the above structure is more useful as the number of wiring board layers (number of conductor layers) increases.
  • three or more conductor layers and three or more insulating layers are alternately laminated on both sides of the core substrate. It is effective to apply to a wiring board having 8 layers (number of conductor layers) or more.
  • this will be described with reference to FIGS.
  • FIG. 5 and FIG. 6 show the results of simulation of stress (especially thermal stress due to heat cycle) applied to the 6-layer, 8-layer, and 10-layer wiring boards (6-layer product, 8-layer product, 10-layer product) Show.
  • the 6-layer product, the 8-layer product, and the 10-layer product all have a full stack structure.
  • a line L1 is data related to a 6-layer product
  • a line L2 is data related to an 8-layer product
  • a line L3 is data related to a 10-layer product.
  • the stress applied to the core is the largest, and the stress decreases as the distance from the core increases. Further, when the stress applied to each of the 6-layer product, the 8-layer product, and the 10-layer product is compared, the stress in the 10-layer product is the largest, the stress in the 8-layer product is the next largest, and the stress in the 6-layer product is the smallest. . From this, it is surmised that the stress in the wiring board increases as the number of layers increases.
  • FIG. 7 shows the result of simulation of the crack occupancy in each layer of the 8-layer product and the 10-layer product.
  • cracks also occur in the first stage (insulating layer on the core substrate). Therefore, if the via conductor of the core substrate is simply reinforced, there is a concern that the concentration of cracks may occur in the upper (first stage) via conductor. Further, as described above, it is considered that the stress in the wiring board increases as the number of layers increases. Therefore, the occurrence of cracks around the core is considered to become more serious as the number of layers of the wiring board increases.
  • the metal foil 13a of the core substrate 10 is thick as described above, so that the thermal stress around the core is relaxed by the metal foil 13a, and It is thought that the occurrence of cracks is suppressed.
  • the wiring board 100 of the present embodiment is an eight-layer wiring board (conductor layers 11a, 11b, 21, 31, 41, 51, 61, 71).
  • the present invention is not limited to this, and a wiring board having nine or more layers (for example, a ten-layer wiring board) may be used.
  • the wiring board 100 is manufactured, for example, according to the procedure shown in FIG.
  • step S10 the core substrate 10 is prepared.
  • 9A to 9D show a manufacturing method of the core substrate 10.
  • a double-sided copper-clad laminate 1000 (starting material) is prepared.
  • the double-sided copper-clad laminate 1000 includes an insulating layer 10a and metal foils 1001 and 1002 (for example, copper foil).
  • a metal foil 1001 is formed on the first surface of the insulating layer 10a, and a metal foil 1002 is formed on the second surface of the insulating layer 10a.
  • the material of the insulating layer 10a is, for example, an epoxy resin containing a reinforcing material.
  • the metal foil 1002 becomes a metal foil 13a (FIGS. 3 and 4A) by patterning in a later process (FIG. 9D).
  • a metal foil 1002 having a predetermined thickness for example, 7.5 ⁇ m
  • the method is not limited to this, and the method for forming the metal foil 1002 is arbitrary.
  • a metal foil 1002 having a predetermined thickness may be obtained by attaching a relatively thick (for example, 12 ⁇ m) metal foil to the insulating layer and then half-etching the metal foil.
  • the thickness of the metal foils 1001 and 1002 of the double-sided copper-clad laminate 1000 as a starting material is 5 ⁇ m or more. By setting it as such a dimension, the intensity
  • the thicknesses of the metal foils 1001 and 1002 are not limited to this range, and may be changed as appropriate.
  • via holes 12a are formed in the insulating layer 10a by, for example, a laser.
  • the via hole 12a penetrates the metal foil 1002 and the insulating layer 10a, but does not penetrate to the metal foil 1001. Thereby, a via hole 12a extending from the second surface side of the insulating layer 10a to the metal foil 1001 is formed. Then, desmear or soft etch is performed as necessary.
  • plating 1003 is formed on the first surface of the metal foil 1001 by, for example, copper panel plating (plating on the via hole 12a and entire plating), and on the second surface of the metal foil 1002.
  • plating 1004 is formed in the via hole 12a.
  • the plating 1004 is filled in the via hole 12a.
  • a filled conductor 12 is formed.
  • the plating 1003 and 1004 are formed, for example, by first performing electroless plating and then performing electrolytic plating using the electroless plating film as a cathode (see FIG. 22A described later).
  • a plating solution for electroless plating for example, a copper sulfate solution to which a reducing agent or the like is added can be used.
  • a plating solution for electrolytic plating for example, a copper sulfate solution, a copper pyrophosphate solution, a blue (cyanide) copper solution, or a copper borofluoride solution can be used.
  • the conductive layers on both sides of the insulating layer 10a are patterned by, for example, a lithography technique. Thereby, the conductor layer 11a is formed on the first surface of the insulating layer 10a, and the conductor layer 11b is formed on the second surface of the insulating layer 10a. As a result, the core substrate 10 is completed.
  • step S ⁇ b> 11 of FIG. 8 an insulating layer and a metal foil are formed on both sides of the core substrate 10.
  • a metal foil 1005 for example, copper foil
  • an insulating layer 20a for example, a core substrate 10
  • an insulating layer 30a for example, a metal foil 1006 (for example, copper foil) are formed from the first surface side. Arrange in order. Thereby, a laminated body is formed. In this laminated body, the core substrate 10 is sandwiched between the insulating layers 20a and 30a, and these are further sandwiched between the metal foil 1005 and the metal foil 1006.
  • the insulating layers 20a and 30a are prepregs (semi-cured adhesive sheets). However, RCF (Resin Coated copper Foil) or the like can be used instead of the prepreg.
  • the metal foils 1005 and 1006 are half-etched.
  • the metal foil 1006 becomes the metal foil 33a (FIGS. 3 and 4B) by patterning in the subsequent process (FIG. 10D).
  • the metal foil 1006 having a predetermined thickness (for example, 4.5 ⁇ m) is obtained by half-etching before pressing described later.
  • a metal foil 1006 having a predetermined thickness may be attached from the beginning by laminating or the like, but it is difficult to attach a thin metal foil to the insulating layer.
  • the metal foil after a relatively thick metal foil (for example, 7.5 ⁇ m having the same thickness as the metal foil 1002) is attached to the insulating layer, the metal foil has a predetermined thickness (for example, 4.5 ⁇ m).
  • a high-quality metal foil 1006 can be easily obtained.
  • the method for forming the metal foil 1006 is not limited to this, and any method can be used.
  • a metal foil 1006 having a predetermined thickness for example, 4.5 ⁇ m
  • the laminate is heated and pressed in the Z direction. That is, pressing and heat treatment are performed simultaneously.
  • the prepreg (insulating layers 20a and 30a) is cured by pressing and heating, and the members adhere to each other. As a result, the laminate is integrated. Note that the pressing and heat treatment may be performed in a plurality of times.
  • heat processing and a press may be performed separately, it is more efficient to perform it simultaneously. You may perform the heat processing for integration separately after a heat press.
  • step S ⁇ b> 12 of FIG. 8 via holes are formed in the insulating layer on both sides of the core substrate 10.
  • via holes 22a are formed in the insulating layer 20a and via holes 32a are formed in the insulating layer 30a by, for example, a laser.
  • the via holes 22a and 32a for forming the filled stack S are formed on the same axis (Z axis) as the filled conductor 12 constituting the filled stack S.
  • desmear or soft etch is performed as necessary.
  • step S13 of FIG. 8 plating is performed.
  • plating 1007 is formed on the first surface of the metal foil 1005 and in the via hole 22a by, for example, copper panel plating, and then on the second surface of the metal foil 1006 and in the via hole 32a.
  • a plating 1008 is formed.
  • the plating 1007 and 1008 are formed by performing electroless plating first, and subsequently performing electroplating using the electroless plating film as a cathode, as in the process of FIG. 9C (see FIG. 22A described later).
  • the via holes 22a and 32a are filled with plating 1007 and 1008, respectively.
  • filled conductors 22 and 32 are formed.
  • the filled conductors 22 and 32 constituting the filled stack S are stacked on the same axis (Z axis) as the other filled conductors 12 constituting the filled stack S.
  • step S14 of FIG. 8 the conductor layer is patterned.
  • the conductive layers on both sides are patterned by lithography, for example.
  • the conductor layer 21 is formed on the first surface of the insulating layer 20a
  • the conductor layer 31 is formed on the second surface of the insulating layer 30a.
  • step S15 of FIG. 8 by repeating steps S11 to S14, as shown in FIG. 11, insulating layers 40a and 50a, via holes 42a and 52a, filled conductors 42 and 52, and conductor layers 41 and 51 is formed.
  • the filled conductors 42 and 52 constituting the filled stack S are stacked on the same axis (Z axis) as the other filled conductors 12 constituting the filled stack S and the like.
  • step S ⁇ b> 16 of FIG. 8 an insulating layer and a metal foil are formed on both sides of the core substrate 10.
  • an insulating layer 60 a and a metal foil 1009 are laminated on the first surface side of the core substrate 10, and insulation is performed on the second surface side of the core substrate 10.
  • the layer 70a and the metal foil 1010 are laminated.
  • metal foils 1009 and 1010 are half-etched as necessary.
  • this laminate is heated and pressed in the Z direction.
  • the prepreg (insulating layers 60a and 70a) is cured and the members adhere to each other.
  • the laminate is integrated.
  • the pressing and heat treatment may be performed in a plurality of times.
  • heat processing and a press may be performed separately, it is more efficient to perform it simultaneously. You may perform the heat processing for integration separately after a heat press.
  • step S17 in FIG. 8 via holes are formed in the insulating layer on both sides of the core substrate 10, and through holes penetrating all the layers are formed.
  • a via hole 62a that penetrates the insulating layer 60a, a via hole 72a that penetrates the insulating layer 70a, and a through hole 102a that penetrates all layers are formed by, for example, a laser.
  • the via holes 62a and 72a for forming the filled stack S are formed on the same axis (Z axis) as the filled conductor 12 and the like constituting the filled stack S.
  • desmear or soft etch is performed as necessary.
  • the entire surface of the irradiated object is irradiated with laser light in a state where a light-shielding mask is provided.
  • the present invention is not limited to this, and the laser irradiation may be stopped in the non-irradiated portion without using the light shielding mask, and the laser beam may be irradiated only on the portion to be irradiated.
  • the via holes 62a and 72a and the through hole 102a can be formed by one scan.
  • the laser intensity is preferably adjusted by pulse control.
  • the number of shots (number of irradiations) is changed without changing the laser intensity per shot (one irradiation). That is, when the desired laser intensity cannot be obtained with one shot, the same irradiation position is irradiated with laser light again.
  • the via hole 12a (FIG. 9B) in the core part is formed by two shots, and the via holes 22a, 32a, 42a, 52a, 62a, 72a in the buildup part are formed by one shot. In the formation of the through hole 102a, the number of shots is further increased.
  • the time for changing the irradiation condition can be omitted, and it is considered that the throughput is improved.
  • the method is not limited to this, and the laser intensity adjustment method is arbitrary.
  • the irradiation conditions may be determined for each irradiation position, and the number of irradiations may be constant (for example, one shot per irradiation position).
  • the through hole 102a can be formed by irradiating laser light from only one side of the core substrate 10 or by irradiating laser light from both sides of the core substrate 10 simultaneously.
  • a through hole 102a is formed by irradiating the laser beam from the other side to penetrate the bottom. May be.
  • step S18 of FIG. 8 plating is performed.
  • the plating 1011 is formed.
  • the plating 1011 is formed, for example, by performing electroless plating first, and subsequently performing electroplating using the electroless plating film as a cathode, as in the process of FIG. 9C (see FIG. 22A described later).
  • the via holes 62a and 72a are filled with the plating 1011, and the plating 1011 is also formed on the wall surface of the through hole 102a.
  • filled conductors 62 and 72 and conformal conductor 102 are formed.
  • the filled conductors 62 and 72 constituting the filled stack S are stacked on the same axis (Z axis) as other filled conductors 12 constituting the filled stack S and the like.
  • the formation of the plating 1011 on the wall surface of the through hole 102a and the formation of the plating 1011 on the outermost via holes (via holes 62a and 72a) are performed simultaneously. For this reason, it is thought that reduction of the number of processes and by extension, cost reduction can be achieved.
  • step S19 of FIG. 8 the conductive layers on both sides are patterned by lithography, for example.
  • the conductor layer 61 is formed on the first surface of the insulating layer 60a
  • the conductor layer 71 is formed on the second surface of the insulating layer 70a.
  • the wiring board 100 is completed.
  • the wiring board 100 can be connected to other wiring boards or electronic components can be mounted on the wiring board 100 through the external connection terminals. (See FIG. 30 described later).
  • each conductor layer may be formed by a method of selectively plating only a pattern portion using a plating resist, that is, a so-called pattern plating method.
  • the filled conductors 12 constituting the filled stack S are stacked on the same axis (Z axis).
  • the filled conductors 12 and the like may be stacked while being shifted in the X direction or the Y direction.
  • a range R11 is an opening range on the first surface side of the via hole 12a
  • a range R12 is an opening range on the second surface side of the via hole 12a.
  • the lower layer side (first surface side) of the filled conductor 32 is used.
  • the other end (outer end) may be disposed within the range R12 outside the range R11.
  • one end (inner end) of the end surface 32c may be disposed within the range R11, and the other end (outer end) may be disposed outside the range R12.
  • FIG. 14B one end (inner end) of the end surface 32c may be disposed within the range R11, and the other end (outer end) may be disposed outside the range R12.
  • one end (inner end) of the end surface 32c may be disposed outside the range R11 and within the range R12, and the other end (outer end) may be disposed outside the range R12. .
  • the filled conductor 52 is stacked on the second surface side of the filled conductor 32, and when the filled conductor 72 is stacked on the second surface side of the filled conductor 52, the filled conductor 22 is formed on the first surface side of the filled conductor 12.
  • the filled conductors 42 are stacked on the first surface side of the filled conductor 22 or the filled conductor 62 is stacked on the first surface side of the filled conductor 42.
  • the filled conductors whose taper directions are reversed are stacked, for example, when the filled conductor 22 is stacked on the first surface side of the filled conductor 12, as shown in FIG.
  • One end (inner end) of the end surface 22c on the second surface side may be disposed within the range R11, and the other end (outer end) may be disposed within the range R12 outside the range R11.
  • one end (inner end) of the end face 22c may be arranged within the range R11, and the other end (outer end) may be arranged outside the range R12.
  • one end (inner end) of the end face 22c may be disposed outside the range R11 and within the range R12, and the other end (outer end) may be disposed outside the range R12. .
  • At least each filled conductor is stacked.
  • being stacked means that at least one end (inner end) of the lower layer side end face of the filled conductor is within an opening range on at least one side of a hole formed in the lower layer.
  • the positions of filled conductors 62 and 72 are shifted from the position of filled conductor 12 (connection conductor of core substrate 10) in substantially the same direction on both sides of core substrate 10. It is preferable.
  • the position of the filled conductor 62 on the first surface side and the position of the filled conductor 72 on the second surface side are both shifted from the position of the filled conductor 12 to the X2 side. That is, the position of the filled conductor 62 and the position of the filled conductor 72 are shifted in the same direction.
  • Such a structure can also be expected to have the effect of suppressing the occurrence of cracks around the core as described above.
  • the inner layer connection conductors in the build-up portion are arranged between the connection conductors of the core substrate 10 and the outer layer connection conductors on both sides of the core substrate 10.
  • the filled conductors 22 and 42 are connected to the filled conductor 12 (connection conductor of the core substrate 10) in the shift direction (X direction) of the filled conductor 62. It is arranged between the conductor 62 (outer layer connection conductor on the first surface side) (range R21).
  • the filled conductors 32 and 52 are connected to the filled conductor 12 (connection conductor of the core substrate 10) and the filled conductor 72 (second conductor) in the shift direction (X direction) of the filled conductor 72. (Range R22).
  • the filled conductors 42 and 52 are arranged outside the ranges R21 and R22 (see FIG. 16).
  • such an arrangement is not an essential configuration.
  • the shape of the via hole, through hole, or land cross section (XY plane) in each layer is arbitrary.
  • the shape of these surfaces may be a regular circle as shown in FIG. 18A in addition to a perfect circle, or may be another regular polygon such as a regular hexagon or a regular octagon.
  • the shape of the polygonal corner is arbitrary, and may be, for example, a right angle, an acute angle, an obtuse angle, or rounded. However, in order to prevent concentration of thermal stress, it is preferable that the corners are rounded.
  • the shape of the cross section may be an ellipse, a rectangle, a triangle, or the like. Furthermore, as shown in FIG. 18B or FIG. 18C, a shape in which a straight line is drawn radially from the center, such as a cross shape or a regular polygonal star shape (a shape in which a plurality of blades are arranged radially) is also effective as the shape of the cross section. It is.
  • the above shapes may be arbitrarily combined.
  • non-similar figures may be combined.
  • the cross-section of the connecting conductor and the cross-section of the land may be made into non-similar figures.
  • the cross section of the via holes 12a and 32a may be a regular polygonal star
  • the cross section of the lands 13 and 33 may be a perfect circle.
  • the protruding amounts d1 and d2 are not substantially constant in the circumferential direction of the via holes 12a and 32a, respectively. Therefore, for example, if the average value of the protrusion amount d1 is made smaller than the average value of the protrusion amount d2, it is considered that corner cracks around the core can be effectively reduced as described above.
  • the shape of the vertical cross-section of via holes and through holes in each layer is also arbitrary.
  • the shape of the via hole 12a and the filled conductor 12 in the core may be a cylinder.
  • the via holes 12a and 32a and the filled conductors 12 and 32 may have a drum shape.
  • the width of the narrow portion N located between the openings on the first surface and the second surface is smaller than the width of the openings on both sides thereof, so that it is considered that the plating fillability is improved.
  • the flatness of the surface is considered to increase.
  • the side surfaces of the filled conductors 12 and 32 become inclined surfaces, it is considered that the adhesive strength between them is improved.
  • the via holes 22a, 42a, 52a, 62a, 72a, and the through holes 102a may have a drum shape.
  • the diameter reduction angle ⁇ 1 of the via hole 12a of the core substrate 10 is set to be smaller than that of the via hole 32a of the buildup portion.
  • the shape of the via hole 12a in the core part and the shape of the via hole 22a in the build-up part may be a cylinder.
  • the shape of the through hole 102a or the like may be the above cylinder or hourglass shape.
  • the structure of the conductor layer in each layer is not limited to the above three-layer structure, and may be, for example, a two-layer structure of a metal foil and an electroless plating film or an electrolytic plating film.
  • the structure of the filled conductor in each layer is not limited to the two-layer structure of the electroless plating film and the electrolytic plating film, and may be a structure including only the electroless plating film or the electrolytic plating film, for example.
  • the structure of the conductor layer 11a and the like is formed on the insulating layer 2001 on the insulating layer 2001, such as the conductor layer 2004 shown in FIG. 22A, and the electroless plating film 2003a of copper, for example.
  • the filled conductor 22 and the like have a two-layer structure of an electroless plating film 2003a and an electrolytic plating 2003b as in the filled conductor 2005 shown in FIG. 22A.
  • the present invention is not limited to this, and the structure of the conductor layer 11a and the like may be a two-layer structure in which the electroless plating film 2003a is omitted, for example, a conductor layer 2004 shown in FIG. 22B.
  • the structure of the filled conductor 22 and the like may be a structure including only electrolytic plating 2003b.
  • the conformal conductor 102 (through-hole conductor) can also have the same structure. Note that omitting the electroless plating film 2003a and the like may cause a decrease in the adhesion of the conductor layer. Therefore, if necessary, a surface treatment for improving the adhesion may be performed on the insulating layer 2001 (insulating layer 10a). Etc.).
  • the filled conductor 12 is not limited to a via conductor.
  • the filled conductor 12 may be a through-hole conductor.
  • the filled conductor 12 and the conductor layers 11a and 11b on both sides of the insulating layer 10a are continuous at least partially (for example, a plating portion).
  • the filled conductor 12 is configured by filling a through hole 12c with plating.
  • Such a filled conductor 12 (through-hole conductor) can be formed by, for example, performing immersion plating after forming the through-hole 12c in the insulating layer 10a.
  • the drum-shaped through hole 12c is illustrated, but the shape of the through hole 12c is arbitrary.
  • the through hole 12c can be formed by irradiating laser light from only one side of the core substrate 10 or by irradiating laser light from both sides of the core substrate 10 simultaneously. Further, after forming a bottomed hole (non-through hole) by irradiating a laser beam from one side of the core substrate 10, a through hole 12c is formed by irradiating the laser beam from the other side and penetrating the bottom. May be.
  • the conductor layer 11a includes the land 14 of the filled conductor 12, and the conductor layer 21 includes the land 23 of the filled conductor 22.
  • the land 14 is formed on the insulating layer 10a (first surface side), and the land 23 is formed on the insulating layer 20a.
  • the land 14 includes a metal foil 14a (for example, a copper foil) and, for example, a copper plating film 14b formed on the metal foil 14a.
  • the land 23 includes a metal foil 23a (for example, a copper foil) and, for example, a copper plating film 23b formed on the metal foil 23a.
  • the thickness of each said conductor layer corresponds to the sum total of the thickness of metal foil, and the thickness of a plating film.
  • the metal foil 14a constituting the land 14 on the first surface side of the insulating layer 10a is preferably thicker than the metal foil 23a constituting the land 23 on the insulating layer 20a on the upper layer (first surface side). . According to such a structure, since the metal foil 14a of the core substrate 10 is thick, it is considered that the thermal stress around the core is relieved by the metal foil 14a as in the above embodiment. Further, as in the above embodiment, if the metal foils 13a and 33a on the second surface side have the same relationship, a synergistic effect can be expected.
  • the thickness T3 of the metal foil 14a is preferably 5 ⁇ m or more, for example, 7.5 ⁇ m.
  • the thickness T4 of the metal foil 23a is preferably 4.5 ⁇ m or less, for example, 4.5 ⁇ m.
  • the metal foils 14a and 23a having such dimensions can be formed using a thin copper foil, but can also be formed by adjusting the thickness by etching using a thick copper foil.
  • the plating film 14b constituting the land 14 is thinner than the plating film 23b constituting the land 23 on the insulating layer 20a (interlayer insulating layer on the core insulating layer).
  • the plating film 14b of the core substrate 10 is thin, in the manufacture of the core substrate 10, the plating time for obtaining a necessary conductor thickness is shortened. As a result, it is considered that the production efficiency of the core substrate 10 can be improved.
  • the plating films 13b and 33b on the second surface side have the same relationship, a synergistic effect can be expected.
  • the diameter of the through hole 12c of 10a is larger than the diameter reduction angle ⁇ 3 to the second surface side in the opening portion 12d on the first surface side.
  • the degree of taper of the through hole 12c of the core substrate 10 is gentler than the degree of taper of the via hole 22a in the build-up portion. Is expected to be eased.
  • the connection reliability between the filled conductor 12 of the core substrate 10 and the filled conductor 22 of the insulating layer 20a can be improved.
  • the diameter-reduction angles ⁇ 1 and ⁇ 2 on the second surface side have the same relationship as in the above embodiment, a synergistic effect can be expected.
  • the amount of protrusion (projection amount d3) of the metal foil 13a constituting the land 13 (land on the core insulating layer) inward from the edge of the through hole 12c is the insulating layer 20a (interlayer insulation on the core insulating layer).
  • the metal foil 23a constituting the land 23 on the layer) is smaller than the amount projecting inward from the edge of the via hole 22a (projection amount d4).
  • the amount of protrusion d3 of the metal foil 14a on the core substrate 10 is smaller than the amount of protrusion d4 of the metal foil 23a on the insulating layer 20a in the build-up portion, thereby effectively causing corner cracks around the core. Can be mitigated.
  • the protrusion amounts d1 and d2 on the second surface side have the same relationship, a synergistic effect can be expected.
  • FIG. 24 shows an example of dimensions for the example of FIG.
  • the diameter of the opening 12d on the first surface side and the opening 12b on the second surface side of the via hole 12a is, for example, 75 ⁇ m
  • the diameter of the opening 22b on the first surface side of the via hole 22a is, for example, 75 ⁇ m.
  • the diameter of the opening 32b on the second surface side of 32a is, for example, 75 ⁇ m.
  • the diameter reduction angles ⁇ 1 and ⁇ 3 are about 110 °, for example, and the diameter reduction angles ⁇ 2 and ⁇ 4 are about 120 °, for example.
  • the protruding amounts d1 and d3 are, for example, about 6.5 ⁇ m
  • the protruding amounts d2, d4 are, for example, about 22 ⁇ m.
  • a notch 102b penetrating the wiring board 100 in the Z direction (stacking direction) may be used instead of the through hole 102a.
  • the notch 102 b is formed on the side surface of the wiring board 100.
  • a conformal conductor 102 (see FIG. 1) is formed on the wall surface of the notch 102b.
  • a through hole 102a and a notch 102b may be used in combination.
  • the notch 102b can be formed by dividing (cutting) the through hole 102a along the line L10 after forming the through hole 102a.
  • the method is not limited to this, and the method of forming the notch 102b is arbitrary.
  • the number of filled stacks S is not limited to one and is arbitrary.
  • the wiring board 100 may have a plurality of (for example, two) filled stacks S.
  • the wiring board 100 may have an electronic component and be an electronic device.
  • an electronic component 3001 may be built in the wiring board 100.
  • two electronic components 3001 are incorporated, but the number of electronic components is arbitrary.
  • only one electronic component may be built in the wiring board 100.
  • the wiring board 100 incorporating the electronic component it is possible to enhance the functionality of the electronic device.
  • an electronic component 3002 may be mounted on the surface of the wiring board 100.
  • the electronic components 3002 are mounted on both sides of the wiring board 100, but the electronic components 3002 may be mounted only on one side of the wiring board 100.
  • the number of electronic components is arbitrary. For example, only one electronic component may be mounted on the wiring board 100.
  • the configuration of the wiring board 100 and the types, performances, dimensions, materials, shapes, number of layers, or arrangement of the components can be arbitrarily changed without departing from the spirit of the present invention. it can.
  • the number of layers of the wiring board 100 is arbitrary. For example, in order to achieve high functionality, for example, after the structure shown in FIG. 1 is completed, further lamination may be continued to form a multilayer wiring board.
  • each conductor layer is not limited to the above, and can be changed according to the application. For example, you may use metals other than copper as a material of a conductor layer.
  • the material of each insulating layer is also arbitrary.
  • the resin constituting the insulating layer is preferably a thermosetting resin or a thermoplastic resin.
  • the thermosetting resin for example, imide resin (polyimide), BT resin, allylated phenylene ether resin (A-PPE resin), aramid resin and the like can be used in addition to the above-described epoxy resin.
  • a thermoplastic resin liquid crystal polymer (LCP), PEEK resin, PTFE resin (fluorine resin) etc. can be used, for example.
  • each conductor layer and each insulating layer may be composed of a plurality of layers made of different materials.
  • the wiring board according to the present invention is suitable for a circuit board of an electronic device. Moreover, the method for manufacturing a wiring board according to the present invention is suitable for manufacturing a circuit board of an electronic device.

Landscapes

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Abstract

　配線板では、コア絶縁層（１０ａ）の少なくとも一側に、導体層（１１ｂ、３１）と層間絶縁層（３０ａ）とが交互に積層されている。コア絶縁層（１０ａ）及び層間絶縁層（３０ａ）は、それぞれ孔（１２ａ、３２ａ）にめっきが充填されてなる接続導体（１２、３２）を有する。コア絶縁層の接続導体（１２）及び層間絶縁層の接続導体（３２）は、積重される。コア絶縁層上及び層間絶縁層上には、それぞれ金属箔（１３ａ、３３ａ）と、金属箔上に形成されためっき（１３ｂ、３３ｂ）と、から構成される接続導体のランド（１３、３３）が形成される。コア絶縁層上のランドを構成する金属箔（１３ａ）は、少なくともコア絶縁層上の層間絶縁層上のランドを構成する金属箔（３３ａ）よりも厚い。

Description

配線板及びその製造方法
　本発明は、コア絶縁層の少なくとも一側に、導体層と層間絶縁層とが交互に積層された配線板及びその製造方法に関する。
　特許文献１には、スルーホールにめっきが充填されてなるスルーホール導体と、ビアホールにめっきが充填されてなるビア導体と、を有する配線板が開示されている。これらスルーホール導体とビア導体とは、直上（Ｚ方向）に積重されている。
特開２００１－２１０９５２号公報
　特許文献１に記載の配線板では、硬い導体（金属）が偏在し、落下衝撃等の外部から瞬時に加わる応力に対して脆くなると考えられる。
　本発明は、こうした実情に鑑みてなされたものであり、優れた電気特性を有する配線板を容易に製造することを目的とする。
　本発明の第１の観点に係る配線板は、コア絶縁層の少なくとも一側に、導体層と層間絶縁層とが交互に積層された配線板であって、前記コア絶縁層及び前記層間絶縁層は、それぞれ孔にめっきが充填されてなる接続導体を有し、前記コア絶縁層の前記接続導体及び前記層間絶縁層の前記接続導体は、積重され、前記コア絶縁層上及び前記層間絶縁層上には、それぞれ金属箔と、前記金属箔上に形成されためっきと、から構成される前記接続導体のランドが形成され、前記コア絶縁層上の前記ランドを構成する前記金属箔は、少なくとも前記コア絶縁層上の前記層間絶縁層上の前記ランドを構成する前記金属箔よりも厚い。
　本発明の第２の観点に係る配線板の製造方法は、コア絶縁層上に金属箔を形成することと、前記コア絶縁層に孔を形成することと、前記コア絶縁層の前記孔にめっきを充填することと、前記コア絶縁層の少なくとも一側に、層間絶縁層を形成することと、前記層間絶縁層上に、前記コア絶縁層上の前記金属箔よりも薄い金属箔を形成することと、前記コア絶縁層の前記孔と重なるように、前記層間絶縁層に孔を形成することと、前記層間絶縁層の前記孔にめっきを充填することと、を含む。
　本発明によれば、優れた電気特性を有する配線板を容易に製造することが可能になる。
本発明の実施形態に係る配線板の断面図である。 本発明の実施形態に係る配線板の平面図である。 フィルドスタックの一部を拡大して示す図である。 コア絶縁層上のランドを構成する金属箔とビアホールとの寸法の関係を示す図である。 コア絶縁層上の層間絶縁層上のランドを構成する金属箔とビアホールとの寸法の関係を示す図である。 ６層、８層、及び１０層の配線板にかかる応力について、シミュレーションをした結果を示すグラフである。 ６層、８層、及び１０層の配線板にかかる応力について、シミュレーションをした結果を示す図表である。 ８層品、１０層品の各層におけるクラック占有率について、シミュレーションをした結果を示す図表である。 本発明の実施形態に係る配線板の製造方法を示すフローチャートである。 コア基板を準備する第１の工程を説明するための図である。 図９Ａの工程の後の第２の工程を説明するための図である。 図９Ｂの工程の後の第３の工程を説明するための図である。 図９Ｃの工程の後の第４の工程を説明するための図である。 コア基板の両側に絶縁層及び金属箔を形成する工程を説明するための図である。 図１０Ａの工程の後、ビアホールを形成する工程を説明するための図である。 図１０Ｂの工程の後のめっき工程を説明するための図である。 図１０Ｃの工程の後のパターニング工程を説明するための図である。 図１０Ｄの工程の後、コア基板の両側にビルドアップする工程を説明するための図である。 図１１の工程の後、コア基板の両側に絶縁層及び金属箔を形成する工程を説明するための図である。 図１２の工程の後、ビアホール及びスルーホールを形成する工程を説明するための図である。 図１３Ａの工程の後のめっき工程を説明するための図である。 フィルドスタックにおけるコア基板のフィルド導体及びその第２面上に積重されるフィルド導体の位置関係の第１の別例を示す図である。 フィルドスタックにおけるコア基板のフィルド導体及びその第２面上に積重されるフィルド導体の位置関係の第２の別例を示す図である。 フィルドスタックにおけるコア基板のフィルド導体及びその第２面上に積重されるフィルド導体の位置関係の第３の別例を示す図である。 フィルドスタックにおけるコア基板のフィルド導体及びその第１面上に積重されるフィルド導体の位置関係の第１の別例を示す図である。 フィルドスタックにおけるコア基板のフィルド導体及びその第１面上に積重されるフィルド導体の位置関係の第２の別例を示す図である。 フィルドスタックにおけるコア基板のフィルド導体及びその第１面上に積重されるフィルド導体の位置関係の第３の別例を示す図である。 一側の外層の接続導体の位置と他側の外層の接続導体の位置とが、コア基板の接続導体の位置から略同一の方向にシフトされ、内層の接続導体が、コア基板の接続導体と外層の接続導体との間にない配線板の例を示す断面図である。 一側の外層の接続導体の位置と他側の外層の接続導体の位置とが、コア基板の接続導体の位置から略同一の方向にシフトされ、内層の接続導体が、コア基板の接続導体と外層の接続導体との間にある配線板の例を示す断面図である。 ビアホール及びスルーホールの横断面の形状の第１の別例を示す図である。 ビアホール及びスルーホールの横断面の形状の第２の別例を示す図である。 ビアホール及びスルーホールの横断面の形状の第３の別例を示す図である。 フィルドスタックを形成するためのビアホールについて、非相似の図形を組み合わせた例を示す図である。 コア絶縁層上のランドを構成する金属箔とビアホールとの寸法関係の別例を示す図である。 コア絶縁層上の層間絶縁層上のランドを構成する金属箔とビアホールとの寸法関係の別例を示す図である。 ビアホール及びスルーホールの縦断面の形状の別例を示す図である。 ビアホール及びスルーホールの縦断面の形状の別例を示す図である。 導体層及び接続導体の第１の構造を示す図である。 導体層及び接続導体の第２の構造を示す図である。 コア基板のフィルド導体がスルーホール導体である例を示す図である。 図２３の一部を拡大して示す図である。 スルーホールに代えて、切欠を用いた例を示す図である。 スルーホールと切欠とを併用した例を示す図である。 切欠の形成方法の一例を示す図である。 複数のフィルドスタックを有する配線板の一例を示す図である。 図２８Ａの断面図である。 電子部品を内蔵する配線板の一例を示す図である。 表面に電子部品が実装された配線板の一例を示す図である。
　以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向（又はコア基板の厚み方向）に相当する配線板の積層方向を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（配線板の主面に平行な方向）を指す。配線板の主面は、Ｘ－Ｙ平面となる。また、配線板の側面は、Ｘ－Ｚ平面又はＹ－Ｚ平面となる。
　フィルド導体又はその孔に関しては、Ｚ方向に直交する断面（Ｘ－Ｙ平面）を、横断面という。また、Ｚ方向に平行な断面（Ｘ－Ｚ平面又はＹ－Ｚ平面）を、縦断面という。
　フィルド導体に関しては、Ｚ方向に平行で、且つ、横断面の中心（円以外では各横断面の重心）を通る線を軸とする。すなわち、概ねＺ方向が、軸方向に相当する。
　本実施形態では、相反する法線方向を向いた２つの主面を、第１面（Ｚ１側の面）、第２面（Ｚ２側の面）という。すなわち、第１面の反対側の主面が第２面であり、第２面の反対側の主面が第１面である。積層方向において、コアに近い側を下層（又は内層側）、コアから遠い側を上層（又は外層側）という。
　回路等の配線（グランドも含む）として機能し得る導体パターンを含む層のほか、ベタパターンのみからなる層も、導体層という。また、絶縁層を貫通する孔内に形成される導体を、接続導体という。
　孔には、ビアホール及びスルーホールが含まれる。ビアホールとは、例えば絶縁層の一側に導体層（主に下層側の導体層）がある状態で穴開けを行うことによって形成され、絶縁層の他側からその導体層に至る孔をいう。ビアホール内に形成される導体（以下、ビア導体という）は、絶縁層の一側に導体層がある状態で形成されるため、ビア導体と絶縁層の少なくとも一側の導体層とは、非連続になり、両者の間には界面が形成される。一方、スルーホールとは、絶縁層の一側又は両側に導体層がある場合はその導体層も含めて絶縁層を貫通するように形成される孔をいう。スルーホール内に形成される導体（以下、スルーホール導体という）は、通常、めっき等により、絶縁層の両側の導体層と一緒に形成されるため、スルーホール導体と絶縁層の両側の導体層とは、少なくとも一部で連続している。
　孔内又は切欠内に形成される導体（ビア導体やスルーホール導体等）のうち、孔又は切欠の壁面（側面及び底面）に形成された導体膜をコンフォーマル導体といい、孔又は切欠に充填された導体をフィルド導体という。導体層には、上記導体パターンのほかに、接続導体のランドなどが含まれることもある。
　めっきとは、金属や樹脂などの表面に層状に導体（例えば金属）を析出させることと、析出した導体層（例えば金属層）をいう。めっきには、電解めっきや無電解めっき等の湿式めっきのほか、ＰＶＤ（Physical Vapor Deposition）やＣＶＤ（Chemical Vapor Deposition）等の乾式めっきも含まれる。
　孔又は柱体（突起）の「幅」は、特に指定がなければ、円の場合には直径を意味し、円以外の場合には２√（断面積／π）を意味する。孔又は柱体（突起）がテーパしている場合には、作用及び効果に鑑みて、対応箇所の値、平均値、又は最大値等のうち、最も適切な値を比較して、２以上の孔又は突起の「幅」の一致又は不一致（どちらが大きいか等）を判定することが望ましい。ただし、比較すべき値を明記している場合は、この限りでない。
　本実施形態の配線板１００は、プリント配線板である。配線板１００は、図１及び図２に示すように、コア基板１０と、絶縁層２０ａ、３０ａ、４０ａ、５０ａ、６０ａ、７０ａと、導体層２１、３１、４１、５１、６１、７１と、フィルド導体２２、３２、４２、５２、６２、７２と、を有する。すなわち、コア基板１０の第１面側には、３層の絶縁層２０ａ、４０ａ、６０ａと３層の導体層２１、４１、６１とが交互に積層されている。また、コア基板１０の第２面側には、３層の絶縁層３０ａ、５０ａ、７０ａと３層の導体層３１、５１、７１とが交互に積層されている。ここで、コア基板１０は、コア部に相当する。また、コア部よりも上層の絶縁層２０ａ～７０ａ等は、ビルドアップ部に相当する。
　コア基板１０は、絶縁層１０ａ（コア絶縁層）と、導体層１１ａ、１１ｂと、フィルド導体１２と、を有する。ここで、絶縁層１０ａの厚さは、例えば６０μｍである。導体層１１ａ、１１ｂの厚さについては、後述する。
　絶縁層１０ａには、絶縁層１０ａを貫通するビアホール１２ａが形成されている。フィルド導体１２は、ビアホール１２ａにめっきが充填されて構成される。フィルド導体１２は、接続導体に相当する。本実施形態では、フィルド導体１２がビア導体である。ビア導体はスルーホール導体よりも容易に形成できるため、こうした構造は、コスト低減等に有利である。ただしこれに限られず、フィルド導体１２は、スルーホール導体であってもよい（後述の図２３及び図２４参照）。
　絶縁層１０ａは、例えばエポキシ樹脂からなる。エポキシ樹脂は、例えば樹脂含浸処理により、ガラス繊維（例えばガラス布又はガラス不織布）やアラミド繊維（例えばアラミド不織布）等の補強材を含んでいることが好ましい。補強材は、主材料（本実施形態ではエポキシ樹脂）よりも熱膨張率の小さい材料である。ただしこれに限定されず、絶縁層１０ａの材料は任意である。
　導体層１１ａ、１１ｂは、例えば銅箔及び銅のめっきからなる。また、フィルド導体１２は、例えば銅のめっきからなる。フィルド導体１２の形状は、例えば絶縁層１０ａの第２面側から第１面側に向かって縮径されるようにテーパしたテーパ円柱（円錐台）であり、フィルド導体１２の横断面（Ｘ－Ｙ平面）の形状は例えば真円である。しかしこれに限定されず、フィルド導体１２の形状は任意である（後述の図１８Ａ～図２１Ｂ参照）。
　本実施形態では、導体層１１ａ、１１ｂが、金属箔と、無電解めっき膜と、電解めっき膜との３層構造を有する（後述の図２２Ａ参照）。しかし、導体層１１ａ、１１ｂの構造は、上記３層構造に限られず、例えば金属箔と、無電解めっき膜又は電解めっき膜との２層構造であってもよい（後述の図２２Ｂ参照）。
　コア基板１０の第１面側には絶縁層２０ａが積層され、コア基板１０の第２面側には絶縁層３０ａが積層される。そして、絶縁層２０ａの第１面上には導体層２１が形成され、絶縁層３０ａの第２面上には導体層３１が形成される。また、絶縁層２０ａの第１面側には絶縁層４０ａが積層され、絶縁層３０ａの第２面側には絶縁層５０ａが積層される。そして、絶縁層４０ａの第１面上には導体層４１が形成され、絶縁層５０ａの第２面上には導体層５１が形成される。さらに、絶縁層４０ａの第１面側には絶縁層６０ａが積層され、絶縁層５０ａの第２面側には絶縁層７０ａが積層される。そして、絶縁層６０ａの第１面上には導体層６１が形成され、絶縁層７０ａの第２面上には導体層７１が形成される。
　ここで、絶縁層２０ａ、３０ａ、４０ａ、５０ａの厚さは、例えば６０μｍである。また、絶縁層６０ａ、７０ａの厚さは、例えば５０μｍである。導体層２１、３１、４１、５１、６１、７１の厚さについては、後述する。
　導体層２１、３１、４１、５１、６１、７１は、例えば銅箔及び銅のめっきからなる。
　本実施形態では、導体層２１、３１、４１、５１、６１、７１が、金属箔と、無電解めっき膜と、電解めっき膜との３層構造を有する（後述の図２２Ａ参照）。しかし、導体層２１、３１、４１、５１、６１、７１の構造は、上記３層構造に限られず、例えば金属箔と、無電解めっき膜又は電解めっき膜との２層構造であってもよい（後述の図２２Ｂ参照）。
　絶縁層２０ａ、３０ａ、４０ａ、５０ａ、６０ａ、７０ａは、層間絶縁層に相当する。絶縁層２０ａ、３０ａ、４０ａ、５０ａ、６０ａ、７０ａは、それぞれ芯材を樹脂含浸してなる。芯材としては、例えばガラス繊維又はアラミド繊維等の無機材料を用いることができる。樹脂としては、例えばエポキシ樹脂、ポリエステル樹脂、ビスマレイミドトリアジン樹脂（ＢＴ樹脂）、イミド樹脂（ポリイミド）、フェノール樹脂、又はアリル化フェニレンエーテル樹脂（Ａ－ＰＰＥ樹脂）等を用いることができる。
　絶縁層２０ａ、３０ａ、４０ａ、５０ａ、６０ａ、７０ａは、それぞれビアホール２２ａ、３２ａ、４２ａ、５２ａ、６２ａ、７２ａにめっきが充填されてなるフィルド導体２２、３２、４２、５２、６２、７２（いずれもビア導体）を有する。フィルド導体２２、３２、４２、５２、６２、７２の各々は、接続導体に相当する。フィルド導体２２、３２、４２、５２、６２、７２は、例えば銅のめっきからなる。フィルド導体２２、４２、６２の形状は、例えば絶縁層１０ａの第１面側から第２面側に向かって縮径されるようにテーパしたテーパ円柱（円錐台）であり、フィルド導体２２、４２、６２の横断面（Ｘ－Ｙ平面）の形状は例えば真円である。また、フィルド導体３２、５２、７２の形状は、例えば絶縁層１０ａの第２面側から第１面側に向かって縮径されるようにテーパしたテーパ円柱（円錐台）であり、フィルド導体３２、５２、７２の横断面（Ｘ－Ｙ平面）の形状は例えば真円である。しかしこれに限定されず、フィルド導体２２等の形状は任意である（後述の図１８Ａ～図２１Ｂ参照）。
　配線板１００においては、コア部（コア基板１０）のフィルド導体１２、及びビルドアップ部のフィルド導体２２、３２、４２、５２、６２、７２は、例えば同軸（Ｚ軸）上に積重される。ただし、これらフィルド導体１２等が、同軸（Ｚ軸）上に積重されることは必須ではない（後述の図１４Ａ～図１５Ｃ参照）。
　上記積重されるフィルド導体１２等により、Ｚ方向に沿ってフィルドスタックＳが延設される。隣接するフィルド導体同士は密着（接触）し、互いに導通する。フィルドスタックＳは、配線板１００の両面の導体層、すなわち第１面上の導体層６１と第２面上の導体層７１とを相互に電気的に接続する。
　フィルドスタックＳは、全層のフィルド導体が積重された構造、いわゆるフルスタック構造になっている。このため、配線スペースの確保が容易になり、配線パターンの設計自由度が高くなる。また、Ｘ方向又はＹ方向の配線を省略できるため、層間接続における配線長の短縮を図ることができる。
　フィルドスタックＳの配置や数は、任意である。例えばフィルドスタックＳが複数あってもよい（後述の図２８Ａ及び図２８Ｂ参照）。
　配線板１００には、全層を貫通するスルーホール１０２ａが形成され、スルーホール１０２ａの壁面には、例えばめっきからなるコンフォーマル導体１０２（スルーホール導体）が形成されている。すなわち、スルーホール１０２ａは、配線板１００をＺ方向（積層方向）に貫通する。
　本実施形態では、コンフォーマル導体１０２が、導体層６１と導体層７１とを電気的に接続する。しかし、コンフォーマル導体１０２が配線板１００両面の導体層（導体層６１、７１）を相互に電気的に接続することは必須ではない。例えばコンフォーマル導体１０２は、配線板１００のグランドライン等と電気的に接続されていても、あるいは他の導体の全てと絶縁されて電気的に孤立していてもよい。
　本実施形態では、コンフォーマル導体１０２の構造が、例えば無電解めっき膜と、電解めっき膜との２層構造である。しかし、コンフォーマル導体１０２の構造は、これに限られず任意である。例えば無電解めっき膜のみ又は電解めっき膜のみからなるコンフォーマル導体１０２であってもよい。
　コンフォーマル導体１０２は、スルーホール１０２ａに導体が充填されるフィルド導体とは異なり、スルーホール１０２ａの壁面のみに導体を有するため、スルーホール１０２ａ内に空洞が形成され、配線板１００の歪みが緩和され易くなる。ただしこれに限定されず、コンフォーマル導体１０２に代えて、フィルド導体を用いてもよい。
　スルーホール１０２ａの形状は例えば円柱であり、スルーホール１０２ａの開口形状は例えば長円である。スルーホール１０２ａの開口形状が長円であることで、Ｘ－Ｙ平面における広い領域の強度を効果的に向上させることができると考えられる。
　スルーホール１０２ａは、例えば配線板１００の周縁部に配置される。ただし、スルーホール１０２ａの数や、開口形状、配置等は任意である。
　図３に、図１の一部、詳しくはコア基板１０のフィルド導体１２及びその第２面上に積重されるフィルド導体３２を拡大して示す。なお、図３には、コア基板１０の絶縁層１０ａ上のランド１３と、絶縁層３０ａ（層間絶縁層）上のランド３３との関係を図示しているが、他の層間絶縁層、すなわち絶縁層２０ａ、４０ａ、５０ａ、６０ａ、７０ａ上のランドとランド１３との関係も同様である。
　図３に示されるように、本実施形態では、導体層１１ｂにはフィルド導体１２のランド１３が含まれ、導体層３１にはフィルド導体３２のランド３３が含まれる。コア基板１０の導体層１１ａ及び１１ｂの厚さは、例えば１８μｍである。コア基板１０の両面に積層される導体層２１、３１、４１、５１の厚さは、例えば１８μｍである。さらに、最外層の導体層６１及び７１の厚さは、例えば２５μｍである。
　ランド１３は絶縁層１０ａ上（第２面側）に形成され、ランド３３は絶縁層３０ａ上に形成される。ランド１３は、金属箔１３ａ（例えば銅箔）と、金属箔１３ａ上に形成された例えば銅のめっき膜１３ｂと、からなる。また、ランド３３は、金属箔３３ａ（例えば銅箔）と、金属箔３３ａ上に形成された例えば銅のめっき膜３３ｂと、からなる。上記各導体層の厚さは、金属箔の厚さと、めっき膜の厚さとの合計に一致する。
　本実施形態の配線板１００では、ランド１３（コア絶縁層上のランド）を構成する金属箔１３ａが、絶縁層３０ａ（コア絶縁層上の層間絶縁層）上のランド３３を構成する金属箔３３ａよりも厚い。こうした構造によれば、コア基板１０の金属箔１３ａが厚いことで、コア周辺における熱応力が金属箔１３ａによって緩和されると考えられる（詳しくは後述）。
　金属箔１３ａの厚さＴ１は、５μｍ以上であることが好ましく、例えば７．５μｍである。金属箔３３ａの厚さＴ２は、４．５μｍ以下であることが好ましく、例えば４．５μｍである。このような寸法の金属箔１３ａ、３３ａは、薄い銅箔を用いても形成することができるが、厚い銅箔を用いてエッチングで厚さを調整することによっても、形成することができる。例えば出発材料である両面銅張積層板１０００（後述の図９Ａ参照）の金属箔１００１、１００２の厚さを５μｍ以上にすれば、フィルド導体１２を形成する工程（後述の図９Ｂ及び図９Ｃ参照）などにおいて、両面銅張積層板１０００のハンドリング性に優れると考えられる（詳しくは後述の製造工程の説明を参照）。
　一方、ランド１３（コア絶縁層上のランド）を構成するめっき膜１３ｂは、絶縁層３０ａ（コア絶縁層上の層間絶縁層）上のランド３３を構成するめっき膜３３ｂよりも薄い。こうした構造によれば、コア基板１０のめっき膜１３ｂが薄いことで、コア基板１０の製造において、必要な導体厚みを得るためのめっき時間が短くなる。その結果、コア基板１０の生産効率を向上させることができると考えられる。
　ビアホール１２ａの第２面側（拡径側）の開口部１２ｂにおける径は、例えば７５μｍであり、ビアホール３２ａの第２面側（拡径側）の開口部３２ｂにおける径は、例えば７５μｍである。
　絶縁層３０ａ（コア絶縁層上の層間絶縁層）のビアホール３２ａの第２面側（拡径側）の開口部３２ｂにおける第１面側（縮径側）への縮径角度θ２は、絶縁層１０ａのビアホール１２ａの第２面側（拡径側）の開口部１２ｂにおける第１面側（縮径側）への縮径角度θ１よりも大きい。こうした構造によれば、コア基板１０のビアホール１２ａのテーパ度合が、ビルドアップ部のビアホール３２ａのテーパ度合よりも緩やかであることで、応力の集中し易いコア周辺（詳しくは後述）において、ヒートサイクルによる熱応力が緩和されると考えられる。またその結果、コア基板１０のフィルド導体１２と絶縁層３０ａのフィルド導体３２との接続信頼性を高めることができると考えられる。
　縮径角度θ１は例えば約１１０°であり、縮径角度θ２は例えば約９５°である。また、縮径角度θ１と縮径角度θ２との差（θ１－θ２）は、例えば約１５°である。
　また、図４Ａ及び図４Ｂに示すように、ランド１３（コア絶縁層上のランド）を構成する金属箔１３ａがビアホール１２ａの縁から内側に向かって突出する量（突出量ｄ１）は、絶縁層３０ａ（コア絶縁層上の層間絶縁層）上のランド３３を構成する金属箔３３ａがビアホール３２ａの縁から内側に向かって突出する量（突出量ｄ２）よりも小さい。こうした構造によれば、コア基板１０での金属箔１３ａの突出量ｄ１が、ビルドアップ部の絶縁層３０ａでの金属箔３３ａの突出量ｄ２よりも小さいことで、応力の集中し易いコア周辺（詳しくは後述）でのコーナークラックを効果的に軽減することができると考えられる。
　突出量ｄ１は例えば約８．４μｍであり、突出量ｄ２は例えば約１３μｍである。また、突出量ｄ１と突出量ｄ２との差（ｄ２－ｄ１）は、例えば約４．６μｍである。本実施形態では、突出量ｄ１、ｄ２が、それぞれビアホール１２ａ、３２ａの周方向において略一定である。しかしこれに限られず、突出量ｄ１、ｄ２はビアホール１２ａ、３２ａの周方向において略一定でなくてもよい（後述の図２０Ａ及び図２０Ｂ参照）。
　以上説明したように、本実施形態の配線板１００では、フィルド導体１２（コア絶縁層のビア導体）と、フィルド導体３２（層間絶縁層のビア導体）とが積重される。コア基板１０の絶縁層１０ａ（コア絶縁層）上には、金属箔１３ａと、金属箔１３ａ上に形成されためっき膜１３ｂと、から構成されるランド１３が形成される。また、絶縁層３０ａ（コア絶縁層上の層間絶縁層）上には、金属箔３３ａと、金属箔３３ａ上に形成されためっき膜３３ｂと、から構成されるランド３３が形成される。そして、金属箔１３ａは、金属箔３３ａよりも厚い。
　ここで、金属箔（特に銅箔）は、めっき（特に銅めっき）よりも伸び易いと考えられ、また、ヒートサイクルによって重畳的に加わる熱応力は、コア（コア基板１０）に集中する（詳しくは後述）と考えられる。この点、本実施形態の配線板１００では、上記のようにコア基板１０の金属箔１３ａが厚いため、コア周辺における熱応力が金属箔１３ａによって緩和されると考えられる。その結果、配線板１００は、上記熱応力に対して強くなると推察される。
　なお、フィルド導体１２がスルーホール導体である場合には、絶縁層１０ａの第２面側のランド１３を構成する金属箔１３ａが、その上層（第２面側）の絶縁層３０ａ上の金属箔３３ａよりも厚いだけでなく、絶縁層１０ａの第１面側のランドを構成する金属箔を、その上層（第１面側）の絶縁層２０ａ上の金属箔よりも厚くしてもよい（後述の図２３及び図２４参照）。
　また、配線板１００の全層を貫通するスルーホール１０２ａの壁面に、コンフォーマル導体１０２（スルーホール導体）が形成されている。このコンフォーマル導体１０２により、Ｚ方向の応力に対して強くなると考えられる。
　上記構造は、配線板の層数（導体層の数）が多くなるほど有用であり、特にコア基板の両側に、それぞれ３層以上の導体層と３層以上の絶縁層とが交互に積層された８層（導体層の数）以上の配線板に適用することが有効である。以下、図５～図７を参照して、このことについて説明する。
　図５及び図６に、６層、８層、及び１０層の配線板（６層品、８層品、１０層品）にかかる応力（特にヒートサイクルによる熱応力）について、シミュレーションをした結果を示す。６層品、８層品、１０層品は、いずれもフルスタック構造を有するものである。図５中、線Ｌ１は、６層品に係るデータであり、線Ｌ２は、８層品に係るデータであり、線Ｌ３は、１０層品に係るデータである。
　図５及び図６に示されるように、６層品、８層品、及び１０層品のいずれにおいても、コアにかかる応力が最も大きく、コアから離れるほど応力は小さくなる。また、６層品、８層品、及び１０層品の各々にかかる応力を比較すると、１０層品における応力が最も大きく、次に８層品における応力が大きく、６層品における応力が最も小さい。このことから、層数が多くなるほど、配線板における応力は大きくなると推察される。
　図７に、８層品、１０層品の各層におけるクラック占有率について、シミュレーションをした結果を示す。
　図７に示されるように、クラックの大半は、コア（コア基板）に集中すると考えられる。これにより、コアにおける接続信頼性の低下が懸念される。
　また、図７に示されるように、１段目（コア基板上の絶縁層）にも、クラックは発生する。したがって、コア基板のビア導体を単に補強しただけでは、今度はその上（１段目）のビア導体にクラックの集中が起きることが懸念される。また上述のように、層数が多くなるほど配線板における応力は大きくなると考えられるため、コア周辺におけるクラックの発生は、配線板の層数が多くなるほど深刻になると考えられる。
　この点、本実施形態の配線板１００に係る上記構造によれば、上述のようにコア基板１０の金属箔１３ａが厚いことで、コア周辺における熱応力が金属箔１３ａによって緩和され、コア周辺におけるクラックの発生は抑制されると考えられる。
　また、コンフォーマル導体１０２（スルーホール導体）によれば、配線板１００の全層が平均的に補強されるため、コア基板１０を局部的に補強する場合に比べて、新たな応力集中部位を生じさせることは少ないと考えられる。このため、コア基板１０におけるクラックの発生だけでなく、コア基板１０の上層（絶縁層２０ａ～７０ａ）におけるクラックの発生も抑制されると考えられる。
　また、８層以上になるとクラックの発生率が特に高くなるため、上記構造は、８層以上の配線板に適用することが特に有効であると考えられる。なお、本実施形態の配線板１００は、８層（導体層１１ａ、１１ｂ、２１、３１、４１、５１、６１、７１）の配線板である。ただしこれに限定されず、９層以上の配線板（例えば１０層の配線板など）であってもよい。
　以上説明したように、本実施形態の配線板１００に係る上記構造によれば、高放熱性、低導通抵抗、及び高密度配線を有するプリント配線板が得られると考えられる。
　上記配線板１００は、例えば図８に示すような手順で製造される。
　ステップＳ１０では、コア基板１０が、準備される。
　図９Ａ～図９Ｄに、コア基板１０の製造方法を示す。
　まず、図９Ａに示すように、両面銅張積層板１０００（出発材料）を準備する。両面銅張積層板１０００は、絶縁層１０ａと、金属箔１００１及び１００２（例えば銅箔）と、を有する。絶縁層１０ａの第１面には金属箔１００１が形成され、絶縁層１０ａの第２面には金属箔１００２が形成される。絶縁層１０ａの材料は、前述したように、例えば補強材入りのエポキシ樹脂である。
　金属箔１００２は、後工程のパターニング（図９Ｄ）により、金属箔１３ａ（図３、図４Ａ）となる。本実施形態では、例えばエッチングで厚さを調整することなく、はじめから所定の厚さ（例えば７．５μｍ）の金属箔１００２を貼り付ける。ただしこれに限られず、金属箔１００２の形成方法は任意である。例えば比較的厚い（例えば１２μｍ）金属箔を絶縁層に貼り付けた後、その金属箔をハーフエッチングすることで、所定の厚さ（例えば７．５μｍ）の金属箔１００２を得てもよい。
　また、本実施形態では、出発材料である両面銅張積層板１０００の金属箔１００１及び１００２の厚さが５μｍ以上である。こうした寸法にすることで、両面銅張積層板１０００の強度が高まり、そのハンドリング性が向上すると考えられる。ただし、金属箔１００１及び１００２の厚さは、この範囲に限定されず、適宜変更してもよい。
　続けて、図９Ｂに示すように、例えばレーザにより、絶縁層１０ａにビアホール１２ａを形成する。ビアホール１２ａは、金属箔１００２及び絶縁層１０ａを貫通するが、金属箔１００１までは貫通しない。これにより、絶縁層１０ａの第２面側から金属箔１００１に至るビアホール１２ａが形成される。その後、必要に応じて、デスミアやソフトエッチをする。
　続けて、図９Ｃに示すように、例えば銅のパネルめっき（ビアホール１２ａへのめっき及び全面めっき）により、金属箔１００１の第１面上にめっき１００３を形成し、金属箔１００２の第２面上及びビアホール１２ａ内にめっき１００４を形成する。これにより、ビアホール１２ａには、めっき１００４が充填される。その結果、フィルド導体１２が形成される。めっき１００３、１００４は、例えば、まず無電解めっきを行い、続けて無電解めっき膜を陰極として電解めっきを行うことで、形成される（後述の図２２Ａ参照）。無電解めっきのめっき液としては、例えば還元剤等が添加された硫酸銅溶液などを用いることができる。また、電解めっきのめっき液としては、例えば硫酸銅溶液、ピロリン酸銅溶液、青（シアン）化銅溶液、又はホウフッ化銅溶液などを用いることができる。
　続けて、図９Ｄに示すように、例えばリソグラフィ技術により、絶縁層１０ａの両面の導体層をパターニングする。これにより、絶縁層１０ａの第１面上に導体層１１ａが形成され、絶縁層１０ａの第２面上に導体層１１ｂが形成される。その結果、コア基板１０が完成する。
　続けて、図８のステップＳ１１では、コア基板１０の両側に、絶縁層及び金属箔を形成する。
　具体的には、例えば図１０Ａに示すように、第１面側から、金属箔１００５（例えば銅箔）、絶縁層２０ａ、コア基板１０、絶縁層３０ａ、及び金属箔１００６（例えば銅箔）を順に配置する。これにより、積層体が形成される。この積層体では、コア基板１０が絶縁層２０ａ及び３０ａによって挟まれ、さらにこれらが、金属箔１００５及び金属箔１００６によって挟まれる。この段階では、絶縁層２０ａ及び３０ａは、プリプレグ（半硬化状態の接着シート）となっている。ただし、プリプレグに代えて、ＲＣＦ（Resin Coated copper Foil）などを用いることもできる。
　その後、金属箔１００５及び１００６をハーフエッチングする。
　金属箔１００６は、後工程のパターニング（図１０Ｄ）により、金属箔３３ａ（図３、図４Ｂ）となる。本実施形態では、後述のプレス前にハーフエッチングをすることにより、所定の厚さ（例えば４．５μｍ）の金属箔１００６を得る。ラミネート等で、はじめから所定の厚さの金属箔１００６を貼り付けてもよいが、薄い金属箔を絶縁層に貼り付けることは難しい。この点、本実施形態では、比較的厚い（例えば金属箔１００２と同一の厚さの７．５μｍ）金属箔を絶縁層に貼り付けた後、その金属箔を所定の厚さ（例えば４．５μｍ）にハーフエッチングするため、容易に良質の金属箔１００６が得られる。ただしこれに限られず、金属箔１００６の形成方法は任意である。例えばハーフエッチング工程を割愛して、ラミネート等で、はじめから所定の厚さ（例えば４．５μｍ）の金属箔１００６を貼り付けてもよい。また、後述のプレス後に上記ハーフエッチングを行ってもよい。
　続けて、上記積層体をＺ方向に加熱プレスする。すなわち、プレス及び加熱処理を同時に行う。プレス及び加熱により、プリプレグ（絶縁層２０ａ、３０ａ）は硬化し、部材同士は付着する。その結果、積層体は一体化する。なお、プレス及び加熱処理は、複数回に分けて行ってもよい。また、加熱処理とプレスとは別々に行ってもよいが、同時に行った方が効率は良い。加熱プレスの後、別途一体化のための加熱処理を行ってもよい。
　続けて、図８のステップＳ１２では、コア基板１０の両側において、絶縁層にビアホールを形成する。
　具体的には、例えば図１０Ｂに示すように、例えばレーザにより、絶縁層２０ａにビアホール２２ａを形成し、絶縁層３０ａにビアホール３２ａを形成する。フィルドスタックＳを形成するためのビアホール２２ａ及び３２ａは、フィルドスタックＳを構成するフィルド導体１２と同軸（Ｚ軸）上に形成する。なお、必要に応じて、穴開け（レーザ照射）の前に黒化処理を施すことが好ましい。また、穴開け後、必要に応じて、デスミアやソフトエッチをする。
　続けて、図８のステップＳ１３では、めっきをする。
　具体的には、図１０Ｃに示すように、例えば銅のパネルめっきにより、金属箔１００５の第１面上及びビアホール２２ａ内にめっき１００７を形成し、金属箔１００６の第２面上及びビアホール３２ａ内にめっき１００８を形成する。めっき１００７、１００８は、例えば図９Ｃの工程と同様、まず無電解めっきを行い、続けて無電解めっき膜を陰極として電解めっきを行うことで、形成される（後述の図２２Ａ参照）。これにより、ビアホール２２ａ、３２ａには、それぞれめっき１００７、１００８が充填される。その結果、フィルド導体２２及び３２が形成される。フィルドスタックＳを構成するフィルド導体２２及び３２は、フィルドスタックＳを構成する他のフィルド導体１２と同軸（Ｚ軸）上に積重される。
　続けて、図８のステップＳ１４では、導体層のパターニングをする。
　具体的には、図１０Ｄに示すように、例えばリソグラフィ技術により、両面の導体層をパターニングする。これにより、絶縁層２０ａの第１面上に導体層２１が形成され、絶縁層３０ａの第２面上に導体層３１が形成される。
　続けて、図８のステップＳ１５では、ステップＳ１１～Ｓ１４の工程を繰り返すことにより、図１１に示すように、絶縁層４０ａ及び５０ａ、ビアホール４２ａ及び５２ａ、フィルド導体４２及び５２、並びに導体層４１及び５１を形成する。フィルドスタックＳを構成するフィルド導体４２及び５２は、フィルドスタックＳを構成する他のフィルド導体１２等と同軸（Ｚ軸）上に積重される。
　続けて、図８のステップＳ１６では、コア基板１０の両側に、絶縁層及び金属箔を形成する。
　具体的には、例えば図１２に示すように、コア基板１０の第１面側に、絶縁層６０ａ及び金属箔１００９（例えば銅箔）を積層し、コア基板１０の第２面側に、絶縁層７０ａ及び金属箔１０１０（例えば銅箔）を積層する。
　その後、必要に応じて、金属箔１００９及び１０１０をハーフエッチングする。
　続けて、この積層体をＺ方向に加熱プレスする。これにより、プリプレグ（絶縁層６０ａ、７０ａ）は硬化し、部材同士は付着する。その結果、積層体は一体化する。なお、プレス及び加熱処理は、複数回に分けて行ってもよい。また、加熱処理とプレスとは別々に行ってもよいが、同時に行った方が効率は良い。加熱プレスの後、別途一体化のための加熱処理を行ってもよい。
　続けて、図８のステップＳ１７では、コア基板１０の両側において絶縁層にビアホールを形成するとともに、全層を貫通するスルーホールを形成する。
　具体的には、図１３Ａに示すように、例えばレーザにより、絶縁層６０ａを貫通するビアホール６２ａ、絶縁層７０ａを貫通するビアホール７２ａ、及び全層を貫通するスルーホール１０２ａを形成する。フィルドスタックＳを形成するためのビアホール６２ａ及び７２ａは、フィルドスタックＳを構成するフィルド導体１２等と同軸（Ｚ軸）上に形成する。なお、必要に応じて、穴開け（レーザ照射）の前に黒化処理を施すことが好ましい。また、穴開け後、必要に応じて、デスミアやソフトエッチをする。
　レーザの照射においては、例えば遮光マスクを設けた状態で被照射体の全面にレーザ光を照射する。ただしこれに限られず、遮光マスクを用いずに、非照射部分においてはレーザ照射を止めて、照射すべき部位のみにレーザ光を照射するようにしてもよい。また、レーザ光の走査中において、ビアホール６２ａ及び７２ａを形成する部位よりも、スルーホール１０２ａを形成する部位に照射するレーザ光の強度（光量）を強めることで、ビアホール６２ａ及び７２ａ、並びにスルーホール１０２ａを、１回の走査で形成することができる。この際、レーザ強度（光量）の調整は、パルス制御で行うことが好ましい。具体的には、例えばレーザ強度を変更する場合には、１ショット（１回の照射）あたりのレーザ強度は変えずに、ショット数（照射回数）を変更するようにする。すなわち、１ショットでは所望のレーザ強度が得られない場合には、同じ照射位置に、再度レーザ光を照射する。例えば、コア部のビアホール１２ａ（図９Ｂ）は２ショットで形成し、ビルドアップ部のビアホール２２ａ、３２ａ、４２ａ、５２ａ、６２ａ、７２ａは１ショットで形成する。そして、スルーホール１０２ａの形成では、さらにショット数を増やす。こうした制御方法によれば、照射条件を変える時間を省略できるため、スループットが向上すると考えられる。ただしこれに限られず、レーザ強度の調整方法は任意である。例えば照射位置ごとに照射条件を決め、照射回数を一定（例えば１つの照射位置につき１ショット）にしてもよい。スルーホール１０２ａは、コア基板１０の一側のみからレーザ光を照射することによっても、あるいはコア基板１０の両側から同時にレーザ光を照射することによっても、形成することができる。さらに、コア基板１０の一側からレーザ光を照射して有底孔（非貫通孔）を形成した後、他側からレーザ光を照射してその底部を貫通させることにより、スルーホール１０２ａを形成してもよい。
　続けて、図８のステップＳ１８では、めっきをする。
　具体的には、図１３Ｂに示すように、例えば銅のパネルめっきにより、金属箔１００９の第１面上、ビアホール６２ａ内、金属箔１０１０の第２面上、ビアホール７２ａ内、及びスルーホール１０２ａ内に、めっき１０１１を形成する。めっき１０１１は、例えば図９Ｃの工程と同様、まず無電解めっきを行い、続けて無電解めっき膜を陰極として電解めっきを行うことで、形成される（後述の図２２Ａ参照）。これにより、ビアホール６２ａ、７２ａには、それぞれめっき１０１１が充填され、スルーホール１０２ａの壁面にも、めっき１０１１が形成される。その結果、フィルド導体６２及び７２、並びにコンフォーマル導体１０２が形成される。フィルドスタックＳを構成するフィルド導体６２及び７２は、フィルドスタックＳを構成する他のフィルド導体１２等と同軸（Ｚ軸）上に積重される。
　本実施形態では、スルーホール１０２ａの壁面へのめっき１０１１の形成と、最外層のビアホール（ビアホール６２ａ及び７２ａ）へのめっき１０１１の形成とが、同時に行われる。このため、工程数の削減、ひいてはコスト削減が図られると考えられる。
　続けて、図８のステップＳ１９では、例えばリソグラフィ技術により、両面の導体層をパターニングする。これにより、先の図１に示したように、絶縁層６０ａの第１面上に導体層６１が形成され、絶縁層７０ａの第２面上に導体層７１が形成される。その結果、配線板１００が完成する。その後、例えば最外層に外部接続端子を形成することで、その外部接続端子を通じて、配線板１００を他の配線板と接続したり、配線板１００に電子部品を実装したりすることが可能になる（後述の図３０参照）。
　なお、導体パターンの形成方法は任意である。例えばめっきレジストを用いてパターン部のみに選択的にめっきする手法、いわゆるパターンめっき法により、各導体層を形成してもよい。
　以上、本発明の実施形態に係る配線板及びその製造方法について説明したが、本発明は、上記実施形態に限定されるものではない。
　フィルドスタックＳを構成するフィルド導体１２等が、同軸（Ｚ軸）上に積重されることは必須ではない。例えば図１４Ａ～図１５Ｃに示すように、フィルド導体１２等は、Ｘ方向又はＹ方向にずれて、積重されてもよい。各図中、範囲Ｒ１１は、ビアホール１２ａの第１面側の開口範囲であり、範囲Ｒ１２は、ビアホール１２ａの第２面側の開口範囲である。
　同じテーパ方向のフィルド導体を積重するとき、例えばフィルド導体１２の第２面側にフィルド導体３２を積重するときは、図１４Ａに示すように、フィルド導体３２の下層側（第１面側）の端面３２ｃの一端（内側端）が範囲Ｒ１１内に配置され、他端（外側端）が範囲Ｒ１１の外で範囲Ｒ１２内に配置されるようにしてもよい。あるいは、図１４Ｂに示すように、端面３２ｃの一端（内側端）が範囲Ｒ１１内に配置され、他端（外側端）が範囲Ｒ１２の外に配置されるようにしてもよい。あるいは、図１４Ｃに示すように、端面３２ｃの一端（内側端）が範囲Ｒ１１の外で範囲Ｒ１２内に配置され、他端（外側端）が範囲Ｒ１２の外に配置されるようにしてもよい。なお、フィルド導体３２の第２面側にフィルド導体５２を積重するとき、フィルド導体５２の第２面側にフィルド導体７２を積重するとき、フィルド導体１２の第１面側にフィルド導体２２を積重するとき、フィルド導体２２の第１面側にフィルド導体４２を積重するとき、又はフィルド導体４２の第１面側にフィルド導体６２を積重するときについても、同様である。
　また、テーパ方向が逆のフィルド導体を積重するとき、例えばフィルド導体１２の第１面側にフィルド導体２２を積重するときは、図１５Ａに示すように、フィルド導体２２の下層側（第２面側）の端面２２ｃの一端（内側端）が範囲Ｒ１１内に配置され、他端（外側端）が範囲Ｒ１１の外で範囲Ｒ１２内に配置されるようにしてもよい。あるいは、図１５Ｂに示すように、端面２２ｃの一端（内側端）が範囲Ｒ１１内に配置され、他端（外側端）が範囲Ｒ１２の外に配置されるようにしてもよい。あるいは、図１５Ｃに示すように、端面２２ｃの一端（内側端）が範囲Ｒ１１の外で範囲Ｒ１２内に配置され、他端（外側端）が範囲Ｒ１２の外に配置されるようにしてもよい。
　要は、少なくとも各フィルド導体が積重されていれば足りる。ここで、積重されているとは、フィルド導体の下層側端面の少なくとも一端（内側端）が、その下層に形成された孔の少なくとも一側の開口範囲内にあることをいう。
　図１６に示すように、フィルド導体６２、７２（外層の接続導体）の位置が、フィルド導体１２（コア基板１０の接続導体）の位置から、コア基板１０の両側で略同一の方向にシフトされていることが好ましい。図１６に示す例では、第１面側のフィルド導体６２の位置も、第２面側のフィルド導体７２の位置も、フィルド導体１２の位置からＸ２側にシフトされている。すなわち、フィルド導体６２の位置とフィルド導体７２の位置とは、同一の方向にシフトされている。こうした構造によっても、前述したような、コア周辺におけるクラック発生抑制などの効果が期待できると考えられる。
　さらに、こうした構造においては、図１７に示すように、ビルドアップ部における内層の接続導体が、コア基板１０の両側において、それぞれコア基板１０の接続導体と外層の接続導体との間に配置されていることが好ましい。図１７の例においては、フィルド導体２２、４２（第１面側の内層の接続導体）が、フィルド導体６２のシフト方向（Ｘ方向）において、フィルド導体１２（コア基板１０の接続導体）とフィルド導体６２（第１面側の外層の接続導体）との間（範囲Ｒ２１）に配置されている。さらに、フィルド導体３２、５２（第２面側の内層の接続導体）が、フィルド導体７２のシフト方向（Ｘ方向）において、フィルド導体１２（コア基板１０の接続導体）とフィルド導体７２（第２面側の外層の接続導体）との間（範囲Ｒ２２）に配置されている。このような配置にすれば、フィルド導体４２、５２が範囲Ｒ２１、Ｒ２２の外に配置される場合（図１６参照）に比べて、コア周辺におけるクラック発生抑制などの効果が高まると考えられる。ただし、こうした配置は必須の構成ではない。
　各層におけるビアホール、スルーホール、又はランドの横断面（Ｘ－Ｙ平面）の形状は任意である。
　例えばこれらの面の形状は、真円のほか、例えば図１８Ａに示すように正四角形であってもよく、また、正六角形や正八角形等の他の正多角形であってもよい。なお、多角形の角の形状は任意であり、例えば直角でも、鋭角でも、鈍角でも、丸みを帯びていてもよい。ただし、熱応力の集中を防止する上では、角が丸みを帯びていた方が好ましい。
　また、上記横断面の形状は、楕円であってもよく、長方形や三角形等であってもよい。さらに、図１８Ｂ又は図１８Ｃに示すように、十字形又は正多角星形など、中心から放射状に直線を引いた形（複数の羽根を放射状に配置した形）も、上記横断面の形状として有効である。
　フィルドスタックＳを形成するためのビアホール１２ａ等の形状として、上記形状を任意に組み合わせて採用してもよい。例えば図１９に示すように、非相似の図形を組み合わせてもよい。
　また、接続導体の横断面とそのランドの横断面とを、互いに非相似の図形にしてもよい。例えば図２０Ａ、図２０Ｂに示すように、ビアホール１２ａ、３２ａの横断面が正多角星形であり、ランド１３、３３（金属箔１３ａ、３３ａ）の横断面が真円であってもよい。この場合、突出量ｄ１、ｄ２が、それぞれビアホール１２ａ、３２ａの周方向において略一定ではなくなる。そこで、例えば突出量ｄ１の平均値を突出量ｄ２の平均値よりも小さくすれば、前述のように、コア周辺でのコーナークラックを効果的に軽減することができると考えられる。
　各層におけるビアホールやスルーホールの縦断面の形状も任意である。
　例えば図２１Ａに示すように、コア部のビアホール１２ａ及びフィルド導体１２の形状を円柱にしてもよい。
　さらに、図２１Ｂに示すように、ビアホール１２ａ、３２ａ及びフィルド導体１２、３２の形状を鼓形にしてもよい。この形状では、第１面及び第２面における開口部の間に位置する幅狭部Ｎの幅がその両側の開口部の幅よりも小さいため、めっきのフィルド性が向上すると考えられる。またその結果、表面の平坦性が高まると考えられる。また、フィルド導体１２、３２の側面が斜面になるため、両者の接着強度が向上すると考えられる。なお、ビアホール２２ａ、４２ａ、５２ａ、６２ａ、７２ａ、及びスルーホール１０２ａの形状を鼓形にしてもよい。
　前述のように、コア基板１０のフィルド導体１２と絶縁層３０ａのフィルド導体３２との接続信頼性を高める上では、コア基板１０のビアホール１２ａの縮径角度θ１が、ビルドアップ部のビアホール３２ａの縮径角度θ２よりも小さいことが好ましいが、これは必須の構造ではない。例えばコア部のビアホール１２ａの形状及びビルドアップ部のビアホール２２ａ等の形状を、いずれも円柱にしてもよい。その他、スルーホール１０２ａ等の形状に、上記円柱や鼓形を採用してもよい。
　各層における導体層の構造は、上記３層構造に限られず、例えば金属箔と、無電解めっき膜又は電解めっき膜との２層構造であってもよい。また、各層におけるフィルド導体の構造は、無電解めっき膜と電解めっき膜との２層構造に限られず、例えば無電解めっき膜又は電解めっき膜のみからなる構造であってもよい。
　例えば上記実施形態では、導体層１１ａ等の構造を、図２２Ａに示す導体層２００４のように、絶縁層２００１上に、金属箔２００２（例えば銅箔）と、例えば銅の無電解めっき膜２００３ａと、例えば銅の電解めっき２００３ｂとが、この順に積層された３層構造とした。また、フィルド導体２２等の構造を、図２２Ａに示すフィルド導体２００５のように、無電解めっき膜２００３ａと、電解めっき２００３ｂと、の２層構造とした。
　しかしこれに限られず、上記導体層１１ａ等の構造は、例えば図２２Ｂに示す導体層２００４のように、無電解めっき膜２００３ａを割愛した２層構造であってもよい。また、上記フィルド導体２２等の構造は、電解めっき２００３ｂのみからなる構造であってもよい。
　図２２Ａ及び図２２Ｂには、ビア導体を図示したが、コンフォーマル導体１０２（スルーホール導体）についても、同様の構造を採用することができる。なお、無電解めっき膜２００３ａ等を割愛することで、導体層の密着性が低下することが懸念されるため、必要に応じて、密着性を高めるための表面処理を絶縁層２００１（絶縁層１０ａ等）に施すことが好ましい。
　フィルド導体１２は、ビア導体に限られない。例えば図２３及び図２４（図２３の部分拡大図）に示すように、フィルド導体１２は、スルーホール導体であってもよい。この場合、フィルド導体１２と絶縁層１０ａの両側の導体層１１ａ、１１ｂとが、少なくとも一部（例えばめっき部分）で連続する。図２４の例では、フィルド導体１２が、スルーホール１２ｃにめっきが充填されて構成される。このようなフィルド導体１２（スルーホール導体）は、例えば絶縁層１０ａにスルーホール１２ｃを形成した後、浸漬めっきを行うことで、形成することができる。図２４の例では、鼓形状のスルーホール１２ｃを例示しているが、スルーホール１２ｃの形状は任意である。スルーホール１２ｃは、コア基板１０の一側のみからレーザ光を照射することによっても、あるいはコア基板１０の両側から同時にレーザ光を照射することによっても、形成することができる。さらに、コア基板１０の一側からレーザ光を照射して有底孔（非貫通孔）を形成した後、他側からレーザ光を照射してその底部を貫通させることにより、スルーホール１２ｃを形成してもよい。
　図２４の例では、導体層１１ａにはフィルド導体１２のランド１４が含まれ、導体層２１にはフィルド導体２２のランド２３が含まれる。ランド１４は絶縁層１０ａ上（第１面側）に形成され、ランド２３は絶縁層２０ａ上に形成される。ランド１４は、金属箔１４ａ（例えば銅箔）と、金属箔１４ａ上に形成された例えば銅のめっき膜１４ｂと、からなる。ランド２３は、金属箔２３ａ（例えば銅箔）と、金属箔２３ａ上に形成された例えば銅のめっき膜２３ｂと、からなる。上記各導体層の厚さは、金属箔の厚さと、めっき膜の厚さとの合計に一致する。
　ここで、絶縁層１０ａの第１面側のランド１４を構成する金属箔１４ａは、その上層（第１面側）の絶縁層２０ａ上のランド２３を構成する金属箔２３ａよりも厚いことが好ましい。こうした構造によれば、コア基板１０の金属箔１４ａが厚いことで、上記実施形態と同様、コア周辺における熱応力が金属箔１４ａによって緩和されると考えられる。さらに、上記実施形態のように、第２面側の金属箔１３ａ及び３３ａも、同様の関係にすれば、相乗的な効果が期待できる。
　金属箔１４ａの厚さＴ３は、５μｍ以上であることが好ましく、例えば７．５μｍである。金属箔２３ａの厚さＴ４は、４．５μｍ以下であることが好ましく、例えば４．５μｍである。このような寸法の金属箔１４ａ、２３ａは、薄い銅箔を用いても形成することができるが、厚い銅箔を用いてエッチングで厚みを調整することによっても、形成することができる。
　一方、ランド１４（コア絶縁層上のランド）を構成するめっき膜１４ｂは、絶縁層２０ａ（コア絶縁層上の層間絶縁層）上のランド２３を構成するめっき膜２３ｂよりも薄い。こうした構造によれば、コア基板１０のめっき膜１４ｂが薄いことで、コア基板１０の製造において、必要な導体厚みを得るためのめっき時間が短くなる。その結果、コア基板１０の生産効率を向上させることができると考えられる。さらに、上記実施形態のように、第２面側のめっき膜１３ｂ及び３３ｂも、同様の関係にすれば、相乗的な効果が期待できる。
　絶縁層２０ａ（コア絶縁層上の層間絶縁層）のビアホール２２ａの第１面側（拡径側）の開口部２２ｂにおける第２面側（縮径側）への縮径角度θ４は、絶縁層１０ａのスルーホール１２ｃの第１面側の開口部１２ｄにおける第２面側への縮径角度θ３よりも大きい。こうした構造によれば、コア基板１０のスルーホール１２ｃのテーパ度合が、ビルドアップ部のビアホール２２ａのテーパ度合よりも緩やかであることで、上記実施形態と同様、コア周辺において、ヒートサイクルによる熱応力が緩和されると考えられる。またその結果、コア基板１０のフィルド導体１２と絶縁層２０ａのフィルド導体２２との接続信頼性を高めることができると考えられる。さらに、上記実施形態のように、第２面側の縮径角度θ１及びθ２も、同様の関係にすれば、相乗的な効果が期待できる。
　また、ランド１３（コア絶縁層上のランド）を構成する金属箔１３ａがスルーホール１２ｃの縁から内側に向かって突出する量（突出量ｄ３）は、絶縁層２０ａ（コア絶縁層上の層間絶縁層）上のランド２３を構成する金属箔２３ａがビアホール２２ａの縁から内側に向かって突出する量（突出量ｄ４）よりも小さい。こうした構造によれば、コア基板１０での金属箔１４ａの突出量ｄ３が、ビルドアップ部の絶縁層２０ａでの金属箔２３ａの突出量ｄ４よりも小さいことで、コア周辺でのコーナークラックを効果的に軽減することができると考えられる。さらに、上記実施形態のように、第２面側の突出量ｄ１及びｄ２も、同様の関係にすれば、相乗的な効果が期待できる。
　図２４の例について、寸法の一例を示す。ビアホール１２ａの第１面側の開口部１２ｄ及び第２面側の開口部１２ｂにおける径は、例えば７５μｍであり、ビアホール２２ａの第１面側の開口部２２ｂにおける径は、例えば７５μｍであり、ビアホール３２ａの第２面側の開口部３２ｂにおける径は、例えば７５μｍである。縮径角度θ１、θ３は例えば約１１０°であり、縮径角度θ２、θ４は例えば約１２０°である。突出量ｄ１、ｄ３は例えば約６．５μｍであり、突出量ｄ２、ｄ４は例えば約２２μｍである。
　図２５（図２に対応する図）に示すように、スルーホール１０２ａに代えて、配線板１００をＺ方向（積層方向）に貫通する切欠１０２ｂを用いてもよい。切欠１０２ｂは、配線板１００の側面に形成される。切欠１０２ｂの壁面には、コンフォーマル導体１０２（図１参照）が形成される。また、図２６に示すように、スルーホール１０２ａと切欠１０２ｂとを併用してもよい。切欠１０２ｂは、例えば図２７に示すように、スルーホール１０２ａを形成した後、線Ｌ１０で、スルーホール１０２ａを分割（切断）することによって形成することができる。ただしこれに限られず、切欠１０２ｂの形成方法は任意である。
　フィルドスタックＳの数は１つに限られず任意である。例えば図２８Ａ及び図２８Ｂ（図２８Ａの断面図）に示すように、配線板１００は、複数（例えば２つ）のフィルドスタックＳを有していてもよい。
　配線板１００が、電子部品を有し、電子デバイスとなっていてもよい。
　例えば図２９に示すように、配線板１００に電子部品３００１が内蔵されていてもよい。図２９の例では２つの電子部品３００１が内蔵されているが、電子部品の数は任意である。例えば１つの電子部品のみが配線板１００に内蔵されていてもよい。電子部品を内蔵する配線板１００によれば、電子デバイスの高機能化が可能になる。
　また、例えば図３０に示すように、配線板１００の表面に電子部品３００２が実装されていてもよい。図３０の例では配線板１００の両面に電子部品３００２が実装されているが、配線板１００の片面のみに電子部品３００２が実装されてもよい。また、電子部品の数は任意である。例えば１つの電子部品のみが配線板１００に実装されていてもよい。
　その他の点についても、配線板１００の構成、及びその構成要素の種類、性能、寸法、材質、形状、層数、又は配置等は、本発明の趣旨を逸脱しない範囲において任意に変更することができる。
　配線板１００の層数は任意である。例えば高機能化等を図るべく、例えば図１に示した構造が完成した後、さらに積層を続けて、より多層の配線板としてもよい。
　各導体層の材料は、上記のものに限定されず、用途等に応じて変更可能である。例えば導体層の材料として、銅以外の金属を用いてもよい。また、各絶縁層の材料も任意である。ただし、絶縁層を構成する樹脂としては、熱硬化性樹脂又は熱可塑性樹脂が好ましい。熱硬化性樹脂としては、前述のエポキシ樹脂のほか、例えばイミド樹脂（ポリイミド）、ＢＴ樹脂、アリル化フェニレンエーテル樹脂（Ａ－ＰＰＥ樹脂）、アラミド樹脂などを用いることができる。また、熱可塑性樹脂としては、例えば液晶ポリマー（ＬＣＰ）、ＰＥＥＫ樹脂、ＰＴＦＥ樹脂（フッ素樹脂）などを用いることができる。これらの材料は、例えば絶縁性、誘電特性、耐熱性、又は機械的特性等の観点から、必要性に応じて選ぶことが望ましい。また、上記樹脂には、添加剤として、硬化剤、安定剤、フィラーなどを含有させることができる。また、各導体層及び各絶縁層は、異種材料からなる複数の層から構成されていてもよい。
　上記実施形態の工程は、図８のフローチャートに示した順序や内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、必要ない工程を割愛してもよい。
　上記実施形態や変形例等は、任意に組み合わせることができる。
　以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
　本発明に係る配線板は、電子機器の回路基板に適している。また、本発明に係る配線板の製造方法は、電子機器の回路基板の製造に適している。
　１０　コア基板
　１０ａ　絶縁層
　１１ａ、１１ｂ　導体層
　１２　フィルド導体（接続導体）
　１２ａ　ビアホール
　１２ｂ　開口部
　１２ｃ　スルーホール
　１２ｄ　開口部
　１３　ランド
　１３ａ　金属箔
　１３ｂ　めっき膜
　１４　ランド
　１４ａ　金属箔
　１４ｂ　めっき膜
　２０ａ、３０ａ、４０ａ、５０ａ、６０ａ、７０ａ　絶縁層
　２１、３１、４１、５１、６１、７１　導体層
　２２、３２、４２、５２、６２、７２　フィルド導体（接続導体）
　２２ａ、３２ａ、４２ａ、５２ａ、６２ａ、７２ａ　ビアホール
　２２ｂ、３２ｂ　開口部
　２２ｃ、３２ｃ　端面
　２３、３３　ランド
　２３ａ、３３ａ　金属箔
　２３ｂ、３３ｂ　めっき膜
　１００　配線板
　１０２　コンフォーマル導体
　１０２ａ　スルーホール
　１０２ｂ　切欠
　１０００　両面銅張積層板
　１００１、１００２、１００５、１００６　金属箔
　１００３、１００４、１００７、１００８、１０１１　めっき
　１００９、１０１０　金属箔
　２００１　絶縁層
　２００２　金属箔
　２００３ａ　無電解めっき膜
　２００３ｂ　電解めっき
　２００４　導体層
　２００５　フィルド導体
　３００１、３００２　電子部品
　Ｓ　フィルドスタック

Claims (10)

  1. 　コア絶縁層の少なくとも一側に、導体層と層間絶縁層とが交互に積層された配線板であって、
    　前記コア絶縁層及び前記層間絶縁層は、それぞれ孔にめっきが充填されてなる接続導体を有し、
    　前記コア絶縁層の前記接続導体及び前記層間絶縁層の前記接続導体は、積重され、
    　前記コア絶縁層上及び前記層間絶縁層上には、それぞれ金属箔と、前記金属箔上に形成されためっきと、から構成される前記接続導体のランドが形成され、
    　前記コア絶縁層上の前記ランドを構成する前記金属箔は、少なくとも前記コア絶縁層上の前記層間絶縁層上の前記ランドを構成する前記金属箔よりも厚い、
    　ことを特徴とする配線板。
  2. 　前記コア絶縁層上の前記ランドを構成する前記金属箔の厚さは、５μｍ以上である、
    　ことを特徴とする請求項１に記載の配線板。
  3. 　前記コア絶縁層の前記孔、及び、前記コア絶縁層上の前記層間絶縁層の前記孔は、前記コア絶縁層の前記一側から他側に向かって縮径され、
    　前記コア絶縁層上の前記層間絶縁層の前記孔の前記一側の開口部における縮径角度は、前記コア絶縁層の前記孔の前記一側の開口部における縮径角度よりも大きい、
    　ことを特徴とする請求項１又は２に記載の配線板。
  4. 　前記コア絶縁層上の前記ランドを構成する前記金属箔が前記孔の縁から内側に向かって突出する量は、前記コア絶縁層上の前記層間絶縁層上の前記ランドを構成する前記金属箔が前記孔の縁から内側に向かって突出する量よりも小さい、
    　ことを特徴とする請求項１乃至３のいずれか一項に記載の配線板。
  5. 　前記層間絶縁層は、芯材を樹脂含浸してなる、
    　ことを特徴とする請求項１乃至４のいずれか一項に記載の配線板。
  6. 　前記コア絶縁層の両側に、それぞれ３層以上の前記導体層と３層以上の前記層間絶縁層とが交互に積層され、
    　それらの接続導体が積重されている、
    　ことを特徴とする請求項１乃至５のいずれか一項に記載の配線板。
  7. 　前記積層された層間絶縁層における一側の外層の前記接続導体の位置と他側の外層の前記接続導体の位置とは、前記コア絶縁層の前記接続導体の位置から略同一の方向にシフトされている、
    　ことを特徴とする請求項１乃至６のいずれか一項に記載の配線板。
  8. 　前記積層された層間絶縁層における内層の前記接続導体は、前記コア絶縁層の両側において、それぞれ前記コア絶縁層の前記接続導体と前記外層の前記接続導体との間に配置されている、
    　ことを特徴とする請求項７に記載の配線板。
  9. 　コア絶縁層上に金属箔を形成することと、
    　前記コア絶縁層に孔を形成することと、
    　前記コア絶縁層の前記孔にめっきを充填することと、
    　前記コア絶縁層の少なくとも一側に、層間絶縁層を形成することと、
    　前記層間絶縁層上に、前記コア絶縁層上の前記金属箔よりも薄い金属箔を形成することと、
    　前記コア絶縁層の前記孔と重なるように、前記層間絶縁層に孔を形成することと、
    　前記層間絶縁層の前記孔にめっきを充填することと、
    　を含む、配線板の製造方法。
  10. 　エッチングにより、前記層間絶縁層上の前記金属箔を前記コア絶縁層上の前記金属箔よりも薄くすること、を含む、
    　ことを特徴とする請求項９に記載の配線板の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102969776A (zh) * 2012-12-03 2013-03-13 中国科学院电工研究所 一种电动汽车无线充电装置
JP2013089780A (ja) * 2011-10-18 2013-05-13 Ibiden Co Ltd 配線板及びその製造方法
JP2013541195A (ja) * 2010-09-13 2013-11-07 巨擘科技股▲ふん▼有限公司 多層ビア積層構造
JP2014127623A (ja) * 2012-12-27 2014-07-07 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
JP2015038910A (ja) * 2012-07-13 2015-02-26 イビデン株式会社 配線板及びその製造方法
JP2015038909A (ja) * 2012-07-13 2015-02-26 イビデン株式会社 配線板及びその製造方法
US9711440B2 (en) 2014-11-07 2017-07-18 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9756735B2 (en) 2014-10-17 2017-09-05 Ibiden Co., Ltd. Method for manufacturing printed wiring board
JP2018026392A (ja) * 2016-08-08 2018-02-15 イビデン株式会社 配線板及びその製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120124319A (ko) * 2011-05-03 2012-11-13 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
US9040837B2 (en) * 2011-12-14 2015-05-26 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
TWI557855B (zh) * 2011-12-30 2016-11-11 旭德科技股份有限公司 封裝載板及其製作方法
US20130215586A1 (en) * 2012-02-16 2013-08-22 Ibiden Co., Ltd. Wiring substrate
KR20130139655A (ko) * 2012-06-13 2013-12-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20140008923A (ko) * 2012-07-13 2014-01-22 삼성전기주식회사 코어리스 인쇄회로기판 및 그 제조 방법
JP2014027212A (ja) * 2012-07-30 2014-02-06 Ibiden Co Ltd プリント配線板
KR101412225B1 (ko) * 2012-08-10 2014-06-25 이비덴 가부시키가이샤 배선판 및 그 제조 방법
KR20140047967A (ko) * 2012-10-15 2014-04-23 삼성전기주식회사 다층형 코어리스 인쇄회로기판 및 그 제조 방법
US9275925B2 (en) * 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
WO2014157342A1 (ja) * 2013-03-27 2014-10-02 京セラ株式会社 配線基板およびこれを用いた実装構造体
KR20140134479A (ko) * 2013-05-14 2014-11-24 삼성전기주식회사 인쇄회로기판
US9153550B2 (en) * 2013-11-14 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design with balanced metal and solder resist density
JP2016219452A (ja) * 2015-05-14 2016-12-22 富士通株式会社 多層基板及び多層基板の製造方法
KR102538908B1 (ko) * 2015-09-25 2023-06-01 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2017123459A (ja) 2016-01-08 2017-07-13 サムソン エレクトロ−メカニックス カンパニーリミテッド． プリント回路基板
US10257932B2 (en) * 2016-02-16 2019-04-09 Microsoft Technology Licensing, Llc. Laser diode chip on printed circuit board
CN109673112B (zh) * 2017-10-13 2021-08-20 鹏鼎控股(深圳)股份有限公司 柔性电路板以及柔性电路板的制作方法
KR20230058883A (ko) 2021-10-25 2023-05-03 삼성전자주식회사 배선 기판 및 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006046510A1 (ja) * 2004-10-27 2006-05-04 Ibiden Co., Ltd. 多層プリント配線板及び多層プリント配線板の製造方法
JP2008251638A (ja) * 2007-03-29 2008-10-16 Tdk Corp 電子素子およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376049B1 (en) * 1997-10-14 2002-04-23 Ibiden Co., Ltd. Multilayer printed wiring board and its manufacturing method, and resin composition for filling through-hole
JP3904361B2 (ja) 2000-01-27 2007-04-11 日本特殊陶業株式会社 配線基板の製造方法
WO2005122657A1 (ja) * 2004-06-11 2005-12-22 Ibiden Co., Ltd. フレックスリジッド配線板とその製造方法
JPWO2008053833A1 (ja) * 2006-11-03 2010-02-25 イビデン株式会社 多層プリント配線板
JP2009231818A (ja) * 2008-03-21 2009-10-08 Ibiden Co Ltd 多層プリント配線板及びその製造方法
US8592691B2 (en) * 2009-02-27 2013-11-26 Ibiden Co., Ltd. Printed wiring board

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006046510A1 (ja) * 2004-10-27 2006-05-04 Ibiden Co., Ltd. 多層プリント配線板及び多層プリント配線板の製造方法
JP2008251638A (ja) * 2007-03-29 2008-10-16 Tdk Corp 電子素子およびその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013541195A (ja) * 2010-09-13 2013-11-07 巨擘科技股▲ふん▼有限公司 多層ビア積層構造
JP2013089780A (ja) * 2011-10-18 2013-05-13 Ibiden Co Ltd 配線板及びその製造方法
JP2015038910A (ja) * 2012-07-13 2015-02-26 イビデン株式会社 配線板及びその製造方法
JP2015038909A (ja) * 2012-07-13 2015-02-26 イビデン株式会社 配線板及びその製造方法
CN102969776A (zh) * 2012-12-03 2013-03-13 中国科学院电工研究所 一种电动汽车无线充电装置
JP2014127623A (ja) * 2012-12-27 2014-07-07 Shinko Electric Ind Co Ltd 配線基板及び配線基板の製造方法
US9538664B2 (en) 2012-12-27 2017-01-03 Shinko Electric Industries Co., Ltd. Wiring substrate
US9756735B2 (en) 2014-10-17 2017-09-05 Ibiden Co., Ltd. Method for manufacturing printed wiring board
US9711440B2 (en) 2014-11-07 2017-07-18 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2018026392A (ja) * 2016-08-08 2018-02-15 イビデン株式会社 配線板及びその製造方法

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