KR20230058883A - 배선 기판 및 반도체 패키지 - Google Patents

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KR20230058883A
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axis
differential signal
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박상욱
정상남
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 서로 대향하는 상면 및 하면을 가지며, 상기 상면 상에 배치된 적어도 한 쌍의 차동 신호 전송 라인, 상기 하면 아래에 배치된 적어도 한 쌍의 차동 신호 전송 단자, 및 상기 적어도 한 쌍의 차동 신호 전송 라인과 상기 적어도 한 쌍의 차동 신호 전송 단자를 각각 전기적으로 연결하는 적어도 한 쌍의 연결 구조물을 포함하는 배선 기판; 상기 배선 기판의 상기 상면 상에 배치된 반도체 칩; 및 상기 적어도 한 쌍의 차동 신호 전송 단자에 각각에 대응하여 상기 배선 기판의 상기 하면 아래에 배치된 외부 접속 범프들을 포함하고, 상기 적어도 한 쌍의 연결 구조물은, 상기 하면에 대한 수직 방향으로 엇갈리게 배치된 제1 비아 구조물들, 상기 제1 비아 구조물들을 전기적으로 연결하는 적어도 하나의 제1 연결 라인, 상기 수직 방향으로 엇갈리게 배치된 제2 비아 구조물들, 및 상기 제2 비아 구조물들을 전기적으로 연결하는 적어도 하나의 제2 연결 라인을 포함하고, 상기 적어도 하나의 제1 연결 라인은 상기 적어도 하나의 제2 연결 라인과 상기 수직 방향에서 이격되어 전기적으로 절연되되, 상기 수직 방향에서 상기 적어도 하나의 제2 연결 라인과 교차되는 반도체 패키지를 제공한다.

Description

배선 기판 및 반도체 패키지 {WIRING SUBSTRATE AND SEMICONDUCTOR PACKAGE}
본 발명은 배선 기판 및 반도체 패키지에 관한 것이다.
전자 부품(예, 반도체 칩)이 실장되는 배선 기판(예, 반도체 패키지용 기판)은 전자파 간섭(Electro-Magnetic Interference, EMI) 및 노이즈를 줄이고 데이터를 고속으로 전송할 수 있는 차동 신호 전송선을 포함한다. 차동 신호 전송선은 신호의 왜곡을 최소화하기 위해 한 쌍의 차동 신호 전송선 각각의 임피던스가 일치하도록 설계된다. 공정 룰(rule)에 따라 스택 비아(stacked via)를 연속으로 형성할 수 없는 경우, 엇갈림 비아(staggered via)를 통해 전송되는 차동 신호의 손실을 최소화할 수 있는 라우팅(routing) 기술이 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는 차동 신호에 대한 전기적 특성이 개선된 배선 기판 및 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 서로 대향하는 상면 및 하면을 가지며, 상기 상면 상에 배치된 적어도 한 쌍의 차동 신호 전송 라인, 상기 하면 아래에 배치된 적어도 한 쌍의 차동 신호 전송 단자, 및 상기 적어도 한 쌍의 차동 신호 전송 라인과 상기 적어도 한 쌍의 차동 신호 전송 단자를 각각 전기적으로 연결하는 적어도 한 쌍의 연결 구조물을 포함하는 배선 기판; 상기 배선 기판의 상기 상면 상에 배치된 반도체 칩; 및 상기 적어도 한 쌍의 차동 신호 전송 단자에 각각에 대응하여 상기 배선 기판의 상기 하면 아래에 배치된 외부 접속 범프들을 포함하고, 상기 적어도 한 쌍의 연결 구조물은, 상기 하면에 대한 수직 방향으로 엇갈리게 배치된 제1 비아 구조물들, 상기 제1 비아 구조물들을 전기적으로 연결하는 적어도 하나의 제1 연결 라인, 상기 수직 방향으로 엇갈리게 배치된 제2 비아 구조물들, 및 상기 제2 비아 구조물들을 전기적으로 연결하는 적어도 하나의 제2 연결 라인을 포함하고, 상기 적어도 하나의 제1 연결 라인은 상기 적어도 하나의 제2 연결 라인과 상기 수직 방향에서 이격되어 전기적으로 절연되되, 상기 수직 방향에서 상기 적어도 하나의 제2 연결 라인과 교차되는 반도체 패키지를 제공한다.
또한, 서로 대향하는 상면 및 하면을 가지며, 상기 상면 상에 배치된 적어도 한 쌍의 차동 신호 전송 라인, 상기 하면 아래에 배치된 적어도 한 쌍의 차동 신호 전송 단자, 및 상기 적어도 한 쌍의 차동 신호 전송 라인과 상기 적어도 한 쌍의 차동 신호 전송 단자를 전기적으로 연결하는 적어도 한 쌍의 연결 구조물을 포함하는 배선 기판; 상기 배선 기판의 상기 상면 상에 배치된 반도체 칩; 및 상기 적어도 한 쌍의 차동 신호 전송 단자에 각각에 대응하여 상기 배선 기판의 상기 하면 아래에 배치된 외부 접속 범프들을 포함하고, 상기 적어도 한 쌍의 연결 구조물은, 상기 적어도 한 쌍의 차동 신호 전송 단자의 사이에서 상기 하면에 대한 수직 방향으로 연장되며 상기 하면에 대한 수평 방향으로 서로 이격되는 제1 축 및 제2 축 상에 교대로 배치되며 서로 전기적으로 연결된 제1 비아 구조물들, 및 상기 적어도 한 쌍의 차동 신호 전송 단자의 사이에서 상기 수직 방향으로 연장되며 상기 수평 방향으로 서로 이격되는 제3 축 및 제4 축 상에 교대로 배치되며 서로 전기적으로 연결된 제2 비아 구조물들을 포함하는 반도체 패키지를 제공한다.
또한, 서로 대향하는 상면 및 하면을 가지며, 상기 상면 상에 배치된 적어도 한 쌍의 신호 전송 라인, 상기 하면 아래에 배치된 적어도 한 쌍의 신호 전송 단자, 및 서로 교차하여 상기 적어도 한 쌍의 신호 전송 라인과 상기 적어도 한 쌍의 신호 전송 단자를 각각 전기적으로 연결하는 적어도 한 쌍의 연결 구조물을 포함하는 배선 기판; 및 상기 배선 기판의 상기 상면 상에 배치된 반도체 칩을 포함하는 반도체 패키지를 제공한다.
또한, 서로 대향하는 상면 및 하면을 갖는 바디부; 상기 바디부의 상기 상면 상에 배치된 제1 및 제2 신호 전송 라인을 갖는 적어도 한 쌍의 차동 신호 전송 라인; 상기 바디부의 상기 하면 아래에 배치된 제1 및 제2 차동 신호 전송 단자를 갖는 적어도 한 쌍의 차동 신호 전송 단자; 및 상기 제1 및 제2 신호 전송 라인과 상기 제1 및 제2 신호 전송 단자를 각각 전기적으로 연결하는 제1 및 제2 연결 구조물을 갖고, 상기 하면에 대한 수직 방향으로 상기 한 쌍의 차동 신호 전송 단자의 사이에 위치하는 적어도 한 쌍의 연결 구조물을 포함하는 배선 기판을 제공한다.
본 발명의 실시예들에 따르면, 엇갈림 비아(staggered via)로 이루어진 차동 신호 연결 구조물을 차동 신호 전송 단자의 사이에 형성함으로써, 차동 신호에 대한 전기적 특성이 개선된 배선 기판 및 반도체 패키지를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 배선 기판의 일부 영역을 도시하는 사시도이고, 도 1b는 도 1a의 차동 신호 전송 구조물을 도시하는 사시도이고, 도 1c는 도 1b의 차동 신호 전송 구조물의 평면도이다.
도 2a 및 2b는 각각 도 1a의 차동 신호 전송 구조물이 적용될 수 있는 배선 기판의 일례를 도시하는 단면도이다.
도 3a는 예시적인 변형 예에 따른 차동 신호 전송 구조물을 도시하는 사시도이고, 도 3b는 도 3a의 차동 신호 전송 구조물의 평면도이다.
도 4a는 예시적인 변형 예에 따른 차동 신호 전송 구조물을 도시하는 사시도이고, 도 4b는 도 4a의 차동 신호 전송 구조물의 평면도이다.
도 5a는 예시적인 비교 예에 따른 차동 신호 전송 구조물을 도시하는 사시도이고, 도 5b는 도 5a의 차동 신호 전송 구조물의 평면도이다.
도 6a는 일 실시예의 차동 신호 전송 구조물과 비교 예의 차동 신호 전송 구조물의 반사 손실(return loss) 차이를 나타내는 그래프이고, 도 6b는 일 실시예의 차동 신호 전송 구조물과 비교 예의 차동 신호 전송 구조물의 삽입 손실(insertion loss) 차이를 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이고, 도 9b는 도 9a의 반도체 패키지의 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 본 발명의 일 실시예에 따른 배선 기판(100)의 일부 영역을 도시하는 사시도이고, 도 1b는 도 1a의 신호 전송 구조물(DS)을 도시하는 사시도이고, 도 1c는 도 1b의 신호 전송 구조물(DS)의 평면도이다.
먼저, 도 1a를 참조하면, 일 실시예의 배선 기판(100)은 바디부(110) 및 바디부(110) 내에서 신호의 전송 경로를 제공하는 적어도 한 쌍의 신호 전송 구조물(DS)을 포함할 수 있다. 예를 들어, 한 쌍의 신호 전송 구조물(DS)은 차동 신호를 전송하는 한 쌍의 차동 신호 전송 구조물(DS)일 수 있다. 차동 신호 전송 구조물은, 차동 신호의 송신단으로부터 수신단까지 차동 모드를 유지하고 신호의 손실을 최소화하기 위해서, 각각의 임피던스가 일치하도록 설계된다. 다만, 배선 기판(100)의 종류에 따라 차동 신호 전송 구조물의 형태에 제약이 있는 경우, 수신단까지 차동 모드를 유지하기 어렵고 신호의 손실이 증가될 수 있다. 예를 들어, 공정 룰(rule)에 따라 스택 비아(stacked via)의 형성이 2스택 이하 또는 3스택 이하로 제한되어 엇갈림 비아(staggered via)로 이루어진 차동 신호 전송 경로는 풀(full) 스택 비아로 이루어진 차동 신호 전송 경로와 비교하여 다층의 비아들을 통과하는 구간(이하, '비아 구간')에서 신호의 손실 및 왜곡이 증가될 수 있다. 본 발명은 비아 구간을 이루는 엇갈림 비아들의 배치 관계를 이용하여, 엇갈림 비아(staggered via)를 포함하는 한 쌍의 차동 신호 전송 구조물(DS) 및 이를 포함하는 배선 기판(100)의 차동 신호의 손실 및 왜곡을 최소화할 수 있다. 이하, 한 쌍의 차동 신호 전송 구조물, 한 쌍의 차동 신호 전송 라인, 한 쌍의 차동 신호 전송 단자 등은 데이터 신호를 전송하는 한 쌍의 구성 요소들을 지칭하므로, 각각 한 쌍의 신호 전송 구조물, 한 쌍의 신호 전송 라인, 한 쌍의 신호 전송 단자로 언급될 수 있다. 즉, 본 발명의 한 쌍의 신호 전송 구조물(DS)을 통해 전송되는 신호는 반드시 "차동 신호"에 한정되는 것은 아니다.
바디부(110)는 차동 신호 전송 구조물(DS)을 전기적 및 물리적으로 보호하는 절연성 물질, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)를 포함하는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4 등을 포함할 수 있다. 바디부(110) 내에는 차동 신호 전송 구조물(DS)외에 데이터 신호, 접지 신호, 파워 등의 전송 경로를 제공하는 배선 회로(도 7의 '112')가 형성될 수 있다. 바디부(110)는 반도체 칩, 인터포저 기판 등이 실장되는 상면 및 메인 보드 등과 연결을 위한 외부 연결 단자가 배치되는 하면을 가질 수 있다. 바디부(110)의 상면 및 하면은 서로 대향하며, 상기 상면과 상기 하면의 사이에는 엇갈림 비아들로 이루어진 차동 신호의 전송 구간(상술한 '비아 구간')이 형성될 수 있다. 도 1a에서, 차동 신호 전송 구조물(DS)을 명확하게 도시하기 위해, 바디부(110)의 세부적인 구조가 생략되었으며, 이는 도 2a 및 2b를 참조하여 후술한다.
차동 신호 전송 구조물(DS)은 적어도 한 쌍의 차동 신호 전송 라인(120), 적어도 한 쌍의 차동 신호 전송 단자(130), 및 적어도 한 쌍의 연결 구조물(140)을 포함할 수 있다. 차동 신호 전송 구조물(DS)은 도면에 도시된 것보다 많은 쌍의 차동 신호 전송 라인(120), 차동 신호 전송 단자(130), 및 연결 구조물(140)을 포함할 수 있다. 이하, 설명의 편의를 위해서, "한 쌍의 차동 신호 전송 라인(120)", "한 쌍의 차동 신호 전송 단자(130)", 및 "한 쌍의 연결 구조물(140)"은 각각 "차동 신호 전송 라인(120)", "차동 신호 전송 단자(130)", 및 "연결 구조물(140)"로 언급될 수 있다.
차동 신호 전송 라인(120)은 기판부(110)의 상면 상에 배치된 제1 신호 전송 라인(120a) 및 제2 신호 전송 라인(120b)을 가질 수 있다. 제1 신호 전송 라인(120a) 및 제2 신호 전송 라인(120b)은 기판부(110)의 상면을 따라 연장되는 최상위의 배선 패턴일 수 있다. 제1 신호 전송 라인(120a) 및 제2 신호 전송 라인(120b) 각각의 일단에는 외부 회로, 예를 들어, 반도체 칩 또는 인터포저 기판의 회로가 접속되는 제1 패드부(Pa) 및 제2 패드부(Pb)가 연결될 수 있다. 제1 패드부(Pa) 및 제2 패드부(Pb)는 각각 제1 신호 전송 라인(120a) 및 제2 신호 전송 라인(120b)의 선폭보다 큰 직경을 갖도록 형성될 수 있다. 제1 신호 전송 라인(120a) 및 제2 신호 전송 라인(120b) 각각의 타단에는 바디부(110)의 상면과 하면 사이에서 차동 신호의 전송 구간을 형성하는 연결 구조물들(140) 중 최상위의 연결 구조물이 연결될 수 있다.
차동 신호 전송 단자(130)는 기판부(110)의 하면 아래에 배치된 제1 차동 신호 전송 단자(130a) 및 제2 차동 신호 전송 단자(130b)를 가질 수 있다. 제1 차동 신호 전송 단자(130a) 및 제2 차동 신호 전송 단자(130b)는 기판부(110)의 하면 아래에 배치된 최하위의 배선 패드일 수 있다. 도면에서, 제1 차동 신호 전송 단자(130a) 및 제2 차동 신호 전송 단자(130b)는 각각 배선 패드만을 포함하고 있으나, 실시예에 따라서, 기판부(110)의 하면을 따라서 연장된 배선 패턴 및 배선 패턴의 일단에 연결된 배선 패드를 포함할 수 있다. 제1 차동 신호 전송 단자(130a) 및 제2 차동 신호 전송 단자(130b)는 소정 거리로 이격되어 배치될 수 있다. 제1 차동 신호 전송 단자(130a) 및 제2 차동 신호 전송 단자(130b) 사이의 간격은 제1 신호 전송 라인(120a) 및 제2 신호 전송 라인(120b) 사이의 간격 및 제1 패드부(Pa) 및 제2 패드부(Pb) 사이의 간격 보다 클 수 있다.
연결 구조물(140)은 차동 신호 전송 라인(120)과 차동 신호 전송 단자(130)를 전기적으로 연결하며, 바디부(110)의 상면과 하면 사이에서 상술한 "비아 구간"을 형성할 수 있다. 연결 구조물(140)은 제1 신호 전송 라인(120a) 및 제2 신호 전송 라인(120b)과 제1 차동 신호 전송 단자(130a) 및 제2 차동 신호 전송 단자(130b)를 각각 전기적으로 연결하는 제1 연결 구조물(140a) 및 제2 연결 구조물(140b)을 가질 수 있다. 제1 연결 구조물(140a)은 수직 방향(Z축 방향)으로 엇갈리게 배치된 제1 비아 구조물들(141a), 및 제1 비아 구조물들(141a)을 전기적으로 연결하는 적어도 하나의 제1 연결 라인(142a)을 포함하고, 제2 연결 구조물(140b)은 수직 방향(Z축 방향)으로 엇갈리게 배치된 제2 비아 구조물들(141b), 및 제2 비아 구조물들(141b)을 전기적으로 연결하는 적어도 하나의 제2 연결 라인(142b)을 포함할 수 있다. 또한, 제1 비아 구조물들(141a)과 제2 비아 구조물들(141b)은 수평 방향(X축 또는 Y축 방향)으로 서로 이격되며 수직 방향(Z축 방향)으로 중첩되지 않도록 배치될 수 있다.
본 발명에 따르면, 연결 구조물(140)은 바디부(110)의 하면에 대한 수직 방향(Z축 방향)으로 한 쌍의 차동 신호 전송 단자(130)의 사이에 위치할 수 있다. 즉, 제1 연결 구조물(140a) 및 제2 연결 구조물(140b)은 수직 방향(Z축 방향)으로 제1 차동 신호 전송 단자(130a) 및 제2 차동 신호 전송 단자(130b) 사이의 이격 공간 내에 위치하도록 형성될 수 있다. 이에 따라서, 차동 신호 전송 라인(120)으로부터 차동 신호 전송 단자(130) 사이의 "비아 구간"에서 차동 모드를 유지하고 신호의 손실을 효과적으로 줄일 수 있다. 또한, 한 쌍의 차동 신호 전송 단자(130)의 사이에서 적어도 하나의 제1 연결 라인(142a)은 제1 비아 구조물들(141a)을 최단 거리로 연결하고, 적어도 하나의 제2 연결 라인(142b)은 제2 비아 구조물들(141b)을 최단 거리로 연결하도록 형성될 수 있다. 즉, 한 쌍의 차동 신호 전송 단자(130)의 사이에 제1 비아 구조물들(141a) 및 제2 비아 구조물들(141b)을 밀집시킴으로써, 차동 신호의 손실을 줄이고 차동 신호 전송 구조물(DS)의 주변에 추가적인 라우팅 영역을 확보할 수 있다. 일례로, 적어도 하나의 제1 연결 라인(142a)과 적어도 하나의 제2 연결 라인(142b)은, 수직 방향(Z축 방향)에서 이격되어 전기적으로 절연되되, 수직 방향(Z축 방향)에서 교차되도록 형성될 수 있다. 즉, 수직 방향(Z축 방향)에서 서로 이격된 적어도 하나의 제1 연결 라인(142a)과 적어도 하나의 제2 연결 라인(142b)은 평면도(예, 도 1c) 상에서 서로 교차되도록 배치되어 적어도 일부가 중첩될 수 있다.
상술한 바와 같이, 본 실시예의 차동 신호 전송 구조물(DS)은 한 쌍의 차동 신호 전송 단자(130)의 사이에서 서로 교차하여 한 쌍의 차동 신호 전송 라인(120)과 연결되는 한 쌍의 연결 구조물(140)을 포함함으로써, 차동 신호의 손실을 최소화하고 바디부(110) 내의 라우팅 영역을 확보할 수 있다. 이하, 도 1b 및 1c를 참조하여, 본 실시예의 연결 구조물(140)을 이루는 구성요소들에 대하여 상세히 설명한다.
본 실시예의 한 쌍의 연결 구조물(140)은 서로 이격되며, 전기적으로 절연된 제1 연결 구조물들(140a) 및 제2 연결 구조물들(140b)을 포함할 수 있다. 제1 연결 구조물(140a) 및 제2 연결 구조물(140b)은 수직 방향(Z축 방향)으로 엇갈리게 배치될 수 있다. 또한, 제1 연결 구조물(140a) 및 제2 연결 구조물(140b)은 각각 수직 방향(Z축 방향)으로 엇갈리게 배치된 비아 구조물들(141a, 141b)을 포함할 수 있다. 예를 들어, 제1 연결 구조물(140a)은 수직 방향(Z축 방향)으로 엇갈리게 배치되어 제1 차동 신호 전송 라인(120a)과 제1 차동 신호 전송 단자(130a)를 연결하는 제1 비아 구조물들(141a)을 포함하고, 제2 연결 구조물(140b)은 수직 방향(Z축 방향)으로 엇갈리게 배치되어 제2 차동 신호 전송 라인(120b)과 제2 차동 신호 전송 단자(130b)를 연결하는 제2 비아 구조물들(141b)을 포함할 수 있다.
본 실시예에서, 비아 구조물들(141a, 141b)의 적어도 일부는 수직 방향(Z축 방향)으로 한 쌍의 차동 신호 전송 단자(130)와 중첩되지 않도록 배치될 수 있다. 즉, 제1 비아 구조물들(141a) 및 제2 비아 구조물들(141b) 각각의 적어도 일부는 수직 방향(Z축 방향)으로 한 쌍의 차동 신호 전송 단자(130)의 사이에 위치될 수 있다. 예를 들어, 한 쌍의 차동 신호 전송 단자(130)와 인접한 최하위의 제1 비아 구조물(141a) 및 최하위의 제2 비아 구조물(141b)을 제외한 제1 비아 구조물들(141a) 및 제2 비아 구조물들(141b)은 제1 차동 신호 전송 단자(130a)와 제2 차동 신호 전송 단자(130b) 사이의 이격 공간 내에 위치될 수 있다. 한 쌍의 차동 신호 전송 단자(130) 사이의 간격(d2)은 한 쌍의 차동 신호 전송 라인(120) 사이의 간격(d1)보다 클 수 있다. 여기서, 한 쌍의 차동 신호 전송 라인(120) 사이의 간격(d1) 및 한 쌍의 차동 신호 전송 단자(130) 사이의 간격(d2)은 공정 룰에 따라 결정될 수 있다. 스택 비아(stacked via)의 형성이 2스택 이하로 제한된 경우, 한 쌍의 차동 신호 전송 라인(120) 사이의 최소 간격(d1)은 약 100㎛ 이상 또는 약 150㎛ 이상, 예를 들어, 약 100㎛ 내지 약 500㎛, 약 100㎛ 내지 약 300㎛, 약 150㎛ 내지 약 200㎛ 등의 범위일 수 있다. 또한, 한 쌍의 차동 신호 전송 단자(130) 사이의 최소 간격(d2)은 약 200㎛ 이상 또는 약 300㎛ 이상, 예를 들어, 약 200㎛ 내지 약 1㎜, 약 200㎛ 내지 약 800㎛, 약 300㎛ 내지 약 800㎛, 약 400㎛ 내지 약 600㎛ 등의 범위일 수 있다. 일례로, 한 쌍의 차동 신호 전송 라인(120)의 선폭(w)이 약 50㎛ 이상이고, 한 쌍의 차동 신호 전송 라인(120) 사이의 간격(d1)이 약 160㎛ 이상인 경우, 한 쌍의 차동 신호 전송 단자(130) 사이의 간격(d2)은 약 250㎛ 내지 약 750㎛, 또는 약 350㎛ 내지 약 650㎛의 범위일 수 있다. 다만, 한 쌍의 차동 신호 전송 라인(120) 사이의 간격(d1) 및 한 쌍의 차동 신호 전송 단자(130) 사이의 간격(d2)은 상술한 수치 범위에 한정되는 것은 아니며, 스택 비아(stacked via)의 적층을 제한하는 공정 룰에 따라 다양한 범위로 형성될 수 있다.
비아 구조물들(141a, 141b)은 1층 이상의 비아층(VL1, VL2) 및 1층 이상의 패드층(PL1, PL2)을 포함할 수 있다. 즉, 제1 비아 구조물들(141a)은 제1 비아층(VL1) 및 제1 패드층(PL1)을 포함하고, 제2 비아 구조물들(141b)은 제2 비아층(VL2), 및 제2 패드층(PL2)을 포함할 수 있다. 본 발명의 적용 대상이 되는 배선 기판의 비아 구조물들(141a, 141b)은 공정 룰에 따라 비아층(VL1, VL2)의 개수가 1층 또는 2층으로 제한될 수 있다. 예를 들어, 제1 비아 구조물들(141a)은 1층의 제1 비아층(VL1) 또는 수직 방향(Z축 방향)으로 적층된 2층의 제1 비아층(VL1)을 포함하고, 제2 비아 구조물들(141b)은 1층의 제2 비아층(VL2) 또는 수직 방향(Z축 방향)으로 적층된 2층의 제2 비아층(VL2)을 포함할 수 있다. 제1 비아층(VL1) 및 제2 비아층(VL2)은 한 쌍의 차동 신호 전송 단자(130) 사이의 영역에 인접하게 배치되며, 제1 비아층(VL1)과 제2 비아층(VL2) 사이의 최소 간격(도 1c의 'd3')은 약 50㎛ 이상, 약 60㎛ 이상일 수 있다. 예를 들어, 제1 비아층(VL1)과 제2 비아층(VL2) 사이의 최소 간격(d3)은 약 50㎛ 내지 약 150㎛, 약 50㎛ 내지 약 100㎛, 약 60㎛ 내지 약 80㎛ 등의 범위일 수 있다. 다만, 제1 비아층(VL1)과 제2 비아층(VL2) 사이의 최소 간격(d3)은 상술한 수치 범위에 한정되는 것은 아니며, 설계에 따라 다양한 범위로 형성될 수 있다. 제1 패드층(PL1) 및 제2 패드층(PL2)은 각각 제1 비아층(VL1) 및 제2 비아층(VL2)의 상부 및/또는 하부에 배치되어, 제1 및 제2 비아층들(VL1, VL2)을 상호 연결하거나, 제1 및 제2 비아층들(VL1, VL2)을 제1 및 제2 차동 신호 전송 라인들(120a, 120b) 또는 제1 및 제2 연결 라인들(142a, 142b)과 연결할 수 있다.
제1 비아 구조물들(141a) 및 제2 비아 구조물들(141b)은 각각 공정 룰에 따라 엇갈리게 배치될 수 있다. 예를 들어, 제1 비아 구조물들(141a)은 한 쌍의 차동 신호 전송 단자(130)의 사이에서 수직 방향(Z축 방향)으로 연장되며 수평 방향(X축 또는 Y축 방향)으로 서로 이격되는 제1 축(X1) 및 제2 축(X2) 상에 교대로 배치되며, 제1 연결 라인(142a)을 통해 서로 전기적으로 연결될 수 있다. 또한, 제2 비아 구조물들(141b)은 한 쌍의 차동 신호 전송 단자(130)의 사이에서 수직 방향(Z축 방향)으로 연장되며 수평 방향(X축 또는 Y축 방향)으로 서로 이격되는 제3 축(X3) 및 제4 축(X4) 상에 교대로 배치되며, 제2 연결 라인(142b)을 통해 서로 전기적으로 연결될 수 있다. 여기서, 제1 축(X1)은 제2 축(X2)보다 한 쌍의 차동 신호 전송 라인(120)에 인접하게 배치된 축을 의미하고, 제3 축(X3)은 제4 축(X4)보다 한 쌍의 차동 신호 전송 라인(120)에 인접하게 배치된 축을 의미한다.
또한, 제1 비아 구조물들(141a)은 각각 제1 축(X1) 또는 제2 축(X2)과 중첩되는 적어도 한층 이상의 제1 비아층(VL1) 및 제1 패드층(PL1)을 포함하고, 제2 비아 구조물들(141b)은 각각 제3 축(X3) 또는 제4 축(X4)과 중첩되는 적어도 한층 이상의 제2 비아층(VL2) 및 제2 패드층(PL2)를 포함할 수 있다. 여기서, 제1 비아 구조물들(141a) 및 제2 비아 구조물들(141b) 중 적어도 일부는 제1 축(X1), 제2 축(X2), 제3 축(X3), 또는 제4 축(X4)을 따라서 적층된 2층 이상의 제1 비아층들(VL1) 또는 제2 비아층들(VL2)을 포함할 수 있다.
제1 축(X1), 제2 축(X2), 제3 축(X3), 및 제4 축(X4)은 각각 제1 비아층들(VL1) 또는 제2 비아층들(VL2)을 관통하는 축일 수 있다. 즉, 제1 비아층들(VL1)은 제1 축(X1) 또는 제2 축(X2)을 따라 적층되며, XY 평면 상에서 동일한 축 상에 배치된 제1 비아층들(VL1) 및 제1 패드층들(PL1)은 서로 중첩될 수 있다. 마찬가지로, 제2 비아층들(VL2)은 제3 축(X3) 또는 제4 축(X4)을 따라 적층되며, XY 평면 상에서 동일한 축 상에 배치된 제2 비아층들(VL2) 및 제2 패드층들(PL2)은 서로 중첩될 수 있다. 제1 축(X1), 제2 축(X2), 제3 축(X3), 및 제4 축(X4)은 수직 방향(Z축 방향)으로 한 쌍의 차동 신호 전송 단자(130)와 중첩되지 않도록 연장될 수 있다. 다만, 동일한 축 상에 배치된 비아층들 또는 패드층들은 물리적으로 완전히 중첩되지는 않을 수 있다. 예를 들어, 제1 비아층들(VL1) 또는 제1 패드층들(PL1)은, 도 1c에 도시된 것과 달리, 일부 영역만 중첩될 수도 있다. 다시 말해, 제1 축(X1), 제2 축(X2), 제3 축(X3), 및 제4 축(X4)은 각각 제1 비아층들(VL1) 또는 제2 비아층들(VL2)의 정렬 기준이 되는 축이며, 제1 비아층들(VL1) 또는 제2 비아층들(VL2)의 중심축과는 정확히 일치하지 않을 수 있다.
제1 비아 구조물들(141a) 및 제2 비아 구조물들(141b) 각각의 적어도 일부는 한 쌍의 차동 신호 전송 단자(130)과 중첩되도록 위치할 수 있다. 예를 들어, 최하위의 제1 비아 구조물(141a)은 제1 차동 신호 전송 단자(130a) 내에서 수직 방향(Z축 방향)으로 연장되는 제5 축(X5) 상에 배치되며, 최하위의 제2 비아 구조물(141b)은 제2 차동 신호 전송 단자(130b) 내에서 수직 방향(Z축 방향)으로 연장되는 제6 축(X6) 상에 배치될 수 있다. 제5 축(X5) 및 제6 축(X6)은 수직 방향(Z축 방향)으로 한 쌍의 차동 신호 전송 단자(130)와 중첩되게 연장될 수 있다.
본 실시예에서, 제1 축(X1), 제2 축(X2), 제3 축(X3), 및 제4 축(X4)은 적어도 하나의 제1 연결 라인(142a)과 적어도 하나의 제2 연결 라인(142b)이 수직 방향(Z축 방향)으로 교차하도록 배치될 수 있다. 즉, 한 쌍의 차동 신호 전송 라인(120)은 대응하는 한 쌍의 차동 신호 전송 단자(130)와 교차로 연결될 수 있다. 적어도 하나의 제1 연결 라인(142a)은 제1 축(X1) 상에 배치된 제1 비아 구조물(141a)의 최하위 제1 패드층(PL1)과 제2 축(X2) 상에 배치된 제1 비아 구조물(141a)의 최상위 제1 패드층(PL1)을 연결할 수 있다. 적어도 하나의 제2 연결 라인(142b)은 제3 축(X3) 상에 배치된 제2 비아 구조물(141b)의 최하위 제2 패드층(PL2)과 제4 축(X4) 상에 배치된 제2 비아 구조물(141b)의 최상위 제2 패드층(PL2)을 연결할 수 있다. 적어도 하나의 제1 연결 라인(142a)과 적어도 하나의 제2 연결 라인(142b)은 수직 방향(Z축 방향)으로 서로 이격되며, 서로 다른 레벨에 위치할 수 있다.
이하, 도 2a 및 2b를 참조하여, 상술한 차동 신호 전송 구조물(DS)을 제외한 배선 기판(100)의 구성요소들에 대하여 설명한다.
도 2a 및 2b는 각각 도 1a의 차동 신호 전송 구조물(DS)이 적용될 수 있는 배선 기판(10a, 10b)의 일례를 도시하는 단면도이다.
도 2a를 참조하면, 예시적인 실시 예의 배선 기판(10a)은 서로 대향하는 상면(S1) 및 하면(S2)을 가지며, 코어 기판부(CL), 상부 기판부(BL1), 하부 기판부(BL2), 및 보호층(SR)을 포함할 수 있다. 다만, 일례에 따른 배선 기판(10a)은 코어 비아(13), 상부 비아(16) 및 하부 비아(19) 중 일부만을 포함할 수도 있다. 또한, 후술하는 다른 일례에 따른 배선 기판(도 2b의 '10b')과 같이 코어 기판부(CL) 및 하부 기판부(BL2)는 생략 가능한 부가적인 구성임을 미리 밝혀둔다.
코어 기판부(CL)는 코어 절연층(11), 코어 절연층(11)의 양면(상면 및 하면)에 배치된 코어 배선 패턴들(12), 및 코어 절연층(111)을 관통하며 코어 배선 패턴들(12)을 서로 연결하는 코어 비아(13)를 포함할 수 있다. 코어 기판부(110)는 설계에 따라서 복수의 코어 절연층(111)이 적층된 다층 코어 기판 구조를 가질 수 있다.
코어 절연층(11)은 기판의 강성을 향상시켜 기판의 휨을 억제할 수 있다. 코어 절연층(11)의 두께는 상부 빌드업 절연층(14) 및 하부 빌드업 절연층(17) 각각의 두께 보다 클 수 있다. 코어 절연층(11)은 절연성 물질, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그, ABF, FR-4 등을 포함할 수 있다. 코어 절연층(11)은 예를 들어, 동박적층판(Copper Clad Laminate; CCL), 언클레드 동박적층판(Unclad CCL), 유리기판이나 세라믹 기판 등을 이용하여 형성될 수 있다.
코어 배선 패턴들(12)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C) 중 적어도 하나의 금속 또는 2 이상의 금속을 포함하는 합금을 포함할 수 있다. 코어 배선 패턴들(12)은 설계에 따라 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다.
코어 비아(13)는 코어 절연층(11)을 관통하는 비아홀이 도전성 물질로 완전히 충전되거나, 또는 도전성 물질이 비아홀의 벽을 따라 컨포멀(conformal)하게 형성된 것일 수도 있다. 코어 비아(113)가 도전성 물질이 비아홀의 벽을 따라 형성된 경우, 비아홀의 내부의 공간은 에폭시 수지 등의 절연성 물질로 채워질 수 있다.
상부 기판부(BL1)는 코어 절연층(11)의 상면에 적층된 상부 빌드업 절연층(14), 상부 빌드업 절연층(14) 상에 배치된 상부 배선 패턴(15), 및 상부 빌드업 절연층(14)을 관통하여 상부 배선 패턴(15)과 코어 배선 패턴(112)을 연결하는 상부 배선 비아(16)를 포함할 수 있다.
상부 빌드업 절연층(14)은 절연성 물질로 형성된 복수의 절연층이 수직 방향(Z축 방향)으로 적층된 구조를 가질 수 있다. 복수의 절연층은 일체화되어 복수의 절연층 사이의 경계가 분명하지 않을 수 있다. 절연성 물질은, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러 또는/및 유리섬유를 포함하는 프리프레그, ABF, FR-4 등을 포함할 수 있다.
상부 배선 패턴(15)은 서로 다른 레벨에 위치하는 복수의 상부 배선 패턴들(15)을 포함할 수 있다. 상부 배선 패턴(15)은 코어 배선 패턴(12)과 하부 배선 패턴(18) 중 적어도 하나와 전기적으로 연결될 수 있다. 상부 배선 패턴(15)은 코어 배선 패턴(12)과 같이 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 상부 배선 패턴(15)은 전술한 도전성 물질 중 하나를 포함할 수 있다.
상부 배선 비아(16)는 상부 빌드업 절연층(14)의 적어도 일부를 관통하여 서로 다른 층에 위치한 상부 배선 패턴들(15) 또는 상부 배선 패턴(15)과 코어 배선 패턴(12)을 연결할 수 있다. 상부 배선 비아(16)는 상부 배선 패턴(15)과 유사한 도전성 물질을 포함할 수 있다. 상부 배선 비아(16)는 비아홀의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀의 내벽을 따라 금속 물질이 형성된 컨포멀 비아 형태를 가질 수 있다.
하부 기판부(BL2) 코어 절연층(11)의 하면에 적층된 하부 빌드업 절연층(17), 하부 빌드업 절연층(17) 상에 배치된 하부 배선 패턴(18), 및 하부 빌드업 절연층(17)을 관통하여 하부 배선 패턴(18)과 코어 배선 패턴(12)을 연결하는 하부 배선 비아(19)를 포함할 수 있다. 하부 기판부(BL2)는 상부 기판부(BL1)와 유사한 특징을 가지므로 하부 빌드업 절연층(17), 하부 배선 패턴(18), 및 하부 배선 비아(19)에 관한 설명은 생략한다. 하부 기판부(BL2)는 코어 기판부(CL)을 기준으로 상부 기판부(BL1)와 대칭 구조를 가질 수 있다. 예를 들어, 하부 배선 비아(19) 및 상부 배선 비아(16)는 모두 코어 기판부(CL)를 향해서 폭이 감소하는 테이퍼 형상을 가질 수 있다. 따라서, 하부 배선 비아(19)와 상부 배선 비아(16)는 서로 반대 방향의 테이퍼(taper) 형상을 가질 수 있다.
보호층(SR)은 상부 기판부(BL1) 및 하부 기판부(BL2) 상에 각각 배치될 수 있다. 보호층(SR)은 최상위 상부 배선 패턴(15S) 및 최하측 하부 배선 패턴(18S)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 보호층(SR)은 전술한 절연 물질 중 하나를 포함할 수 있다. 예를 들어, 보호층(SR)은 솔더레지스트(solder resist)를 이용하여 형성될 수 있다.
일례로, 상부 배선 비아(16)와 하부 배선 비아(19)는 공정 룰에 의해 스택 비아의 적층 수가 2개 이하로 제한되고, 인접한 비아 구조물들은 서로 엇갈리게 배치될 수 있다. 예를 들어, 상부 기판부(BL1)는 2개의 상부 배선 비아(16)가 적층된 제1 상부 비아 구조물(16A) 및 제2 상부 구조물(16B)를 포함하고, 하부 기판부(BL2)는 2개의 하부 배선 비아(19)가 적층된 제1 하부 비아 구조물(19A) 및 제2 하부 비아 구조물(19B)을 포함할 수 있다. 이때, 수직 방향(Z축 방향)으로, 제1 상부 비아 구조물(16A)은 제2 상부 비아 구조물(16B)과 엇갈리게 배치되고, 제1 하부 비아 구조물(19A)은 제2 하부 비아 구조물(19B)과 엇갈리게 배치될 수 있다. 한편, 도면에서, 코어 기판부(CL)에 인접한 제2 상부 비아 구조물(16B) 및 제1 하부 비아 구조물(19A)은 코어 비아(13) 상의 랜딩 패드(12P)에 직접 적층되어 있으나, 실시예에 따라서, 코어 비아(13)와 엇갈리게 배치될 수도 있다. 즉, 앞서 언급한 공정 룰에 의한 비아의 스택 제한은 코어 비아(13)를 제외한 상부 배선 비아(16) 또는 하부 배선 비아(19)의 적층수를 의미하거나 코어 비아(13)를 포함한 비아의 적층수를 의미할 수 있다.
여기서, 코어 비아(13), 상부 배선 비아(16), 및 하부 배선 비아(19)는 도 1a 내지 1c를 참조하여 설명한 '비아 구간' 또는 연결 구조물(140)을 제공할 수 있다. 예를 들어, 배선 기판(1a)의 상면(S1) 상에 배치된 최상위 상부 배선 패턴(15S)은 한 쌍의 차동 신호 전송 라인(도 1a의 '120)을 제공하고, 배선 기판(1a)의 하면(S2) 아래에 배치된 최하위 하부 배선 패턴(18S)은 한 쌍의 차동 신호 전송 단자(도 1a의 '130)를 제공하고, 배선 기판(1a)의 상면(S1)과 하면(S2) 사이의 코어 비아(13), 상부 배선 비아(16), 하부 배선 비아(19) 등은 한 쌍의 연결 구조물(140)을 제공할 수 있다. 보호층(SR)은 한 쌍의 차동 신호 전송 단자(도 1a의 '130) 및/또는 한 쌍의 차동 신호 전송 단자(도 1a의 '130)의 적어도 일부를 덮도록 형성될 수 있다. 실시예에 따라서, 보호층(SR)은 최상위 상부 배선 패턴(15S) 및 최하위 하부 배선 패턴(18S)의 패드를 완전히 노출시키는 NSMD(non solder mask defined) 구조로 형성될 수 있다.
도 2b를 참조하면, 예시적인 실시 예의 배선 기판(10b)은 코어 기판부(CL) 및 하부 기판부(BL2)를 포함하지 않을 수 있다. 배선 기판(10b)은 일 방향으로 적층된 상부 기판부(BL1)만을 포함할 수 있다. 상부 배선 비아(16)는 공정 룰에 의해 스택 비아의 적층 수가 2개 이하로 제한되고, 인접한 비아 구조물들은 서로 엇갈리게 배치될 수 있다. 예를 들어, 상부 기판부(BL1)는 1개 또는 2개의 상부 배선 비아(16)가 적층된 제1 내지 제5 상부 비아 구조물들(16A, 16B, 16C, 16D, 16E)을 포함할 수 있다. 이때, 수직 방향(Z축 방향)으로 인접한 제1 내지 제5 상부 비아 구조물들(16A, 16B, 16C, 16D, 16E)은 서로 엇갈리게 배치될 수 있다. 도면 상에서, 서로 인접하지 않은 제1 상부 비아 구조물(16A)과 제3 상부 비아 구조물(16C)도 엇갈리게 배치되었으나 이에 한정되는 것은 아니다. 실시예에 따라서, 제1 상부 비아 구조물(16A), 제3 상부 비아 구조물(16C), 제5 상부 비아 구조물(16E)은 수직 방향(Z축 방향)으로 중첩되도록 배치될 수도 있다. 제1 내지 제5 상부 비아 구조물들(16A, 16B, 16C, 16D, 16E)은 도 1a 내지 1c를 참조하여 설명한 '비아 구간' 또는 연결 구조물(140)을 제공할 수 있다. 예를 들어, 배선 기판(1b)의 상면(S1) 상에 배치된 최상위 상부 배선 패턴(15S1)은 한 쌍의 차동 신호 전송 라인(도 1a의 '120)을 제공하고, 배선 기판(1b)의 하면(S2) 아래에 배치된 최하위 하부 배선 패턴(15S2)은 한 쌍의 차동 신호 전송 단자(도 1a의 '130)를 제공하고, 배선 기판(1b)의 상면(S1)과 하면(S2) 사이의 제1 내지 제5 상부 비아 구조물들(16A, 16B, 16C, 16D, 16E) 등은 한 쌍의 연결 구조물(140)을 제공할 수 있다.
도 3a는 예시적인 변형 예에 따른 차동 신호 전송 구조물(DSa)을 도시하는 사시도이고, 도 3b는 도 3a의 차동 신호 전송 구조물(DSa)의 평면도이다.
도 3a 및 3b를 참조하면, 변형 예의 차동 신호 전송 구조물(DSa)은 한 쌍의 차동 신호 전송 단자(130)와 중첩되는 복수의 제1 비아 구조물들(141a) 및 복수의 제2 비아 구조물들(141b)을 포함하는 것을 제외하고, 도 1a 내지 2b를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 본 변형 예에서, 제1 차동 신호 전송 단자(130a)와 중첩되는 제5 축(X5) 상에는 2 이상의 제1 비아 구조물(141a)이 배치되고, 제2 차동 신호 전송 단자(130b)와 중첩되는 제6 축(X6) 상에는 2 이상의 제2 비아 구조물(141b)이 배치될 수 있다. 제2 축(X2) 상의 제1 비아 구조물(141a)과 제5 축(X5) 상의 제1 비아 구조물(141a)을 연결하는 적어도 하나의 제1 연결 라인(142a)은 제4 축(X4) 상의 제2 비아 구조물(141b)과 제6 축(X6) 상의 제2 비아 구조물(141b)을 연결하는 적어도 하나의 제2 연결 라인(142b)과 교차되지 않을 수 있다. 이와 같이, 제1 비아 구조물들(141a) 및 제2 비아 구조물들(141b)의 위치를 변경하여, 차동 신호 전송 구조물(DSa) 주변의 라우팅 영역을 디자인할 수 있다. 다만, 이 경우에도, 제5 축(X5) 또는 제6 축(X6) 상의 제1 비아 구조물들(141a) 및 제2 비아 구조물들(141b)을 제외한 나머지 제1 비아 구조물들(141a) 및 제2 비아 구조물들(141b)은 한 쌍의 차동 신호 전송 단자(130)와 중첩되지 않도록 배치될 수 있다.
도 4a는 예시적인 변형 예에 따른 차동 신호 전송 구조물(DSb)을 도시하는 사시도이고, 도 4b는 도 4a의 차동 신호 전송 구조물(DSb)의 평면도이다.
도 4a 및 4b를 참조하면, 변형 예의 차동 신호 전송 구조물(DSb)은 한 쌍의 차동 신호 전송 단자(130) 사이에서 적어도 하나의 제1 연결 라인(142a)과 적어도 하나의 제2 연결 라인(142b)이 교차되지 않는 것을 제외하고, 도 1a 내지 3b를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 본 변형 예에서, 제1 축(X1), 제2 축(X2), 제3 축(X3), 및 제4 축(X4)은 적어도 하나의 제1 연결 라인(142a)과 적어도 하나의 제2 연결 라인(142b)이 수직 방향(Z축 방향)으로 교차하지 않도록 배치될 수 있다. 이와 같이, 제1 연결 구조물(140a)과 제2 연결 구조물(140b)이 교차하지 않도록 설계함으로써, 적어도 하나의 제1 연결 라인(142a)과 적어도 하나의 제2 연결 라인(142b)이 최단 거리로 형성되고, 제1 연결 구조물(140a)과 제2 연결 구조물(140b)의 임피던스가 효과적으로 매칭될 수 있다. 다만, 이 경우에도, 제1 축(X1), 제2 축(X2), 제3 축(X3), 및 제4 축(X4) 상의 제1 비아 구조물들(141a) 및 제2 비아 구조물들(141b)은 한 쌍의 차동 신호 전송 단자(130)와 중첩되지 않도록 배치될 수 있다.
도 5a는 예시적인 비교 예에 따른 차동 신호 전송 구조물(DS')을 도시하는 사시도이고, 도 5b는 도 5a의 차동 신호 전송 구조물(DS')의 평면도이다.
도 5a 및 5b를 참조하면, 비교 예의 차동 신호 전송 구조물(DS')은 스택 비아를 제한하는 공정 룰에 따라 제1 차동 신호 전송 단자(130a) 및 제2 차동 신호 전송 단자(130b) 상에 대칭으로 형성된 한 쌍의 연결 구조물(140')을 포함할 수 있다. 한 쌍의 연결 구조물(140')은 제1 차동 신호 전송 단자(130a)와 수직 방향(Z축 방향)으로 중첩되는 제1 연결 구조물(140a') 및 제2 차동 신호 전송 단자(130b)와 수직 방향(Z축 방향)으로 중첩되는 제2 연결 구조물(140b')을 포함할 수 있다. 제1 연결 구조물(140a')은 비교 예의 제1 축(X1') 및 비교 예의 제2 축(X2') 상에 교대로 배치되는 제1 비아 구조물들(141a')을 포함하되, 비교 예의 제1 축(X1') 또는/및 비교 예의 제2 축(X2')은 수직 방향(Z축 방향)으로 제1 차동 신호 전송 단자(130a)와 중첩될 수 있다. 제2 연결 구조물(140b')은 비교 예의 제3 축(X3') 및 비교 예의 제4 축(X4') 상에 교대로 배치되는 제2 비아 구조물들(141b')을 포함하되, 비교 예의 제3 축(X3') 또는/및 비교 예의 제4 축(X4')은 수직 방향(Z축 방향)으로 제2 차동 신호 전송 단자(130b)와 중첩될 수 있다. 적어도 하나의 제1 연결 라인(142a')과 적어도 하나의 제2 연결 라인(142b')은 서로 교차하지 않으며, 각각 제1 차동 신호 전송 단자(130a) 및 제2 차동 신호 전송 단자(130b)와 중첩될 수 있다.
이하, 도 6a 및 6b를 참조하여, 비교 예의 차동 신호 전송 구조물(DS')과 본 발명의 일 실시예에 따른 차동 신호 전송 구조물(DS)의 전기적 특성 차이를 설명한다.
도 6a는 일 실시예의 차동 신호 전송 구조물(DS)과 비교 예의 차동 신호 전송 구조물(DS')의 주파수(Freq)에 따른 반사 손실(return loss, RL) 차이를 나타내는 그래프이고, 도 6b는 일 실시예의 차동 신호 전송 구조물(DS)과 비교 예의 차동 신호 전송 구조물(DS')의 주파수(Freq)에 따른 삽입 손실(insertion loss, IL) 차이를 나타내는 그래프이다.
도 6a 및 6b를 참조하면, 본 발명의 일 실시예에 따른 차동 신호의 반사 손실(ex1)은 비교 예의 반사 손실(co1)과 비교하여, 약 10GHz 이하의 주파수에서 약 15dB 이상 감소하였고, 그 이상의 주파수(예, 약 20GHz)에서도 약 5dB의 반사 손실이 감소하였다. 또한, 본 발명의 일 실시예에 따른 차동 신호의 삽입 손실(ex2)은 비교 예의 삽입 손실(co2)과 비교하여, 약 10GHz 이상의 주파수에서 약 0.5dB 이상 감소하였다. 즉, 본 발명의 일 실시예에 따른 차동 신호 전송 구조물(도 1a의 'DS')은 차동 신호 전송 단자(도 1a의 '130')의 사이에 "비아 구간" (연결 구조물(도 1a의 '140')로 이루어진 차동 신호 전송 구간을 의미함)을 형성함으로써, 차동 신호의 손실을 효과적으로 줄일 수 있다. 여기서, 일 실시예의 반사 손실(ex1) 및 삽입 손실(ex2)은 도 1b 및 1c에 도시된 차동 신호 전송 구조물(DS)에 대하여 측정되었고, 비교 예의 반사 손실(co1) 및 삽입 손실(co2)은 도 5a 및 5b에 도시된 차동 신호 전송 구조물(DS')에 대하여 측정되었다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(1A)를 도시하는 단면도이다.
도 7을 참조하면, 일 실시예의 반도체 패키지(1A)는 배선 기판(100) 및 배선 기판(100) 상에 실장된 반도체 칩(200)을 포함할 수 있다.
배선 기판(100)은 서로 대향하는 상면(S1) 및 하면(S2)을 갖는 바디부(110), 바디부(110) 내에 전기적 경로를 형성하는 배선 회로(112), 및 바디부(110)의 상면(S1) 및 하면(S2)에 각각 배치된 커버층(113)을 포함할 수 있다. 본 실시예의 배선 기판(100)은 도 2a 및 2b를 참조하여 설명한 배선 기판(10a, 10b)과 동일하거나 유사한 특징을 가질 수 있다. 예를 들어, 바디부(110)는 도 2a 및 2b의 코어 절연층(11), 상부 빌드업 절연층(14), 및/또는 하부 빌드업 절연층(17)에 의해 제공되고, 배선 회로(112)는 도 2a 및 2b의 코어 배선 패턴(12), 코어 비아(13), 상부 배선 패턴(15), 상부 배선 비아(16), 하부 배선 패턴(18), 및 하부 배선 비아(19)에 의해 제공될 수 있다. 또한, 커버층(113)은 도 2a 및 2b의 보호층(SR)에 대응할 수 있다.
배선 기판(100)은 도 1a 내지 4b를 참조하여 설명한 차동 신호 전송 구조물(DS, DSa, DSb)로 이루어진 적어도 한 쌍의 차동 신호 전송 경로(DP)를 포함할 수 있다. 반도체 패키지(1A)의 측단면도 상에 제1 차동 신호 전송 경로(DPa)와 제2 차동 신호 전송 경로(DPb)의 꼬인 형태를 도시하기 위해서, 제1 차동 신호 전송 경로(DPa)는 점선(dotted line)으로 도시되고, 제2 차동 신호 전송 경로(DPb)는 파선(dashed line)으로 도시되었다. 다만, 실시예에 따라서, 제1 차동 신호 전송 경로(DPa)와 제2 차동 신호 전송 경로(DPb)는 서로 교차하지 않도록 형성될 수 있다(도 4a 및 4b의 실시예). 한 쌍의 차동 신호 전송 경로(DP)는 제1 차동 신호 전송 라인(120a)과 제1 차동 신호 전송 단자(130a)를 연결하는 제1 차동 신호 전송 경로(DPa) 및 제2 차동 신호 전송 라인(120b)과 제2 차동 신호 전송 단자(130b)를 연결하는 제2 차동 신호 전송 경로(DPb)를 포함할 수 있다. 한 쌍의 차동 신호 전송 경로(DP)의 수직 연장 부분은 제1 및 제2 비아 구조물(도1a의 '141a', '141b')에 대응하고, 수평 연장 부분은 제1 및 제2 연결 라인(도 1a의 '142a', '142b')에 대응하는 것으로 이해할 수 있다.
한 쌍의 차동 신호 전송 경로(DP)는 배선 회로(112)에 의해 제공될 수 있다. 예를 들어, 배선 회로(112)는 바디부(110)의 상면(S1) 상에 배치된 제1 패드들(112P1) 및 바디부(110)의 하면(S2) 상에 배치된 제2 패드들(112P2)를 가지며, 제1 패드들(112P1)의 적어도 일부는 반도체 칩(200)으로부터 차동 신호가 전송되는 제1 패드부(Pa) 및 제2 패드부(Pb)를 제공할 수 있다. 제2 패드들(112P2)의 적어도 일부는 차동 신호 전송 경로(DP)의 일단에 위치한 한 쌍의 차동 신호 전송 단자(130)를 제공할 수 있다. 반도체 칩(200)의 접속 패드(200P)로부터 전송된 차동 신호는 제1 패드부(Pa) 및 제2 패드부(Pb)를 포함하는 한 쌍의 차동 신호 전송 라인(120)과 차동 신호 전송 경로(DP)을 거쳐 한 쌍의 차동 신호 전송 단자(130)에 도달할 수 있다.
배선 기판(100)의 하면(S2) 아래에는 한 쌍의 차동 신호 전송 단자(130)에 각각에 대응하는 외부 접속 범프들(115)이 배치될 수 있다. 외부 접속 범프들(115)은 볼(ball), 핀(pin), 또는 리드(lead) 형태를 가질 수 있다. 일례로, 외부 접속 범프들(115)은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성된 솔더볼일 수 있다.
반도체 칩(200)은 배선 기판(100)의 상면(S1) 상에 실장될 수 있다. 일례로, 반도체 칩(200)은 범프(225)를 통해 배선 기판(100)의 제1 패드들(112P1)에 전기적으로 연결될 수 있다. 실시예에 따라서, 반도체 칩(200)은 와이어 본딩 방식으로 배선 기판(100)에 실장될 수도 있다. 반도체 칩(200)은 예를 들어, 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, ASIC(application-specific IC), 고속 직렬-병렬 변환 회로를 포함하는 SerDes IC(Serializer and Deserializer IC)와 같은 로직 칩, 또는 DRAM(dynamic RAM), SRAM(static RAM) 등과 같은 휘발성 메모리 칩, 또는 PRAM(phase change RAM), MRAM(magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 칩을 포함할 수도 있다. 반도체 칩(200)과 배선 기판(100)의 사이에는 언더필 수지(230)가 형성될 수 있다. 실시예에 따라서, 언더필 수지(230)는 반도체 칩(200)의 상면까지 커버하는 MUF(Molded underfill)일 수도 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(1B)를 도시하는 단면도이다.
도 8을 참조하면, 일 실시예의 반도체 패키지(1B)는 배선 기판(100)과 반도체 칩(200) 사이에 배치된 인터포저 기판(300) 및/또는 반도체 칩(200)을 덮는 방열 구조물(400)을 더 포함하는 것을 제외하고, 도 7을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다.
인터포저 기판(300)은 인쇄회로기판(PCB), 세라믹 기판, 테이프 배선기판 등의 반도체 패키지용 기판일 수 있다. 인터포저 기판(300)은 상부 단자들(312P1) 및 하부 단자들(312P2)을 전기적으로 연결하는 재배선 회로(312)를 포함할 수 있다. 예를 들어, 인터포저 기판(300)이 실리콘 기판인 경우, 재배선 회로(312)은 쓰루 실리콘 비아(Through Silicon Via, TSV)로 구성될 수 있다. 반도체 칩(200)의 접속 패드(200P)에 대응하는 상부 단자들(312P1)는 하부 단자들(312P2) 보다 크기가 작을 수 있다. 반도체 칩(200)은 제1 범프(225)를 통해서 상부 단자들(312P1)에 연결될 수 있다. 인터포저 기판(300)은 제2 범프(335)를 통해서 배선 기판(100)에 연결될 수 있다.
반도체 칩(200)과 인터포저 기판(300) 사이에는 제1 언더필 수지(230)가 형성되고, 인터포저 기판(300)과 배선 기판(100)의 사이에는 제2 언더필 수지(330)가 형성될 수 있다. 실시예에 따라서, 제1 및 제2 언더필 수지(230, 330)는 반도체 칩(200)의 상면까지 커버하는 MUF일 수도 있다.
방열 구조물(400)은 배선 기판(100)의 상면(S1) 상에 배치되며, 인터포저 기판(300) 및 반도체 칩(200)을 덮을 수 있다. 방열 구조물(400)은 접착제에 의해 배선 기판(100) 상에 부착될 수 있다. 접착제는 열 전도성 접착 테이프, 열 전도성 그리즈, 열 전도성 접착제 등을 사용할 수 있다. 방열 구조물(400)은 반도체 칩(200) 상면의 접착 부재(203)에 의해 반도체 칩(200)과 밀착될 수 있다. 방열 구조물(400)은 열 전도성이 우수한 도전성 물질을 포함할 수 있다. 예를 들어, 방열 구조물(400)은 금(Au), 은(Ag), 구리(Cu), 철(Fe) 등을 포함하는 금속 또는 금속 합금 또는 그라파이트(Graphite), 그라핀(Graphene) 등과 같은 도전성 물질을 포함할 수 있다. 방열 구조물(400)은 도면에 도시된 것과 다른 형상을 가질 수 있다. 예를 들어, 반도체 칩(200)의 상면만을 커버하는 형태으로 형성될 수도 있다.
도 9a는 본 발명의 일 실시예에 따른 반도체 패키지(1C)를 도시하는 단면도이고, 도 9b는 도 9a의 반도체 패키지(1C)의 평면도이다. 도 9a는 도 9b의 I-I'선에 따른 절단면을 도시한다.
도 9a 및 9b를 참조하면, 일 실시예의 반도체 패키지(1C)는 인터포저 기판(300) 상에 복수의 반도체 칩들(210, 220)이 배치된 것을 제외하고, 도 7 및 8을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 예를 들어, 복수의 반도체 칩들(210, 220)은 제1 반도체 칩(210)과 제1 반도체 칩(210)의 주변에 배치된 복수의 제2 반도체 칩들(220)로 제공될 수 있다. 제1 반도체 칩(210)과 복수의 제2 반도체 칩들(220)은 인터포저 기판(300)의 재배선 회로(312)를 통해 서로 전기적으로 연결될 수 있다.
제1 반도체 칩(210)과 복수의 제2 반도체 칩들(220)은 서로 다른 종류의 반도체 칩을 포함할 수 있다. 예를 들어, 제1 반도체 칩(210)은 CPU, GPU, 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서 및 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC 등의 로직 칩을 포함할 수 있고, 복수의 제2 반도체 칩들(220)은 DRAM, SRAM, 플래시(flash), PRAM, ReRAM, FeRAM, MRAM과 같은 메모리 칩을 포함할 수 있다. 실시예에 따라서, 복수의 제2 반도체 칩들(220)은 각각 HBM(High Bandwidth Memory) 제품이나, HMC(Hybrid memory cubic) 제품 등과 같은 고성능 메모리 장치로 제공될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 서로 대향하는 상면 및 하면을 가지며, 상기 상면 상에 배치된 적어도 한 쌍의 차동 신호 전송 라인, 상기 하면 아래에 배치된 적어도 한 쌍의 차동 신호 전송 단자, 및 상기 적어도 한 쌍의 차동 신호 전송 라인과 상기 적어도 한 쌍의 차동 신호 전송 단자를 각각 전기적으로 연결하는 적어도 한 쌍의 연결 구조물을 포함하는 배선 기판;
    상기 배선 기판의 상기 상면 상에 배치된 반도체 칩; 및
    상기 적어도 한 쌍의 차동 신호 전송 단자에 각각에 대응하여 상기 배선 기판의 상기 하면 아래에 배치된 외부 접속 범프들을 포함하고,
    상기 적어도 한 쌍의 연결 구조물은, 상기 하면에 대한 수직 방향으로 엇갈리게 배치된 제1 비아 구조물들, 상기 제1 비아 구조물들을 전기적으로 연결하는 적어도 하나의 제1 연결 라인, 상기 수직 방향으로 엇갈리게 배치된 제2 비아 구조물들, 및 상기 제2 비아 구조물들을 전기적으로 연결하는 적어도 하나의 제2 연결 라인을 포함하고,
    상기 적어도 하나의 제1 연결 라인은 상기 적어도 하나의 제2 연결 라인과 상기 수직 방향에서 이격되어 전기적으로 절연되되, 상기 수직 방향에서 상기 적어도 하나의 제2 연결 라인과 교차되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 적어도 한 쌍의 차동 신호 전송 라인은 상기 적어도 한 쌍의 차동 신호 전송 단자와 교차로 연결되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 비아 구조물들 및 상기 제2 비아 구조물들의 적어도 일부는 상기 수직 방향으로 상기 적어도 한 쌍의 신호 전송 단자의 사이에 위치하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 비아 구조물들 및 상기 제2 비아 구조물들의 적어도 일부는 상기 수직 방향으로 상기 적어도 한 쌍의 신호 전송 단자와 중첩되지 않는 반도체 패키지.
  5. 서로 대향하는 상면 및 하면을 가지며, 상기 상면 상에 배치된 적어도 한 쌍의 신호 전송 라인, 상기 하면 아래에 배치된 적어도 한 쌍의 신호 전송 단자, 및 상기 적어도 한 쌍의 신호 전송 라인과 상기 적어도 한 쌍의 신호 전송 단자를 전기적으로 연결하는 적어도 한 쌍의 연결 구조물을 포함하는 배선 기판;
    상기 배선 기판의 상기 상면 상에 배치된 반도체 칩; 및
    상기 적어도 한 쌍의 신호 전송 단자에 각각에 대응하여 상기 배선 기판의 상기 하면 아래에 배치된 외부 접속 범프들을 포함하고,
    상기 적어도 한 쌍의 연결 구조물은, 상기 적어도 한 쌍의 신호 전송 단자의 사이에서 상기 하면에 대한 수직 방향으로 연장되며 상기 하면에 대한 수평 방향으로 서로 이격되는 제1 축 및 제2 축 상에 교대로 배치되며 서로 전기적으로 연결된 제1 비아 구조물들, 및 상기 적어도 한 쌍의 신호 전송 단자의 사이에서 상기 수직 방향으로 연장되며 상기 수평 방향으로 서로 이격되는 제3 축 및 제4 축 상에 교대로 배치되며 서로 전기적으로 연결된 제2 비아 구조물들을 포함하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 적어도 한 쌍의 연결 구조물은 상기 제1 축 상에 배치된 제1 비아 구조물과 상기 제2 축 상에 배치된 제1 비아 구조물을 연결하는 적어도 하나의 제1 연결 라인, 및 상기 제3 축 상에 배치된 제2 비아 구조물과 상기 제4 축 상에 배치된 제2 비아 구조물을 연결하는 적어도 하나의 제2 연결 라인을 포함하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제1 축, 상기 제2 축, 상기 제3 축, 및 상기 제4 축은 상기 적어도 하나의 제1 연결 라인과 상기 적어도 하나의 제2 연결 라인이 상기 수직 방향으로 교차하도록 배치되는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 적어도 하나의 제1 연결 라인과 상기 적어도 하나의 제2 연결 라인은 서로 다른 레벨에 위치하는 반도체 패키지.
  9. 제6 항에 있어서,
    상기 제1 축, 상기 제2 축, 상기 제3 축, 및 상기 제4 축은 상기 적어도 하나의 제1 연결 라인과 상기 적어도 하나의 제2 연결 라인이 상기 수직 방향으로 교차하지 않도록 배치되는 반도체 패키지.
  10. 제5 항에 있어서,
    상기 제1 비아 구조물들은 상기 제2 비아 구조물들과 전기적으로 절연되는 반도체 패키지.
  11. 제5 항에 있어서,
    상기 제1 비아 구조물들은 각각 상기 제1 축 또는 상기 제2 축과 중첩되는 적어도 한층 이상의 제1 비아층을 포함하고,
    상기 제2 비아 구조물들은 각각 상기 제3 축 또는 상기 제4 축과 중첩되는 적어도 한층 이상의 제2 비아층를 포함하는 반도체 패키지.
  12. 제5 항에 있어서,
    상기 제1 비아 구조물들 및 상기 제2 비아 구조물들 중 적어도 일부는 상기 제1 축, 상기 제2 축, 상기 제3 축, 또는 상기 제4 축을 따라서 적층된 2층 이상의 비아층들을 포함하는 반도체 패키지.
  13. 제5 항에 있어서,
    상기 제1 축, 상기 제2 축, 상기 제3 축, 및 상기 제4 축은 상기 수직 방향으로 상기 적어도 한 쌍의 신호 전송 단자와 중첩되지 않는 반도체 패키지.
  14. 제5 항에 있어서,
    상기 제1 축은 상기 제2 축보다 상기 적어도 한 쌍의 신호 전송 라인에 인접하게 배치되고,
    상기 제3 축은 상기 제4 축보다 상기 적어도 한 쌍의 신호 전송 라인에 인접하게 배치되는 반도체 패키지.
  15. 서로 대향하는 상면 및 하면을 가지며, 상기 상면 상에 배치된 적어도 한 쌍의 신호 전송 라인, 상기 하면 아래에 배치된 적어도 한 쌍의 신호 전송 단자, 및 서로 교차하여 상기 적어도 한 쌍의 신호 전송 라인과 상기 적어도 한 쌍의 신호 전송 단자를 각각 전기적으로 연결하는 적어도 한 쌍의 연결 구조물을 포함하는 배선 기판; 및
    상기 배선 기판의 상기 상면 상에 배치된 반도체 칩을 포함하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 적어도 한 쌍의 연결 구조물의 적어도 일부는 상기 하면에 대한 수직 방향으로 상기 적어도 한 쌍의 신호 전송 단자와 중첩되지 않는 반도체 패키지.
  17. 제15 항에 있어서,
    상기 적어도 한 쌍의 연결 구조물은 각각 상기 하면에 대한 수직 방향으로 엇갈리게 배치된 비아 구조물들을 포함하는 반도체 패키지.
  18. 서로 대향하는 상면 및 하면을 갖는 바디부;
    상기 바디부의 상기 상면 상에 배치된 제1 및 제2 신호 전송 라인을 갖는 적어도 한 쌍의 차동 신호 전송 라인;
    상기 바디부의 상기 하면 아래에 배치된 제1 및 제2 신호 전송 단자를 갖는 적어도 한 쌍의 차동 신호 전송 단자; 및
    상기 제1 및 제2 신호 전송 라인과 상기 제1 및 제2 신호 전송 단자를 각각 전기적으로 연결하는 제1 및 제2 연결 구조물을 갖고, 상기 하면에 대한 수직 방향으로 상기 한 쌍의 차동 신호 전송 단자의 사이에 위치하는 적어도 한 쌍의 연결 구조물을 포함하는 배선 기판.
  19. 제18 항에 있어서,
    상기 제1 연결 구조물은 상기 수직 방향으로 엇갈리게 배치된 제1 비아 구조물들, 및 상기 제1 비아 구조물들을 전기적으로 연결하는 적어도 하나의 제1 연결 라인을 포함하고,
    상기 제2 연결 구조물은 상기 수직 방향으로 엇갈리게 배치된 제2 비아 구조물들, 및 상기 제2 비아 구조물들을 전기적으로 연결하는 적어도 하나의 제2 연결 라인을 포함하는 배선 기판.
  20. 제19 항에 있어서,
    상기 적어도 하나의 제1 연결 라인은 상기 수직 방향으로 상기 적어도 하나의 제2 연결 라인과 교차되는 배선 기판.
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