WO2011114535A1 - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

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Definitions

  • the present invention relates to a compound semiconductor device including a compound semiconductor layer and a manufacturing method thereof.
  • a compound semiconductor field effect transistor for example, a GaN-FET using GaN has a higher withstand voltage than a normal Si-MOSFET, and is expected to be a promising high-voltage power device for automobiles.
  • GaN-FETs have a so-called horizontal structure and vertical structure, as in ordinary Si-MOSFETs.
  • a lateral structure FET is configured such that a drain electrode, a gate electrode, and a source electrode are arranged on a semiconductor substrate or a semiconductor layer.
  • a vertical FET is configured by sequentially stacking a drain electrode, a gate electrode, and a source electrode.
  • the vertical structure FET has the following advantages compared to the lateral structure FET. Since the current path is in the vertical direction, the amount of current per semiconductor chip increases. In addition, since a large current flows, source and drain electrodes that require a large area are arranged above and below the gate electrode, so that the chip area is reduced. Furthermore, since the ratio of the metal per semiconductor chip increases, the heat dissipation characteristics are also improved.
  • the compound semiconductor layer has a so-called npn structure in which n-type GaN (n-GaN), p-type GaN (p-GaN), and n-GaN are stacked. And a gate electrode is provided so that the groove
  • the conventional vertical GaN-FET has not yet been put into practical use due to the following problems. Since p-GaN is used for the compound semiconductor layer and n-GaN exists on the p-GaN, p-GaN is not activated. There is a problem that p-type impurities of p-GaN such as Mg diffuse (migration) during the operation of the transistor.
  • the conventional vertical structure GaN-FET has a high electron density and high electron mobility two-dimensional electron gas (Two-Dimensional Electron Gas: 2DEG), which is expected to be high for compound semiconductor devices. High withstand voltage and high output cannot be obtained.
  • the present invention has been made in view of the above-described problems, and does not cause problems due to the use of a p-type compound semiconductor, obtains a sufficiently high withstand voltage and high output, and performs normally-off operation.
  • An object of the present invention is to provide a highly reliable compound semiconductor device having a vertical structure that can be realized and miniaturized, and a method for manufacturing the compound semiconductor device.
  • One embodiment of a compound semiconductor device includes a first electrode, a compound semiconductor layer formed above the first electrode and having an opening, a second electrode formed above the compound semiconductor layer, A gate electrode embedded in the opening via an insulating film, and the compound semiconductor layer includes a first compound semiconductor, a second compound semiconductor formed on the first compound semiconductor, and A third compound semiconductor formed on the second compound semiconductor; a side surface of the insulating film; and a side surface of the first compound semiconductor, the second compound semiconductor, and the third compound semiconductor.
  • Another aspect of the compound semiconductor device includes: a first electrode; a compound semiconductor layer formed above the first electrode and having an opening; a second electrode formed above the compound semiconductor layer; A gate electrode embedded in the opening via an insulating film, the compound semiconductor layer comprising: a first compound semiconductor; a second compound semiconductor formed on the first compound semiconductor; The third compound semiconductor formed on the second compound semiconductor, the side surface of the insulating film, and the side surface of the first compound semiconductor, the second compound semiconductor, and the third compound semiconductor are in contact with each other.
  • a lattice constant of the second compound semiconductor is smaller than lattice constants of the first compound semiconductor and the third compound semiconductor, and a lattice constant of the fourth compound semiconductor is The first Compound semiconductor, and smaller than the lattice constant of said third compound semiconductor.
  • One embodiment of a method for manufacturing a compound semiconductor device includes a first compound semiconductor, a second compound semiconductor having a smaller lattice constant than the first compound semiconductor, and a third having a larger lattice constant than the second compound semiconductor. And forming a compound semiconductor having a smaller lattice constant than the first compound semiconductor and the third compound semiconductor on a side surface of the inner wall of the opening, An insulating film is formed so as to cover an inner wall surface of the opening, a gate electrode is formed so as to fill the opening through the insulating film, and a first electrode is formed below the first compound semiconductor, Second electrodes are respectively formed above the three compound semiconductors.
  • a compound semiconductor device having a structure is realized.
  • a normally-off operation in which no current flows in a state where no voltage is applied to the gate electrode is realized, and ON / OFF of the transistor can be appropriately controlled.
  • FIG. 1 is a schematic plan view showing a configuration of a HEMT having a vertical structure according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view showing a configuration of a HEMT having a vertical structure according to the first embodiment.
  • FIG. 3 is a schematic cross-sectional view showing another example of a HEMT having a vertical structure according to the first embodiment.
  • FIG. 4A is a schematic plan view showing the method for manufacturing the AlGaN / GaN HEMT according to the first embodiment.
  • FIG. 4B is a schematic plan view illustrating the manufacturing method of the AlGaN / GaN HEMT according to the first embodiment, following FIG. 4A.
  • FIG. 4A is a schematic plan view showing the manufacturing method of the AlGaN / GaN HEMT according to the first embodiment, following FIG. 4A.
  • FIG. 4C is a schematic plan view showing the method of manufacturing the AlGaN / GaN HEMT according to the first embodiment, following FIG. 4B.
  • FIG. 4D is a schematic plan view illustrating the method of manufacturing the AlGaN / GaN HEMT according to the first embodiment, following FIG. 4C.
  • FIG. 5A is a schematic cross-sectional view showing the method for manufacturing the AlGaN / GaN HEMT according to the first embodiment.
  • FIG. 5B is a schematic cross-sectional view showing the method for manufacturing the AlGaN / GaN HEMT according to the first embodiment, following FIG. 5A.
  • FIG. 5A is a schematic cross-sectional view showing the method for manufacturing the AlGaN / GaN HEMT according to the first embodiment, following FIG. 5A.
  • FIG. 5C is a schematic cross-sectional view illustrating the method of manufacturing the AlGaN / GaN HEMT according to the first embodiment, following FIG. 5B.
  • FIG. 5D is a schematic cross-sectional view illustrating the method for manufacturing the AlGaN / GaN HEMT according to the first embodiment, following FIG. 5C.
  • FIG. 5E is a schematic cross-sectional view illustrating the method for manufacturing the AlGaN / GaN HEMT according to the first embodiment, following FIG. 5D.
  • FIG. 5F is a schematic cross-sectional view illustrating the method for manufacturing the AlGaN / GaN.HEMT according to the first embodiment, following FIG. 5E.
  • FIG. 5C is a schematic cross-sectional view illustrating the method of manufacturing the AlGaN / GaN HEMT according to the first embodiment, following FIG. 5B.
  • FIG. 5D is a schematic cross-sectional view illustrating the method for manufacturing the AlGaN / GaN
  • FIG. 5G is a schematic cross-sectional view illustrating the method for manufacturing the AlGaN / GaN HEMT according to the first embodiment, following FIG. 5F.
  • FIG. 5H is a schematic cross-sectional view illustrating the method for manufacturing the AlGaN / GaN HEMT according to the first embodiment, following FIG. 5G.
  • FIG. 5I is a schematic cross-sectional view illustrating the method of manufacturing the AlGaN / GaN HEMT according to the first embodiment, following FIG. 5H.
  • FIG. 6 is a diagram showing a schematic configuration of the MOCVD apparatus used in the first embodiment.
  • FIG. 7 is a schematic plan view showing another configuration example of the gate electrode in the AlGaN / GaN HEMT according to the first embodiment.
  • FIG. 8 is a characteristic diagram showing the relationship between the electron density (/ cm 3 ) and the distance from the surface of the substrate in the AlGaN / GaN HEMT according to the first embodiment.
  • FIG. 9 is a characteristic diagram showing the relationship between the conduction band (eV) in the energy band and the distance from the surface of the substrate in the AlGaN / GaN HEMT according to the first embodiment.
  • FIG. 10 is a characteristic diagram showing the relationship between the drain current Id (A / m) and the gate voltage Vgs (V) in the AlGaN / GaN HEMT according to the first embodiment.
  • FIG. 11 is a characteristic diagram showing the relationship between the drain current Id (A / m) and the drain-source voltage Vds (V) in the AlGaN / GaN HEMT according to the first embodiment.
  • FIG. 12A is a schematic cross-sectional view showing the main steps of an AlGaN / GaN HEMT manufacturing method according to Modification 1 of the first embodiment.
  • FIG. 12B is a schematic cross-sectional view showing main steps of the method for manufacturing the AlGaN / GaN HEMT according to the first modification of the first embodiment, following FIG. 12A.
  • FIG. 12C is a schematic cross-sectional view showing main steps of the method for manufacturing the AlGaN / GaN HEMT according to the first modification of the first embodiment, following FIG.
  • FIG. 12D is a schematic cross-sectional view illustrating main steps of the method for manufacturing the AlGaN / GaN HEMT according to the first modification of the first embodiment, following FIG. 12C.
  • FIG. 12E is a schematic cross-sectional view illustrating main steps of the method of manufacturing the AlGaN / GaN HEMT according to the first modification of the first embodiment, following FIG. 12D.
  • FIG. 13A is a schematic cross-sectional view showing the main steps of a method for manufacturing an AlGaN / GaN HEMT according to Modification 2 of the first embodiment.
  • FIG. 12D is a schematic cross-sectional view illustrating main steps of the method for manufacturing the AlGaN / GaN HEMT according to Modification 2 of the first embodiment.
  • FIG. 13B is a schematic cross-sectional view showing the main steps of the method for manufacturing the AlGaN / GaN HEMT according to the second modification of the first embodiment, following FIG. 13A.
  • FIG. 13C is a schematic cross-sectional view showing the main steps of the method for manufacturing the AlGaN / GaN HEMT according to the second modification of the first embodiment, following FIG. 13B.
  • FIG. 13D is a schematic cross-sectional view showing the main steps of the method for manufacturing the AlGaN / GaN HEMT according to the second modification of the first embodiment, following FIG. 13C.
  • FIG. 14 is a connection diagram illustrating a schematic configuration of the power supply device according to the second embodiment.
  • FIG. 15 is a connection diagram illustrating a schematic configuration of the high-frequency amplifier according to the third embodiment.
  • the compound semiconductor device is a so-called vertical structure high electron mobility transistor (High An apparatus configuration and a manufacturing method of Electron Mobility Transistor (HEMT) are disclosed.
  • HEMT Electron Mobility Transistor
  • FIG. 1 is a schematic plan view showing a HEMT having a vertical structure according to the first embodiment.
  • FIG. 1 shows a state in which there is no upper layer structure than the gate electrode for easy understanding.
  • FIG. 2 is a schematic cross-sectional view showing a HEMT having a vertical structure according to the first embodiment.
  • the left drawing corresponds to the cross section along the broken line II in FIG. 1
  • the right drawing corresponds to the cross section along the broken line II-II in FIG.
  • the first compound semiconductor layer 2, the second compound semiconductor layer 3, the third compound semiconductor layer 4, and the fifth compound semiconductor layer 5 are formed on the surface of the substrate 1. Stacked.
  • a fourth compound semiconductor layer 6 is formed on the side surface of the opening 10A formed in the stacked body.
  • an insulating film 7 having an electrode groove 7 a is formed via the fourth compound semiconductor layer 6.
  • a gate electrode 8 is formed so as to fill the electrode groove 7 a of the insulating film 7.
  • An interlayer insulating film 9 is formed on the upper surface of the gate electrode 8, and the gate electrode 8 is covered with the insulating film 7 and the interlayer insulating film 9.
  • a source electrode 11 is formed above the gate electrode 8 so as to fill the opening 10 ⁇ / b> B formed in the insulating film 7 and the interlayer insulating film 9 and to be connected to the fifth compound semiconductor layer 5.
  • a drain electrode 12 is formed on the back surface of the substrate 1 below the gate electrode 8.
  • the substrate 1 is, for example, a GaN single crystal substrate.
  • the substrate 1 it is desirable to use a high-resistance substrate in order to prevent the occurrence of leakage current to the substrate side.
  • the substrate 1 is doped with a conductive impurity, for example, Si which is an n-type impurity, and the substrate 1 is n + type.
  • a conductive impurity for example, Si which is an n-type impurity
  • an electrode drain electrode
  • a conductive substrate is used instead of using a conductive GaN single crystal substrate as the substrate 1, a conductive sapphire substrate, a conductive SiC substrate, a conductive Si substrate, or the like may be used.
  • the lattice constant of the second compound semiconductor layer 3 is smaller than the lattice constants of the first and third compound semiconductor layers 2 and 4.
  • the lattice constant of the fourth compound semiconductor layer 6 is smaller than the lattice constant of the first and third compound semiconductor layers 2 and 4.
  • the source electrode 11 is directly connected to the surface of the fifth compound semiconductor layer 5. Therefore, the contact resistance with the source electrode 11 can be reduced by doping the fifth compound semiconductor layer 5 with a conductive impurity at a high concentration.
  • a plurality of gate electrodes 8 are formed in a comb shape (finger shape). Each gate electrode 8 is formed so that one end is connected to the gate bus line 8a.
  • the insulating film 7 has an electrode groove 7 a in which the gate electrode 8 is formed, and the film thickness of the portion 7 b that covers the bottom surface of the gate electrode 8 is thicker than the film thickness of the portion 7 c that covers the side surface of the gate electrode 8.
  • the portion 7 c functions as a gate insulating film of the gate electrode 8.
  • the portion 7 b is formed thicker than the portion 7 c and less than or equal to the thickness of the first compound semiconductor layer 2. When the thickness of the portion 7b is equal to or less than the thickness of the portion 7c, the sufficient breakdown voltage of the gate electrode 8 cannot be obtained.
  • the side surface of the first compound semiconductor layer 2 is a gate through the portion 7c (and the fourth compound semiconductor layer 6). It does not overlap at all with the side surface of the electrode 8. Therefore, the voltage of the gate electrode 8 is not sufficiently applied to the first compound semiconductor layer 2, and there is a possibility that the desired concentration of 2DEG cannot be obtained.
  • the portion 7b thicker than the portion 7c and not more than the thickness of the first compound semiconductor layer 2, the distance between the gate electrode 8 and the drain electrode 11 is increased, and a sufficient breakdown voltage is secured. The desired high concentration of 2DEG can be generated.
  • GaN and AlGaN are compound semiconductors in which the latter has a smaller lattice constant than the former.
  • each layer is as follows.
  • the first and third compound semiconductor layers 2 and 4 are GaN layers, and the second and fourth compound semiconductor layers 3 and 6 are AlGaN layers.
  • the fifth compound semiconductor layer 5 is an n + -GaN layer having a high n-type impurity concentration, which is a conductive impurity.
  • the first to fifth compound semiconductor layers 2 to 6 are formed by, for example, the MOCVD method described later.
  • InAlN and AlN are compound semiconductors in which the latter has a smaller lattice constant than the former.
  • each layer is as follows.
  • the first and third compound semiconductor layers 2 and 4 are InAlN layers, and the second and fourth compound semiconductor layers 3 and 6 are AlN layers.
  • the fifth compound semiconductor layer 5 is an n + -InAlN layer having a high n-type impurity concentration which is a conductive impurity.
  • the first to fifth compound semiconductor layers 2 to 6 are formed by, for example, the MOCVD method described later.
  • InAlGaN and AlN are compound semiconductors in which the latter has a smaller lattice constant than the former.
  • each layer is as follows.
  • the first and third compound semiconductor layers 2 and 4 are InAlGaN layers, and the second and fourth compound semiconductor layers 3 and 6 are AlN layers.
  • the fifth compound semiconductor layer 5 is an n + -InAlGaN layer having a high n-type impurity concentration which is a conductive impurity.
  • the first to fifth compound semiconductor layers 2 to 6 are formed by, for example, the MOCVD method described later.
  • the first, third and fifth compound semiconductor layers 2, 4 and 5 Due to the difference in lattice constant between InAlGaN and AlN, the first, third and fifth compound semiconductor layers 2, 4 and 5 have high electron density and high electron density at the interface with the fourth compound semiconductor layer 6. Mobility 2DEG occurs. In addition, in the second and fourth compound semiconductor layers 3 and 6, the lattice constants of both AlN are the same. Therefore, 2DEG does not occur at the interface between the second compound semiconductor layer 3 and the fourth compound semiconductor layer 6, and complete normally-off is realized.
  • the magnitude relation of the lattice constant changes by adjusting the composition ratio of In, Al, and Ga.
  • the lattice constant of InAlN can be made smaller than the lattice constant of InAlGaN, or conversely, the lattice constant of InAlGaN can be made smaller than the lattice constant of InAlN.
  • a case where the lattice constant of InAlGaN is made smaller than the lattice constant of InAlN is illustrated. In this case, each layer is as follows.
  • the first and third compound semiconductor layers 2 and 4 are InAlN layers, and the second and fourth compound semiconductor layers 3 and 6 are InAlGaN layers.
  • the fifth compound semiconductor layer 5 is an n + -InAlN layer having a high n-type impurity concentration which is a conductive impurity.
  • the first to fifth compound semiconductor layers 2 to 6 are formed by, for example, the MOCVD method described later.
  • each layer is as follows.
  • the first and third compound semiconductor layers 2 and 4 are Al 0.3 Ga 0.7 N layers
  • the second and fourth compound semiconductor layers 3 and 6 are Al 0.5 Ga 0.5 N layers.
  • the fifth compound semiconductor layer 5 is an n + -Al 0.3 Ga 0.7 N layer having a high n-type impurity concentration which is a conductive impurity.
  • the first to fifth compound semiconductor layers 2 to 6 are formed by, for example, the MOCVD method described later.
  • the fourth of the first, third and fifth compound semiconductor layers 2, 4, 5 2DEG having a high electron density and a high electron mobility is generated at the interface with the compound semiconductor layer 6.
  • the lattice constants of both Al 0.5 Ga 0.5 N are the same. Therefore, 2DEG does not occur at the interface between the second compound semiconductor layer 3 and the fourth compound semiconductor layer 6, and complete normally-off is realized.
  • InAlN having different lattice constants may be used by changing the composition ratio of In and Al using InAlN.
  • two types of InAlGaN having different lattice constants may be used by changing the composition ratio of In, Al, and Ga using InAlGaN.
  • FIG. 3 In the configuration (1) using GaN and AlGaN, a compound semiconductor different from GaN and AlGaN is used for the second compound semiconductor layer 3.
  • the second compound semiconductor layer 3 is configured by sequentially laminating an AlGaN layer 3a, an AlN layer 3b, and an AlGaN layer 3c.
  • the AlGaN layers 3a and 3c sandwiching the AlN layer 3b are formed as buffer layers in consideration of the large lattice constant difference between GaN and AlN in the first and third compound semiconductor layers 2 and 4. is there.
  • the second compound semiconductor layer 3 having this stacked structure is formed, for example, by an MOCVD method to be described later so that the AlGaN layer 3a is about 100 nm thick, the AlN layer 3b is about 10 nm thick, and the AlGaN layer 3c is about 100 nm thick.
  • 4A to 4D are schematic plan views showing a method of manufacturing the AlGaN / GaN HEMT according to the first embodiment.
  • 5A to 5I are schematic cross-sectional views showing the method of manufacturing the AlGaN / GaN HEMT according to the first embodiment in the order of steps.
  • 5A to 5I the left side corresponds to the cross section taken along the broken line II in FIGS. 4A to 4D, and the right side figure corresponds to the cross section along the broken line II-II in FIGS. 4A to 4D.
  • the first, second, third, fifth, and fourth compound semiconductor layers 2 to 6 of FIG. 1 and FIG. 2 are replaced with the first GaN layer 2 and the first AlGaN layer 3.
  • the second GaN layer 4, the third GaN layer 5, and the second AlGaN layer 6 are denoted by the same reference numerals.
  • a selective growth mask 21 is formed on the substrate 1.
  • a mask material here, SiO is deposited on the substrate 1 which is a GaN single crystal substrate by a chemical vapor deposition (CVD) method or the like.
  • SiO is processed by lithography and dry etching to remove a SiO film at a portion where epitaxial growth is performed on the substrate 1 to be described later, thereby forming a mask 21 for selective growth.
  • the mask 21 is formed in a so-called comb-like shape (finger shape) that covers a portion where a gate electrode to be described later is to be formed.
  • the first GaN layer 2, the first AlGaN layer 3, the second GaN layer 4, and the third GaN layer 5 are sequentially formed on the substrate 1. .
  • the first and second GaN layers 2 and 4 are made of n-GaN doped with an n-type impurity, here Si.
  • the first AlGaN layer 3 is made of intentionally undoped AlGaN (i-AlGaN).
  • the third GaN layer 5 is made of n + -GaN doped with an n-type impurity such as Si at a higher concentration than the first and second GaN layers 2 and 4.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • MBE molecular beam epitaxy
  • FIG. 6 an MOCVD apparatus as shown in FIG. 6 is used.
  • a high frequency coil 101 is wound around a reaction tube 100 made of quartz, and a carbon susceptor 102 for placing the substrate 1 is disposed inside the reaction tube 100.
  • Two gas introduction pipes 103 and 104 are connected to the upstream end (the left end in FIG. 6) of the reaction tube 100, and the source gas of the compound semiconductor is supplied.
  • NH 3 gas is introduced from the gas introduction tube 103 into the reaction tube 100 as a nitrogen (N) source gas.
  • a group III organic compound raw material such as trimethylaluminum (TMA), trimethylgallium (TMA), trimethylindium (TMI), or the like is introduced into the reaction tube 100 from the gas introduction tube 104 as a source gas of the group III element. Crystal growth is performed on the substrate 1, and excess gas is discharged from the gas discharge pipe 105 to the detoxification tower.
  • the gas discharge pipe 105 is connected to a vacuum pump, and the discharge port of the vacuum pump is connected to a detoxification tower.
  • n-GaN, i-AlGaN, n-GaN, and n + -GaN are sequentially deposited on the substrate 1, and the first GaN layer 2, the first AlGaN layer 3, the second A GaN layer 4 and a third GaN layer 5 are formed. Since the mask 21 is formed on the substrate 1, n-GaN, i-AlGaN, n-GaN, and n + -GaN are selectively grown only on the exposed portion of the surface of the substrate 1.
  • the growth conditions for the n-GaN, n + -GaN, and i-AlGaN are trimethylaluminum (TMA) gas as an Al source, trimethylgallium (TMG) gas as a Ga source, and N source as a source gas.
  • TMA trimethylaluminum
  • TMG trimethylgallium
  • N source as a source gas.
  • a mixed gas of ammonia gas is used.
  • trimethylindium (TMI) which is an In source
  • TMA trimethylindium
  • the presence / absence and flow rate of TMA gas as an Al source and TMG as a Ga source are appropriately set according to the compound semiconductor layer to be grown.
  • the flow rate of ammonia gas, which is a common raw material is about 10 slm to 50 slm.
  • the growth pressure is about 50 Torr to 300 Torr, and the growth temperature is about 800 ° C. to 1300 ° C.
  • SiH 4 gas containing, for example, Si as an n-type impurity is added to the source gas at a predetermined flow rate so as to be a predetermined value within each of the above concentration ranges. Is doped with Si.
  • the growth conditions for forming i-AlGaN for the first AlGaN layer 3 are set as follows, for example.
  • TMA trimethylaluminum
  • TMI trimethylindium
  • the same shape as that of the first GaN layer 2, the first AlGaN layer 3, the second GaN layer 4, and the third GaN layer 5 is obtained using lithography and dry etching.
  • a laminated body may be obtained.
  • n-GaN, i-AlGaN, n-GaN, and n + -GaN are stacked on the entire surface of the substrate 1. What is necessary is just to remove the part corresponding to the formation part of the gate electrode of this laminated body by lithography and dry etching.
  • the n-GaN of the first GaN layer 2 has a thickness of about 100 nm to 10 ⁇ m, for example, about 1000 nm, and the concentration of Si, which is an n-type impurity, is 1 ⁇ 10 13 / cm 3 to 1 ⁇ 10. Doping is performed at a concentration of about 20 / cm 3 .
  • the i-AlGaN of the first AlGaN layer 3 has a thickness of about 1 nm to 10000 nm, for example, about 200 nm, and has an Al composition ratio of 0.3 (30%), for example. If the thickness of the first AlGaN layer 3 is less than 1 nm, it is difficult to sufficiently perform a normally-off operation that can be realized by the first AlGaN layer 3. If the film thickness of the first AlGaN layer 3 is thicker than 10,000 nm, it is difficult to obtain a sufficiently high electron concentration at the time of turning on. Therefore, by forming the first AlGaN layer 3 to a thickness of about 1 nm to 10000 nm, a reliable normally-off operation and a sufficiently high electron concentration at the time of on can be obtained.
  • the n-GaN of the second GaN layer 4 has a film thickness of about 1 nm to 10 ⁇ m, for example, 300 nm, and is doped to a concentration of Si of about 1 ⁇ 10 16 / cm 3 to 1 ⁇ 10 20 / cm 3. . If the thickness of the second GaN layer 4 is less than 1 nm, sufficient breakdown voltage cannot be obtained, and if it is more than 10 ⁇ m, the on-state current density decreases due to an increase in on-resistance. Therefore, by forming the second GaN layer 4 to a thickness of about 1 nm to 10 ⁇ m, a sufficient breakdown voltage and high current density can be obtained.
  • the n + -GaN of the third GaN layer 5 has a thickness of about 10 nm to 1000 nm, for example, about 200 nm, and the Si concentration is about 1 ⁇ 10 15 / cm 3 to 1 ⁇ 10 20 / cm 3 .
  • the doping is performed at a higher concentration than the second GaN layers 2 and 4. Since the source electrode is connected and formed on the third GaN layer 5, the contact resistance with the source electrode can be reduced by doping the third GaN layer 5 with a conductive impurity at a high concentration.
  • the mask 21 is removed by wet etching or the like. As shown in FIG. 5B, the stacked body of the first GaN layer 2, the first AlGaN layer 3, the second GaN layer 4, and the third GaN layer 5 is removed from the surface of the substrate 1 by removing the mask 21. It has a shape having an opening 10A that exposes a part thereof.
  • a selective growth mask 22 is formed only on the upper surface of the third GaN layer 5. More specifically, a mask material, here SiO, is deposited on the entire surface of the substrate 1 so as to cover the first GaN layer 2, the first AlGaN layer 3, the second GaN layer 4, and the third GaN layer 5. Deposit by the method. The SiO is processed by lithography and dry etching to leave the SiO covering only the upper surface of the third GaN layer 5 and form a mask 22 for selective growth.
  • the mask 22 has an opening 22a that communicates with the opening 10A and has substantially the same shape as the opening 10A.
  • AlGaN is grown under predetermined conditions using the MOCVD apparatus described above. That is, the first GaN layer 2, the first AlGaN layer 3, the second GaN layer 4, and the third GaN layer 5 are easily grown selectively on the (0001) plane that is the side surface of the opening 10A. i-AlGaN is grown.
  • the growth conditions are set to a lower growth pressure and a higher growth temperature than when forming i-AlGaN of the first AlGaN layer 3.
  • the mask 22 is formed so that i-AlGaN is not reliably formed on the third GaN layer 5.
  • the growth conditions for forming i-AlGaN in the second AlGaN layer 6 are set as follows, for example.
  • TMA trimethylaluminum
  • TMI trimethylindium
  • Growth pressure 40 Torr Growth temperature: 1150 ° C
  • the mask 22 since the mask 22 is formed, i-AlGaN does not grow on the surface of the third GaN layer 5. Further, although it is considered that i-AlGaN grows on the exposed surface of the substrate 1 at the bottom surface (inner wall bottom surface) of the opening 10A, there is no particular problem in the configuration of the vertical HEMT according to the present embodiment. Therefore, in this embodiment, the mask 22 is formed only on the third GaN layer 5.
  • the first AlGaN layer 2, the first AlGaN layer 3, the second GaN layer 4, and the third GaN layer 5 are selectively grown on the side surface that becomes the (0001) plane at the opening 10 ⁇ / b> A, and the second AlGaN Layer 6 is formed.
  • the i-AlGaN of the second AlGaN layer 6 is the same as the i-AlGaN of the first AlGaN layer 3. That is, the film thickness is about 1 nm to 100 nm, here 20 nm, for example, i-AlGaN having an Al composition ratio of 0.3 (30%). If the thickness of the second AlGaN layer 6 is less than 1 nm, a sufficient concentration of 2DEG cannot be obtained. When the thickness of the second AlGaN layer 6 is greater than 100 nm, the gate voltage Vgs can be sufficiently applied to the first GaN layer 2, the first AlGaN layer 3, and the second GaN layer 4. Can not.
  • the second AlGaN layer 6 with a film thickness of about 1 nm to 100 nm, it is possible to secure a sufficient gate voltage Vgs and obtain a sufficient concentration of 2DEG.
  • the mask 22 is removed by wet etching or the like.
  • an insulating film 7 that partially functions as a gate insulating film is formed. Specifically, first, the entire surface of the substrate 1 is covered so as to cover the first GaN layer 2, the first AlGaN layer 3, the second GaN layer 4, the third GaN layer 5, and the second AlGaN layer 6.
  • An insulating film such as SiN is deposited on the substrate.
  • a silicon nitride film (SiN) is deposited to a thickness of, for example, about 50 nm by plasma CVD.
  • An atomic layer deposition (ALD) method may be used instead of the plasma CVD method.
  • the insulating film As a material for the insulating film, one kind selected from HfO, TaO and AlO may be used instead of SiN. Further, it is also preferable to form an insulating film by stacking a plurality of materials selected from SiN, HfO, TaO, and AlO as the material.
  • a step (protrusion) portion generated in SiN on the first GaN layer 2, the first AlGaN layer 3, the second GaN layer 4, the third GaN layer 5, and the second AlGaN layer 6 is, for example, chemically Planarization is performed by mechanical polishing (CMP).
  • CMP mechanical polishing
  • a resist is applied to the entire surface of SiN, and the resist is processed by lithography to form a resist mask 23 having an opening 23a at a site where a gate electrode is to be formed.
  • SiN is processed by dry etching to form an electrode groove 7a in a region where a gate electrode is to be formed.
  • SF 6 gas is used as an etching gas. Thereby, the insulating film 7 is formed.
  • the insulating film 7 has a portion 7b (bottom surface portion of the electrode groove 7a) covering the surface of the substrate 1 by forming the electrode groove 7a so that the film thickness of the portion 7c (side surface portion of the electrode groove 7a) covering the second AlGaN layer 6 is increased. ).
  • the portion 7c functions as a gate insulating film. Therefore, an appropriate film thickness as the gate insulating film of the portion 7c is about 1 nm to 100 nm, and here is about 20 nm.
  • the portion 7b is formed thicker than the portion 7c and less than or equal to the n-GaN film thickness (here, about 1000 nm) of the first GaN layer 2. If the thickness of the portion 7b is equal to or less than the thickness of the portion 7c, sufficient breakdown voltage cannot be obtained.
  • the thickness of the portion 7b is larger than the thickness of the n-GaN of the first GaN layer 2, the side surface of the first GaN layer 2 and the side surface of the portion 7c that is a gate insulating film (second There will be no overlap (through the AlGaN layer 6). For this reason, the voltage of the gate electrode formed along the gate insulating film is not sufficiently applied to the first GaN layer 2, and the desired concentration of 2DEG may not be obtained.
  • the portion 7b thicker than the portion 7c and less than or equal to the n-GaN film thickness of the first GaN layer 2, the distance between the gate electrode and the drain electrode is increased and sufficient breakdown voltage is secured. The desired high concentration of 2DEG can be generated.
  • a gate electrode 8 is formed.
  • the second AlGaN layer 6 is omitted for convenience of illustration.
  • the resist mask 23 used for SiN dry etching is continuously used, and for example, Ni / Au is deposited as an electrode metal. That is, for example, Ni and Au are sequentially deposited so as to fill the electrode grooves 7a by vapor deposition.
  • the resist mask 23 and the electrode metal existing thereon are removed by a lift-off method.
  • a plurality of comb-shaped (finger-shaped) gate electrodes 8 as shown in FIG. 4C in which the electrode grooves 7a are filled with the electrode metal are formed. Each gate electrode 8 is formed so that one end is connected to the gate bus line 8a.
  • the gate bus line 8b is connected to both ends of the plurality of gate electrodes 8 as shown in FIG. It may be formed.
  • the gate electrode 8 having both ends connected to the gate bus lines 8a and 8b has a higher signal transmission speed than the gate electrode 8 having one end connected to the gate bus line 8a. Therefore, the former gate electrode 8 can be used as an electrode that requires rapid signal transmission, and the latter gate electrode 8 can be used as an electrode that does not require so rapid signal transmission according to the purpose.
  • an interlayer insulating film 9 is formed. Specifically, an insulating film, here SiN is deposited to a thickness of, for example, about 1000 nm by plasma CVD on the entire surface of the substrate 1 so as to cover the exposed portion of the gate electrode 8. Thereby, the interlayer insulating film 9 is formed.
  • an opening 10 B for electrode connection is formed in the insulating film 7 and the interlayer insulating film 9. Specifically, portions of the insulating film 7 and the interlayer insulating film 9 that cover the third GaN layer 5 and the second AlGaN layer 6 are removed by lithography and dry etching. As a result, an opening 10 ⁇ / b> B that exposes the upper surfaces of the third GaN layer 5 and the second AlGaN layer 6 is formed in the insulating film 7 and the interlayer insulating film 9.
  • the source electrode 11 is formed on the surface side of the substrate 1.
  • the drain electrode 12 is formed on the back side of the substrate 1.
  • the second AlGaN layer 6, the insulating film 7, and the interlayer insulating film 9 are omitted.
  • the back surface of the substrate 1 is polished as necessary to adjust the substrate 1 to a desired thickness.
  • Ta / Al is deposited as an electrode metal. That is, Ta and Al are sequentially deposited by vapor deposition so as to cover the entire surface of the substrate 1 to form the source electrode 11.
  • the source electrode 11 is connected to the exposed surfaces of the third GaN layer 5 and the second AlGaN layer 6 by filling the opening 10B with an electrode metal.
  • an electrode metal On the back side of the substrate 1, for example, Ta / Al is deposited as an electrode metal. That is, Ta and Al are sequentially deposited by vapor deposition so as to cover the entire back surface of the substrate 1 to form the drain electrode 12.
  • the AlGaN / GaN HEMT having a vertical structure according to the present embodiment is formed through a predetermined wiring formation process connected to the source electrode 11 and the drain electrode 12.
  • the relationship between the drain current Id (A / m) and the drain-source voltage Vds (V) was examined.
  • the experimental results are shown in FIG. In FIG. 11, the gate voltages Vgs are set to 0 V, 2 V, 4 V, 6 V, 8 V, and 10 V, respectively.
  • Vgs 0V
  • Id 0 regardless of the value of Vds
  • a satisfactory normally-off operation is realized.
  • the expected increase in Id is confirmed in relation to Vds. Therefore, it can be seen that the AlGaN / GaN HEMT according to the present embodiment realizes normally-off operation and is excellent in device characteristics as a HEMT having a vertical structure.
  • HEMT with a high vertical structure is realized.
  • a normal-off operation in which no current flows between the source electrode 11 and the drain electrode 12 is possible in a state where no voltage is applied to the gate electrode 8, and the transistor is turned on / off. Can be controlled appropriately.
  • an AlGaN / GaN-HEMT having a vertical structure is manufactured as in the first embodiment, but differs from the first embodiment in that the source electrode is formed prior to the gate electrode.
  • 12A to 12E are schematic cross-sectional views showing the main steps of a method for manufacturing an AlGaN / GaN HEMT according to Modification 1 of the first embodiment.
  • a source electrode 31 is formed on the surface side of the substrate 1. Specifically, a resist is applied to the entire surface of the substrate 1, and the resist is processed by lithography to form a resist mask having an opening exposing the upper surface of the third GaN layer 5 and the upper surface of the second AlGaN layer 6. To do. Electrode metals such as Ta and Al are sequentially deposited by vapor deposition so as to cover the entire surface of the substrate 1. The resist mask and the electrode metal thereon are removed by a lift-off method. Thus, the source electrode 31 connected to the exposed surfaces of the third GaN layer 5 and the second AlGaN layer 6 is formed.
  • an insulating film 7 that partially functions as a gate insulating film is formed on the entire surface of the substrate 1. Specifically, first, so as to cover the first GaN layer 2, the first AlGaN layer 3, the second GaN layer 4, the third GaN layer 5, the second AlGaN layer 6, and the source electrode 31, An insulating film such as SiN is deposited on the entire surface of the substrate 1.
  • SiN is deposited to a thickness of, for example, about 50 nm by plasma CVD.
  • An ALD method may be used instead of the plasma CVD method.
  • As a material for the insulating film one kind selected from HfO, TaO and AlO may be used instead of SiN. Further, it is also preferable to form an insulating film by stacking a plurality of materials selected from SiN, HfO, TaO, and AlO as the material.
  • the step (protrusion) portion of SiN is planarized by CMP, for example.
  • a resist is applied to the entire surface of SiN, and the resist is processed by lithography to form a resist mask 23 having an opening 23a at a site where a gate electrode is to be formed.
  • SiN is processed by dry etching to form an electrode groove 7a in a region where a gate electrode is to be formed.
  • the insulating film 7 is formed.
  • the insulating film 7 is formed such that the thickness of the portion 7b (the bottom portion of the electrode groove 7a) covering the surface of the substrate 1 is larger than the thickness of the portion 7c covering the second AlGaN layer 6 by forming the electrode groove 7a. Is also formed thick.
  • the thicknesses of the portions 7b and 7c are the same as those in the first embodiment.
  • the gate electrode 8 is formed.
  • the resist mask 23 used for dry etching of SiN is continuously used, and an electrode metal, for example, Ni and Au are sequentially deposited by a vapor deposition method so as to fill the electrode groove 7a.
  • the resist mask 23 and the electrode metal existing thereon are removed by a lift-off method.
  • a plurality of comb-like gate electrodes 8 in which the electrode grooves 7a are filled with the electrode metal are formed.
  • an interlayer insulating film 32 is formed. Specifically, an insulating film, here SiN is deposited to a thickness of, for example, about 1000 nm by plasma CVD on the entire surface of the substrate 1 so as to cover the exposed portion of the gate electrode 8. Thereby, the interlayer insulating film 32 is formed.
  • the drain electrode 12 is formed on the back side of the substrate 1. Specifically, first, the back surface of the substrate 1 is polished as necessary to adjust the substrate 1 to a desired thickness. Ta and Al are sequentially deposited on the back side of the substrate 1 by vapor deposition so as to cover the entire surface, thereby forming the drain electrode 12.
  • the AlGaN / GaN HEMT having a vertical structure according to the present example is formed through a predetermined wiring forming process connected to the source electrode 31 and the drain electrode 12.
  • FIG. 13A to FIG. 13D are schematic cross-sectional views showing the main steps of a method for manufacturing an AlGaN / GaN HEMT according to the second modification of the first embodiment.
  • a thin first insulating film 33 is formed. Specifically, the entire surface of the substrate 1 is insulated so as to cover the first GaN layer 2, the first AlGaN layer 3, the second GaN layer 4, the third GaN layer 5, and the second AlGaN layer 6.
  • a film, for example SiN is deposited.
  • the gate insulating film is deposited to a desired thickness by a plasma CVD method of isotropically depositing SiN. For example, the thickness is about 1 nm to 100 nm, here about 20 nm.
  • SiN is deposited so as to cover the third GaN layer 5, the second AlGaN layer 6, and the exposed surface of the substrate 1, and the first insulating film 33 is formed.
  • An ALD method may be used instead of the plasma CVD method.
  • As a material of the first insulating film 33 one type selected from HfO, TaO, and AlO may be used instead of SiN. Further, the first insulating film 33 may be formed by stacking a plurality of materials selected from SiN, HfO, TaO, and AlO as the material.
  • a resist mask 34 is formed. Specifically, a resist is applied to the entire surface of the first insulating film 33, and the resist is processed by lithography to form a resist mask 34 having an opening 34a at a portion where a gate electrode is to be formed.
  • a second insulating film 35 is formed. Specifically, an insulating film such as SiN is deposited on the entire surface of the substrate 1 using the resist mask 34.
  • SiN is deposited by a sputtering method that anisotropically deposits SiN.
  • SiN is deposited on the bottom surface of the first insulating film 33 exposed in the opening 34a, and the second insulating film 35 is formed.
  • SiN is also deposited on the resist mask 34.
  • As a material of the second insulating film 35 one type selected from HfO, TaO and AlO may be deposited instead of SiN. Further, it is preferable that the material is deposited by stacking using a plurality of types selected from SiN, HfO, TaO and AlO.
  • the first insulating film 33 and the second insulating film 35 are integrated, and an electrode groove 30 is formed at a site where the gate electrode is to be formed.
  • the first insulating film 33 functions as a gate insulating film.
  • a second insulating film 35 is stacked on the first insulating film 33 to increase the thickness.
  • the thickness of the stacked portion is formed to be equal to or less than the n-GaN film thickness (here, about 1000 nm) of the first GaN layer 2.
  • the side surface of the first AlGaN layer 3 is the side surface of the first insulating film 33 which is a gate insulating film ( There will be no overlap (via the second AlGaN layer 6). For this reason, the voltage of the gate electrode formed along the gate insulating film is not sufficiently applied to the first GaN layer 2, and the desired concentration of 2DEG may not be obtained. Note that since this stacked portion is thicker than the first insulating film 33 by the thickness of the second insulating film 35, the distance between the gate electrode and the drain electrode is secured, and a sufficient breakdown voltage can be obtained.
  • the distance between the gate electrode and the drain electrode is increased and sufficient breakdown voltage is obtained.
  • the desired high concentration of 2DEG can be generated.
  • the gate electrode 8 is formed.
  • the resist mask 34 used for SiN dry etching is continuously used, and for example, Ni / Au is deposited as an electrode metal. That is, for example, Ni and Au are sequentially deposited so as to fill the electrode grooves 30 by sputtering.
  • the resist mask 34, SiN existing thereon, and electrode metal are removed by a lift-off method.
  • the gate electrode 8 is formed to fill the electrode groove 30 with the electrode metal.
  • the same processes as those in FIGS. 5G to 5I of the first embodiment are performed. Thereafter, the same processes as those in FIGS. 5G to 5I of the first embodiment are performed. Thereafter, the AlGaN / GaN HEMT having a vertical structure according to the present example is formed through a predetermined wiring forming process connected to the source electrode 11 and the drain electrode 12.
  • a HEMT with a high vertical structure is realized.
  • a normal-off operation in which no current flows between the source electrode 11 and the drain electrode 12 is possible in a state where no voltage is applied to the gate electrode 8, and the transistor is turned on / off. Can be controlled appropriately.
  • FIG. 14 is a connection diagram illustrating a schematic configuration of the power supply device according to the second embodiment.
  • the power supply device includes a high-voltage primary circuit 41 and a low-voltage secondary circuit 42, and a transformer 43 disposed between the primary circuit 41 and the secondary circuit 42.
  • the primary circuit 41 includes an AC power supply 44, a so-called bridge rectifier circuit 45, and a plurality (four in this case) of switching elements 46a, 46b, 46c, and 46d.
  • the bridge rectifier circuit 45 includes a switching element 46e.
  • the secondary circuit 42 includes a plurality (three in this case) of switching elements 47a, 47b, and 47c.
  • the switching elements 46a, 46b, 46c, 46d, and 46e of the primary side circuit 41 are HEMTs having a vertical structure according to the first embodiment.
  • the switching elements 47a, 47b, 47c of the secondary circuit 42 are normal MIS • FETs using silicon.
  • FIG. 15 is a connection diagram illustrating a schematic configuration of the high-frequency amplifier according to the third embodiment.
  • the high-frequency amplifier according to the present embodiment is applied to, for example, a power amplifier for a base station of a mobile phone.
  • the high-frequency amplifier includes a digital predistortion circuit 51, mixers 52a and 52b, and a power amplifier 53.
  • the digital predistortion circuit 51 compensates for nonlinear distortion of the input signal.
  • the mixer 52a mixes an input signal with compensated nonlinear distortion and an AC signal.
  • the power amplifier 53 amplifies the input signal mixed with the AC signal, and includes the HEMT having a vertical structure according to the first embodiment. In FIG. 15, for example, by switching the switch, the output side signal is mixed with the AC signal by the mixer 52b and sent to the digital predistortion circuit 51.
  • a highly functional vertical structure compound semiconductor device is realized. This compound semiconductor device having a vertical structure can be put into practical use by being mounted on a part such as an automobile.

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Abstract

　基板（１）上に第１のＧａＮ層（２）、第１のＡｌＧａＮ層（３）、第２のＧａＮ層（４）、及び第３のＧａＮ層（５）が積層形成され、この積層体に形成された開口（１０Ａ）の側面に第２のＡｌＧａＮ層（６）が形成される。絶縁膜（７）の電極溝（７ａ）を埋め込むようにゲート電極（８）が形成され、ゲート電極（８）と第２のＡｌＧａＮ層（６）との間に存する絶縁膜（７）の部分（７ｃ）がゲート絶縁膜として機能する。ゲート電極（８）の上方にはソース電極（１１）が、下方にはドレイン電極（１２）がそれぞれ形成される。この構成により、ｐ型の化合物半導体を用いることに起因する諸問題が発生せず、十分な高耐圧、高出力を得ることができる共にノーマリ・オフ動作が可能であり、微細化が可能な信頼性の高い縦型構造のＨＥＭＴが実現する。

Description

化合物半導体装置及びその製造方法
　本発明は、化合物半導体層を備えた化合物半導体装置及びその製造方法に関する。
　化合物半導体の電界効果型トランジスタ（Field Effect Transistor：ＦＥＴ）、例えばＧａＮを用いたＧａＮ－ＦＥＴは、通常のＳｉ－ＭＯＳＦＥＴと比較して耐圧が高く、自動車用等の高耐圧電力デバイスとして有望視されている。
　ＧａＮ－ＦＥＴでは、通常のＳｉ－ＭＯＳＦＥＴと同様に、いわゆる横型構造及び縦型構造のものがある。横型構造のＦＥＴは、半導体基板上又は半導体層上にドレイン電極、ゲート電極、及びソース電極が並ぶように構成される。縦型構造のＦＥＴは、ドレイン電極、ゲート電極、及びソース電極が順次積層されて構成される。
　縦型構造のＦＥＴは、横型構造のＦＥＴと比較して、以下のような利点を有する。
　電流の経路が垂直方向となることから、半導体チップあたりの電流量が増加する。また、大電流が流れることから大面積を要するソース電極及びドレイン電極をゲート電極の上下に配置するため、チップ面積が小さくなる。更に、半導体チップあたりの金属の割合が大きくなることから、放熱特性も向上する。
　従来より、縦型構造のＧａＮ－ＦＥＴが案出されている。このＧａＮ－ＦＥＴでは、化合物半導体層がｎ型ＧａＮ（ｎ－ＧａＮ）、ｐ型ＧａＮ（ｐ－ＧａＮ）、及びｎ－ＧａＮが積層された、いわゆるｎｐｎ構造とされている。そして、化合物半導体層に形成された溝を埋め込むようにゲート電極が設けられる（特許文献１、非特許文献１，２を参照）。
特開２００８－１９２７０１号公報
AppliedPhysics Express 1 (2008) 011105 AppliedPhysics Express 1 (2008) 021104
　しかしながら、従来の縦型構造のＧａＮ－ＦＥＴでは、以下のような問題があるため、未だ実用に至っていない。
　化合物半導体層にｐ－ＧａＮを用い、更にｐ－ＧａＮ上にｎ－ＧａＮが存在するため、ｐ－ＧａＮが活性化しない。トランジスタ動作中にｐ－ＧａＮのｐ型不純物、例えばＭｇが拡散（マイグレーション）する等の問題がある。
　従来の縦型構造のＧａＮ－ＦＥＴは、その構造上、高電子密度且つ高電子移動度の二次元電子ガス（Two-Dimensional Electron Gas：２ＤＥＧ）が存在せず、化合物半導体装置に期待される高耐圧、高出力を得ることができない。
　本発明は、上記の課題に鑑みてなされたものであって、ｐ型の化合物半導体を用いることに起因する諸問題が発生せず、十分な高耐圧、高出力を得ると共にノーマリ・オフ動作を実現することができ、微細化が可能な信頼性の高い縦型構造の化合物半導体装置及びその製造方法を提供することを目的とする。
　化合物半導体装置の一態様は、第１の電極と、前記第１の電極の上方に形成され、開口を有する化合物半導体層と、前記化合物半導体層の上方に形成された第２の電極と、前記開口内に絶縁膜を介して埋め込まれたゲート電極とを有しており、前記化合物半導体層は、第１の化合物半導体と、前記第１の化合物半導体上に形成された第２の化合物半導体と、前記第２の化合物半導体上に形成された第３の化合物半導体と、前記絶縁膜の側面と、前記第１の化合物半導体、前記第２の化合物半導体、及び前記第３の化合物半導体の側面とに接する第４の化合物半導体とを含み、前記第１の化合物半導体の前記第４の化合物半導体との界面及び前記第３の化合物半導体の前記第４の化合物半導体との界面に、二次元電子ガスが発生する。
　化合物半導体装置の他態様は、第１の電極と、前記第１の電極の上方に形成され、開口を有する化合物半導体層と、前記化合物半導体層の上方に形成された第２の電極と、前記開口内を絶縁膜を介して埋め込むゲート電極とを有しており、前記化合物半導体層は、第１の化合物半導体と、前記第１の化合物半導体上に形成された第２の化合物半導体と、前記第２の化合物半導体上に形成された第３の化合物半導体と、前記絶縁膜の側面と、前記第１の化合物半導体、前記第２の化合物半導体、及び前記第３の化合物半導体の側面とに接する第４の化合物半導体とを含み、前記第２の化合物半導体の格子定数は、前記第１の化合物半導体及び前記第３の化合物半導体の格子定数よりも小さく、前記第４の化合物半導体の格子定数は、前記第１の化合物半導体及び前記第３の化合物半導体の格子定数よりも小さい。
　化合物半導体装置の製造方法の一態様は、第１の化合物半導体、前記第１の化合物半導体よりも格子定数の小さい第２の化合物半導体、及び前記第２の化合物半導体よりも格子定数の大きい第３の化合物半導体を、開口を有するように形成し、前記開口の内壁の側面に、前記第１の化合物半導体及び前記第３の化合物半導体よりも格子定数の小さい第４の化合物半導体を形成し、前記開口の内壁面を覆うように絶縁膜を形成し、前記開口内を前記絶縁膜を介して埋め込むようにゲート電極を形成し、前記第１の化合物半導体の下方に第１の電極を、前記第３の化合物半導体の上方に第２の電極をそれぞれ形成する。
　上記の各態様によれば、ｐ型の化合物半導体を用いることに起因する諸問題が発生せず、十分な高耐圧、高出力を得ることができ、微細化が可能な信頼性の高い縦型構造の化合物半導体装置が実現する。しかも、この化合物半導体装置では、ゲート電極に電圧を印加しない状態では電流が流れないノーマリ・オフ動作が実現され、且つトランジスタのオン／オフを適切に制御することができる。
図１は、第１の実施形態による縦型構造のＨＥＭＴの構成を示す概略平面図である。 図２は、第１の実施形態による縦型構造のＨＥＭＴの構成を示す概略断面図である。 図３は、第１の実施形態による縦型構造のＨＥＭＴの他の例を示す概略断面図である。 図４Ａは、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略平面図である。 図４Ｂは、図４Ａに引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略平面図である。 図４Ｃは、図４Ｂに引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略平面図である。 図４Ｄは、図４Ｃに引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略平面図である。 図５Ａは、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略断面図である。 図５Ｂは、図５Ａに引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略断面図である。 図５Ｃは、図５Ｂに引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略断面図である。 図５Ｄは、図５Ｃに引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略断面図である。 図５Ｅは、図５Ｄに引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略断面図である。 図５Ｆは、図５Ｅに引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略断面図である。 図５Ｇは、図５Ｆに引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略断面図である。 図５Ｈは、図５Ｇに引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略断面図である。 図５Ｉは、図５Ｈに引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略断面図である。 図６は、第１の実施形態で用いるＭＯＣＶＤ装置の概略構成を示す図である。 図７は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるゲート電極の他の構成例を示す概略平面図である。 図８は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける、電子密度（／ｃｍ３）の基板の表面からの距離との関係を示す特性図である。 図９は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける、エネルギーバンドにおける伝導帯（ｅＶ）の基板の表面からの距離との関係を示す特性図である。 図１０は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける、ドレイン電流Ｉｄ（Ａ／ｍ）のゲート電圧Ｖｇｓ（Ｖ）との関係を示す特性図である。 図１１は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおける、ドレイン電流Ｉｄ（Ａ／ｍ）のドレイン－ソース間電圧Ｖｄｓ（Ｖ）との関係を示す特性図である。 図１２Ａは、第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１２Ｂは、図１２Ａに引き続き、第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１２Ｃは、図１２Ｂに引き続き、第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１２Ｄは、図１２Ｃに引き続き、第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１２Ｅは、図１２Ｄに引き続き、第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１３Ａは、第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１３Ｂは、図１３Ａに引き続き、第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１３Ｃは、図１３Ｂに引き続き、第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１３Ｄは、図１３Ｃに引き続き、第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１４は、第２の実施形態による電源装置の概略構成を示す結線図である。 図１５は、第３の実施形態による高周波増幅器の概略構成を示す結線図である。
　以下、諸実施形態について図面を参照して詳細に説明する。
　（第１の実施形態）
　本実施形態では、化合物半導体装置として、いわゆる縦型構造の高電子移動度トランジスタ（High
Electron Mobility Transistor：ＨＥＭＴ）について、その装置構成と製造方法を開示する。
　［縦型構造のＨＥＭＴの装置構成］
　図１は、第１の実施形態による縦型構造のＨＥＭＴを示す概略平面図である。図１では、理解の容易を考慮して、ゲート電極よりも上層の構造物がない状態を示す。図２は、第１の実施形態による縦型構造のＨＥＭＴを示す概略断面図である。図２において、左側の図が図１の破線Ｉ－Ｉに沿った断面に対応し、右側の図が図１の破線ＩＩ－ＩＩに沿った断面に対応する。
　本実施形態による縦型構造のＨＥＭＴでは、基板１の表面に、第１の化合物半導体層２、第２の化合物半導体層３、第３の化合物半導体層４、及び第５の化合物半導体層５が積層形成される。この積層体に形成された開口１０Ａの側面に第４の化合物半導体層６が形成される。開口１０Ａには、第４の化合物半導体層６を介して電極溝７ａを有する絶縁膜７が形成される。絶縁膜７の電極溝７ａを埋め込むようにゲート電極８が形成される。ゲート電極８の上面には層間絶縁膜９が形成され、ゲート電極８は絶縁膜７及び層間絶縁膜９で覆われた形とされる。ゲート電極８の上方には、絶縁膜７及び層間絶縁膜９に形成された開口１０Ｂを埋め込み第５の化合物半導体層５と接続されるソース電極１１が形成される。ゲート電極８の下方には、基板１の裏面にドレイン電極１２が形成される。
　基板１は、例えばＧａＮ単結晶基板である。基板１としては、当該基板側へのリーク電流の発生を防止するために高抵抗の基板を用いることが望ましく、基板１に導電性不純物、例えばｎ型不純物であるＳｉをドープし、基板１をｎ＋型とする。縦型構造のトランジスタでは、裏面に電極（ドレイン電極）を形成する必要があるため、導電性の基板を用いる。なお、基板１として導電性のＧａＮ単結晶基板を用いる代わりに、導電性サファイア基板、導電性ＳｉＣ基板、導電性Ｓｉ基板等を用いても良い。
　第２の化合物半導体層３の格子定数は、第１及び第３の化合物半導体層２，４の格子定数よりも小さい。第４の化合物半導体層６の格子定数は、第１及び第３の化合物半導体層２，４の格子定数よりも小さい。この構成により、第１の化合物半導体層２と第４の化合物半導体層６との格子定数差、第３の化合物半導体層４と第４の化合物半導体層６との格子定数差に起因した歪みが第４の化合物半導体層６に生じる。この歪みによりピエゾ分極及び自発分極が生じ、第１、第３及び第５の化合物半導体層２，４，５の第４の化合物半導体層６との界面に２ＤＥＧ（図２中、破線で示す）が発生する。この２ＤＥＧは、高電子密度且つ高電子移動度の電子ガスである。この構成により、所期の２ＤＥＧが発生して高耐圧及び高出力を得ることができる縦型のＨＥＭＴ構造が実現する。
　上記した格子定数の関係から、第２の化合物半導体層３の第４の化合物半導体層６との界面には、２ＤＥＧは殆ど発生しない。この構成により、所期の十分なノーマリ・オフ動作が実現する。
　更に、第２の化合物半導体層３及び第４の化合物半導体層６の化合物半導体として、前者の格子定数が後者の格子定数以下となるものを用いることが好適である。この場合、２ＤＥＧは、第２の化合物半導体層３の第４の化合物半導体層６との界面には発生しない（第２の化合物半導体層３の第４の化合物半導体層６との界面は２ＤＥＧの非発生領域とされる。）。この構成により、完全なノーマリ・オフ動作が実現する。
　第５の化合物半導体層５は、その表面に直接ソース電極１１が接続形成される。そのため、第５の化合物半導体層５に導電性不純物を高濃度にドーピングすることにより、ソース電極１１とのコンタクト抵抗を低減させることができる。
　ゲート電極８は、図１に示すように、櫛歯状（フィンガー状）に複数形成される。各ゲート電極８は、一端がゲートバスライン８ａと接続された形に形成される。
　絶縁膜７は、ゲート電極８が形成される電極溝７ａを有し、ゲート電極８の底面を覆う部分７ｂの膜厚が、ゲート電極８の側面を覆う部分７ｃの膜厚よりも厚く形成される。
　部分７ｃはゲート電極８のゲート絶縁膜として機能する。部分７ｂは部分７ｃよりも厚く、且つ第１の化合物半導体層２の膜厚以下に形成される。部分７ｂは、その厚みが部分７ｃの膜厚以下では、ゲート電極８の十分な耐圧が得られない。一方、部分７ｂは、その厚みが第１の化合物半導体層２の膜厚より厚いと、第１の化合物半導体層２の側面は、部分７ｃ（及び第４の化合物半導体層６）を介したゲート電極８の側面と全く重ならないことになる。そのため、ゲート電極８の電圧が第１の化合物半導体層２に十分に印加されず、所期濃度の２ＤＥＧが得られない虞がある。部分７ｂを、部分７ｃよりも厚く、且つ第１の化合物半導体層２の膜厚以下に形成することで、ゲート電極８とドレイン電極１１との距離が大きくなり十分な耐圧が確保されると共に、所期の高濃度の２ＤＥＧを発生させることができる。
　以下、本実施形態による縦型のＨＥＭＴにおいて、用いる化合物半導体の具体例について説明する。
（１）ＧａＮ及びＡｌＧａＮを用いる場合
　ＧａＮとＡｌＧａＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、各層は以下のようになる。第１及び第３の化合物半導体層２，４はＧａＮ層、第２及び第４の化合物半導体層３，６はＡｌＧａＮ層となる。第５の化合物半導体層５は、導電性不純物であるｎ型不純物濃度の高いｎ＋－ＧａＮ層となる。第１～第５の化合物半導体層２～６は、例えば後述するＭＯＣＶＤ法により形成される。
　ＧａＮとＡｌＧａＮとの格子定数の相違に起因して、第１、第３及び第５の化合物半導体層２，４，５の第４の化合物半導体層６との界面に、高電子密度且つ高電子移動度の２ＤＥＧが発生する。
　また、第２及び第４の化合物半導体層３，６を、Ａｌの組成比率が同一のＡｌＧａＮとすることにより、両者の格子定数が同一となる。そのため、第２の化合物半導体層３の第４の化合物半導体層６との界面には２ＤＥＧが発生せず、完全なノーマリ・オフが実現する。
（２）ＩｎＡｌＮ及びＡｌＮを用いる場合
　ＩｎＡｌＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、各層は以下のようになる。第１及び第３の化合物半導体層２，４はＩｎＡｌＮ層、第２及び第４の化合物半導体層３，６はＡｌＮ層となる。第５の化合物半導体層５は、導電性不純物であるｎ型不純物濃度の高いｎ＋－ＩｎＡｌＮ層となる。第１～第５の化合物半導体層２～６は、例えば後述するＭＯＣＶＤ法により形成される。
　ＩｎＡｌＮとＡｌＮとの格子定数の相違に起因して、第１、第３及び第５の化合物半導体層２，４，５の第４の化合物半導体層６との界面に、高電子密度且つ高電子移動度の２ＤＥＧが発生する。
　また、第２及び第４の化合物半導体層３，６では、両者のＡｌＮの格子定数が同一となる。そのため、第２の化合物半導体層３の第４の化合物半導体層６との界面には２ＤＥＧが発生せず、完全なノーマリ・オフが実現する。
（３）ＩｎＡｌＧａＮ及びＡｌＮを用いる場合
　ＩｎＡｌＧａＮとＡｌＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、各層は以下のようになる。第１及び第３の化合物半導体層２，４はＩｎＡｌＧａＮ層、第２及び第４の化合物半導体層３，６はＡｌＮ層となる。第５の化合物半導体層５は、導電性不純物であるｎ型不純物濃度の高いｎ＋－ＩｎＡｌＧａＮ層となる。第１～第５の化合物半導体層２～６は、例えば後述するＭＯＣＶＤ法により形成される。
　ＩｎＡｌＧａＮとＡｌＮとの格子定数の相違に起因して、第１、第３及び第５の化合物半導体層２，４，５の第４の化合物半導体層６との界面に、高電子密度且つ高電子移動度の２ＤＥＧが発生する。
　また、第２及び第４の化合物半導体層３，６では、両者のＡｌＮの格子定数が同一となる。そのため、第２の化合物半導体層３の第４の化合物半導体層６との界面には２ＤＥＧが発生せず、完全なノーマリ・オフが実現する。
（４）ＩｎＡｌＮ及びＩｎＡｌＧａＮを用いる場合
　ＩｎＡｌＮとＩｎＡｌＧａＮとでは、そのＩｎ，Ａｌ，Ｇａの組成比率を調節することで、格子定数の大小関係が変わる。組成比率の調節により、ＩｎＡｌＮの格子定数をＩｎＡｌＧａＮの格子定数よりも小さくしたり、逆にＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくすることができる。ここでは、ＩｎＡｌＧａＮの格子定数をＩｎＡｌＮの格子定数よりも小さくする場合を例示する。この場合、各層は以下のようになる。第１及び第３の化合物半導体層２，４はＩｎＡｌＮ層、第２及び第４の化合物半導体層３，６はＩｎＡｌＧａＮ層となる。第５の化合物半導体層５は、導電性不純物であるｎ型不純物濃度の高いｎ＋－ＩｎＡｌＮ層となる。第１～第５の化合物半導体層２～６は、例えば後述するＭＯＣＶＤ法により形成される。
　ＩｎＡｌＮとＩｎＡｌＧａＮとの格子定数の相違に起因して、第１、第３及び第５の化合物半導体層２，４，５の第４の化合物半導体層６との界面に、高電子密度且つ高電子移動度の２ＤＥＧが発生する。
　また、第２及び第４の化合物半導体層３，６を、Ｉｎ，Ａｌ，Ｇａの組成比率が同一のＩｎＡｌＧａＮとすることにより、両者の格子定数が同一となる。そのため、第２の化合物半導体層３の第４の化合物半導体層６との界面には２ＤＥＧが発生せず、完全なノーマリ・オフが実現する。
（５）Ａｌ組成の異なるＡｌＧａＮを用いる場合
　同種の化合物半導体でも、その組成比率が異なれば格子定数も異なるものとなる。１種の化合物半導体で格子定数の異なるものとしては、例えば、ＡｌＧａＮについて、Ａｌ０．３Ｇａ０．７ＮとＡｌ０．５Ｇａ０．５Ｎとすることが考えられる。ＡｌＧａＮでは、Ａｌの組成比率が大きいほど格子定数が小さくなる。従って、Ａｌ０．５Ｇａ０．５ＮはＡｌ０．３Ｇａ０．７Ｎよりも格子定数が小さい。
　この場合、各層は以下のようになる。第１及び第３の化合物半導体層２，４はＡｌ０．３Ｇａ０．７Ｎ層、第２及び第４の化合物半導体層３，６はＡｌ０．５Ｇａ０．５Ｎ層となる。第５の化合物半導体層５は、導電性不純物であるｎ型不純物濃度の高いｎ＋－Ａｌ０．３Ｇａ０．７Ｎ層となる。第１～第５の化合物半導体層２～６は、例えば後述するＭＯＣＶＤ法により形成される。
　Ａｌ０．３Ｇａ０．７ＮとＡｌ０．５Ｇａ０．５Ｎとの格子定数の相違に起因して、第１、第３及び第５の化合物半導体層２，４，５の第４の化合物半導体層６との界面に、高電子密度且つ高電子移動度の２ＤＥＧが発生する。
　また、第２及び第４の化合物半導体層３，６では、両者のＡｌ０．５Ｇａ０．５Ｎの格子定数が同一となる。そのため、第２の化合物半導体層３の第４の化合物半導体層６との界面には２ＤＥＧが発生せず、完全なノーマリ・オフが実現する。
　なお、ＩｎＡｌＮを用い、Ｉｎ及びＡｌの各組成比率を変えて、格子定数の異なる２種のＩｎＡｌＮを用いても良い。また、ＩｎＡｌＧａＮを用い、Ｉｎ，Ａｌ，Ｇａの各組成比率を変えて、格子定数の異なる２種のＩｎＡｌＧａＮを用いても良い。
（６）異なる３種の化合物半導体を用いる場合
　一例を図３に示す。図３では、（１）のＧａＮ及びＡｌＧａＮを用いる構成において、第２の化合物半導体層３にＧａＮ及びＡｌＧａＮと異なる化合物半導体を用いる。第２の化合物半導体層３は例えば、ＡｌＧａＮ層３ａ、ＡｌＮ層３ｂ、及びＡｌＧａＮ層３ｃが順次積層されて構成される。ＡｌＮ層３ｂを挟持するＡｌＧａＮ層３ａ，３ｃは、第１及び第３の化合物半導体層２，４のＧａＮとＡｌＮとの格子定数差が大きいことを考慮して、緩衝層として形成されるものである。
　この積層構造の第２の化合物半導体層３は、例えば後述するＭＯＣＶＤ法により、ＡｌＧａＮ層３ａが膜厚１００ｎｍ程度、ＡｌＮ層３ｂが膜厚１０ｎｍ程度、ＡｌＧａＮ層３ｃが膜厚１００ｎｍ程度にそれぞれ形成される。
　ＧａＮとＡｌＧａＮとの格子定数の相違に起因して、第１、第３及び第５の化合物半導体層２，４，５の第４の化合物半導体層６との界面に、高電子密度且つ高電子移動度の２ＤＥＧが発生する。
　第２の化合物半導体層３がＡｌＮ層３ｂを有することから、リーク電流が著しく低減する。また、第２及び第４の化合物半導体層３，６では、第２の化合物半導体層３がＡｌＮ層３ｂを有することから、前者の格子定数の方が後者の格子定数よりも実質的に小さくなる。そのため、第２の化合物半導体層３の第４の化合物半導体層６との界面には２ＤＥＧが発生せず、完全なノーマリ・オフが実現する。
　［縦型構造のＨＥＭＴの製造方法］
　以下、本実施形態による縦型構造のＨＥＭＴの製造方法について説明する。ここでは、化合物半導体層としてＧａＮ及びＡｌＧａＮを用いた縦型構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。以下の製造方法は、本実施形態による縦型構造のＨＥＭＴを得るための一例である。
　図４Ａ～図４Ｄは、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を示す概略平面図である。図５Ａ～図５Ｉは、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。図５Ａ～図５Ｉの各図において、左側の図が図４Ａ～図４Ｄの破線Ｉ－Ｉに沿った断面に対応し、右側の図が図４Ａ～図４Ｄの破線ＩＩ－ＩＩに沿った断面に対応する。
　以下、図示及び説明の便宜上、図１及び図２の第１、第２、第３、第５、第４の化合物半導体層２～６を、第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、第３のＧａＮ層５、第２のＡｌＧａＮ層６として同符号を付する。
　先ず、図４Ａ及び図５Ａに示すように、基板１上に選択成長用のマスク２１を形成する。
　詳細には、例えばＧａＮ単結晶基板である基板１上にマスク材料、ここではＳｉＯを化学気相成長（Chemical Vapor deposition：ＣＶＤ）法等で堆積する。リソグラフィー及びドライエッチングによりＳｉＯを加工して、基板１上で後述するエピタキシャル成長する部位のＳｉＯ膜を除去し、選択成長用のマスク２１を形成する。マスク２１は、図４Ａのように、後述するゲート電極の形成予定部位を覆う、いわゆる櫛歯状（フィンガー状）に形成されることになる。
　続いて、図４Ｂ及び図５Ｂに示すように、基板１上に、第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、及び第３のＧａＮ層５を順次形成する。
　第１及び第２のＧａＮ層２，４は、ｎ型不純物、ここではＳｉをドープしたｎ－ＧａＮからなる。第１のＡｌＧａＮ層３は、インテンショナリーアンドープＡｌＧａＮ（ｉ－ＡｌＧａＮ）からなる。第３のＧａＮ層５は、ｎ型不純物、例えばＳｉを、第１及び第２のＧａＮ層２，４よりも高濃度にドープしたｎ＋－ＧａＮからなる。
　詳細には、有機化学気相堆積（Metal Organic Chemical Vapor
Deposition：ＭＯＣＶＤ）法により、以下の各化合物半導体を成長する。なお、ＭＯＣＶＤ法の代わりに、例えば分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法を用いても良い。
　ここでは、図６に示すようなＭＯＣＶＤ装置を用いる。ＭＯＣＶＤ装置では、石英製の反応管１００の周囲に高周波コイル１０１が巻回され、反応管１００の内側に基板１を載置するためのカーボンサセプタ１０２が配置されている。反応管１００の上流端（図６中の左側の端部）に、２本のガス導入管１０３，１０４が接続され、化合物半導体のソースガスが供給される。例えば、ガス導入管１０３から反応管１００内に窒素（Ｎ）のソースガスとしてＮＨ３ガスが導入される。ガス導入管１０４から反応管１００内にＩＩＩ族元素のソースガスとしてトリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）等のＩＩＩ族の有機化合物原料が導入される。基板１上で結晶成長が行われ、余剰のガスはガス排出管１０５から除害塔へ排出される。なお、ＭＯＣＶＤ法による結晶成長を減圧雰囲気で行う場合には、ガス排出管１０５は真空ポンプへ接続され、真空ポンプの排出口が除害塔に接続される。
　このＭＯＣＶＤ装置を用い、基板１上に、ｎ－ＧａＮ、ｉ－ＡｌＧａＮ、ｎ－ＧａＮ、及びｎ＋－ＧａＮを順次堆積し、第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、及び第３のＧａＮ層５を形成する。
　基板１上にマスク２１が形成されているため、基板１の表面の露出部分のみにｎ－ＧａＮ、ｉ－ＡｌＧａＮ、ｎ－ＧａＮ、及びｎ＋－ＧａＮが選択的に成長する。
　上記のｎ－ＧａＮ、ｎ＋－ＧａＮ、ｉ－ＡｌＧａＮの成長条件としては、原料ガスとしてＡｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニアガスの混合ガスを用いる。更にこれらに加え、Ｉｎ源であるトリメチルインジウム（ＴＭＩ）を用いる場合もある。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１０ｓｌｍ～５０ｓｌｍ程度とする。また、成長圧力は５０Torr～３００Torr程度、成長温度は８００℃～１３００℃程度とする。ｎ－ＧａＮ、ｎ＋－ＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ４ガスを所定の流量で原料ガスに添加し、上記の各濃度範囲内の所定値となるようにＳｉをドーピングする。
　第１のＡｌＧａＮ層３のｉ－ＡｌＧａＮを形成する場合の成長条件は、例えば、以下のように設定する。
　トリメチルガリウム（ＴＭＧ）の流量：０～５０ｓｃｃｍ
　トリメチルアルミニウム（ＴＭＡ）の流量：０～５０ｓｃｃｍ
　トリメチルインジウム（ＴＭＩ）の流量：０～５０ｓｃｃｍ
　アンモニア（ＮＨ３）の流量：１０～３０ｓｌｍ
　成長圧力：１００Ｔｏｒｒ
　成長温度：１１００℃
　なお、この選択成長法を用いる代わりに、リソグラフィー及びドライエッチングを用いて第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、及び第３のＧａＮ層５と同じ形状の積層体を得るようにしても良い。この場合、基板１上の全面にｎ－ＧａＮ，ｉ－ＡｌＧａＮ，ｎ－ＧａＮ，及びｎ＋－ＧａＮを積層形成する。リソグラフィー及びドライエッチングにより、この積層体のゲート電極の形成予定部位に相当する部分を除去すれば良い。
　本実施形態では、第１のＧａＮ層２のｎ－ＧａＮは、膜厚１００ｎｍ～１０μｍ程度、例えば１０００ｎｍ程度であり、ｎ型不純物であるＳｉの濃度が１×１０１３／ｃｍ３～１×１０２０／ｃｍ３程度の濃度にドーピングされる。
　第１のＡｌＧａＮ層３のｉ－ＡｌＧａＮは、膜厚１ｎｍ～１００００ｎｍ程度、例えば２００ｎｍ程度で例えばＡｌの組成比率が０．３（３０％）とされる。第１のＡｌＧａＮ層３の膜厚が１ｎｍより薄いと、第１のＡｌＧａＮ層３により実現できるノーマリ・オフ動作を十分に行うことが困難となる。第１のＡｌＧａＮ層３の膜厚が１００００ｎｍより厚いと、オン時に十分に高い電子濃度を得ることが困難となる。従って、第１のＡｌＧａＮ層３を１ｎｍ～１００００ｎｍ程度の膜厚に形成することにより、確実なノーマリ・オフ動作及びオン時の十分に高い電子濃度が得られる。
　第２のＧａＮ層４のｎ－ＧａＮは、膜厚１ｎｍ～１０μｍ程度、例えば３００ｎｍであり、Ｓｉの濃度が１×１０１６／ｃｍ３～１×１０２０／ｃｍ３程度の濃度にドーピングされる。第２のＧａＮ層４の膜厚が１ｎｍより薄いと十分な耐圧が得られず、１０μｍより厚いとオン抵抗の増加によりオン時の電流密度が低下する。従って、第２のＧａＮ層４を１ｎｍ～１０μｍ程度の膜厚に形成することにより、十分な耐圧及び高い電流密度が得られる。
　第３のＧａＮ層５のｎ＋－ＧａＮは、膜厚１０ｎｍ～１０００ｎｍ程度、例えば２００ｎｍ程度であり、Ｓｉの濃度が１×１０１５／ｃｍ３～１×１０２０／ｃｍ３程度で、第１及び第２のＧａＮ層２，４よりも高濃度にドーピングされる。第３のＧａＮ層５上にはソース電極が接続形成されるため、第３のＧａＮ層５に導電性不純物を高濃度にドーピングすることにより、ソース電極とのコンタクト抵抗を低減させることができる。
　第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、及び第３のＧａＮ層５を形成した後、マスク２１をウェットエッチング等により除去する。図５Ｂのように、マスク２１の除去により、第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、及び第３のＧａＮ層５の積層体は、基板１の表面の一部を露出する開口１０Ａを有する形となる。
　続いて、図５Ｃに示すように、第３のＧａＮ層５の上面のみに、選択成長用のマスク２２を形成する。
　詳細には、第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、及び第３のＧａＮ層５を覆うように、基板１の全面にマスク材料、ここではＳｉＯをＣＶＤ法等で堆積する。リソグラフィー及びドライエッチングによりＳｉＯを加工して、第３のＧａＮ層５の上面のみを覆うＳｉＯを残し、選択成長用のマスク２２を形成する。マスク２２は、開口１０Ａと連通する、開口１０Ａと略同一形状の開口２２ａを有する。
　続いて、図５Ｄに示すように、第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、及び第３のＧａＮ層５の開口１０Ａの側面（内壁側面）のみに、第２のＡｌＧａＮ層６を形成する。
　詳細には、第３のＧａＮ層５の上面にマスク２２が形成された状態で、上記のＭＯＣＶＤ装置を用い、所定の条件でＡｌＧａＮを成長する。即ち、第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、及び第３のＧａＮ層５の開口１０Ａの側面である（０００１）面に選択的に成長し易い条件でｉ－ＡｌＧａＮを成長する。当該成長条件としては、第１のＡｌＧａＮ層３のｉ－ＡｌＧａＮを形成する際よりも低い成長圧力及び高い成長温度とする。本実施形態では、第３のＧａＮ層５上にｉ－ＡｌＧａＮが確実に形成されないようにすべく、マスク２２を形成している。
　第２のＡｌＧａＮ層６のｉ－ＡｌＧａＮを形成する成長条件は、例えば、以下のように設定する。
　トリメチルガリウム（ＴＭＧ）の流量：０～５０ｓｃｃｍ
　トリメチルアルミニウム（ＴＭＡ）の流量：０～５０ｓｃｃｍ
　トリメチルインジウム（ＴＭＩ）の流量：０～５０ｓｃｃｍ
　アンモニア（ＮＨ３）の流量：２０ｓｌｍ
　成長圧力：４０Ｔｏｒｒ
　成長温度：１１５０℃
　ここで、マスク２２が形成されているために第３のＧａＮ層５の表面にはｉ－ＡｌＧａＮは成長しない。また、開口１０Ａの底面（内壁底面）で基板１の露出表面にもｉ－ＡｌＧａＮが成長すると考えられるが、本実施形態による縦型のＨＥＭＴの構成上、特に問題はない。そのため本実施形態では、第３のＧａＮ層５上のみにマスク２２を形成している。第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、及び第３のＧａＮ層５の開口１０Ａで（０００１）面となる側面に選択的に成長し、第２のＡｌＧａＮ層６が形成される。
　第２のＡｌＧａＮ層６のｉ－ＡｌＧａＮは、第１のＡｌＧａＮ層３のｉ－ＡｌＧａＮと同じものとされる。即ち、膜厚１ｎｍ～１００ｎｍ程度、ここでは２０ｎｍであり、例えばＡｌ組成比率が０．３（３０％）のｉ－ＡｌＧａＮである。
　第２のＡｌＧａＮ層６の膜厚が１ｎｍより薄いと、十分な濃度の２ＤＥＧが得られない。第２のＡｌＧａＮ層６の膜厚が１００ｎｍより厚いと、第１のＧａＮ層２、第１のＡｌＧａＮ層３、及び第２のＧａＮ層４に対して、ゲート電圧Ｖｇｓを十分に印加することができない。従って、第２のＡｌＧａＮ層６を１ｎｍ～１００ｎｍ程度の膜厚に形成することにより、十分なゲート電圧Ｖｇｓを確保すると共に、十分な濃度の２ＤＥＧを得ることができる。
　第２のＡｌＧａＮ層６を形成した後、マスク２２をウェットエッチング等により除去する。
　続いて、図５Ｅに示すように、一部がゲート絶縁膜として機能する絶縁膜７を形成する。
　詳細には、先ず、第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、第３のＧａＮ層５、及び第２のＡｌＧａＮ層６を覆うように、基板１の全面に絶縁膜、例えばＳｉＮを堆積する。ここでは、プラズマＣＶＤ法により、シリコン窒化膜（ＳｉＮ）を例えば５０ｎｍ程度の厚みに堆積する。プラズマＣＶＤ法の代わりに原子層成長(Atomic Layer Deposition ：ＡＬＤ)法を用いても良い。絶縁膜の材料としては、ＳｉＮの代わりにＨｆＯ，ＴａＯ及びＡｌＯのうちから選ばれた１種を用いても良い。また、当該材料として、ＳｉＮ，ＨｆＯ，ＴａＯ及びＡｌＯのうちから選ばれた複数種を用いて積層等して、絶縁膜を形成しても好適である。
　第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、第３のＧａＮ層５、及び第２のＡｌＧａＮ層６上のＳｉＮに生じた段差（突出）部分を、例えば化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）で平坦化する。ＳｉＮ上の全面にレジストを塗付し、リソグラフィーによりレジストを加工して、ゲート電極の形成予定部位に開口２３ａを有するレジストマスク２３を形成する。
　レジストマスク２３を用いて、ＳｉＮをドライエッチングにより加工し、ゲート電極の形成予定部位に電極溝７ａを形成する。ＳｉＮのドライエッチングには、例えばＳＦ６ガスをエッチングガスとして用いる。これにより、絶縁膜７が形成される。絶縁膜７は、電極溝７ａの形成により、基板１の表面を覆う部分７ｂ（電極溝７ａの底面部分）の膜厚が、第２のＡｌＧａＮ層６を覆う部分７ｃ（電極溝７ａの側面部分）の膜厚よりも厚く形成される。
　部分７ｃは、ゲート絶縁膜として機能する。そのため、部分７ｃのゲート絶縁膜としての適切な膜厚は１ｎｍ～１００ｎｍ程度、ここでは２０ｎｍ程度である。
　部分７ｂは、部分７ｃよりも厚く、且つ第１のＧａＮ層２のｎ－ＧａＮの膜厚（ここでは１０００ｎｍ程度）以下に形成される。部分７ｂは、その厚みが部分７ｃの膜厚以下では十分な耐圧が得られない。一方、部分７ｂは、その厚みが第１のＧａＮ層２のｎ－ＧａＮの膜厚より厚いと、第１のＧａＮ層２の側面は、ゲート絶縁膜である部分７ｃの側面と（第２のＡｌＧａＮ層６を介して）全く重ならないことになる。そのため、ゲート絶縁膜に沿って形成されるゲート電極の電圧が第１のＧａＮ層２に十分に印加されず、所期濃度の２ＤＥＧが得られない虞がある。部分７ｂを部分７ｃよりも厚く、且つ第１のＧａＮ層２のｎ－ＧａＮの膜厚以下に形成することで、ゲート電極とドレイン電極との距離が大きくなって十分な耐圧が確保されると共に、所期の高濃度の２ＤＥＧを発生させることができる。
　続いて、図４Ｃ及び図５Ｆに示すように、ゲート電極８を形成する。なお、図４Ｃでは、図示の便宜上、第２のＡｌＧａＮ層６を省略する。
　詳細には、ＳｉＮのドライエッチングに用いたレジストマスク２３を引き続き用い、電極用金属として例えばＮｉ／Ａｕを堆積する。即ち例えば蒸着法により、電極溝７ａを埋め込む程度の膜厚にＮｉ及びＡｕを順次堆積する。そして、リフトオフ法により、レジストマスク２３及びその上に存する電極用金属を除去する。以上により、電極溝７ａを電極用金属で埋め込む、図４Ｃのような櫛歯状（フィンガー状）の複数のゲート電極８が形成される。各ゲート電極８は、一端がゲートバスライン８ａと接続された形に形成される。
　図４Ｃのようにゲート電極８及びゲートバスライン８ａを形成する代わりに、図７に示すように、複数のうちの一部のゲート電極８をその両端で接続するように、ゲートバスライン８ｂを形成しても良い。両端がゲートバスライン８ａ，８ｂと接続されたゲート電極８では、一端がゲートバスライン８ａと接続されたゲート電極８よりも、信号伝達の速度が速くする。そのため、前者のゲート電極８を迅速な信号伝達を要する電極として、後者のゲート電極８をさほど迅速な信号伝達を要しない電極として、目的に応じて用いることができる。
　続いて、図５Ｇに示すように、層間絶縁膜９を形成する。
　詳細には、ゲート電極８の露出部位を覆うように、基板１の全面に絶縁膜、ここではプラズマＣＶＤ法によりＳｉＮを例えば膜厚１０００ｎｍ程度に堆積する。これにより、層間絶縁膜９が形成される。
　続いて、図５Ｈに示すように、絶縁膜７及び層間絶縁膜９に電極接続用の開口１０Ｂを形成する。
　詳細には、リソグラフィー及びドライエッチングにより、絶縁膜７及び層間絶縁膜９の第３のＧａＮ層５及び第２のＡｌＧａＮ層６を覆う部位を除去する。これにより、絶縁膜７及び層間絶縁膜９には、第３のＧａＮ層５及び第２のＡｌＧａＮ層６の上面を露出する開口１０Ｂが形成される。
　続いて、図４Ｄ及び図５Ｉに示すように、基板１の表面側にソース電極１１を形成する。一方、図５Ｉに示すように、基板１の裏面側にドレイン電極１２を形成する。なお、図４Ｄでは、図示の便宜上、第２のＡｌＧａＮ層６、絶縁膜７、及び層間絶縁膜９を省略する。
　詳細には、先ず、必要に応じて基板１の裏面を研磨等して、基板１を所望の厚みに調節する。
　基板１の表面側には、電極用金属として例えばＴａ／Ａｌを堆積する。即ち、基板１の表面の全面を覆うようにＴａ及びＡｌを蒸着法により順次堆積し、ソース電極１１を形成する。ソース電極１１は、開口１０Ｂを電極金属で埋め込み、第３のＧａＮ層５及び第２のＡｌＧａＮ層６の露出面と接続される。
　基板１の裏面側には、電極用金属として例えばＴａ／Ａｌを堆積する。即ち、基板１の裏面の全面を覆うようにＴａ及びＡｌを蒸着法により順次堆積し、ドレイン電極１２を形成する。
　しかる後、ソース電極１１及びドレイン電極１２と接続される所定の配線形成工程等を経て、本実施形態による縦型構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
　本実施形態により作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて行った実験について説明する。
　ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、電子密度（／ｃｍ３）の、基板１の表面からの距離との関係について調べた。実験結果を図８に示す。図８では、電源（ゲート電圧Ｖｇｓ）のオフ時（Ｖｇｓ（＝ソース－ドレイン間電圧Ｖｄｓ）＝０Ｖ）を破線で、電源のオン時（Ｖｇｓ（＝Ｖｄｓ）＝１０Ｖ）を実線で示している。
　電源のオフ時には、第１のＡｌＧａＮ層３におけるＡｌＧａＮ／ＧａＮヘテロ接合面で、キャリア密度が不連続に減少する。このようなキャリア密度の分布があるため、ゲート電極の電位が０Ｖであれば、ソース電極とドレイン電極との間には電流は流れない。また、電源のオン時には、ゲート電極により印加された電界にキャリアが引き寄せられるため、オフ時にはキャリア密度が小さかった第１のＡｌＧａＮ層３においてキャリア密度がオフ時と比較して著しく高くなる。そのため、ゲート電極に所定の電圧を印加すれば、ソース電極とドレイン電極との間に確実に電流が流れる。このことから、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのオン／オフ動作が確実に行われることが判る。
　ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、エネルギーバンドにおける伝導帯（ｅＶ）の基板１の表面からの距離との関係について調べた。実験結果を図９に示す。図８と同様に、電源のオフ時（Ｖｇｓ（＝Ｖｄｓ）＝０Ｖ）を破線で、電源のオン時（Ｖｇｓ（＝Ｖｄｓ）＝１０Ｖ）を実線で示している。
　電源のオフ時では、電源のオン時に比べて、第１のＡｌＧａＮ層２における伝導帯が高値となる。これは、電源のオフ時には電源のオン時に比べて第１のＡｌＧａＮ層２に存在する電子が著しく少ないことを意味する。このことから、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴのノーマリ・オフ動作が確実に行われることが判る。
　ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ドレイン電流Ｉｄ（Ａ／ｍ）のゲート電圧Ｖｇｓ（Ｖ）との関係について調べた。実験結果を図１０に示す。図１０では、Ｖｄｓ＝１０Ｖに設定している。図示のように、Ｖｇｓ＝０ＶのときにはＩｄ＝０であり、良好なノーマリ・オフ動作が実現している。Ｉｄは、Ｖｇｓとの関係で所期の増加が確認される。従って、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが、ノーマリ・オフ動作を実現し、縦型構造のＨＥＭＴとしてデバイス特性に優れていることが判る。
　ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ドレイン電流Ｉｄ（Ａ／ｍ）のドレイン－ソース間電圧Ｖｄｓ（Ｖ）との関係について調べた。実験結果を図１１に示す。図１１では、ゲート電圧Ｖｇｓ＝０Ｖ，２Ｖ，４Ｖ，６Ｖ，８Ｖ，１０Ｖにそれぞれ設定している。図示のように、Ｖｇｓ＝０ＶのときにはＶｄｓの値に関わらずＩｄ＝０であり、良好なノーマリ・オフ動作が実現している。Ｉｄは、Ｖｄｓとの関係で所期の増加が確認される。従って、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが、ノーマリ・オフ動作を実現し、縦型構造のＨＥＭＴとしてデバイス特性に優れていることが判る。
　以上説明したように、本実施形態によれば、ｐ－ＧａＮ等のｐ型の化合物半導体を用いることに起因する諸問題が発生せず、十分な高耐圧、高出力を得ることができる信頼性の高い縦型構造のＨＥＭＴが実現する。しかも、この縦型構造のＨＥＭＴでは、ゲート電極８に電圧を印加しない状態ではソース電極１１とドレイン電極１２との間に電流が流れないノーマリ・オフ動作が可能であり、且つトランジスタのオン／オフを適切に制御することができる。
　―変形例―
　以下、第１の実施形態の諸変形例について説明する。
　（変形例１）
　本例では、第１の実施形態と同様に縦型構造のＡｌＧａＮ／ＧａＮ－ＨＥＭＴを製造するが、ソース電極をゲート電極に先立って形成する点で、第１の実施形態と相違する。
　図１２Ａ～図１２Ｅは、第１の実施形態の変形例１によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
　先ず、第１の実施形態と同様に、図５Ａ～図５Ｄの工程を実行する。
　続いて、図１２Ａに示すように、基板１の表面側にソース電極３１を形成する。
　詳細には、基板１の全面にレジストを塗付し、リソグラフィーによりレジストを加工して、第３のＧａＮ層５の上面及び第２のＡｌＧａＮ層６の上面を露出する開口を有するレジストマスクを形成する。基板１の全面を覆うように電極金属、例えばＴａ及びＡｌを蒸着法により順次堆積する。リフトオフ法により、レジストマスク及びその上の電極金属を除去する。以上により、第３のＧａＮ層５及び第２のＡｌＧａＮ層６の露出面と接続されるソース電極３１が形成される。
　続いて、図１２Ｂに示すように、基板１の全面に、一部がゲート絶縁膜として機能する絶縁膜７を形成する。
　詳細には、先ず、第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、第３のＧａＮ層５、第２のＡｌＧａＮ層６、及びソース電極３１を覆うように、基板１の全面に絶縁膜、例えばＳｉＮを堆積する。ここでは、プラズマＣＶＤ法により、例えば５０ｎｍ程度の厚みにＳｉＮを堆積する。プラズマＣＶＤ法の代わりにＡＬＤ法を用いても良い。絶縁膜の材料としては、ＳｉＮの代わりにＨｆＯ，ＴａＯ及びＡｌＯのうちから選ばれた１種を用いても良い。また、当該材料として、ＳｉＮ，ＨｆＯ，ＴａＯ及びＡｌＯのうちから選ばれた複数種を用いて積層等して、絶縁膜を形成しても好適である。
　ＳｉＮの段差（突出）部分を、例えばＣＭＰにより平坦化する。ＳｉＮ上の全面にレジストを塗付し、リソグラフィーによりレジストを加工して、ゲート電極の形成予定部位に開口２３ａを有するレジストマスク２３を形成する。
　レジストマスク２３を用いて、ＳｉＮをドライエッチングにより加工し、ゲート電極の形成予定部位に電極溝７ａを形成する。これにより、絶縁膜７が形成される。絶縁膜７は、電極溝７ａが形成されることにより、基板１の表面を覆う部分７ｂ（電極溝７ａの底部分）の膜厚が、第２のＡｌＧａＮ層６を覆う部分７ｃの膜厚よりも厚く形成される。部分７ｂ，７ｃの各膜厚は、第１の実施形態と同様である。
　続いて、図１２Ｃに示すように、ゲート電極８を形成する。
　詳細には、ＳｉＮのドライエッチングに用いたレジストマスク２３を引き続き用い、例えば蒸着法により、電極溝７ａを埋め込む程度の膜厚に電極用金属、例えばＮｉ及びＡｕを順次堆積する。そして、リフトオフ法により、レジストマスク２３及びその上に存する電極用金属を除去する。以上により、電極溝７ａを電極用金属で埋め込む、櫛歯状の複数のゲート電極８が形成される。
　続いて、図１２Ｄに示すように、層間絶縁膜３２を形成する。
　詳細には、ゲート電極８の露出部位を覆うように、基板１の全面に絶縁膜、ここではプラズマＣＶＤ法によりＳｉＮを例えば膜厚１０００ｎｍ程度に堆積する。これにより、層間絶縁膜３２が形成される。
　続いて、図１２Ｅに示すように、基板１の裏面側にドレイン電極１２を形成する。
　詳細には、先ず、必要に応じて基板１の裏面を研磨等して、基板１を所望の厚みに調節する。
　基板１の裏面側に、その全面を覆うようにＴａ及びＡｌを蒸着法により順次堆積し、ドレイン電極１２を形成する。
　しかる後、ソース電極３１及びドレイン電極１２と接続される所定の配線形成工程等を経て、本例による縦型構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
　以上説明したように、本例によれば、ｐ－ＧａＮ等のｐ型の化合物半導体を用いることに起因する諸問題が発生せず、十分な高耐圧、高出力を得ることができ、微細化が可能な信頼性の高い縦型構造のＨＥＭＴが実現する。しかも、この縦型構造のＨＥＭＴでは、ゲート電極８に電圧を印加しない状態ではソース電極３１とドレイン電極１２との間に電流が流れないノーマリ・オフ動作が可能であり、且つトランジスタのオン／オフを適切に制御することができる。
　（変形例２）
　本例では、第１の実施形態と同様に縦型構造のＡｌＧａＮ／ＧａＮ－ＨＥＭＴを製造するが、ゲート電極の電極溝を有しゲート絶縁膜として機能する絶縁膜を、２回の工程に分けて成膜する点で、第１の実施形態と相違する。
　図１３Ａ～図１３Ｄは、第１の実施形態の変形例２によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
　先ず、第１の実施形態と同様に、図５Ａ～図５Ｄの工程を実行する。
　続いて、図１３Ａに示すように、薄い第１の絶縁膜３３を形成する。
　詳細には、第１のＧａＮ層２、第１のＡｌＧａＮ層３、第２のＧａＮ層４、第３のＧａＮ層５、及び第２のＡｌＧａＮ層６を覆うように、基板１の全面に絶縁膜、例えばＳｉＮを堆積する。ここでは、等方的にＳｉＮを堆積するプラズマＣＶＤ法により、ゲート絶縁膜として所望する厚みに堆積する。例えば１ｎｍ～１００ｎｍ程度、ここでは２０ｎｍ程度の厚みとする。ＳｉＮは、第３のＧａＮ層５、第２のＡｌＧａＮ層６、及び基板１の露出面を覆うように堆積し、第１の絶縁膜３３が形成される。プラズマＣＶＤ法の代わりにＡＬＤ法を用いても良い。第１の絶縁膜３３の材料としては、ＳｉＮの代わりにＨｆＯ，ＴａＯ及びＡｌＯのうちから選ばれた１種を用いても良い。また、当該材料として、ＳｉＮ，ＨｆＯ，ＴａＯ及びＡｌＯのうちから選ばれた複数種を用いて積層等して、第１の絶縁膜３３を形成しても好適である。
　続いて、図１３Ｂに示すように、レジストマスク３４を形成する。
　詳細には、第１の絶縁膜３３上の全面にレジストを塗付し、リソグラフィーによりレジストを加工して、ゲート電極の形成予定部位に開口３４ａを有するレジストマスク３４を形成する。
　続いて、図１３Ｃに示すように、第２の絶縁膜３５を形成する。
　詳細には、レジストマスク３４を用いて、基板１の全面に絶縁膜、例えばＳｉＮを堆積する。ここでは、異方的にＳｉＮを堆積するスパッタ法によりＳｉＮを堆積する。開口３４ａ内で露出する第１の絶縁膜３３の底面上にＳｉＮが堆積され、第２の絶縁膜３５が形成される。ＳｉＮは、レジストマスク３４上にも堆積される。第２の絶縁膜３５の材料としては、ＳｉＮの代わりに、ＨｆＯ，ＴａＯ及びＡｌＯのうちから選ばれた１種を堆積するようにしても良い。また、当該材料として、ＳｉＮ，ＨｆＯ，ＴａＯ及びＡｌＯのうちから選ばれた複数種を用いて積層等して堆積しても好適である。
　第１の絶縁膜３３と第２の絶縁膜３５とは一体化し、ゲート電極の形成予定部位に電極溝３０が形成される。第１の絶縁膜３３はゲート絶縁膜として機能する。
　第１の絶縁膜３３上には第２の絶縁膜３５が積層されて厚くなる。この積層部分の厚みは、第１のＧａＮ層２のｎ－ＧａＮの膜厚（ここでは１０００ｎｍ程度）以下に形成される。この積層部分は、その厚みが第１のＧａＮ層２のｎ－ＧａＮの膜厚より厚いと、第１のＡｌＧａＮ層３の側面は、ゲート絶縁膜である第１の絶縁膜３３の側面と（第２のＡｌＧａＮ層６を介して）全く重ならないことになる。そのため、ゲート絶縁膜に沿って形成されるゲート電極の電圧が第１のＧａＮ層２に十分に印加されず、所期濃度の２ＤＥＧが得られない虞がある。なお、この積層部分は第２の絶縁膜３５の厚み分だけ第１の絶縁膜３３よりも厚いため、ゲート電極とドレイン電極との距離が確保されて十分な耐圧を得ることができる。
　以上のように、本例では、上記の積層部分を第１のＧａＮ層２のｎ－ＧａＮの膜厚以下に形成することにより、ゲート電極とドレイン電極との距離が大きくなって十分な耐圧が確保されると共に、所期の高濃度の２ＤＥＧを発生させることができる。
　続いて、図１３Ｄに示すように、ゲート電極８を形成する。
　詳細には、ＳｉＮのドライエッチングに用いたレジストマスク３４を引き続き用い、電極用金属として例えばＮｉ／Ａｕを堆積する。即ち例えばスパッタ法により、電極溝３０を埋め込む程度の膜厚にＮｉ及びＡｕを順次堆積する。そして、リフトオフ法により、レジストマスク３４及びその上に存するＳｉＮ及び電極用金属を除去する。以上により、電極溝３０を電極用金属で埋め込むゲート電極８が形成される。
　その後、第１の実施形態の図５Ｇ～図５Ｉと同様の工程を実行する。
　しかる後、ソース電極１１及びドレイン電極１２と接続される所定の配線形成工程等を経て、本例による縦型構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを形成する。
　以上説明したように、本例によれば、ｐ－ＧａＮ等のｐ型の化合物半導体を用いることに起因する諸問題が発生せず、十分な高耐圧、高出力を得ることができる信頼性の高い縦型構造のＨＥＭＴが実現する。しかも、この縦型構造のＨＥＭＴでは、ゲート電極８に電圧を印加しない状態ではソース電極１１とドレイン電極１２との間に電流が流れないノーマリ・オフ動作が可能であり、且つトランジスタのオン／オフを適切に制御することができる。
　　（第２の実施形態）
　本実施形態では、第１の実施形態による縦型構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
　図１４は、第２の実施形態による電源装置の概略構成を示す結線図である。
　本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
　一次側回路４１は、交流電源４４と、いわゆるブリッジ整流回路４５と、複数（ここでは４つ）のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄとを備えて構成される。また、ブリッジ整流回路４５は、スイッチング素子４６ｅを有している。
　二次側回路４２は、複数（ここでは３つ）のスイッチング素子４７ａ，４７ｂ，４７ｃを備えて構成される。
　本実施形態では、一次側回路４１のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅが、第１の実施形態による縦型構造のＨＥＭＴとされている。一方、二次側回路４２のスイッチング素子４７ａ，４７ｂ，４７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
　本実施形態では、ｐ－ＧａＮ等のｐ型の化合物半導体を用いることに起因する諸問題が発生せず、十分な高耐圧、高出力が得られると共に所期のノーマリ・オフ動作が可能な信頼性の高い縦型構造のＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
　（第３の実施形態）
　本実施形態では、第１の実施形態による縦型構造のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
　図１５は、第３の実施形態による高周波増幅器の概略構成を示す結線図である。
　本実施形態による高周波増幅器は、例えば携帯電話の基地局用パワーアンプに適用されるものである。この高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
　ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態による縦型構造のＨＥＭＴを有している。なお図１５では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
　本実施形態では、ｐ－ＧａＮ等のｐ型の化合物半導体を用いることに起因する諸問題が発生せず、十分な高耐圧、高出力が得られると共に所期のノーマリ・オフ動作が可能な信頼性の高い縦型構造のＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
　本件によれば、ｐ型の化合物半導体を用いることに起因する諸問題が発生せず、十分な高耐圧、高出力を得ると共にノーマリ・オフ動作を実現することができ、微細化が可能な信頼性の高い縦型構造の化合物半導体装置が実現する。この縦型構造の化合物半導体装置は、自動車等の部品に搭載して実用化することも可能である。

Claims (19)

  1. 　第１の電極と、
    　前記第１の電極の上方に形成され、開口を有する化合物半導体層と、
    　前記化合物半導体層の上方に形成された第２の電極と、
    　前記開口内に絶縁膜を介して埋め込まれたゲート電極と
    　を有しており、
    　前記化合物半導体層は、
    　第１の化合物半導体と、
    　前記第１の化合物半導体上に形成された第２の化合物半導体と、
    　前記第２の化合物半導体上に形成された第３の化合物半導体と、
    　前記絶縁膜の側面と、前記第１の化合物半導体、前記第２の化合物半導体、及び前記第３の化合物半導体の側面とに接する第４の化合物半導体と
    　を含み、
    　前記第１の化合物半導体の前記第４の化合物半導体との界面及び前記第３の化合物半導体の前記第４の化合物半導体との界面に、二次元電子ガスが発生することを特徴とする化合物半導体装置。
  2. 　前記第２の化合物半導体の前記第４の化合物半導体との界面は、二次元電子ガスの非発生領域とされることを特徴とする請求項１に記載の化合物半導体装置。
  3. 　前記絶縁膜は、前記ゲート電極の下面と接する部分の膜厚が前記ゲート電極の側面と接する部分の膜厚よりも厚いことを特徴とする請求項１に記載の化合物半導体装置。
  4. 　前記化合物半導体層は、前記第３の化合物半導体の上方で前記第２の電極下に形成された第５の化合物半導体を更に含み、
    　前記第５の化合物半導体は、前記第３の化合物半導体よりも高い濃度に導電性不純物を含有することを特徴とする請求項１に記載の化合物半導体装置。
  5. 　前記絶縁膜は、ＳｉＮ，ＨｆＯ，ＴａＯ及びＡｌＯのうちから選ばれた１種又は複数種を含有することを特徴とする請求項１に記載の化合物半導体装置。
  6. 　第１の電極と、
    　前記第１の電極の上方に形成され、開口を有する化合物半導体層と、
    　前記化合物半導体層の上方に形成された第２の電極と、
    　前記開口内を絶縁膜を介して埋め込むゲート電極と
    　を有しており、
    　前記化合物半導体層は、
    　第１の化合物半導体と、
    　前記第１の化合物半導体上に形成された第２の化合物半導体と、
    　前記第２の化合物半導体上に形成された第３の化合物半導体と、
    　前記絶縁膜の側面と、前記第１の化合物半導体、前記第２の化合物半導体、及び前記第３の化合物半導体の側面とに接する第４の化合物半導体と
    　を含み、
    　前記第２の化合物半導体の格子定数は、前記第１の化合物半導体及び前記第３の化合物半導体の格子定数よりも小さく、
    　前記第４の化合物半導体の格子定数は、前記第１の化合物半導体及び前記第３の化合物半導体の格子定数よりも小さいことを特徴とする化合物半導体装置。
  7. 　前記第２の化合物半導体の格子定数が前記第４の化合物半導体の格子定数以下であることを特徴とする請求項６に記載の化合物半導体装置。
  8. 　前記絶縁膜は、前記ゲート電極の下面と接する部分の膜厚が前記ゲート電極の側面と接する部分の膜厚よりも厚いことを特徴とする請求項６に記載の化合物半導体装置。
  9. 　前記化合物半導体層は、前記第３の化合物半導体の上方で前記第２の電極下に形成された第５の化合物半導体を更に含み、
    　前記第５の化合物半導体は、前記第３の化合物半導体よりも高い濃度に導電性不純物を含有することを特徴とする請求項６に記載の化合物半導体装置。
  10. 　前記絶縁膜は、ＳｉＮ，ＨｆＯ，ＴａＯ及びＡｌＯのうちから選ばれた１種又は複数種を含有することを特徴とする請求項６に記載の化合物半導体装置。
  11. 　第１の化合物半導体、前記第１の化合物半導体よりも格子定数の小さい第２の化合物半導体、及び前記第２の化合物半導体よりも格子定数の大きい第３の化合物半導体を、開口を有するように形成し、
    　前記開口の内壁の側面に、前記第１の化合物半導体及び前記第３の化合物半導体よりも格子定数の小さい第４の化合物半導体を形成し、
    　前記開口の内壁面を覆うように絶縁膜を形成し、
    　前記開口内を前記絶縁膜を介して埋め込むようにゲート電極を形成し、
    　前記第１の化合物半導体の下方に第１の電極を、前記第３の化合物半導体の上方に第２の電極をそれぞれ形成することを特徴とする化合物半導体装置の製造方法。
  12. 　前記第２の化合物半導体の格子定数が前記第４の化合物半導体の格子定数以下であることを特徴とする請求項１１に記載の化合物半導体装置の製造方法。
  13. 　前記絶縁膜は、前記ゲート電極の下面と接する部分の膜厚が前記ゲート電極の側面と接する部分の膜厚よりも厚いことを特徴とする請求項１１に記載の化合物半導体装置の製造方法。
  14. 　前記第３の化合物半導体の形成に続いて、前記第３の化合物半導体の上方に第５の化合物半導体を形成し、
    　前記第５の化合物半導体は、その上に前記第２の電極が形成されるものであり、前記第３の化合物半導体よりも高い濃度に導電性不純物を含有することを特徴とする請求項１１に記載の化合物半導体装置の製造方法。
  15. 　前記絶縁膜は、ＳｉＮ，ＨｆＯ，ＴａＯ及びＡｌＯのうちから選ばれた１種又は複数種を含有することを特徴とする請求項１１に記載の化合物半導体装置の製造方法。
  16. 　前記第３の化合物半導体の上方を覆うマスクを形成し、前記第１の化合物半導体、前記第２の化合物半導体、及び前記第３の化合物半導体の側面に、選択的に前記第４の化合物半導体を成長することを特徴とする請求項１１に記載の化合物半導体装置の製造方法。
  17. 　前記第３の化合物半導体を形成した後、前記第３の化合物半導体の上方に前記第２の電極を形成し、その後、前記絶縁膜を形成することを特徴とする請求項１１に記載の化合物半導体装置の製造方法。
  18. 　変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
    　前記高圧回路はトランジスタを有しており、
    　前記トランジスタは、
    　第１の電極と、
    　前記第１の電極の上方に形成され、開口を有する化合物半導体層と、
    　前記化合物半導体層の上方に形成された第２の電極と、
    　前記開口内に絶縁膜を介して埋め込まれたゲート電極と
    　を有しており、
    　前記化合物半導体層は、
    　第１の化合物半導体と、
    　前記第１の化合物半導体上に形成された第２の化合物半導体と、
    　前記第２の化合物半導体上に形成された第３の化合物半導体と、
    　前記絶縁膜の側面と、前記第１の化合物半導体、前記第２の化合物半導体、及び前記第３の化合物半導体の側面とに接する第４の化合物半導体と
    　を含み、
    　前記第１の化合物半導体の前記第４の化合物半導体との界面及び前記第３の化合物半導体の前記第４の化合物半導体との界面に、二次元電子ガスが発生することを特徴とする電源回路。
  19. 　入力した高周波電圧を増幅して出力する高周波増幅器であって、
    　トランジスタを有しており、
    　前記トランジスタは、
    　第１の電極と、
    　前記第１の電極の上方に形成され、開口を有する化合物半導体層と、
    　前記化合物半導体層の上方に形成された第２の電極と、
    　前記開口内に絶縁膜を介して埋め込まれたゲート電極と
    　を有しており、
    　前記化合物半導体層は、
    　第１の化合物半導体と、
    　前記第１の化合物半導体上に形成された第２の化合物半導体と、
    　前記第２の化合物半導体上に形成された第３の化合物半導体と、
    　前記絶縁膜の側面と、前記第１の化合物半導体、前記第２の化合物半導体、及び前記第３の化合物半導体の側面とに接する第４の化合物半導体と
    　を含み、
    　前記第１の化合物半導体の前記第４の化合物半導体との界面及び前記第３の化合物半導体の前記第４の化合物半導体との界面に、二次元電子ガスが発生することを特徴とする高周波増幅器。
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