CN105679823B - 一种纵向型氮化镓基异质结半导体器件及其制造方法 - Google Patents
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Abstract
一种纵向型氮化镓基异质结半导体器件及其制造方法，所述器件包括，衬底、金属层，以及纵向型氮化镓基异质结，其中，所述纵向型氮化镓基异质结，在基异质结的GaN一侧，具有纵向二维电子气；所述纵向二维电子气为器件在导通时提供从表面到底面的电流通道。所述方法，包括以下步骤：在衬底表面淀积非故意掺杂的氮化镓缓冲层；利用光刻掩模对非故意掺杂的氮化镓缓冲层进行蚀刻；淀积铝氮化镓势垒层，形成纵向型氮化镓基异质结；利用光刻掩模在其间表面形成金属层。本发明的器件芯片的每单位面积能提供更高和更有效的功率，使产品有更好的性价比，而且制造方法简单、容易实现。
Description
技术领域
本发明涉及一种半导体器件，尤其涉及一种氮化稼半导体器件。
背景技术
第三代半导体材料，包括 CdS、ZnO、 SiC、GaN、金刚石等。这些半导体材料的禁带宽度都大于 2.2eV，在电子器件方面，对 SiC 和 GaN 的研究相对比较成熟，是目前世界半导体材料和器件研究领域中的热点。
氮化镓 (GaN) 禁带宽度是3.4eV，宽禁带使 GaN 材料能够承受更高的工作温度，也使 GaN 材料有更大的击穿电场，更大的击穿电场意味着器件能够承受更高的工作电压，可以提高器件的功率特性。GaN 也有高的电子饱和漂移速度和高的热导率，总的来说，GaN是可以用來制造高频、高压大功率半导体器件的优良材料。
GaN 基异质结材料是GaN材料中的重要代表，其延续了 GaN 材料高击穿电场、高电子饱和漂移速度等优点。A1GaN／GaN 是GaN基异质结材料中的主要结构代表, A1GaN／GaN异质结中，A1GaN为宽禁带材料，GaN为窄带材料，两者形成I型异质结，二维电子气（2DEG）位于异质结界面的GaN一侧。
A1GaN／GaN 已经被大量地应用在光电和电子器件方面，这也是推动GaN 材料向高水平和低成本发展的动力之一，光电子器件主要包括A1GaN／GaN 多量子阱结构的激光器和发光管；电子器件主要以 AIGaN／GaN 高电子迁移率晶体管(HEMT)结构作为 GaN 基器件的基础代表，这种结构具有良好的高频、高功率、耐高温以及抗辐射性能，用这种结构研制出的器件包括有 AIGaN／GaN 异质结场效应晶体管(AlGaN／GaN HFETS)和 AlGaN／GaN 异质结肖特基二极管等。
GaN基异质结器件是制造在外延材料上的，生长在单晶衬底的外延层，质量最好，制造出的电子器件性能也最好，不过，GaN 单晶衬底材料价格较高，现在还没有商用价值。生长在SiC单晶衬底的外延层质量也很好，制造出的器件特性也很出色，而且SiC是很好的导热材料，虽然衬底有点贵，但在某些应用上是会被选用的。相比之下，用蓝宝石衬底材料成本就低很多了，现时的商用 GaN 基半导体器件产品都是主要用蓝宝石作为衬底的；另一方面，现时也有商用产品是用Si衬底的，虽然目前用Si衬底比用蓝宝石贵，但业界相信，随着愈来愈多使用Si衬底做GaN基异质结的产品和研发，用Si衬底制备出的外延层的成本会愈来愈低、质量会愈来愈好，未来会最有商业用途。
蓝宝石衬底对于氮化物半导体器件来说，是一个不错的选择。因为蓝宝石衬底被大量使用于LED制备, 所以其成本较低，而且氮化稼外延层和蓝宝石衬底之间的晶格较为匹配，可以形成高质量的外延层。但是，蓝宝石衬底的导热性能比较差，在散热方面，用Si衬底的比较好。无论是用Si 衬底还是用蓝宝石衬底的 都是横向器件。
图1为现有技术的横向型氮化镓基异质结半导体器件的正视截面剖视图，如图1所示，横向型氮化镓基异质结半导体器件，在衬底110上分别设置有非故意掺杂的GaN缓冲层120、铝氮化镓（AlGaN）势垒层 140和和金属层160。横向型氮化镓基异质结半导体器件的所有电极都放置在器件的表面之上，而且，器件的表面结构里的有源区也用来承受施加於器件之上的反偏置电压，如果反偏置电压愈高，需要使用的表面有源区便愈宽，这就导至芯片面积使用率不如垂直高压器件有效，相比之下，横向器件的表面平均每单位面积的输出功率远小于垂直高压器件，这是横向器件的一大缺点。
图2为美国专利号US8,569,799B2提出的包含了掩埋接触的氮化镓器件正视截面剖视图，如图2所示，该包含了掩埋接触的氮化镓器件，包括，衬底110、非故意掺杂的氮化镓（GaN）缓冲层120、氮化铝（AlN）130、铝氮化镓（AlGaN）势垒层140、帽层150、金属层160，以及导电材料180，使得横向器件的电极分布变成类似垂直器件一样，即是阳极(高电压)在器件的一面，阴极(低电压)在另一面，该专利中描述的结构仅是“准”垂直结构, 仍依靠芯片表面的有源区的宽度来承受反偏置的电压，在表面面积的使用率上比一般横向器件没有多大的改进。
发明内容
为了解决现有技术存在的不足，本发明提供一种纵向型氮化镓基异质结半导体器件及其制造方法，使用垂直的GaN基异质结把表面和底面连接起来，其中的二维电子气（2DEG）也是垂直的，这使得电流可以从芯片的一面垂地流至另一面，而且，芯片内的外延层可以用来承受施加於芯片上的反偏置电压，这样就能有效地利用芯片面积去处理器件规格所要求的电流和电压，比起横向器件，垂直器件芯片的每单位面积能提供更高和更有效的功率，使产品有更好的性价比。
为了实现上述目的，根据本发明的纵向型氮化镓基异质结半导体器件，包括，衬底、金属层，以及纵向型氮化镓基异质结，其中，
所述纵向型氮化镓基异质结，在基异质结的GaN一侧，具有纵向二维电子气；所述纵向二维电子气为器件在导通时提供从表面到底面的电流通道。
进一步地，所述纵向型氮化镓基异质结，包括非故意掺杂的GaN缓冲层和AlGaN势垒层；所述AlGaN势垒层的厚度为10nm-45nm。
进一步地，所述纵向型氮化镓基异质结，还包括钝化层；所述钝化层的厚度为10nm-200nm。
进一步地，所述纵向型氮化镓基异质结，还包括GaN帽层，所述GaN帽层的厚度为5nm-20nm。
进一步地，所述纵向型氮化镓基异质结，还包括挖糟后生长的纵向氮化镓层, 所述纵向氮化镓层的厚度为0.1nm-1nm。
进一步地，所述纵向型氮化镓基异质结，还包括钝化层；所述钝化层的厚度为10nm-200nm。
进一步地，所述纵向型氮化镓基异质结，还包括GaN帽层，所述GaN帽层的厚度为5nm-20nm。
为了实现上述目的，根据本发明的纵向型氮化镓基异质结半导体器件的制造方法，包括以下步骤：
1）在衬底表面淀积非故意掺杂的GaN缓冲层；
2）利用光刻掩模对非故意掺杂的GaN缓冲层进行蚀刻；
3）淀积铝氮化镓势垒层，形成纵向型氮化镓基异质结；
4）利用光刻掩模在其间表面形成金属层。
进一步地，在所述步骤3）之前，还包括：在沟槽侧壁，以及非故意掺杂的氮化镓缓冲层表面形成纵向型氮化镓层的步骤。
更进一步地，在所述步骤4）之前，还包括：淀积铝氮化镓势垒层形成纵向型氮化镓基异质结，然后淀积氮化镓形成氮化镓帽层和淀积氮化硅形成钝化层的步骤。
本发明的纵向型氮化镓基异质结半导体器件，使用垂直的纵向型氮化镓基异质结把表面和底面连接起来，其中的2DEG电子气也是垂直的，这使得电流可以从芯片的一面垂地流至另一面，有效地利用芯片面积去处理器件规格所要求的电流和电压，比起横向器件，垂直器件芯片的每单位面积能提供更高和更有效的功率，使产品有更好的性价比；本发明的纵向型氮化镓基异质结半导体器件制造方法简单、容易实现。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为现有技术的横向型氮化镓基异质结半导体器件的正视截面剖视图；
图2为美国专利号US8,569,799B2公开的包含了掩埋接触的氮化稼器件正视截面剖视图；
图3为根据本发明的纵向型氮化镓基异质结半导体器件实施例1的结构正视截面剖视图；
图4为根据本发明的纵向型氮化镓基异质结半导体器件实施例2正视截面剖视图；
图5为根据本发明的纵向型氮化镓基异质结半导体器件实施例3正视截面剖视图；
图6为根据本发明的纵向型氮化镓基异质结半导体器件实施例4正视截面剖视图；
图7为根据本发明的纵向型氮化镓基异质结半导体器件实施例5正视截面剖视图；
图8为根据本发明的纵向型氮化镓基异质结半导体器件实施例6正视截面剖视图；
图9为根据本发明的纵向型氮化镓基异质结半导体器件实施例7正视截面剖视图；
图10为根据本发明的纵向型氮化镓基异质结半导体器件实施例8正视截面剖视图；
图11为根据本发明的纵向型氮化镓基异质结半导体器件实施例9正视截面剖视图；
图12为根据本发明的纵向型氮化镓基异质结半导体器件实施例10正视截面剖视图；
图13为根据本发明的纵向型氮化鎵基异质结肖特基二极管正视截面剖视图；
图14为根据本发明的纵向型氮化镓基异质结半导体器件制造方法流程图；
图15为根据本发明的淀积的非故意掺杂的GaN缓冲层示意图；
图16为根据本发明的光刻掩模示意图；
图17为根据本发明的非故意掺杂的GaN缓冲层的沟槽示意图；
图18为根据本发明的挖糟后生长的纵向氮化镓(GaN)层示意图；
图19为根据本发明的AlGaN势垒层示意图；
图20为根据本发明的GaN帽层示意图；
图21为根据本发明的金属层钝化层示意图；
图22为根据本发明的形成金属层的光刻掩模示意图；
图23为根据本发明的淀积的金属层示意图；
图24为根据本发明的淀积的金属层示意图。
具体实施方法
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
实施例1
图3为根据本发明的纵向型氮化镓基异质结半导体器件实施例1的结构正视截面剖视图，如图3所示，本发明的纵向型氮化镓基异质结半导体器件的结构，包括，衬底110、非故意掺杂的氮化镓(GaN)缓冲层120、铝氮化镓（AlGaN）势垒层140，以及金属层160。铝氮化镓（AlGaN）势垒层140淀积在非故意掺杂的氮化镓(GaN)缓冲层120的纵向沟槽和表面，与非故意掺杂的氮化镓(GaN)缓冲层120构成纵向型氮化镓基异质结。纵向型氮化镓基异质结把表面与底面连接起来，提供了电流垂直流动的通道。金属层160位于纵向型氮化镓基异质结的表面，N型高掺杂的 Si衬底110位于纵向型氮化镓基异质结的底面。纵向型氮化镓基异质结的纵向二维电子气（2DEG）在表面与横向二维电子气相连接，在底面与N型高掺杂的 Si衬底110相连接。铝氮化镓（AlGaN）势垒层140的厚度为10nm-45nm。
实施例2
图4为根据本发明的纵向型氮化镓基异质结半导体器件实施例2正视截面剖视图，如图4所示，本实施例的纵向型氮化镓基异质结半导体器件的结构与实施例1相类似，不同之处在于在非故意掺杂的氮化镓(GaN)缓冲层120表面与铝氮化镓（AlGaN）势垒层140之间还包括N型掺杂的氮化镓(GaN)层210。铝氮化镓（AlGaN）势垒层140与非故意掺杂的氮化镓(GaN)缓冲层120构成纵向型氮化镓基异质结。纵向型氮化镓基异质结把表面与底面连接起来，提供了电流垂直流动的通道。纵向型氮化镓基异质结的二维电子气（2DEG）将表面与N型掺杂的氮化镓(GaN)层210相连接，在底面与N型高掺杂的 Si衬底110相连接。
实施例3
图5为根据本发明的纵向型氮化镓基异质结半导体器件实施例3正视截面剖视图，如图5所示，本实施例的纵向型氮化镓基异质结半导体器件的结构与实施例1相类似，不同之处在于铝氮化镓（AlGaN）势垒层140淀积在非故意掺杂的氮化镓(GaN)缓冲层120的纵向沟槽中。铝氮化镓（AlGaN）势垒层140与非故意掺杂的氮化镓(GaN)缓冲层120构成GaN垂直基异质结纵向型氮化镓基异质结。纵向型氮化镓基异质结把表面与底面连接起来，提供了电流垂直流动的通道。纵向型氮化镓基异质结的二维电子气（2DEG）在表面与金属层160相连接，在底面与N型高掺杂的 Si衬底110相连接。
实施例4
图6为根据本发明的纵向型氮化镓基异质结半导体器件实施例4正视截面剖视图，如图6所示，本实施例的纵向型氮化镓基异质结半导体器件的结构与实施例1-3相类似，只是在铝氮化镓（AlGaN）势垒层140之上淀积有钝化层190，钝化层190可以是但不限于氮化硅（Si3N4），其厚度为10nm-200nm。非故意掺杂的氮化镓(GaN)缓冲层120、铝氮化镓（AlGaN）势垒层140和钝化层190共同构成纵向型氮化镓基异质结。
实施例5
图7为根据本发明的纵向型氮化镓基异质结半导体器件实施例5正视截面剖视图，如图7所示，本实施例的纵向型氮化镓基异质结半导体器件的结构与实施例1-3相类似，只是在铝氮化镓（AlGaN）势垒层140之上淀积有氮化镓(GaN)帽层150，非故意掺杂的氮化镓(GaN)缓冲层120、铝氮化镓（AlGaN）势垒层140和氮化镓(GaN)帽层150共同构成纵向型氮化镓基异质结。氮化镓(GaN)帽层150的厚度为5nm-20nm。
实施例6
图8为根据本发明的纵向型氮化镓基异质结半导体器件实施例6正视截面剖视图，如图7所示，本实施例的纵向型氮化镓基异质结半导体器件的结构与实施例1-3相类似，只是在铝氮化镓（AlGaN）势垒层140之上分别淀积有氮化镓(GaN)帽层150和钝化层190。非故意掺杂的氮化镓(GaN)缓冲层120、铝氮化镓（AlGaN）势垒层140、钝化层190和帽层150共同构成纵向型氮化镓基异质结。钝化层190可以是但不限于Si3N4，其厚度为10nm-200nm。氮化镓(GaN)帽层150的厚度为5nm-20nm。
实施例7
图9为根据本发明的纵向型氮化镓基异质结半导体器件实施例7正视截面剖视图，如图9所示，本实施例的纵向型氮化镓基异质结半导体器件的结构，还包括挖糟后生长的纵向氮化镓(GaN)层220。非故意掺杂的氮化镓(GaN)缓冲层120、挖糟后生长的纵向氮化镓(GaN)层220和铝氮化镓（AlGaN）势垒层140构成了纵向型氮化镓基异质结。纵向型氮化镓基异质结把表面与底面连接起来，提供了电流垂直流动的通道。纵向型氮化镓基异质结的二维电子气（2DEG）在表面与横向二维电子气相连接，在底面与N型高掺杂的 Si衬底110相连接。挖糟后生长的纵向氮化镓(GaN)层220的厚度为0.1nm-1nm。
实施例8
图10为根据本发明的纵向型氮化镓基异质结半导体器件实施例8正视截面剖视图，如图10所示，本实施例的纵向型氮化镓基异质结半导体器件的结构与实施例7相类似，在铝氮化镓（AlGaN）势垒层140上淀积有钝化层190，钝化层190可以是但不限于Si3N4。非故意掺杂的氮化镓(GaN)缓冲层120、铝氮化镓（AlGaN）势垒层140、挖糟后生长的纵向氮化镓(GaN)层220和钝化层190共同构成纵向型氮化镓基异质结。钝化层190可以是但不限于Si3N4，其厚度为10nm-200nm。
实施例9
图11为根据本发明的纵向型氮化镓基异质结半导体器件实施例9正视截面剖视图，如图11所示，本实施例的纵向型氮化镓基异质结半导体器件的结构与实施例7相类似，在铝氮化镓（AlGaN）势垒层140沟槽中上有氮化镓(GaN)帽层150。非故意掺杂的氮化镓(GaN)缓冲层120、铝氮化镓（AlGaN）势垒层140、挖糟后生长的纵向氮化镓(GaN)层220和氮化镓(GaN)帽层150共同构成纵向型氮化镓基异质结。氮化镓(GaN)帽层150的厚度为5nm-20nm。
实施例10
图12为根据本发明的纵向型氮化镓基异质结半导体器件实施例10正视截面剖视图；如图12所示，本实施例的纵向型氮化镓基异质结半导体器件的结构与实施例7相类似，只是在铝氮化镓（AlGaN）势垒层140上分别淀积氮化镓(GaN)帽层150和钝化层190。非故意掺杂的氮化镓(GaN)缓冲层120、铝氮化镓（AlGaN）势垒层140、挖糟后生长的纵向氮化镓(GaN)层220、钝化层190和帽层150共同构成纵向型氮化镓基异质结。钝化层190可以是但不限于Si3N4，其厚度为10nm-200nm。氮化镓(GaN)帽层150的厚度为5nm-20nm。
以上的纵向型氮化镓基异质结可应用于AIGaN／GaN 异质结场效应晶体管(AlGaN／GaN HFETS)和AlGaN／GaN异质结肖特基二极管等 ， 应用于不同的器件时，其表面的结构有所不同。
以下以纵向型氮化鎵基异质结肖特基二极管为例，对纵向型氮化镓基异质结半导体器件的制造方法进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图13为根据本发明的纵向型氮化鎵基异质结肖特基二极管正视截面剖视图，如图13所示，纵向型氮化鎵基异质结肖特基二极管，包括，N型高掺杂的 Si衬底110、非故意掺杂的GaN缓冲层120、铝氮化镓（AlGaN）势垒层140、挖糟后生长的纵向氮化镓(GaN)层220、钝化层190、帽层150，以及金属层160。
图14为根据本发明的纵向型氮化镓基异质结半导体器件制造方法流程图，下面将参考图14，对本发明的纵向型氮化镓基异质结半导体器件制造方法进行详细描述。
首先，在步骤1401，在N型高掺杂的Si衬底110上淀积非故意掺杂的氮化镓(GaN)缓冲层120。图15为根据本发明的淀积的非故意掺杂的氮化镓(GaN)缓冲层示意图，如图15所示，非故意掺杂的氮化镓(GaN)缓冲层120淀积在衬底110表面。衬底110 的物料可以是蓝宝石，硅，碳化硅等。
在步骤1402，在非故意掺杂的氮化镓(GaN)缓冲层120上淀积光刻掩膜 200，然后蚀刻非故意掺杂的氮化镓(GaN)缓冲层120。图16为根据本发明的光刻掩模示意图，如图16所示，光刻掩膜 200淀积在非故意掺杂的氮化镓(GaN)缓冲层120表面，中间暴露出非故意掺杂的氮化镓(GaN)缓冲层120的一部分。图17为根据本发明的非故意掺杂的氮化镓(GaN)缓冲层的沟槽示意图，如图17所示，在暴露出的部分非故意掺杂的氮化镓(GaN)缓冲层120进行蚀刻形成沟槽，沟槽底部为N型高掺杂的Si衬底110。
在步骤1403，清除掉光刻掩模，然后对沟槽表面进行牺牲氧化处理，并通过热生长(如MOCVD )的方式，在沟槽暴露着的侧壁，以及非故意掺杂的氮化镓(GaN)缓冲层120表面形成纵向氮化镓(GaN)层220。图18为根据本发明的挖糟后生长的纵向氮化镓(GaN)层示意图，如图18所示，纵向氮化镓(GaN)层220位于沟槽的侧壁，以及非故意掺杂的氮化镓(GaN)缓冲层120表面。
在步骤1404，在纵向氮化镓(GaN)层220表面沉积AlGaN形成铝氮化镓（AlGaN）势垒层140。图19为根据本发明的AlGaN势垒层示意图，如图19所示，铝氮化镓（AlGaN）势垒层140沉积在纵向氮化镓(GaN)层220上。在步骤1405，淀积氮化镓(GaN)，形成氮化镓(GaN)帽层150。图20为根据本发明的氮化镓(GaN)帽层示意图，如图20所示，氮化镓(GaN)帽层150 淀积在铝氮化镓（AlGaN）势垒层140之上。
在步骤1406，接着淀积Si3N4，形成钝化层190。图21为根据本发明的钝化层示意图，如图21所示，钝化层190淀积在氮化镓(GaN)帽层150之上。
在步骤1407，利用光刻掩模，形成金属层160。本发明使用剥离技术形成金属层160，剥离技术的基本顺序是首先在铝氮化镓（AlGaN）势垒层140表面上涂上一层光刻掩膜200，进行曝光、烘烤、显影、后烘烤等不同工艺处理后在基片上得到呈倒梯形光刻胶侧剖面几何图形，然后通过蒸发等方法，在基片表面获得不连续的金属层160。图22为根据本发明的形成金属层的光刻掩模示意图，如图22所示，光刻掩膜 200涂在铝氮化镓（AlGaN）势垒层140表面上。图23为根据本发明的淀积的金属层示意图，如图23所示，金属层 160分别沉积在光刻掩膜200和基片表面上。图24为根据本发明的淀积的金属层示意图，如图24所示，剥离掉光刻掩膜200及其上金属层160，而与铝氮化镓（AlGaN）势垒层140紧密接触的金属层160保留了下来，最后形成纵向型氮化镓基异质结半导体器件成品。
金属层160可以从Ni、Pt、Au、Co、Pd、Cr、Rh、Re、PtSi、V、W、WSi和NiSi中选取。金属层160也可以是一种化合物或由本族金属制成的合金，例如Ni/Au。
本领域普通技术人员可以理解：以上仅为本发明的优选实施例而已，并不用于限制本发明，本发明可用于涉及制造各种GaN基异质结结构器件如异质结场效应晶体管，本发明可用于制备30V至 15000V的半导体功率分立器件, 本发明的实施例是以N型沟道器件作出说明，本发明亦可用于P型沟道器件，尽管参照实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，但是凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种纵向型氮化镓基异质结半导体器件，包括由下至上叠加的衬底、纵向型氮化镓基异质结，以及金属层，其特征在于，
所述纵向型氮化镓基异质结，包括侧壁依次相连的非故意掺杂的氮化镓缓冲层、铝氮化镓势垒层，以及氮化镓帽层，所述非故意掺杂的氮化镓缓冲层淀积在衬底表面，所述铝氮化镓势垒层淀积在所述非故意掺杂的氮化镓缓冲层的纵向沟槽和表面，所述氮化镓帽层淀积在所述铝氮化镓势垒层上；所述纵向沟槽从金属层连接到衬底；
在所述纵向型氮化镓基异质结的GaN一侧，具有纵向二维电子气；所述纵向二维电子气为器件在导通时提供从表面到底面的电流通道。
2.根据权利要求1所述的纵向型氮化镓基异质结半导体器件，其特征在于，所述铝氮化镓势垒层的厚度为10nm-45nm。
3.根据权利要求2所述的纵向型氮化镓基异质结半导体器件，其特征在于，所述纵向型氮化镓基异质结，还包括钝化层；所述钝化层的厚度为10nm-200nm。
4.根据权利要求2所述的纵向型氮化镓基异质结半导体器件，其特征在于，所述氮化镓帽层的厚度为5nm-20nm。
5.根据权利要求2所述的纵向型氮化镓基异质结半导体器件，其特征在于，所述纵向型氮化镓基异质结，还包括钝化层；所述钝化层的厚度为10nm-200nm，所述氮化镓帽层的厚度为5nm-20nm。
6.根据权利要求2所述的纵向型氮化镓基异质结半导体器件，其特征在于，所述纵向型氮化镓基异质结，还包括挖槽后生长的纵向氮化镓层, 所述纵向氮化镓层的厚度为0.1nm-1nm。
7.根据权利要求6所述的纵向型氮化镓基异质结半导体器件，其特征在于，所述纵向型氮化镓基异质结，还包括钝化层；所述钝化层的厚度为10nm-200nm。
8.根据权利要求6所述的纵向型氮化镓基异质结半导体器件，其特征在于，所述氮化镓帽层的厚度为5nm-20nm。
9.根据权利要求6所述的纵向型氮化镓基异质结半导体器件，其特征在于，所述纵向型氮化镓基异质结，还包括钝化层；所述钝化层的厚度为10nm-200nm，所述氮化镓帽层的厚度为5nm-20nm。
10.一种权利要求1-9任一项所述的纵向型氮化镓基异质结半导体器件的制造方法，该方法包括以下步骤：
1）在衬底表面淀积非故意掺杂的氮化镓缓冲层；
2）利用光刻掩模对非故意掺杂的氮化镓缓冲层进行蚀刻形成沟槽；
3）在沟槽暴露着的侧壁先后淀积铝氮化镓势垒层以及氮化镓帽层，形成纵向型氮化镓基异质结；
4）利用光刻掩模在器件表面形成金属层。
11.根据权利要求10所述的纵向型氮化镓基异质结半导体器件的制造方法，其特征在于，在所述步骤3）之前，还包括：在沟槽侧壁，以及非故意掺杂的氮化镓缓冲层表面形成纵向氮化镓层的步骤。
12.根据权利要求10所述的纵向型氮化镓基异质结半导体器件的制造方法，其特征在于，在所述步骤4）之前，还包括：在氮化镓帽层上淀积氮化硅形成钝化层的步骤。
13.根据权利要求10所述的纵向型氮化镓基异质结半导体器件的制造方法，其特征在于，还包括：在所述氮化镓帽层上淀积氮化硅形成钝化层的步骤。
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