WO2011075997A1 - 一种制备体硅围栅金属氧化物半导体场效应晶体管的方法 - Google Patents

一种制备体硅围栅金属氧化物半导体场效应晶体管的方法 Download PDF

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Definitions

  • the invention belongs to the field of microelectronic nano-scale complementary metal oxide semiconductor devices (CMOS) and extremely large-scale integration technology, and particularly relates to a method for preparing a bulk silicon gate metal oxide semiconductor field effect transistor (M0SFET) based on a quasi-planar process .
  • CMOS complementary metal oxide semiconductor devices
  • M0SFET bulk silicon gate metal oxide semiconductor field effect transistor
  • Nano-CMOS devices continue to move forward in accordance with Moore's Law. The continuous reduction of the size of planar silicon devices has met severe challenges. Various new structural devices have emerged. The gate structure of devices has evolved from the initial single gate to the double-gate and triple-gate. , to the surrounding gate structure that completely surrounds the channel, the ability to control the gate and suppress the short channel effect increases as the number of gates increases. Nanowire fence MOSFETs with surrounding channel structure and quasi-ballistic transport characteristics are powerful competitors for the development of integrated circuit technology development roadmap 22nra and below because of their strong gate control capability and downsizing capability. .
  • M0SFET bulk silicon gate metal oxide semiconductor field effect transistor
  • the present invention provides a method for preparing a bulk silicon gated nanowire metal oxide semiconductor field effect transistor based on a quasi-planar process, the main steps of which are:
  • the thickness of the buffer layer of the SiO 2 deposited in the step 3 is 5 to 50 nm, and the thickness of the deposited SiN is 20 to 800 nm.
  • the positive electron beam exposure in the step 4 uses a positive electron beam photoresist; the etching of the adjacent dielectric grooves is performed by fluorine-based reactive ion etching; etching of adjacent silicon grooves Chlorine-based reactive ion etching.
  • the buffer oxide layer deposited in the step 5 has a thickness of 5-15 nm and
  • the SiN has a thickness of 20-80 nm and is etched to form sidewall spacers.
  • the isotropic etching Si depth in the step 6 is 20-80.
  • the thickness of the dry oxygen oxidation in the step 7 is 40-100I, and the thickness of the dry oxygen oxidation in the step 9 is 10-60IM.
  • the thicker tetraethyl silicate or the low-temperature deposited oxide is deposited and anisotropically etched in the step 10 from 100 nm to 2000 nm, and then the surface is planarized.
  • the equivalent oxide thickness of the gate dielectric in the step 12 is 6 to 40 A, and the gate dielectric is SiON, HfON, HfA10, HfAlON, HfTaO, HfTaON, HfSiO, HfSiON, HfLaO or HfLaON; It can be formed by low pressure chemical vapor deposition, physical vapor deposition, metal organic chemical vapor deposition or atomic layer deposition.
  • the gate electrode material in the step 13 is W, Ti, Ta, Mo, TiN, TaN, HfN or MoN; the gate electrode material may be a low pressure chemical vapor deposition, a metal organic chemical vapor deposition or an atom.
  • the layer is deposited to a thickness of 1000 to 2000 ⁇ .
  • the gate dielectric layer is used as a hard mask to etch the gate material isotropically, and the lateral etching depth is 10-150 ⁇ .
  • the invention eliminates the self-heating effect and the floating body effect, has lower cost, and fully adopts the traditional quasi-plane-based top-down process to achieve good compatibility with the CMOS planar process, and is easy to integrate, and is advantageous for suppressing short channels. The effect is to push the MOSFET size to a small size.
  • Figures l(a)-(j) show the preparation steps of the suspended nanowires of the method
  • (e) is an anisotropic etching Si
  • (f) is the first dry oxygen oxidation
  • Figure 2 shows the layout used for the device fabrication process.
  • L0C0S Local oxidation isolation
  • STI shallow trench isolation
  • the N well implant in step 1 uses + P 3 ', the P well implant uses + B", and the well depth is 1-2 ⁇ m.
  • the isolation layer has a thickness of 4000 to 6000A.
  • the thickness of the Si0 2 oxide layer is 5-50 nra, and the thickness of the SiN layer is 20-800 nm.
  • the positive electron beam exposure in step 4 uses a positive electron beam photoresist.
  • the etching of adjacent dielectric grooves is performed by fluorine-based reactive ion etching.
  • the etching of adjacent silicon grooves is performed by chlorine-based reactive ion etching.
  • the buffer oxide layer deposited in step 5 has a thickness of 5-15 nm and a SiN thickness of 20-80 nm and is etched to form sidewall spacers.
  • step 6 the isotropic etching Si depth is 20-80 nm.
  • the thickness of dry oxygen oxidation in step 7 is 40-100 nm, respectively.
  • Step 8 removes all SiN by wet etching
  • the thickness of dry oxygen oxidation in step 9 is 10-60 nm
  • step 10 an oxide (TE0S or LT0) dielectric layer is deposited and anisotropically etched, and then the surface is planarized.
  • oxide (TE0S or LT0) dielectric layer is deposited and anisotropically etched, and then the surface is planarized.
  • the nanowires are released in step 11 using an isotropically etched oxide.
  • the equivalent oxide layer thickness of the gate dielectric is 6 to 40 A
  • the gate dielectric may be SiON HfON, HfA10 HfA10N HfTaO HfTaON, HfSiO HfSiON HfLaO and HfLaON
  • the gate dielectric layer may be deposited by low pressure chemical vapor deposition, physical vapor deposition, Metal organic chemical vapor deposition or atomic layer deposition.
  • the gate electrode material may be polysilicon and a metal gate material (such as refractory metal W Ti Ta Mo and metal nitride TiN TaN HfN MoN, etc.), and the gate electrode material may be a low pressure chemical vapor deposition, metal organic chemical vapor deposition. Or atomic layer deposition, thickness 1000 to 2000A
  • step 14 the electron beam lithography oxide hard mask is anisotropically etched with a oxide layer as a hard mask, and the lateral etching depth is 100 200
  • the gate dielectric layer is used as a hard mask for isotropic etching of the gate material, and the lateral etching depth is 10-100 nm.
  • step 16 the source-drain extension region is implanted using erbium energy implantation.
  • step 17 isotropic deposition of SiN and anisotropic etching to form the thickness of the sidewall
  • step 18 the source-drain implanted nMOSFET is implanted with As, and the pMOSFET is implanted with BF 2 .
  • the silicide is made of NiSi or another metal silicide, and after sputtering a metal such as M, it is formed by a two-step rapid thermal annealing.
  • step 20 the metallization is carried out using a multilayer metal Ti/TiN ⁇ Al-Si/TiN, which is etched by photolithography to form a lead contact, and then an alloy.
  • L0C0S isolation Isoplanar local oxidation (L0C0S) isolation, growth field oxide: 1000 °C, 3000-5000A; or shallow trench isolation (STI);
  • a positive electron beam is used to expose and etch two adjacent grooves (104) having a width of 400 nm*400 nm and a pitch of 50 nm;
  • the thickness of the buffer oxide layer of chemical vapor deposition is lOnm (106) and the thickness of SiN is 50 nm (105) and etched to form sidewall spacers;
  • the thickness of dry oxygen oxidation is 80 legs (107);
  • the thickness of the second oxidation is 40 nm (108), respectively, and the stress limitation terminates oxidation to form nanowires (109);
  • the equivalent oxide layer thickness of the dry oxide growth gate oxidation medium is 30A;
  • polysilicon is deposited by chemical vapor deposition LPCVD method, and the deposited polysilicon has a thickness of 1500A;
  • the energy of the shallow extension of the source extension region and the drain extension region is (As is 2-6keV, B is l-6keV).
  • the dose is s is 1-8el4/cm 3 and B is 1 - 6el4/cm 3 );
  • the energy injected deep into the drain region of the source region is (As is 10-30 keV, B is 5-15 keV), and the dose is (As is 4el5/cm 3 and B is 3el5/cm 3 ); 19) depositing metal nickel Ni having a thickness of 120-200A, and annealing by two-step RTA to form Ni silicide;

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Description

一种制备体硅围栅金属氧化物半导体
场效应晶体管的方法
技术领域
本发明属于微电子纳米尺度互补金属氧化物半导体器件（CMOS )及 极大规模集成技术领域， 特别是指一种基于准平面工艺制备体硅围栅金 属氧化物半导体场效应晶体管 （M0SFET ) 的方法。 背景技术
纳米 CMOS 器件继续按照 Moore定律向前发展， 持续缩小平面体硅 器件的尺寸遇到了严峻的挑战， 各种新结构器件应运而生， 器件的栅结 构从最初的单栅发展到双栅、 三栅， 到完全包围沟道的围绕栅结构， 栅 控能力和抑制短沟道效应的能力随着栅的数目的增多而不断增强。 具有 包围沟道结构和准弹道输运特征的纳米线围栅 M0SFET 由于有很强的栅 控能力和缩小尺寸的能力而成为集成电路技术发展预测路线图 22nra 及 其以下技术节点的有力竟争者。
目前国内外有初步研究成功制备了纳米线围栅 M0SFET 的报道， 表 明围栅纳米线结构有近乎完美的抑制短沟道效应的能力、 优异的驱动性 能和关态特性。 由于 S0I衬底存在天然的 BOX氧化层作为牺牲层， 制备 围栅结构更为容易， 因此还是以 S0I衬底为主。 但是采用体硅衬底相对 S0I衬底有非常明显的优势：
一） 消除了 S0I衬底存在自加热效应和浮体效应；
二） 避免了复杂的源漏工程以降低源漏寄生电阻；
三）普通体硅衬底的价格较 S0I圆片要便宜许多；
四） 与传统体硅工艺完全兼容。
在体硅上制备围栅器件主要的困难在于形成牺牲层， 迄今为止， 为 数不多的报道的采用体硅衬底的制备方法或需要复杂且昂贵的外延 S i Ge作为牺牲层的大马士革假栅工艺， 或直接各向同性刻蚀 S i 而造成 对衬底的污染， 另外还无可避免地造成了大的寄生电容电阻， 更重要的 是， 复杂的立体工艺大大加大了制备的难度， 很难借用已有成熟的主流 平面工艺。 这些都存在明显的缺点和进一步缩小尺寸的局限性。
制备体硅围栅纳米线 M0SFET, 还有很多的问题要解决。 在选择具体 实施方案时首先要考虑很多因素， 比如：
( 1 )与 CMOS工艺的兼容性要好， 应尽量避免造成工艺的不确定性 和增加工艺难度， 如果采用准平面工艺可借鉴已有的平面工艺技术， 大 大降低工艺的风险和不确定性；
(2) 工艺的简化， 可靠性和可重复性。 工艺的筒化对于提高成品 率至关重要。 要降低线边缘粗糙度、 膜厚的非均匀性， 尽可能地减小工 艺浮动对器件性能的影响；
( 3) 进一步缩小尺寸的能力。
有必要寻找新的、 易于集成到平面 CMOS 工艺中去的体硅纳米线围 绕栅 M0SFET的制备方法。 发明内容
本发明目的在于提供一种易于集成的、 与平面 CMOS 工艺兼容性好 的体硅围栅金属氧化物半导体场效应晶体管 （M0SFET) 的制备方法。
为了实现上述目的， 本发明提供的基于准平面工艺制备体硅围栅纳 米线金属氧化物半导体场效应晶体管的方法， 其主要步骤是：
1 ) N阱和 P阱形成；
2 ) 场区光刻， 场区注入， 局部氧化隔离或浅槽隔离；
3) 淀积緩冲 Si02氧化层 /SiN介质层；
4)正性电子束曝光并刻蚀介质层形成凹槽；
5 ) 淀积緩冲 Si (^氧化层和 SiN并刻蚀形成侧墙；
6) 各向同性刻蚀 Si;
7 ) 第一步干氧氧化；
8 ) 湿法腐蚀去除剩余的 SiN;
9) 第二步干氧氧化形成纳米线；
10)淀积并各向异性刻蚀硅酸四乙酯或低温淀积氧化物， 然后平坦 化表面；
11 ) 湿法刻蚀各向同性释放纳米线； 12)淀积栅介质；
13 ) 淀积栅电极材料；
14) 各向异性刻蚀栅电极；
15 ) 各向同性刻蚀栅电极；
16) 源漏延伸区注入；
17 ) 各向同性淀积 SiN并各向异性刻蚀形成側墙；
18) 源漏深注入；
1 )形成硅化物；
20)金属化。
所述的方法中， 所述步骤 3中淀积缓冲 Si02氧化层厚度为 5- 50nm， 淀积 SiN厚度为 20- 800nm。
所述的方法中， 所述步骤 4中正性电子束曝光采用正性电子束光刻 胶； 相邻的介质凹槽的刻蚀采用氟基反应离子刻蚀； 相邻的硅凹槽的刻 蚀采用氯基反应离子刻蚀。
所述的方法中， 所述步骤 5 中淀积的緩冲氧化层厚度为 5-15nm和
SiN厚度为 20- 80nm并刻蚀形成侧墙。
所述的方法中， 所述步骤 6中各向同性刻蚀 Si深度为 20- 80讓。 所述的方法中， 所述步骤 7中干氧氧化的厚度为 40-100I ， 步骤 9 中干氧氧化的厚度为 10- 60IM。
所述的方法中， 所述步骤 10 中淀积并各向异性刻蚀较厚的硅酸四 乙酯或低温淀积氧化物 100nm-2000nm， 然后平坦化表面。
所述的方法中，所述步骤 12中栅介质的等效氧化层厚度为 6至 40A, 栅介质为 SiON, HfON、 HfA10、 HfAlON, HfTaO, HfTaON, HfSiO、 HfSiON, HfLaO或 HfLaON; 栅介质层可通过低压化学气相淀积、 物理气相淀积、 金属有机化学气相淀积或者原子层淀积形成。
所述的方法中， 所述步骤 13中栅电极材料为 W、 Ti、 Ta、 Mo、 TiN、 TaN、 HfN或 MoN; 栅电极材料可采用低压化学气相淀积、 金属有机化学 气相淀积或者原子层淀积形成， 厚度为 1000至 2000A。
所述的方法中， 所述步骤 15 中以栅介质层为硬掩膜各向同性刻蚀 栅材料， 横向刻蚀深度为 10-150誦。 本发明消除了自加热效应和浮体效应， 具有更低的成本， 完全采用 传统的基于准平面的自顶向下工艺实现了与 CMOS平面工艺的良好兼容， 并且易于集成，有利于抑制短沟道效应，推动 MOSFET尺寸往小尺寸方向 发展。 附图说明
图 l(a)-(j)给出了本方法的悬浮纳米线的制备步骤； 其中：
(a)为淀积预氧 /SiN介质层；
(b)为正性电子束曝光并刻蚀两个凹槽；
(c)为化学气相淀积的缓冲氧化层厚度和 SiN;
(d)为各向异性刻蚀 Si02/SiN叠层形成侧墙；
(e)为各向异性刻蚀 Si;
(f)为第一次干氧氧化；
(g)为湿法各向同性刻蚀去除 S i N;
(h)为第二次干氧氧化， 应力限制作用形成纳米线；
(i)为各向同性淀积并刻蚀氧化物 （TE0S 或 LT0) 介质层， 并对表 面进行平坦化；
(j)为湿法腐蚀氧化物释放纳米线。
图 2给出了器件制备工艺流程所用的版图。
图中各组件符号说明：
101 Si衬底； 102緩冲 Si02 化层； 103 SiN介质层； 104 两个相 邻的凹槽； 105 SiN侧墙； 106侧墙緩冲 Si02氧化层; 107 第一次氧化 3102氧化层; 108第二次氧化 3102氧化层; 109 Si 纳米线； 110氧化物 (TE0S或 LT0)介质层； 201 有源区版； 202相邻凹槽版； 203 栅版； 204 接触版。 具体实施方式
本发明的制备步骤如下：
1 ) 双阱工艺， 推进；
2 )局部氧化（L0C0S) 隔离或浅槽 （STI) 隔离； 3) 淀积緩冲 Si02氧化层 /SiN介质层；
4) 正性电子束曝光并刻蚀凹槽；
5) 各向同性淀积緩沖 Si02氧化层和 SiN薄膜并对其各向异性刻蚀 形成侧墙；
6 ) 各向同性刻蚀 Si;
7) 第一步干氧氧化；
8) 湿法各向同性刻蚀 SiN;
9) 第二步干氧氧化形成纳米线；
10)淀积并各向异性刻蚀氧化物 （TE0S或 LT0)介质层， 然后平坦 化表面；
11 ) 湿法刻蚀各向同性释放纳米线；
12 ) 淀积栅介质；
13) 淀积栅电极材料；
14) 电子束光刻氧化物硬掩膜， 各向异性刻蚀栅电极；
15 )各向同性刻蚀栅电极；
16) 源漏延伸区浅注入；
17 ) 各向同性淀积 SiN并各向异性刻蚀形成侧墙；
18) 源漏深注入；
19 ) 形成硅化物；
20 )金属化。
步骤 1中的 N阱注入采用 +P3'， P阱注入采用 +B"， 阱深 1-2微米。 步骤 2 中的局部氧化隔离或浅槽隔离中， 隔离层厚度为 4000 至 6000A。
步骤 3中緩冲 Si02氧化层厚度 5-50nra, 淀积 SiN厚度 20- 800nm。 步骤 4中正性电子束曝光采用正性电子束光刻胶。 相邻的介质凹槽 的刻蚀采用氟基反应离子刻蚀。 相邻的硅凹槽的刻蚀采用氯基反应离子 刻蚀。
步骤 5中淀积的緩沖氧化层厚度 5-15nm和 SiN厚度 20- 80nm并刻 蚀形成侧墙。
步骤 6中各向同性刻蚀 Si深度为 20- 80nm。 步骤 7中干氧氧化的厚度分别为 40- 100nm
步骤 8中湿法腐蚀去除所有 SiN
步骤 9中干氧氧化的厚度分别为 10-60nm
步骤 10 中淀积并各向异性刻蚀氧化物 （TE0S或 LT0) 介质层， 然 后平坦化表面。
步骤 11中释放纳米线采用各向同性腐蚀氧化物。
步骤 12 中栅介质的等效氧化层厚度为 6 至 40A， 栅介质可以是 SiON HfON, HfA10 HfA10N HfTaO HfTaON, HfSiO HfSiON HfLaO 和 HfLaON, 栅介质层可通过低压化学气相淀积、 物理气相淀积、 金属有 机化学气相淀积或者原子层淀积形成。
步骤 13中栅电极材料可以是多晶硅和金属栅材料 （如难熔金属 W Ti Ta Mo和金属氮化物 TiN TaN HfN MoN等）， 栅电极材料可采用 低压化学气相淀积， 金属有机化学气相淀积或者原子层淀积形成， 厚度 为 1000至 2000A
步骤 14 中电子束光刻氧化物硬掩膜， 以氧化层为硬掩膜各向异性 刻蚀栅材料， 横向刻蚀深度为 100 200
步骤 15 中以栅介质层为硬掩膜各向同性刻蚀栅材料， 横向刻蚀深 度为 10- 100nm
步骤 16中源漏延伸区注入采用 氐能注入。
步骤 17 中各向同性淀积 SiN 并各向异性刻蚀形成侧墙的厚度为
10- 50nra
步骤 18中源漏注入 nMOSFET采用 As注入， pMOSFET采 BF2注入。 步骤 19中硅化物采用 NiSi或其他金属硅化物， 溅射金属如 M后， 采用两部步快速热退火形成。
步骤 20中金属化采用多层金属 Ti/TiN〃Al- Si/TiN，光刻后刻蚀形 成引线接触， 然后合金。
以下结合附图作进一步的说明。
实施例
1 ) 双阱工艺和推进： N'阱注入 Si 衬底 （ 101) 采用 P]lt， 能量为 110-150KeV, 剂量为（l-2)el3, P+阱注入 S i衬底（ 101 )采用 B"+, 能量 为 110 150KeV, 剂量为（1- 2)el3; 并推进， 阱深 1-2微米；
2 ) 等平面局部氧化 （L0C0S) 隔离， 生长场区氧化物： 1000°C， 3000-5000A; 或浅沟槽隔离 (STI ) ；
3)如图 1(a)所示， 热生长緩沖 Si02氧化层 (102) 15服 /化学气相 淀积 SiN ( 103 ) 50腿;
4 ) 如图 1(b)所示， 采用正性电子束曝光并刻蚀陡直的宽度为 400nm*400nm间距为 50nm的两相邻凹槽 ( 104) ；
5)如图 1(c)和图 1(d)所示， 化学气相淀积的緩冲氧化层厚度 lOnm ( 106 ) 和 SiN厚度 50nm ( 105 ) 并刻蚀形成侧墙；
6)如图 1 (e)所示， 各向同性刻蚀 Si深度为 50讀；
7) 如图 1(f)所示, 干氧氧化的厚度分别为 80腿 ( 107) ；
8)如图 1 (g)所示， 湿法腐蚀去除所有剩余 SiN, 露出底部预氧；
9)如图 1(h)所示， 第二次氧化的厚度分别为 40nm ( 108), 应力限 制终止氧化形成纳米线 （ 109 );
〗0) 如图 l (i)所示， 淀积 LTO 300nm, 并各向异性刻蚀 300nm， 然 后平坦化表面 ( 110);
11 )如图 1 (j)所示，采用各向同性腐蚀 80nmSiO2释放纳米线（ 109);
12) 干氧生长栅氧化介质的等效氧化层厚度为 30A;
13) 多晶硅采用化学气相淀积 LPCVD方法淀积， 淀积的多晶硅的厚 度为 1500A;
14) 电子束光刻氧化物硬掩膜， 以氧化层为硬掩膜各向异性刻蚀栅 材料， 横向刻蚀深度为 lOOnm;
15 ) 以栅介质层为硬掩膜各向同性刻蚀栅材料， 橫向刻蚀深度为
80nm;
16 ) 源延伸区和漏延伸区浅注入的能量为 （As 为 2- 6keV， B 为 l-6keV) 剂量为 s为 1- 8el4/cm3, B为 1- 6el4/cm3) ；
17 )干氧生长緩冲 Si02氧化层 lOnm,各向同性淀积 SiN厚度为 30腿 并各向异性刻蚀 30nm的 SiN和〗0nm的预氧形成侧墙；
18) 源区漏区深注入的能量为 （As 为 10-30keV, B为 5- 15keV), 剂量为 （As为 4el5/cm3, B为 3el5/cm3) ； 19 ) 淀积金属镍 Ni 的厚度为 120- 200A， 两步 RTA退火形成 Ni硅 化物；
20)金属化， 采用多层金属 Ti/TiN/Al-Si/TiN， 光刻、 刻蚀后形成 引线接触； 合金： 温度 530°C, 时间 40秒。 以上通过详细实例描述了本发明所提供的纳米线围柵器件及其制 备方法， 本领域的技术人员应当理解， 在不脱离本发明实质的范围内， 可以对本发明的器件结构做一定的变形或修改， 其制备方法也不限于实 施例中所公开的内容。

Claims

权 利 要 求 书
1、 一种基于准平面工艺制备体硅围栅纳米线金属氧化物半导体场 效应晶体管的方法， 包括以下步骤：
1 ) N阱和 P阱形成；
2) 场区光刻， 场区注入， 局部氧化隔离或浅槽隔离；
3) 淀积緩冲 Si02氧化层 /SiN介质层；
4) 正性电子束曝光并刻蚀介质层形成凹槽；
5 ) 淀积緩冲 3102氧化层和 SiN并刻蚀形成侧墙；
6) 各向同性刻蚀 Si;
7) 第一步干氧氧化；
8) 湿法腐蚀去除剩余的 SiN;
9) 第二步干氧氧化形成纳米线；
10)淀积并各向异性刻蚀硅酸四乙酯或低温淀积氧化物， 然后平坦 化表面；
11 ) 湿法刻蚀各向同性释放纳米线；
12) 淀积栅介质；
13) 淀积栅电极材料；
14)各向异性刻蚀栅电极；
15)各向同性刻蚀栅电极；
16) 源漏延伸区注入；
17 ) 各向同性淀积 SiN并各向异性刻蚀形成侧墙；
18) 源漏深注入；
19) 形成硅化物；
20 ) 金属化。
2、根据权利要求 1所述的方法， 其中， 所述步骤 3中淀积緩冲 Si02 氧化层厚度为 5-50腿, 淀积 SiN厚度为 20- 800腿。
3、 根据权利要求 1所述的方法， 其中， 所述步骤 4 中正性电子束 曝光采用正性电子束光刻胶； 相邻的介质凹槽的刻蚀采用氟基反应离子 刻蚀； 相邻的硅凹槽的刻蚀采用氯基反应离子刻蚀。
4、 居权利要求 1所述的方法， 其中， 所述步骤 5 中淀积的緩冲 氧化层厚度为 5- 15誦和 SiN厚度为 20- 80腿并刻蚀形成侧墙。
5、 才艮据权利要求 1所述的方法， 其中， 所述步骤 6 中各向同性刻 蚀 Si深度为 20- 80nm。
6、 根据权利要求 1 所述的方法， 其中， 所述步骤 7 中干氧氧化的 厚度为 40- lOOnm, 步骤 9中干氧氧化的厚度为 10- 60腿。
7、 根据权利要求 1所述的方法， 其中， 所述步骤 10中淀积并各向 异性刻蚀较厚的硅酸四乙酯或低温淀积氧化物 100nm-2000nm， 然后平坦 化表面。
8、 根据权利要求 1所述的方法， 其中， 所述步骤 12中栅介质的等 效氧化层厚度为 6至 4 OA,栅介质为 SiON、 HfON、 HfAlO, IlfAlON, HfTa0、 HfTaON、 HfSiO, HfSiON、 HfLaO或 HfLaON; 栅介质层通过低压化学气相 淀积、 物理气相淀积、 金属有机化学气相淀积或者原子层淀积形成。
9、 根据权利要求 1所述的方法， 其中， 所述步骤 13中栅电极材料 为 W、 Ti、 Ta、 Mo、 TiN、 TaN、 Hf N或 MoN; 栅电极材料采用低压化学气 相淀积、 金属有机化学气相淀积或者原子层淀积形成， 厚度为 1000 至 2000A。
10、 根据权利要求 1所述的方法， 其中， 所述步骤 15 中以栅介质 层为硬掩膜各向同性刻蚀栅材料， 横向刻蚀深度为 10-150nm。
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