WO2011039907A1 - 半導体装置及びその製造方法 - Google Patents

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    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields

Definitions

  • the present invention relates to a semiconductor device used in, for example, a liquid crystal display device and a manufacturing method thereof.
  • a liquid crystal display device includes a TFT substrate in which a plurality of TFTs (Thin-FilmTransistors) and pixel electrodes connected to the TFT are arranged in a matrix, a TFT substrate, a color filter, a common electrode, etc. And a liquid crystal layer provided between the counter substrate and the TFT substrate.
  • TFTs Thin-FilmTransistors
  • a backlight unit as a light source is provided on the opposite side of the liquid crystal layer of the TFT substrate.
  • a glass substrate is generally used as the TFT substrate.
  • a light-shielding film that shields light from a backlight unit that attempts to enter the TFT, or a so-called back gate electrode, is formed on the TFT substrate.
  • FIG. 22 which is a sectional view of a conventional semiconductor device
  • a light shielding film 101 made of a so-called refractory metal is formed on a glass substrate 102.
  • the light shielding film 101 is covered with an insulating film 103.
  • a silicon layer 104 is formed in an island shape on the surface of the insulating film 103 so as to overlap the light shielding film 101.
  • a gate insulating film 105 is formed on the insulating film 103 so as to cover the silicon layer 104, and a gate electrode 106 is formed on the surface thereof.
  • the step shape of the light shielding film 101 is reflected in the silicon layer 104. It is difficult to crystallize with high precision by a laser.
  • the flatness of the surface of the silicon layer 104 is impaired by the steps of the light shielding film 101 and the projections of the crystal grain boundaries, it is difficult to make the gate insulating film 105 thin. Therefore, the threshold voltage of the TFT cannot be controlled with high accuracy, and as a result of increasing the power supply voltage, it becomes difficult to reduce the power consumption of the semiconductor device.
  • an increase in leakage current due to crystal defects in the semiconductor layer 104 causes an increase in power consumption.
  • FIG. 23 to FIG. 25 are cross-sectional views showing manufacturing steps
  • a plurality of light shielding films 101 and an insulating film covering the transparent supporting substrate 102 are covered. 103.
  • the surface of the insulating film 103 is planarized by a CMP (Chemical-Mechanical-Polishing) method.
  • the buried oxide film 107 formed on the surface of the single crystal silicon 108 is bonded to the surface of the planarized insulating film 103.
  • the single crystal silicon on the support substrate 102 is thinned to manufacture the TFT.
  • FIGS. 26 and 27 are cross-sectional views showing the manufacturing process
  • the surface of the silicon substrate 108 is formed in an uneven shape, and the surface is covered with an insulating film 109. .
  • an opening 110 is formed in the insulating film 109 in the convex region of the silicon substrate 108.
  • the conductive material 112 is polished.
  • the back gate electrode 113 is formed by the conductive material layer 112 remaining in the opening 110.
  • an interlayer insulating film 114 is formed so as to cover the back gate electrode 113 and the back gate insulating film 111, and the surface of the interlayer insulating film 114 is bonded to a support substrate (not shown).
  • the support substrate which is the glass substrate 102 constitutes a display panel of a liquid crystal display device
  • the support substrate is a large-sized substrate. Therefore, as in Patent Document 1, it is extremely difficult to polish the insulating film 103 formed on the large support substrate with high accuracy by the CMP method. In recent years, since the glass substrate has been increased in size in order to form many display panels from one surface of the glass substrate, this problem is remarkable.
  • the present invention has been made in view of the above points, and the main object of the present invention is to provide a light-shielding film or a back gate electrode for a semiconductor device regardless of the shape of the light-shielding film or the like.
  • An object of the present invention is to flatten an insulating layer covering a film or the like with high accuracy.
  • the present invention is directed to a method for manufacturing a semiconductor device.
  • a step of forming a plurality of light shielding films or back gate electrodes, and a second insulating film that covers the light shielding films or back gate electrodes and has an uneven surface reflecting the step shape of the light shielding films or back gate electrodes The step of forming on the surface of the first insulating film and the surface of the second insulating film between the adjacent light shielding films or between the adjacent back gate electrodes from the surface of the first insulating film Forming a dummy pattern having a height equal to the surface height of the second insulating film on the light-shielding film or the back gate electrode; covering the dummy pattern on the surface of the second insulating film; surface A step of forming a third insulating film, a step of attaching the base layer provided with the third insulating film to a support substrate on a flat surface of the third insulating film, and a step of attaching the base layer to the support substrate.
  • a step of separating and removing a part of the base layer along the release layer and a base layer remaining on the support substrate are used to form a semiconductor layer constituting a semiconductor element, and at least a part of the semiconductor layer is the light shielding film.
  • a plurality of steps are formed so as to overlap with the back gate electrode.
  • the present invention is also directed to a semiconductor device.
  • a third insulating film formed on the flat surface of the support substrate; a plurality of first and second concave portions formed alternately on the surface of the third insulating film; and the first concave portion provided in the first concave portion.
  • a dummy pattern formed on the surface of the third insulating film so as to cover the dummy pattern, a part of which is provided in the second recess, and the second insulating film in the second insulating film. 2 on the surface of the second insulating film so as to cover the third concave portion formed in the region overlapping the concave portion, the light shielding film or the back gate electrode provided in the third concave portion, and the light shielding film or the back gate electrode.
  • the total thickness of the second insulating film to have is the same as the total thickness of the second insulating film which overlaps with the shielding film or the back gate electrode and the light-shielding film or the back gate electrode.
  • a first insulating film having a flat surface is formed on the surface of the base layer.
  • the convex region may be formed by etching the surface of the base layer before forming the first insulating film. By doing so, it is possible to form a semiconductor layer constituting the semiconductor element by the convex region.
  • a release material is ion-implanted into the base layer to form a release layer.
  • the step of forming the release layer is preferably performed before the step of forming the light shielding film or the back gate electrode. As a result, since the ion-implanted surface is flat, the peeling layer can be formed at a uniform depth position.
  • a plurality of light shielding films or back gate electrodes are formed on the surface of the first insulating film.
  • a second insulating film that covers the light shielding film or the back gate electrode and has an uneven surface reflecting the step shape of the light shielding film or the back gate electrode is formed on the surface of the first insulating film.
  • the second insulating film can be formed of a protective insulating film that suppresses transmission of metal ions.
  • a silicon nitride film is suitable as the protective insulating film.
  • the height from the surface of the first insulating film between the adjacent light shielding films or between the adjacent back gate electrodes is a second height on the light shielding film or the back gate electrode.
  • a dummy pattern having the same surface height as the insulating film is formed.
  • the dummy pattern can be easily and accurately formed by using the second insulating film as an etch stopper.
  • a third insulating film that covers the dummy pattern and has a flat surface is formed on the surface of the second insulating film.
  • the third insulating film can be formed by planarizing the surface of the insulating material layer after forming the insulating material layer on the surface of the second insulating film. Further, at this time, the distance between the light shielding film or the back gate electrode and the dummy pattern may be larger than the thickness of the second insulating film and smaller than the thickness of the insulating material layer on the light shielding film or the back gate electrode. preferable.
  • the dummy pattern can be formed without riding on the inclined second insulating film covering the light shielding film or the like.
  • the gap between the light shielding film and the dummy pattern smaller than the thickness of the insulating material layer, a large depression is formed on the surface of the insulating material layer in the region between the dummy pattern and the light shielding film. It becomes difficult to be done. Therefore, the surface of the insulating material layer can be easily flattened.
  • the base layer provided with the third insulating film is attached to the support substrate on the flat surface of the third insulating film.
  • a part of the base layer attached to the support substrate is separated and removed along the release layer.
  • a plurality of semiconductor layers constituting the semiconductor element are formed by the base layer remaining on the supporting substrate so that at least a part of the semiconductor layer overlaps the light shielding film or the back gate electrode.
  • the base layer is etched before forming the first insulating film as described above and the convex region is not formed in advance, in this step, the base layer remaining on the support substrate is etched. A convex region may be formed. As a result, a semiconductor layer can be formed by the convex region.
  • a dummy pattern is formed on the surface of the second insulating film so that the height from the surface of the first insulating film is the same as the surface height of the second insulating film on the light shielding film or the back gate electrode. Therefore, regardless of the shape of the light shielding film or the like, the insulating layer covering the light shielding film or the like can be planarized with high accuracy.
  • FIG. 1 is a cross-sectional view showing the main part of the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a base layer on which a convex region is formed in the first embodiment.
  • FIG. 3 is a cross-sectional view showing a state where hydrogen ions are implanted into the base layer on which the first insulating film is formed in the first embodiment.
  • FIG. 4 is a cross-sectional view showing a base layer on which a release layer and a light-shielding film are formed according to Embodiment 1.
  • FIG. 5 is a cross-sectional view showing the base layer on which the second insulating film covering the light shielding film in Embodiment 1 is formed.
  • FIG. 1 is a cross-sectional view showing the main part of the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a base layer on which a convex region is formed in the first embodiment.
  • FIG. 3 is a cross
  • FIG. 6 is a cross-sectional view showing the silicon oxide film formed on the second insulating film in the first embodiment.
  • FIG. 7 is a cross-sectional view showing an insulating material layer covering the dummy pattern in the first embodiment.
  • FIG. 8 is a cross-sectional view showing the base layer on which the third insulating film is formed in the first embodiment.
  • FIG. 9 is a cross-sectional view showing the base layer attached to the glass substrate in the first embodiment.
  • FIG. 10 is a plan view schematically showing the main part of the liquid crystal display device.
  • FIG. 11 is a cross-sectional view showing the main part of the semiconductor device according to the second embodiment.
  • FIG. 12 is a cross-sectional view showing a base layer on which a release layer is formed in the second embodiment.
  • FIG. 13 is a cross-sectional view showing a base layer on which a light-shielding film in Embodiment 2 is formed.
  • FIG. 14 is a cross-sectional view showing a base layer on which a second insulating film covering the light shielding film in the second embodiment is formed.
  • FIG. 15 is a cross-sectional view showing a silicon oxide film formed on the second insulating film in the second embodiment.
  • FIG. 16 is a cross-sectional view showing an insulating material layer covering the dummy pattern in the second embodiment.
  • FIG. 17 is a cross-sectional view showing the base layer on which the third insulating film is formed in the second embodiment.
  • FIG. 18 is a cross-sectional view showing a base layer bonded to a glass substrate.
  • FIG. 19 is a cross-sectional view showing a base layer on which a semiconductor layer is formed in the second embodiment.
  • FIG. 20 is a cross-sectional view showing the main part of the semiconductor device according to the third embodiment.
  • FIG. 21 is a graph showing the relationship between the voltage and the capacitance in the first capacitive element and the second capacitive element in the third embodiment.
  • FIG. 22 is a cross-sectional view showing a main part of a conventional semiconductor device.
  • FIG. 23 is a cross-sectional view showing an insulating layer covering a light shielding film formed on a conventional support substrate.
  • FIG. 24 is a cross-sectional view showing a conventional support substrate on which a light shielding film is formed and a silicon substrate facing the support substrate.
  • FIG. 25 is a cross-sectional view showing a silicon layer thinned on a conventional support substrate.
  • FIG. 26 is a cross-sectional view showing a back gate insulating film and a conductive material layer formed in an opening of a conventional insulating film.
  • FIG. 27 is a cross-sectional view showing a conventional interlayer insulating film covering a recessed back gate electrode.
  • Embodiment 1 of the Invention 1 to 10 show Embodiment 1 of the present invention.
  • FIG. 1 is a cross-sectional view showing a main part of the semiconductor device 10 according to the first embodiment.
  • FIG. 10 is a plan view schematically showing the main part of the liquid crystal display device 1.
  • the liquid crystal display device 1 includes a TFT substrate 11, a counter substrate 12 disposed to face the TFT substrate 11, and a liquid crystal layer provided between the TFT substrate 11 and the counter substrate 12. (Not shown).
  • the liquid crystal display device 1 has a display region 17 in a region where the TFT substrate 11 and the counter substrate 12 overlap each other.
  • a plurality of pixels 19 are arranged in a matrix in the display area 17.
  • the TFT substrate 11 is composed of a glass substrate 21 as a transparent support substrate, and has a circuit region 18 in a region not overlapping the counter substrate 12.
  • a circuit such as a driver for driving and controlling each pixel 19 is directly formed on the glass substrate 21 constituting the TFT substrate 11.
  • the driver in the circuit area 18 has a TFT 5 described later.
  • the TFT substrate 11 is provided with a TFT as a switching element and a pixel electrode connected thereto for each pixel 19. Furthermore, a gate wiring and a source wiring are connected to the TFT. The ends of the gate wiring and source wiring are drawn out to the circuit region 18 and connected to the driver or the like.
  • the counter substrate 12 is made of a glass substrate as a transparent support substrate, and a color filter, a common electrode, and the like are formed on the surface on the TFT substrate 11 side.
  • a backlight (not shown) as a light source is provided on the opposite side of the TFT substrate 11 from the counter substrate 12.
  • the semiconductor device 10 is applied as various functional circuits such as a driver directly formed on the glass substrate 21 constituting the TFT substrate 11.
  • the semiconductor device 10 includes a glass substrate 21 that is a support substrate, and a device portion D that is formed on the glass substrate 21 with high density and high accuracy.
  • the support substrate 21 is preferably a transparent substrate such as a glass substrate 21, but when applied to other display devices or the like, a single crystal is used.
  • Other substrates such as a silicon semiconductor substrate can be applied to the support substrate.
  • the device portion D includes a third insulating film 33 attached to the flat surface of the glass substrate 21 by self-bonding, a TFT 5 that is a semiconductor element formed on the third insulating film 33, and the TFT 5 and the glass substrate 21. And a light shielding film 24 disposed between the two.
  • the TFT 5 is composed of, for example, a PMOS transistor.
  • a light shielding film 24 or a back gate electrode can be formed between the TFT 5 and the glass substrate 21.
  • the light shielding film 24 is formed in FIG. 1, two TFTs 5 are shown, but the device to be formed is not limited to this.
  • the present invention can be similarly applied not only to the NMOS transistor but also to other elements such as a bipolar transistor, a capacitor element described later, or a diode. Further, the number is not particularly limited.
  • a plurality of first recesses 23 and second recesses 26 are alternately formed on the surface of the third insulating film 33 opposite to the glass substrate 21.
  • dummy patterns 20 made of, for example, a silicon oxide film are provided in the first recess 23.
  • a second insulating film 22 is formed on the surface of the third insulating film 33 so as to cover each dummy pattern 20. That is, a part of the second insulating film 22 is provided in the second recess 26.
  • the second insulating film 22 has a substantially constant thickness. Therefore, when the second insulating film 22 is formed along the second concave portion 26, a third concave portion 38 is formed in a region of the second insulating film 22 that overlaps the second concave portion 26.
  • the second insulating film 22 is composed of a protective insulating film that suppresses transmission of metal ions. That is, the second insulating film 22 is constituted by a dense insulating film such as a silicon nitride film.
  • the total thickness of the dummy pattern 20 and the second insulating film 22 overlapping the dummy pattern 20 is the same as the total thickness of the light shielding film 24 and the second insulating film 22 overlapping the light shielding film 24. It has become.
  • the third insulating film 33 has a thickness from the flat surface of the glass substrate 21 such that the dummy pattern 20 in the first recess 23 is provided and the second insulating film 22 in the second recess 26. Are the same in the region in which is provided.
  • the light shielding film 24 is provided in the third recess 38.
  • the surface of the light shielding film 24 forms the same plane as the surface of the second insulating film 22.
  • the light shielding film 24 is made of a refractory metal such as Mo, TiN, or W, for example.
  • the light shielding film 24 may be configured to function also as a back gate electrode. In this case, the characteristics of the TFT 5 can be dynamically changed by adjusting the potential of the back gate electrode.
  • the first insulating film 25 is formed on the surface of the second insulating film 22 so as to cover the light shielding film 24.
  • a fourth recess 39 is formed in a region overlapping with at least a part of the light shielding film 24.
  • the semiconductor layer 27 is formed in the fourth recess 39, and the surface of the semiconductor layer 27 constitutes the same plane as the surface of the first insulating film 25 opposite to the second insulating film 22. As a result, the semiconductor layer 27 is formed in an island shape on the surface of the first insulating film 25. Further, at least a part of the semiconductor layer 27 overlaps the light shielding film 24. It is preferable that at least the channel region 51 in the semiconductor layer 27 overlaps the light shielding film 24.
  • the semiconductor layer 27 has a channel region 51 and high-concentration impurity regions 52 formed on both the left and right sides thereof.
  • the semiconductor layer 27 is also referred to as a base layer.
  • the base layer 15 is made of, for example, a single crystal silicon semiconductor layer.
  • the base layer 15 includes a group IV semiconductor, a group II-VI compound semiconductor, a group III-V compound semiconductor, a group IV-IV compound semiconductor, and a mixed crystal containing these homologous elements, In addition, at least one selected from the group consisting of oxide semiconductors can be included.
  • a part of the base layer 15 is separated and removed along a peeling layer 42 formed by ion implantation of a peeling material such as hydrogen.
  • a part of the base layer 15 is thinned by being removed by heat treatment.
  • the surfaces of the semiconductor layer 27 and the first insulating film 25 are directly covered with the gate insulating film 28.
  • a gate electrode 29 is formed on the surface of the gate insulating film 28 so as to overlap the channel region 51 of the semiconductor layer 27.
  • An interlayer insulating film 30 is formed on the gate insulating film 28 so as to cover the gate electrode 29.
  • a contact hole 31 is formed through the interlayer insulating film 30 above the high concentration impurity region 52 of the semiconductor layer 27.
  • wiring portions (that is, source wirings and drain wirings) 32 are formed on the surface of the interlayer insulating film 30 and inside the contact holes 31.
  • a protective film 40 is formed on the surface of the interlayer insulating film 30 so as to cover each wiring part 32.
  • FIG. 2 is a cross-sectional view showing the base layer 15 on which the convex regions 16 are formed.
  • FIG. 3 is a cross-sectional view showing a state where hydrogen ions are implanted into the base layer 15 on which the first insulating film 25 is formed.
  • FIG. 4 is a cross-sectional view showing the base layer 15 on which the release layer 42 and the light shielding film 24 are formed.
  • FIG. 5 is a cross-sectional view showing the base layer 15 on which the second insulating film 22 covering the light shielding film 24 is formed.
  • FIG. 6 is a cross-sectional view showing the silicon oxide film 45 formed on the second insulating film 22.
  • FIG. 7 is a cross-sectional view showing an insulating material layer 46 covering the dummy pattern 20.
  • FIG. 8 is a cross-sectional view showing the base layer 15 on which the third insulating film 33 is formed.
  • FIG. 9 is a cross-sectional view showing the base layer 15 attached to the glass substrate 21.
  • the convex region 16 to be the semiconductor layer 27 is formed by etching the surface of the silicon wafer 15 that is the base layer 15.
  • the base layer 15 is a single crystal silicon layer.
  • a first insulating film 25 having a flat surface is formed on the surface of the base layer 15. That is, after forming an insulating film so as to cover the convex region 16, the surface of the insulating film is planarized by CMP or the like.
  • a release material 41 is ion-implanted into the base layer 15 on which the first insulating film 25 is formed to form a release layer 42.
  • hydrogen is applied to the peeling material 41.
  • an inert element such as He or Ne can be used instead of hydrogen. It is also possible to apply hydrogen and inert elements.
  • the peeling layer 42 can be formed at a substantially constant depth inside the base layer 15.
  • a plurality of light shielding films 24 are formed on the surface of the first insulating film 25. That is, after a refractory metal layer such as Mo, TiN or W is formed on the surface of the first insulating film 25, the light shielding film 24 is formed by etching the metal layer by photolithography. In this step, the light shielding film 24 is formed so as to overlap at least a part of the convex region 16. If a back gate electrode is formed instead of the light shielding film 24, it is formed in the same manner in this step.
  • a second insulating film 22 that covers the light shielding film 24 and has an uneven surface reflecting the step shape of the light shielding film 24 is formed on the surface of the first insulating film 25.
  • the second insulating film 22 is a dense protective insulating film such as a silicon nitride film. The second insulating film 22 suppresses transmission of metal ions.
  • the dummy pattern 20 is formed on the surface of the second insulating film 22 between the adjacent light shielding films 24. That is, as shown in FIG. 6, a silicon oxide film 45 as an insulating film is formed on the entire surface of the second insulating film 22. The thickness of the silicon oxide film 45 is approximately the same as that of the light shielding film 24.
  • the dummy pattern 20 is formed as shown in FIG. 7 by etching the silicon oxide film 45 formed on the surface of the second insulating film 22 using the second insulating film 22 as an etch stopper. Accordingly, the height of the dummy pattern 20 is the same as the surface height of the second insulating film 22 on the light shielding film 24 with reference to the surface of the first insulating film 25 on the second insulating film 22 side.
  • a third insulating film 33 that covers the dummy pattern 20 and has a flat surface is formed on the surface of the second insulating film 22.
  • an insulating material layer 46 is formed on the surface of the second insulating film 22.
  • the distance between the light shielding film 24 and the dummy pattern 20 (the distance in the direction parallel to the surface of the glass substrate 21) is larger than the thickness of the second insulating film 22, and the insulating material layer 46 on the light shielding film 24. It is smaller than the thickness. This makes it difficult to form a large depression on the surface of the insulating material layer 46 on the region between the dummy pattern 20 and the light shielding film 24.
  • the surface of the insulating material layer 46 is polished and planarized by a CMP method or the like, thereby forming a third insulating film 33.
  • the base layer 15 provided with the third insulating film 33 and a part of the device portion D is formed on the glass substrate as a supporting substrate on the flat surface of the third insulating film 33.
  • the surface of the second insulating film 22 is attached to the surface of the glass substrate 21 by self-bonding by van der Waals force.
  • a gate insulating film 28 is formed so as to cover the semiconductor layer 27.
  • the surface of the gate insulating film 28 is formed flat along the surfaces of the semiconductor layer 27 and the first insulating film 25.
  • the gate electrode 29 is formed on the surface of the gate insulating film 28 so as to overlap the channel region 51 of the semiconductor layer 27.
  • an impurity element is introduced into at least a part of the semiconductor layer 27 to form a high concentration impurity region 52.
  • the impurity element is introduced into the semiconductor layer 27 using the gate electrode 29 as a mask.
  • a high concentration impurity region 52 is formed in a region that does not overlap with the gate electrode 29, while a channel region 51 is formed in a region that overlaps with the gate electrode 29.
  • contact holes 31 are formed in the interlayer insulating film 30 and the like.
  • the metal layer formed on the interlayer insulating film 30 is patterned by photolithography to form a plurality of wiring portions 32.
  • the semiconductor device 10 is manufactured by performing the above steps.
  • 20 is formed, on the flat surface of the first insulating film, the total thickness of the dummy pattern 20 and the second insulating film 22 overlapping the dummy pattern 20, the light shielding film 24 and the light shielding film
  • the total thickness of the second insulating film 22 overlapping the film 24 can be made the same.
  • the third insulating film 33 covering the light shielding film 24 can be planarized on the base layer 15 with high accuracy by the CMP method. Therefore, the subsequent bonding process to the glass substrate 21 can be easily performed. Further, it is not necessary to perform the CMP process on the large glass substrate 21.
  • the light shielding film 24 is covered by making the distance between the light shielding film 24 and the dummy pattern 20 larger than the thickness of the second insulating film 22 and smaller than the thickness of the insulating material layer 46 on the light shielding film 24.
  • the dummy pattern 20 can be formed so as not to run over the inclined second insulating film 22, and a large depression is formed on the surface of the insulating material layer 46 on the region between the dummy pattern 20 and the light shielding film 24. It becomes difficult to be done. Therefore, the surface of the insulating material layer 46 can be easily and accurately planarized.
  • the dummy pattern 20 is formed after the second insulating film 22 composed of a dense protective insulating film such as a silicon nitride film is formed, even when the supporting substrate is the glass substrate 21, the glass substrate By suppressing the transmission of metal ions (movable ions) from the 21 side, fluctuations in the characteristics of the TFT 5 that is a semiconductor element can be prevented.
  • the second insulating film 22 can be used as an etch stopper, the dummy pattern 20 can be formed more easily and accurately while preventing the lower layer of the light shielding film 24 and the like from being eroded.
  • the dummy pattern 20 is formed of a silicon oxide film, an unnecessary increase in load capacity can be prevented and a decrease in the aperture ratio of the liquid crystal display device 1 can be suppressed as compared with the case where the dummy pattern 20 is formed of a metal film. .
  • the peeling material 41 can be ion-implanted into the base layer 15 before the light shielding film 24 is formed, the ion implantation depth in the base layer 15 is made uniform, and the peeling layer 42 is formed at a certain depth position. be able to.
  • the light-shielding film 24 is formed in advance on the base layer 15 before the base layer 15 is attached to the glass substrate 21, the light-shielding film and the semiconductor layer in the pasting process to the glass substrate as in the prior art.
  • the desired region of the semiconductor layer 27 can be more easily covered with the light-shielding film 24 while eliminating the need for highly accurate alignment.
  • the semiconductor layer 27 can be easily formed flat by being bonded to the glass substrate 21. Further, since the semiconductor layer 27 is not formed in a step shape, the gate insulating film 28 can be easily thinned. As a result, the threshold voltage in the semiconductor layer 27 can be controlled with high accuracy, and the power consumption of the semiconductor device 10 can be reduced.
  • the semiconductor layer 27 is made of single crystal silicon, it is possible to prevent the occurrence of leakage current due to crystal defects. As a result, the characteristics of the TFT 5 having the semiconductor layer 27 can be greatly improved.
  • Embodiment 2 of the Invention >> 11 to 19 show Embodiment 2 of the present invention.
  • FIG. 11 is a cross-sectional view showing a main part of the semiconductor device 10 according to the second embodiment.
  • the same parts as those in FIGS. 1 to 10 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the semiconductor layer 27 is formed in the fourth recess 39 formed in the first insulating film 25, whereas in the second embodiment, the semiconductor layer 27 is formed on the flat first insulating film 25. It is to be formed.
  • the total thickness of the dummy pattern 20 and the second insulating film 22 overlapping the dummy pattern 20 is the second overlapping the light shielding film 24 and the light shielding film 24.
  • the total thickness with the insulating film 22 is the same.
  • the surfaces of the first insulating film 25 provided on the surfaces of the light shielding film 24 and the second insulating film 22 are formed flat.
  • a semiconductor layer 27 is formed in an island shape on the surface of the flat first insulating film 25.
  • the surface of the gate insulating film 28 covering the semiconductor layer 27 is formed in a convex shape in the region covering the semiconductor layer 27.
  • FIG. 12 is a cross-sectional view showing the base layer 15 on which the release layer 42 is formed.
  • FIG. 13 is a cross-sectional view showing the base layer 15 on which the light shielding film 24 is formed.
  • FIG. 14 is a cross-sectional view showing the base layer 15 on which the second insulating film 22 covering the light shielding film 24 is formed.
  • FIG. 15 is a cross-sectional view showing the silicon oxide film 45 formed on the second insulating film 22.
  • FIG. 16 is a cross-sectional view showing an insulating material layer 46 covering the dummy pattern 20.
  • FIG. 17 is a cross-sectional view showing the base layer 15 on which the third insulating film 33 is formed.
  • FIG. 18 is a cross-sectional view showing the base layer 15 attached to the glass substrate 21.
  • FIG. 19 is a cross-sectional view showing the base layer 15 on which the semiconductor layer 27 is formed.
  • the first insulating film 25 is formed on the surface of the silicon wafer 15 that is the base layer 15. Since the surface of the base layer 15 is flat, the surface of the first insulating film 25 is also formed flat.
  • a release material 41 is ion-implanted into the base layer 15 on which the first insulating film 25 is formed to form a release layer 42.
  • hydrogen or an inert element He, Ne, or the like
  • the peeling layer 42 can be formed at a substantially constant depth inside the base layer 15.
  • a light shielding film 24 is formed on the surface of the first insulating film 25. That is, after a refractory metal layer such as Mo, TiN or W is formed on the surface of the first insulating film 25, the light shielding film 24 is formed by etching the metal layer by photolithography.
  • a refractory metal layer such as Mo, TiN or W
  • a second insulating film 22 that covers the light shielding film 24 and has an uneven surface reflecting the step shape of the light shielding film 24 is formed on the surface of the first insulating film 25.
  • the second insulating film 22 is a dense protective insulating film such as a silicon nitride film.
  • the dummy pattern 20 is formed on the surface of the second insulating film 22 between the adjacent light shielding films 24. That is, as shown in FIG. 15, a silicon oxide film 45 as an insulating film is formed on the entire surface of the second insulating film 22. The thickness of the silicon oxide film 45 is approximately the same as that of the light shielding film 24.
  • the silicon oxide film 45 formed on the surface of the second insulating film 22 is etched to form a dummy pattern 20 as shown in FIG.
  • an insulating material layer 46 is formed on the surface of the second insulating film 22. Thereafter, as shown in FIG. 17, the surface of the insulating material layer 46 is polished and planarized by a CMP method or the like, thereby forming the third insulating film 33.
  • the base layer 15 provided with the light shielding film 24 is attached to the glass substrate 21 on the flat surface of the third insulating film 33.
  • the surface of the third insulating film 33 is attached to the surface of the glass substrate 21 by self-bonding by van der Waals force.
  • the base layer 15 remaining on the glass substrate 21 is etched to form a convex region 56 to be the semiconductor layer 27 so as to overlap at least a part of the light shielding film 24.
  • the convex region 56 is formed in an island shape as shown in FIG.
  • a gate insulating film 28 is formed so as to cover the semiconductor layer 27.
  • the surface of the gate insulating film 28 is formed in a convex shape along the surface of the semiconductor layer 27.
  • a gate electrode 29 is formed on the surface of the gate insulating film 28 so as to overlap the channel region 51 of the semiconductor layer 27.
  • contact holes 31 are formed in the interlayer insulating film 30 and the like, and a plurality of wiring portions 32 are formed.
  • the semiconductor device 10 is manufactured by performing the above steps.
  • Embodiment 2- Therefore, according to the second embodiment, as in the first embodiment, it is not necessary to perform the CMP process on the large-sized glass substrate 21, and the third insulation covering the light shielding film 24 regardless of the shape of the light shielding film 24.
  • the film 33 can be planarized on the base layer 15 with high accuracy by the CMP method.
  • the base layer 15 is formed through the base layer 15 and the first insulating film 25 having a flat surface. Hydrogen can be ion implanted. As a result, the release layer 42 can be formed at a more uniform depth position.
  • the planarization process of the first insulating film 25 becomes unnecessary, the planarization process by the CMP method can be reduced, and the planarization process can be performed only once when the third insulating film 33 is formed. can do.
  • FIG. 20 shows Embodiment 3 of the present invention.
  • FIG. 20 is a cross-sectional view showing a main part of the semiconductor device 10 according to the third embodiment.
  • FIG. 21 is a graph showing the relationship between the voltage and the capacitance in the first capacitive element 6a and the second capacitive element 6b.
  • the semiconductor device 10 has the TFT 5 as a semiconductor element, whereas at least one of the semiconductor elements included in the semiconductor device 10 in the third embodiment is the capacitive elements 6a and 6b. is there.
  • the semiconductor device 10 in this embodiment includes a glass substrate 21 as a support substrate and a device portion D formed on the glass substrate 21 with high density and high accuracy.
  • the device portion D includes a first capacitor element 6a and a second capacitor element 6b.
  • the first capacitive element 6a is a semiconductor into which a back gate electrode 54 serving as one capacitive electrode and an N + type impurity element serving as the other capacitive electrode disposed so as to be opposed thereto are introduced.
  • a layer 27 high-concentration impurity region 52).
  • the second capacitive element 6b has a semiconductor layer 27 (channel region 51 and high-concentration impurity region 52) as one capacitive electrode, and an electrode layer 55 as the other capacitive electrode arranged opposite to the semiconductor layer 27. ing.
  • first recesses 23 and second recesses 26 are alternately formed on the flat surface of the glass substrate 21.
  • first recess 23 dummy patterns 20 made of, for example, a silicon oxide film are provided.
  • a second insulating film 22 is formed on the surface of the third insulating film 33 so as to cover each dummy pattern 20. That is, a part of the second insulating film 22 is provided in the second recess 26.
  • the second insulating film 22 has a substantially constant thickness. Therefore, when the second insulating film 22 is formed along the second concave portion 26, a third concave portion 38 is formed in a region of the second insulating film 22 that overlaps the second concave portion 26.
  • the second insulating film 22 is composed of a dense insulating film such as a silicon nitride film.
  • the total thickness of the dummy pattern 20 and the second insulating film 22 overlapping the dummy pattern 20 is the light shielding film 24 and the light shielding film 24. This is the same as the total thickness of the second insulating film 22 that overlaps with the second insulating film 22.
  • the back gate electrode 54 or the light shielding film 24 is provided in the third recess 38.
  • the surfaces of the back gate electrode 54 and the light shielding film 24 constitute the same plane as the surface of the second insulating film 22.
  • the back gate electrode 54 and the light shielding film 24 are made of a refractory metal such as Mo, TiN, or W, for example.
  • the first insulating film 25 is formed on the surface of the second insulating film 22 so as to cover the back gate electrode 54 and the light shielding film 24.
  • a fourth recess 39 is formed in a region overlapping with at least part of the back gate electrode 54 and the light shielding film 24. Further, at least a part of the semiconductor layer 27 overlaps the back gate electrode 54 or the light shielding film 24.
  • the semiconductor layer 27 is formed in the fourth recess 39, and the surface of the semiconductor layer 27 constitutes the same plane as the surface of the first insulating film 25 opposite to the second insulating film 22. As a result, the semiconductor layer 27 is formed in an island shape on the surface of the first insulating film 25.
  • a high concentration impurity region 52 constituting the first capacitor element 6a is provided in the fourth recess 39 facing the back gate electrode 54.
  • a channel region 51 and a high-concentration impurity region 52 constituting the second capacitor element 6b are provided in the fourth recess 39 facing the light shielding film 24 in the fourth recess 39 facing the light shielding film 24 in the fourth recess 39 facing the light shielding film 24 in the fourth recess 39 facing the light shielding film 24, a channel region 51 and a high-concentration impurity region 52 constituting the second capacitor element 6b are provided.
  • a part of the base layer 15 is separated and removed along a release layer 42 formed by ion implantation of a release material such as hydrogen.
  • a part of the base layer 15 is thinned by being removed by heat treatment.
  • the surfaces of the semiconductor layers 27 and the first insulating film 25 are directly covered with the gate insulating film 28.
  • An electrode layer 55 is formed on the surface of the gate insulating film 28 so as to overlap the channel region 51 of the semiconductor layer 27 constituting the second capacitive element 6b.
  • An interlayer insulating film 30 is formed on the gate insulating film 28 so as to cover the electrode layer 55.
  • a contact hole 31 is formed through the interlayer insulating film 30 above the electrode layer 55, the back gate electrode 54, and the high-concentration impurity regions 52. Further, a wiring portion 32 is formed on the surface of the interlayer insulating film 30 and inside the contact hole 31.
  • a protective film 40 is formed on the surface of the interlayer insulating film 30 so as to cover each wiring part 32.
  • the semiconductor device 10 of this embodiment can be manufactured in the same manner as in the first embodiment. Then, as at least one of the semiconductor elements, a semiconductor layer (high-concentration impurity region 52) into which an impurity element is introduced and the back gate electrode 54 are formed so as to face each other. A capacitive element 6a having the back gate electrode 54 as a pair of capacitive electrodes is formed.
  • the convex region forming step, the first insulating film forming step, and the release layer forming step are sequentially performed.
  • the light shielding film forming step the light shielding film 24 and the back gate electrode 54 are formed simultaneously.
  • the back gate electrode 54 is formed by patterning a refractory metal layer by photolithography and etching.
  • a second insulating film forming process, a dummy pattern forming process, a third insulating film forming process, an attaching process, a separating process, a semiconductor layer forming process, and a gate insulating film forming process are sequentially performed.
  • the semiconductor layer forming step the semiconductor layer 27 that forms the capacitor electrodes of the first capacitor element 6a and the second capacitor element 6b is formed.
  • the electrode layer 55 is formed at a position overlapping the channel region 51 as in the gate electrode forming step.
  • a contact hole 31 is formed in the interlayer insulating film 30 or the like.
  • the metal layer formed on the interlayer insulating film 30 is patterned by photolithography to form a plurality of wiring portions 32.
  • the semiconductor device 10 is manufactured by performing the above steps.
  • the back gate electrode 54 and the light shielding film 24 can be used regardless of the shapes of the back gate electrode 54 and the light shielding film 24.
  • 54 and the third insulating film 33 covering the light shielding film 24 can be planarized on the base layer 15 with high accuracy by the CMP method.
  • the light shielding film 24 that overlaps the channel region 51 of the semiconductor layer 27 is provided for the second capacitor element 6b, it is possible to prevent light from entering the channel region 51 and prevent malfunction.
  • the second capacitor element 6b since one of the capacitor electrodes is the channel region 51 of the semiconductor layer 27, a capacitor C is generated by an applied voltage equal to or higher than the threshold voltage.
  • the first capacitor element 6a one of the capacitor electrodes is entirely constituted by the high-concentration impurity region 52 of the semiconductor layer 27. Therefore, the capacitor C is constant regardless of the applied voltage. That is, the first capacitive element 6a can be used as a stable capacitive element in a wide applied voltage region.
  • each pixel 19 The present invention can also be applied to a semiconductor device having a TFT for forming a TFT and driving a pixel electrode.
  • the present invention can be similarly applied to semiconductor devices used for other display devices such as an organic EL display device.
  • the present invention is useful for a semiconductor device used in, for example, a liquid crystal display device and a manufacturing method thereof.
  • Liquid crystal display device 5 TFT (semiconductor element) 6a First capacitor element 6b Second capacitor element 10 Semiconductor devices 15 Base layer 16 Convex area 20 dummy pattern 21 Glass substrate, support substrate 22 Second insulating film (protective insulating film) 23 First recess 24 Shading film 25 First insulating film 26 Second recess 27 Semiconductor layer 33 Third insulating film 38 Third recess 41 Release material 42 Release layer 46 Insulation layer 51 channel region 52 High concentration impurity region 54 Back gate electrode 56 Convex area

Landscapes

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Abstract

　第１絶縁膜の表面に遮光膜等を複数形成する。その後、隣り合う遮光膜等同士の間における第２絶縁膜の表面に、第１絶縁膜の表面からの高さが、遮光膜等上の第２絶縁膜の表面高さと同じであるダミーパターンを形成する。次に、第２絶縁膜の表面に、ダミーパターンを覆うと共に平坦な表面を有する第３絶縁膜を形成する。その後、基体層を、第３絶縁膜の平坦な表面において支持基板に貼り付ける。こうして、半導体装置を製造する。

Description

半導体装置及びその製造方法
　本発明は、例えば液晶表示装置等に用いられる半導体装置、及びその製造方法に関するものである。
　例えば液晶表示装置は、ＴＦＴ（Thin-Film Transistor）及びこれに接続された画素電極が複数マトリクス状に配置されたＴＦＴ基板と、このＴＦＴ基板に対向して配置されると共にカラーフィルタ及び共通電極等が形成された対向基板と、これら対向基板及びＴＦＴ基板の間に設けられた液晶層とを備えている。
　ＴＦＴ基板の液晶層と反対側には、光源であるバックライトユニットが設けられている。ＴＦＴ基板にはガラス基板が一般に用いられている。また、ＴＦＴ基板には、ＴＦＴに入射しようとするバックライトユニットの光を遮光する遮光膜や、いわゆるバックゲート電極を形成することが知られている。
　例えば、従来の半導体装置の断面図である図２２に示すように、いわゆる高融点金属からなる遮光膜１０１がガラス基板１０２上に形成されている。遮光膜１０１は絶縁膜１０３によって覆われている。この絶縁膜１０３の表面には、上記遮光膜１０１に重なるようにシリコン層１０４が島状に形成されている。さらに、絶縁膜１０３上には、シリコン層１０４を覆うようにゲート絶縁膜１０５が形成され、その表面にゲート電極１０６が形成されている。
　この従来の半導体装置は、遮光膜１０１及びシリコン層１０４等がガラス基板１０２側から順に成膜されているために、遮光膜１０１の段差形状がシリコン層１０４に反映される結果、当該シリコン層１０４をレーザーによって高精度に結晶化することが困難である。しかも、この遮光膜１０１の段差、及び結晶粒界の突起等によってシリコン層１０４表面の平坦性が損なわれるため、ゲート絶縁膜１０５を薄くすることが難しくなる。したがって、ＴＦＴの閾値電圧を高精度に制御することができず、その電源電圧の高電圧化を招く結果、半導体装置の低消費電力化が困難になってしまう。また、半導体層１０４の結晶欠陥によるリーク電流の増大によっても、消費電力の増加を招いてしまうこととなる。
　これに対し、以下に説明するように、単結晶シリコンを用いた基板貼り合わせ法による解決案が提示されている。
　特許文献１に提示されている製造方法では、製造工程を示す断面図である図２３～図２５に示すように、まず、透明な支持基板１０２上に複数の遮光膜１０１とこれを覆う絶縁膜１０３とを形成する。続いて、図２４に示すように、絶縁膜１０３の表面をＣＭＰ（Chemical Mechanical Polishing）法によって平坦化する。その後、単結晶シリコン１０８の表面に形成された埋め込み酸化膜１０７を、上記平坦化した絶縁膜１０３の表面に貼り合わせる。次に、図２５に示すように、支持基板１０２上の単結晶シリコンを薄膜化することによって、ＴＦＴを製造している。
　特許文献２に提示されている製造方法では、製造工程を示す断面図である図２６及び図２７に示すように、シリコン基板１０８の表面を凹凸状に形成し、その表面を絶縁膜１０９によって覆う。次に、シリコン基板１０８の凸状の領域において、絶縁膜１０９に開口部１１０を形成する。続いて、開口部１１０を含む絶縁膜１０９表面の全体に、バックゲート絶縁膜１１１及び導電材料層１１２を形成した後に、当該導電材料１１２を研磨する。そして、開口部１１０内に残った導電材料層１１２によって、バックゲート電極１１３を形成する。その後、バックゲート電極１１３及びバックゲート絶縁膜１１１を覆うように層間絶縁膜１１４を形成して、この層間絶縁膜１１４の表面と、支持基板（不図示）とを貼り合わせるようにしている。
特開平１０－２９３３２０号公報 特開２００１－２８３５４号公報
　ところで、上記ガラス基板１０２である支持基板が例えば液晶表示装置の表示パネルを構成する場合には、支持基板は大判の基板になる。したがって、上記特許文献１のように、大判の支持基板に形成された絶縁膜１０３を、ＣＭＰ法によって高精度に研磨することは極めて困難である。近年、ガラス基板一面から表示パネルを多く形成するためにガラス基板の大型化が進められていることから、この問題は顕著である。
　また、上記特許文献２による製造方法では、バックゲート電極１１３の形状が、当該バックゲート電極１１３を構成する導電材料層１１２の膜厚よりも十分に大きい場合、図２７に示すように、その導電材料層１１２の表面にも開口部１１０を反映した凹部が形成される虞がある。そのため、バックゲート電極１１３の厚みの制御が非常に困難となる。しかも、層間絶縁膜１１４の接合表面も平坦化が困難になることから、バックゲート電極１１３の形状が制限されてしまう。
　本発明は、斯かる諸点に鑑みてなされたものであり、その主たる目的とするところは、遮光膜又はバックゲート電極が形成される半導体装置について、その遮光膜等の形状にかかわらず、当該遮光膜等を覆う絶縁層を高精度に平坦化し得るようにすることにある。
　上記の目的を達成するために、本発明は、半導体装置の製造方法を対象としている。そして、基体層の表面に平坦な表面を有する第１絶縁膜を形成する工程と、上記基体層に剥離用物質をイオン注入して剥離層を形成する工程と、上記第１絶縁膜の表面に遮光膜又はバックゲート電極を複数形成する工程と、上記遮光膜又はバックゲート電極を覆うと共に、当該遮光膜又はバックゲート電極の段差形状を反映した凹凸状の表面を有する第２絶縁膜を、上記第１絶縁膜の表面に形成する工程と、隣り合う上記遮光膜同士の間、又は隣り合う上記バックゲート電極同士の間における上記第２絶縁膜の表面に、上記第１絶縁膜の表面からの高さが、上記遮光膜又はバックゲート電極上の上記第２絶縁膜の表面高さと同じであるダミーパターンを形成する工程と、上記第２絶縁膜の表面に、上記ダミーパターンを覆うと共に平坦な表面を有する第３絶縁膜を形成する工程と、上記第３絶縁膜が設けられた基体層を、当該第３絶縁膜の平坦な表面において支持基板に貼り付ける工程と、上記支持基板に貼り付けられた基体層の一部を、上記剥離層に沿って分離除去する工程と、上記支持基板上に残った基体層により、半導体素子を構成する半導体層を、該半導体層の少なくとも一部が上記遮光膜又はバックゲート電極に重なるように複数形成する工程とを有する。
　また、本発明は、半導体装置を対象としている。そして、支持基板の平坦な表面に形成された第３絶縁膜と、上記第３絶縁膜の表面に交互に並んで複数形成された第１凹部及び第２凹部と、上記第１凹部内に設けられたダミーパターンと、上記ダミーパターンを覆うように上記第３絶縁膜の表面に形成され、一部が上記第２凹部内に設けられた第２絶縁膜と、上記第２絶縁膜における上記第２凹部に重なる領域に形成された第３凹部と、上記第３凹部内に設けられた遮光膜又はバックゲート電極と、上記遮光膜又はバックゲート電極を覆うように上記第２絶縁膜の表面に形成された第１絶縁膜と、上記遮光膜又はバックゲート電極の少なくとも一部に重なるように上記第１絶縁膜の表面に形成され、半導体素子を構成する半導体層とを備え、上記ダミーパターンと該ダミーパターンに重なっている第２絶縁膜との厚みの合計は、上記遮光膜又はバックゲート電極と該遮光膜又はバックゲート電極に重なっている第２絶縁膜との厚みの合計と同じである。
　　　－作用－
　次に、本発明の作用について説明する。
　上記半導体装置を製造する場合には、まず、基体層の表面に平坦な表面を有する第１絶縁膜を形成する。第１絶縁膜を形成する前に、基体層の表面をエッチングすることによって凸状領域を形成してもよい。こうすれば、その凸状領域によって半導体素子を構成する半導体層を形成することが可能になる。
　次に、基体層に剥離用物質をイオン注入して剥離層を形成する。この剥離層を形成する工程は、遮光膜又はバックゲート電極を形成する工程よりも前に行うことが好ましい。そのことにより、イオン注入される表面が平坦であるため、剥離層を均一な深さ位置に形成することができる。
　次に、第１絶縁膜の表面に遮光膜又はバックゲート電極を複数形成する。
　次に、遮光膜又はバックゲート電極を覆うと共に、当該遮光膜又はバックゲート電極の段差形状を反映した凹凸状の表面を有する第２絶縁膜を、第１絶縁膜の表面に形成する。第２絶縁膜は、金属イオンの透過を抑制する保護絶縁膜によって構成することが可能である。保護絶縁膜としては、例えばシリコン窒化膜が好適である。このことにより、支持基板側から金属イオンが侵入しないようにして、半導体素子の特性の変動を防止することが可能になる。
　次に、隣り合う遮光膜同士の間、又は隣り合うバックゲート電極同士の間における第２絶縁膜の表面に、第１絶縁膜の表面からの高さが遮光膜又はバックゲート電極上の第２絶縁膜の表面高さと同じであるダミーパターンを形成する。
　このとき、第２絶縁膜をエッチストッパーとすることにより、ダミーパターンを容易且つ高精度に形成することが可能になる。
　次に、第２絶縁膜の表面に、ダミーパターンを覆うと共に平坦な表面を有する第３絶縁膜を形成する。
　ここで、第３絶縁膜は、第２絶縁膜の表面に絶縁材層を形成した後に、この絶縁材層の表面を平坦化することによって形成することが可能である。さらにこのとき、遮光膜又はバックゲート電極と、ダミーパターンとの間隔は、第２絶縁膜の厚みよりも大きく、且つ、遮光膜又はバックゲート電極上における上記絶縁材層の厚みよりも小さいことが好ましい。
　上記遮光膜等とダミーパターンとの間隔を第２絶縁膜の厚みよりも大きくすることにより、遮光膜等を覆う傾斜した第２絶縁膜に乗り上げることなく、ダミーパターンを形成することができる。一方、上記遮光膜等とダミーパターンとの間隔を上記絶縁材層の厚みよりも小さくすることにより、ダミーパターンと遮光膜等との間の領域上で、絶縁材層の表面に大きな窪みが形成されにくくなる。よって、当該絶縁材層の表面を容易に平坦化することが可能になる。
　次に、第３絶縁膜が設けられた基体層を、当該第３絶縁膜の平坦な表面において支持基板に貼り付ける。次に、支持基板に貼り付けられた基体層の一部を、上記剥離層に沿って分離除去する。
　次に、支持基板上に残った基体層により、半導体素子を構成する半導体層を、該半導体層の少なくとも一部が上記遮光膜又はバックゲート電極に重なるように複数形成する。
　ここで、上述のように第１絶縁膜を形成する前に基体層をエッチングして凸状領域を予め形成しない場合には、この工程において、支持基板上に残った基体層をエッチングすることにより凸状領域を形成するようにしてもよい。そのことにより、当該凸状領域によって半導体層を形成することが可能になる。
　本発明によれば、第２絶縁膜の表面に、第１絶縁膜の表面からの高さが遮光膜又はバックゲート電極上の第２絶縁膜の表面高さと同じであるダミーパターンを形成するようにしたので、遮光膜等の形状にかかわらず、当該遮光膜等を覆う絶縁層を高精度に平坦化することができる。
図１は、本実施形態１における半導体装置の要部を示す断面図である。 図２は、本実施形態１における凸状領域が形成された基体層を示す断面図である。 図３は、本実施形態１における第１絶縁膜が形成された基体層に水素イオンが注入される状態を示す断面図である。 図４は、本実施形態１における剥離層及び遮光膜が形成された基体層を示す断面図である。 図５は、本実施形態１における遮光膜を覆う第２絶縁膜が形成された基体層を示す断面図である。 図６は、本実施形態１における第２絶縁膜上に形成されたシリコン酸化膜を示す断面図である。 図７は、本実施形態１におけるダミーパターンを覆う絶縁材層を示す断面図である。 図８は、本実施形態１における第３絶縁膜が形成された基体層を示す断面図である。 図９は、本実施形態１におけるガラス基板に貼り付けられた基体層を示す断面図である。 図１０は、液晶表示装置の要部を模式的に示す平面図である。 図１１は、本実施形態２における半導体装置の要部を示す断面図である。 図１２は、本実施形態２における剥離層が形成された基体層を示す断面図である。 図１３は、本実施形態２における遮光膜が形成された基体層を示す断面図である。 図１４は、本実施形態２における遮光膜を覆う第２絶縁膜が形成された基体層を示す断面図である。 図１５は、本実施形態２における第２絶縁膜上に形成されたシリコン酸化膜を示す断面図である。 図１６は、本実施形態２におけるダミーパターンを覆う絶縁材層を示す断面図である。 図１７は、本実施形態２における第３絶縁膜が形成された基体層を示す断面図である。 図１８は、ガラス基板に貼り付けられた基体層を示す断面図である。 図１９は、本実施形態２における半導体層が形成された基体層を示す断面図である。 図２０は、本実施形態３における半導体装置の要部を示す断面図である。 図２１は、本実施形態３における第１容量素子及び第２容量素子における電圧と容量との関係を示すグラフである。 図２２は、従来の半導体装置の要部を示す断面図である。 図２３は、従来の支持基板上に形成された遮光膜を覆う絶縁層を示す断面図である。 図２４は、従来の遮光膜が形成された支持基板と、これに対向するシリコン基板とを示す断面図である。 図２５は、従来の支持基板上で薄膜化されたシリコン層を示す断面図である。 図２６は、従来の絶縁膜の開口部に形成されたバックゲート絶縁膜及び導電材料層を示す断面図である。 図２７は、従来の窪んだバックゲート電極を覆う層間絶縁膜を示す断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
　《発明の実施形態１》
　図１～図１０は、本発明の実施形態１を示している。
　図１は、本実施形態１における半導体装置１０の要部を示す断面図である。図１０は、液晶表示装置１の要部を模式的に示す平面図である。
　　－液晶表示装置の構成－
　液晶表示装置１は、図１０に示すように、ＴＦＴ基板１１と、このＴＦＴ基板１１に対向して配置された対向基板１２と、これらＴＦＴ基板１１及び対向基板１２の間に設けられた液晶層（図示省略）とを備えている。
　液晶表示装置１は、ＴＦＴ基板１１及び対向基板１２が互いに重なっている領域に表示領域１７を有している。表示領域１７には複数の画素１９がマトリクス状に配置されている。
　ＴＦＴ基板１１は、透明な支持基板としてのガラス基板２１により構成され、対向基板１２に重なっていない領域に回路領域１８を有している。回路領域１８には、上記各画素１９を駆動制御するためのドライバ等の回路がＴＦＴ基板１１を構成するガラス基板２１に直接に作り込まれている。この回路領域１８のドライバは、後述のＴＦＴ５を有している。
　また、図示を省略するが、ＴＦＴ基板１１には、各画素１９毎にスイッチング素子としてのＴＦＴ及びこれに接続された画素電極が、それぞれ配置されている。さらにそのＴＦＴには、ゲート配線及びソース配線が接続されている。これらゲート配線及びソース配線の端部は回路領域１８に引き出されて上記ドライバ等に接続されている。
　対向基板１２は、図示を省略するが、透明な支持基板としてのガラス基板により構成され、ＴＦＴ基板１１側の表面にカラーフィルタ及び共通電極等が形成されている。一方、ＴＦＴ基板１１の対向基板１２と反対側には、光源であるバックライト（図示省略）が設けられている。
　　－半導体装置の構成－
　本実施形態における半導体装置１０は、上記ＴＦＴ基板１１を構成するガラス基板２１に直接に形成されたドライバ等の各種機能回路として適用されている。図１に示すように、半導体装置１０は、支持基板であるガラス基板２１と、ガラス基板２１上に高密度且つ高精度に形成されたデバイス部Ｄとを備えている。
　尚、半導体装置１０を透過表示を行う液晶表示装置に適用する場合には、支持基板２１はガラス基板２１等の透明基板が好ましいが、それ以外の表示装置等に適用する場合には、単結晶シリコン半導体基板等の他の基板を支持基板に適用することができる。
　デバイス部Ｄは、ガラス基板２１の平坦な表面に自己接合によって貼り付けられている第３絶縁膜３３と、第３絶縁膜３３上に形成された半導体素子であるＴＦＴ５と、ＴＦＴ５とガラス基板２１との間に配置された遮光膜２４とを有している。ＴＦＴ５は、例えば、ＰＭＯＳトランジスタにより構成されている。
　尚、ＴＦＴ５とガラス基板２１との間には、遮光膜２４又はバックゲート電極を形成することが可能である。本実施形態では、遮光膜２４を形成した例について説明する。また、図１では、２つのＴＦＴ５を示しているが、形成するデバイスはこれに限るものではない。ＮＭＯＳトランジスタは勿論、バイポーラトランジスタや、後述の容量素子、若しくはダイオード等の他の素子についても、同様に適用することができる。また、その個数については特に制限されない。
　ここで、図１を参照して、半導体装置１０の構造について詳述する。
　第３絶縁膜３３におけるガラス基板２１と反対側の表面には、第１凹部２３及び第２凹部２６が交互に並んで複数形成されている。第１凹部２３内には、例えばシリコン酸化膜等からなるダミーパターン２０がそれぞれ設けられている。また、第３絶縁膜３３の表面には、各ダミーパターン２０を覆うように第２絶縁膜２２が形成されている。すなわち、第２絶縁膜２２の一部は、第２凹部２６内に設けられている。
　第２絶縁膜２２は、略一定の厚みを有している。そのため、第２凹部２６に沿って第２絶縁膜２２が形成されることにより、第２絶縁膜２２における第２凹部２６に重なる領域には、第３凹部３８が形成されている。
　第２絶縁膜２２は、金属イオンの透過を抑制する保護絶縁膜によって構成されている。すなわち、第２絶縁膜２２は、例えばシリコン窒化膜等の緻密な絶縁膜によって構成されている。
　こうして、ダミーパターン２０と、ダミーパターン２０に重なっている第２絶縁膜２２との厚みの合計は、遮光膜２４と遮光膜２４に重なっている第２絶縁膜２２との厚みの合計と、同じになっている。
　また、上記第３絶縁膜３３は、ガラス基板２１の平坦な表面からの厚みが、第１凹部２３内のダミーパターン２０が設けられている領域と、第２凹部２６内の第２絶縁膜２２が設けられている領域とにおいて、互いに同じになっている。
　また、上記第３凹部３８内には遮光膜２４が設けられている。この遮光膜２４の表面は、第２絶縁膜２２の表面と同一の平面を構成している。
　遮光膜２４は、例えばＭｏ、ＴｉＮ又はＷ等の高融点金属によって形成されている。遮光膜２４はバックゲート電極としても機能するように構成されていてもよい。この場合、バックゲート電極の電位を調整することにより、ＴＦＴ５の特性を動的に変化させることができる。
　第２絶縁膜２２の表面には、第１絶縁膜２５が遮光膜２４を覆うように形成されている。第１絶縁膜２５の上記第２絶縁膜２２と反対側の表面には、遮光膜２４の少なくとも一部と重なる領域に第４凹部３９が形成されている。
　第４凹部３９内には、半導体層２７が形成され、この半導体層２７の表面は、第１絶縁膜２５における第２絶縁膜２２と反対側の表面と同一の平面を構成している。このことにより、第１絶縁膜２５の表面には、半導体層２７がアイランド状に形成されている。また、半導体層２７の少なくとも一部は、遮光膜２４に重なっている。尚、半導体層２７における少なくともチャネル領域５１が、遮光膜２４に重なっていることが好ましい。また、半導体層２７は、チャネル領域５１と、その左右両側に形成された高濃度不純物領域５２とを有している。
　本実施形態では、半導体層２７を基体層とも称する。基体層１５は、例えば単結晶シリコン半導体層等からなる。尚、基体層１５は、単結晶シリコン半導体層以外に、IV族半導体、II－VI族化合物半導体、III－V族化合物半導体、IV－IV族化合物半導体、及びこれらの同族元素を含む混晶、並びに酸化物半導体からなる群から選択された少なくとも１つを含むように構成することが可能である。
　基体層１５の一部は、後述するように、水素等の剥離用物質がイオン注入されることにより形成された剥離層４２に沿って分離除去されている。そうして、基体層１５はその一部が加熱処理によって分離除去されることにより薄膜化されている。
　半導体層２７及び第１絶縁膜２５の表面は、ゲート絶縁膜２８によって直接に覆われている。ゲート絶縁膜２８の表面には、半導体層２７のチャネル領域５１に重なるように、ゲート電極２９が形成されている。
　ゲート絶縁膜２８上には、ゲート電極２９を覆うように層間絶縁膜３０が形成されている。層間絶縁膜３０には、半導体層２７の高濃度不純物領域５２の上方位置にコンタクトホール３１が貫通形成されている。さらに、層間絶縁膜３０の表面及びコンタクトホール３１の内部には、配線部（つまり、ソース配線及びドレイン配線）３２が形成されている。また、層間絶縁膜３０の表面には、各配線部３２を覆うように保護膜４０が形成されている。
　　－製造方法－
　次に、上記半導体装置１０の製造方法について、図１～図９を参照して説明する。
　図２は、凸状領域１６が形成された基体層１５を示す断面図である。図３は、第１絶縁膜２５が形成された基体層１５に水素イオンが注入される状態を示す断面図である。図４は、剥離層４２及び遮光膜２４が形成された基体層１５を示す断面図である。図５は、遮光膜２４を覆う第２絶縁膜２２が形成された基体層１５を示す断面図である。
　また、図６は、第２絶縁膜２２上に形成されたシリコン酸化膜４５を示す断面図である。図７は、ダミーパターン２０を覆う絶縁材層４６を示す断面図である。図８は、第３絶縁膜３３が形成された基体層１５を示す断面図である。図９は、ガラス基板２１に貼り付けられた基体層１５を示す断面図である。
　　（凸状領域形成工程）
　まず、図２に示すように、基体層１５であるシリコンウェハ１５の表面をエッチングすることにより、半導体層２７となる凸状領域１６を形成する。ここで、基体層１５は、単結晶シリコン層である。
　　（第１絶縁膜形成工程）
　次に、図３に示すように、基体層１５の表面に平坦な表面を有する第１絶縁膜２５を形成する。すなわち、凸状領域１６を覆うように絶縁膜を形成した後に、当該絶縁膜の表面をＣＭＰ等によって平坦化する。
　　（剥離層形成工程）
　次に、図３及び図４に示すように、第１絶縁膜２５を形成した基体層１５に剥離用物質４１をイオン注入して剥離層４２を形成する。剥離用物質４１には、例えば水素を適用する。尚、水素の代わりに、ＨｅやＮｅ等の不活性元素を適用することが可能である。また、水素及び不活性元素を適用することも可能である。本実施形態では、第１絶縁膜２５の表面が平坦化されているので、剥離層４２を基体層１５の内部で略一定の深さに形成することができる。
　　（遮光膜形成工程）
　次に、図４に示すように、第１絶縁膜２５の表面に複数の遮光膜２４を形成する。すなわち、第１絶縁膜２５の表面に、例えばＭｏ、ＴｉＮ又はＷ等の高融点金属層を形成した後に、当該金属層をフォトリソグラフィによりエッチングして遮光膜２４を形成する。この工程では、上記凸状領域１６の少なくとも一部に重なるように、遮光膜２４を形成する。尚、遮光膜２４の代わりにバックゲート電極を形成する場合には、この工程で同様にして形成する。
　　（第２絶縁膜形成工程）
　次に、図５に示すように、遮光膜２４を覆うと共に、当該遮光膜２４の段差形状を反映した凹凸状の表面を有する第２絶縁膜２２を、第１絶縁膜２５の表面に形成する。第２絶縁膜２２は、例えばシリコン窒化膜等の緻密な保護絶縁膜である。この第２絶縁膜２２は、金属イオンの透過を抑制する。
　　（ダミーパターン形成工程）
　次に、図７に示すように、隣り合う遮光膜２４同士の間における第２絶縁膜２２の表面にダミーパターン２０を形成する。すなわち、図６に示すように、第２絶縁膜２２の表面全体に絶縁膜としてのシリコン酸化膜４５を形成する。このシリコン酸化膜４５の厚みは、遮光膜２４と同程度とする。
　その後、第２絶縁膜２２をエッチストッパーとして、第２絶縁膜２２の表面に形成したシリコン酸化膜４５をエッチングすることにより、図７に示すように、ダミーパターン２０を形成する。このことにより、第１絶縁膜２５の第２絶縁膜２２側の表面を基準として、ダミーパターン２０の高さは、遮光膜２４上の第２絶縁膜２２の表面高さと同じになる。
　（第３絶縁膜形成工程）
　次に、図８に示すように、第２絶縁膜２２の表面に、ダミーパターン２０を覆うと共に平坦な表面を有する第３絶縁膜３３を形成する。まず、図７に示すように、第２絶縁膜２２の表面に絶縁材層４６を形成する。
　ここで、遮光膜２４とダミーパターン２０との間隔（ガラス基板２１の表面と平行な方向の間隔）は、第２絶縁膜２２の厚みよりも大きく、且つ、遮光膜２４上における絶縁材層４６の厚みよりも小さくしている。このことにより、ダミーパターン２０と遮光膜２４との間の領域上で、絶縁材層４６の表面に大きな窪みが形成されにくくなる。
　その後に、図８に示すように、絶縁材層４６の表面をＣＭＰ法等により研磨して平坦化することにより、第３絶縁膜３３を形成する。
　　（貼り付け工程）
　次に、図９に示すように、第３絶縁膜３３が設けられてデバイス部Ｄの一部が形成された基体層１５を、第３絶縁膜３３の平坦な表面において支持基板としてのガラス基板２１に貼り付ける。このとき、第２絶縁膜２２の表面は、ファンデルワールス力による自己接合によって、ガラス基板２１の表面に貼り付けられる。
　　（分離工程）
　次に、ガラス基板２１に貼り付けられた基体層１５の一部を、剥離層４２に沿って分離除去する。すなわち、ガラス基板２１に貼り付けられた基体層１５を４００～６００℃程度に加熱することによって、基体層１５における剥離層４２を介してガラス基板２１とは反対側の一部分を、剥離層４２に沿って分離除去する。
　　（半導体層形成工程）
　次に、凸状領域１６の周囲の第１絶縁膜２５をエッチストッパとして、ガラス基板２１上に残った基体層１５をエッチングし、半導体素子としてのＴＦＴ５を構成する半導体層２７を形成する。このとき、半導体層２７の少なくとも一部が遮光膜２４に重なるように形成される。その結果、基体層１５の凸状領域１６であった部分のみがアイランド状に残って半導体層２７となる。
　　（ゲート絶縁膜形成工程）
　次に、図１に示すように、半導体層２７を覆うように、ゲート絶縁膜２８を形成する。ゲート絶縁膜２８の表面は、半導体層２７及び第１絶縁膜２５の表面に沿って平坦に形成される。
　　（ゲート電極形成工程）
　次に、図１に示すように、ゲート絶縁膜２８の表面に、半導体層２７のチャネル領域５１に重なるようにゲート電極２９を形成する。
　　（高濃度不純物形成工程）
　次に、図１に示すように、半導体層２７の少なくとも一部に不純物元素を導入して高濃度不純物領域５２を形成する。不純物元素は、ゲート電極２９をマスクとして半導体層２７に導入する。その結果、ゲート電極２９に重ならない領域に高濃度不純物領域５２が形成される一方、ゲート電極２９に重なっている領域にチャネル領域５１が形成される。
　その後、層間絶縁膜３０等にコンタクトホール３１を形成する。続いて、層間絶縁膜３０上に形成した金属層をフォトリソグラフィによりパターニングして、複数の配線部３２を形成する。以上の各工程を行って、半導体装置１０を製造する。
　　－実施形態１の効果－
　したがって、この実施形態１によると、第２絶縁膜２２の表面に、第１絶縁膜２５の表面からの高さが、遮光膜２４上の第２絶縁膜２２の表面高さと同じであるダミーパターン２０を形成するようにしたので、第１絶縁膜の平坦な表面上において、ダミーパターン２０と当該ダミーパターン２０に重なっている第２絶縁膜２２との厚みの合計と、遮光膜２４と当該遮光膜２４に重なっている第２絶縁膜２２との厚みの合計とを、互いに同じにすることができる。その結果、遮光膜２４の形状にかかわらず、当該遮光膜２４を覆う第３絶縁膜３３を基体層１５上で高精度にＣＭＰ法によって平坦化することができる。したがって、後のガラス基板２１への貼り合わせ工程も容易に行うことができる。また、大判のガラス基板２１上でＣＭＰ処理を行う必要もない。
　さらに、遮光膜２４とダミーパターン２０との間隔を、第２絶縁膜２２の厚みよりも大きく、且つ、遮光膜２４上における絶縁材層４６の厚みよりも小さくすることにより、遮光膜２４を覆う傾斜した第２絶縁膜２２に乗り上げないように、ダミーパターン２０を形成することができると共に、ダミーパターン２０と遮光膜２４との間の領域上で、絶縁材層４６の表面に大きな窪みが形成されにくくなる。よって、当該絶縁材層４６の表面を容易に且つ高精度に平坦化することできる。
　さらに、シリコン窒化膜等の緻密な保護絶縁膜によって構成した第２絶縁膜２２を形成した後に、ダミーパターン２０を形成するようにしたので、支持基板がガラス基板２１である場合にも、ガラス基板２１側からの金属イオン（可動イオン）の透過を抑制して、半導体素子であるＴＦＴ５の特性の変動を防止することができる。しかも、この第２絶縁膜２２をエッチストッパーとすることができるので、遮光膜２４等の下層の侵食を防止しながら、ダミーパターン２０をより容易且つ高精度に形成できることとなる。
　さらにまた、ダミーパターン２０をシリコン酸化膜によって形成したので、金属膜によって形成する場合に比べて、不要な負荷容量の増加を防ぐと共に、液晶表示装置１の開口率の低下を抑制することができる。
　加えて、遮光膜２４を形成する前に基体層１５に剥離用物質４１をイオン注入できるため、基体層１５におけるイオン注入深さを均一化して、一定の深さ位置に剥離層４２を形成することができる。
　さらに、基体層１５をガラス基板２１に貼り合わせる前に、当該基体層１５に予め遮光膜２４を形成するようにしたので、従来のようにガラス基板への貼り付け工程における遮光膜と半導体層との高精度なアライメントを不要にしながらも、半導体層２７の所望領域をより容易に遮光膜２４で覆うことができる。
　また、遮光膜２４によって新しい配線層を構成することにより、当該ガラス基板２１に形成される回路構成を微細化することが可能になる。
　さらにまた、ガラス基板２１への貼り合わせによって、半導体層２７も容易に平坦に形成することができる。また、半導体層２７が段差状に形成されていないので、ゲート絶縁膜２８を容易に薄膜化できる。その結果、半導体層２７における閾値電圧を高精度に制御することができ、半導体装置１０の低消費電力化が可能になる。
　加えて、半導体層２７を単結晶シリコンにより構成したので、結晶欠陥に起因するリーク電流の発生を防止することができる。その結果、その半導体層２７を有するＴＦＴ５の特性を大幅に向上させることができることとなる。
　《発明の実施形態２》
　図１１～図１９は、本発明の実施形態２を示している。
　図１１は、本実施形態２における半導体装置１０の要部を示す断面図である。尚、以降の各実施形態では、図１～図１０と同じ部分については同じ符号を付して、その詳細な説明を省略する。
　上記実施形態１では、第１絶縁膜２５に形成した第４凹部３９内に半導体層２７を形成したのに対し、本実施形態２は、平坦な第１絶縁膜２５の表面に半導体層２７を形成するようにしたものである。
　　－半導体装置の構成－
　半導体装置１０は、上記実施形態１と同様に、ダミーパターン２０と、ダミーパターン２０に重なっている第２絶縁膜２２との厚みの合計は、遮光膜２４と遮光膜２４に重なっている第２絶縁膜２２との厚みの合計と、同じになっている。
　そして、遮光膜２４及び第２絶縁膜２２の表面に設けられている第１絶縁膜２５の表面は、上記実施形態１とは異なり、平坦に形成されている。そして、その平坦な第１絶縁膜２５の表面に半導体層２７がアイランド状に形成されている。この半導体層２７を覆うゲート絶縁膜２８の表面は、半導体層２７を覆っている領域において凸面状に形成される。
　　－製造方法－
　次に、上記半導体装置１０の製造方法について、図１２～図１９を参照して説明する。
　図１２は、剥離層４２が形成された基体層１５を示す断面図である。図１３は、遮光膜２４が形成された基体層１５を示す断面図である。図１４は、遮光膜２４を覆う第２絶縁膜２２が形成された基体層１５を示す断面図である。図１５は、第２絶縁膜２２上に形成されたシリコン酸化膜４５を示す断面図である。
　また、図１６は、ダミーパターン２０を覆う絶縁材層４６を示す断面図である。図１７は、第３絶縁膜３３が形成された基体層１５を示す断面図である。図１８は、ガラス基板２１に貼り付けられた基体層１５を示す断面図である。図１９は、半導体層２７が形成された基体層１５を示す断面図である。
　　（第１絶縁膜形成工程）
　まず、図１２に示すように、基体層１５であるシリコンウェハ１５の表面に第１絶縁膜２５を形成する。基体層１５の表面は平坦であるので、第１絶縁膜２５の表面も平坦に形成される。
　　（剥離層形成工程）
　次に、図１２に示すように、第１絶縁膜２５を形成した基体層１５に剥離用物質４１をイオン注入して剥離層４２を形成する。剥離用物質４１には、上記実施形態１と同様に、水素又は不活性元素（ＨｅやＮｅ等）を適用する。第１絶縁膜２５の表面が平坦であるため、剥離層４２を基体層１５の内部で略一定の深さに形成することができる。
　　（遮光膜形成工程）
　次に、図１３に示すように、第１絶縁膜２５の表面に遮光膜２４を形成する。すなわち、第１絶縁膜２５の表面に、例えばＭｏ、ＴｉＮ又はＷ等の高融点金属層を形成した後に、当該金属層をフォトリソグラフィによりエッチングして遮光膜２４を形成する。
　　（第２絶縁膜形成工程）
　次に、図１４に示すように、遮光膜２４を覆うと共に、当該遮光膜２４の段差形状を反映した凹凸状の表面を有する第２絶縁膜２２を、第１絶縁膜２５の表面に形成する。第２絶縁膜２２は、例えばシリコン窒化膜等の緻密な保護絶縁膜である。
　　（ダミーパターン形成工程）
　次に、図１６に示すように、隣り合う遮光膜２４同士の間における第２絶縁膜２２の表面にダミーパターン２０を形成する。すなわち、図１５に示すように、第２絶縁膜２２の表面全体に絶縁膜としてのシリコン酸化膜４５を形成する。このシリコン酸化膜４５の厚みは、遮光膜２４と同程度とする。
　その後、第２絶縁膜２２をエッチストッパーとして、第２絶縁膜２２の表面に形成したシリコン酸化膜４５をエッチングすることにより、図１６に示すように、ダミーパターン２０を形成する。
　（第３絶縁膜形成工程）
　次に、図１６に示すように、第２絶縁膜２２の表面に絶縁材層４６を形成する。その後、図１７に示すように、絶縁材層４６の表面をＣＭＰ法等により研磨して平坦化することにより、第３絶縁膜３３を形成する。
　　（貼り付け工程）
　次に、図１８に示すように、遮光膜２４が設けられている基体層１５を、第３絶縁膜３３の平坦な表面においてガラス基板２１に貼り付ける。このとき、第３絶縁膜３３の表面は、ファンデルワールス力による自己接合によって、ガラス基板２１の表面に貼り付けられる。
　　（分離工程）
　次に、ガラス基板２１に貼り付けられた基体層１５の一部を、４００～６００℃程度に加熱することにより、剥離層４２に沿って分離除去する。
　　（半導体層形成工程）
　次に、図１９に示すように、ガラス基板２１上に残った基体層１５をエッチングすることにより、半導体層２７となる凸状領域５６を、遮光膜２４の少なくとも一部に重なるように形成する。この凸状領域５６は、図１９に示すように、アイランド状に形成される。
　　（ゲート絶縁膜形成工程）
　次に、図１１に示すように、半導体層２７を覆うように、ゲート絶縁膜２８を形成する。ゲート絶縁膜２８の表面は、半導体層２７の表面に沿って凸面状に形成される。
　　（ゲート電極形成工程）
　次に、図１１に示すように、ゲート絶縁膜２８の表面に、半導体層２７のチャネル領域５１に重なるようにゲート電極２９を形成する。
　　（高濃度不純物形成工程）
　次に、図１１に示すように、ゲート電極２９をマスクとして、不純物元素を半導体層２７に導入する。そのことにより、ゲート電極２９に重ならない領域に高濃度不純物領域５２を形成する一方、ゲート電極２９に重なっている領域にチャネル領域５１を形成する。
　その後、上記実施形態１と同様に、層間絶縁膜３０等にコンタクトホール３１を形成し、複数の配線部３２を形成する。以上の各工程を行って、半導体装置１０を製造する。
　　－実施形態２の効果－
　したがって、この実施形態２によると、上記実施形態１と同様に、大判のガラス基板２１上でＣＭＰ処理を行う必要がなく、遮光膜２４の形状にかかわらず、当該遮光膜２４を覆う第３絶縁膜３３を、基体層１５上で高精度にＣＭＰ法により平坦化することができる。
　さらに、第１絶縁膜２５を形成する前に予め基体層１５に凸状領域を形成しないようにしたので、表面が平坦な基体層１５及び第１絶縁膜２５を介して、当該基体層１５に水素をイオン注入することができる。その結果、より均一な深さ位置に剥離層４２を形成することが可能になる。
　加えて、第１絶縁膜２５の平坦化処理が不要になるため、ＣＭＰ法による平坦化工程を減少させることができ、その平坦化工程を第３絶縁膜３３形成時の１回で済むようにすることができる。
　《発明の実施形態３》
　図２０は、本発明の実施形態３を示している。
　図２０は、本実施形態３における半導体装置１０の要部を示す断面図である。図２１は、第１容量素子６ａ及び第２容量素子６ｂにおける電圧と容量との関係を示すグラフである。
　　－半導体装置の構成－
　上記実施形態１及び２では、半導体装置１０が半導体素子としてのＴＦＴ５を有していたのに対し、本実施形態３における半導体装置１０が有する半導体素子の少なくとも１つは、容量素子６ａ，６ｂである。
　本実施形態における半導体装置１０は、支持基板としてのガラス基板２１と、ガラス基板２１上に高密度且つ高精度に形成されたデバイス部Ｄとを備えている。デバイス部Ｄには、第１容量素子６ａと第２容量素子６ｂとが含まれる。
　第１容量素子６ａは、図２０に示すように、一方の容量電極としてのバックゲート電極５４と、これに対向して配置された他方の容量電極であるＮ＋型の不純物元素が導入された半導体層２７（高濃度不純物領域５２）とを有している。
　第２容量素子６ｂは、一方の容量電極としての半導体層２７（チャネル領域５１及び高濃度不純物領域５２）と、これに対向して配置された他方の容量電極としての電極層５５とを有している。
　すなわち、ガラス基板２１の平坦な表面には、第１凹部２３及び第２凹部２６が交互に並んで複数形成されている。第１凹部２３内には、例えばシリコン酸化膜等からなるダミーパターン２０がそれぞれ設けられている。また、第３絶縁膜３３の表面には、各ダミーパターン２０を覆うように第２絶縁膜２２が形成されている。すなわち、第２絶縁膜２２の一部は、第２凹部２６内に設けられている。
　第２絶縁膜２２は、略一定の厚みを有している。そのため、第２凹部２６に沿って第２絶縁膜２２が形成されることにより、第２絶縁膜２２における第２凹部２６に重なる領域には、第３凹部３８が形成されている。第２絶縁膜２２は、例えばシリコン窒化膜等の緻密な絶縁膜によって構成されている。
　こうして、本実施形態３においても、上記実施形態１及び２と同様に、ダミーパターン２０と、ダミーパターン２０に重なっている第２絶縁膜２２との厚みの合計が、遮光膜２４と遮光膜２４に重なっている第２絶縁膜２２との厚みの合計と、同じになっている。
　また、上記第３凹部３８内にはバックゲート電極５４又は遮光膜２４が設けられている。このバックゲート電極５４及び遮光膜２４の表面は、第２絶縁膜２２の表面と同一の平面を構成している。バックゲート電極５４及び遮光膜２４は、例えばＭｏ、ＴｉＮ又はＷ等の高融点金属によって形成されている。
　第２絶縁膜２２の表面には、第１絶縁膜２５がバックゲート電極５４及び遮光膜２４を覆うように形成されている。第１絶縁膜２５の上記第２絶縁膜２２と反対側の表面には、バックゲート電極５４及び遮光膜２４の少なくとも一部と重なる領域に第４凹部３９が形成されている。また、半導体層２７の少なくとも一部は、バックゲート電極５４又は遮光膜２４に重なっている。
　第４凹部３９内には、半導体層２７が形成され、この半導体層２７の表面は、第１絶縁膜２５における第２絶縁膜２２と反対側の表面と同一の平面を構成している。このことにより、第１絶縁膜２５の表面には、半導体層２７がアイランド状に形成されている。
　バックゲート電極５４に対向する第４凹部３９には、第１容量素子６ａを構成する高濃度不純物領域５２が設けられている。一方、遮光膜２４に対向する第４凹部３９には、第２容量素子６ｂを構成するチャネル領域５１及び高濃度不純物領域５２が設けられている。
　基体層１５の一部は、水素等の剥離用物質がイオン注入されることにより形成された剥離層４２に沿って分離除去されている。そうして、基体層１５はその一部が加熱処理によって分離除去されることにより薄膜化されている。
　各半導体層２７及び第１絶縁膜２５の表面は、ゲート絶縁膜２８によって直接に覆われている。ゲート絶縁膜２８の表面には、第２容量素子６ｂを構成する半導体層２７のチャネル領域５１に重なるように、電極層５５が形成されている。
　ゲート絶縁膜２８上には、電極層５５を覆うように層間絶縁膜３０が形成されている。層間絶縁膜３０には、電極層５５、バックゲート電極５４、及び各高濃度不純物領域５２の上方位置にコンタクトホール３１が貫通形成されている。さらに、層間絶縁膜３０の表面及びコンタクトホール３１の内部には、配線部３２が形成されている。また、層間絶縁膜３０の表面には、各配線部３２を覆うように保護膜４０が形成されている。
　　－製造方法－
　本実施形態の半導体装置１０は、上記実施形態１と同様にして製造することができる。そして、半導体素子の少なくとも１つとして、不純物元素が導入された半導体層（高濃度不純物領域５２）と、バックゲート電極５４とを互いに対向するように形成することによって、その高濃度不純物領域５２及びバックゲート電極５４を一対の容量電極とする容量素子６ａを形成する。
　すなわち、実施形態１と同様に、凸状領域形成工程、第１絶縁膜形成工程、及び剥離層形成工程を順に行う。次に、遮光膜形成工程において、遮光膜２４及びバックゲート電極５４を同時に形成する。バックゲート電極５４は、遮光膜２４と同様に、高融点金属層をフォトリソグラフィ及びエッチングによりパターニングして形成する。
　その後、第２絶縁膜形成工程、ダミーパターン形成工程、第３絶縁膜形成工程、貼り付け工程、分離工程、半導体層形成工程、及びゲート絶縁膜形成工程を順に行う。半導体層形成工程では、第１容量素子６ａ及び第２容量素子６ｂの容量電極となる半導体層２７を形成する。
　次に、電極層形成工程では、ゲート電極形成工程と同様に、電極層５５を上記チャネル領域５１に重なる位置に形成する。
　次に、上記半導体層２７の少なくとも一部に不純物元素を導入して高濃度不純物領域５２を形成する高濃度不純物形成工程を行った後に、層間絶縁膜３０等にコンタクトホール３１を形成する。続いて、層間絶縁膜３０上に形成した金属層をフォトリソグラフィによりパターニングして、複数の配線部３２を形成する。以上の各工程を行って、半導体装置１０を製造する。
　したがって、この実施形態３によると、上記実施形態１と同様に、大判のガラス基板２１上でＣＭＰ処理を行う必要がなく、バックゲート電極５４及び遮光膜２４の形状にかかわらず、当該バックゲート電極５４及び遮光膜２４を覆う第３絶縁膜３３を、基体層１５上で高精度にＣＭＰ法により平坦化することができる。
　さらに、第２容量素子６ｂについては、半導体層２７のチャネル領域５１に重なる遮光膜２４を設けるようにしたので、当該チャネル領域５１への光の入射を遮って誤作動を防止することができる。
　ここで、図２１に示すように、第２容量素子６ｂは、容量電極の一方が半導体層２７のチャネル領域５１であるために、閾値電圧以上の印加電圧によって容量Ｃが生じることとなる。一方、第１容量素子６ａは、容量電極の一方を全体が半導体層２７の高濃度不純物領域５２によって構成されているため、容量Ｃは印加電圧にかかわらず一定となる。すなわち、広い印加電圧領域において安定した容量素子として、第１容量素子６ａを利用することができる。
　《その他の実施形態》
　上記実施形態１～３では、半導体装置１０を、ガラス基板２１に直接に形成されたドライバ等の各種機能回路として適用した例について説明したが、本発明はこれに限らず、例えば、各画素１９に形成されて画素電極を駆動するためのＴＦＴを有する半導体装置としても、同様に適用することができる。
　また、液晶表示装置以外にも例えば有機ＥＬ表示装置等の他の表示装置に用いられる半導体装置について、同様に本発明を適用することが可能である。
　以上説明したように、本発明は、例えば液晶表示装置等に用いられる半導体装置、及びその製造方法について有用である。
　　　　　　１　　　液晶表示装置 
　　　　　　５　　　ＴＦＴ（半導体素子） 
　　　　　　６ａ　　第１容量素子 
　　　　　　６ｂ　　第２容量素子 
　　　　　１０　　　半導体装置 
　　　　　１５　　　基体層 
　　　　　１６　　　凸状領域 
　　　　　２０　　　ダミーパターン 
　　　　　２１　　　ガラス基板、支持基板 
　　　　　２２　　　第２絶縁膜（保護絶縁膜） 
　　　　　２３　　　第１凹部 
　　　　　２４　　　遮光膜 
　　　　　２５　　　第１絶縁膜 
　　　　　２６　　　第２凹部 
　　　　　２７　　　半導体層 
　　　　　３３　　　第３絶縁膜 
　　　　　３８　　　第３凹部 
　　　　　４１　　　剥離用物質 
　　　　　４２　　　剥離層 
　　　　　４６　　　絶縁材層 
　　　　　５１　　　チャネル領域 
　　　　　５２　　　高濃度不純物領域 
　　　　　５４　　　バックゲート電極 
　　　　　５６　　　凸状領域 

Claims (13)

  1. 　基体層の表面に平坦な表面を有する第１絶縁膜を形成する工程と、
    　上記基体層に剥離用物質をイオン注入して剥離層を形成する工程と、
    　上記第１絶縁膜の表面に遮光膜又はバックゲート電極を複数形成する工程と、
    　上記遮光膜又はバックゲート電極を覆うと共に、当該遮光膜又はバックゲート電極の段差形状を反映した凹凸状の表面を有する第２絶縁膜を、上記第１絶縁膜の表面に形成する工程と、
    　隣り合う上記遮光膜同士の間、又は隣り合う上記バックゲート電極同士の間における上記第２絶縁膜の表面に、上記第１絶縁膜の表面からの高さが、上記遮光膜又はバックゲート電極上の上記第２絶縁膜の表面高さと同じであるダミーパターンを形成する工程と、
    　上記第２絶縁膜の表面に、上記ダミーパターンを覆うと共に平坦な表面を有する第３絶縁膜を形成する工程と、
    　上記第３絶縁膜が設けられた基体層を、当該第３絶縁膜の平坦な表面において支持基板に貼り付ける工程と、
    　上記支持基板に貼り付けられた基体層の一部を、上記剥離層に沿って分離除去する工程と、
    　上記支持基板上に残った基体層により、半導体素子を構成する半導体層を、該半導体層の少なくとも一部が上記遮光膜又はバックゲート電極に重なるように複数形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  2. 　請求項１に記載された半導体装置の製造方法において、
    　上記第２絶縁膜は、金属イオンの透過を抑制する保護絶縁膜によって構成されている
    ことを特徴とする半導体装置の製造方法。
  3. 　請求項２に記載された半導体装置の製造方法において、
    　上記保護絶縁膜は、シリコン窒化膜である
    ことを特徴とする半導体装置の製造方法。
  4. 　請求項１乃至３の何れか１つに記載された半導体装置の製造方法において、
    　上記第３絶縁膜を形成する工程では、上記第２絶縁膜の表面に絶縁材層を形成した後に、該絶縁材層の表面を平坦化することにより上記第３絶縁膜を形成し、
    　上記遮光膜又はバックゲート電極と、上記ダミーパターンとの間隔は、上記第２絶縁膜の厚みよりも大きく、且つ、上記遮光膜又はバックゲート電極上における上記絶縁材層の厚みよりも小さい
    ことを特徴とする半導体装置の製造方法。
  5. 　請求項１乃至４の何れか１つに記載された半導体装置の製造方法において、
    　上記第１絶縁膜を形成する工程の前に行われ、上記基体層の表面をエッチングすることにより、上記半導体層となる凸状領域を形成する工程を有し、
    　上記遮光膜又はバックゲート電極を形成する工程では、上記凸状領域の少なくとも一部に重なるように、上記遮光膜又はバックゲート電極を形成する
    ことを特徴とする半導体装置の製造方法。
  6. 　請求項１乃至４の何れか１つに記載された半導体装置の製造方法において、
    　上記基体層の一部を分離除去する工程の後に行われ、上記支持基板上に残った基体層をエッチングすることにより、上記半導体層となる凸状領域を、上記遮光膜又はバックゲート電極の少なくとも一部に重なるように形成する工程を有する
    ことを特徴とする半導体装置の製造方法。
  7. 　請求項１乃至６の何れか１つに記載された半導体装置の製造方法において、
    　上記剥離層を形成する工程は、上記遮光膜又はバックゲート電極を形成する工程よりも前に行う
    ことを特徴とする半導体装置の製造方法。
  8. 　請求項１乃至７の何れか１つに記載された半導体装置の製造方法において、
    　上記ダミーパターンを形成する工程では、上記第２絶縁膜をエッチストッパーとして、第２絶縁膜の表面に形成した絶縁膜をエッチングすることにより、上記ダミーパターンを形成する
    ことを特徴とする半導体装置の製造方法。
  9. 　請求項１乃至８の何れか１つに記載された半導体装置の製造方法において、
    　上記遮光膜又はバックゲート電極を形成する工程では、バックゲート電極を形成し、
    　上記半導体層に不純物元素を導入する工程を有し、
    　上記半導体素子の少なくとも１つとして、上記不純物元素が導入された半導体層と、上記バックゲート電極とを互いに対向するように形成することにより、当該半導体層及びバックゲート電極を一対の容量電極とする容量素子を形成する
    ことを特徴とする半導体装置の製造方法。
  10. 　支持基板の平坦な表面に形成された第３絶縁膜と、
    　上記第３絶縁膜の表面に交互に並んで複数形成された第１凹部及び第２凹部と、
    　上記第１凹部内に設けられたダミーパターンと、
    　上記ダミーパターンを覆うように上記第３絶縁膜の表面に形成され、一部が上記第２凹部内に設けられた第２絶縁膜と、
    　上記第２絶縁膜における上記第２凹部に重なる領域に形成された第３凹部と、
    　上記第３凹部内に設けられた遮光膜又はバックゲート電極と、
    　上記遮光膜又はバックゲート電極を覆うように上記第２絶縁膜の表面に形成された第１絶縁膜と、
    　上記遮光膜又はバックゲート電極の少なくとも一部に重なるように上記第１絶縁膜の表面に形成され、半導体素子を構成する半導体層とを備え、
    　上記ダミーパターンと該ダミーパターンに重なっている第２絶縁膜との厚みの合計は、上記遮光膜又はバックゲート電極と該遮光膜又はバックゲート電極に重なっている第２絶縁膜との厚みの合計と同じである
    ことを特徴とする半導体装置。
  11. 　請求項１０に記載された半導体装置において、
    　上記第２絶縁膜は、金属イオンの透過を抑制する保護絶縁膜によって構成されている
    ことを特徴とする半導体装置。
  12. 　請求項１１に記載された半導体装置において、
    　上記保護絶縁膜は、シリコン窒化膜である
    ことを特徴とする半導体装置。
  13. 　請求項１０乃至１２の何れか１つに記載された半導体装置において、
    　上記第３凹部内には、上記バックゲート電極が設けられ、
    　上記半導体素子の少なくとも１つは、上記バックゲート電極と、該バックゲート電極に対向して配置され、不純物元素が導入された上記半導体層とをそれぞれ容量電極として備える容量素子である
    ことを特徴とする半導体装置。
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