WO2010117021A1 - 電界効果トランジスタ、その製造方法及びそれを用いた電子デバイス - Google Patents

電界効果トランジスタ、その製造方法及びそれを用いた電子デバイス Download PDF

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field effect
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drain electrode
electrode
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陽介 大関
良正 酒井
玲 大野
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三菱化学株式会社
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Definitions

  • the present invention relates to a field effect transistor, a manufacturing method thereof, and an electronic device using the same.
  • a coating type semiconductor material capable of forming a semiconductor layer by a coating process has an advantage that a large-area electronic device can be manufactured at low cost and low energy without requiring expensive equipment.
  • Patent Document 1 describes that a field effect transistor is obtained by applying a bicyclo compound on a substrate and converting it to a semiconductor material. This method removes ethylene by heating a highly soluble bicyclo compound and converts it to a highly planar structure, thereby forming an organic semiconductor layer having high crystallinity from an amorphous or near-organic thin film. To do. Therefore, it is possible to form a film by a coating process with a low molecular weight, and it is possible to form a field effect transistor having higher mobility.
  • Patent Document 2 describes that in a source / drain electrode having a tapered portion on the channel side, the contact resistance can be reduced by making the tapered portion width in the channel length direction shorter than the average grain size of the semiconductor crystal.
  • the source / drain electrodes made of a Cr adhesive layer and Au are formed so that the angle formed with the substrate (taper angle) is 45 ° or more, and the width of the tapered portion is formed by vacuum deposition.
  • the contact resistance is reduced by making it smaller than 50 nm, which is the average size of the pentacene crystal formed above.
  • Patent Document 2 as a prior art, a transistor having a tapered source / drain electrode is described in Patent Document 3 and Patent Document 4, but Patent Document 3 describes an interface or drain electrode between a source electrode and a semiconductor layer.
  • Patent Document 3 describes an interface or drain electrode between a source electrode and a semiconductor layer.
  • Japanese Unexamined Patent Publication No. 2003-304014 Japanese Unexamined Patent Publication No. 2005-93542 Japanese Unexamined Patent Publication No. 2008-66510 Japanese Unexamined Patent Publication No. 2007-266355
  • the conventional field effect transistor has a problem that the mobility is insufficient or the mobility varies.
  • the substrate on the side surface facing the channel region of the source / drain electrode in a cross section parallel to the channel length direction and perpendicular to the substrate It has been found that when the angle with respect to is large, the mobility decreases, and there is a problem that the mobility varies.
  • the present invention was devised in view of the above problems, and an object of the present invention is to provide a method for increasing the mobility of a field effect transistor using a coating type semiconductor material and further suppressing variation in mobility.
  • the present inventors have found that in a field-effect transistor having a semiconductor layer formed by a coating process, the source in a cross section parallel to the channel length direction and perpendicular to the substrate The inventors have found that by forming these electrodes so that the drain electrode has a taper, it is possible to improve mobility and further suppress variation in mobility, thereby completing the present invention. That is, this invention exists in the following structure.
  • a field effect transistor having at least a substrate, a semiconductor layer formed by a coating method, a source electrode, and a drain electrode, and having a source electrode and / or a cross section parallel to the channel length direction and perpendicular to the substrate
  • the semiconductor is an organic semiconductor having an annulene structure.
  • variation in mobility is ⁇ 30% or less.
  • a method of manufacturing a field effect transistor including a step of forming a source electrode and / or a drain electrode so as to include a step of applying a coating solution containing a semiconductor.
  • the formation of the tapered source electrode and / or drain electrode is performed by forming a photoresist layer in two stages, exposing the uncured portion, forming a metal layer, and then removing the unnecessary metal layer by the lift-off method.
  • a field effect transistor having at least a substrate, a semiconductor layer formed by a coating method, a source electrode, and a drain electrode, the source electrode and / or the cross section parallel to the channel length direction and perpendicular to the substrate
  • a method for improving mobility of a field effect transistor by forming a source electrode and / or a drain electrode so that the drain electrode has a taper.
  • a field effect transistor using a coating type semiconductor material in a field effect transistor using a coating type semiconductor material, a field effect transistor having a high mobility and a small mobility variation can be obtained.
  • FIG. 2 is a cross-sectional SEM image of a two-layer resist in Example 1.
  • FIG. 2 is a cross-sectional SEM image of a source / drain electrode in Example 1.
  • FIG. 2 is a polarization micrograph of a field effect transistor in Example 1.
  • FIG. 6 is a cross-sectional SEM image of a source / drain electrode in Example 2.
  • 6 is a cross-sectional TEM image of a source / drain electrode in Comparative Example 1.
  • FIG. 6 is a graph of average mobility and taper angle of a field effect transistor having a Cr adhesive layer and a source / drain electrode made of Au. It is a graph of variation in mobility and taper angle of a field effect transistor having a Cr adhesive layer and a source / drain electrode made of Au.
  • One embodiment of the present invention is a field effect transistor having at least a substrate, a semiconductor layer formed by a coating method, a source electrode, and a drain electrode, and in a cross section parallel to the channel length direction and perpendicular to the substrate,
  • the source electrode and / or the drain electrode have a taper, and the angle of the taper with respect to the substrate is 70 ° or less.
  • the source electrode and / or drain electrode of the present invention has a taper in a cross section parallel to the channel length direction and perpendicular to the substrate, and the angle of the taper with respect to the substrate is 70 ° or less.
  • the “channel region” means a region where the source electrode and the drain electrode face each other and are sandwiched between these electrodes
  • the “channel length” means the distance between the source electrode and the drain electrode.
  • “Long direction” refers to a direction connecting the source electrode and the drain electrode. Therefore, the “cross section parallel to the channel length direction and perpendicular to the substrate” of the present invention corresponds to the “cross section” as shown in the cross-sectional view of FIG. 1, and in the present invention, as shown in FIG. In addition, in the cross section, the source electrode and / or the drain electrode have a taper.
  • taper means a shape with a tapered tip, and therefore “the source electrode and / or drain electrode has a taper in the cross section” means “source electrode and / or drain electrode”. Means that the side surface of the source electrode and / or the drain electrode facing the channel region is inclined with respect to the substrate.
  • the angle of the taper with respect to the substrate means the angle of the side surface facing the channel region of the source electrode and / or drain electrode with respect to the substrate (as described above, This is sometimes referred to as a “taper angle”.
  • the angle of the taper with respect to the substrate (taper angle)” in the present invention refers to the tip of the electrode and the electrode facing the channel region in a cross section parallel to the channel length direction and perpendicular to the substrate.
  • the straight line connecting a point at a height of 10 nm from the bottom surface of the side surface is defined as an angle formed with the gate insulating film plane.
  • FIG. 1 shows a method for measuring a taper angle according to the present invention.
  • the tip of the electrode and a point at a height of 10 nm from the bottom of the electrode side surface can be set, and the angle can be measured.
  • the taper angle exceeds 90 °, it is “reverse taper” and is distinguished from “taper” of the present invention.
  • the taper angle By making the taper angle smaller, the mobility of a field effect transistor using a coated semiconductor material can be improved, and variation in mobility can be reduced. This is presumed to be that by reducing the angle, it is possible to suppress the formation of voids between the source / drain electrodes and the semiconductor layer when the coated semiconductor is formed or when the semiconductor layer is contracted by heating.
  • mobility refers to the output characteristics of a manufactured semiconductor element measured in dry nitrogen using an Agilent 4155c semiconductor parameter analyzer, and ⁇ I d sat and V g using the following equation (1). This is a value obtained from the slope of the straight line.
  • I d sat is the drain current
  • W is the channel width
  • C i is the capacitance of the gate insulating film
  • L is the channel length
  • ⁇ sat is the mobility
  • V g is the gate voltage
  • V th is It is a threshold voltage.
  • mobility variation refers to how much the mobility of five samples prepared and measured under the same conditions is distributed within the average mobility value.
  • variation in mobility of a field effect transistor using a coating-type semiconductor material can be ⁇ 30% or less, preferably ⁇ 10% or less.
  • the source electrode and / or the drain electrode have a taper in a cross section parallel to the channel length direction and perpendicular to the substrate, that is, if the angle of the taper to the substrate (taper angle) is less than 90 °.
  • the effect of the present invention it is preferable at 70 ° or less because an excellent mobility improving effect and mobility variation reducing effect can be obtained. More preferably, it is 45 ° or less, and more preferably 30 ° or less. If the angle is too large, the semiconductor layer and the electrode may not be properly joined when the coating type semiconductor material is formed, or the semiconductor layer is contracted due to crystallization or heating after the film formation. In some cases, voids may be formed in the substrate, which adversely affect the semiconductor characteristics. Further, if the angle of the taper with respect to the substrate (taper angle) is larger than 0 °, the effect of the present invention is obtained, and is substantially 0.1 ° or more.
  • the type of the source / drain electrode of the present invention is not particularly limited. Specifically, metals and alloys such as Au, Co, Cu, Ir, Mo, Ni, Pd, Pt, Te, and W can be used. Further, an oxide layer may be formed on the surface of the source / drain electrodes by heating the surface of these metals in air or in an oxygen atmosphere, or by performing UV / ozone treatment or O 2 plasma treatment. In addition, metal oxides such as MoO x , NiO x , CoO x , CuO x , ITO, IZO, IWZO, and IGZO may be used.
  • An electrode adhesive layer can be adjacent to the source / drain electrodes.
  • the electrode adhesive layer is not particularly limited, and specifically, metal and alloys such as Cr, Mo, Ni, Ti, and metal oxides such as MoO x , NiO x , CuO x , MoO x , MnO x are used. You may do it.
  • the work function of the surface of the source, drain electrode, or electrode adhesive layer is preferably 4.5 eV or more. More preferably, it is 5.0 eV or more.
  • the upper limit is not particularly limited, but is preferably 10 eV or less.
  • the source electrode and / or the drain electrode are formed to have a taper in a cross section parallel to the channel length direction and perpendicular to the substrate (hereinafter, such an electrode is referred to as a “tapered electrode”). Sometimes called). A method for manufacturing such an electrode will be described. Tapered source / drain electrodes are formed by forming a photoresist on a lower resist layer that does not have photosensitivity, and controlling the development time after exposure so that the upper photoresist layer extends like an eave.
  • the shape of the taper can be controlled by changing the shape of the lift-off resist, the electrode material film forming method, the film forming conditions, and the like. Further, it can be controlled by changing the composition of the etching gas and the etching solution. In the printing process, a tapered shape can be formed by controlling the surface tension and viscosity of the conductive ink, the surface energy of the insulating film, and the like.
  • the type of the substrate of the present invention is not particularly limited, and specifically, inorganic materials such as glass and quartz, insulating plastics such as polyimide film, polyester film, polyethylene film, polyphenylene sulfide film, and polyparaxylene film, inorganic Hybrid substrates combining materials, metal / alloy plates, insulating plastics, etc. can be used. Also, a gate insulating film and a substrate which will be described later may be integrated, such as a conductive n-type silicon wafer.
  • the semiconductor layer of the present invention is formed by a coating method.
  • a coating method By forming the semiconductor layer by a coating method, a field effect transistor can be manufactured at a lower cost than the formation of a semiconductor layer by a vacuum process.
  • the influence of the base on the crystallization of the semiconductor is reduced as compared with the case where the semiconductor layer is formed by vacuum vapor deposition, and the difference in crystal growth on the insulating film and the source / drain electrodes is reduced. Therefore, by forming the source / drain electrodes in a tapered shape, crystal growth between the source / drain electrodes and the gate insulating film is promoted, and a gap is formed between the tip of the electrode important for charge injection and the semiconductor layer. It becomes difficult.
  • the coating method is not particularly limited, and examples thereof include spin coating, inkjet, aerosol jet printing, microcontact printing, dip pen method, screen printing, letterpress printing, intaglio printing, and gravure offset printing. *
  • the method for forming the semiconductor layer by a coating method is not particularly limited. Specifically, (a) a method of applying a coating solution containing a semiconductor and forming a semiconductor layer after drying, and (b) a semiconductor precursor.
  • coating the coating liquid containing a body, and converting into a semiconductor after that and making it a semiconductor layer is mentioned.
  • the method (a) since crystallization occurs with the drying of the solvent, the crystal growth tends to change depending on the drying conditions of the solvent.
  • the method (b) is advantageous in that since a precursor film is formed once, crystallization occurs, so that the crystallization conditions are easily fixed and a uniform crystal film is easily obtained.
  • a semiconductor there is no particular limitation as a semiconductor. It may be a p-type semiconductor, an n-type semiconductor, or an organic semiconductor material or an inorganic semiconductor material.
  • the organic material include acenes such as pentacene, heterocycle-containing condensed ring aromatic compounds such as benzothiophene, and annulene compounds such as porphyrin and phthalocyanine, and among them, annulene compounds such as porphyrin and phthalocyanine are preferable.
  • the inorganic material include oxide semiconductors such as silicon and ZnO.
  • the semiconductor precursor is not particularly limited as long as it has semiconductor characteristics by conversion, and the conversion method is not particularly limited.
  • an anurene compound an acene (eg, naphthalene, anthracene, pentacene, etc.), an aromatic oligomer (eg, a naphthalene, anthracene, etc.) having a heat / light conversion bicyclo structure that causes a reverse Diels-Alder reaction by heating or light irradiation.
  • Oligothiophene, oligofuran, etc. heterocondensed ring-containing aromatic compounds (for example, benzothiophene, thienothiophene, etc.) and the like.
  • the inorganic material examples include cyclopentasilane that opens by light irradiation.
  • it is a heat conversion type bicyclo structure which causes reverse Diels-Alder reaction by heating, and among them, bicycloporphyrins represented by formula (I) are preferable.
  • the semiconductor precursor is converted into a semiconductor by heating, light irradiation or the like.
  • Conversion conditions can be appropriately selected according to the type of the precursor. For example, a porphyrin having a heat conversion type bicyclo structure that causes a reverse Diels-Alder reaction by heating is converted as shown in formula (I), but is converted under a heating condition of 150 ° C. or higher.
  • the compounds shown below are also semiconductor precursors that are converted to pentacene or PTV (polythienylene vinylene) having semiconductor characteristics by heating, and can be effectively used in the present invention.
  • the gate electrode of the present invention is not particularly limited, but specifically, conductive n-type Si wafers, metals such as Ta, Al, Cu, Cr, Mo, W, Ti, alloys of these metals, and laminated layers Conductive polymers such as films, polyaniline, polypyrrole, and PEDOT, and conductive ink using metal particles can also be used.
  • Gate insulation layer There is no particular limitation on the type of the gate insulating film of the present invention. Specifically, an insulating polymer such as polyimide, polyvinylphenol, polyvinyl alcohol, or epoxy may be applied and baked, or SiO 2 , SiN x , aluminum oxide, tantalum oxide, or the like may be formed by CVD or sputtering. When tantalum or aluminum is used for the gate electrode, tantalum oxide or aluminum oxide formed on the surface of the gate electrode by UV / ozone treatment or anodizing treatment may be used.
  • an insulating polymer such as polyimide, polyvinylphenol, polyvinyl alcohol, or epoxy may be applied and baked, or SiO 2 , SiN x , aluminum oxide, tantalum oxide, or the like may be formed by CVD or sputtering.
  • tantalum oxide or aluminum oxide formed on the surface of the gate electrode by UV / ozone treatment or anodizing treatment may be used.
  • FIG. 2 is a schematic sectional view of a bottom contact / bottom gate field effect transistor using the present invention.
  • Other structures of the field effect transistor using the present invention include a bottom contact / top gate type and a top / bottom contact type. Further, a dual gate type having gate electrodes above and below the source / drain electrodes may be used.
  • the field effect transistor of the present invention can be used for electronic devices and photoelectric devices.
  • An electronic device is preferable. Specific examples of the electronic device include a display element, an electronic tag, an electromagnetic wave, and a pressure sensor.
  • the gate insulating film capacitance (C i ) is 1.15 ⁇ 10 ⁇ 4 F / m 2 with a dielectric constant of 3.9.
  • polymethylglutarimide (PMGI) resist (SF-9 manufactured by Kayaku Microchem Corp.) was spin-coated to a thickness of 0.5 ⁇ m on the thermally oxidized silicon film and heated at 180 ° C. for 5 minutes.
  • a negative photoresist (ZPN-1150 made by Nippon Zeon Co., Ltd.) was spin-coated on the resist film to a thickness of 4 ⁇ m, heated at 80 ° C. for 180 seconds, then exposed for 40 seconds and heated at 110 ° C. for 120 seconds. Thereafter, development was performed with an organic alkali developer (NPD-18 manufactured by Nagase ChemteX Corporation) to form a two-layer resist pattern in which the upper resist protruded from the lower resist. The cross-sectional SEM image (observation magnification 50,000 times) of was shown.
  • FIG. 4 shows a cross-sectional SEM image of the obtained field effect transistor.
  • the angle of the taper with respect to the substrate was 1 °.
  • FIG. 5 shows a polarizing microscope photograph of the obtained field effect transistor (magnification 150 times). There is almost no difference in the size of the semiconductor crystal on the Mo source / drain electrode and on the SiO 2 gate insulating film. An organic semiconductor crystal grows between the source / drain electrodes and the gate insulating film. In the video observation of crystal growth, it was observed that crystal growth occurred between the source / drain electrodes and the gate insulating film, regardless of whether crystal nuclei were generated from the source / drain electrodes or the gate insulating film. .
  • Example 1 except that instead of the Mo electrode, a 5 nm Cr adhesive layer and 100 nm Au were formed on the two-layer resist pattern by vacuum deposition by electron beam heating and resistance heating, respectively.
  • a field effect transistor was prepared in the same manner as described above. In the obtained field effect transistor, when five samples were measured at a channel length of 13 ⁇ m and a channel width of 500 ⁇ m, the mobility was 0.77 cm 2 / V ⁇ s on average, and the variation in mobility was ⁇ 10%.
  • FIG. 6 shows a cross-sectional SEM image of the obtained field effect transistor. When measured at an observation magnification of 50,000, the angle of the taper with respect to the substrate was 70 °.
  • Example 1 instead of ZPN-1150, positive type OFPR-800LB was formed on SF-9 to a thickness of 1 ⁇ m, and photolithography and development were performed.
  • the electric field was changed in the same manner as in Example 1 except that a 5 nm Cr adhesive layer and 100 nm Au were formed by vacuum deposition by electron beam heating and resistance heating on the two-layer resist pattern in place of the Mo electrode.
  • An effect transistor was created.
  • the obtained field effect transistor when five samples were measured at a channel length of 12 ⁇ m and a channel width of 500 ⁇ m, a high mobility of 0.70 cm 2 / V ⁇ s on average was obtained, and the variation in mobility was ⁇ 20%.
  • the angle of the taper with respect to the substrate was 45 °.
  • Example 1 a field effect transistor was prepared in the same manner as in Example 1 except that a 5 nm Cr adhesion layer and 100 nm Au were formed on the two-layer resist pattern by sputtering.
  • the mobility when five samples were measured at a channel length of 12 ⁇ m and a channel width of 500 ⁇ m, the mobility was 0.92 cm 2 / V ⁇ s on average, and the variation in mobility was ⁇ 20%.
  • the angle of the taper with respect to the substrate was 1 °.
  • Example 1 Comparative Example 1
  • PMGI polymethylglutarimide
  • ZPN-1150 manufactured by Nippon Zeon Co., Ltd.
  • ZPN-1150 manufactured by Nippon Zeon Co., Ltd.
  • a field effect transistor was prepared.
  • the obtained field effect transistor had a mobility of 0.28 cm 2 / V ⁇ s on average and a variation of ⁇ 40% when five samples were measured at a channel length of 13 ⁇ m and a channel width of 500 ⁇ m. Further, when measured at a TEM observation magnification of 100,000, the angle of the taper with respect to the substrate was 130 ° (reverse taper).
  • FIG. 7 shows a cross-sectional TEM image of the field effect transistor obtained in Comparative Example 1.
  • the source / drain electrodes are formed in a reverse taper shape with respect to the substrate plane in the lower portion, and a gap is formed between the source / drain electrodes and the semiconductor layer in the vicinity of the insulating film. In the case where a gap is generated between the source / drain electrodes and the semiconductor layer, charge injection does not occur in that portion, the mobility is lowered, and further, the semiconductor characteristics vary.
  • Comparative Example 2 In Comparative Example 1, a field effect transistor was prepared in the same manner as in Comparative Example 1 except that the exposure time was 15 seconds. The obtained field effect transistor was measured for five samples at a channel length of 10 ⁇ m and a channel width of 500 ⁇ m. The mobility was 0.55 cm 2 / V ⁇ s on average and the variation was ⁇ 50%. The angle of the taper with respect to the substrate was 90 °.
  • FIG. 8 shows a graph of mobility and taper angle of a field effect transistor having a Cr adhesive layer and an Au electrode and having a bicyclobenzoporphyrin formed into a semiconductor
  • FIG. 9 shows the Cr adhesive layer and the Au electrode.
  • 5 is a graph of variation in field effect transistor mobility and taper angle.
  • Comparative Example 3 In Comparative Example 1, except that heat conversion type bicycloporphyrin was used, pentacene was deposited by vacuum deposition at a rate of 1 ⁇ / s so as to have a film thickness of 50 nm, and a semiconductor layer was formed. A field effect transistor was prepared in the same manner as described above. The angle of the taper with respect to the substrate was 130 ° (reverse taper). The obtained field effect transistor had a mobility of 0.0088 cm 2 / V ⁇ s on average when three samples were measured at a channel length of 13 ⁇ m and a channel width of 500 ⁇ m.
  • Comparative Example 4 In Comparative Example 2, a field effect transistor was prepared in the same manner as in Comparative Example 2 except that pentacene was formed by vacuum deposition in place of the heat conversion type bicycloporphyrin and a semiconductor layer was formed. The angle of the taper with respect to the substrate was 90 °. When three samples were measured for the obtained field effect transistor at a channel length of 10 ⁇ m and a channel width of 500 ⁇ m, the average mobility was 0.014 cm 2 / V ⁇ s.
  • Example 5 a field effect transistor was prepared in the same manner as in Example 2 except that pentacene was formed by vacuum deposition in place of the heat conversion type bicycloporphyrin and a semiconductor layer was formed. The angle of the taper with respect to the substrate was 70 °. The obtained field effect transistor had a mobility of 0.0028 cm 2 / V ⁇ s on average when three samples were measured at a channel length of 13 ⁇ m and a channel width of 500 ⁇ m.
  • Example 6 a field effect transistor was prepared in the same manner as in Example 3 except that instead of the heat conversion type bicycloporphyrin, pentacene was formed by vacuum deposition to form a semiconductor layer. The angle of the taper with respect to the substrate was 45 °. The obtained field effect transistor had a mobility of 0.0070 cm 2 / V ⁇ s on average when three samples were measured at a channel length of 12 ⁇ m and a channel width of 500 ⁇ m.
  • a field-effect transistor with high mobility and low mobility variation can be obtained.
  • the field effect transistor of the present invention can be used in various electronic devices such as flat panel displays, flexible displays, electronic tags, and light / pressure sensors.

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Abstract

　高い移動度を持ち、移動度にバラツキの少ない電界効果トランジスタを提供する。　少なくとも基板、半導体層、ソース電極及びドレイン電極を有する電界効果トランジスタを、チャネル長方向に平行でかつ基板に対して垂直な断面においてソース電極及び／又はドレイン電極がテーパーを有するように、ソース電極及び／又はドレイン電極を形成し、塗布法によって半導体層を形成することによって製造する。

Description

電界効果トランジスタ、その製造方法及びそれを用いた電子デバイス
　本発明は、電界効果トランジスタ、その製造方法及びそれを用いた電子デバイスに関する。
　従来、電界効果トランジスタなどの電子デバイスは、蒸着、ＰＶＤ（物理蒸着法）、ＣＶＤ（化学蒸着法）などの高真空下での素子作製プロセスを経て製造されていたため、製造ラインに高価な設備を必要とし、多くのエネルギーを要していた。
　一方、塗布プロセスによって半導体層を形成できる塗布型半導体材料は、大面積の電子デバイスを高価な設備を必要とせず低コスト、低エネルギーで製造できる利点がある。
　このような半導体材料の例として、特許文献１には、ビシクロ化合物を基板上に塗布して、半導体材料へ変換させて電界効果トランジスタとする記載がある。この方法は、溶解性の高いビシクロ化合物を加熱することによりエチレンを脱離し、平面性の高い構造に変換することで、アモルファスまたはアモルファスに近い有機薄膜から、高い結晶性を有する有機半導体層を形成する。そのため、低分子でありながら塗布プロセスにより製膜することが可能であり、さらに高い移動度を持った電界効果トランジスタを形成することができる。
　一方、電極の形状を制御することによりボトムコンタクト型電界効果トランジスタの電極／界面に生じるコンタクト抵抗の低減を行う技術が知られている。特許文献２には、チャネル側にテーパー部を有するソース・ドレイン電極においては、チャネル長方向のテーパー部幅を半導体結晶の平均粒径よりも短くすることにより、コンタクト抵抗の低減が図れることが記載されており、具体的には、Ｃｒ接着層とＡｕからなるソース・ドレイン電極の断面が、基板と形成する角度（テーパー角）を４５°以上で作製し、テーパー部の幅を真空蒸着によって電極上に生成するペンタセン結晶の平均サイズである５０ｎｍよりも小さくすることで、コンタクト抵抗の低減を行っている。これは、チャネルを形成するゲート絶縁膜からの高さが１０ｎｍ以下の領域に接する半導体結晶を電極上の核から形成させないための工夫であり、従って、ソース・ドレイン電極を、基板に対して上に凸型にしたり、逆テーパー状に形成しても、同様にコンタクト抵抗の低減が可能であると記載されている。
　さらに、特許文献２を先行技術として、ソース・ドレイン電極がテーパー形状のトランジスタが特許文献３及び特許文献４に記載されているが、特許文献３は、ソース電極と半導体層との界面又はドレイン電極と半導体層との界面に選択的に有機化合物層を設けることで、キャリア移動の際の鏡像力を低減し、トンネリングを容易にして、大きな動作周波数と低消費電力を得るというもの、特許文献４は、ソース電極とドレイン電極との間の溝に平坦化層を設けることにより、ソース電極及びドレイン電極の形状に関係なく電荷の移動度を向上させるというものであり、いずれも電極のテーパー形状とは関係しない技術思想を開示するものである。
日本国特開２００３－３０４０１４号公報 日本国特開２００５－９３５４２号公報 日本国特開２００８－６６５１０号公報 日本国特開２００７－２６６３５５号公報
　従来の電界効果トランジスタには、移動度が不十分だったり、移動度にばらつきを生じる問題があった。本発明者らの検討によれば、塗布プロセスによって半導体層を形成した場合、チャネル長方向に平行でかつ基板に対して垂直な断面において、ソース・ドレイン電極のチャネル領域に面した側面の、基板に対する角度が大きいと、移動度が低下し、さらに移動度にばらつきを生じる問題があることが判明した。
　本発明は上記の課題に鑑みて創案されたもので、塗布型の半導体材料を使用した電界効果トランジスタの移動度を高め、さらに移動度のばらつきを抑制する方法を提供することを目的とする。
　本発明者らは、上記の課題を解決するべく鋭意検討した結果、塗布プロセスにより形成される半導体層を有する電界効果トランジスタにおいて、チャネル長方向に平行でかつ基板に対して垂直な断面において、ソース・ドレイン電極がテーパーを有するようにこれらの電極を形成することで、移動度の向上、さらに移動度のばらつき抑制が実現できることを見出し、本発明を完成させた。すなわち本発明は、下記の構成に存するものである。
（１）少なくとも基板、塗布法によって形成される半導体層、ソース電極及びドレイン電極を有する電界効果トランジスタであって、チャネル長方向に平行でかつ基板に対して垂直な断面において、ソース電極及び／又はドレイン電極がテーパーを有し、該テーパーの前記基板に対する角度が７０°以下であることを特徴とする電界効果トランジスタ。
（２）半導体がアヌレン構造の有機半導体である上記（１）に記載の電界効果トランジスタ。
（３）移動度のばらつきが±３０％以下である上記（１）又は（２）に記載の電界効果トランジスタ。
（４）少なくとも基板、半導体層、ソース電極及びドレイン電極を有する電界効果トランジスタの製造方法であって、チャネル長方向に平行でかつ基板に対して垂直な断面においてソース電極及び／又はドレイン電極がテーパーを有するように、ソース電極及び／又はドレイン電極を形成する工程、並びに、半導体を含有する塗布液を塗布する工程を含む電界効果トランジスタの製造方法。
（５）少なくとも基板、半導体層、ソース電極及びドレイン電極を有する電界効果トランジスタの製造方法であって、チャネル長方向に平行でかつ基板に対して垂直な断面においてソース電極及び／又はドレイン電極がテーパーを有するように、ソース電極及び／又はドレイン電極を形成する工程、半導体の前駆体を含有する塗布液を塗布する工程、並びに、加熱及び／又は光照射により該前駆体を半導体に変換する工程を含む電界効果トランジスタの製造方法。
（６）テーパーを有するソース電極及び／又はドレイン電極の形成を、フォトレジスト層を二段形成して露光し非硬化部分を除去し、金属層を形成した後リフトオフ法により不要な金属層を除去することにより行うことを特徴とする上記（４）又は（５）に記載の電界効果トランジスタの製造方法。
（７）上記（４）～（６）のいずれかに記載の方法により製造された電界効果トランジスタ。
（８）少なくとも基板、塗布法によって形成される半導体層、ソース電極及びドレイン電極を有する電界効果トランジスタを製造するにあたり、チャネル長方向に平行でかつ基板に対して垂直な断面においてソース電極及び／又はドレイン電極がテーパーを有するように、ソース電極及び／又はドレイン電極を形成することにより、電界効果トランジスタの移動度を向上させる方法。
（９）上記（１）～（３）及び（７）のいずれかに記載の電界効果トランジスタを用いた電子デバイス。
　本発明により、塗布型の半導体材料を使用した電界効果トランジスタにおいて、高い移動度及び小さい移動度のばらつきを有する電界効果トランジスタを得ることができる。
本発明のテーパー角を説明するための、ソース又はドレイン電極の、チャネル長方向に平行でかつ基板に対して垂直な断面を示す概略図である。 本発明の一実施形態における電界効果トランジスタの構造を示す概略断面図である。 実施例１における２層レジストの断面ＳＥＭ像である。 実施例１におけるソース・ドレイン電極の断面ＳＥＭ像である。 実施例１における電界効果トランジスタの偏光顕微鏡写真である。 実施例２におけるソース・ドレイン電極の断面ＳＥＭ像である。 比較例１におけるソース・ドレイン電極の断面ＴＥＭ像である。 Ｃｒ接着層と、Ａｕからなるソース・ドレイン電極を有する電界効果トランジスタの、平均移動度とテーパー角のグラフである。 Ｃｒ接着層と、Ａｕからなるソース・ドレイン電極を有する電界効果トランジスタの、移動度のばらつきとテーパー角のグラフである。
　以下、本発明の実施形態を詳細に説明する。
　本発明の一つの態様は、少なくとも基板、塗布法によって形成される半導体層、ソース電極及びドレイン電極を有する電界効果トランジスタであって、チャネル長方向に平行でかつ基板に対して垂直な断面において、ソース電極及び／又はドレイン電極がテーパーを有し、該テーパーの前記基板に対する角度が７０°以下である電界効果トランジスタである。
（ソース電極、ドレイン電極）
　本発明のソース電極及び／又はドレイン電極は、そのチャネル長方向に平行でかつ基板に対して垂直な断面において、テーパーを有し、該テーパーの前記基板に対する角度が７０°以下であることを特徴とする。
　本発明において、「チャネル領域」とは、ソース電極とドレイン電極が対向し、これらの電極に挟まれる領域を言い、「チャネル長」とは、ソース電極とドレイン電極間の距離を言い、「チャネル長方向」とは、ソース電極とドレイン電極を結ぶ方向を言う。従って、本発明の「チャネル長方向に平行でかつ基板に対して垂直な断面」とは、図１の断面図に示されるとおりの「断面」に相当し、本発明では、図１に示すように、当該断面において、ソース電極及び／又はドレイン電極がテーパーを有することを特徴とする。ここで、「テーパー」とは、先端部が先細りになっている形状を意味し、従って、「上記断面においてソース電極及び／又はドレイン電極がテーパーを有する」とは、ソース電極及び／又はドレイン電極の先端部がチャネルおよびゲート絶縁膜表面に接し、チャネル領域に面したソース電極及び／又はドレイン電極の側面が、基板に対して傾斜状となっていることを意味する。
　本発明において、図１に示すように、「テーパーの基板に対する角度」とは、ソース電極及び／又はドレイン電極のチャネル領域に面した側面の基板に対する角度を意味し（上記のとおり、該側面は基板に対して傾斜状となっている）、これを「テーパー角」と称することもある。
　具体的には、本発明の「テーパーの基板に対する角度（テーパー角）」は、チャネル長方向に平行でかつ基板に対して垂直な断面において、電極の先端部と、上記チャネル領域に面した電極側面の底面から高さ１０ｎｍにおける点とを結んだ直線が、ゲート絶縁膜平面となす角度と定義する。図１に本発明のテーパー角の測定方法を示した。電極断面を５万倍以上のＳＥＭ写真で撮影することにより、電極の先端部と、上記電極側面の底部から高さ１０ｎｍにおける点とを設定し、上記角度を測定することができる。なおここで、上記テーパー角が９０°を超える場合は「逆テーパー」であり、本発明の「テーパー」とは区別される。
　テーパー角をより小さくすることで、塗布型半導体材料を使用した電界効果トランジスタの移動度を向上させることができ、また移動度のばらつきを小さくすることができる。これは、該角度を小さくすることにより、塗布型半導体の製膜時や、加熱による半導体層の収縮時におけるソース・ドレイン電極と半導体層間の空隙生成を抑制することができるためと推定される。
　本発明において「移動度」とは、作製した半導体素子の出力特性を乾燥窒素中において、Ａｇｉｌｅｎｔ　４１５５ｃ半導体パラメータアナライザーを使用して測定し、下記式（１）を用いて√Ｉｄ ｓａｔとＶｇの直線の傾きから求められた値である。
Figure JPOXMLDOC01-appb-M000001
　式（１）中、Ｉｄ ｓａｔはドレイン電流、Ｗはチャンネル幅、Ｃｉはゲート絶縁膜の電気容量、Ｌはチャンネル長、μｓａｔは移動度、Ｖｇはゲート電圧であり、Ｖｔｈは閾値電圧である。
　また、本発明において「移動度のばらつき」とは、同一条件下において作製及び測定された５個のサンプルの移動度が、移動度の平均値を中心としてどれ位の範囲内に分布するかをいい、本発明により、塗布型の半導体材料を用いた電界効果トランジスタの移動度のばらつきを±３０％以下、好ましくは±１０％以下とすることができる。
　チャネル長方向に平行でかつ基板に対して垂直な断面において、ソース電極及び／又はドレイン電極がテーパーを有していれば、すなわち、テーパーの基板に対する角度（テーパー角）が９０°未満であれば本発明の効果を得ることができるが、７０°以下において、優れた移動度向上効果及び移動度のばらつき低減効果が得られるため、好ましい。さらに好ましくは、４５°以下であり、より好ましくは３０°以下である。該角度が大きすぎると、塗布型半導体材料の製膜時に半導体層と電極がきちんと接合されなかったり、製膜後の結晶化や加熱によって半導体層の収縮が起こった際に、半導体層と電極間に空隙が生じることがあり、これらが半導体特性に悪影響を与える。又、テーパーの基板に対する角度（テーパー角）は、０°より大きければ本発明の効果が得られ、実質的には０．１°以上である。
　本発明のソース・ドレイン電極の種類は特に限定はない。具体的には、Ａｕ、Ｃｏ、Ｃｕ、Ｉｒ、Ｍｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｔｅ、Ｗ等の金属および合金を用いることができる。また、これらの金属の表面を空気中や酸素雰囲気下において加熱したり、ＵＶ・オゾン処理やＯ２プラズマ処理することによってソース・ドレイン電極表面に酸化物の層を作製しても良い。その他にも、ＭｏＯｘ、ＮｉＯｘ、ＣｏＯｘ、ＣｕＯｘ、ＩＴＯ、ＩＺＯ、ＩＷＺＯ、ＩＧＺＯなどの金属酸化物を用いても良い。
　ソース・ドレイン電極には、電極接着層を隣接することができる。電極接着層としては、特に限定はないが、具体的にはＣｒ、Ｍｏ、Ｎｉ、Ｔｉ等の金属および合金、ＭｏＯｘ、ＮｉＯｘ、ＣｕＯｘ、ＭｏＯｘ、ＭｎＯｘ等の金属酸化物を使用しても良い。
　なお、ｐ型半導体の場合、ソース、ドレイン電極、または電極接着層の表面の仕事関数は、４．５ｅＶ以上であることが好ましい。さらに好ましくは、５．０ｅＶ以上である。上限は特に限定はないが、１０ｅＶ以下が好ましい。
　本発明では、チャネル長方向に平行でかつ基板に対して垂直な断面において、ソース電極及び／又はドレイン電極がテーパーを有するように形成されている（以下、かかる電極を「テーパー形状の電極」と称することもある）。このような電極の製造方法について説明する。
　テーパー形状のソース・ドレイン電極の形成は、感光性を持たない下層レジスト上にフォトレジストを製膜し、露光後の現像時間を制御することによって上層のフォトレジストがひさしのように張り出した形状を形成させた２層レジストを使用したリフトオフ法、単体でオーバーハング形状を作ることができるフォトレジストを用いたリフトオフ法、等方性のエッチング液を使用したウェットエッチング、等方性のエッチングガスを使用したドライエッチング、フォトレジストの末端をテーパー形状にしたり、レジストの膜減りを利用したドライエッチング、もしくはインクの粘度及びゲート絶縁膜の表面エネルギー等を制御したインクジェット等の印刷法等を用いることができる。テーパーの形状は、リフトオフレジストの形状および電極材料の製膜方法および製膜条件等を変えることにより制御することができる。さらに、エッチングガスおよびエッチング液の組成等を変更することにより制御することができる。印刷プロセスにおいては、導電性インクの表面張力および粘性、絶縁膜の表面エネルギー等を制御することで、テーパー形状を形成することができる。
（基板）
　本発明の基板の種類は特に限定はないが、具体的には、ガラス、石英等の無機材料や、ポリイミド膜、ポリエステル膜、ポリエチレン膜、ポリフェニレンスルフィド膜、ポリパラキシレン膜等の絶縁プラスチック、無機材料、金属・合金板、絶縁プラスチックを組み合わせたハイブリッド基板等が使用可能である。又、導電性ｎ型シリコンウェハーのように、後述のゲート絶縁膜と基板が一体になったものを用いても構わない。
（半導体層）
　本発明の半導体層は、塗布法によって形成されることを特徴とする。
　塗布法によって半導体層を形成することで、真空プロセスによる半導体層の形成に比べ、低コストで電界効果トランジスタを製造することができる。また、真空蒸着法により半導体層を形成した場合に比べ、半導体の結晶化に対する下地の影響が小さくなり、絶縁膜上とソース・ドレイン電極上における結晶成長の違いが縮小する。そのため、ソース・ドレイン電極をテーパー形状とすることにより、ソース・ドレイン電極とゲート絶縁膜間に跨った結晶成長が促進され、電荷注入に重要な電極の先端部と半導体層の間に空隙が生じ難くなる。
　塗布法は、特に限定はないが、スピンコート、インクジェット、エアロゾルジェット印刷、マイクロコンタクトプリント、ディップペン法、スクリーン印刷、凸版印刷、凹版印刷、グラビアオフセット印刷の方法等が挙げられる。　
　また、半導体層を塗布法によって形成する方法としては、特に限定はないが、具体的には（ａ）半導体を含む塗布液を塗布し、乾燥後半導体層とする方法、（ｂ）半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層とする方法、が挙げられる。
　（ａ）の方法においては、溶媒の乾燥と共に結晶化が生じる為、溶媒の乾燥条件等により結晶成長に変化が生じ易い。一方、（ｂ）の方法は一旦前駆体の膜を形成した後に、結晶化を起こす為、結晶化条件を一定にし易く、均一な結晶膜を得易いという利点がある。ただし、置換基の脱離による分子サイズの減少、及び高い結晶性により半導体膜の収縮が大きいため、結晶化過程においてソース・ドレイン電極と半導体層の間に空隙が生じ易い問題が有る。しかし、本発明に従いソース・ドレイン電極をテーパー形状とすることにより、半導体層のソース・ドレイン電極とゲート絶縁膜間に跨る結晶成長を促進することができるため、結晶化過程におけるソース・ドレイン電極と半導体層間の空隙生成を抑制することが可能である。そのため、本発明では、（ｂ）半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層とする方法において、より良好な効果が得られる。
　半導体としては特に限定はない。ｐ型半導体であっても、ｎ型半導体であっても良く、有機半導体材料や無機半導体材料を用いても良い。有機材料としては、ペンタセン等のアセン類、ベンゾチオフェン等の含複素縮合環芳香族化合物、ポルフィリン、フタロシアニン等のアヌレン化合物が挙げられ、中でもポルフィリン、フタロシアニン等のアヌレン化合物が好ましい。無機材料としては、シリコンやＺｎＯ等の酸化物半導体が挙げられる。
　半導体の前駆体とは、変換することによって半導体特性を有するものであれば、特に限定はなく、その変換方法も特に限定はない。具体的には、加熱もしくは光照射により逆ディールス・アルダー反応を起こす熱・光変換型のビシクロ構造を有する、アヌレン化合物、アセン類（例えば、ナフタレン、アントラセン、ペンタセン等）、芳香族オリゴマー（例えば、オリゴチオフェン、オリゴフラン等）、含複素縮合環芳香族化合物（例えば、ベンゾチオフェン、チエノチオフェン等）等が挙げられる。無機材料としては、光照射によって開環するシクロペンタシラン等がある。好ましくは加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造であり、中でも式（Ｉ）にあるビシクロポルフィリン類が好ましい。
　半導体の前駆体は、加熱、光照射等により半導体に変換される。変換条件は、前駆体の種類に応じて適宜選択可能である。例えば、加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造を有するポルフィリンは、式（Ｉ）の様に変換するが、１５０℃以上の加熱条件で変換される。
Figure JPOXMLDOC01-appb-C000002
　また、下記で示される化合物も、加熱により半導体特性を有するペンタセンやＰＴＶ（ポリチエニレンビニレン）に変換される半導体前駆体であり、本発明に有効に用いることができる。
Figure JPOXMLDOC01-appb-C000003
（ゲート電極）
　本発明のゲート電極としては、特に限定はないが、具体的には導電性ｎ型Ｓｉウェハー、Ｔａ、Ａｌ、Ｃｕ、Ｃｒ、Ｍｏ、Ｗ、Ｔｉ等の金属や、これらの金属の合金および積層膜、ポリアニリン、ポリピロール、ＰＥＤＯＴ等の導電性高分子、金属粒子を用いた導電性インク等も使用可能である。
（ゲート絶縁層）
　本発明のゲート絶縁膜の種類には特に限定はない。具体的には、ポリイミド、ポリビニルフェノール、ポリビニルアルコール、エポキシ等の絶縁ポリマーを塗布・焼成したり、ＣＶＤやスパッターによってＳｉＯ２やＳｉＮｘ、酸化アルミニウム、酸化タンタル等を形成しても構わない。また、ゲート電極にタンタルやアルミニウムを用いている場合は、ＵＶ・オゾン処理や陽極酸化処理等によりゲート電極表面に形成される酸化タンタルや酸化アルミニウムを用いても良い。
（電界効果トランジスタ）
　図２に、本発明を用いたボトムコンタクト・ボトムゲート型電界効果トランジスタの概略断面図を示す。本発明を用いた電界効果トランジスタの構造としては他にも、ボトムコンタクト・トップゲート型、トップ・ボトムコンタクト型等が有る。また、ソース・ドレイン電極の上下にゲート電極を有するデュアルゲート型を用いても良い。
（電界効果トランジスタの用途）
　本発明の電界効果トランジスタは、電子デバイス、光電デバイスに利用することができる。好ましくは電子デバイスである。電子デバイスの具体例としては、表示素子、電子タグ、電磁波および圧力センサー等が挙げられる。
　以下、本発明を実施例に基づきさらに詳細に説明する。なお、本発明はその趣旨に反しない限り実施例に限定されるものではない。
　基板とゲート電極を兼ねた導電性ｎ型シリコンウェハーの表面に、ゲート絶縁膜として膜厚３００ｎｍの熱酸化シリコン膜を形成した板を用いた。ゲート絶縁膜容量（Ｃｉ）は、誘電率を３．９と置き、１．１５×１０－４Ｆ／ｍ２である。
　次に、熱酸化シリコン膜上にポリメチルグルタルイミド（ＰＭＧＩ）レジスト（化薬マイクロケム社製ＳＦ－９を０．５μｍの厚さにスピンコートし、１８０℃、５分間加熱した。さらに、作成したレジスト膜上にネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ－１１５０）を厚さ４μｍにスピンコートし、８０℃、１８０秒加熱した。その後、４０秒露光し、１１０℃、１２０秒加熱した。その後、有機アルカリ現像液（ナガセケムテックス社製ＮＰＤ－１８）によって現像することで、上層レジストが下層レジストよりも突き出した形状の２層レジストのパターンを形成した。図３に、２層レジストの断面ＳＥＭ像（観察倍率５万倍）を示した。
　得られた２層レジストのパターン上に、Ｍｏを厚さ１００ｎｍとなるようにスパッターによって製膜した。その後、リフトオフ法により上記２層レジストパターンごと、不要なＭｏを除去することによって、テーパー形状のソース・ドレイン電極を形成した。
　最後に、式（Ｉ）に示すような、加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造を有したポルフィリン誘導体のクロロホルム溶液をスピンコートし、２１０℃、２０分間の加熱により変換および結晶化させて、半導体層を形成した。
Figure JPOXMLDOC01-appb-C000004
　得られた電界効果トランジスタは、５μｍのチャネル長および５００μｍのチャネル幅において、５個のサンプルを測定したところ平均１．０ｃｍ２／Ｖ・ｓの高い移動度が得られ、移動度のばらつきも±２０％以内に抑えられた。
　図４に、得られた電界効果トランジスタの断面ＳＥＭ像を示す。観察倍率５万倍で測定したところ、テーパーの基板に対する角度は、１°であった。
　図５に、得られた電界効果トランジスタの偏光顕微鏡写真を示す（倍率１５０倍）。Ｍｏソース・ドレイン電極上と、ＳｉＯ２ゲート絶縁膜上の半導体結晶の大きさにほぼ違いは無い。また、ソース・ドレイン電極とゲート絶縁膜間に跨って有機半導体結晶が成長している。
　結晶成長のビデオ観察において、ソース・ドレイン電極上、及びゲート絶縁膜上のどちらから結晶核が生成した場合でも、ソース・ドレイン電極とゲート絶縁膜間に跨って結晶成長が起こることが観測された。
　実施例１において、Ｍｏ電極に変えて、２層レジストのパターン上に、５ｎｍのＣｒ接着層と、１００ｎｍのＡｕをそれぞれ電子線加熱及び抵抗加熱による真空蒸着で製膜した他は、実施例１と同様にして電界効果トランジスタを作成した。
　得られた電界効果トランジスタは、１３μｍのチャネル長および５００μｍのチャネル幅において、５個のサンプルを測定したところ移動度は平均０．７７ｃｍ２／Ｖ・ｓであり、また、移動度のばらつきは±１０％であった。
　図６に、得られた電界効果トランジスタの断面ＳＥＭ像を示す。観察倍率５万倍で測定したところ、テーパーの基板に対する角度は、７０°であった。
　実施例１において、ＺＰＮ－１１５０に変えて、ＳＦ－９上にポジ型のＯＦＰＲ－８００ＬＢを１μｍの厚さになるように製膜し、フォトリソグラフィー及び現像を行った。Ｍｏ電極に変えて、２層レジストのパターン上に、５ｎｍのＣｒ接着層と、１００ｎｍのＡｕをそれぞれ電子線加熱及び抵抗加熱による真空蒸着で製膜した他は、実施例１と同様にして電界効果トランジスタを作成した。
　得られた電界効果トランジスタは、１２μｍのチャネル長および５００μｍのチャネル幅において、５個のサンプルを測定したところ平均０．７０ｃｍ２／Ｖ・ｓの高い移動度が得られ、移動度のばらつきも±２０％であった。
　得られた電界効果トランジスタの断面ＳＥＭ像を実施例１と同様に測定したところ、テーパーの基板に対する角度は、４５°であった。
　実施例１において、２層レジストのパターン上に、５ｎｍのＣｒ接着層と、１００ｎｍのＡｕをスパッターで製膜した他は、実施例１と同様にして電界効果トランジスタを作成した。
　得られた電界効果トランジスタは、１２μｍのチャネル長および５００μｍのチャネル幅において、５個のサンプルを測定したところ移動度は平均０．９２ｃｍ２／Ｖ・ｓであり、また、移動度のばらつきは±２０％であった。
　得られた電界効果トランジスタの断面ＳＥＭ像を実施例１と同様に測定したところ、テーパーの基板に対する角度は、１°であった。
（比較例１）
　実施例２において、ポリメチルグルタルイミド（ＰＭＧＩ）レジストを用いずにネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ－１１５０）のみを厚さ４μｍにスピンコートした以外は、実施例２と同様にして電界効果トランジスタを作成した。
　得られた電界効果トランジスタは、１３μｍのチャネル長および５００μｍのチャネル幅において、５個のサンプルを測定したところ移動度は平均０．２８ｃｍ２／Ｖ・ｓ、ばらつきは±４０％であった。又、ＴＥＭの観察倍率１０万倍で測定したところ、テーパーの基板に対する角度は、１３０°（逆テーパー）であった。
　図７に、比較例１で得られた電界効果トランジスタの断面ＴＥＭ像を示す。ソース・ドレイン電極は下部において基板平面に対して逆テーパー状に形成されており、絶縁膜近傍において、ソース・ドレイン電極と半導体層の間に隙間が生じている。ソース・ドレイン電極と半導体層の間に隙間が生じた場合、その部分において電荷の注入は起こらず、移動度が低下し、さらに半導体特性のばらつきが生じると考えられる。
（比較例２）
　比較例１において、露光時間を１５秒にした以外は、比較例１と同様にして電界効果トランジスタを作成した。得られた電界効果トランジスタは、１０μｍのチャネル長および５００μｍのチャネル幅において、５個のサンプルを測定したところ移動度は平均０．５５ｃｍ２／Ｖ・ｓ、ばらつきは±５０％であった。又、テーパーの基板に対する角度は、９０°であった。
　図８に、Ｃｒ接着層及びＡｕ電極を有し、ビシクロベンゾポルフィリンを製膜して半導体を形成した電界効果トランジスタの移動度とテーパー角のグラフを、図９に、Ｃｒ接着層及びＡｕ電極を有する電界効果トランジスタ移動度のバラツキとテーパー角のグラフを示す。チャネル長方向に平行でかつ基板に対して垂直な断面においてソース電極・ドレイン電極がテーパーを有するように、ソース電極・ドレイン電極を形成することにより、移動度が向上し、移動度のばらつきが抑えられていることが分かる。特にテーパーの基板に対する角度（テーパー角）を７０°以下とすることで、高い移動度と、低い移動度のばらつきが得られた。また、テーパー角が小さいほど高い移動度が得られることが明らかとなった。
（比較例３）
　比較例１において、熱変換型のビシクロポルフィリンに変えて、ペンタセンを５０ｎｍの膜厚になるように、１Å／ｓの速度で真空蒸着によって製膜し、半導体層を形成した他は、比較例１と同様にして電界効果トランジスタを作成した。テーパーの基板に対する角度は１３０°（逆テーパー）であった。得られた電界効果トランジスタは、１３μｍのチャネル長および５００μｍのチャネル幅において、３個のサンプルを測定したところ移動度は平均０．００８８ｃｍ２／Ｖ・ｓであった。
（比較例４）
　比較例２において、熱変換型のビシクロポルフィリンに変えて、ペンタセンを真空蒸着によって製膜し、半導体層を形成した他は、比較例２と同様にして電界効果トランジスタを作成した。テーパーの基板に対する角度は９０°であった。得られた電界効果トランジスタは、１０μｍのチャネル長および５００μｍのチャネル幅において、３個のサンプルを測定したところ移動度は平均０．０１４ｃｍ２／Ｖ・ｓであった。
（比較例５）
　実施例２において、熱変換型のビシクロポルフィリンに変えて、ペンタセンを真空蒸着によって製膜し、半導体層を形成した他は、実施例２と同様にして電界効果トランジスタを作成した。テーパーの基板に対する角度は７０°であった。得られた電界効果トランジスタは、１３μｍのチャネル長および５００μｍのチャネル幅において、３個のサンプルを測定したところ移動度は平均０．００２８ｃｍ２／Ｖ・ｓであった。
（比較例６）
　実施例３において、熱変換型のビシクロポルフィリンに変えて、ペンタセンを真空蒸着によって製膜し、半導体層を形成した他は、実施例３と同様にして電界効果トランジスタを作成した。テーパーの基板に対する角度は４５°であった。得られた電界効果トランジスタは、１２μｍのチャネル長および５００μｍのチャネル幅において、３個のサンプルを測定したところ移動度は平均０．００７０ｃｍ２／Ｖ・ｓであった。
　比較例３～６の結果から、真空蒸着により半導体層を形成した場合、ソース・ドレイン電極のテーパー角を小さくすることによる移動度の向上は見られなかった。
　本出願は、２００９年４月１０日出願の日本国特許出願（特願２００９－０９６１３１）に基づくものであり、その内容はここに参照として取り込まれる。
　本発明により、移動度が高く、また、移動度のばらつきが少ない電界効果トランジスタを得ることができる。
　本発明の電界効果トランジスタはフラットパネルディスプレイ、フレキシブルディスプレイ、電子タグ、光・圧力センサー等の種々の電子デバイスに利用可能である。
１　ソース・ドレイン電極
２　ゲート絶縁膜
３　ゲート電極
４　半導体層

Claims (9)

  1. 　少なくとも基板、塗布法によって形成される半導体層、ソース電極及びドレイン電極を有する電界効果トランジスタであって、チャネル長方向に平行でかつ基板に対して垂直な断面において、ソース電極及び／又はドレイン電極がテーパーを有し、該テーパーの前記基板に対する角度が７０°以下であることを特徴とする電界効果トランジスタ。
  2. 　半導体がアヌレン構造の有機半導体である請求項１に記載の電界効果トランジスタ。
  3. 　移動度のばらつきが±３０％以下である請求項１又は２記載の電界効果トランジスタ。
  4. 　少なくとも基板、半導体層、ソース電極及びドレイン電極を有する電界効果トランジスタの製造方法であって、チャネル長方向に平行でかつ基板に対して垂直な断面においてソース電極及び／又はドレイン電極がテーパーを有するように、ソース電極及び／又はドレイン電極を形成する工程、並びに、半導体を含有する塗布液を塗布する工程を含む電界効果トランジスタの製造方法。
  5. 　少なくとも基板、半導体層、ソース電極及びドレイン電極を有する電界効果トランジスタの製造方法であって、チャネル長方向に平行でかつ基板に対して垂直な断面においてソース電極及び／又はドレイン電極がテーパーを有するように、ソース電極及び／又はドレイン電極を形成する工程、半導体の前駆体を含有する塗布液を塗布する工程、並びに、加熱及び／又は光照射により該前駆体を半導体に変換する工程を含む電界効果トランジスタの製造方法。
  6. 　テーパーを有するソース電極及び／又はドレイン電極の形成を、フォトレジスト層を二段形成して露光し非硬化部分を除去し、金属層を形成した後リフトオフ法により不要な金属層を除去することにより行うことを特徴とする請求項４又は５記載の電界効果トランジスタの製造方法。
  7. 　請求項４～６のいずれか一項に記載の方法により製造された電界効果トランジスタ。
  8. 　少なくとも基板、塗布法によって形成される半導体層、ソース電極及びドレイン電極を有する電界効果トランジスタを製造するにあたり、チャネル長方向に平行でかつ基板に対して垂直な断面においてソース電極及び／又はドレイン電極がテーパーを有するように、ソース電極及び／又はドレイン電極を形成することにより、電界効果トランジスタの移動度を向上させる方法。
  9. 　請求項１～３及び７のいずれか一項に記載の電界効果トランジスタを用いた電子デバイス。
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