JP5644065B2 - 電界効果トランジスタ - Google Patents
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Description
一方、塗布プロセスによって半導体層を形成できる塗布型半導体材料は、大面積の電子デバイスを高価な設備を必要とせず低コスト、低エネルギーで製造できる利点がある。
しかしながら、本願発明者らの検討によれば、移動度のばらつきが大きく、実用上には問題があった。
すなわち本発明は、(1)少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、該半導体層が塗布法により形成され、ソース電極及び/又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有する電界効果トランジスタであってゲート絶縁膜表面に対するソース電極及び/又はドレイン電極の高さが、10nm以上である電界効果トランジスタに存する。そしてより好ましくは、(2)ソース電極及び/又はドレイン電極とゲート絶縁膜との間に接着層を有
する(1)に記載の電界効果トランジスタ、さらに好ましくは(3)ゲート絶縁膜の凹部の高さが、接着層の膜厚よりも大きい(2)に記載の電界効果トランジスタ、特に好ましくは(4)半導体層が、半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層としたものである(1)乃至(3)のいずれかに記載の電界効果トランジスタに存する。
以下に記載する構成要件の説明は、本発明の実施形態の一例(代表例)であり、本発明はその要旨を超えない限り、これらの内容に特定はされない。
本発明は、少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、該半導体層が塗布法により形成され、ソース電極及び/又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有する電界効果トランジスタである。
本発明のソース電極及び/又はドレイン電極は、ゲート絶縁膜の凹部に配置された構造を有することを特徴とする。ゲート絶縁膜の凹部に配置されたとは、ゲート絶縁膜表面に対して、ソース電極及び/又はドレイン電極が埋め込まれた構造であることである。ゲート絶縁膜の凹部の高さは少なくとも1nm以下であることが好ましい。さらに好ましくは5nm以下であり、より好ましくは10nm以下である。高さの差が小さすぎると電極の埋め込みによる移動度のバラツキ抑制効果が得られず、大きすぎるとソース電極及び/又はドレイン電極とゲート電極間のリークが生じ易くなる。
ゲート絶縁膜表面に対するソース電極及び/又はドレイン電極の高さは特に限定はないが、10μm以下であることが好ましい。さらに好ましくは1μm以下、より好ましくは500nm以下、特に好ましくは200nm以下である。又、10nm以上が好ましく、さらに好ましくは20nm以上である。ゲート絶縁膜表面に対するソース電極及び/又はドレイン電極の高さが高すぎると、薄膜内の応力の増大によって剥離が生じ易くなるといった問題点がある。低すぎると、ソース電極及び/又はドレイン電極から半導体層への電荷注入の効率が低下する可能性がある。
ってソース・ドレイン電極表面に酸化物の層を作製しても良い。
ソース・ドレイン電極には、接着層を隣接することができる。接着層としては、特に限定はないが、具体的にはCr、Ti、Mo、W等が挙げられる。
ソース、ドレイン電極の表面の仕事関数は、4.6eV以上であることが好ましい。さらに好ましくは、5.0eV以上である。
本発明の半導体層は塗布法で形成されることを特徴とする。塗布法で半導体層を形成すると、生産性の観点と、半導体層とソース電極及び/又はドレイン電極との接合の点から塗布法で形成されることが好ましい。塗布法によって形成されることにより、ソース電極、ドレイン電極との接合が隙間無く良好となる傾向がある。
塗布法は、特に限定はないが、スピンコート、インクジェット、スクリーン印刷、凸版印刷、凹版印刷、グラビアオフセット印刷の方法が挙げられる。
半導体層を塗布法によって形成する方法としては、特に限定はないが、具体的には1)半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層とする、2)半導体を含む塗布液を塗布し、乾燥後半導体層とする方法が挙げられる。好ましくは、1)半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層とする方法である。
等の酸化物半導体が上げられる。好ましくは加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造であり、中でも式(I)にあるビシクロベンゾポルフィリン類が好ましい。
本発明の電界効果トランジスタは、該半導体層が塗布法により形成され、ソース電極及び/又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有することにより、電界効果トランジスタの移動度のばらつきを抑制するものである。このメカニズムは明らかで
はないが、塗布プロセスにおいては、塗布後のアニーリングによって半導体層の結晶化及び焼き締めを行うため、半導体層に収縮が生じる。そのため、ソース・ドレイン電極の形状のばらつき、及び接着層からの剥離による影響が、半導体層とソース・ドレイン電極間の接合に現れ易いと考えられる。ソース・ドレイン電極が、ゲート絶縁膜の凹部に配置された構造を有することにより、ソース・ドレイン電極の均一性が増し、接着層からの剥離が生じ難くなるため、電界効果トランジスタの移動度のばらつきが抑制されたと考えられる。
本発明のゲート電極としては、特に限定はないが、具体的には導電性n型シリコンウェハー、タンタル、アルミニウム、銅、クロム、モリブデンやこれらの金属を用いた合金および積層膜、ポリアニリン、ポリピロール、PEDOT等の導電性高分子、金属粒子を用いた導電性インク等も使用可能である。
本発明のゲート絶縁膜の種類には特に限定はない。具体的には、ポリイミド、ポリビニルフェノール、ポリビニルアルコール、エポキシ等の絶縁ポリマーを塗布・焼成したり、CVDやスパッターによってSiO2やSiNx、SiOxNy、酸化アルミニウム、酸化タンタル等を形成しても構わない。また、ゲート電極にタンタルやアルミニウムを用いている場合は、陽極酸化によりゲート電極表面に形成される酸化タンタルや酸化アルミニウムを用いても良い。
本発明の基板の種類は特に限定はないが、具体的には、ガラス、石英等の無機材料や、ポリイミド膜、ポリエステル膜、ポリエチレン膜、ポリフェニレンスルフィド膜、ポリパラキシリレン膜等の絶縁プラスチック、無機材料、金属・合金板、絶縁プラスチックを組み合わせたハイブリッド基板等が使用可能である。又、導電性n型シリコンウェハーのように、後述のゲート絶縁膜と基板が一体になったものを用いても構わない。
図1に、本発明を用いたボトムコンタクト・ボトムゲート型電界効果トランジスタの概略図を示す。本発明を用いた電界効果トランジスタの構造としては他にも、ボトムコンタクト・トップゲート型、トップ・ボトムコンタクト型等が有る。また、ソース・ドレイン電極の上下にゲート電極を有するデュアルゲート型を用いても良い。
(電界効果トランジスタの製造方法)
以下に、図2を用いて本電界効果トランジスタの製造方法について説明するが、本発明はその趣旨に反しない限り、これに限定されるものではない。
ゲート電極上に、ゲート絶縁膜(4)を形成する。ゲート絶縁膜の形成方法は特に限定はないが、金属の熱酸化及び陽極酸化、CVD、PVD、スパッター、真空蒸着、スピンコート等による塗布といった方法で形成される。ゲート絶縁膜の膜厚は、10nm〜10μmが好ましい。
尚、導電性n型Siウェハーのように、基板とゲート電極及び/又はゲーと絶縁膜を兼ねた材料を用いる場合、これらの工程は省略できる。
ンコートする。その後、加熱してネガ型レジスト層を形成する。レジスト層は、単層であってもよいが、後述の反応性イオンエッチング耐性の点から、積層構造とすることが好ましい。具体的には、ネガ型レジスト層上に、Au等の金属を蒸着し、10nm〜10μmの金属膜を形成する。さらに金属膜上に、ネガ型レジスト層を膜厚100nm〜100μmでスピンコートする。その後、加熱してネガ型レジスト層を形成する。
レジスト層が積層構造になっている場合は、まず、フォトリソグラフィーによって最表面のネガ型レジスト層を電極の形状にパターニングする。露光、アルカリ現像により行う。その後、金属膜をウェットエッチングする。さらにゲート絶縁膜に接しているネガ型レジストを反応性イオンエッチング(RIE)によって電極の形状にエッチングする。
その後、レジスト層をリフトオフして剥離することで、ソース・ドレイン電極(2)がゲート絶縁膜の凹部に埋め込まれた基板を作成することができる。
最後に半導体層を形成する。半導体層の形成方法は特に限定はないが、蒸着法や前述の塗布法が挙げられる。半導体層の膜厚は、1nm〜10μmが好ましい。
本発明の電界効果トランジスタは、フラットパネルディスプレイ、フレキシブルディスプレイ、電子タグ、光・圧力センサー等に利用可能である。
基板とゲート電極を兼ねた導電性n型シリコンウェハーの表面に、ゲート絶縁膜として膜厚300nmの熱酸化シリコン膜を形成した板を用いた。
次に、熱酸化シリコン膜上にネガ型のフォトレジスト(日本ゼオン社製ZPN−1150)を厚さ4μmにスピンコートし、80℃、60秒間加熱した。作製したレジスト膜上にAuを100nmの厚さで真空蒸着したのちに、さらにネガ型のフォトレジスト(日本ゼオン社製ZPN−1150)を厚さ4μmにスピンコートし、80℃、60秒間加熱した。その後、40秒間露光し、110℃、60秒加熱した。有機アルカリ現像液(長瀬ケムテックス社製NPD−18)によって現像することで、最表面のネガ型レジストに電極のパターンを形成した。その後、Auをウェットエッチングによって、下層のネガ型レジストを反応性イオンエッチング(RIE)により電極パターンの形状に除去した後に、電極形状に露出した熱酸化シリコン膜をRIEによって、8nmの深さになるようにエッチングし、埋め込み部を持った基板を作成した。
図2に本実施例における埋め込み部の作製方法を示す。
最後に、式(I)に示すような、加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造を有したポルフィリン誘導体をスピンコートし、加熱により変換および結晶化させて、半導体層を形成した。
以上の結果から、塗布プロセスにより形成された半導体を持つ電界効果トランジスタにおいて、ゲート絶縁膜表面にソース・ドレイン電極が埋め込むことによって、移動度のバラツキが抑制されていることが分かった。
図3に、得られた電界効果トランジスタの断面SEM像を示す。
基板とゲート電極を兼ねた導電性n型シリコンウェハーの表面に、ゲート絶縁膜として膜厚300nmの熱酸化シリコン膜を形成した板を用いた。
次に、熱酸化シリコン膜上にネガ型のフォトレジスト(日本ゼオン社製ZPN−1150)を厚さ4μmにスピンコートし、90℃、90秒加熱した。その後、40秒間露光し、110℃、60秒加熱した。有機アルカリ現像液(長瀬ケムテックス社製NPD−18)によって現像することで、ネガ型レジストに電極のパターンを形成した。
Cr接着層を5nmになるように真空蒸着によって製膜し、さらにAuを100nm真空蒸着した。その後、リフトオフ法により上記レジストパターンごと、不要なCrおよびAuを除去することによって、埋め込みの無いソース・ドレイン電極を持った基板を作成した。
次に実施例1の方法に従い、ビシクロ構造を有したポルフィリン誘導体をスピンコートし、加熱により変換および結晶化させて、半導体層を形成した。
実施例に記載の、ゲート絶縁膜に埋め込まれたソース・ドレイン電極を持った基板に対し、ペンタセンを0.05nm/sの速度で100nmの膜厚になるように蒸着し、半導体層を形成した。
ネル幅において10個のサンプルを測定したところ、移動度は平均0.011cm2/V・sであり、移動度の標準偏差は0.0038cm2/V・sであった。
比較例1に記載の、ゲート絶縁膜に埋め込まれていないソース・ドレイン電極を持った基板に対し、ペンタセンを0.05nm/sの速度で100nmの膜厚になるように蒸着し、半導体層を形成した。
以上の結果より、真空蒸着したペンタセンによって半導体層を形成した電界効果トランジスタにおいては、ゲート絶縁膜表面へのソース・ドレイン電極の埋め込みによる移動度のばらつきの抑制効果は見られなかった。
2 ソース・ドレイン電極
3 接着層
4 ゲート絶縁膜
5 ゲート絶縁膜表面
6 ゲート絶縁膜凹部(埋め込み部)
7 ゲート電極
8 ネガ型レジスト
9 Au膜
Claims (5)
- 少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、該半導体層が塗布法により形成され、ソース電極及び/又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有する電界効果トランジスタであってゲート絶縁膜表面に対するソース電極及び/又はドレイン電極の高さが、10nm以上である電界効果トランジスタ。
- ソース電極及び/又はドレイン電極とゲート絶縁膜との間に接着層を有する請求項1に記載の電界効果トランジスタ。
- ゲート絶縁膜の凹部の高さが、接着層の膜厚よりも大きい請求項2に記載の電界効果トランジスタ。
- 半導体層が、半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層としたものである請求項1乃至3のいずれかに記載の電界効果トランジスタ。
- 請求項1乃至4のいずれかに記載の電界効果トランジスタを用いた電子デバイス。
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