JP2011003755A - 電界効果トランジスタ - Google Patents

Abstract

【課題】 移動度にバラツキの少ない電界効果トランジスタを提供する。
【解決手段】 少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有し、ゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さが１０ｎｍ以上であることを特徴とする電界効果トランジスタ。
【選択図】 図１

Description

本発明は、電界効果トランジスタに関する。

電界効果トランジスタの構造には、ボトムコンタクト型、トップコンタクト型、ボトムコンタクト・トップゲート型などの複数の構造が有る。中でも、ボトムコンタクト型は高精細かつ低コストで製造することができる。また、半導体層を形成する前に基板上にゲート電極、ゲート絶縁膜、ソース・ドレイン電極を形成することができるため、半導体層へのダメージが少ない電界効果トランジスタの構造である。

しかし、ボトムコンタクト型の電界効果トランジスタでは、仕事関数が高く、半導体層への電荷注入の効率の高いＡｕやＰｔの様なソース電極及び又はドレイン電極を用いるが、ゲート絶縁膜との接着性を保つために、ＣｒやＴｉ等の電極接着層を用いる必要があった。このため、ゲート絶縁膜表面と電極間の距離が電極接着層によって離れることにより、電荷注入に抵抗が生じ、移動度の低下を引き起こしていた。さらに、電極接着層材料は、仕事関数が低いため、半導体層への電荷注入の効率は一層低い。

一方、ボトムコンタクト型電界効果トランジスタの移動度を向上するために、ソース・ドレイン電極をゲート絶縁膜に埋め込み、電極の高さをゲート絶縁膜表面の高さに近づけることで移動度の向上を行った例がある。特許文献１では、Cr接着層とAuからなるソース・ドレイン電極をゲート絶縁膜上に形成した凹部に作製し、その高さをゲート絶縁膜表面と同等にすることで、蒸着によって形成した半導体ペンタセンの結晶膜が連続的にソース・ドレイン電極間に形成され、移動度の向上、オン電流の増加がなされている。

特開２００８−４１９１４号公報

しかし、特許文献１の実施例においては、ソース・ドレイン電極の側面とゲート絶縁膜との間に隙間が作られているために、仕事関数が低く、半導体層への電荷注入の効率が低いＣｒ接着層がゲート絶縁膜表面に露出しており、電極と半導体間の接触抵抗の接触抵抗の増大が予想される。
また、ゲート絶縁膜が埋め込み部に対してテーパー状に形成されているために、ゲート絶縁膜表面における半導体結晶の連続性が失われ、結晶粒界が生じ易いと考えられる。

従来の電界効果トランジスタには、移動度、Ｖｔｈ（スレッショルド電圧）、Ｏｎ／Ｏｆｆ比などの半導体特性にバラツキを生じる問題が有った。

本発明は上記の課題に鑑みて創案されたもので、電界効果トランジスタの移動度のばらつきを抑制する方法を提供することを目的とする。

本発明の発明者は、上記の課題を解決するべく鋭意検討した結果、ソース・ドレイン電極をゲート絶縁膜に埋め込み、さらにソース・ドレイン電極のゲート絶縁膜表面からの高さを１０ｎｍ以上とすることにより、移動度のばらつき抑制が実現できる電界効果トラン
ジスタが得られることを見出し、本発明を完成させた。
すなわち本発明は、少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有し、ゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さが１０ｎｍ以上であることを特徴とする電界効果トランジスタに存する。

本発明により、電界効果トランジスタの移動度を向上し、ばらつきを抑制することができる。

本発明の一実施形態における電界効果トランジスタの構造である。 実施例におけるソース・ドレイン電極の作成方法である。 実施例におけるソース・ドレイン電極の断面ＳＥＭ像である。

以下、本発明の実施形態を詳細に説明する。
以下に記載する構成要件の説明は、本発明の実施形態の一例（代表例）であり、本発明はその要旨を超えない限り、これらの内容に特定はされない。
本発明は、少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有し、ゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さが１０ｎｍ以上であることを特徴とする電界効果トランジスタである。

（ソース電極、ドレイン電極）
本発明のソース電極及び／又はドレイン電極は、ゲート絶縁膜の凹部に配置された構造を有することを特徴とする。ゲート絶縁膜の凹部に配置されたとは、ゲート絶縁膜表面に対して、ソース電極及び／又はドレイン電極が埋め込まれた構造であることである。ゲート絶縁膜の凹部の高さは少なくとも１ｎｍ以下であることが好ましい。さらに好ましくは５ｎｍ以下であり、より好ましくは１０ｎｍ以下である。高さの差が小さすぎると電極の埋め込みによる移動度のバラツキ抑制効果が得られず、大きすぎるとソース電極及び／又はドレイン電極とゲート電極間のリークが生じ易くなる。

ソース電極及び／又はドレイン電極とゲート絶縁膜との間に、後述の接着層を使用する場合、ゲート絶縁膜の凹部の高さは、接着層の膜厚よりも大きいことが望ましい。接着層は、電荷注入効率は良いが、基板から剥離し易い電極材料に対して用いられている。しかし、接着層を使用した場合でも、電極末端における接着層と電極材料間の剥離が生じることがあり、電界効果トランジスタの特性にバラツキを引き起こす。電極接着層をゲート絶縁膜表面よりも低くすることにより、剥離が生じにくくなり、さらに接着層と電極間に剥離が生じた場合でも特性のバラツキが抑制されると考えられる。

ゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さは、１０ｎｍ以上であることを特徴とする。さらに好ましくは２０ｎｍ以上である。又、上限は特に限定はないが、通常１０μｍ以下である。さらに好ましくは１μｍ以下、より好ましくは５００ｎｍ以下、特に好ましくは２００ｎｍ以下である。ゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さが高すぎると、薄膜内の応力の増大によって剥離が生じ易くなるといった問題点がある。低すぎると、ソース電極及び／又はドレイン電極から半導体層への電荷注入の効率が低下する可能性がある。

図１に、ゲート絶縁膜の凹部の高さの定義方法を示す。
本発明のソース・ドレイン電極の種類は特に限定はない。具体的には、Ａｕ、Ｃｏ、Ｃｕ、Ｉｒ、Ｍｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｔｅ、Ｗ等の金属および合金、積層膜を用いることができる。その他にも、ＮｉＯ_ｘ、ＣｏＯ_ｘ、ＣｕＯ_ｘ、ＩＴＯ、ＩＺＯ、ＩＷＺＯ、ＩＧＺＯなどの金属酸化物を電極に用いても良い。好ましくは、Ａｕである。また、空気中や酸素雰囲気下において加熱したり、ＵＶ・オゾン処理やＯ_２プラズマ処理することによってソース・ドレイン電極表面に酸化物の層を作製しても良い。
ソース・ドレイン電極には、接着層を隣接することができる。接着層としては、特に限定はないが、具体的にはＣｒ、Ｔｉ、Ｍｏ、Ｗ等が挙げられる。
ソース、ドレイン電極の表面の仕事関数は、４．６ｅＶ以上であることが好ましい。さらに好ましくは、５．０ｅＶ以上である。
本発明の電界効果トランジスタは、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有し、ゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さが１０ｎｍ以上である構造であることにより、電界効果トランジスタの移動度のばらつきを抑制するものである。このメカニズムは明らかではないが、電荷注入の効率が悪い接着層がゲート絶縁膜表面よりも低く、ソース・ドレイン電極からの電荷注入が効率的に行われること、さらに、接着層とソース・ドレイン電極間に剥離が生じ難く、剥離が生じた場合でも、剥離した部分がゲート絶縁膜表面に現れ難い。そのため、移動度が向上し、移動度のばらつきも抑制されると考えられる。

（半導体層）
半導体としては特に限定はない。有機半導体材料や無機半導体材料を用いても良い。有機低分子材料としては、ペンタセン等のアセン類、オリゴチオフェンやベンゾチオフェン等の含複素縮合間化合物、ぺリレンジイミド等のイミド化合物、ポルフィリン、フタロシアニン等のアヌレン化合物が挙げられ、中でもポルフィリン、フタロシアニン等のアヌレン化合物が好ましい。有機高分子材料としては、ポリチオフェン、ポリパラフェニレンビニレン、無機材料としては、カーボンナノチューブ、シリコン、ＺｎＯ等の酸化物半導体が上げられる。

半導体層の形成方法としては、特に限定はなく、蒸着法、塗布法等が挙げられるが、生産性の観点と、半導体層とソース電極及び／又はドレイン電極との接合の点から塗布法で形成されることが好ましい。塗布法によって形成されることにより、ソース電極、ドレイン電極との接合が隙間無く良好となる傾向がある。
塗布法は、特に限定はないが、スピンコート、インクジェット、スクリーン印刷、凸版印刷、凹版印刷、グラビアオフセット印刷の方法が挙げられる。
半導体層を塗布法によって形成する方法としては、特に限定はないが、具体的には１）半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層とする、２）半導体を含む塗布液を塗布し、乾燥後半導体層とする方法が挙げられる。好ましくは、１）半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層とする方法である。
半導体の前駆体とは、加熱、光照射等により半導体に変換される。変換条件は、前駆体の種類に応じて適宜選択可能である。例えば、加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造を有するポルフィリンは、式（Ｉ）の様に変換するが、１５０℃以上の加熱条件において変換される。

（ゲート電極）
本発明のゲート電極としては、特に限定はないが、具体的には導電性ｎ型シリコンウェハー、Ｔａ、Ａｌ、Ｃｕ、Ｃｒ、Ｍｏやこれらの金属を用いた合金および積層膜である。また、ポリアニリン、ポリピロール、ＰＥＤＯＴ等の導電性高分子、金属粒子等を用いた導電性インク等も使用可能である。

（ゲート絶縁膜）
本発明のゲート絶縁膜の種類には特に限定はない。具体的には、ポリイミド、ポリビニルフェノール、ポリビニルアルコール、エポキシ等の絶縁ポリマーを塗布・ＵＶ硬化・焼成したり、ＣＶＤやスパッターによってＳｉＯ_２やＳｉＮ_ｘ、ＳｉＯ_ｘＮ_ｙ、酸化アルミニウム、酸化タンタル等を形成しても構わない。また、ゲート電極にタンタルやアルミニウムを用いている場合は、陽極酸化によりゲート電極表面に形成される酸化タンタルや酸化アルミニウムを用いても良い。

（基板）
本発明の基板の種類は特に限定はないが、具体的には、ガラス、石英等の無機材料や、ポリイミド膜、ポリエステル膜、ポリエチレン膜、ポリフェニレンスルフィド膜、ポリパラキシリレン膜等の絶縁プラスチック、無機材料、金属・合金板、絶縁プラスチックを組み合わせたハイブリッド基板等が使用可能である。又、導電性ｎ型シリコンウェハーのように、後述のゲート絶縁膜と基板が一体になったものを用いても構わない。

（電界効果トランジスタ）
図１に、本発明を用いたボトムコンタクト・ボトムゲート型電界効果トランジスタの概略図を示す。本発明を用いた電界効果トランジスタの構造としては他にも、ボトムコンタクト・トップゲート型、トップ・ボトムコンタクト型等が有る。また、ソース・ドレイン電極の上下にゲート電極を有するデュアルゲート型を用いても良い。
（電界効果トランジスタの製造方法）
以下に、図２を用いて本電界効果トランジスタの製造方法について説明するが、本発明はその趣旨に反しない限り、これに限定されるものではない。

基板上にゲート電極を形成する。ゲート電極の形成方法は説く限定はないが、ウェットエッチング及びドライエッチング、リフトオフ、導電性高分子及び導電性インクの印刷といった方法で形成される。ゲート電極の膜厚は、１０ｎｍ〜１０μｍが好ましい。
ゲート電極上に、ゲート絶縁膜（４）を形成する。ゲート絶縁膜の形成方法は特に限定はないが、金属の熱酸化及び陽極酸化、ＣＶＤ、ＰＶＤ、スパッター、真空蒸着、スピンコート等による塗布といった方法で形成される。ゲート絶縁膜の膜厚は、１０ｎｍ〜１０μｍが好ましい。
尚、導電性ｎ型Ｓｉウェハーのように、基板とゲート電極及び／又はゲーと絶縁膜を兼ねた材料を用いる場合、これらの工程は省略できる。

次に、ゲート絶縁膜上に、後述のエッチングの保護層となるレジスト層を形成する。形成方法としては特に限定はないが、ネガ型レジストを膜厚１００ｎｍ〜１００μｍでスピンコートする。その後、加熱してネガ型レジスト層を形成する。レジスト層は、単層であってもよいが、後述の反応性イオンエッチング耐性の点から、積層構造とすることが好ましい。具体的には、ネガ型レジスト層上に、Ａｕ等の金属を蒸着し、１０ｎｍ〜１０μｍの金属膜を形成する。さらに金属膜上に、ネガ型レジスト層を膜厚１００ｎｍ〜１００μｍでスピンコートする。その後、加熱してネガ型レジスト層を形成する。

次に、ゲート絶縁膜に接しているネガ型レジストを反応性イオンエッチング（ＲＩＥ）によって電極の形状にエッチングする。
レジスト層が積層構造になっている場合は、まず、フォトリソグラフィーによって最表面のネガ型レジスト層を電極の形状にパターニングする。露光、アルカリ現像により行う。その後、金属膜をウェットエッチングする。さらにゲート絶縁膜に接しているネガ型レジストを反応性イオンエッチング（ＲＩＥ）によって電極の形状にエッチングする。

次に、ゲート絶縁膜をＲＩＥによってエッチングし、ソース・ドレイン電極の凹部（６）を形成する。この時、異方性ＲＩＥを用いることで、電極の側面とゲート絶縁膜との間に隙間が生じることを防ぐことができる。凹部の深さをコントロールするには、エッチング速度と時間を制御する必要がある。

ゲート絶縁膜の凹部が形成された基板に対し、ソース及び又はドレイン電極を製膜する電極の製膜方法に特に限定はないが、真空蒸着およびスパッターが挙げられる。ソース及び又はドレイン電極の膜厚は、ソース・ドレイン電極の高さがゲート絶縁膜表面から１０ｎｍ〜１０μｍになるように製膜することが好ましい。
その後、レジスト層をリフトオフして剥離することで、ソース・ドレイン電極（２）がゲート絶縁膜の凹部に埋め込まれた基板を作成することができる。
最後に半導体層を形成する。半導体層の形成方法は特に限定はないが、蒸着法や前述の塗布法が挙げられる。半導体層の膜厚は、１ｎｍ〜１０μｍが好ましい。

（電界効果トランジスタの用途）
本発明の電界効果トランジスタは、フラットパネルディスプレイ、フレキシブルディスプレイ、電子タグ、光・圧力センサー等に利用可能である。

以下、本発明を実施例に基づきさらに詳細に説明する。なお、本発明はその趣旨に反しない限り実施例に限定されるものではない。
［実施例１］
基板とゲート電極を兼ねた導電性ｎ型シリコンウェハーの表面に、ゲート絶縁膜として膜厚３００ｎｍの熱酸化シリコン膜を形成した板を用いた。
次に、熱酸化シリコン膜上にネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ−１１５０）を厚さ４μｍにスピンコートし、８０℃、６０秒間加熱した。作製したレジスト膜上にＡｕを１００ｎｍの厚さで真空蒸着したのちに、さらにネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ−１１５０）を厚さ４μｍにスピンコートし、８０℃、６０秒間加熱した。その後、４０秒間露光し、１１０℃、６０秒加熱した。有機アルカリ現像液（長瀬ケムテックス社製ＮＰＤ−１８）によって現像することで、最表面のネガ型レジストに電極のパターンを形成した。その後、Ａｕをウェットエッチングによって、下層のネガ型レジストを反応性イオンエッチング（ＲＩＥ）により電極パターンの形状に除去した後に、電極形状に露出した熱酸化シリコン膜をＲＩＥによって、８ｎｍの深さになるようにエッチングし、埋め込み部を持った基板を作成した。
図２に本実施例における埋め込み部の作製方法を示す。

埋め込み部を持った基板に対し、Ｃｒ接着層を５ｎｍになるように真空蒸着によって製膜し、さらにＡｕを１００ｎｍ真空蒸着した。その後、リフトオフ法により上記レジストパターンごと、不要なＣｒおよびＡｕを除去することによって、ゲート絶縁膜に埋め込まれたソース・ドレイン電極を持った基板を作成した。ゲート絶縁膜表面に対するソース電極及びドレイン電極の高さは、９７ｎｍであった。
最後に、式（Ｉ）に示すような、加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造を有したポルフィリン誘導体をスピンコートし、加熱により変換および結晶化させて、半導体層を形成した。

得られた電界効果トランジスタは、１０μｍのチャンネル長および５００μｍのチャンネル幅において２０個のサンプルを測定したところ、移動度は平均０．４４ｃｍ^２／Ｖ・ｓであり、移動度の標準偏差は０．０５０ｃｍ^２／Ｖ・ｓに抑えられ、埋め込み部を持たない基板を使用した比較例に対して、移動度の向上、および移動度のばらつきの抑制が達成された。
図３に、得られた電界効果トランジスタの断面SEM像を示す。

［比較例１］
基板とゲート電極を兼ねた導電性ｎ型シリコンウェハーの表面に、ゲート絶縁膜として膜厚３００ｎｍの熱酸化シリコン膜を形成した板を用いた。
次に、熱酸化シリコン膜上にネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ−１１５０）を厚さ４μｍにスピンコートし、９０℃、９０秒加熱した。その後、４０秒間露光し、１１０℃、６０秒加熱した。有機アルカリ現像液（長瀬ケムテックス社製ＮＰＤ−１８）によって現像することで、ネガ型レジストに電極のパターンを形成した。
Ｃｒ接着層を５ｎｍになるように真空蒸着によって製膜し、さらにＡｕを１００ｎｍ真空蒸着した。その後、リフトオフ法により上記レジストパターンごと、不要なＣｒおよびＡｕを除去することによって、埋め込みの無いソース・ドレイン電極を持った基板を作成した。
次に実施例１の方法に従い、ビシクロ構造を有したポルフィリン誘導体をスピンコートし、加熱により変換および結晶化させて、半導体層を形成した。

得られた電界効果トランジスタは、１０μｍのチャンネル長および５００μｍのチャンネル幅において１０個のサンプルを測定したところ、移動度は平均０．２９ｃｍ^２／Ｖ・ｓであり、移動度の標準偏差は０．１３ｃｍ^２／Ｖ・ｓであった。

本発明により、移動度が高く、移動度のばらつきが少ない電界効果トランジスタを得ることができる。

１ 半導体層
２ ソース・ドレイン電極
３ 接着層
４ ゲート絶縁膜
５ ゲート絶縁膜表面
６ ゲート絶縁膜凹部（埋め込み部）
７ ゲート電極
８ ネガ型レジスト
９ Ａｕ膜

Claims (3)

1. 少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有し、ゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さが１０ｎｍ以上であることを特徴とする電界効果トランジスタ。
2. ソース電極及び／又はドレイン電極とゲート絶縁膜との間に接着層を有する請求項１に記載の電界効果トランジスタ。
3. 請求項１又は２に記載の電界効果トランジスタを用いた電子デバイス。