WO2010103567A1 - 試験装置および試験方法 - Google Patents

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WO2010103567A1
WO2010103567A1 PCT/JP2009/001073 JP2009001073W WO2010103567A1 WO 2010103567 A1 WO2010103567 A1 WO 2010103567A1 JP 2009001073 W JP2009001073 W JP 2009001073W WO 2010103567 A1 WO2010103567 A1 WO 2010103567A1
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太幡誠
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Advantest Corp
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Definitions

  • the present invention relates to a test apparatus and a test method.
  • a memory device includes an enormous number of memory cells, and a defective memory cell may be included in these memory cells.
  • a memory device having redundant memory cells that are replaced with defective memory cells at the time of manufacture may be subjected to a memory repair process (or redundancy) in which the defective memory cells are replaced with redundant memory cells. JP-A-10-222999
  • a plurality of memory cells addressed in a row and a column are provided, and a row-direction memory block is provided so as to be replaceable collectively.
  • a test apparatus for testing a memory under test and a memory under test each having at least one repair memory block in a column direction provided so as to be able to replace the memory block in a column direction at once.
  • a test unit that sequentially tests each of a plurality of test target blocks, and sequentially outputs a test result indicating whether each test target block is defective, and receives a test result sequentially from the test unit, in a row direction or a column direction For each one of the memory blocks, a defective memory block included in the other memory block in the row direction or the column direction is determined.
  • a first counting unit that sequentially counts the number of defective memory blocks that is the number of memory blocks, and when a plurality of test target blocks are tested by the testing unit, the number of defective memory blocks that exceed a reference value among one of the memory blocks
  • a selection unit that selects the counted memory blocks by a number equal to or less than the number of the other repair memory blocks of the memory under test, and a test unit that masks the test target block included in the memory block selected by the selection unit.
  • the test control unit for further testing the memory under test and the test unit testing the memory under test masked by the test control unit are sequentially received, and the presence / absence of the test target block determined to be defective is determined on the other side.
  • a determination unit for sequentially determining each memory block.
  • the selection unit counts the number of defective memory blocks exceeding the reference value by the number equal to or less than the number of one repair memory block having no defective memory cell among the one repair memory block of the memory under test. A memory block may be selected.
  • the determination unit may include a second count unit that counts the number of the other memory blocks including the test target block determined to be defective.
  • the determination unit may include a second count unit that counts the number of test target blocks determined to be defective for each of the other memory blocks.
  • the number of memory cells included in one repair memory block may be smaller than the number of memory cells included in the other memory block.
  • the selection unit further selects a memory block that does not include the test target block determined to be defective among the one memory blocks, and the test control unit counts the number of defective memory blocks exceeding the reference value selected by the selection unit.
  • the memory block and the memory block that does not include the test target block determined to be defective may be masked to allow the test unit to further test the memory under test.
  • a non-defective product determination unit that determines whether the memory under test is a good product based on the determination result by the determination unit may be further provided.
  • the non-defective product determination unit may determine that the memory under test is non-defective when the number of the other memory blocks including the test target block determined to be defective is smaller than a predetermined number.
  • the non-defective product determination unit may determine that the memory under test is a non-defective product when the number of the other memory blocks including the test target block determined to be defective is smaller than the number of the other repair memory blocks.
  • a repair processing unit that replaces the memory block selected by the selection unit with one repair memory block may be further provided.
  • the repair processing unit may replace the other memory block including the test target block determined to be defective with the other repair memory block.
  • a repair memory block in a row direction having a plurality of memory cells addressed in rows and columns and provided so as to be able to replace a memory block in the row direction at once
  • a test method for testing a memory under test having at least one repair memory block in a column direction provided so that the memory blocks in the column direction can be replaced collectively, and the memory under test is divided into a plurality of test target blocks.
  • a memory in which the test is sequentially performed to determine whether each block to be tested is defective or not, and for each memory block in the row direction or the column direction, the defective memory included in the other memory block in the row direction or the column direction is determined.
  • a first test stage that sequentially counts the number of defective memory blocks, which is the number of blocks, and a plurality of blocks in the first test stage
  • a test block included in the memory block selected in the selection step, and the memory under test is sequentially tested for each of the plurality of test target blocks to determine whether each test target block is defective or not.
  • a second test stage in which the presence or absence of the test target block determined to be defective is sequentially determined for each of the other memory blocks.
  • FIG. 1 is a diagram showing a configuration of a test apparatus 10 according to an embodiment together with a memory under test 100.
  • FIG. 2 is a diagram showing an example of an address configuration of a memory under test 100.
  • FIG. 3 is a diagram showing a test flow for the memory under test 100 shown in FIG. 2 by the test apparatus 10. It is a figure which shows an example of a test flow typically.
  • test apparatus 10 test apparatus, 20 test section, 22 pattern generation section, 23 waveform generation section, 24 logic comparison section, 30 fail analysis section, 32 DFM, 41 first determination section, 42 second determination section, 51 first count section, 52 Second count unit, 61, first selection unit, 62, second selection unit, 70 test control unit, 80 non-defective product determination unit, 90 repair processing unit, 100 memory under test, 400 blocks, 402 CFFM, 404 CFBCM, 406 reference value, 410 TFC, 422 BBM, 424 TFCM
  • FIG. 1 shows a configuration of a test apparatus 10 according to the present embodiment, together with a memory under test 100.
  • the test apparatus 10 tests a memory under test 100 such as a flash memory.
  • the memory under test 100 has a plurality of memory cells addressed in rows and columns. Further, the memory under test 100 further includes at least one repair memory block in the row direction provided to be able to replace the memory block in the row direction at once, and can replace the memory block in the column direction at once. One or more repair memory blocks in the column direction are provided.
  • the test apparatus 10 includes a test unit 20, a fail analysis unit 30, a test control unit 70, a non-defective product determination unit 80, and a repair processing unit 90.
  • the test unit 20 tests the memory under test 100 and outputs pass / fail of the memory block included in the memory under test 100.
  • the test apparatus 10 sequentially tests the memory under test for each of the plurality of test target blocks, and sequentially outputs test results indicating whether or not each test target block is defective.
  • the test target block may be a memory cell.
  • the test unit 20 includes a pattern generation unit 22, a waveform generation unit 23, and a logic comparison unit 24.
  • the pattern generation unit 22 tests the test pattern of the test signal to be supplied to the memory under test 100, the expected value of the output signal to be output from the memory under test 100 according to the supplied test signal, and the test of the memory under test 100.
  • An address in the memory under test 100 of the target memory cell is generated.
  • the waveform generator 23 generates a test signal based on the test pattern and supplies it to the memory under test 100.
  • the logic comparison unit 24 logically compares the output signal output from the memory under test 100 and the expected value for each bit, and determines whether or not the memory cell corresponding to each bit is defective. Then, the logical comparison unit 24 outputs fail information indicating whether or not the memory cell is defective for each bit to the fail analysis unit 30 as a test result by the test unit 20.
  • the pattern generation unit 22 outputs the address information to the fail analysis unit 30.
  • the fail analysis unit 30 includes a first determination unit 41, a second determination unit 42, and a DFM 32 (data fail memory).
  • the first determination unit 41, the second determination unit 42, and the DFM 32 can receive the fail information output from the logic comparison unit 24 and the address information output from the pattern generation unit 22.
  • the first determination unit 41 includes a first count unit 51 and a first selection unit 61.
  • the second determination unit 42 includes a second count unit 52 and a second selection unit 62.
  • the first selection unit 61 selects a memory block to be replaced with one repair memory block.
  • the second selection unit 62 selects a memory block to be replaced with the other repair memory block.
  • the first count unit 51 sequentially receives the test results from the test unit 20, and for each memory block in the row direction or the column direction, a memory block in which a failure is determined included in the other memory block in the row direction or the column direction. Are sequentially counted. Then, when the plurality of memory cells are tested by the test unit 20, the first selection unit 61 performs a further test on a memory block in which the number of defective memory blocks exceeding the reference value is counted in one of the memory blocks. Select as a memory block to be masked. Note that the first selection unit 61 selects a memory block to be replaced with the repair memory block.
  • the first selection unit 61 may select a memory block in which the number of defective memory blocks exceeding the reference value is counted by a number equal to or less than the number of the other repair memory blocks included in the memory under test 100.
  • the reference value the number of the other repair memory blocks included in the memory under test 100 can be exemplified.
  • the reference value may be the maximum number of blocks that can be relieved by the other repair memory block of the memory under test 100.
  • the first selection unit 61 can select a memory block that cannot be completely relieved by the other repair memory block as a memory block to be replaced by one repair memory block.
  • the first selection unit 61 has a defective memory exceeding the reference value by the number equal to or less than the number of one repair memory block having no defective memory cell among the one repair memory block of the memory under test 100. You may select the memory block for which the number of blocks was counted.
  • one repair memory block is used when the test unit 20 tests a memory block in the storage area of the memory under test 100 or performs a test. The test may be performed before the memory block in the storage area of the memory under test 100 is tested by the unit 20.
  • the test control unit 70 masks the memory cells included in the memory block selected by the first selection unit 61, and causes the test unit 20 to further test the memory under test 100.
  • the test unit 20 may perform a test similar to the above test except that a part of the memory cells of the memory under test 100 is masked.
  • the second determination unit 42 sequentially receives test results from the test unit 20 testing the memory under test 100 masked by the test control unit 70, and determines the presence or absence of the memory cell determined as defective in the other memory block. Sequentially determine each time.
  • the repair processing unit 90 replaces the memory block selected by the first selection unit 61 with one repair memory block. In addition, the repair processing unit 90 replaces the other memory block including the memory cell determined to be defective with the other repair memory block.
  • the second count unit 52 counts the number of the other memory blocks including the memory cells determined to be defective. In this case, when the value counted by the second counting unit 52 is larger than the number of the other repair memory blocks included in the memory under test 100, all the memory cells cannot be completely relieved. In this case, the non-defective product determination unit 80 may determine that the memory under test 100 is not a good product. When the non-defective product determination unit 80 determines that the product is not a non-defective product, the repair processing unit 90 may not perform the repair process.
  • the second count unit 52 may count the number of memory cells determined as defective for each other memory block. Then, the second selection unit 62 may preferentially select the other memory block including more defective memory cells as a memory block to be replaced by the other repair memory block. According to this, even when all the memory cells cannot be completely relieved, the number of defective memory cells can be further reduced. If it is permitted to some extent that a defective memory cell is included, the yield of the product may be increased.
  • the test apparatus 10 can select the memory block to be relieved by the repair memory block by sequentially counting the memory cells determined to be defective.
  • the test apparatus 10 it is possible to appropriately determine a memory block to be relieved without using a fail memory having the same address space as the memory under test 100, such as an address fail memory. Can do. Thereby, the design and manufacturing cost of the test apparatus 10 can be reduced.
  • the first selection unit 61 may further select a memory block that does not include a memory cell determined as defective among the one memory blocks as a memory block to be masked in a further test. Then, the test control unit 70 masks the memory block that is selected by the first selection unit 61 and in which the number of defective memory blocks exceeding the reference value is counted, and the memory block that does not include the memory cell determined to be defective, The test unit 20 may further test the memory under test 100. As described above, it may be possible to reduce the test time by masking the memory blocks that are determined to be good for all the memory cells in the first test in the second test.
  • FIG. 2 shows an example of the address configuration of the memory under test 100.
  • the memory under test 100 may be a NAND flash memory.
  • the memory under test 100 includes a plurality of blocks each having a plurality of pages, a plurality of repair columns, and a plurality of repair blocks.
  • a plurality of blocks are given block numbers indicating their positions.
  • a page is a unit for writing and reading data.
  • Each of the plurality of pages is given a page number indicating a position in the block.
  • Each page has multiple columns.
  • the number of columns in a page is the same for all pages.
  • a plurality of columns in each page are assigned column numbers that identify them.
  • the column number is common to all pages of all blocks. Therefore, by specifying the column number, the column at the same position can be specified for all pages of all blocks.
  • Each page includes a data area for storing user data and an extra area for storing management data and the like.
  • One column in one page includes a predetermined number of bits of memory cells, and is input / output in parallel using a plurality of IO pins.
  • the repair column is an example of a repair memory block in the row direction. That is, the repair column is a 1-bit width column intended to be used as a storage area instead of a column including a defective memory cell.
  • the repair column includes IOs corresponding to columns at the same position for all pages of all blocks in the memory under test 100, and one column at the same position for all pages of all blocks by performing repair processing. It is replaced at once.
  • the repair block is an example of a repair memory block in the row direction.
  • the repair block is formed of 32 pages of memory blocks. That is, the repair block is a memory block intended to be used as a storage area instead of a block including a defective memory cell.
  • the repair block has substantially the same configuration as the block, and can be replaced with an arbitrary block by performing repair processing.
  • the memory under test 100 thus repaired can be used as a good memory device.
  • the number of memory cells included in the repair column is smaller than the number of memory cells included in the repair block.
  • the repair column repaired by the repair column as described above is selected before the repair block repaired by the repair block. Since the column position to be repaired is selected first by the repair column that can be set more flexibly, the probability that the repair block cannot be repaired later may be reduced.
  • FIG. 3 shows a test flow for the memory under test 100 shown in FIG.
  • the fail analysis unit 30 performs fail analysis in parallel with the first test in the test unit 20.
  • the test unit 20 reads the data written to the memory under test 100 and compares the read data with the expected value to determine pass / fail of each memory cell.
  • the result of determining pass / fail is sequentially output from the logic comparison unit 24 to the fail analysis unit 30 as a pass / fail determination output.
  • the first count unit 51 sequentially receives the pass / fail judgment output of each memory cell from the logic comparison unit 24.
  • the first counting unit 51 sequentially counts the number of defective blocks for each column based on the column address received from the pattern generation unit 22 when the pass / fail judgment output received from the logic comparison unit 24 indicates failure.
  • the first selection unit 61 selects one or more columns to be relieved based on the number of defective blocks for each column.
  • the first selection unit 61 selects a number of columns that does not exceed the number of repair columns that the memory under test 100 has. Note that the column to be repaired selected by the first selection unit 61 is referred to as a repair column in the following description.
  • step 306 in parallel with the second test by the test unit 20, the fail analysis unit 30 performs a fail analysis.
  • the test unit 20 reads the data written to the memory under test 100 in the second test and compares the read data with the expected value to determine whether each memory cell is good or bad. .
  • the memory cells belonging to the relief column selected in step 304 are masked under the control of the test control unit 70.
  • the pass / fail judgment output sequentially output from the logic comparison unit 24 in the second test is supplied to the second count unit 52.
  • the second count unit 52 counts the number of defective memory cells for each block based on the row address received from the pattern generation unit 22 when the quality determination output received from the logic comparison unit 24 indicates failure.
  • the second count unit 52 does not have to count the pass / fail judgment output for the memory cell at the column address corresponding to the relief column selected in step 304 as a defective memory cell.
  • the pattern generator 22 may not generate a test signal for the column.
  • the output from the memory cell at the column address and the expected value input to the logic comparison unit 24 may be set to a predetermined bit value.
  • the pass / fail judgment output of the memory cell at the column address output from the logical comparison unit 24 may be set to a bit value indicating good.
  • the second selection unit 62 determines whether there is a block to be relieved based on the number of memory cells determined to be defective included in each block. If there is a block to be relieved, one or more blocks to be relieved are selected based on the number of memory cells determined to be defective. In the following description, the block to be repaired selected by the second selection unit 62 is referred to as a repair block.
  • the non-defective product determination unit 80 determines whether the memory under test 100 is a good product. For example, the non-defective product determination unit 80 determines whether the ratio of the number of blocks including defective memory cells to the total number of blocks is smaller than a predetermined value. If the ratio is equal to or greater than a predetermined value (No in step 310), the non-defective product determination unit 80 outputs that the memory under test 100 is defective.
  • the good product determination unit 80 proceeds to Step 312. As described above, the non-defective product determination unit 80 determines whether or not the memory under test 100 is a non-defective product based on the determination result by the second determination unit 42. The non-defective product determination unit 80 may determine that the memory under test 100 is a good product when the number of blocks including the memory cells determined as defective is smaller than a predetermined number. Further, the non-defective product determination unit 80 may determine that the memory under test 100 is a good product when the number of blocks including the memory cells determined as defective is smaller than the number of repair blocks.
  • step 312 the repair processing unit 90 performs repair processing to replace the repair column with the repair column, and then replace the repair block with the repair block.
  • the repair processing unit 90 performs column repair processing by writing information related to column repair in a predetermined storage area of the memory under test 100. Further, the repair processing unit 90 performs block repair processing by writing information relating to block repair to a predetermined storage area of the memory under test 100.
  • the memory under test 100 that has been subjected to the column repair processing is written to, read from, or read from the repair column instead of the column when the user equipment accesses the column number that is the target of the column repair processing. Erasing is performed. The same applies to the block.
  • step 312 whether or not to actually perform the repair process in step 312 can be arbitrarily selected, and it is possible to proceed to another test without actually performing the repair.
  • the test apparatus 10 may further perform the processing from step 302 to step S312 described above at the time of a new readout test of the next different or identical content. Thereby, according to the test apparatus 10, there is a case where a newly detected defective memory cell can be further remedied by at least one of the column repair process and the block repair process in the next new read test. is there.
  • repair column is determined before the repair block is determined, it may be possible to prevent the repair block from being consumed. For this reason, more repair blocks can be left unused. And when the block which should be repaired by another new test is discovered, possibility that it can be relieved with the remaining repair blocks can be raised.
  • the relief column and the relief block can be selected without using a large capacity fail memory.
  • FIG. 4 schematically shows an example of a test flow.
  • This figure shows the address structure of the memory under test 100 in a simplified manner as indicated by the symbol A for the purpose of easily explaining the contents of the test processing by the test apparatus 10.
  • the memory under test 100 is simplified with 8 columns and an IO width of 3. Further, it is assumed that the memory under test 100 is divided into four blocks 400a to 400d.
  • the test unit 20 selects and tests pages sequentially.
  • the first determination unit 41 receives the pass / fail determination output from the logic comparison unit 24 and the address information from the pattern generation unit 22, and corresponds a defect flag value indicating whether or not a defective memory cell exists in the column to the column address. And stored in the CFFM 402 (column flag fail memory).
  • the CFFM 402 may be a component included in the first determination unit 41, for example.
  • the CFFM 402 stores a failure flag “1” at an address corresponding to a column in which a defective memory cell exists.
  • the CFFM 402 stores “0” at an address corresponding to a column in which no defective memory cell exists. More specifically, the CFFM 402 is initialized when the first page of each block is tested by the test unit 20, and when a defective memory cell is detected in the block, the column of the defective memory cell in the CFFM 402 “1” is stored in the address corresponding to.
  • the value stored in the CFFM 402 indicates whether or not a defective memory cell has been detected in the column in the block so far.
  • the value stored in the CFFM 402 indicates whether or not a defective memory cell is detected in any of the memory cells in the column in the block (reference C reference).
  • the first count unit 51 receives the pass / fail judgment output from the logic comparison unit 24, and calculates the number of defective memory cells in the memory cells of each column address for each column in the CFBCM 404 (column flag block count memory). To remember.
  • the CFFM 402 may be a component included in the first count unit 51, for example.
  • the CFBCM 404 stores it on condition that a defective memory cell is detected for the first time in a block including the memory cell. Stores the incremented value of the count value. More specifically, when the pass / fail judgment output is defective, the incremented count value is stored in the CFBCM 404 on condition that “0” is stored in the corresponding address in the CFFM 402. When the test is completed for all pages in the storage area of the memory under test 100, the value stored in the CFBCM 404 indicates the number of defective blocks.
  • the relief column is selected by the first selection unit 61 corresponding to step 304 in FIG.
  • the first selection unit 61 determines a column in which the number of defective blocks equal to or greater than the reference value 406 is stored in the CFBCM 404 as a repair column. Examples of the reference value 406 include the number of repair blocks included in the memory under test 100. Note that the first selection unit 61 selects a repair column with the number of repair columns included in the memory under test 100 as an upper limit.
  • the first selection unit 61 may also select a column in which the number of defective blocks smaller than the reference value 406 is counted as the relief column. For example, the first selection unit 61 may preferentially select a column in which a larger number of defective blocks is counted among the columns in which the number of defective blocks smaller than the reference value 406 is counted as a repair column. The first selection unit 61 may sequentially select columns for which a larger number of defective blocks have been counted as repair columns until the upper limit number of repair columns included in the memory under test 100 is reached.
  • the first selection unit 61 sets the flag value stored at the address of the CFFM 402 corresponding to the column address of the selected relief column to “1” and sets the flag value stored at another address of the CFFM 402 to “0”. "(See symbol D). As described above, when the repair column selection process corresponding to the first test and S304 is completed, the address at which the CFFM 402 stores the flag value “1” indicates the address of the repair column.
  • All the memory cells included in the relief column are masked in the second test.
  • the memory under test 100 indicated by symbol B schematically shows a masked state.
  • the fourth column from the left and the third column from the right are masked in the second test.
  • the test unit 20 selects and tests pages sequentially in the same manner as in the first test. While the test for the selected specific page is being performed, the fail analysis unit 30 analyzes the fail information as follows.
  • the second count unit 52 receives the pass / fail judgment output from the logic comparison unit 24, and adds the number of defective memory cells in the memory cells of each row address to the TFC 410 (total fail counter) corresponding to the row address.
  • the TFC 410 may be one component included in the second count unit 52.
  • the value stored in the TFC 410 indicates the number of defective memory cells existing in the memory block corresponding to the row address. As described above, since the fourth column from the left and the third column from the right are masked in the second test toward the paper surface, they are not counted in the TFC 410.
  • the second count unit 52 adds the count value totaled over the IO width of the count value stored in the TFC 410 to the address corresponding to the corresponding page of the TFCM 424 (total fail count memory).
  • the TFCM 424 may be one component included in the second count unit 52.
  • the TFCM 424 stores the value at which the defective block is detected in each page at the address corresponding to the row address of each page in the block in the memory under test 100. Yes.
  • the BBM 422 (bad block memory) stores a bit value indicating whether or not the block is a defective block.
  • Whether the block is a bad block may be determined by the second determination unit 42.
  • the second determination unit 42 may determine whether the block is a defective block based on the flash counter, the ECC counter, the read fail information, and the status fail information. If the error can be corrected by ECC error correction, it may be determined as a good block.
  • the relief block is selected by the second selection unit 62 corresponding to step 308 in FIG.
  • the second selection unit 62 selects a relief block based on the information stored in the BBM 422 and the count value stored in the TFCM 424. Specifically, the second selection unit 62 specifies a block in which one or more defective memory cells are detected based on the count value stored in the TFCM 424.
  • the second selection unit 62 calculates a total value obtained by adding the count values stored in the TFCM 424 for each page in units of blocks (this value is referred to as the total number of defective memory cells). Then, the second selection unit 62 calculates the block in which the bit value “1” is stored in the corresponding address of the BBM 422 among the blocks of the memory under test 100 or the total number of defective memory cells of one or more. A relief block is selected from blocks corresponding to any of the blocks (hereinafter referred to as defective blocks). At this time, the second selection unit 62 selects a repair block with the number of repair blocks included in the memory under test 100 as an upper limit.
  • the second selection unit 62 may preferentially select a block for which a larger number of total defective memory cells has been calculated as a repair block. Note that the second selection unit 62 may select the defective block as a repair block when the number of defective blocks is equal to or less than the number of repair blocks included in the memory under test 100.
  • fail information is stored in the DFM 32 based on the pass / fail judgment result of the logic comparison unit 24 and the address information from the pattern generation unit 22.
  • the DFM 32 stores an address corresponding to the defective memory cell and fail data in association with each other.
  • the fail analysis unit 30 can create fail bitmap data based on information stored in the DFM 32.

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

　ロウ方向のリペア用メモリブロックおよびカラム方向のメモリブロックを一括して置換可能に設けられたカラム方向のリペア用メモリブロックをそれぞれ１以上有する被試験メモリを試験する試験装置であって、被試験メモリを順次試験して試験対象ブロックが不良か否かを示す試験結果を順次出力する試験部と、ロウ方向またはカラム方向の一方のメモリブロック毎に、他方のメモリブロックに含まれる不良判定されたメモリブロックの数である不良メモリブロック数を順次カウントする第１カウント部と、基準値を超える不良メモリブロック数がカウントされたメモリブロックを、被試験メモリが有する他方のリペア用メモリブロックの数以下の数だけ選択する選択部と、選択部が選択したメモリブロックに含まれる試験対象ブロックをマスクして、試験部に被試験メモリを更に試験させる試験制御部とを備える試験装置を提供する。

Description

試験装置および試験方法
　本発明は、試験装置および試験方法に関する。
　メモリデバイスには膨大な数のメモリセルが含まれており、これらメモリセルの中に不良メモリセルを含む可能性がある。不良メモリセルと置き換えられる冗長メモリセルを製造時に有しているメモリデバイスは、不良メモリセルを冗長メモリセルで置き換えるメモリリペア処理（または、リダンダンシ）が行われる場合がある。
特開平１０－２２２９９９号公報
　メモリリペア処理を行うに当たり、不良メモリセルの位置を検出して、検出した不良メモリセルをどのように冗長メモリセルと置き換えるかを解析しなければならない。大容量の被試験メモリのメモリリペア処理をするために、被試験メモリと同様のアドレス空間を持つフェイルメモリを設けると、コスト増を招くので、好ましくない。また、試験中に不良ビットを計数して、不良ビットが所定数を超えた場合に、その行を救済行として決定するシステムでは、冗長メモリセルが全て割り当てられた後により多くの不良ビットを有する行が検出された場合には、その行を救済することができなくなってしまう場合がある。
　上記課題を解決すべく、本発明の第１の態様によると、ロウおよびカラムでアドレッシングされた複数のメモリセルを有し、ロウ方向のメモリブロックを一括して置換可能に設けられたロウ方向のリペア用メモリブロック、および、カラム方向のメモリブロックを一括して置換可能に設けられたカラム方向のリペア用メモリブロックをそれぞれ１以上有する被試験メモリを試験する試験装置であって、被試験メモリを複数の試験対象ブロック毎に順次試験して、それぞれの試験対象ブロックが不良か否かをそれぞれ示す試験結果を順次出力する試験部と、試験部から試験結果を順次受け取って、ロウ方向またはカラム方向の一方のメモリブロック毎に、ロウ方向またはカラム方向の他方のメモリブロックに含まれる不良判定されたメモリブロックの数である不良メモリブロック数を順次カウントする第１カウント部と、試験部による複数の試験対象ブロックが試験された場合に、一方のメモリブロックのうち基準値を超える不良メモリブロック数がカウントされたメモリブロックを、被試験メモリが有する他方のリペア用メモリブロックの数以下の数だけ選択する選択部と、選択部が選択したメモリブロックに含まれる試験対象ブロックをマスクして、試験部に被試験メモリを更に試験させる試験制御部と、試験制御部によりマスクされた被試験メモリを試験している試験部から試験結果を順次受け取って、不良判定された試験対象ブロックの有無を他方のメモリブロック毎に順次判定する判定部とを備える。
　選択部は、被試験メモリが有する一方のリペア用メモリブロックのうち、不良なメモリセルを有しない一方のリペア用メモリブロックの数以下の数だけ、基準値を超える不良メモリブロック数がカウントされたメモリブロックを選択してよい。
　判定部は、不良判定された試験対象ブロックを含む他方のメモリブロックの数をカウントする第２カウント部を有してよい。判定部は、不良判定された試験対象ブロックの数を、他方のメモリブロック毎にカウントする第２カウント部を有してよい。
　一方のリペア用メモリブロックに含まれるメモリセルの数は、他方のメモリブロックに含まれるメモリセルの数より少なくてよい。
　選択部は、一方のメモリブロックのうち、不良判定された試験対象ブロックを含まないメモリブロックを更に選択し、試験制御部は、選択部が選択した、基準値を超える不良メモリブロック数がカウントされたメモリブロック、および、不良判定された試験対象ブロックを含まないメモリブロックをマスクして、試験部に被試験メモリを更に試験させてよい。
　判定部による判定結果に基づいて、被試験メモリが良品であるか否かを判断する良品判断部をさらに備えてよい。良品判断部は、不良判定された試験対象ブロックを含む他方のメモリブロックの数が、予め定められた数より少ない場合に、被試験メモリを良品と判断してよい。良品判断部は、不良判定された試験対象ブロックを含む他方のメモリブロックの数が、他方のリペア用メモリブロックの数より少ない場合に、被試験メモリを良品と判断してよい。
　選択部により選択されたメモリブロックを、一方のリペア用メモリブロックで置換するリペア処理部をさらに備えてよい。記リペア処理部は、不良判定された試験対象ブロックを含む他方のメモリブロックを、他方のリペア用メモリブロックで置換してよい。
　本発明の第２の態様によると、ロウおよびカラムでアドレッシングされた複数のメモリセルを有し、ロウ方向のメモリブロックを一括して置換可能に設けられたロウ方向のリペア用メモリブロック、および、カラム方向のメモリブロックを一括して置換可能に設けられたカラム方向のリペア用メモリブロックをそれぞれ１以上有する被試験メモリを試験する試験方法であって、被試験メモリを複数の試験対象ブロック毎に順次試験してそれぞれの試験対象ブロックが不良か否かを順次判定して、ロウ方向またはカラム方向の一方のメモリブロック毎に、ロウ方向またはカラム方向の他方のメモリブロックに含まれる不良判定したメモリブロックの数である不良メモリブロック数を順次カウントする第１試験段階と、第１試験段階おいて複数の試験対象ブロックが試験された場合に、一方のメモリブロックのうち基準値を超える不良メモリブロック数がカウントされたメモリブロックを、被試験メモリが有する他方のリペア用メモリブロックの数以下の数だけ選択する選択段階と、選択段階において選択されたメモリブロックに含まれる試験対象ブロックをマスクして被試験メモリを複数の試験対象ブロック毎に順次試験してそれぞれの試験対象ブロックが不良か否かを順次判定して、不良判定された試験対象ブロックの有無を他方のメモリブロック毎に順次判定する第２試験段階とを備える。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る試験装置１０の構成を、被試験メモリ１００とともに示す図である。 被試験メモリ１００のアドレス構成の一例を示す図である。 試験装置１０による、図２に示した被試験メモリ１００に対する試験のフローを示す図である。 試験フローの一例を模式的に示す図である。
符号の説明
１０　試験装置、２０　試験部、２２　パターン発生部、２３　波形発生部、２４　論理比較部、３０　フェイル解析部、３２　ＤＦＭ、４１　第１判定部、４２　第２判定部、５１　第１カウント部、５２　第２カウント部、６１　第１選択部、６２　第２選択部、７０　試験制御部、８０　良品判断部、９０　リペア処理部、１００　被試験メモリ、４００　ブロック、４０２　ＣＦＦＭ、４０４　ＣＦＢＣＭ、４０６　基準値、４１０　ＴＦＣ、４２２　ＢＢＭ、４２４　ＴＦＣＭ
発明を実施するための形態
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、本実施形態に係る試験装置１０の構成を、被試験メモリ１００とともに示す。試験装置１０は、フラッシュメモリ等の被試験メモリ１００を試験する。被試験メモリ１００は、ロウおよびカラムでアドレッシングされた複数のメモリセルを有している。また、被試験メモリ１００は、さらに、ロウ方向のメモリブロックを一括して置換可能に設けられたロウ方向のリペア用メモリブロックを１以上有するとともに、カラム方向のメモリブロックを一括して置換可能に設けられたカラム方向のリペア用メモリブロックを１以上有している。
　試験装置１０は、試験部２０、フェイル解析部３０、試験制御部７０、良品判断部８０、および、リペア処理部９０を備える。試験部２０は、被試験メモリ１００を試験して、被試験メモリ１００が有するメモリブロックの良否を出力する。例えば、試験装置１０は、被試験メモリを複数の試験対象ブロック毎に順次試験して、それぞれの試験対象ブロックが不良か否かをそれぞれ示す試験結果を順次出力する。試験対象ブロックは、一例としてメモリセルであってよい。試験部２０は、パターン発生部２２、波形発生部２３、および、論理比較部２４を有する。
　パターン発生部２２は、被試験メモリ１００に対して供給すべき試験信号の試験パターン、供給した試験信号に応じて被試験メモリ１００から出力されるべき出力信号の期待値、被試験メモリ１００の試験対象となるメモリセルの、被試験メモリ１００におけるアドレスを発生する。波形発生部２３は、試験パターンに基づき試験信号を発生して、被試験メモリ１００に供給する。
　論理比較部２４は、被試験メモリ１００から出力された出力信号と期待値とをビット毎に論理比較して、各ビットに対応するメモリセルが不良であるか否かを判断する。そして、論理比較部２４は、メモリセルが不良であるか否かをビット毎に示すフェイル情報を、試験部２０による試験結果としてフェイル解析部３０に出力する。また、パターン発生部２２は、アドレス情報を、フェイル解析部３０に出力する。
　フェイル解析部３０は、第１判定部４１、第２判定部４２、および、ＤＦＭ３２（データ・フェイル・メモリ）を有する。第１判定部４１、第２判定部４２、および、ＤＦＭ３２は、論理比較部２４から出力されたフェイル情報、および、パターン発生部２２から出力されたアドレス情報を受け取ることができる。
　第１判定部４１は、第１カウント部５１および第１選択部６１を含む。また、第２判定部４２は、第２カウント部５２および第２選択部６２を含む。概略には、第１選択部６１は、一方のリペア用メモリブロックで置換されるべきメモリブロックを選択する。また、第２選択部６２は、他方のリペア用メモリブロックで置換されるべきメモリブロックを選択する。
　第１カウント部５１は、試験部２０から試験結果を順次受け取って、ロウ方向またはカラム方向の一方のメモリブロック毎に、ロウ方向またはカラム方向の他方のメモリブロックに含まれる不良判定されたメモリブロックの数である不良メモリブロック数を順次カウントする。そして、第１選択部６１は、試験部２０による複数のメモリセルが試験された場合に、一方のメモリブロックのうち基準値を超える不良メモリブロック数がカウントされたメモリブロックを、更なる試験でマスクすべきメモリブロックとして、選択する。なお、第１選択部６１は、リペア用メモリブロックで置換されるべきメモリブロックを選択する。
　ここで、第１選択部６１は、被試験メモリ１００が有する他方のリペア用メモリブロックの数以下の数だけ、基準値を超える不良メモリブロック数がカウントされたメモリブロックを選択してよい。基準値としては、被試験メモリ１００が有する他方のリペア用メモリブロックの数を例示することができる。言い換えると、基準値は、被試験メモリ１００が有する他方のリペア用メモリブロックにより救済することができる最大のブロック数であってよい。これにより、第１選択部６１は、他方のリペア用メモリブロックによって完全には救済することができないメモリブロックを、一方のリペア用メモリブロックで置換されるべきメモリブロックとして選択することができる。
　なお、第１選択部６１は、被試験メモリ１００が有する一方のリペア用メモリブロックのうち、不良なメモリセルを有しない一方のリペア用メモリブロックの数以下の数だけ、基準値を超える不良メモリブロック数がカウントされたメモリブロックを選択してよい。一方のリペア用メモリブロックが不良なメモリセルを有するか否かを判断すべく、一方のリペア用メモリブロックは、試験部２０による被試験メモリ１００の記憶領域のメモリブロックの試験時に、または、試験部２０による被試験メモリ１００の記憶領域のメモリブロックの試験前に、試験されよい。
　そして、試験制御部７０は、第１選択部６１が選択したメモリブロックに含まれるメモリセルをマスクして、試験部２０に被試験メモリ１００を更に試験させる。このとき、試験部２０は、被試験メモリ１００の一部のメモリセルがマスクされるという点を除いて、上記の試験と同様に試験してよい。そして、第２判定部４２は、試験制御部７０によりマスクされた被試験メモリ１００を試験している試験部２０から試験結果を順次受け取って、不良判定されたメモリセルの有無を他方のメモリブロック毎に順次判定する。
　もし第２判定部４２により、不良判定されたメモリセルが存在する場合、不良判定されたメモリセルを有するブロックは、他方のリペア用メモリブロックで救済されることが好ましい。そこで、リペア処理部９０は、第１選択部６１により選択されたメモリブロックを、一方のリペア用メモリブロックで置換する。また、リペア処理部９０は、不良判定されたメモリセルを含む他方のメモリブロックを、他方のリペア用メモリブロックで置換する。
　なお、第２カウント部５２は、不良判定されたメモリセルを含む他方のメモリブロックの数をカウントする。この場合、第２カウント部５２によりカウントされた値が、被試験メモリ１００が有する他方のリペア用メモリブロックの数より大きい場合には、全てのメモリセルを完全に救済することはできない。この場合、良品判断部８０は、被試験メモリ１００を良品でないと判断してもよい。良品判断部８０により良品でないと判断された場合には、リペア処理部９０は、リペア処理をしなくてよい。
　他にも、第２カウント部５２は、不良判定されたメモリセルの数を、他方のメモリブロック毎にカウントしてよい。そして、第２選択部６２は、不良判定されたメモリセルをより多く含む他方のメモリブロックを、他方のリペア用メモリブロックにより置換されるべきメモリブロックとしてより優先して選択してよい。これによると、全てのメモリセルを完全に救済することができない場合であっても、不良なメモリセルの数をより低減することができる。不良なメモリセルが含まれていることがある程度許容されれば、製品の歩留まりを高めることができる場合がある。
　以上のように、試験装置１０は、不良判定されたメモリセルを順次カウントしていくことで、リペア用メモリブロックで救済されるべきメモリブロックを選択することができる。これにより、試験装置１０によれば、例えばアドレス・フェイル・メモリなどのように、被試験メモリ１００と同じアドレス空間のフェイルメモリを用いなくても、救済されるべきメモリブロックを適切に決定することができる。これにより、試験装置１０の設計・製造コストを低減することができる。
　なお、第１選択部６１は、一方のメモリブロックのうち、不良判定されたメモリセルを含まないメモリブロックを、更なる試験でマスクすべきメモリブロックとして更に選択してもよい。そして、試験制御部７０は、第１選択部６１が選択した、基準値を超える不良メモリブロック数がカウントされたメモリブロック、および、不良判定されたメモリセルを含まないメモリブロックをマスクして、試験部２０に被試験メモリ１００を更に試験させてよい。このように、第１試験において全メモリセルについて良判定されたメモリブロックについては、第２試験においてマスクすることで、試験時間を短縮することができる場合がある。
　図２は、被試験メモリ１００のアドレス構成の一例を示す。被試験メモリ１００はＮＡＮＤ型フラッシュメモリであってよい。被試験メモリ１００は、それぞれが複数のページを有する複数のブロックと、複数のリペア用カラムと、複数のリペア用ブロックとを備える。複数のブロックは、それぞれの位置を示すブロック番号が付与されている。ページは、データの書き込みおよび読み出し単位である。複数のページは、それぞれに対してブロック内における位置を示すページ番号が付与されている。
　ページは、それぞれが複数のカラムを有する。ページ内におけるカラム数は、全てのページで同一である。それぞれのページ内における複数のカラムは、それぞれを特定するカラム番号が付与されている。カラム番号は、全てのブロックの全てのページに亘って共通している。従って、カラム番号を特定することにより、全てのブロックの全てのページについて同一位置のカラムを特定することができる。また、各ページ内は、ユーザデータが記憶されるデータエリアと、管理データ等が記憶されるエキストラエリアとを含む。また、１つのページ内の１つのカラムは、所定数ビットのメモリセルを含み、複数ＩＯピンを用いて並列に入出力される。
　ここで、リペア用カラムは、ロウ方向のリペア用メモリブロックの一例である。すなわち、リペア用カラムは、不良メモリセルを含むカラムに代わり、記憶領域として用いられることを目的とした１ビット幅のカラムである。リペア用カラムは、被試験メモリ１００内の全ブロックの全ページについて同一位置のカラムに対応するＩＯを含んでおり、リペア処理がされることにより、全ブロックの全ページについて同一位置の１つのカラムと一括して置き換えられる。
　リペア用ブロックは、ロウ向のリペア用メモリブロックの一例である。リペア用ブロックは、３２ページ分のメモリブロックで形成される。すなわち、リペア用ブロックは、不良メモリセルを含んだブロックに代わって記憶領域として用いられることを目的としたメモリブロックである。リペア用ブロックは、ブロックと略同一の構成となっており、リペア処理がされることにより、任意の１つのブロックと置き換えられる。このようにしてリペア処理された被試験メモリ１００は、良品のメモリデバイスとして用いることができる。
　なお、リペア用カラムに含まれるメモリセルの数は、リペア用ブロックに含まれるメモリセルの数より少ない。このような場合に、上記のようにリペア用カラムにより救済される救済カラムを、リペア用ブロックにより救済される救済ブロックより先に選択する。より柔軟に設定することができるリペア用カラムにより救済するカラム位置を先に選択するので、後に救済ブロックで救済しきれなくなってしまう確率を低減することができる場合がある。
　図３は、試験装置１０による、図２に示した被試験メモリ１００に対する試験のフローを示す。ステップ３０２において、試験部２０における第１試験と並行して、フェイル解析部３０によりフェイル解析が行われる。
　第１試験では、試験部２０は、被試験メモリ１００に対して書き込んだデータを読み出して、読み出したデータを期待値と比較してそれぞれのメモリセルの良否を判定する。良否を判定した結果は、論理比較部２４からフェイル解析部３０に順次、良否判定出力として出力される。
　第１カウント部５１は、論理比較部２４から各メモリセルの良否の判定出力を順次受け取る。第１カウント部５１は、論理比較部２４から受け取った良否の判定出力が不良を示す場合に、パターン発生部２２から受け取ったカラムアドレスに基づき、カラム毎に不良ブロック数を順次計数する。
　ステップ３０４において、第１選択部６１は、カラム毎の不良ブロック数に基づき、救済すべき１以上のカラムを選択する。第１選択部６１は、被試験メモリ１００が有するリペア用カラムの数を超えない数のカラムを選択する。なお、第１選択部６１が選択した救済すべきカラムのことを、以後の説明では救済カラムと呼ぶ。
　ステップ３０６において、試験部２０による第２試験と並行して、フェイル解析部３０によりフェイル解析が行われる。試験部２０は、第２試験においても第１試験と同様に、被試験メモリ１００に対して書き込んだデータを読み出して、読み出したデータを期待値と比較してそれぞれのメモリセルの良否を判定する。ただし、試験制御部７０による制御により、ステップ３０４で選択された救済カラムに属するメモリセルはマスクされる。
　第２試験により論理比較部２４から順次出力される良否判定出力は、第２カウント部５２に供給される。第２カウント部５２は、論理比較部２４から受け取った良否判定出力が不良を示す場合に、パターン発生部２２から受け取ったロウアドレスに基づき、不良なメモリセル数を各ブロック毎に計数する。
　このとき、第２カウント部５２は、ステップ３０４で選択された救済カラムに対応するカラムアドレスのメモリセルに対する良否判定出力については、不良メモリセルとして計数しなくてよい。他にも、パターン発生部２２は、当該カラム用に試験信号を発生しなくてもよい。また、論理比較部２４に入力される、当該カラムアドレスのメモリセルからの出力および期待値を、所定のビット値に設定してもよい。また、論理比較部２４から出力された当該カラムアドレスのメモリセルの良否判定出力が、良を示すビット値に設定されてもよい。
　ステップ３０８において、第２選択部６２は、各ブロックに含まれる不良判定されたメモリセル数に基づき、救済すべきブロックが存在するか否かを判断する。また、救済すべきブロックが存在する場合には、当該不良判定されたメモリセル数に基づき、救済すべき１以上のブロックを選択する。なお、以後の説明では、第２選択部６２により選択された救済すべきブロックを、救済ブロックと呼ぶ。
　ステップ３１０において、良品判断部８０は被試験メモリ１００に対して良品であるか否かを判断する。例えば、良品判断部８０は、全体のブロックの数に対する不良メモリセルを含むブロックの数の割合が、予め定められた値より小さいか否かを判断する。良品判断部８０は、当該割合が予め定められた値以上である場合には（ステップ３１０のＮｏ）、被試験メモリ１００を不良品である旨の出力をする。
　良品判断部８０は、当該割合が予め定められた値より小さい場合には（ステップ３１０のＹｅｓ）、ステップ３１２に処理を進める。このように、良品判断部８０は、第２判定部４２による判定結果に基づいて、被試験メモリ１００が良品であるか否かを判断する。なお、良品判断部８０は、不良判定されたメモリセルを含むブロックの数が予め定められた数より少ない場合に、被試験メモリ１００を良品と判断してよい。また、良品判断部８０は、不良判定されたメモリセルを含むブロックの数が、リペア用ブロックの数より少ない場合に、被試験メモリ１００を良品と判断してもよい。
　ステップ３１２おいて、リペア処理部９０がリペア処理することにより、救済カラムをリペア用カラムで置換した後に、救済ブロックをリペア用ブロックで置換する。
　リペア処理部９０は、一例として、被試験メモリ１００の所定の記憶領域にカラムリペアに関する情報を書き込むことにより、カラムリペア処理を行う。また、リペア処理部９０は、被試験メモリ１００の所定の記憶領域にブロックリペアに関する情報を書き込むことにより、ブロックリペア処理を行う。カラムリペア処理がされた被試験メモリ１００は、以後、ユーザ機器によりカラムリペア処理の対象となったカラム番号にアクセスがされた場合、当該カラムに代えて、リペア用カラムに対して書き込み、読み出しまたは消去が行われる。ブロックについても同様である。
　そして、リペア処理された被試験メモリ１００は、新たな試験に供される。なお、ステップ３１２において実際にリペア処理するか否かは任意に選択することができ、実際にはリペアせずに他の試験に進むこともできる。
　試験装置１０は、更に、次の異なるまたは同一の内容の新たな読み出し試験時において、上述のステップ３０２からステップＳ３１２までの処理を行ってよい。これにより、試験装置１０によれば、次の新たな読み出し試験時において、新たに検出された不良メモリセルについても、カラムリペア処理またはブロックリペア処理の少なくとも一方により、さらに救済することができる場合がある。
　また、救済ブロックを決定する前に、救済カラムを決定するので、リペア用ブロックが消耗してしまうことを防ぐことができる場合がある。このため、より多くのリペア用ブロックを未使用のままにしておくこともできる。そして、他の新たな試験でリペアすべきブロックが発見された場合に、残りのリペア用ブロックで救済することができる可能性を高めることができる。
　以上のステップの処理により、試験装置１０によれば、大容量のフェイルメモリを使用しなくとも、救済カラムおよび救済ブロックを選択することができる。
　図４は、試験フローの一例を模式的に示す。本図は、試験装置１０による試験処理の内容を分かやすく説明することを目的として、被試験メモリ１００のアドレス構造を、符号Ａに示されるように簡略化して示している。本図では、被試験メモリ１００は、カラム数８、ＩＯ幅３として簡略化されている。また、被試験メモリ１００は、４つのブロック４００ａ～ブロック４００ｄに分けられているとする。
　図３のステップ３０２に対応する第１試験においては、試験部２０は、ページを順次選択して試験する。第１判定部４１は、論理比較部２４からの良否判定出力およびパターン発生部２２からのアドレス情報を受け取り、カラムに不良メモリセルが存在したか否かを示す不良フラグ値を、カラムアドレスに対応してＣＦＦＭ４０２（カラム・フラッグ・フェイル・メモリ）に記憶させる。ＣＦＦＭ４０２は、例えば第１判定部４１が有する一構成要素であってよい。
　ＣＦＦＭ４０２は、具体的には、不良メモリセルが存在しているカラムに対応するアドレスに、不良フラグ"１"を記憶する。ＣＦＦＭ４０２は、不良メモリセルが存在していないカラムに対応するアドレスに"０"を記憶する。より具体的には、ＣＦＦＭ４０２は、各ブロックの最初のページが試験部２０により試験される場合に初期化され、ブロック内で不良メモリセルが検出された場合に、ＣＦＦＭ４０２における当該不良メモリセルのカラムに対応するアドレスに"１"が記憶される。
　ブロック内の全ページに対する試験が完了していない段階では、ＣＦＦＭ４０２が記憶している値は、当該ブロックでカラム内に不良メモリセルが現在までに検出されたか否かを示している。ブロック内の全ページに対する試験が完了した段階では、ＣＦＦＭ４０２が記憶している値は、当該ブロックでカラム内のメモリセルのいずれかに不良メモリセルが検出されたか否かを示している（符号Ｃ参照）。
　第１カウント部５１は、論理比較部２４からの良否判定出力を受け取り、各カラムアドレスのメモリセルに不良メモリセルが存在した数を、ＣＦＢＣＭ４０４（カラム・フラッグ・ブロック・カウント・メモリ）にカラム毎に記憶する。ＣＦＦＭ４０２は、例えば第１カウント部５１が有する一構成要素であってよい。
　具体的には、論理比較部２４から受け取った良否判定出力が不良を示す場合に、ＣＦＢＣＭ４０４は、当該メモリセルを含むブロック内で初めて不良メモリセルが検出されたことを条件として、記憶しているカウント値がインクリメントされた値を記憶する。より具体的には、良否判定出力が不良であった場合に、ＣＦＦＭ４０２における対応するアドレスに"０"が記憶されていることを条件として、インクリメントされたカウント値がＣＦＢＣＭ４０４に記憶される。被試験メモリ１００の記憶領域の全ページに対して試験が完了した場合に、ＣＦＢＣＭ４０４に記憶されている値が不良ブロック数を示す。
　全ページに対する試験が完了すると、図３のステップ３０４に対応して、救済カラムが第１選択部６１により選択される。第１選択部６１は、基準値４０６以上の不良ブロック数がＣＦＢＣＭ４０４に記憶されているカラムを、救済カラムとして決定する。基準値４０６としては、被試験メモリ１００が有するリペア用ブロックの数を例示することができる。なお、第１選択部６１は、被試験メモリ１００が有するリペア用カラムの数を上限として、救済カラムを選択する。
　なお、第１選択部６１は、基準値４０６より小さい不良ブロック数が計数されたカラムをも、救済カラムとして選択してもよい。例えば、第１選択部６１は、基準値４０６より小さい不良ブロック数が計数されたカラムのうち、より大きい不良ブロック数が計数されたカラムをより優先して救済カラムとして選択してよい。第１選択部６１は、被試験メモリ１００が有するリペア用カラムの上限数に達するまで、より大きい不良ブロック数が計数されたカラムを順に、救済カラムとして選択してよい。
　第１選択部６１は、選択した救済カラムのカラムアドレスに対応するＣＦＦＭ４０２のアドレスに記憶されているフラグ値を"１"にするとともに、ＣＦＦＭ４０２の他のアドレスに記憶されているフラグ値を"０"にする（符号Ｄ参照）。このように、第１試験およびＳ３０４に対応する救済カラムの選択処理が完了した時点で、ＣＦＦＭ４０２がフラグ値"１"を記憶しているアドレスが、救済カラムのアドレスを示している。
　救済カラムに含まれる全メモリセルは、第２試験においてマスクされる。符号Ｂに示す被試験メモリ１００は、マスクされた様子を模式的に示す。向かって左から４番目のカラムおよび右から３番目のカラムが、第２試験においてマスクされる。
　図３のステップ３０６に対応する第２試験においては、試験部２０は、第１試験と同様に、ページを順次選択して試験する。選択された特定ページに対する試験が行われている間、フェイル解析部３０は、以下のようにしてフェイル情報を解析する。
　第２カウント部５２は、論理比較部２４からの良否判定出力を受け取り、各ロウアドレスのメモリセルで不良メモリセルが存在した数を、ロウアドレスに対応してＴＦＣ４１０（トータル・フェイル・カウンタ）に記憶させる。ＴＦＣ４１０は、第２カウント部５２が有する一構成要素であってよい。特定のページの試験が終了した時点では、ＴＦＣ４１０が記憶している値は、ロウアドレスに対応するメモリブロック中に存在している不良なメモリセルの数を示す。上述したように、紙面に向かって左から４番目のカラムおよび右から３番目のカラムは第２試験においてマスクされているので、ＴＦＣ４１０にはカウントされない。
　特定ページの試験が終了すると、第２カウント部５２は、ＴＦＣ４１０が記憶しているカウント値のＩＯ幅にわたって合計したカウント値を、ＴＦＣＭ４２４（トータル・フェイル・カウント・メモリ）の当該ページに対応するアドレスに記憶させる。ＴＦＣＭ４２４は、第２カウント部５２が有する一構成要素であってよい。第２試験においては、以上説明した特定ページに対する試験およびフェイル解析が、ページを順次変更して繰り返される。
　１ブロック分のページの試験が終了した場合に、ＴＦＣＭ４２４は、被試験メモリ１００における当該ブロック内の各ページのロウアドレスに対応するアドレスに、各ページにおいて不良ブロックが検出された値が記憶されている。当該ブロック内で１以上の不良メモリセルが存在した場合に、ＢＢＭ４２２（バッド・ブロック・メモリ）は、当該ブロックが不良ブロックか否かを示すビット値が記憶される。
　不良ブロックであったか否かは、第２判定部４２により決定されてよい。第２判定部４２は、フラッシュカウンタ、ＥＣＣカウンタ、リードフェイル情報、および、ステータスフェイル情報に基づき、不良ブロックか否かを判定してよい。ＥＣＣエラー訂正により訂正できた場合には、良ブロックと判定してもよい。
　全ページに対する試験が完了すると、図３のステップ３０８に対応して、救済ブロックが第２選択部６２により選択される。第２選択部６２は、ＢＢＭ４２２が記憶している情報、および、ＴＦＣＭ４２４が記憶しているカウント値に基づき、救済ブロックを選択する。具体的には、第２選択部６２は、ＴＦＣＭ４２４が記憶しているカウント値に基づき、１以上の不良なメモリセルが検出されたブロックを特定する。
　例えば、第２選択部６２は、ＴＦＣＭ４２４がページ毎に記憶しているカウント値をブロック単位で合計した合計値を算出する（この値を総不良メモリセル数と呼ぶ。）。そして、第２選択部６２は、被試験メモリ１００が有するブロックのうち、ＢＢＭ４２２の対応するアドレスにビット値"１"が記憶されているブロック、または、１以上の総不良メモリセル数が算出されたブロック、のいずれかに該当するブロック（以下、不良ブロックと呼ぶ。）の中から、救済ブロックを選択する。このとき、第２選択部６２は、被試験メモリ１００が有するリペア用ブロックの数を上限として、救済ブロックを選択する。
　第２選択部６２は、より多い数の総不良メモリセル数が算出されたブロックを、救済ブロックとしてより優先して選択してよい。なお、第２選択部６２は、不良ブロックの数が、被試験メモリ１００が有するリペア用ブロックの数以下である場合に、当該不良ブロックを救済ブロックとして選択してよい。
　なお、第２試験において、論理比較部２４の良否判定結果、および、パターン発生部２２からのアドレス情報に基づき、フェイル情報がＤＦＭ３２に記憶される。ＤＦＭ３２は、不良メモリセルに対応するアドレスと、フェイルデータとを対応づけて記憶する。フェイル解析部３０は、ＤＦＭ３２が記憶している情報に基づき、フェイルビットマップデータを作成することができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (12)

  1. 　ロウおよびカラムでアドレッシングされた複数のメモリセルを有し、ロウ方向のメモリブロックを一括して置換可能に設けられたロウ方向のリペア用メモリブロック、および、カラム方向のメモリブロックを一括して置換可能に設けられたカラム方向のリペア用メモリブロックをそれぞれ１以上有する被試験メモリを試験する試験装置であって、
    　前記被試験メモリを複数の試験対象ブロック毎に順次試験して、それぞれの試験対象ブロックが不良か否かをそれぞれ示す試験結果を順次出力する試験部と、
    　前記試験部から前記試験結果を順次受け取って、前記ロウ方向または前記カラム方向の一方のメモリブロック毎に、前記ロウ方向または前記カラム方向の他方のメモリブロックに含まれる不良判定されたメモリブロックの数である不良メモリブロック数を順次カウントする第１カウント部と、
    　前記試験部による複数の試験対象ブロックが試験された場合に、前記一方のメモリブロックのうち基準値を超える前記不良メモリブロック数がカウントされたメモリブロックを、前記被試験メモリが有する前記他方のリペア用メモリブロックの数以下の数だけ選択する選択部と、
    　前記選択部が選択したメモリブロックに含まれる試験対象ブロックをマスクして、前記試験部に前記被試験メモリを更に試験させる試験制御部と、
    　前記試験制御部により前記マスクされた前記被試験メモリを試験している前記試験部から前記試験結果を順次受け取って、不良判定された試験対象ブロックの有無を前記他方のメモリブロック毎に順次判定する判定部と
    を備える試験装置。
  2. 　前記選択部は、前記被試験メモリが有する前記一方のリペア用メモリブロックのうち、不良なメモリセルを有しない前記一方のリペア用メモリブロックの数以下の数だけ、前記基準値を超える前記不良メモリブロック数がカウントされたメモリブロックを選択する
    請求項１に記載の試験装置。
  3. 　前記判定部は、前記不良判定された試験対象ブロックを含む前記他方のメモリブロックの数をカウントする第２カウント部
    を有する請求項１または２に記載の試験装置。
  4. 　前記判定部は、前記不良判定された試験対象ブロックの数を、前記他方のメモリブロック毎にカウントする第２カウント部
    を有する請求項１から３のいずれかに記載の試験装置。
  5. 　前記一方のリペア用メモリブロックに含まれるメモリセルの数は、前記他方のメモリブロックに含まれるメモリセルの数より少ない
    請求項１から４のいずれかに記載の試験装置。
  6. 　前記選択部は、前記一方のメモリブロックのうち、前記不良判定された試験対象ブロックを含まないメモリブロックを更に選択し、
    　前記試験制御部は、前記選択部が選択した、前記基準値を超える前記不良メモリブロック数がカウントされたメモリブロック、および、前記不良判定された試験対象ブロックを含まないメモリブロックをマスクして、前記試験部に前記被試験メモリを更に試験させる
    請求項１から５のいずれかに記載の試験装置。
  7. 　前記判定部による判定結果に基づいて、前記被試験メモリが良品であるか否かを判断する良品判断部
    をさらに備える請求項１から６のいずれかに記載の試験装置。
  8. 　前記良品判断部は、前記不良判定された試験対象ブロックを含む前記他方のメモリブロックの数が、予め定められた数より少ない場合に、前記被試験メモリを良品と判断する
    請求項７に記載の試験装置。
  9. 　前記良品判断部は、前記不良判定された試験対象ブロックを含む前記他方のメモリブロックの数が、前記他方のリペア用メモリブロックの数より少ない場合に、前記被試験メモリを良品と判断する
    請求項８に記載の試験装置。
  10. 　前記選択部により選択されたメモリブロックを、前記一方のリペア用メモリブロックで置換するリペア処理部
    をさらに備える請求項１から９のいずれかに記載の試験装置。
  11. 　前記リペア処理部は、前記不良判定された試験対象ブロックを含む前記他方のメモリブロックを、前記他方のリペア用メモリブロックで置換する
    請求項１０に記載の試験装置。
  12. 　ロウおよびカラムでアドレッシングされた複数のメモリセルを有し、ロウ方向のメモリブロックを一括して置換可能に設けられたロウ方向のリペア用メモリブロック、および、カラム方向のメモリブロックを一括して置換可能に設けられたカラム方向のリペア用メモリブロックをそれぞれ１以上有する被試験メモリを試験する試験方法であって、
    　前記被試験メモリを複数の試験対象ブロック毎に順次試験してそれぞれの試験対象ブロックが不良か否かを順次判定して、前記ロウ方向または前記カラム方向の一方のメモリブロック毎に、前記ロウ方向または前記カラム方向の他方のメモリブロックに含まれる不良判定したメモリブロックの数である不良メモリブロック数を順次カウントする第１試験段階と、
    　前記第１試験段階おいて複数の試験対象ブロックが試験された場合に、前記一方のメモリブロックのうち基準値を超える前記不良メモリブロック数がカウントされたメモリブロックを、前記被試験メモリが有する前記他方のリペア用メモリブロックの数以下の数だけ選択する選択段階と、
    　前記選択段階において選択されたメモリブロックに含まれる試験対象ブロックをマスクして前記被試験メモリを複数の試験対象ブロック毎に順次試験してそれぞれの試験対象ブロックが不良か否かを順次判定して、不良判定された試験対象ブロックの有無を前記他方のメモリブロック毎に順次判定する第２試験段階と
    を備える試験方法。
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