JP2010211907A - 制御装置、試験装置および制御方法 - Google Patents

Abstract

【課題】救済メモリブロックを効率的に選択する。
【解決手段】ロウ方向及びカラム方向のメモリブロックをそれぞれ一括して置換可能なロウ方向及びカラム方向のリペア用メモリブロックをそれぞれ１以上有する被試験メモリの試験を制御する試験装置であって、被試験メモリを順次試験し試験対象ブロックの良否を示す試験結果を順次出力する試験部から試験結果を受け取って、ロウまたはカラム方向の一方のメモリブロック毎に、他方のメモリブロックに含まれる不良判定されたメモリブロックの数である不良メモリブロック数を順次カウントするカウント部と、基準値を超える不良メモリブロック数がカウントされたメモリブロックを被試験メモリが有する他方のリペア用メモリブロックの数以下の数だけ選択する選択部と、選択したメモリブロックに含まれる試験対象ブロックをマスクして試験部に被試験メモリを更に試験させる試験制御部とを備える制御装置を提供する。
【選択図】図１

Description

本発明は、制御装置、試験装置および制御方法に関する。

メモリデバイスには膨大な数のメモリセルが含まれており、これらメモリセルの中に不良メモリセルを含む可能性がある。不良メモリセルと置き換えられる冗長メモリセルを製造時に有しているメモリデバイスは、不良メモリセルを冗長メモリセルで置き換えるメモリリペア処理（または、リダンダンシ）が行われる場合がある（特許文献１参照）。
特許文献１ 特開平１０−２２２９９９号公報

メモリリペア処理を行うに当たり、不良メモリセルの位置を検出して、検出した不良メモリセルをどのように冗長メモリセルと置き換えるかを解析しなければならない。大容量の被試験メモリのメモリリペア処理をするために、被試験メモリと同様のアドレス空間を持つフェイルメモリを設けると、コスト増を招くので、好ましくない。また、試験中に不良ビットを計数して、不良ビットが所定数を超えた場合に、その行を救済行として決定するシステムでは、冗長メモリセルが全て割り当てられた後により多くの不良ビットを有する行が検出された場合には、その行を救済することができなくなってしまう場合がある。

上記課題を解決すべく、本発明の第１の態様によると、ロウおよびカラムでアドレッシングされた複数のメモリセルを有し、ロウ方向のメモリブロックを一括して置換可能に設けられたロウ方向のリペア用メモリブロック、および、カラム方向のメモリブロックを一括して置換可能に設けられたカラム方向のリペア用メモリブロックをそれぞれ１以上有する被試験メモリの試験を制御する制御装置であって、被試験メモリを試験する試験部から被試験メモリが有する複数の試験対象ブロックのそれぞれが不良か否かをそれぞれ示す試験結果を順次受け取って、ロウ方向またはカラム方向の一方のメモリブロック毎に、ロウ方向またはカラム方向の他方のメモリブロックに含まれる不良判定されたメモリブロックの数である不良メモリブロック数を順次カウントする第１カウント部と、試験部により複数の試験対象ブロックが試験された場合に、一方のメモリブロックのうち基準値を超える不良メモリブロック数がカウントされたメモリブロックを、被試験メモリが有する一方のリペア用メモリブロックの数以下の数だけ、一方のリペア用メモリブロックで救済すべきメモリブロックとして選択する選択部と、選択部が選択したメモリブロックに含まれる試験対象ブロックをマスクして、試験部に被試験メモリを複数の試験対象ブロック毎に順次試験させ、それぞれの試験対象ブロックが不良か否かをそれぞれ示す試験結果を順次出力させる試験制御部と、試験制御部によりマスクされた被試験メモリを試験している試験部から試験結果を順次受け取って、不良判定された試験対象ブロックの有無を他方のメモリブロック毎に順次判定し、不良判定された試験対象ブロックを有する他方のメモリブロックを、他方のリペア用メモリブロックで救済すべきメモリブロックとして選択する判定部とを備える。

選択部は、被試験メモリが有する一方のリペア用メモリブロックのうち、不良なメモリセルを有しない一方のリペア用メモリブロックの数以下の数だけ、基準値を超える不良メモリブロック数がカウントされたメモリブロックを選択してよい。

判定部は、不良判定された試験対象ブロックを含む他方のメモリブロックの数をカウントする第２カウント部を有してよい。判定部は、不良判定された試験対象ブロックの数を、他方のメモリブロック毎にカウントする第２カウント部を有してよい。

一方のリペア用メモリブロックに含まれるメモリセルの数は、他方のメモリブロックに含まれるメモリセルの数より少なくてよい。

選択部は、一方のメモリブロックのうち、不良判定された試験対象ブロックを含まないメモリブロックを更に選択し、試験制御部は、選択部が選択した、基準値を超える不良メモリブロック数がカウントされたメモリブロック、および、不良判定された試験対象ブロックを含まないメモリブロックをマスクして、試験部に被試験メモリを更に試験させてよい。

判定部による判定結果に基づいて、被試験メモリが良品であるか否かを判断する良品判断部をさらに備えてよい。良品判断部は、不良判定された試験対象ブロックを含む他方のメモリブロックの数が、予め定められた数より少ない場合に、被試験メモリを良品と判断してよい。良品判断部は、不良判定された試験対象ブロックを含む他方のメモリブロックの数が、他方のリペア用メモリブロックの数より少ない場合に、被試験メモリを良品と判断してよい。

選択部により選択されたメモリブロックを、一方のリペア用メモリブロックで置換するリペア処理部をさらに備えてよい。記リペア処理部は、不良判定された試験対象ブロックを含む他方のメモリブロックを、他方のリペア用メモリブロックで置換してよい。

本発明の第２の態様によると、試験装置であって、上記制御装置と、被試験メモリを複数の試験対象ブロック毎に順次試験して、試験結果を上記制御装置に順次出力する試験部とを備える。

本発明の第３の態様によると、ロウおよびカラムでアドレッシングされた複数のメモリセルを有し、ロウ方向のメモリブロックを一括して置換可能に設けられたロウ方向のリペア用メモリブロック、および、カラム方向のメモリブロックを一括して置換可能に設けられたカラム方向のリペア用メモリブロックをそれぞれ１以上有する被試験メモリの試験を制御する制御方法であって、被試験メモリが有する複数の試験対象ブロックのそれぞれが不良か否かをそれぞれ示す試験結果を順次受け取って、ロウ方向またはカラム方向の一方のメモリブロック毎に、ロウ方向またはカラム方向の他方のメモリブロックに含まれる不良判定されたメモリブロックの数である不良メモリブロック数を順次カウントするカウント段階と、複数の試験対象ブロックが試験された場合に、一方のメモリブロックのうち基準値を超える不良メモリブロック数がカウントされたメモリブロックを、被試験メモリが有する一方のリペア用メモリブロックの数以下の数だけ、一方のリペア用メモリブロックで救済すべきメモリブロックとして選択する第１選択段階と、第１選択段階において選択されたメモリブロックに含まれる試験対象ブロックをマスクして被試験メモリを複数の試験対象ブロック毎に順次試験させ、それぞれの試験対象ブロックが不良か否かをそれぞれ示す試験結果を順次受け取って、不良判定された試験対象ブロックの有無を他方のメモリブロック毎に順次判定する判定段階と、判定段階において不良判定された試験対象ブロックを有する他方のメモリブロックを、他方のリペア用メモリブロックで救済すべきメモリブロックとして選択する第２選択段階とを備える。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置１０の構成を、被試験メモリ１００とともに示す図である。 被試験メモリ１００のアドレス構成の一例を示す図である。 試験装置１０による、図２に示した被試験メモリ１００に対する試験のフローを示す図である。 試験フローの一例を模式的に示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を、被試験メモリ１００とともに示す。試験装置１０は、フラッシュメモリ等の被試験メモリ１００を試験する。被試験メモリ１００は、ロウおよびカラムでアドレッシングされた複数のメモリセルを有している。また、被試験メモリ１００は、さらに、ロウ方向のメモリブロックを一括して置換可能に設けられたロウ方向のリペア用メモリブロックを１以上有するとともに、カラム方向のメモリブロックを一括して置換可能に設けられたカラム方向のリペア用メモリブロックを１以上有している。

試験装置１０は、試験部２０と、被試験メモリ１００の試験を制御する制御装置２５とを備える。制御装置２５は、フェイル解析部３０、試験制御部７０、良品判断部８０、および、リペア処理部９０を備える。試験部２０は、被試験メモリ１００を試験して、被試験メモリ１００が有するメモリブロックの良否を出力する。例えば、試験装置１０は、被試験メモリを複数の試験対象ブロック毎に順次試験して、それぞれの試験対象ブロックが不良か否かをそれぞれ示す試験結果を制御装置２５に順次出力する。試験対象ブロックは、一例としてメモリセルであってよい。試験部２０は、パターン発生部２２、波形発生部２３、および、論理比較部２４を有する。

パターン発生部２２は、被試験メモリ１００に対して供給すべき試験信号の試験パターン、供給した試験信号に応じて被試験メモリ１００から出力されるべき出力信号の期待値、被試験メモリ１００の試験対象となるメモリセルの、被試験メモリ１００におけるアドレスを発生する。波形発生部２３は、試験パターンに基づき試験信号を発生して、被試験メモリ１００に供給する。

論理比較部２４は、被試験メモリ１００から出力された出力信号と期待値とをビット毎に論理比較して、各ビットに対応するメモリセルが不良であるか否かを判断する。そして、論理比較部２４は、メモリセルが不良であるか否かをビット毎に示すフェイル情報を、試験部２０による試験結果としてフェイル解析部３０に出力する。また、パターン発生部２２は、アドレス情報を、フェイル解析部３０に出力する。

フェイル解析部３０は、第１判定部４１、第２判定部４２、および、ＤＦＭ３２（データ・フェイル・メモリ）を有する。第１判定部４１、第２判定部４２、および、ＤＦＭ３２は、論理比較部２４から出力されたフェイル情報、および、パターン発生部２２から出力されたアドレス情報を受け取ることができる。

第１判定部４１は、第１カウント部５１および第１選択部６１を含む。また、第２判定部４２は、第２カウント部５２および第２選択部６２を含む。概略には、第１選択部６１は、一方のリペア用メモリブロックで置換されるべきメモリブロックを選択する。また、第２選択部６２は、他方のリペア用メモリブロックで置換されるべきメモリブロックを選択する。

第１カウント部５１は、試験部２０から試験結果を順次受け取って、ロウ方向またはカラム方向の一方のメモリブロック毎に、ロウ方向またはカラム方向の他方のメモリブロックに含まれる不良判定されたメモリブロックの数である不良メモリブロック数を順次カウントする。そして、第１選択部６１は、試験部２０による複数のメモリセルが試験された場合に、一方のメモリブロックのうち基準値を超える不良メモリブロック数がカウントされたメモリブロックを、更なる試験でマスクすべきメモリブロックとして、選択する。なお、第１選択部６１は、リペア用メモリブロックで置換されるべきメモリブロックを選択する。

ここで、第１選択部６１は、被試験メモリ１００が有する他方のリペア用メモリブロックの数以下の数だけ、基準値を超える不良メモリブロック数がカウントされたメモリブロックを選択してよい。基準値としては、被試験メモリ１００が有する他方のリペア用メモリブロックの数を例示することができる。言い換えると、基準値は、被試験メモリ１００が有する他方のリペア用メモリブロックにより救済することができる最大のブロック数であってよい。これにより、第１選択部６１は、他方のリペア用メモリブロックによって完全には救済することができないメモリブロックを、一方のリペア用メモリブロックで置換されるべきメモリブロックとして選択することができる。

なお、第１選択部６１は、被試験メモリ１００が有する一方のリペア用メモリブロックのうち、不良なメモリセルを有しない一方のリペア用メモリブロックの数以下の数だけ、基準値を超える不良メモリブロック数がカウントされたメモリブロックを選択してよい。一方のリペア用メモリブロックが不良なメモリセルを有するか否かを判断すべく、一方のリペア用メモリブロックは、試験部２０による被試験メモリ１００の記憶領域のメモリブロックの試験時に、または、試験部２０による被試験メモリ１００の記憶領域のメモリブロックの試験前に、試験されよい。

そして、試験制御部７０は、第１選択部６１が選択したメモリブロックに含まれるメモリセルをマスクして、試験部２０に被試験メモリ１００を更に試験させる。このとき、試験部２０は、被試験メモリ１００の一部のメモリセルがマスクされるという点を除いて、上記の試験と同様に試験してよい。そして、第２判定部４２は、試験制御部７０によりマスクされた被試験メモリ１００を試験している試験部２０から試験結果を順次受け取って、不良判定されたメモリセルの有無を他方のメモリブロック毎に順次判定する。

もし第２判定部４２により、不良判定されたメモリセルが存在する場合、不良判定されたメモリセルを有するブロックは、他方のリペア用メモリブロックで救済されることが好ましい。そこで、リペア処理部９０は、第１選択部６１により選択されたメモリブロックを、一方のリペア用メモリブロックで置換する。また、リペア処理部９０は、不良判定されたメモリセルを含む他方のメモリブロックを、他方のリペア用メモリブロックで置換する。

なお、第２カウント部５２は、不良判定されたメモリセルを含む他方のメモリブロックの数をカウントする。この場合、第２カウント部５２によりカウントされた値が、被試験メモリ１００が有する他方のリペア用メモリブロックの数より大きい場合には、全てのメモリセルを完全に救済することはできない。この場合、良品判断部８０は、被試験メモリ１００を良品でないと判断してもよい。良品判断部８０により良品でないと判断された場合には、リペア処理部９０は、リペア処理をしなくてよい。

他にも、第２カウント部５２は、不良判定されたメモリセルの数を、他方のメモリブロック毎にカウントしてよい。そして、第２選択部６２は、不良判定されたメモリセルをより多く含む他方のメモリブロックを、他方のリペア用メモリブロックにより置換されるべきメモリブロックとしてより優先して選択してよい。これによると、全てのメモリセルを完全に救済することができない場合であっても、不良なメモリセルの数をより低減することができる。不良なメモリセルが含まれていることがある程度許容されれば、製品の歩留まりを高めることができる場合がある。

以上のように、試験装置１０は、不良判定されたメモリセルを順次カウントしていくことで、リペア用メモリブロックで救済されるべきメモリブロックを選択することができる。これにより、試験装置１０によれば、例えばアドレス・フェイル・メモリなどのように、被試験メモリ１００と同じアドレス空間のフェイルメモリを用いなくても、救済されるべきメモリブロックを適切に決定することができる。これにより、試験装置１０の設計・製造コストを低減することができる。

なお、第１選択部６１は、一方のメモリブロックのうち、不良判定されたメモリセルを含まないメモリブロックを、更なる試験でマスクすべきメモリブロックとして更に選択してもよい。そして、試験制御部７０は、第１選択部６１が選択した、基準値を超える不良メモリブロック数がカウントされたメモリブロック、および、不良判定されたメモリセルを含まないメモリブロックをマスクして、試験部２０に被試験メモリ１００を更に試験させてよい。このように、第１試験において全メモリセルについて良判定されたメモリブロックについては、第２試験においてマスクすることで、試験時間を短縮することができる場合がある。

図２は、被試験メモリ１００のアドレス構成の一例を示す。被試験メモリ１００はＮＡＮＤ型フラッシュメモリであってよい。被試験メモリ１００は、それぞれが複数のページを有する複数のブロックと、複数のリペア用カラムと、複数のリペア用ブロックとを備える。複数のブロックは、それぞれの位置を示すブロック番号が付与されている。ページは、データの書き込みおよび読み出し単位である。複数のページは、それぞれに対してブロック内における位置を示すページ番号が付与されている。

ページは、それぞれが複数のカラムを有する。ページ内におけるカラム数は、全てのページで同一である。それぞれのページ内における複数のカラムは、それぞれを特定するカラム番号が付与されている。カラム番号は、全てのブロックの全てのページに亘って共通している。従って、カラム番号を特定することにより、全てのブロックの全てのページについて同一位置のカラムを特定することができる。また、各ページ内は、ユーザデータが記憶されるデータエリアと、管理データ等が記憶されるエキストラエリアとを含む。また、１つのページ内の１つのカラムは、所定数ビットのメモリセルを含み、複数ＩＯピンを用いて並列に入出力される。

ここで、リペア用カラムは、ロウ方向のリペア用メモリブロックの一例である。すなわち、リペア用カラムは、不良メモリセルを含むカラムに代わり、記憶領域として用いられることを目的とした１ビット幅のカラムである。リペア用カラムは、被試験メモリ１００内の全ブロックの全ページについて同一位置のカラムに対応するＩＯを含んでおり、リペア処理がされることにより、全ブロックの全ページについて同一位置の１つのカラムと一括して置き換えられる。

リペア用ブロックは、ロウ向のリペア用メモリブロックの一例である。リペア用ブロックは、３２ページ分のメモリブロックで形成される。すなわち、リペア用ブロックは、不良メモリセルを含んだブロックに代わって記憶領域として用いられることを目的としたメモリブロックである。リペア用ブロックは、ブロックと略同一の構成となっており、リペア処理がされることにより、任意の１つのブロックと置き換えられる。このようにしてリペア処理された被試験メモリ１００は、良品のメモリデバイスとして用いることができる。

なお、リペア用カラムに含まれるメモリセルの数は、リペア用ブロックに含まれるメモリセルの数より少ない。このような場合に、上記のようにリペア用カラムにより救済される救済カラムを、リペア用ブロックにより救済される救済ブロックより先に選択する。より柔軟に設定することができるリペア用カラムにより救済するカラム位置を先に選択するので、後に救済ブロックで救済しきれなくなってしまう確率を低減することができる場合がある。

図３は、試験装置１０による、図２に示した被試験メモリ１００に対する試験のフローを示す。ステップ３０２において、試験部２０における第１試験と並行して、フェイル解析部３０によりフェイル解析が行われる。

第１試験では、試験部２０は、被試験メモリ１００に対して書き込んだデータを読み出して、読み出したデータを期待値と比較してそれぞれのメモリセルの良否を判定する。良否を判定した結果は、論理比較部２４からフェイル解析部３０に順次、良否判定出力として出力される。

第１カウント部５１は、論理比較部２４から各メモリセルの良否の判定出力を順次受け取る。第１カウント部５１は、論理比較部２４から受け取った良否の判定出力が不良を示す場合に、パターン発生部２２から受け取ったカラムアドレスに基づき、カラム毎に不良ブロック数を順次計数する。

ステップ３０４において、第１選択部６１は、カラム毎の不良ブロック数に基づき、救済すべき１以上のカラムを選択する。第１選択部６１は、被試験メモリ１００が有するリペア用カラムの数を超えない数のカラムを選択する。なお、第１選択部６１が選択した救済すべきカラムのことを、以後の説明では救済カラムと呼ぶ。

ステップ３０６において、試験部２０による第２試験と並行して、フェイル解析部３０によりフェイル解析が行われる。試験部２０は、第２試験においても第１試験と同様に、被試験メモリ１００に対して書き込んだデータを読み出して、読み出したデータを期待値と比較してそれぞれのメモリセルの良否を判定する。ただし、試験制御部７０による制御により、ステップ３０４で選択された救済カラムに属するメモリセルはマスクされる。

第２試験により論理比較部２４から順次出力される良否判定出力は、第２カウント部５２に供給される。第２カウント部５２は、論理比較部２４から受け取った良否判定出力が不良を示す場合に、パターン発生部２２から受け取ったロウアドレスに基づき、不良なメモリセル数を各ブロック毎に計数する。

このとき、第２カウント部５２は、ステップ３０４で選択された救済カラムに対応するカラムアドレスのメモリセルに対する良否判定出力については、不良メモリセルとして計数しなくてよい。他にも、パターン発生部２２は、当該カラム用に試験信号を発生しなくてもよい。また、論理比較部２４に入力される、当該カラムアドレスのメモリセルからの出力および期待値を、所定のビット値に設定してもよい。また、論理比較部２４から出力された当該カラムアドレスのメモリセルの良否判定出力が、良を示すビット値に設定されてもよい。

ステップ３０８において、第２選択部６２は、各ブロックに含まれる不良判定されたメモリセル数に基づき、救済すべきブロックが存在するか否かを判断する。また、救済すべきブロックが存在する場合には、当該不良判定されたメモリセル数に基づき、救済すべき１以上のブロックを選択する。なお、以後の説明では、第２選択部６２により選択された救済すべきブロックを、救済ブロックと呼ぶ。

ステップ３１０において、良品判断部８０は被試験メモリ１００に対して良品であるか否かを判断する。例えば、良品判断部８０は、全体のブロックの数に対する不良メモリセルを含むブロックの数の割合が、予め定められた値より小さいか否かを判断する。良品判断部８０は、当該割合が予め定められた値以上である場合には（ステップ３１０のＮｏ）、被試験メモリ１００を不良品である旨の出力をする。

良品判断部８０は、当該割合が予め定められた値より小さい場合には（ステップ３１０のＹｅｓ）、ステップ３１２に処理を進める。このように、良品判断部８０は、第２判定部４２による判定結果に基づいて、被試験メモリ１００が良品であるか否かを判断する。なお、良品判断部８０は、不良判定されたメモリセルを含むブロックの数が予め定められた数より少ない場合に、被試験メモリ１００を良品と判断してよい。また、良品判断部８０は、不良判定されたメモリセルを含むブロックの数が、リペア用ブロックの数より少ない場合に、被試験メモリ１００を良品と判断してもよい。

ステップ３１２おいて、リペア処理部９０がリペア処理することにより、救済カラムをリペア用カラムで置換した後に、救済ブロックをリペア用ブロックで置換する。

リペア処理部９０は、一例として、被試験メモリ１００の所定の記憶領域にカラムリペアに関する情報を書き込むことにより、カラムリペア処理を行う。また、リペア処理部９０は、被試験メモリ１００の所定の記憶領域にブロックリペアに関する情報を書き込むことにより、ブロックリペア処理を行う。カラムリペア処理がされた被試験メモリ１００は、以後、ユーザ機器によりカラムリペア処理の対象となったカラム番号にアクセスがされた場合、当該カラムに代えて、リペア用カラムに対して書き込み、読み出しまたは消去が行われる。ブロックについても同様である。

そして、リペア処理された被試験メモリ１００は、新たな試験に供される。なお、ステップ３１２において実際にリペア処理するか否かは任意に選択することができ、実際にはリペアせずに他の試験に進むこともできる。

試験装置１０は、更に、次の異なるまたは同一の内容の新たな読み出し試験時において、上述のステップ３０２からステップＳ３１２までの処理を行ってよい。これにより、試験装置１０によれば、次の新たな読み出し試験時において、新たに検出された不良メモリセルについても、カラムリペア処理またはブロックリペア処理の少なくとも一方により、さらに救済することができる場合がある。

また、救済ブロックを決定する前に、救済カラムを決定するので、リペア用ブロックが消耗してしまうことを防ぐことができる場合がある。このため、より多くのリペア用ブロックを未使用のままにしておくこともできる。そして、他の新たな試験でリペアすべきブロックが発見された場合に、残りのリペア用ブロックで救済することができる可能性を高めることができる。

以上のステップの処理により、試験装置１０によれば、大容量のフェイルメモリを使用しなくとも、救済カラムおよび救済ブロックを選択することができる。

図４は、試験フローの一例を模式的に示す。本図は、試験装置１０による試験処理の内容を分かやすく説明することを目的として、被試験メモリ１００のアドレス構造を、符号Ａに示されるように簡略化して示している。本図では、被試験メモリ１００は、カラム数８、ＩＯ幅３として簡略化されている。また、被試験メモリ１００は、４つのブロック４００ａ〜ブロック４００ｄに分けられているとする。

図３のステップ３０２に対応する第１試験においては、試験部２０は、ページを順次選択して試験する。第１判定部４１は、論理比較部２４からの良否判定出力およびパターン発生部２２からのアドレス情報を受け取り、カラムに不良メモリセルが存在したか否かを示す不良フラグ値を、カラムアドレスに対応してＣＦＦＭ４０２（カラム・フラッグ・フェイル・メモリ）に記憶させる。ＣＦＦＭ４０２は、例えば第１判定部４１が有する一構成要素であってよい。

ＣＦＦＭ４０２は、具体的には、不良メモリセルが存在しているカラムに対応するアドレスに、不良フラグ"１"を記憶する。ＣＦＦＭ４０２は、不良メモリセルが存在していないカラムに対応するアドレスに"０"を記憶する。より具体的には、ＣＦＦＭ４０２は、各ブロックの最初のページが試験部２０により試験される場合に初期化され、ブロック内で不良メモリセルが検出された場合に、ＣＦＦＭ４０２における当該不良メモリセルのカラムに対応するアドレスに"１"が記憶される。

ブロック内の全ページに対する試験が完了していない段階では、ＣＦＦＭ４０２が記憶している値は、当該ブロックでカラム内に不良メモリセルが現在までに検出されたか否かを示している。ブロック内の全ページに対する試験が完了した段階では、ＣＦＦＭ４０２が記憶している値は、当該ブロックでカラム内のメモリセルのいずれかに不良メモリセルが検出されたか否かを示している（符号Ｃ参照）。

第１カウント部５１は、論理比較部２４からの良否判定出力を受け取り、各カラムアドレスのメモリセルに不良メモリセルが存在した数を、ＣＦＢＣＭ４０４（カラム・フラッグ・ブロック・カウント・メモリ）にカラム毎に記憶する。ＣＦＦＭ４０２は、例えば第１カウント部５１が有する一構成要素であってよい。

具体的には、論理比較部２４から受け取った良否判定出力が不良を示す場合に、ＣＦＢＣＭ４０４は、当該メモリセルを含むブロック内で初めて不良メモリセルが検出されたことを条件として、記憶しているカウント値がインクリメントされた値を記憶する。より具体的には、良否判定出力が不良であった場合に、ＣＦＦＭ４０２における対応するアドレスに"０"が記憶されていることを条件として、インクリメントされたカウント値がＣＦＢＣＭ４０４に記憶される。被試験メモリ１００の記憶領域の全ページに対して試験が完了した場合に、ＣＦＢＣＭ４０４に記憶されている値が不良ブロック数を示す。

全ページに対する試験が完了すると、図３のステップ３０４に対応して、救済カラムが第１選択部６１により選択される。第１選択部６１は、基準値４０６以上の不良ブロック数がＣＦＢＣＭ４０４に記憶されているカラムを、救済カラムとして決定する。基準値４０６としては、被試験メモリ１００が有するリペア用ブロックの数を例示することができる。なお、第１選択部６１は、被試験メモリ１００が有するリペア用カラムの数を上限として、救済カラムを選択する。

なお、第１選択部６１は、基準値４０６より小さい不良ブロック数が計数されたカラムをも、救済カラムとして選択してもよい。例えば、第１選択部６１は、基準値４０６より小さい不良ブロック数が計数されたカラムのうち、より大きい不良ブロック数が計数されたカラムをより優先して救済カラムとして選択してよい。第１選択部６１は、被試験メモリ１００が有するリペア用カラムの上限数に達するまで、より大きい不良ブロック数が計数されたカラムを順に、救済カラムとして選択してよい。

第１選択部６１は、選択した救済カラムのカラムアドレスに対応するＣＦＦＭ４０２のアドレスに記憶されているフラグ値を"１"にするとともに、ＣＦＦＭ４０２の他のアドレスに記憶されているフラグ値を"０"にする（符号Ｄ参照）。このように、第１試験およびＳ３０４に対応する救済カラムの選択処理が完了した時点で、ＣＦＦＭ４０２がフラグ値"１"を記憶しているアドレスが、救済カラムのアドレスを示している。

救済カラムに含まれる全メモリセルは、第２試験においてマスクされる。符号Ｂに示す被試験メモリ１００は、マスクされた様子を模式的に示す。向かって左から４番目のカラムおよび右から３番目のカラムが、第２試験においてマスクされる。

図３のステップ３０６に対応する第２試験においては、試験部２０は、第１試験と同様に、ページを順次選択して試験する。選択された特定ページに対する試験が行われている間、フェイル解析部３０は、以下のようにしてフェイル情報を解析する。

第２カウント部５２は、論理比較部２４からの良否判定出力を受け取り、各ロウアドレスのメモリセルで不良メモリセルが存在した数を、ロウアドレスに対応してＴＦＣ４１０（トータル・フェイル・カウンタ）に記憶させる。ＴＦＣ４１０は、第２カウント部５２が有する一構成要素であってよい。特定のページの試験が終了した時点では、ＴＦＣ４１０が記憶している値は、ロウアドレスに対応するメモリブロック中に存在している不良なメモリセルの数を示す。上述したように、紙面に向かって左から４番目のカラムおよび右から３番目のカラムは第２試験においてマスクされているので、ＴＦＣ４１０にはカウントされない。

特定ページの試験が終了すると、第２カウント部５２は、ＴＦＣ４１０が記憶しているカウント値のＩＯ幅にわたって合計したカウント値を、ＴＦＣＭ４２４（トータル・フェイル・カウント・メモリ）の当該ページに対応するアドレスに記憶させる。ＴＦＣＭ４２４は、第２カウント部５２が有する一構成要素であってよい。第２試験においては、以上説明した特定ページに対する試験およびフェイル解析が、ページを順次変更して繰り返される。

１ブロック分のページの試験が終了した場合に、ＴＦＣＭ４２４は、被試験メモリ１００における当該ブロック内の各ページのロウアドレスに対応するアドレスに、各ページにおいて不良ブロックが検出された値が記憶されている。当該ブロック内で１以上の不良メモリセルが存在した場合に、ＢＢＭ４２２（バッド・ブロック・メモリ）は、当該ブロックが不良ブロックか否かを示すビット値が記憶される。

不良ブロックであったか否かは、第２判定部４２により決定されてよい。第２判定部４２は、フラッシュカウンタ、ＥＣＣカウンタ、リードフェイル情報、および、ステータスフェイル情報に基づき、不良ブロックか否かを判定してよい。ＥＣＣエラー訂正により訂正できた場合には、良ブロックと判定してもよい。

全ページに対する試験が完了すると、図３のステップ３０８に対応して、救済ブロックが第２選択部６２により選択される。第２選択部６２は、ＢＢＭ４２２が記憶している情報、および、ＴＦＣＭ４２４が記憶しているカウント値に基づき、救済ブロックを選択する。具体的には、第２選択部６２は、ＴＦＣＭ４２４が記憶しているカウント値に基づき、１以上の不良なメモリセルが検出されたブロックを特定する。

例えば、第２選択部６２は、ＴＦＣＭ４２４がページ毎に記憶しているカウント値をブロック単位で合計した合計値を算出する（この値を総不良メモリセル数と呼ぶ。）。そして、第２選択部６２は、被試験メモリ１００が有するブロックのうち、ＢＢＭ４２２の対応するアドレスにビット値"１"が記憶されているブロック、または、１以上の総不良メモリセル数が算出されたブロック、のいずれかに該当するブロック（不良ブロックと呼ぶ場合がある。）の中から、救済ブロックを選択する。このとき、第２選択部６２は、被試験メモリ１００が有するリペア用ブロックの数を上限として、救済ブロックを選択する。

第２選択部６２は、より多い数の総不良メモリセル数が算出されたブロックを、救済ブロックとしてより優先して選択してよい。なお、第２選択部６２は、不良ブロックの数が、被試験メモリ１００が有するリペア用ブロックの数以下である場合に、当該不良ブロックを救済ブロックとして選択してよい。

なお、第２試験において、論理比較部２４の良否判定結果、および、パターン発生部２２からのアドレス情報に基づき、フェイル情報がＤＦＭ３２に記憶される。ＤＦＭ３２は、不良メモリセルに対応するアドレスと、フェイルデータとを対応づけて記憶する。フェイル解析部３０は、ＤＦＭ３２が記憶している情報に基づき、フェイルビットマップデータを作成することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 試験装置、２０ 試験部、２２ パターン発生部、２３ 波形発生部、２４ 論理比較部、２５ 制御装置、３０ フェイル解析部、３２ ＤＦＭ、４１ 第１判定部、４２ 第２判定部、５１ 第１カウント部、５２ 第２カウント部、６１ 第１選択部、６２ 第２選択部、７０ 試験制御部、８０ 良品判断部、９０ リペア処理部、１００ 被試験メモリ、４００ ブロック、４０２ ＣＦＦＭ、４０４ ＣＦＢＣＭ、４０６ 基準値、４１０ ＴＦＣ、４２２ ＢＢＭ、４２４ ＴＦＣＭ

Claims (15)

1. ロウおよびカラムでアドレッシングされた複数のメモリセルを有し、ロウ方向のメモリブロックを一括して置換可能に設けられたロウ方向のリペア用メモリブロック、および、カラム方向のメモリブロックを一括して置換可能に設けられたカラム方向のリペア用メモリブロックをそれぞれ１以上有する被試験メモリの試験を制御する制御装置であって、
   前記被試験メモリを試験する試験部から前記被試験メモリが有する複数の試験対象ブロックのそれぞれが不良か否かをそれぞれ示す試験結果を順次受け取って、前記ロウ方向または前記カラム方向の一方のメモリブロック毎に、前記ロウ方向または前記カラム方向の他方のメモリブロックに含まれる不良判定されたメモリブロックの数である不良メモリブロック数を順次カウントする第１カウント部と、
   前記試験部により複数の試験対象ブロックが試験された場合に、前記一方のメモリブロックのうち基準値を超える前記不良メモリブロック数がカウントされたメモリブロックを、前記被試験メモリが有する前記一方のリペア用メモリブロックの数以下の数だけ、前記一方のリペア用メモリブロックで救済すべきメモリブロックとして選択する選択部と、
   前記選択部が選択したメモリブロックに含まれる試験対象ブロックをマスクして、前記試験部に前記被試験メモリを前記複数の試験対象ブロック毎に順次試験させ、それぞれの試験対象ブロックが不良か否かをそれぞれ示す試験結果を順次出力させる試験制御部と、
   前記試験制御部により前記マスクされた前記被試験メモリを試験している前記試験部から前記試験結果を順次受け取って、不良判定された試験対象ブロックの有無を前記他方のメモリブロック毎に順次判定し、不良判定された試験対象ブロックを有する前記他方のメモリブロックを、前記他方のリペア用メモリブロックで救済すべきメモリブロックとして選択する判定部と
   を備える制御装置。
2. 前記選択部は、前記被試験メモリが有する前記一方のリペア用メモリブロックのうち、不良なメモリセルを有しない前記一方のリペア用メモリブロックの数以下の数だけ、前記基準値を超える前記不良メモリブロック数がカウントされたメモリブロックを前記一方のリペア用メモリブロックで救済すべきメモリブロックとして選択する
   請求項１に記載の制御装置。
3. 前記判定部は、前記不良判定された試験対象ブロックを含む前記他方のメモリブロックの数をカウントする第２カウント部
   を有する請求項１または２に記載の制御装置。
4. 前記判定部は、前記不良判定された試験対象ブロックの数を、前記他方のメモリブロック毎にカウントする第２カウント部
   を有する請求項１から３のいずれかに記載の制御装置。
5. 前記一方のリペア用メモリブロックに含まれるメモリセルの数は、前記他方のメモリブロックに含まれるメモリセルの数より少ない
   請求項１から４のいずれかに記載の制御装置。
6. 前記選択部は、前記一方のメモリブロックのうち、前記不良判定された試験対象ブロックを含まないメモリブロックを更に選択し、
   前記試験制御部は、前記選択部が選択した、前記基準値を超える前記不良メモリブロック数がカウントされたメモリブロック、および、前記不良判定された試験対象ブロックを含まないメモリブロックをマスクして、前記試験部に前記被試験メモリを前記複数の試験対象ブロック毎に順次試験させ、それぞれの試験対象ブロックが不良か否かをそれぞれ示す試験結果を順次出力させる
   請求項１から５のいずれかに記載の制御装置。
7. 前記判定部による判定結果に基づいて、前記被試験メモリが良品であるか否かを判断する良品判断部
   をさらに備える請求項１から６のいずれかに記載の制御装置。
8. 前記良品判断部は、前記不良判定された試験対象ブロックを含む前記他方のメモリブロックの数が、予め定められた数より少ない場合に、前記被試験メモリを良品と判断する
   請求項７に記載の制御装置。
9. 前記良品判断部は、前記不良判定された試験対象ブロックを含む前記他方のメモリブロックの数が、前記他方のリペア用メモリブロックの数より少ない場合に、前記被試験メモリを良品と判断する
   請求項８に記載の制御装置。
10. 前記選択部により選択されたメモリブロックを、前記一方のリペア用メモリブロックで置換するリペア処理部
    をさらに備える請求項１から９のいずれかに記載の制御装置。
11. 前記リペア処理部は、前記不良判定された試験対象ブロックを含む前記他方のメモリブロックを、前記他方のリペア用メモリブロックで置換する
    請求項１０に記載の制御装置。
12. 請求項１から１１のいずれかに記載の制御装置と、
    前記被試験メモリを前記複数の試験対象ブロック毎に順次試験して、前記試験結果を前記制御装置に順次出力する前記試験部と
    を備える試験装置。
13. ロウおよびカラムでアドレッシングされた複数のメモリセルを有し、ロウ方向のメモリブロックを一括して置換可能に設けられたロウ方向のリペア用メモリブロック、および、カラム方向のメモリブロックを一括して置換可能に設けられたカラム方向のリペア用メモリブロックをそれぞれ１以上有する被試験メモリの試験を制御する制御方法であって、
    前記被試験メモリが有する複数の試験対象ブロックのそれぞれが不良か否かをそれぞれ示す試験結果を順次受け取って、前記ロウ方向または前記カラム方向の一方のメモリブロック毎に、前記ロウ方向または前記カラム方向の他方のメモリブロックに含まれる不良判定されたメモリブロックの数である不良メモリブロック数を順次カウントするカウント段階と、
    前記複数の試験対象ブロックが試験された場合に、前記一方のメモリブロックのうち基準値を超える前記不良メモリブロック数がカウントされたメモリブロックを、前記被試験メモリが有する前記一方のリペア用メモリブロックの数以下の数だけ、前記一方のリペア用メモリブロックで救済すべきメモリブロックとして選択する第１選択段階と、
    前記第１選択段階において選択されたメモリブロックに含まれる試験対象ブロックをマスクして前記被試験メモリを前記複数の試験対象ブロック毎に順次試験させ、それぞれの試験対象ブロックが不良か否かをそれぞれ示す試験結果を順次受け取って、不良判定された試験対象ブロックの有無を前記他方のメモリブロック毎に順次判定する判定段階と、
    前記判定段階において不良判定された試験対象ブロックを有する前記他方のメモリブロックを、前記他方のリペア用メモリブロックで救済すべきメモリブロックとして選択する第２選択段階と
    を備える制御方法。
14. 前記判定段階における前記他方のメモリブロック毎の判定結果に基づいて、前記被試験メモリが良品であるか否かを判断する良品判断段階
    をさらに備える請求項１３に記載の制御方法。
15. 前記第１選択段階において選択されたメモリブロックを前記一方のリペア用メモリブロックで置換し、前記第２選択段階において選択されたメモリブロックを前記他方のリペア用メモリブロックで置換するリペア処理段階
    をさらに備える請求項１３または１４に記載の制御方法。

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