KR20200143239A - 반도체 테스트 장치 및 테스트 시스템 - Google Patents

Abstract

반도체 테스트 장치는 테스트 장치와 메모리 장치를 포함한다. 테스트 장치는 피 시험 장치에 대한 테스트 동작을 수행하고, 메모리 장치는 테스트 결과값을 선별 및 압축하여 최종 테스트 결과값을 저장한다.

Description

반도체 테스트 장치 및 테스트 시스템{SEMICONDUCTOR TEST APPARATUS AND TEST SYSTEM}

본 발명은 반도체 테스트 장치 및 테스트 시스템에 관한 것으로, 더욱 상세하게는 복수의 피 시험 장치에 대한 테스트 결과를 가공하여 저장할 수 있는 반도체 테스트 장치 및 테스트 시스템에 관한 것이다.

일반적으로 반도체 테스트 장치는 예컨대, 반도체 메모리 칩을 비롯한 피 시험 장치(DUT : Device Under Test)가 양품으로 설계되었는지를 판단하기 위하여 개발된 하나의 단일 제품이다. 이러한 단일 제품의 반도체 테스트 장치는 피 시험 장치의 테스트 결과를 내부에 설계된 메모리 영역에 저장하며 테스트 수행자의 요구에 따라 정해진 양식의 테스트 결과값을 제공해 준다. 때문에 반도체 테스트 장치에 설계된 메모리 영역에는 피 시험 장치의 테스트에 따른 모든 결과값이 저장되어야만 한다.

한편, 반도체 기술이 발달함에 따라 반도체 메모리 칩을 비롯한 피 시험 장치의 집적도는 나날이 증가하고 있으며 그 결과 피 시험 장치의 테스트 결과값의 양은 방대해 지고 있다. 하지만 반도체 테스트 장치에 설계된 메모리 영역의 용량은 반도체 테스트 장치가 최초 제작되어 생산될 때 이미 결정되는 것이기 때문에 복수의 고집적화된 피 시험 장치의 테스트 결과값을 모두 저장하기는 역부족이다.

이를 해결하기 위해서 반도체 테스트 장치를 생산하는 업체는 메모리 영역의 용량을 늘리는 업데이트를 제안하고 있다. 하지만 피 시험 장치에 대한 테스트를 수행하는 사용자 입장에서 반도체 테스트 장치의 메모리 영역에 대한 업데이트 비용은 반도체 테스트 장치를 유지 및 관리하는데 있어서 추가적인 부담일 수밖에 없다.

만약 반도체 테스트 장치에 설계된 메모리 영역에 대하여 업데이트를 진행한다고 하더라도 테스트 장치 내부에서 메모리 영역의 용량을 늘리는 것은 물리적으로 한계가 있다. 이러한 물리적 한계는 결과적으로 반도체 테스트 장치에서 테스트할 수 있는 피 시험 장치에 대한 개수를 한정하며, 이는 곧 반도체 테스트 장치의 기대 수명이 줄어듦을 의미한다.

따라서, 반도체 테스트 장치의 메모리 영역에 대한 업데이트는 반도체 테스트 장치의 기대 수명을 늘리는 근본적인 방안이 될 수 없으며, 본 명세서에서는 반도체 테스트 장치의 이러한 문제점을 해결할 수 있는 방안을 제안하고자 한다.

본 발명의 일 실시예는 피 시험 장치에 대한 테스트 결과값을 분석적으로 선별 및 압축 가공할 수 있는 반도체 테스트 장비를 제공하는데 그 목적이 있다.

본 발명의 일 실시예는 반도체 테스트 장비 외부에 메모리 장치를 구비함으로써 메모리 장치의 저장 용량에 대한 물리적 및 논리적 확장에 대한 제한 요인을 제거해 줄 수 있는 테스트 시스템을 제공하는데 다른 목적이 있다.

본 발명의 일 실시예는 복수의 테스트 장치 각각에 대하여 분석적으로 선별 및 압축 가공된 테스트 결과값을 통해 복수의 반도체 테스트 장비 및 복수의 피 시험 장치에 대한 동작 상태를 분석할 수 있는 테스트 시스템을 제공하는데 또 다른 목적이 있다.

본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따르면, 적어도 하나의 피 시험 장치에 대한 테스트 동작을 수행하여 테스트 결과값을 독출하기 위한 테스트 장치; 및 상기 테스트 결과값 중 패일 정보를 선별 및 압축하여 최종 테스트 결과값으로 저장하기 위한 메모리 장치를 포함하는 반도체 테스트 장치가 제공된다.

본 발명의 일 실시예에 따르면, 적어도 하나의 피 시험 장치에 대한 테스트 동작을 수행하여 테스트 결과값을 독출하기 위한 테스트 장치; 및 상기 테스트 결과값 중 패일 정보를 선별 및 압축하여 최종 테스트 결과값으로 저장하기 위한 메모리 장치를 포함하되, 상기 메모리 장치는 상기 테스트 장치와 물리적으로 분리되어 상기 테스트 장치와 별도로 교체 가능한 것을 특징으로 하는 테스트 시스템이 제공된다.

본 발명의 일 실시예에 따르면, 그룹핑된 복수의 피 시험 장치를 단위 테스트로 하여 테스트 결과값을 독출하기 위한 복수의 테스트 장치; 상기 테스트 결과값 중 패일 정보를 선별 및 압축하여 압축 테스트 결과값으로 저장하기 위한 메모리 장치; 논리적으로 구분된 매트릭스 영역에 상기 압축 테스트 결과값을 정렬하고 상기 매트릭스 영역의 패일 타입으로 압축하여 최종 압축 테스트 결과값으로 저장하기 위한 압축 장치; 및 상기 최종 압축 테스트 결과값에 응답하여 상기 복수의 테스트 장치 및 상기 그룹핑된 복수의 피 시험 장치 각각의 오류를 분석하기 위한 엔지니어링 워크 스테이션을 포함하는 테스트 시스템이 제공된다.

본 발명은 분석적으로 선별 및 압축 가공된 테스트 결과값을 저장하여 보다 많은 개수의 피 시험 장치를 테스트할 수 있는 효과가 있다.

본 발명은 메모리 장치를 반도체 테스트 장비 외부에 배치하여 용이한 교체 및 메모리 장치의 저장 용량에 대한 물리적 및 논리적 확장을 최대화함으로써 테스트 시스템의 유지 관리 비용을 최소화할 수 있는 효과가 있다.

본 발명은 반도체 테스트 장비 및 피 시험 장치에 대한 오류를 보다 직관적으로 분석함으로써 테스트 시스템에 대한 전반적인 테스트 효율을 높여줄 수 있는 효과가 있다.

본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1 은 본 발명의 일 실시예에 따른 테스트 시스템의 구성을 보여주기 위한 블록도.
도 2 는 도 1 의 테스트 장치의 구성을 보여주기 위한 블록도.
도 3 은 도 1 의 메모리 장치의 구성을 보여주기 위한 블록도
도 4 는 도 3 의 패일정보 선별부의 구성을 보여주기 위한 블록도.
도 5 는 도 4 의 제1 및 제2 저장부 각각에 저장되는 데이터 정보를 설명하기 위한 도면.
도 6 은 도 4 의 제1 내지 제4 버퍼부 각각에 저장되는 데이터 정보를 설명하기 위한 도면.
도 7 은 도 3 의 패일정보 압축부의 구성을 보여주기 위한 블록도.
도 8 은 도 7 의 제1 내지 제4 압축부 각각에 저장되는 데이터 정보를 설명하기 위한 도면.
도 9 는 도 8 의 제1 압축부에 저장되는 데이터 정보 중 압축 데이터의 일 실시예를 설명하기 위한 도면.
도 10 은 도 8 의 제1 압축부에 저장되는 데이터 정보의 일 실시예를 설명하기 위한 도면.
도 11 은 본 발명의 일 실시예에 따른 테스트 시스템의 구성을 보여주기 위한 블록도.
도 12 는 도 6 과 다른 테스트 결과값이 독출된 경우를 설명하기 위한 도면.
도 13 은 도 12 의 (A), (B)를 압축한 압축 테스트 결과값을 설명하기 위한 도면.
도 14 는 도 13 의 압축 테스트 결과값을 논리적 어드레스에 따라 정리한 도면.
도 15 는 도 11 의 압축 장치의 압축동작을 개념적으로 설명하기 위한 도면.
도 16 은 도 11 의 압축 장치의 구성을 보여주기 위한 블록도.
도 17 은 도 16 의 결과 저장부에 저장되는 데이터 정보를 설명하기 위한 도면.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 일 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 일 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 일 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 일 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.

도 1 은 본 발명의 일 실시예에 따른 테스트 시스템의 구성을 보여주기 위한 블록도이다.

도 1 을 참조하면, 테스트 시스템은 복수의 테스트 장치(100_1, 100_2, … 100_n, 여기서, n은 3이상의 자연수), 메모리 장치(200), 및 엔지니어링 워크 스테이션(300)을 포함한다.

복수의 테스트 장치(100_1, 100_2, … 100_n) 각각은 테스트 동작을 통해 적어도 하나의 피 시험 장치를 구동하여 각각의 테스트 결과값을 독출하기 위한 구성이다. 여기서 복수의 테스트 장치(100_1, 100_2, … 100_n)는 적어도 하나의 피 시험 장치를 테스트하기 위한 복수의 입출력 핀을 구비한다.

그래서 피 시험 장치는 복수의 테스트 장치(100_1, 100_2, … 100_n)의 입출력 핀을 통해 테스트 동작을 위한 테스트 어드레스 및 테스트 데이터를 제공받으며, 피 시험 장치는 테스트 동작에 따른 테스트 결과값을 다시 복수의 테스트 장치(100_1, 100_2, … 100_n) 각각으로 피드백한다.

테스트 동작을 통해 피 시험 장치에서 복수의 테스트 장치(100_1, 100_2, … 100_n) 각각으로 독출된 테스트 결과값은 이후 보다 자세히 설명될 메모리 장치(200)로 전달되며 메모리 장치(200)는 테스트 결과값 중 패일 정보를 선별 및 압축하여 최종 테스트 결과값으로 저장한다.

이어서, 엔지니어링 워크 스테이션(300)은 메모리 장치(200)에서 제공되는 최종 테스트 결과값을 이용하여 복수의 테스트 장치(100_1, 100_2, … 100_n) 및 피 시험 장치에 발생하는 오류를 분석하는 것이 가능하다.

이후 보다 자세히 설명하겠지만, 본 발명의 일 실시예에 따른 테스트 시스템은 복수의 테스트 장치(100_1, 100_2, … 100_n) 각각에 연결된 복수의 피 시험 장치에 대한 오류를 분석할 수 있는 것은 물론, 복수의 테스트 장치(100_1, 100_2, … 100_n)에 대한 오류를 분석하는 것도 가능하다.

한편, 여기서 복수의 테스트 장치(100_1, 100_2, … 100_n)는 하나의 메모리 장치(200)를 공유하는 것을 일례로 하였지만, 테스트 결과값의 용량, 피 시험 장치의 개수 및 종류 등에 따라 복수의 테스트 장치(100_1, 100_2, … 100_n)와 메모리 장치(200)의 연결관계는 변경이 가능하다.

다른 한편, 본 발명의 일 실시예에 따른 테스트 시스템은 복수의 테스트 장치(100_1, 100_2, … 100_n)와 메모리 장치(200)를 포함하며, 메모리 장치(200)는 복수의 테스트 장치(100_1, 100_2, … 100_n) 각각과 물리적으로 분리하여 배치하는 것도 가능하다.

이와 같이 메모리 장치(200)와 복수의 테스트 장치(100_1, 100_2, … 100_n)를 서로 물리적으로 분리하여 배치하는 경우 메모리 장치(200)는 복수의 테스트 장치(100_1, 100_2, … 100_n)와 별도로 손쉽게 교체할 수 있다. 즉, 메모리 장치(200)에 저장해야 하는 테스트 결과값의 용량이 많아져 메모리 장치(200)의 용량을 확장해야 한다면 복수의 테스트 장치(100_1, 100_2, … 100_n)와 별도로 메모리 장치(200)만 교체하는 것이 가능하다.

다른 관점에서 살펴보면, 복수의 테스트 장치(100_1, 100_2, … 100_n)는 메모리 장치(200)를 각각 포함하여 하나의 단위 장치인 반도체 테스트 장치로 구성될 수 있다. 이 경우 본 발명의 일 실시예에 따른 반도체 테스트 장치는 테스트 결과값 중 패일 정보를 선별 및 압축하는 것이 가능하기 때문에 충분히 많은 개수의 피 시험 장치에 대한 테스트가 가능하며, 이는 곧 반도체 테스트 장치의 기대 수명을 연장해 줄 수 있음을 의미한다.

위에서 설명한 복수의 테스트 장치(100_1, 100_2, … 100_n)는 서로 동일한 동작을 수행하며, 이하 설명의 편의를 위하여 복수의 테스트 장치(100_1, 100_2, … 100_n) 중 한 개의 테스트 장치(100_1)를 일례로 설명하기로 한다.

도 2 는 도 1 의 테스트 장치(100_1)의 구성을 보여주기 위한 블록도이다.

도 2 를 참조하면, 테스트 장치(100_1)는 패턴 생성부(101), 비교부(102), 및 제어부(103)를 포함한다.

우선, 패턴 생성부(101)는 테스트 장치(100_1)에 연결된 피 시험 장치(DUT)에 입력되는 테스트 어드레스 및 테스트 데이터를 생성하기 위한 구성이다. 그리고, 비교부(102)는 피 시험 장치(DUT)에서 출력되는 데이터를 기대값과 비교하여 테스트 결과값을 생성하기 위한 구성이다. 마지막으로, 제어부(103)는 패턴 생성부(101)와 비교부(102)를 비롯하여 테스트 장치(100_1)의 전반적인 동작을 제어하기 위한 구성이다.

그래서 테스트 장치(100_1)는 피 시험 장치(DUT)에 테스트 어드레스 및 테스트 데이터를 입력하고 입력된 테스트 어드레스 및 테스트 데이터에 따른 피 시험 장치(DUT)의 출력값과 기대값을 비교하여 피 시험 장치(DUT)의 출력값에 대한 패스(pass)/패일(fail) 정보로 도출한다. 테스트 장치(100_1)에서 도출된 패스/패일 정보는 피 시험 장치(DUT)에 대한 테스트 결과값(FOUT1)에 포함되어 도 1 의 메모리 장치(200)로 전달된다.

도 3 은 도 1 의 메모리 장치(200)의 구성을 보여주기 위한 블록도이다.

도 3 을 참조하면, 메모리 장치(200)는 패일정보 선별부(210), 패일정보 압축부(220)를 포함한다.

우선, 패일정보 선별부(210)는 예컨대, 도 2 의 테스트 장치(100_1)에서 독출된 테스트 결과값(FOUT1) 중 패스 판정된 테스트 결과값을 제외하고, 테스트 결과값(FOUT1) 중 패일 판정된 테스트 결과값을 합산하기 위한 구성이다.

다음으로, 패일정보 압축부(220)는 패일정보 선별부(210)의 출력값인 패일 판정된 테스트 결과값을 압축하고, 패일 판정된 테스트 결과값 중 부분 패일 판정된 테스트 결과값을 생성하기 위한 구성이다.

패일정보 선별부(210)와 패일정보 압축부(220)의 구체적인 구성, 데이터 선별동작, 데이터 저장동작, 데이터 압축동작 및, 데이터 출력동작은 도 4 내지 도 10 에서 보다 자세히 설명하기로 한다.

한편, 메모리 장치(200)는 제어부(230)를 더 포함하며, 패일정보 선별부(210)와 패일정보 압축부(220)는 제어부(230)에서 생성되는 제어신호(CTR)에 응답하여 동작한다. 도면에는 도시되지 않았지만 제어부(230)는 테스트 결과값(FOUT1)에 포함된 패스/패일 정보 등을 제공받으며 패스/패일 정보에 따라 제어신호(CTR)를 생성함으로써 패일정보 선별부(210)와 패일정보 압축부(220)의 데이터 선별동작, 데이터 저장동작, 데이터 출력동작 등을 제어하는 것이 가능하다.

도 4 는 도 3 의 패일정보 선별부(210)의 구성을 보여주기 위한 블록도이다.

도 4 를 참조하면, 패일정보 선별부(210)는 데이터 식별부(211)와 데이터 저장부(212)를 포함한다.

우선, 데이터 식별부(211)는 테스트 결과값(FOUT1) 중 패일 판정된 테스트 결과값을 순차적으로 저장하기 위한 구성이다. 데이터 식별부(211)는 스위칭부(2111)와, 복수의 저장부인 제1 및 제2 저장부(2112, 2113), 및 출력 선택부(2114)를 포함한다.

데이터 식별부(211)에 구비되는 스위칭부(2111)는 테스트 결과값(FOUT1)을 제1 및 제2 저장부(2112, 2113)로 선택적으로 출력하기 위한 구성이다. 스위칭부(2111)는 제어부(230, 도 3 참조)에서 생성되는 제1 제어신호(CTR1)에 응답하여 테스트 결과값(FOUT1)을 제1 및 제2 저장부(2112, 2113) 중 어느 하나로 출력하는 것이 가능하다.

여기서, 제1 제어신호(CTR1)와 이후 설명될 제2 내지 제4 제어신호(CTR2, 3, CTR4)는 도 3 의 제어부(230)에서 생성되는 제어신호(CTR)를 기초로 하여 생성된 신호이다. 참고로, 제어부(230)는 위에서 설명하였듯이 패스/패일 정보를 제공받으며, 패스/패일 정보뿐만 아니라 스위칭부(2111), 도 4 의 출력 선택부(2114), 경로 선택부(2121), 도 7 의 출력 선택부(225)의 출력 시점 및 출력 경로를 제어하기 위한 정보를 제공받아 제1 내지 제4 제어 신호(CTR1, CTR2, CTR3, CTR4)를 생성할 수 있다.

이어서, 제1 및 제2 저장부(2112, 2113)는 스위칭부(2111)의 출력값을 저장하기 위한 구성이다. 제1 및 제2 저장부(2112, 2113)는 선입 선출 방식의 큐(queue) 구조를 가질 수 있으며, 제1 및 제2 저장부(2112, 2113)의 개수는 설계에 따라 달라질 수 있다. 여기서는 제1 및 제2 저장부(2112, 2113)가 각각 한 개씩 구비하는 것을 일례로 하였다.

도 5 는 도 4 의 제1 및 제2 저장부(2112, 2113) 각각에 저장되는 데이터 정보를 설명하기 위한 도면이다. 참고로 제1 및 제2 저장부(2112, 2113)는 동일한 구조를 가지기 때문에 설명의 편의를 위하여 제1 저장부(2112)에 저장되는 데이터 정보를 일례로 설명하기로 한다.

도 5 를 참조하면, 제1 저장부(2112)에 저장된 데이터 정보는 큐 헤더(Queue Header)와 큐 데이터(Queue Data)를 포함한다.

큐 헤더(Queue Header)는 예컨대, 도 2 의 테스트 장치(100_1)와 연결된 복수의 피 시험 장치(DUT) 각각의 어드레스 정보(Xaddr, Yaddr), 기대값 정보(Exp), 패일 플래그 정보(Fail_flag), 및 더미 정보(Dummy)를 포함하고, 큐 데이터(Queue Data)는 피 시험 장치(DUT)의 버스트 랭스 데이터 정보(BL)와 합산 데이터 정보(BL_CUM)를 포함한다.

여기서는 테스트 장치(100_1)가 96개의 입출력 핀(IO)을 가지고 있으며, 피 시험 장치(DUT)가 테스트 장치(100_1)로부터 4개의 입출력 핀(IO)을 할당받아 버스트 랭스(BL) 8로 동작하는 것을 일례로 하였다. 즉, 테스트 장치(100_1)는 한번의 테스트 동작을 통해 24개의 피 시험 장치(DUT)인 DUT#0, DUT#1, … DUT#23 각각의 버스트 랭스 8에 해당하는 테스트 결과값(FOUT1)을 출력하고 이 테스트 결과값(FOUT1)은 제1 저장부(2112) 또는 제2 저장부(2113)에 순차적으로 저장된다.

한편, 큐 데이터(Queue Data)는 피 시험 장치(DUT)에서 출력되는 출력값과 기대값이 서로 동일한 경우 즉, 패스인 경우 "0"으로 저장되고 서로 동일하지 않은 경우 즉, 패일인 경우 "1"로 저장된다.

예컨대, 피 시험 장치(DUT) 중 DUT#0의 경우 첫번째 입출력 핀(IO0)은 버스트 랭스 데이터인 BL0~BL7에 대하여 모두 패일이 발생하였고, 두번째 입출력 핀(IO1)은 BL1에서 패일이 발생하였고, 세번째 입출력 핀(IO2)은 BL0에서 패일이 발생하였으며, 네번째 입출력 핀(IO3)은 BL2에서 패일이 발생한 것을 일례로 하였다.

이어서, 합산 데이터(BL_CUM)는 각 입출력 핀(IO)의 테스트 결과값을 합산한 값을 의미하며, 입출력 핀(IO) 각각에서 버스트 랭스 동작에 따른 테스트 결과값을 모두 논리합(OR)하여 얻을 수 있다.

예컨대, 피 시험 장치(DUT) 중 DUT#0의 경우 첫번째 입출력 핀(IO0)은 버스트 랭스 데이터인 BL0~BL7에 대하여 모두 패일이 발생하였기 때문에 합산 데이터(BL_CUM)는 "1"이 되고, 두번째 입출력 핀(IO1)은 BL1에서 패일이 발생하였기 때문에 합산 데이터(BL_CUM)는 역시 "1"이 되고, 세번째 입출력 핀(IO2)은 BL0에서 패일이 발생하였기 때문에 합산 데이터(BL_CUM)는 역시 "1"이 되며, 네번째 입출력 핀(IO3)은 BL2에서 패일이 발생하였기 때문에 합산 데이터(BL_CUM)는 역시 "1"이 된다.

다시 도 4 를 참조하면, 제1 저장부(2112) 또는 제2 저장부(2113)에 저장된 도 3 의 큐 헤더(Queue Header)와 큐 데이터(Queue Data)는 출력 선택부(2114)의 제어에 따라 이후 단에 연결된 데이터 저장부(212)로의 전달 여부가 결정된다.

출력 선택부(2114)는 제1 및 제2 저장부(2112, 2114)에 저장된 테스트 결과값(FOUT1)을 선택적으로 출력하기 위한 구성이다. 다시 말하면, 출력 선택부(2114)는 제어부(230, 도 3 참조)에서 생성되는 제2 제어신호(CTR2)에 응답하여 제1 저장부(2112)에 저장된 테스트 결과값(FOUT1)을 출력값(MXOUT)으로 출력하거나 제2 저장부(2113)에 저장된 테스트 결과값(FOUT1)을 출력값(MXOUT)으로 출력하는 것이 가능하다.

여기서 출력 선택부(2114)를 제어하는 제2 제어신호(CTR2)는 도 5 에서 설명한 패일 플래그 정보(Fail_flag)를 가진다. 따라서, 출력 선택부(2114)는 제2 제어신호(CTR2)에 응답하여 제1 저장부(2112)에 패일 판정된 테스트 결과값이 저장되는 경우 해당 패일 플래그 정보(Fail_flag)에 따라 이를 출력값(MXOUT)으로 출력하고, 제2 저장부(2113)에 패일 판정된 테스트 결과값이 저장되는 경우 마찬가지로 해당 패일 플래그 정보(Fail_flag)에 따라 이를 출력값(MXOUT)으로 출력하는 것이 가능하다.

결국, 패일정보 선별부(210)는 테스트 결과값(FOUT1) 중 패일 판정된 테스트 결과값만을 선별하는 것이 가능하며, 이는 곧 테스트 결과값(FOUT1) 중 패스 판정된 테스트 결과값을 제외할 수 있다는 것을 의미한다.

만약, 도 5 에서 24개의 피 시험 장치(DUT)인 DUT#0, DUT#1, … DUT#23의 모든 테스트 결과값(FOUT1)이 패스인 경우 해당 테스트 결과값(FOUT1)은 제2 제어신호(CTR2, 도 4 참조)에 의하여 출력 선택부(2114, 도 4 참조)의 출력값(MXOUT)으로 출력되지 않는다.

본 발명의 일 실시예에 따른 반도체 테스트 장치는 패스 판정된 테스트 결과값을 제외하고 패일 판정된 테스트 결과값만을 선별하는 것이 가능하며, 이는 메모리 장치(200)에 저장되는 최종 테스트 결과값의 용량을 최소화할 수 있음을 의미한다.

다시 도 4 를 참조하면, 데이터 저장부(212)는 데이터 식별부(211)의 출력값(MXOUT)을 순차적으로 저장하기 위한 구성으로서, 경로 선택부(2121)와 복수의 버퍼부인 제1 내지 제4 버퍼부(2122, 2123, 2124, 2125)를 포함한다.

우선, 경로 선택부(2121)는 데이터 식별부(211)의 출력 선택부(2114)에서 출력되는 출력값(MXOUT)에 대한 출력경로를 선택하기 위한 구성이다. 경로 선택부(2121)는 제어부(230, 도 3 참조)에서 생성되는 제3 제어신호(CTR3)에 의해 출력 선택부(2114)의 출력값(MXOUT)을 제1 내지 제4 버퍼부(2122, 2123, 2124, 2125) 중 어느 하나의 버퍼부로 순차적으로 전달하는 것이 가능하다.

참고로, 여기서는 4개의 버퍼부 즉, 제1 내지 제4 버퍼부(2122, 2123, 2124, 2125)를 포함하는 것을 일례로 하였으며, 이때 제3 제어신호(CTR3)는 제1 내지 제4 버퍼부(2122, 2123, 2124, 2125)를 선택하기 위하여 예컨대, 2개의 비트로 이루어진 신호가 될 수 있다.

도 6 은 도 4 의 제1 내지 제4 버퍼부(2122, 2123, 2124, 2125) 각각에 저장되는 데이터 정보를 설명하기 위한 도면이다. 참고로 제1 내지 제4 버퍼부(2122, 2123, 2124, 2125)는 동일한 구조를 가지기 때문에 설명의 편의를 위하여 제1 버퍼부(2122)에 저장되는 데이터 정보를 일례로 설명하기로 한다.

도 6 을 참조하면, 제1 버퍼부(2122)에 저장된 데이터 정보는 제1 저장부(2112, 도 4 참조)에 저장된 큐 헤더(Queue Header)에 대응하는 버퍼 헤더(BF Header)와 제1 저장부(2112)의 큐 데이터(Queue Data)에 대응하는 버퍼 데이터(BF Data)로 구분된다.

버퍼 헤더(BF Header)는 피 시험 장치(DUT)의 어드레스 정보(Xaddr, Yaddr), 기대값 정보(Exp), 패일 플래그 정보(Fail_flag), 및 더미 정보(Dummy)를 포함하고, 버퍼 데이터(BF Data)는 피 시험 장치(DUT)의 버스트 랭스 데이터 정보(BL), 합산 데이터 정보(BL_CUM)를 포함한다.

그래서 제1 버퍼부(2122)는 버퍼 헤더(BF Header)와 버퍼 데이터(BF Data)를 포함하는 제1 출력값(BFOUT1)을 도 3 의 패일정보 압축부(220)로 전달하는 것이 가능하다. 도 4 의 제2 내지 제4 버퍼부(2123, 2124, 2125) 각각 역시 제1 출력값(BFOUT1)과 마찬가지로 버퍼 헤더(BF Header)와 버퍼 데이터(BF Data)를 포함하는 제2 내지 제3 출력값(BFOUT2, BFOUT3, BFOUT4)을 패일정보 압축부(220)로 전달하는 것이 가능하다.

다시 도 3 을 참조하면, 패일정보 압축부(220)는 패일정보 선별부(210)의 출력값(BFOUT)을 입력받아 패일 판정된 테스트 결과값 중 부분 패일 판정된 테스트 결과값을 추가적으로 생성하여 최종 테스트 결과값(FOUT2)을 생성하기 위한 구성이다.

도 7 은 도 3 의 패일정보 압축부(220)의 구성을 보여주기 위한 블록도이다.

도 7 을 참조하면, 패일정보 압축부(220)는 복수의 압축부인 제1 내지 제4 압축부(221, 222, 223, 224), 및 출력 선택부(225)를 포함한다.

우선, 제1 내지 제4 압축부(221, 222, 223, 224)는 제1 내지 제4 버퍼부(2122, 2123, 2124, 2125, 도 4 참조)에서 출력되는 제1 내지 제4 출력값(BFOUT1, BFOUT2, BFOUT3, BFOUT4)을 압축하고, 제1 내지 제4 출력값(BFOUT1, BFOUT2, BFOUT3, BFOUT4) 각각에 대하여 부분 패일 판정된 테스트 결과값을 추가적으로 생성하기 위한 구성이다.

이어서, 출력 선택부(225)는 제어부(230, 도 3 참조)에서 생성되는 제4 제어신호(CTR4)에 응답하여 제1 내지 제4 압축부(221, 222, 223, 224)의 출력값 중 어느 하나를 선택하여 최종 테스트 결과값(FOUT2)으로 출력하기 위한 구성이다.

도 8 은 도 7 의 제1 내지 제4 압축부(221, 222,223, 224) 각각에 저장되는 데이터 정보를 설명하기 위한 도면이다. 참고로 제1 내지 제4 압축부(221, 222,223, 224)는 동일한 구조를 가지기 때문에 설명의 편의를 위하여 제1 압축부(221)에 저장되는 데이터 정보를 일례로 설명하기로 한다.

도 8 을 참조하면, 제1 압축부(221)에 저장된 데이터 정보는 압축 헤더(CMR Header)와 압축 데이터(CMR Data_IO)와 버스트 랭스 데이터(CMR Data_BL)로 구분된다.

압축 헤더(CMR Header)는 피 시험 장치(DUT)의 어드레스 정보(Xaddr, Yaddr), 기대값 정보(Exp), 패턴 생성부(101, 도 2 참조)의 테스트 패턴 정보(ALPG No.), 부분 패일 판정된 입출력 핀의 개수 정보(Sparse_IO 수)를 포함한다.

이어서, 압축 데이터(CMR Data_IO)는 입출력 핀에 발생한 패일을 압축한 정보로서, 입출력 핀의 테스트 결과값이 모두 패일인 경우 이를 압축한 올 패일 정보(Fail_IO)와, 입출력 핀의 테스트 결과값이 부분 패일인 경우 이를 압축한 부분 패일 정보(Sparse_IO)를 포함한다.

마지막으로 버스트 랭스 데이터(CMR Data_BL)는 부분 패일 판정된 입출력 핀(IO)의 테스트 결과값을 포함한다.

위에 기재된 압축 데이터(CMR Data_IO)를 보다 자세히 설명하면, 압축 데이터(CMR Data_IO)의 올 패일 정보(Fail_IO)는 도 6 의 입출력 핀(IO)의 테스트 결과값을 입출력 핀(IO) 별로 모두 논리 곱(AND)하여 얻을 수 있으며, 부분 패일 정보(Sparse_IO)는 도 6 의 합산 데이터 정보(BL_CUM)와 도 8 의 올 패일 정보(Fail_IO)를 부정 논리 합(XOR)하여 얻을 수 있다.

그래서 도 6 에서의 피 시험 장치(DUT) 중 예컨대, DUT#0의 경우 입출력 핀(IO)인 IO0~IO3 중 첫번째 입출력 핀(IO0)의 버스트 랭스 동작에 대한 테스트 결과값이 모두 "1"이기 때문에 도 8 의 올 패일 정보(Fail_IO)는 "1000"이 되며, 두번째 입출력 핀(IO1)과 세번째 입출력 핀(IO2)과 네번째 입출력 핀(IO3)의 버스트 랭스 동작에 대한 테스트 결과값이 부분 패일에 대응하기 때문에 부분 패일 정보(Sparse_IO)는 "0111"이 된다.

여기서, 부분 패일이란 버스트 랭스 동작에 대한 테스트 결과값이 모두 패일인 경우를 제외하며 특정한 패턴 없이 패일이 발생한 상태를 의미한다.

다음으로, 버스트 랭스 데이터(CMR Data_BL)는 부분 패일 판정된 입출력 핀의 테스트 결과값이다. 다시 말하면, 도 6 에서의 피 시험 장치(DUT) 중 예컨대, DUT#0의 경우 부분 패일 판정된 두번째 입출력 핀(IO1)에 대한 버스트 랭스 데이터(CMR Data_BL)는 테스트 결과값인 "01000000"이 되고, 부분 패일 판정된 세번째 입출력 핀(IO2)에 대한 버스트 랭스 데이터(CMR Data_BL)는 "10000000"이 되며, 부분 패일 판정된 네번째 입출력 핀(IO3)에 대한 버스트 랭스 데이터(CMR Data_BL)는 "00100000"이 된다.

결과적으로 본 발명의 일 실시예에 따른 반도체 테스트 장치는 복수의 피 시험 장치(DUT)에 대한 테스트 결과값(FOUT1)을 선별 및 압축하여 작은 용량의 최종 테스트 결과값(FOUT2)을 생성 및 저장하는 것이 가능하며, 이 최종 테스트 결과값(FOUT2)을 통해 복수의 피 시험 장치(DUT)에 대한 오류를 분석하는 것이 가능하다.

도 9 는 도 8 의 제1 압축부(221)에 저장되는 데이터 정보 중 압축 데이터(CMR Data_IO)의 일 실시예를 설명하기 위한 도면이다.

우선, 도 9 의 (A)는 도 6 의 테스트 결과값의 다른 일례이며, 도 9 의 (B)는 이를 압축하여 제1 압축부(221)에 저장되는 데이터 정보이다.

도 9 의 (B)를 참조하면, 제1 압축부(221)에 저장된 데이터 정보는 도 8 과 마찬가지로 압축 헤더(CMR Header)와 압축 데이터(CMR Data_IO)와 버스트 랭스 데이터(CMR Data_BL)를 포함한다. 압축 헤더(CMR Header)와 버스트 랭스 데이터(CMR Data_BL)에 포함되는 정보는 서로 동일하기 때문에 별도로 도시하지 않았으며, 도 8 의 데이터 압축정보와 서로 구별되는 압축 데이터(CMR Data_IO)를 중심으로 설명하기로 한다.

우선, 도 9(B)의 압축 데이터(CMR Data_IO)는 입출력 핀(IO)을 기준으로 버스트 랭스 동작시 연속적으로 출력되는 테스트 결과값의 패일 타입에 따라 테스트 결과값을 압축한다.

보다 자세히 설명하면, 압축 데이터(CMR Data_IO)는 입출력 핀을 기준으로 테스트 결과값이 "11111111"인 경우(OxFF), "00001111"인 경우(Ox0F), "00110011"인 경우(Ox33), "01010101"인 경우(0x55) 각각의 패일 타입에 따라 이를 압축한다. 참고로, 여기서 테스트 결과값은 도 9(A)의 BL7을 시작으로 BL0 순서로 기재한 것이다.

그래서 도 9(A)에서의 피 시험 장치(DUT) 중 예컨대, DUT#0의 경우 입출력 핀(IO)인 IO0~IO3 중 첫번째 입출력 핀(IO0)을 기준으로 한 테스트 결과값이 BL7부터 BL0 순서로 "11111111"이기 때문에 도 9(B)의 압축 데이터(CMR Data_IO)의 "OxFF"는 "1000"이 되고, 두번째 입출력 핀(IO1)과 세번째 입출력 핀(IO2)과 네번째 입출력 핀(IO3)을 기준으로 한 테스트 결과값은 부분 패일에 대응하기 때문에 부분 패일 정보(Sparse_IO)는 "0111"이 된다.

이어서, DUT#1의 경우 입출력 핀(IO)인 IO4~IO7 중 첫번째 입출력 핀(IO4)을 기준으로 한 테스트 결과값이 BL7부터 BL0 순서로 "00001111"이기 때문에 도 9(B)의 압축 데이터(CMR Data_IO)의 "Ox0F"는 "1000"이 되고, 두번째 입출력 핀(IO5)을 기준으로 한 테스트 결과값이 "00110011"이기 때문에 도 9(B)의 압축 데이터(CMR Data_IO)의 "Ox33"은 "0100"이 되며, 세번째 입출력 핀(IO6)을 기준으로 한 테스트 결과값이 "01010101"이기 때문에 도 9(B)의 압축 데이터(CMR Data_IO)의 "Ox55"은 "0010"이 된다.

결과적으로 본 발명의 일 실시예에 따른 반도체 테스트 장치는 복수의 피 시험 장치(DUT)에 대한 테스트 결과값(FOUT1) 중 패일 판정된 테스트 결과값을 선별하고 이후 입출력 핀을 기준으로 버스트 랭스 동작시 연속적으로 출력되는 테스트 결과값의 패일 타입에 따라 압축함으로써 보다 작은 용량의 최종 테스트 결과값(FOUT2)을 생성 및 저장하는 것이 가능하다.

도 10 은 도 8 의 제1 압축부(221)에 저장되는 데이터 정보의 일 실시예를 설명하기 위한 도면이다.

우선, 도 10 의 (A)는 도 9 의 테스트 결과값의 다른 일례이며, 도 10 의 (B)는 이를 압축하여 제1 압축부(221)에 저장되는 데이터 압축정보이다. 여기서 데이터 정보는 도 9(B)의 압축 데이터(CMR Data_IO)의 다른 일례이며 설명의 편의를 위하여 "CMR Data_SBL"로 명기하도록 한다.

도 10 의 (B)를 참조하면, 제1 압축부(221)에 저장된 데이터 정보는 도 8 과 마찬가지로 압축 헤더(CMR Header)와 압축 데이터(CMR Data_IO)와 버스트 랭스 데이터(CMR Data_BL)를 포함한다. 압축 헤더(CMR Header)와 버스트 랭스 데이터(CMR Data_BL)에 포함되는 정보는 서로 동일하기 때문에 별도로 도시하지 않았으며, 도 8 및 도 9 의 압축 데이터(CMR Data_IO)와 서로 구별되는 압축 데이터(CMR Data_SBL)를 중심으로 설명하기로 한다.

우선, 도 10(B)의 압축 데이터(CMR Data_SBL)는 버스트 랭스 동작을 기준으로 복수의 입출력 핀(IO)에서 출력되는 테스트 결과값의 패일 타입에 따라 테스트 결과값을 압축한다.

보다 자세히 설명하면, 압축 데이터(CMR Data_SBL)는 버스트 랭스 각각의 동작을 기준으로 복수의 입출력 핀(IO)에 대응하는 테스트 결과값이 "1"인 경우 이를 압축한다.

여기서, 압축 데이터(CMR Data_SBL)는 예컨대, 96개의 모든 입출력 핀(IO)을 8등분한 것이다. 다시 말하면, 도 10(B)의 "IO0~47"에 해당하는 각 비트는 도 10(A)의 버스트 랭스 동작에 따라 첫번째로 출력되는 데이터(BL0)를 기준으로 입출력 핀(IO)인 IO00~IO11, IO12~IO23, IO24~IO35, IO36~IO47에 해당하고 도 10(B)의 "I48~95"에 해당하는 각 비트는 도 10(A)의 버스트 랭스 동작에 따라 첫번째로 출력되는 데이터(BL0)를 기준으로 입출력 핀(IO)인 IO48~IO59, IO60~IO71, IO72~IO83, IO84~IO95에 해당한다.

그래서 도 10(A)에서의 피 시험 장치(DUT) 중 예컨대, DUT#0의 경우 버스트 랭스 동작에 따라 첫번째로 출력되는 데이터(BL0)가 모두 "1"이고 DUT#1, DUT#2의 경우 역시 모두 "1"이기 때문에 압축 데이터(CMR Data_SBL)의 "IO0~47"은 "1000"이 된다.

결과적으로 본 발명의 일 실시예에 따른 반도체 테스트 장치는 복수의 피 시험 장치(DUT)에 대한 테스트 결과값(FOUT1) 중 패일 판정된 테스트 결과값을 선별하고 이후 버스트 랭스 동작을 기준으로 복수의 입출력 핀(IO)에서 출력되는 테스트 결과값의 패일 타입에 따라 압축함으로써 작은 용량의 최종 테스트 결과값(FOUT2)을 생성 및 저장하는 것이 가능하다.

도 11 은 본 발명의 일 실시예에 따른 테스트 시스템의 구성을 보여주기 위한 블록도이다.

도 11 을 참조하면, 테스트 시스템은 복수의 테스트 장치(1100)와, 메모리 장치(1200)와, 압축 장치(1300), 및 엔지니어링 워크스테이션(1400)을 포함한다.

우선, 복수의 테스트 장치(1100)는 도 1 의 복수의 테스트 장치(100_1, 100_2, … 100)와 대응하는 구성으로서, 복수의 테스트 장치(1100) 각각은 복수의 피 시험 장치에 대한 테스트 동작을 수행한다. 이하 설명의 편의를 위하여 복수의 테스트 장치(1100) 각각에 연결된 피 시험 장치(DUT)를 "그룹핑된 복수의 피 시험 장치"라고 정의하기로 한다.

즉, 복수의 테스트 장치(1100)는 각각 그룹핑된 복수의 피 시험 장치와 연결되어 있으며, 복수의 테스트 장치(1100) 각각은 그룹핑된 복수의 피 시험 장치에 대한 테스트 동작을 통해 테스트 결과값(FOUT1)을 독출하는 것이 가능하다. 본 명세서에서는 그룹핑된 복수의 피 시험 장치에 대한 테스트 동작을 "단위 테스트"라고 정의하기로 한다.

다음으로, 메모리 장치(1200)는 테스트 결과값(FOUT1) 중 패일 정보를 선별 및 압축하여 압축 테스트 결과값(FOUT2)으로 저장하기 위한 구성이다. 참고로 압축 테스트 결과값(FOUT2)은 도 3 의 최종 테스트 결과값(FOUT2)에 대응된다.

이어서, 메모리 장치(1200)의 선별 동작은 위에서 이미 설명하였으며, 메모리 장치(1200)에 저장되는 데이터 정보 역시 도 8, 도 9, 도 10 각각을 통해 자세히 설명하였다.

본 발명의 일 실시예에 따른 테스트 시스템은 도 8, 도 9, 도 10에서 제안한 3가지 방법으로 데이터를 압축하는 것이 가능하며, 이 3가지 방법을 선택적으로 결합하여 데이터를 압축하는 것도 가능하다. 아래에서는 3가지 방법을 모두 적용하여 압축하는 방법에 대하여 설명하기로 한다.

도 12 는 도 6 에 대응하는 데이터 정보로서 도 6 과 다른 테스트 결과값(FOUT1)이 독출된 경우를 설명하기 위한 도면이며, 도 12 의 (A)와 (B)는 복수의 테스트 장치(1100) 중 서로 다른 테스트 장치에서 독출된 테스트 결과값(FOUT1)에 해당한다.

도 12 의 (A), (B)에 포함된 "X", "Y"는 패일 판정된 테스트 결과값(FOUT1)에 대응하는 논리적 어드레스에 해당한다. 즉, (A)는 논리적 어드레스 "100, 200"에 대응하는 테스트 결과값(FOUT1)이고 (B)는 논리적 어드레스 "101, 208"에 대응하는 테스트 결과값(FOUT1)이다. 논리적 어드레스에 대한 설명은 도 15 의 논리적으로 구분된 매트릭스 영역(SKH)에 대한 설명을 참조하기로 한다.

도 12 의 (A), (B)는 모두 테스트 결과값(FOUT1) 중 패일 판정된 테스트 결과값이 선별된 것이기 때문에 패일 플래그(Fail_flag)는 "1"이 된다. 이외 데이터 정보는 도 6 에서 이미 설명하였기 때문에 생략하기로 한다.

도 13 은 도 8, 도 9, 도 10 의 압축 방법이 적용된 데이터 정보로서 도 12 의 (A), (B)를 압축한 압축 테스트 결과값(FOUT2)을 설명하기 위한 도면이다. 도 13 의 (A)는 도 12 의 (A)를 압축한 압축 테스트 결과값(FOUT2)이며, 도 13 의 (B)는 도 12 의 (B)를 압축한 압축 테스트 결과값(FOUT2)이다.

도 12(A)와 13(A)를 참조하면, 도 12(A)의 테스트 결과값(FOUT1) 중 버스트 랭스 동작시 연속적으로 출력되는 테스트 결과값이 "11111111"인 경우 도 13(A)의 해당 입출력 핀(IO)의 "OxFF"는 "1"이 된다.

그리고 도 12(A)의 입출력 핀(IO)인 IO1, IO2, IO3에 대한 테스트 결과값(FOUT1)이 부분 패일 판정된 테스트 결과값을 가지는 경우, 도 13(A)의 부분 패일 정보(Sparse_IO)는 "0111"이 된다. 이와 함께 각 입출력 핀(IO1, IO2, IO3)에 해당하는 버스트 랭스 데이터(1, 2, 3)는 각각 "01000000", "10000000", "00100000"이 된다. 이에 대한 내용은 도 8, 도 9 에서 이미 설명하였기 때문에 자세한 기술은 생략하기로 한다.

도 13(B) 역시 도 13(A)와 마찬가지로 압축된 데이터 정보이며, 추가로 도 13(B)는 버스트 랭스 동작을 기준으로 복수의 입출력 핀(IO)에서 출력되는 테스트 결과값을 압축한다.

다시 말하면, 도 13(A)는 입출력 핀(IO)인 IO0(IO0~IO3), IO4(IO4~IO7), IO8(IO8~IO11)에서 버스트 랭스 동작시 세번째 출력되는 데이터가 모두 "1"이기 때문에 도 13(B)의 "IO0~47"은 "1000"이 된다. 이에 대한 내용은 도 10 에서 이미 설명하였기 때문에 자세한 기술은 생략하기로 한다.

참고로, 위에서 설명한 버스트 랭스 동작시 패일이 발생한 부분이 세번째로 출력되는 데이터라는 정보는 복수의 테스트 장치(1100) 각각의 어드레스인 "Y"를 참조할 수 있다. 다시 말하면, 여기서는 테스트 장치(1100)의 "Y" 어드레스를 "208"로 설정한 상태이고 이때 데이터 정보로 저장된 "20A"는 버스트 랭스 동작의 세번째 출력이라는 정보를 포함한다.

다시 도 11 을 참조하면, 메모리 장치(1200)에서 생성된 압축 테스트 결과값(FOUT2)은 압축 장치(1300)로 전달된다.

압축 장치(1300)는 논리적으로 구분된 매트리스 영역에 압축 테스트 결과값(FOUT2)을 정렬하고 매트리스 영역의 패일 타입으로 압축하여 최종 압축 테스트 결과값(FOUT3)으로 저장하기 위한 구성이다. 압축 장치(1300)에 대한 구체적인 설명에 앞서 도 14 및 도 15 를 통해 "논리적으로 구분된 매트릭스 영역"에 대하여 설명하기로 한다.

도 14 는 도 11 의 복수의 테스트 장치(1100) 각각에서 독출된 테스트 결과값(FOUT1)를 압축한 도 13 의 압축 테스트 결과값(FOUT2)을 논리적 어드레스에 따라 정리한 도면이다.

참고로, 복수의 테스트 장치(1100)는 256개인 것을 일례로 한다. 그리고 입출력 핀(IO)을 기준으로 버스트 랭스 동작시 연속적으로 출력되는 테스트 결과값의 패일 타입을 압축한 결과 중 "OxFF"만 선별하였고, 버스트 랭스 동작을 기준으로 복수의 입출력 핀에서 출력되는 테스트 결과값의 패일 타입을 압축한 결과(도 13 참조)와 부분 패일 판정된 테스트 결과값을 압축한 결과(도 13 참조)는 생략하였다.

도 15 는 도 11 의 압축 장치(1300)의 압축동작을 개념적으로 설명하기 위한 도면이다.

우선, 도 15 에는 가로 16개, 세로 16개의 영역으로 구분되어 총 256 개의 영역을 포함하는 매트릭스가 도시되어 있다. 이하 설명의 편의를 위하여 이를 "논리적으로 구분된 매트릭스 영역"이라고 정의하기로 한다.

그래서 패일 판정된 테스트 결과값(FOUT1)은 논리적 어드레스(X, Y)에 따라 논리적으로 구분된 매트릭스 영역(SKH)에 정렬이 가능하며, 이는 곧 테스트 결과값(FOUT1)에 대응하는 압축 테스트 결과값(FOUT2) 역시 논리적 어드레스(X, Y)에 따라 논리적으로 구분된 매트릭스 영역(SKH)에 정렬이 가능하다는 것을 의미한다.

다시 말하면, 도 14 의 압축 테스트 결과값(FOUT2)은 도 15 의 논리적으로 구분된 매트릭스 영역(SKH)에 정렬하는 것이 가능하다. 따라서, 도 14 의 모든 어드레스에서 발생한 패일은 도 15 의 ①로 정렬되고, 도 14 의 X 어드레스 "100"에서 발생한 패일은 도 15 의 ②로 정렬되며, 도 14 의 Y 어드레스 "200"에서 발생한 패일은 도 15 의 ③으로 정렬된다.

다시 도 11 을 참조하면, 압축 장치(1300)는 압축 테스트 결과값(FOUT2)을 논리적으로 구분된 매트릭스 영역(SKH)의 패일 타입으로 압축하여 최종 압축 테스트 결과값(FOUT3)으로 저장하기 위한 구성이다.

위에서 설명한 바와 같이, 도 14 의 압축 테스트 결과값(FOUT2)는 도 15 의 논리적으로 구분된 매트릭스 영역(SKH)에 정렬될 수 있다. 이때 논리적으로 구분된 매트릭스 영역(SKH)을 기준으로 ①은 모든 입출력 핀(IO)에 대한 불량인 올 패일 타입에 해당하고, ②는 로우(row)성 불량인 로우 패일 타입에 해당하며, ③은 컬럼(column)성 불량인 컬럼 패일 타입에 해당한다.

따라서, 압축 장치(130)는 논리적으로 구분된 매트릭스 영역(SKH)의 패일 타입으로 압축 테스트 결과값(FOUT2)을 압축하여 최종 압축 테스트 결과값(FOUT3)을 생성하는 것이 가능하다. 최종 압축 테스트 결과값(FOUT3)에 대한 자세한 설명은 도 17 에서 하기로 한다.

도 16 은 도 11 의 압축 장치(1300)의 구성을 보여주기 위한 블록도이다.

도 16 을 참조하면, 압축 장치(1300)는 매트릭스 저장부(1310)와, 매트릭스 압축부(1320), 및 결과 저장부(1330)를 포함한다.

우선, 매트릭스 저장부(1310)는 도 14 의 논리적으로 구분된 매트릭스 영역(SKH)에 대응하는 구성이다. 매트릭스 저장부(1310)는 위에서 설명한 바와 같이, 메모리 장치(1200, 도 11 참조)에서 제공되는 압축 테스트 결과값(FOUT2)을 논리적으로 구분된 매트릭스 영역(SKH)에 대응하여 저장하는 것이 가능하다. 매트릭스 저장부(1310)는 논리적인 저장공간에 대한 역할을 하면 되기 때문에 물리적인 저장공간은 설계에 따라 달라질 수 있다.

다음으로, 매트릭스 압축부(1320)는 매트릭스 저장부(1310)에 저장된 압축 테스트 결과값(FOUT2)을 압축하여 최종 압축 테스트 결과값(FOUT3)를 생성하기 위한 구성이다. 최종 압축 테스트 결과값(FOUT3)는 논리적으로 구분된 매트릭스 영역(SKH)에 저장된 압축 테스트 결과값(FOUT2)을 논리적으로 구분된 매트릭스 영역(SKH)의 패일 타입으로 압축한 결과이다. 이에 대한 자세한 데이터 정보는 도 17 에서 살펴보기로 한다.

마지막으로, 결과 저장부(1330)는 최종 압축 테스트 결과값(FOUT3)를 저장하고, 엔지니어링 워크스테이션(1400, 도 11 참조)으로 최종 압축 테스트 결과값(FOUT3)을 제공하기 위한 구성이다.

본 발명의 일 실시예에 따른 테스트 시스템은 복수의 피 시험 장치(DUT) 각각에 대한 테스트 결과값(FOUT1)을 선별하여 1차 압축동작을 수행하고, 테스트 결과값(FOUT1)의 패일 타입에 따라 2차 압축하여 압축 테스트 결과값(FOUT2)을 생성하며, 압축 테스트 결과값(FOUT2)을 정렬한 후 논리적으로 구분된 매트릭스 영역(SKH)의 패일 타입에 따라 3차 압축하여 최종 압축 테스트 결과값(FOUT3)를 생성함으로써 최종 압축 테스트 결과값(FOUT3)의 용량을 획기적으로 줄여주는 것이 가능하다.

도 17 은 도 16 의 결과 저장부(1330)에 저장되는 데이터 정보를 설명하기 위한 도면으로써, 이 데이터 정보는 최종 압축 테스트 결과값(FOUT3)에 대응한다.

도 17 을 참조하면, 결과 저장부(1330)에 저장되는 데이터 정보는 압축 테스트 결과값(FOUT2)을 논리적으로 구분된 매트릭스 영역(SKH)의 패일 타입으로 압축한 데이터 압축 정보(A)와, 압축 테스트 결과값(FOUT2) 중 부분 패일 판정된 압축 테스트 결과값을 생성한 정보(B)와, 버스트 랭스 동작을 기준으로 복수의 입출력 핀(IO)에서 출력되는 테스트 결과값을 정리한 정보(C), 및 부분 패일 판정된 테스트 결과값을 정리한 정보(D)를 포함한다.

참고로, 각각의 정보(A, B, C, D)는 논리적으로 구분된 매트릭스 영역(SKH)의 시작 어드레스(X_blk_start, Y_blk_start)를 포함한다. 본 발명의 일 실시예에서는 논리적으로 구분된 매트릭스 영역(SKH)이 하나인 것을 일례로 하였지만, 논리적으로 구분된 매트릭스 영역(SKH)이 복수인 경우 시작 어드레스(X_blk_start, Y_blk_start)는 달라질 수 있다.

우선, 압축 테스트 결과값(FOUT2)을 논리적으로 구분된 매트릭스 영역(SKH)의 패일 타입으로 압축한 데이터 압축 정보(A)는 패일 타입 정보(fail_type)와, 어드레스 정보(addr_offset)와, 압축 테스트 결과값(FOUT2)의 압축 데이터 정보를 포함한다.

여기서 패일 타입 정보(fail_type)는 도 15 에서 설명한 ①, ②, ③에 대응하는 정보로서, "1" 패일 타입은 논리적으로 구분된 매트릭스 영역(SKH)의 올 패일 타입(①), "2" 패일 타입은 논리적으로 구분된 매트릭스 영역(SKH)의 로우성 불량인 로우 패일 타입(②), "3" 패일 타입은 논리적으로 구분된 매트릭스 영역(SKH)의 컬럼성 불량인 컬럼 패일 타입(③)을 의미한다. 이어서, 어드레스 정보(addr_offset)는 시작 어드레스(X_blk_start, Y_blk_start)를 참조한 어드레스를 의미한다.

그래서 (A)의 데이터 정보를 참조하면, 논리적으로 구분된 매트릭스 영역(SKH)의 모든 영역에 "1" 패일 타입인 올 패일이 발생하였고, 시작 어드레스(X_blk_start, Y_blk_start)인 "100, 200"의 0번째 영역부터 "2" 패일 타입인 로우성 불량이 발생하였으며, 시작 어드레스(X_blk_start, Y_blk_start)인 "100, 200"의 0번째 영역부터 "3" 패일 타입인 컬럼성 불량이 발생하였다는 것을 알 수 있다.

따라서, 본 발명의 일 실시예에 따른 테스트 시스템은 "1" 패일 타입, "2" 패일 타입, "3" 패일 타입에 따라 복수의 피 시험 장치 각각에 대한 오류를 분석하는 것은 물론, 복수의 테스트 장치 각각에 대한 오류를 분석하는 것도 가능하다.

다음으로, 압축 테스트 결과값(FOUT2) 중 부분 패일 판정된 압축 테스트 결과값을 생성한 정보(B)는 부분 패일 판정된 압축 테스트 결과값이 발생한 어드레스 정보(X_offset, Y_offset)와, 부분 패일 판정된 압축 테스트 결과값의 개수 정보(cnt)와, 입출력 핀의 그룹 정보(IO_group no), 및 해당 압축 테스트 결과값(IO_data)을 포함한다.

여기서 입출력 핀의 그룹 정보(IO_group no)는 96개의 입출력 핀(IO)을 4개씩 그룹핑하여 얻어진 정보를 의미한다.

그래서 (B)의 데이터 정보를 참조하면, 논리적으로 구분된 매트릭스 영역(SKH)의 0, 0 위치에서 1개의 부분 패일이 발생하였으며, 해당 영역의 23번째 그룹핑된 입출력 핀(IO92~IO95)의 압축 테스트 결과값(FOUT2)은 "1000"이라는 것을 알 수 있고, 또한 논리적으로 구분된 매트릭스 영역(SKH)의 1, 8 위치에는 2개의 부분 패일이 발생하였다는 것을 알 수 있다.

이는 도 14 의 데이터 정보 중 패일이 발생한 데이터 정보와 동일한 것으로서 압축된 결과값인 최종 압축 테스트 결과값(FOUT3)에 패일 정보가 누락없이 모두 포함되어 있음을 알 수 있다.

다음으로, 버스트 랭스 동작을 기준으로 복수의 입출력 핀(IO)에서 출력되는 테스트 결과값을 정리한 정보(C)와 부분 패일 판정된 테스트 결과값을 정리한 정보(D)는 도 13의 (A), (B)를 취합한 것으로 이미 설명하였기에 자세한 설명은 생략하기로 한다.

참고로, 부분 패일 판정된 테스트 결과값을 정리한 정보(D)는 부분 패일 판정된 테스트 결과값이 발생한 어드레스 정보(X_offset, Y_offset)와, 부분 패일 판정된 테스트 결과값의 개수 정보(cnt), 해당 입출력 핀의 정보(IO no)가 포함된다.

결론적으로, 본 발명의 일 실시예에 따른 반도체 테스트 장치 및 테스트 시스템은 복수의 피 시험 장치에 대한 테스트 결과값에 대하여 선별 및 압축 동작을 통해 작은 용량의 패일 정보를 획득하는 것이 가능하기 때문에 이를 저장하는 회로 구성을 최소화할 수 있다. 이는 동일한 메모리 공간에서 보다 많은 피 시험 장치를 테스트할 수 있고, 테스트 장치의 기대 수명을 늘릴 수 있음을 의미한다.

또한, 본 발명의 일 실시예에 따른 테스트 시스템은 메모리 장치를 테스트 장치와 물리적으로 분리하여 배치할 수 있기 때문에 메모리 장치의 저장 용량에 대한 물리적 및 논리적 확장이 용이하여 반도체 테스트의 유지 관리 비용을 최소화할 수 있다.

또한, 복수의 테스트 장치를 이용하여 복수의 피 시험 장치에 대한 테스트를 수행하는 경우 최종 압축 테스트 결과값을 이용하여 복수의 테스트 장치 및 복수의 피 시험 장치 각각에 대한 오류를 분석하는 것이 가능하기 때문에 테스트 시스템의 전반적인 테스트 효율을 높여주는 것이 가능하다.

본 명세서에서 설명되는 일 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 일 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 일 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 일 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100_1, 100_2, … 100_n : 복수의 테스트 장치
200 : 메모리 장치 300 : 엔지니어링 워크스테이션

Claims (21)

1. 적어도 하나의 피 시험 장치에 대한 테스트 동작을 수행하여 테스트 결과값을 독출하기 위한 테스트 장치; 및
   상기 테스트 결과값 중 패일 정보를 선별 및 압축하여 최종 테스트 결과값으로 저장하기 위한 메모리 장치
   를 포함하는 반도체 테스트 장치.
2. 제1항에 있어서,
   상기 테스트 장치는
   상기 피 시험 장치에 입력되는 테스트 어드레스 및 테스트 데이터를 생성하기 위한 패턴 생성부; 및
   상기 피 시험 장치에서 출력되는 데이터를 기대값과 비교하여 상기 테스트 결과값을 생성하기 위한 비교부
   를 포함하는 반도체 테스트 장치.
3. 제1항에 있어서,
   상기 메모리 장치는
   상기 테스트 결과값 중 패스 판정된 테스트 결과값을 제외하고 패일 판정된 테스트 결과값을 합산하기 위한 패일정보 선별부; 및
   상기 패일정보 선별부에서 출력되는 상기 패일 판정된 테스트 결과값을 압축하고 상기 패일 판정된 테스트 결과값 중 부분 패일 판정된 테스트 결과값을 생성하기 위한 패일정보 압축부
   를 포함하는 반도체 테스트 장치.
4. 제3항에 있어서,
   상기 패일정보 선별부는
   상기 패일 판정된 테스트 결과값을 저장하기 위한 데이터 식별부; 및
   상기 데이터 식별부의 출력값을 저장하기 위한 데이터 저장부
   를 포함하는 반도체 테스트 장치.
5. 제4항에 있어서,
   상기 데이터 식별부는
   상기 테스트 결과값을 선택적으로 출력하기 위한 스위칭부;
   상기 스위칭부의 출력값을 저장하기 위한 복수의 저장부; 및
   상기 복수의 저장부의 저장값을 선택적으로 출력하기 위한 출력 선택부
   를 포함하는 반도체 테스트 장치.
6. 제5항에 있어서,
   상기 복수의 저장부 각각에 저장되는 데이터 정보는 상기 피 시험 장치의 어드레스 정보 및 패일 플래그 정보를 포함하는 큐 헤더와, 상기 피 시험 장치의 버스트 랭스 데이터 정보와 합산 데이터 정보를 포함하는 큐 데이터를 포함하는 것을 특징으로 하는 반도체 테스트 장치.
7. 제4항에 있어서,
   상기 데이터 저장부는
   상기 데이터 식별부의 출력값에 대한 출력경로를 선택하기 위한 경로 선택부; 및
   상기 경로 선택부의 출력값을 저장하기 위한 복수의 버퍼부
   를 포함하는 반도체 테스트 장치.
8. 제7항에 있어서,
   상기 복수의 버퍼부 각각에 저장되는 데이터 정보는 상기 피 시험 장치의 어드레스 정보 및 패일 플래그 정보를 포함하는 버퍼 헤더와, 상기 피 시험 장치의 버스트 랭스 데이터 정보와 합산 데이터 정보를 포함하는 버퍼 데이터를 포함하는 것을 특징으로 하는 반도체 테스트 장치.
9. 제3항에 있어서,
   상기 패일정보 압축부는
   상기 패일 판정된 테스트 결과값을 압축하고 상기 부분 패일 판정된 테스트 결과값을 추가적으로 생성하기 위한 복수의 압축부; 및
   상기 복수의 압축부의 출력값 중 어느 하나를 선택하여 상기 최종 테스트 값으로 출력하기 위한 출력 선택부
   를 포함하는 반도체 테스트 장치.
10. 제9항에 있어서,
    상기 복수의 압축부 각각에 저장되는 데이터 정보는 상기 피 시험 장치의 어드레스 정보와 패일 플래그 정보와 부분 패일 판정된 입출력 핀의 개수 정보를 포함하는 압축 헤더와, 입출력 핀에 발생한 패일 정보를 압축한 압축 데이터와, 부분 패일 판정된 입출력 핀의 테스트 결과값을 포함하는 버스트 랭스 데이터를 포함하는 것을 특징으로 하는 반도체 테스트 장치.
11. 제1항에 있어서,
    상기 최종 테스트 결과값에 응답하여 상기 피 시험 장치의 오류를 분석하기 위한 엔지니어링 워크 스테이션을 더 포함하는 반도체 테스트 장치.
12. 제1항에 있어서,
    상기 메모리 장치는
    상기 테스트 결과값 중 패스 판정된 테스트 결과값을 제외하고 상기 테스트 결과값 중 패일 판정된 테스트 결과값을 합산하기 위한 패일정보 선별부; 및
    상기 패일정보 선별부에서 출력되는 상기 패일 판정된 테스트 결과값을 패일 타입에 따라 압축하고 상기 패일 판정된 테스트 결과값 중 부분 패일 판정된 테스트 결과값을 생성하기 위한 패일정보 압축부
    를 포함하는 반도체 테스트 장치.
13. 제12항에 있어서,
    상기 패일 타입은 입출력 핀을 기준으로 버스트 랭스 동작시 연속적으로 출력되는 테스트 결과값의 패일 타입 및 버스트 랭스 동작을 기준으로 복수의 입출력 핀에서 출력되는 테스트 결과값의 패일 타입 중 적어도 하나의 패일 타입을 포함하는 반도체 테스트 장치.
14. 적어도 하나의 피 시험 장치에 대한 테스트 동작을 수행하여 테스트 결과값을 독출하기 위한 테스트 장치; 및
    상기 테스트 결과값 중 패일 정보를 선별 및 압축하여 최종 테스트 결과값으로 저장하기 위한 메모리 장치를 포함하되,
    상기 메모리 장치는 상기 테스트 장치와 물리적으로 분리되어 상기 테스트 장치와 별도로 교체 가능한 것을 특징으로 하는 테스트 시스템.
15. 제14항에 있어서,
    상기 최종 테스트 결과값에 응답하여 상기 피 시험 장치의 오류를 분석하기 위한 엔지니어링 워크 스테이션을 더 포함하는 테스트 시스템.
16. 제14항에 있어서,
    상기 메모리 장치는
    상기 테스트 결과값 중 패스 판정된 테스트 결과값을 제외하고 패일 판정된 테스트 결과값을 합산하기 위한 패일정보 선별부; 및
    상기 패일정보 선별부에서 출력되는 상기 패일 판정된 테스트 결과값을 압축하고 상기 패일 판정된 테스트 결과값 중 부분 패일 판정된 테스트 결과값을 생성하기 위한 패일정보 압축부
    를 포함하는 테스트 시스템.
17. 제14항에 있어서,
    상기 메모리 장치는
    상기 테스트 결과값 중 패스 판정된 테스트 결과값을 제외하고 상기 테스트 결과값 중 패일 판정된 테스트 결과값을 합산하기 위한 패일정보 선별부; 및
    상기 패일정보 선별부에서 출력되는 상기 패일 판정된 테스트 결과값을 패일 타입에 따라 압축하고 상기 패일 판정된 테스트 결과값 중 부분 패일 판정된 테스트 결과값을 생성하기 위한 패일정보 압축부
    를 포함하는 테스트 시스템.
18. 제17항에 있어서,
    상기 패일 타입은 입출력 핀을 기준으로 버스트 랭스 동작시 연속적으로 출력되는 테스트 결과값의 패일 타입 및 버스트 랭스 동작을 기준으로 복수의 입출력 핀에서 출력되는 테스트 결과값의 패일 타입 중 적어도 하나의 패일 타입을 포함하는 테스트 시스템.
19. 그룹핑된 복수의 피 시험 장치를 단위 테스트로 하여 테스트 결과값을 독출하기 위한 복수의 테스트 장치;
    상기 테스트 결과값 중 패일 정보를 선별 및 압축하여 압축 테스트 결과값으로 저장하기 위한 메모리 장치;
    논리적으로 구분된 매트릭스 영역에 상기 압축 테스트 결과값을 정렬하고 상기 매트릭스 영역의 패일 타입으로 압축하여 최종 압축 테스트 결과값으로 저장하기 위한 압축 장치; 및
    상기 최종 압축 테스트 결과값에 응답하여 상기 복수의 테스트 장치 및 상기 그룹핑된 복수의 피 시험 장치 각각의 오류를 분석하기 위한 엔지니어링 워크 스테이션을 포함하는
    테스트 시스템.
20. 제19항에 있어서,
    상기 압축 장치는 상기 압축 테스트 결과값 중 부분 패일 판정된 압축 테스트 결과값을 생성하는 것을 특징으로 하는 테스트 시스템.
21. 제19항에 있어서,
    상기 압축 장치는,
    상기 매트릭스 영역과 논리적으로 대응하는 매트릭스 저장부;
    상기 매트릭스 저장부에 저장된 상기 압축 테스트 결과값을 압축하여 상기 최종 압축 테스트 결과값를 생성하기 위한 매트릭스 압축부; 및
    상기 최종 압축 테스트 결과값을 저장하기 위한 결과 저장부를 포함하는
    테스트 시스템.

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