WO2010089988A1 - 半導体装置 - Google Patents

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WO2010089988A1
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齊藤裕一
守口正生
星野淳之
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Definitions

  • the present invention relates to a semiconductor device including a thin film transistor.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • the polycrystalline silicon TFT Since the mobility of electrons and holes in the polycrystalline silicon film is higher than that of the amorphous silicon film, the polycrystalline silicon TFT has a higher on-current than the amorphous silicon TFT and can operate at high speed. Therefore, when an active matrix substrate is formed using a polycrystalline silicon TFT, the polycrystalline silicon TFT can be used not only as a switching element but also in a peripheral circuit such as a driver. Accordingly, there is an advantage that a part or the whole of a peripheral circuit such as a driver and the display unit can be integrally formed on the same substrate. Furthermore, there is an advantage that the pixel capacity of a liquid crystal display device or the like can be charged in a shorter switching time.
  • the amorphous silicon TFT is preferably used for an active matrix substrate of a device that requires a large area. Despite the lower on-current of amorphous silicon TFTs than that of polycrystalline silicon TFTs, amorphous silicon TFTs are used in many active matrix substrates of liquid crystal televisions.
  • liquid crystal display devices are strongly required to have a high performance such as a driver monolithic substrate for narrow frame and cost reduction, and a built-in touch panel function. It is difficult to fully respond to
  • Patent Document 1 proposes forming an active layer of a TFT using a microcrystalline silicon ( ⁇ c-Si) film. Such a TFT is referred to as a “microcrystalline silicon TFT”.
  • the microcrystalline silicon film is a silicon film having microcrystalline grains therein, and the grain boundaries of the microcrystalline grains are mainly in an amorphous phase. That is, it has a mixed state of a crystal phase composed of fine crystal grains and an amorphous phase.
  • the size of each microcrystal grain is smaller than the size of the crystal grain contained in the polycrystalline silicon film.
  • each microcrystalline grain has a columnar shape that grows in a columnar shape from the substrate surface, for example.
  • the microcrystalline silicon film can be formed only by a film forming process such as a plasma enhanced chemical vapor deposition (plasma enhanced CVD) method using silane gas diluted with hydrogen gas as a source gas.
  • a film forming process such as a plasma enhanced chemical vapor deposition (plasma enhanced CVD) method using silane gas diluted with hydrogen gas as a source gas.
  • plasma enhanced CVD plasma enhanced chemical vapor deposition
  • silane gas diluted with hydrogen gas as a source gas diluted with hydrogen gas as a source gas.
  • annealing process a process for crystallizing the amorphous silicon film by laser or heat (annealing process) after forming the amorphous silicon film using a CVD apparatus or the like is necessary.
  • a microcrystalline silicon film including a basic crystal phase can be formed by a CVD apparatus or the like, so that a crystallization process using a laser or heat or a thermal annealing process can be omitted.
  • the microcrystalline silicon TFT since the microcrystalline silicon film is formed with a smaller number of processes than the number of processes necessary for forming the polycrystalline silicon film, the microcrystalline silicon TFT has the same productivity as the amorphous silicon TFT, that is, the same. It can be manufactured with a moderate number of steps and cost. In addition, a microcrystalline silicon TFT can be manufactured using an apparatus for manufacturing an amorphous silicon TFT.
  • the microcrystalline silicon film has higher mobility than the amorphous silicon film, by using the microcrystalline silicon film, a higher on-current than the amorphous silicon TFT can be obtained. Further, since the microcrystalline silicon film can be formed without performing a complicated process like the polycrystalline silicon film, the manufacturing cost can be reduced.
  • Patent Document 1 describes that by using a microcrystalline silicon film as an active layer of a TFT, an ON current 1.5 times that of an amorphous silicon TFT can be obtained.
  • Non-Patent Document 1 provides a TFT having an on / off ratio of 10 6 , a mobility of about 1 cm 2 / Vs, and a threshold value of about 5 V by using a semiconductor film made of microcrystalline silicon and amorphous silicon. It is described. This mobility is higher than the mobility of the amorphous silicon TFT.
  • Patent Document 2 discloses an inverted stagger type (bottom gate structure) TFT using a microcrystalline silicon film.
  • a microcrystalline silicon TFT using a microcrystalline silicon film has high mobility and on-state current.
  • Such a microcrystalline silicon TFT can be used for a monolithic substrate or a thin film substrate in order to reduce the frame of a display device or reduce the cost. It is suitably used for touch panels.
  • the monolithic substrate and the touch panel will be briefly described.
  • an active matrix substrate in which a drive circuit is formed on a substrate has been commercialized in order to reduce the frame (panel outer shape) size, reduce costs by reducing driver ICs to be mounted, and improve the mounting yield.
  • Such an active matrix substrate is called a driver monolithic substrate or a monolithic substrate.
  • the monolithic substrate of Patent Document 3 includes not only TFTs that function as switching elements for pixels in the display area but also TFTs that function as switching elements in a drive circuit in the peripheral area.
  • touch panels have been manufactured by attaching a resistive film type or capacitive type touch sensor module, which is manufactured separately from the display panel, to the display panel. Touch panels that have been developed are also being studied.
  • Such a touch panel is manufactured using an active matrix substrate provided with a diode as a semiconductor element different from the TFT (see, for example, Patent Document 4).
  • the active matrix substrate of Patent Document 4 not only a TFT but also a photodiode is provided.
  • the polycrystalline silicon film of the diode is formed in the same process as the polycrystalline silicon film of the TFT, and the manufacturing cost is reduced.
  • a monolithic substrate provided with a TFT having a microcrystalline silicon film having a relatively high carrier mobility as part of a semiconductor layer has been studied (for example, see Patent Document 5).
  • a TFT in a display region of an active matrix substrate and having one of a source electrode and a drain electrode connected to a pixel electrode is referred to as a pixel TFT, and other TFTs (specifically, the display region)
  • a TFT in a peripheral region that constitutes a driver circuit, an amplifier circuit, a charge readout circuit, or the like may be referred to as a circuit TFT.
  • Patent Document 5 discloses a semiconductor device provided with a pixel TFT having a microcrystalline silicon film as a part of a semiconductor layer and a circuit TFT having an amorphous silicon film.
  • FIG. 37 shows a semiconductor device 900 disclosed in Patent Document 5.
  • the semiconductor device 900 includes a TFT 920 and a TFT 940.
  • the TFT 920 is a pixel TFT
  • the TFT 940 is a circuit TFT.
  • the semiconductor layer 930 of the TFT 920 and the semiconductor layer 950 of the TFT 940 each have a three-layer structure.
  • the layers 932, 934, and 936 included in the semiconductor layer 930 of the TFT 920 are all formed from amorphous silicon, whereas the layers 952, 954, and 956 included in the semiconductor layer 950 of the TFT 940 are mainly polycrystalline silicon, It is made of microcrystalline silicon or amorphous silicon. Therefore, the off current of the TFT 920 is low, and the on current of the TFT 940 is high.
  • the manufacture of the semiconductor device 900 is performed as follows. First, gate electrodes 922 and 942 are formed over the substrate 902, and then an insulating layer 904 covering the gate electrodes 922 and 942 is deposited.
  • the peripheral layer 952 is irradiated with an excimer laser to be crystallized, whereby the layer 952 is formed from the amorphous silicon film. Modification to a crystalline silicon film.
  • the layer 934 on the layer 932 is formed mainly from amorphous silicon, but is polycrystalline.
  • the layer 954 above the silicon layer 952 is mainly formed from microcrystalline silicon.
  • layers of amorphous silicon 936 and 956 are further formed on the layers 934 and 954.
  • the semiconductor device 900 including the TFT 920 and the TFT 940 having different characteristics is manufactured.
  • the microcrystalline silicon TFT has a larger on-current than the amorphous silicon TFT, and the microcrystalline silicon TFT is suitably used as a circuit TFT.
  • the microcrystalline silicon TFT has a high off current and cannot realize a high on / off ratio
  • the microcrystalline silicon TFT is simply used as a pixel TFT, the potential of the pixel electrode is sufficiently increased due to the large off current. I can't hold it.
  • the pixel electrode potential cannot be sufficiently held under driving conditions such as a high pixel potential writing interval such as in a high-temperature environment or low-frequency driving.
  • a TFT 920 with a low off-current is used as the pixel TFT, and a TFT 940 with a high on-current is used as the circuit TFT.
  • a TFT 940 with a high on-current is used as the circuit TFT.
  • a microcrystalline silicon TFT is manufactured together with a diode
  • the semiconductor layer of the diode is formed of a microcrystalline silicon film
  • the light absorption rate and the photocurrent of the microcrystalline silicon film are lower than those of the amorphous silicon film.
  • Such a diode does not sufficiently function as a photosensor.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device in which TFTs having different characteristics are easily manufactured. Another object of the present invention is to provide a semiconductor device including a TFT having a microcrystalline semiconductor film and a diode having good photoresponse characteristics.
  • a semiconductor device includes a first thin film transistor and a second thin film transistor that is different from the first thin film transistor, wherein the first thin film transistor includes a gate electrode and a semiconductor layer including a microcrystalline semiconductor film. And a gate insulating layer provided between the gate electrode and the semiconductor layer.
  • the second thin film transistor includes a gate electrode, a semiconductor layer including a microcrystalline semiconductor film, and the gate electrode.
  • the gate insulating layer of the first thin film transistor has a thickness, a layer structure, and a dielectric constant smaller than the semiconductor layer of the first thin film transistor. Both different from the gate insulating layer of the second thin film transistor by a single point.
  • the semiconductor layer of the first thin film transistor further includes an amorphous semiconductor film.
  • the semiconductor layer of the second thin film transistor further includes an amorphous semiconductor film, and the amorphous semiconductor film of the first thin film transistor is thicker than the amorphous semiconductor film of the second thin film transistor.
  • the thickness of the microcrystalline semiconductor film of the first thin film transistor is substantially equal to the thickness of the microcrystalline semiconductor film of the second thin film transistor.
  • the thickness of the microcrystalline semiconductor film of the first thin film transistor is different from the thickness of the microcrystalline semiconductor film of the second thin film transistor.
  • the gate insulating layer of the first thin film transistor is thicker than the gate insulating layer of the second thin film transistor.
  • the gate insulating layer of the first thin film transistor has a multi-layer structure, and a composition of a portion of the gate insulating layer in contact with the semiconductor layer in the first thin film transistor is determined in the second thin film transistor.
  • the composition of the portion of the gate insulating layer in contact with the semiconductor layer is different.
  • the crystallization rate of the microcrystalline semiconductor film of the first thin film transistor is different from the crystallization rate of the microcrystalline semiconductor film of the second thin film transistor.
  • a semiconductor device includes a first thin film transistor and a second thin film transistor that is different from the first thin film transistor, wherein the first thin film transistor includes a gate electrode and an amorphous semiconductor film. And a gate insulating layer provided between the gate electrode and the semiconductor layer.
  • the second thin film transistor includes a gate electrode and a microcrystalline semiconductor film which does not include an amorphous semiconductor film.
  • Including a semiconductor layer, and a gate insulating layer provided between the gate electrode and the semiconductor layer, and the semiconductor layer of the first thin film transistor includes a thickness, a layer structure, and a crystallization ratio. It differs from the semiconductor layer of the second thin film transistor in at least one point.
  • the semiconductor device further includes a diode, and the diode includes a semiconductor layer including a microcrystalline semiconductor film and an amorphous semiconductor film.
  • An active matrix substrate according to the present invention is an active matrix substrate including the semiconductor device described above, and a drain electrode of the second thin film transistor is connected to a pixel electrode.
  • a semiconductor device includes a thin film transistor and a diode, and the thin film transistor includes a semiconductor layer including a microcrystalline semiconductor film, and the diode includes a microcrystalline semiconductor film and an amorphous semiconductor.
  • a semiconductor layer including a film is included.
  • the semiconductor layer of the thin film transistor further includes an amorphous semiconductor film.
  • the amorphous semiconductor film of the diode is thicker than the amorphous semiconductor film of the thin film transistor.
  • An active matrix substrate according to the present invention is an active matrix substrate including the semiconductor device described above, and the diode is provided in a display region.
  • a semiconductor device including TFTs having different characteristics it is possible to easily provide a semiconductor device including TFTs having different characteristics. Further, according to the present invention, a semiconductor device including a TFT having a microcrystalline semiconductor film and a diode having high photoresponse characteristics can be provided.
  • FIG. 1 is a schematic diagram which shows 1st Embodiment of the semiconductor device by this invention, (a) is a top view of the 1st thin-film transistor in a semiconductor device, (b) and (c) are 2b-2b 'of (a), respectively. And (d) is a top view of a second thin film transistor in the semiconductor device, and (e) and (f) are respectively a line 2e-2e ′ and a line 2c-2c ′.
  • FIG. 3 is a cross-sectional view taken along line 2f-2f ′.
  • (A) and (b) are both graphs showing the characteristics of TFT gate voltage Vgd-drain current Isd.
  • (A) is a graph which shows the change of the on-current with respect to the change of the thickness of the amorphous silicon film in a semiconductor layer
  • (b) is a graph which shows the change of the off-current with respect to the change of the thickness of the amorphous silicon film in a semiconductor layer. is there.
  • (A) is a graph which shows the change of ON / OFF ratio with respect to the change of the thickness of the amorphous silicon film in a semiconductor layer
  • (b) is the change of the threshold voltage with respect to the change of the thickness of the amorphous silicon film in a semiconductor layer. It is a graph which shows. It is the schematic for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment.
  • (A)-(f) is a schematic diagram for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment.
  • (A)-(f) is a schematic diagram for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment.
  • (A)-(f) is a schematic diagram for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment.
  • (A)-(f) is a schematic diagram for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment.
  • (A)-(f) is a schematic diagram for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment.
  • (A)-(f) is a schematic diagram for demonstrating the manufacturing method of the semiconductor device of 1st Embodiment.
  • FIG. 6 is a schematic diagram illustrating a modification of the semiconductor device of the first embodiment, (a) is a top view of a first thin film transistor in the semiconductor device, and (b) and (c) are 16b-16b ′ of (a), respectively. And (d) is a top view of a second thin film transistor in the semiconductor device, and (e) and (f) are respectively a line 16e-16e ′ of (d) and a line 16c-16c ′.
  • FIG. 16 is a cross-sectional view taken along line 16f-16f ′.
  • FIG. 6A is a schematic diagram showing another modification of the semiconductor device of the first embodiment, FIG.
  • FIG. 7A is a top view of a first thin film transistor in the semiconductor device
  • FIGS. FIG. 17B is a cross-sectional view taken along lines 17b ′ and 17c-17c ′
  • FIG. 10D is a top view of the second thin film transistor in the semiconductor device
  • FIGS. 17E and 17F are 17e-17e ′ of FIG.
  • FIG. 17 is a cross-sectional view taken along line 17f-17f ′.
  • It is a schematic diagram which shows another modification of the semiconductor device of 1st Embodiment, (a) is a top view of the 1st thin-film transistor in a semiconductor device, (b) and (c) are 18b of (a), respectively.
  • FIG. 18D is a cross-sectional view taken along the lines ⁇ 18b ′ and 18c ⁇ 18c ′
  • FIG. 8D is a top view of the second thin film transistor in the semiconductor device
  • FIGS. FIG. 18 is a cross-sectional view taken along a line “18f-18f”.
  • It is a schematic diagram which shows another modification of the semiconductor device of 1st Embodiment, (a) is a top view of the 1st thin-film transistor in a semiconductor device, (b) and (c) are 19b of (a), respectively.
  • FIG. 19 is a cross-sectional view taken along the lines “-19b” and 19c-19c ′.
  • FIG. 6 is a schematic diagram showing a second embodiment of a semiconductor device according to the present invention, (a) is a top view of a first thin film transistor in the semiconductor device, and (b) and (c) are 20b-20b ′ of (a), respectively. And (d) is a top view of a second thin film transistor in the semiconductor device, and (e) and (f) are respectively a line 20e-20e ′ of (d) and a line 20c-20c ′.
  • FIG. 20 is a cross-sectional view taken along line 20f-20f ′.
  • FIG. 7 is a schematic diagram showing a semiconductor device of Comparative Example 1, (a) is a top view of a first thin film transistor in the semiconductor device, and (b) and (c) are lines 21b-21b ′ and 21c ⁇ in FIG. 21D is a cross-sectional view taken along a line 21c ′, FIG. 10D is a top view of a second thin film transistor in the semiconductor device, and FIGS. 21E and 21F are a line 21e-21e ′ and a line 21f-21f ′ in FIG. It is sectional drawing along a line. It is the schematic for demonstrating the manufacturing method of the semiconductor device of 2nd Embodiment.
  • (A)-(f) is a schematic diagram for demonstrating the manufacturing method of the semiconductor device of 2nd Embodiment.
  • (A)-(f) is a schematic diagram for demonstrating the manufacturing method of the semiconductor device of 2nd Embodiment.
  • (A)-(f) is a schematic diagram for demonstrating the manufacturing method of the semiconductor device of 2nd Embodiment.
  • (A)-(f) is a schematic diagram for demonstrating the manufacturing method of the semiconductor device of 2nd Embodiment.
  • (A)-(f) is a schematic diagram for demonstrating the manufacturing method of the semiconductor device of 2nd Embodiment.
  • FIG. 7A is a schematic diagram showing a modification of the semiconductor device of the second embodiment
  • FIG. 9A is a top view of a first thin film transistor in the semiconductor device
  • FIGS. 29B and 29C are 29b-29b ′ of FIG.
  • FIG. 29 is a cross-sectional view taken along line 29f-29f ′.
  • It is a schematic diagram showing a third embodiment of a semiconductor device according to the present invention, (a) is a top view of a first thin film transistor in the semiconductor device, (b) and (c) are 30b-30b ′ of (a), respectively.
  • FIG. 10 is a schematic diagram illustrating a modification of the semiconductor device of the third embodiment, where (a) is a top view of a first thin film transistor in the semiconductor device, and (b) and (c) are 31b-31b ′ of (a), respectively.
  • FIG. 31 is a cross-sectional view taken along line 31f-31f ′. It is a schematic diagram which shows 4th Embodiment of the semiconductor device by this invention. It is a graph which shows the characteristic in the photodiode in the semiconductor device of 4th Embodiment and Comparative Example 2.
  • (A) is a schematic diagram of the active matrix substrate provided with the semiconductor device of 4th Embodiment
  • (b) is a circuit diagram which shows a liquid crystal display device provided with an active matrix substrate
  • (c) is a cross section of a liquid crystal display device It is a figure
  • (d) is a circuit diagram which shows another liquid crystal display device provided with an active matrix substrate.
  • It is a schematic diagram which shows the 1st thin-film transistor in the modification of the semiconductor device of 4th Embodiment.
  • It is a schematic diagram which shows an organic electroluminescence display provided with 5th Embodiment of the semiconductor device by this invention.
  • the microcrystalline silicon film preferably has the following characteristics.
  • the microcrystalline silicon film has a mixed state of a crystalline phase composed of microcrystalline grains and an amorphous phase.
  • the volume ratio of the amorphous phase in the microcrystalline silicon film can be controlled in the range of 5% to 95%, for example.
  • the volume ratio of the amorphous phase is preferably 5% or more and 40% or less. In this range, a good microcrystalline silicon film with few defects in the film can be obtained, so that the on / off ratio of the TFT can be improved more effectively. it can.
  • Raman scattering spectrum analysis using visible light is performed on the microcrystalline silicon film, the spectrum has the highest peak at a wavelength near 520 cm ⁇ 1, which is the peak of crystalline silicon, and the peak of amorphous silicon.
  • the peak heights of the amorphous silicon film near 480 cm -1 becomes 1/30 or more and 1 or less of the peak heights of the crystalline silicon film to be seen in the vicinity of 520 cm -1.
  • Such a microcrystalline silicon film can be formed by a high-density plasma CVD such as a capacitively coupled plasma (CCP) method or an inductively coupled plasma (ICP) method, for example.
  • a high-density plasma CVD such as a capacitively coupled plasma (CCP) method or an inductively coupled plasma (ICP) method, for example.
  • CCP capacitively coupled plasma
  • ICP inductively coupled plasma
  • FIG. 1A to 1C are schematic enlarged cross-sectional views illustrating an amorphous silicon film, a polycrystalline silicon film, and a microcrystalline silicon film, respectively.
  • the amorphous silicon film is formed from an amorphous phase 702.
  • Such an amorphous silicon film is usually formed on the substrate 701 by a plasma CVD method or the like.
  • the polycrystalline silicon film is composed of a plurality of crystal grains 732 separated by crystal grain boundaries 731. Further, the polycrystalline silicon film is substantially formed of polycrystalline silicon, and the volume ratio of the crystal grain boundary 731 occupying the polycrystalline semiconductor is extremely small.
  • the polycrystalline silicon film can be obtained, for example, by performing a crystallization process by laser or heat on the amorphous silicon film formed on the substrate 701.
  • the microcrystalline silicon film includes microcrystalline grains 733 and crystal grain boundaries 734 made of an amorphous phase.
  • a thin amorphous layer (hereinafter referred to as “incubation layer”) 735 is formed on the substrate side of the microcrystalline silicon film.
  • the crystal grain boundary 734 and the incubation layer 735 become the “amorphous phase” 736 of the microcrystalline silicon film, and the plurality of microcrystalline grains 733 become the “crystal phase” 737.
  • each microcrystalline grain 733 extends in a column shape from the incubation layer 735 to the upper surface of the microcrystalline silicon film along the thickness direction of the microcrystalline silicon film.
  • a microcrystalline silicon film can be formed using, for example, a plasma CVD method similar to the method for forming an amorphous silicon film, using a silane gas diluted with hydrogen gas as a source gas.
  • the microcrystalline grains 733 in the microcrystalline silicon film are smaller than the crystal grains 732 in the polycrystalline silicon film.
  • the average grain size of the microcrystalline grains 733 is 2 nm to 300 nm.
  • the average grain size of the microcrystalline grains 733 is an average grain diameter in a cross section along a substantially plane direction of the substrate provided with the microcrystalline silicon film. Accordingly, since the crystal cross section of the microcrystalline grain 733 is sufficiently smaller than the size of the semiconductor element, the characteristics of the semiconductor element can be made uniform.
  • the incubation layer 735 tends to grow early in the formation of the microcrystalline silicon film.
  • the thickness of the incubation layer 735 is, for example, several nm although it depends on the formation conditions of the microcrystalline silicon film.
  • the incubation layer 735 may be hardly seen depending on the formation conditions and the formation method of the microcrystalline silicon film, particularly when the high-density plasma CVD method is used.
  • each microcrystalline grain 733 has a columnar shape extending in a substantially normal direction of the substrate 701.
  • the microcrystalline silicon film can also be defined as a silicon film including columnar crystal grains extending in the normal direction of the substrate.
  • the structure of the microcrystalline silicon film varies depending on the formation method and conditions, and is not limited to the illustrated structure.
  • the volume fraction of the amorphous phase and the peak intensity ratio in the microcrystalline silicon film are: It is preferable to be within the above-described range, whereby a TFT having high on characteristics can be realized.
  • the semiconductor device 100 of this embodiment has a plurality of TFTs 120 and TFTs 140.
  • the TFT 120 and the TFT 140 are inverted staggered channel protection type TFTs.
  • FIGS. 2A is a top view of the TFT 120
  • FIGS. 2B and 2C are cross-sectional views of the TFT 120
  • FIG. FIGS. 2B and 2C correspond to cross sections taken along lines 2b-2b 'and 2c-2c' of FIG. 2A, respectively.
  • 2D shows a top view of the TFT 140
  • FIGS. 2E and 2F show cross-sectional views of the TFT 140.
  • FIGS. 2E and 2F correspond to cross sections taken along lines 2e-2e 'and 2f-2f' of FIG. 2D, respectively.
  • the TFT 120 includes a gate electrode 122 provided on the substrate 102, a gate insulating layer 124 covering the gate electrode 122, a source electrode 127, a drain electrode 128, and a semiconductor layer 130 provided on the gate insulating layer 124.
  • a channel protective layer 136 covering a part of the semiconductor layer 130.
  • the semiconductor layer 130 has a source region 130a, a drain region 130b, and a channel region 130c.
  • the source region 130a of the semiconductor layer 130 is electrically connected to the source electrode 127 through the contact layer 126a, and the drain region 130b of the semiconductor layer 130 is electrically connected to the drain electrode 128 through the contact layer 126b. Yes.
  • the TFT 140 includes a gate electrode 142 provided over the substrate 102, a gate insulating layer 144 covering the gate electrode 142, a source electrode 147, a drain electrode 148, and a semiconductor layer 150 provided over the gate insulating layer 144. And a channel protective layer 156 that covers part of the semiconductor layer 150.
  • the semiconductor layer 150 includes a source region 150a, a drain region 150b, and a channel region 150c.
  • the source region 150a of the semiconductor layer 150 is electrically connected to the source electrode 147 through the contact layer 146a, and the drain region 150b of the semiconductor layer 150 is electrically connected to the drain electrode 148 through the contact layer 146b. Yes.
  • the thickness of the gate insulating layers 124 and 144 is approximately 400 nm regardless of whether or not they are on the gate electrodes 122 and 142, and the gate insulating layers 124 and 144 are formed of silicon nitride (SiN x ). .
  • the channel protective layers 136 and 156 have a thickness of 150 nm, and the channel protective layers 136 and 156 are also formed of silicon nitride (SiN x ).
  • the width of the source electrode 127 is substantially equal to the width of the drain electrode 128, and the width of the source electrode 147 is substantially equal to the width of the drain electrode 148.
  • the gate electrode 122 and the gate electrode 142 are formed in the same process, and the gate electrode 122 and the gate electrode 142 are formed of the same material (for example, molybdenum (Mo)).
  • Mo molybdenum
  • the channel regions 130c and 150c of the semiconductor layers 130 and 150 are covered with channel protection layers 136 and 156, respectively.
  • the contact layers 126a and 126b and the contact layers 146a and 146b are formed in the same process, and the contact layers 126a and 126b and the contact layers 146a and 146b are formed of the same material (for example, silicon doped with phosphorus).
  • the source electrodes 127 and 147 and the drain electrodes 128 and 148 are formed in the same process, and the source electrodes 127 and 147 and the drain electrodes 128 and 148 are formed of the same material (for example, molybdenum (Mo)). .
  • the semiconductor layer 130 and the semiconductor layer 150 have a multilayer structure.
  • the semiconductor layer 130 includes a microcrystalline semiconductor film 132 provided over the gate insulating layer 124 and an amorphous semiconductor film 134 provided over the microcrystalline semiconductor film 132 and the channel protective layer 136.
  • the semiconductor layer 150 includes a microcrystalline semiconductor film 152 provided over the gate insulating layer 144 and an amorphous semiconductor film 154 provided over the microcrystalline semiconductor film 152 and the channel protective layer 156.
  • a mode in which a microcrystalline silicon film is used as an example of a microcrystalline semiconductor film and an amorphous silicon film is used as an example of an amorphous semiconductor film will be described.
  • the microcrystalline silicon films 132 and 152 are formed of the same material (for example, microcrystalline silicon), and the amorphous silicon films 134 and 154 are formed of the same material (for example, amorphous silicon).
  • the contact layers 126a and 126b are provided on the microcrystalline silicon film 132 with the amorphous silicon film 134 interposed therebetween. Similarly, the contact layers 146a and 146b are provided over the microcrystalline silicon film 152 with the amorphous silicon film 154 interposed therebetween.
  • the semiconductor layers 130 and 150 located on the gate electrodes 122 and 142 determine the basic characteristics of the TFTs 120 and 140.
  • the semiconductor layer 150 of the TFT 140 is different from the semiconductor layer 130 of the TFT 120.
  • the thickness of the microcrystalline silicon film 152 of the TFT 140 is substantially equal to the microcrystalline silicon film 132 of the TFT 120, but the amorphous silicon film 154 of the TFT 140 is thinner than the amorphous silicon film 134 of the TFT 120.
  • the microcrystalline silicon films 132 and 152 have a thickness of 50 nm
  • the amorphous silicon film 134 has a thickness of 30 nm
  • the amorphous silicon film 154 has a thickness of 10 nm.
  • the thickness of the amorphous silicon film 154 of the semiconductor layer 150 is different from that of the amorphous silicon film 134 of the semiconductor layer 130.
  • the thickness of the microcrystalline silicon films 132 and 152 is preferably 20 nm to 60 nm.
  • the thickness of the microcrystalline silicon film is less than 20 nm, the mobility is lowered and the on-characteristic of the TFT is lowered.
  • the thickness of the microcrystalline silicon film exceeds 60 nm, the off-current of the TFT increases and the on / off ratio decreases.
  • the characteristics of the TFT 120 are different from those of the TFT 140. Specifically, when the gate voltages are equal, the on-current of the TFT 140 is larger than the on-current of the TFT 120. Further, when the gate voltages are equal, the off current of the TFT 120 is smaller than the off current of the TFT 140. Focusing on the ratio of on-current to off-current (on / off ratio), the on / off ratio of the TFT 120 is larger than that of the TFT 140.
  • the TFT 120 may be referred to as a first thin film transistor, and the TFT 140 may be referred to as a second thin film transistor.
  • a region where the TFT 120 is provided may be referred to as a first region
  • a region where the TFT 140 is provided may be referred to as a second region.
  • Such a semiconductor device 100 is preferably used for manufacturing an active matrix substrate of a display device.
  • the TFT 140 having a high on-current is preferably used as a circuit TFT in the peripheral region, and the TFT 120 having a low off-current is preferably used as a pixel TFT in the display region.
  • FIG. 3A shows the characteristics of the gate voltage Vgd-drain current Isd of the TFT-A and TFT-B at room temperature (approximately 23 ° C.) when the source voltage Vsd is 10V.
  • the following TFT characteristics are characteristics measured in a dark room at room temperature.
  • TFT-A and TFT-B have the same configuration as the TFTs 120 and 140 described above except that the semiconductor layers are different.
  • the TFT-A has only a microcrystalline silicon film as a semiconductor layer, and the thickness of the microcrystalline silicon film is 50 nm.
  • the TFT-B has only an amorphous silicon film as a semiconductor layer, and the thickness of the amorphous silicon film is 50 nm.
  • the semiconductor layer is in contact with the gate insulating layer and directly in contact with the contact layer.
  • the channel length corresponding to the width of the channel protective layer in the direction connecting the source electrode and the drain electrode is 10 ⁇ m
  • the channel width corresponding to the width of the source electrode is 20 ⁇ m.
  • the width of the source electrode is substantially equal to the width of the drain electrode.
  • the gate voltage Vgd and the source voltage Vsd indicate the potential of the gate electrode and the source electrode with respect to the potential of the drain electrode, respectively, and the drain current Isd indicates the current between the source and drain.
  • the drain current Isd is minimized in both TFT-A and TFT-B.
  • the gate voltage Vgd is approximately in the range of Vgd ⁇ 8V
  • the drain current Isd of the TFT-A increases remarkably as the gate voltage Vgd decreases, but the increase in the TFT-B is smaller than that in the TFT-A.
  • the off-current of TFT-A is larger than the off-current of TFT-B.
  • the threshold value (threshold voltage) of TFT-A is higher than that of TFT-B, but the mobility of TFT-A is higher than that of TFT-B. Therefore, in the range of gate voltage Vgd> 10V, TFT-A The drain current Isd of A is larger than that of TFT-B. From the above, when the ranges of the gate voltages Vgd ⁇ 8 V and Vgd> 10 V are used as the TFT off-range and on-range, the on-current and off-current of the TFT-A are both larger than those of the TFT-B.
  • the gate voltage Vgd is held at a value higher than zero when the TFT is on, and the gate voltage Vgd is held at a value lower than zero as the TFT is off. Transition. As described above, the gate voltage Vgd in the pixel TFT is repeatedly held and transitioned at a value in a range different from positive and negative, but since the transition period in which the gate voltage changes from on to off or vice versa is short, the gate voltage during this period is short. The voltage Vgd and the drain current Isd are substantially negligible.
  • the gate voltage Vgd in the circuit TFT operates mainly in the range of Vgd ⁇ 0.
  • a circuit can be designed using TFTs that operate only in the range of gate voltage Vgd ⁇ 0.
  • the range of the gate voltage Vgd ⁇ 0 is not used at all, and the usage rate and importance are lower than in the case of the pixel TFT.
  • FIG. 3A shows the range of the gate voltage when the pixel TFT in one case is on or off, and also shows the range of the gate voltage in the circuit TFT as an example. Yes.
  • this is merely an example showing the operation range of the pixel TFT and the circuit TFT, and the range such as the upper and lower limits is actually different depending on each panel / circuit design.
  • the source voltage Vsd is not limited to 10 V, and is appropriately selected according to the panel / circuit design.
  • the thickness of the microcrystalline silicon film ( ⁇ c-Si layer) in the semiconductor layer is 50 nm
  • the thickness of the amorphous silicon film (a-Si film) is 5 nm, 10 nm, and 30 nm, respectively.
  • TFT-C to TFT-E are the same as those of TFT-A and TFT-B except for the semiconductor layer.
  • the microcrystalline silicon film 152 has a thickness of 50 nm
  • the amorphous silicon film 154 has a thickness of 10 nm.
  • the thickness of the microcrystalline silicon film 132 is 50 nm
  • the thickness of the amorphous silicon film 134 is 30 nm. That is, the TFT-D has the same configuration as the TFT 140, and the TFT-E has the same configuration as the TFT 120.
  • the microcrystalline silicon film is disposed on the gate insulating layer side and is in contact with the gate insulating layer.
  • FIG. 3B also shows the measurement results of the above-described TFT-A and TFT-B.
  • the drain current that is, the off-current
  • the off-current the drain current
  • the gate voltage Vgd negative
  • the off-state current significantly decreases. Therefore, when the semiconductor layer includes a microcrystalline silicon film with a thickness of 50 nm and an amorphous silicon film with a thickness of 30 nm, a low off-state current can be realized.
  • FIGS. 4A, 4B, 5A, and 5B indicate the thickness of the amorphous silicon (a-Si) film on the microcrystalline silicon film.
  • a-Si amorphous silicon
  • FIGS. 4A to 5B are values of TFT-B having no microcrystalline silicon film.
  • TFT-C to TFT-E having a semiconductor layer in which an amorphous silicon film is stacked on a microcrystalline silicon film reflect the high mobility characteristics of the microcrystalline silicon film and the threshold value can be appropriately controlled. Therefore, a high on-current can be obtained.
  • the on-current is increased due to the presence of the amorphous silicon film on the microcrystalline silicon film.
  • the thickness of the amorphous silicon film is preferably 0 nm or more and 30 nm or less, and the thickness of the amorphous silicon film is more preferably 5 nm or more and 30 nm or less.
  • the thickness of the amorphous silicon film is preferably 30 nm or more, and the amorphous silicon film does not have the microcrystalline silicon film. It is more preferable to have only.
  • the thicker the laminated amorphous silicon film the larger the on / off ratio, and the on / off ratio of TFT-B is the largest.
  • the thickness of the amorphous silicon film is preferably 30 nm or more, and the amorphous silicon without the microcrystalline silicon film. More preferably, it has only a membrane.
  • a TFT suitable for the pixel TFT is examined.
  • most of the pixel TFTs operate in both the ON range where the gate voltage Vgd> 0 and the OFF range where Vgd ⁇ 0.
  • the ratio is particularly important. Therefore, when the semiconductor layer of the pixel TFT has a microcrystalline silicon film and an amorphous silicon film, the amorphous silicon film has a thickness of 30 nm or more, or has an amorphous silicon film without having a microcrystalline silicon film. It is preferable.
  • the circuit TFT often operates only when the range of the gate voltage Vgd is approximately Vgd ⁇ 0.
  • the semiconductor layer of the circuit TFT includes microcrystalline silicon, and the thickness of the amorphous silicon film is preferably 0 nm or more and 30 nm or less, and more preferably, the thickness of the amorphous silicon film is 5 nm or more and 30 nm or less. It is.
  • FIG. 6 is a diagram for explaining the outline of the manufacturing method of the semiconductor device 100.
  • the manufacturing method of the semiconductor device 100 includes a gate electrode forming step S602 for forming a gate electrode, and a gate insulating layer, a semiconductor layer, and a channel protective layer for forming a gate insulating layer, a semiconductor layer, and a channel protective layer. It includes a forming step S604, a contact layer forming step S606, a source / drain electrode forming step S608 for forming source and drain electrodes, and a source / drain separation step S610 for electrically separating the source and drain electrodes.
  • FIGS. 7 to 12 a method of manufacturing the semiconductor device 100 will be described in detail for each process.
  • (a) shows a top view of the first region
  • (b) and (c) show cross-sectional views of (a).
  • (d) shows a top view of the second region
  • (e) and (f) show cross-sectional views of (d).
  • Gate electrode formation step S602 As shown in FIGS. 7A to 7F, a gate metal film (not shown) is formed on the substrate 102 and patterned to form gate electrodes 122 and 142. Specifically, first, a gate metal film (not shown) is formed by depositing molybdenum (Mo) with a thickness of 200 nm on a substrate 102 such as a glass substrate by sputtering using argon (Ar) gas. To do. The temperature of the substrate 102 when forming the gate metal film is, for example, 200 to 300 ° C.
  • Mo molybdenum
  • Ar argon
  • a photoresist pattern film (not shown) is formed on the gate metal film, and the gate metal film is patterned using the photoresist pattern film as a mask (photolithography process). Thereby, the gate electrodes 122 and 142 are formed.
  • a wet etching method is used for etching the gate metal film.
  • the etchant a solution comprising 10 to 90% by weight phosphoric acid, 1 to 10% by weight nitric acid, 1 to 10% by weight acetic acid, and the balance water is used.
  • the photoresist pattern film is removed using a stripping solution containing organic alkali.
  • the material of the gate electrodes 122 and 142 is indium tin oxide (ITO), tungsten (W), copper (Cu), chromium (Cr), tantalum (Ta), aluminum (Al)
  • ITO indium tin oxide
  • tungsten W
  • Cu copper
  • Cr chromium
  • Ta tantalum
  • Al aluminum
  • simple metals such as titanium (Ti), or those containing nitrogen, oxygen, or other metals may be used.
  • the gate metal film may be a single layer using the above materials or a laminated structure.
  • the gate electrodes 122 and 142 may have a Ti / Al / Ti laminated structure of titanium and aluminum, a Ti / Cu / Ti laminated structure of titanium and copper, or a Mo / Cu / Mo laminated structure of copper and molybdenum. There may be.
  • the gate metal film As a method for forming the gate metal film, an evaporation method or the like can be used in addition to the sputtering method. Further, the thickness of the gate metal film is not particularly limited. Also, the etching method of the gate metal film can be appropriately changed according to the material of the gate metal film, and is not limited to the wet etching method described above, but is not limited to chlorine (Cl 2 ) gas, boron trichloride (BCl 3 ). A dry etching method combining gas, CF 4 (carbon tetrafluoride) gas, O 2 (oxygen), or the like can also be used.
  • gate insulating layer / semiconductor layer / channel protective layer forming step S604 Gate insulating layer / semiconductor layer / channel protective layer forming step S604 Next, as shown in FIGS. 8A to 8F, gate insulating layers 124 and 144 and microcrystalline silicon films 131 and 151 are sequentially deposited on the gate electrodes 122 and 142, respectively. Thereafter, a silicon nitride film (not shown) is further deposited, and the silicon nitride film is patterned to form channel protective layers 136 and 156.
  • the gate insulating layers 124 and 144, the microcrystalline silicon films 131 and 151, and the silicon nitride film are continuously formed in a vacuum using a multi-chamber apparatus.
  • the gate insulating layers 124 and 144 can be formed under the same formation conditions as in a general amorphous TFT manufacturing process. Specifically, after the gate electrodes 122 and 142 are formed, gate insulating layers (thickness: 400 nm, for example) 124 and 144 made of silicon nitride (SiN x ) are formed by plasma CVD.
  • the gate insulating layers 124 and 144 are formed using a CCP method (capacitive coupling type) plasma CVD under conditions of a substrate temperature of 250 to 300 ° C. and a pressure of 50 to 300 Pa.
  • a mixed gas of silane (SiH 4 ), ammonia (NH 3 ), and nitrogen (N 2 ) is used as the source gas.
  • the substrate 102 having a stacked structure is transferred to another chamber in a vacuum, and microcrystalline silicon films 131 and 151 having a thickness of 50 nm are formed.
  • a CVD method a high density plasma CVD method (ICP method, surface wave plasma method or ECR method) is used, and the substrate temperature is 250 to 300 ° C. and the pressure is about 1.33 Pa.
  • Silane (SiH 4 ) and hydrogen (H 2 ) are used as source gases, and the flow ratio of silane and hydrogen is 1:20.
  • surface treatment such as hydrogen plasma treatment may be performed on the gate insulating layers 124 and 144 before formation of the microcrystalline silicon film. The pressure at this time is 1.33 Pa, for example.
  • the substrate 102 having a laminated structure is transferred to another chamber in a vacuum to form a silicon nitride film having a thickness of 150 nm.
  • the silicon nitride film is formed in substantially the same manner as the gate insulating layers 124 and 144.
  • a photoresist pattern film (not shown) is formed on the silicon nitride film, and the silicon nitride film is patterned using the photoresist pattern film as a mask (photolithography process). Thereby, island-shaped channel protective layers 136 and 156 are formed.
  • a part of the photoresist pattern film can be formed in a self-aligned manner by using a back exposure method together.
  • Etching of the silicon nitride film is performed by, for example, a dry etching method mainly using CF 4 (carbon tetrafluoride) gas and O 2 (oxygen) gas, and SF 6 (sulfur hexafluoride) gas and oxygen gas are used. It is also possible. Alternatively, wet etching using hydrofluoric acid is also possible. After completion of the etching, the photoresist pattern film is removed using a stripping solution containing organic alkali.
  • contact holes may be formed in the gate insulating layers 124 and 144 as necessary. This contact hole is provided for the purpose of connecting the gate electrodes 122 and 142 to the upper electrode or the like.
  • the contact hole can be formed in the same manner as the channel protective layers 136 and 156 described above.
  • a photoresist pattern film (not shown) may be formed, and etching may be performed using this photoresist pattern film as a mask.
  • an amorphous silicon film (not shown) is formed over the channel protective layers 136 and 156 and the microcrystalline silicon films 131 and 151, and the amorphous silicon film in the second region is formed in the same manner as in the photolithography process described above.
  • the thickness is reduced, and amorphous silicon films 133 and 153 are formed as shown in FIGS. 9 (a) to 9 (f).
  • an amorphous silicon film with a thickness of 30 nm is formed using CCP (capacitive coupling type) plasma CVD. To do.
  • the amorphous silicon film can be formed under the same formation conditions as those for a general amorphous silicon TFT manufacturing process.
  • the amorphous silicon film is formed under conditions of a substrate temperature of 250 to 300 ° C. and a pressure of 200 to 500 Pa, and silane (SiH 4 ) gas and hydrogen (H 2 ) gas are used as source gases.
  • the flow ratio of silane gas to hydrogen gas is 1:10 to 1: 100.
  • surface treatment such as hydrogen plasma treatment may be performed on the microcrystalline silicon films 131 and 151 and the like before formation of the amorphous silicon film.
  • the pressure at this time is 1.33 Pa, for example.
  • a photoresist pattern film (not shown) is formed on the amorphous silicon film, and the amorphous silicon film is patterned using the photoresist pattern film as a mask (photolithography process). At this time, a photoresist pattern film is arranged as a mask on the amorphous silicon film in the first region so that the amorphous silicon film in the first region is not etched.
  • Etching of the amorphous silicon film is performed by, for example, a dry etching method mainly using Cl 2 (chlorine) gas, but other gases can also be used. Etching is performed so that the thickness of the amorphous silicon film in the second region is 10 nm. After completion of the etching, the photoresist pattern film is removed using a stripping solution containing organic alkali.
  • n + -type amorphous silicon films 125 and 145 doped with phosphorus are formed on the amorphous silicon films 133 and 153.
  • the thicknesses of the n + -type amorphous silicon films 125 and 145 are 30 nm.
  • the amorphous silicon films 125 and 145 may be formed in the same manner as the amorphous silicon films 133 and 153 by using a silane gas containing about 0.5% of phosphine (PH 3 ), for example.
  • Source / drain electrode formation step S608 Next, as shown in FIGS. 11A to 11F, source / drain metal films (not shown) and photoresist pattern films 137 and 157 are formed on the n + type amorphous silicon films 125 and 145, respectively. Then, the source / drain metal films are patterned using the photoresist pattern films 137 and 157 as masks, thereby forming the source electrodes 127 and 147 and the drain electrodes 128 and 148.
  • the source / drain metal film is molybdenum (Mo) having a thickness of 200 nm, and the deposition and patterning of the source / drain metal film are performed in the same manner as the gate electrodes 122 and 142.
  • the material of the source / drain metal film may be another material like the gate metal film, or may be a material different from the gate metal film.
  • the photoresist pattern films 137 and 157 are left without being removed here, but the photoresist pattern films 137, 157, 157 may be removed.
  • Source / drain separation step S610 Next, as shown in FIGS. 12A to 12F, the n + -type amorphous silicon films 125 and 145 and the amorphous silicon films 133 and 153 are etched using the photoresist pattern films 137 and 157 as masks. Further, the microcrystalline silicon films 131 and 151 are etched using the channel protective layers 136 and 156 as masks. The etching at this time is performed by a dry etching method using chlorine (Cl 2 ) gas. The material of the channel protective layers 136 and 156 is silicon nitride, which is hardly etched under an appropriate dry etching condition using chlorine gas and can be used as a mask. Note that the etching method is not limited to the above method, and other gases may be used. The photoresist pattern films 137 and 157 are removed using a stripping solution containing organic alkali after the etching is completed.
  • the semiconductor device 100 including the TFT 120 and the TFT 140 is manufactured. Further, a passivation layer (not shown) made of silicon nitride or an organic material may be formed on the TFTs 120 and 140. In addition, a contact hole may be provided in the passivation layer as an opening for obtaining an electrical connection with the source electrodes 127 and 147 from the outside, but the description is omitted here.
  • FIG. 13 is a schematic diagram of an active matrix substrate 200 having the semiconductor device 100.
  • a boundary 201 between the display area 202 and the peripheral area 203 of the active matrix substrate 200 is indicated by a double line.
  • the display region 202 of the active matrix substrate 200 includes a TFT 120 functioning as a pixel TFT, a gate wiring G electrically connected to the gate electrode of the TFT 120, and a source wiring S electrically connected to the source electrode of the TFT 120.
  • a pixel electrode 204 electrically connected to the drain electrode of the TFT 120 and an auxiliary capacitance wiring CS for providing an auxiliary capacitance to the pixel electrode 204 are provided.
  • As an electrode for providing the auxiliary capacitance a part of the auxiliary capacitance wiring CS is used as an electrode.
  • a gate driver circuit 205 that applies a scanning signal to the gate wiring G
  • a source driver IC (Integrated Circuit) 206 that applies a source signal to the source wiring S
  • the gate driver circuit 205 and the source driver IC 206 are electrically connected to an external circuit (not shown) through the connection terminal portion 207 and the like.
  • a TFT 140 with a high on-current is used as the circuit TFT of the gate driver circuit 205 in the peripheral region 203, and a TFT 120 with a low off-current and a high on / off ratio is used as the pixel TFT in the display region 202. It has been. Since the TFT 140 has a high on-current, the channel width of the TFT can be reduced, whereby the area occupied by the gate driver circuit 205 on the active matrix substrate 200 can be reduced, so that the frame width of the active matrix substrate 200 and the semiconductor device 100 can be reduced. Can be realized.
  • the off current of the TFT 120 is low and the on / off ratio is high, the pixel electrode potential is sufficiently maintained even when used as a pixel TFT. For this reason, in the display device, a decrease in contrast ratio can be suppressed, and display quality can be maintained.
  • the TFTs 120 and 140 on the active matrix substrate 200 it is possible to realize a narrow frame without deteriorating the display quality.
  • source driver IC 206 is provided here, a source driver circuit having the TFT 140 may be provided instead of the source driver IC 206.
  • the TFT 140 is used in the gate driver circuit or the source driver circuit.
  • the active matrix substrate is provided with a source division driving circuit as disclosed in, for example, Japanese Patent Laid-Open No. 2005-115342, and the source division circuit is provided.
  • the TFT 140 may be used for the drive circuit.
  • FIG. 14 is a schematic diagram of a source division drive circuit.
  • Source lines SRn, SGn, SBn, SRn + 1, SGn + 1, and SBn + 1 are provided on the display area side, and driver lines SRINm, SGINm, and SBINm are provided on the source driver IC side.
  • On / off of the TFT 140 is controlled by the switching signal SEL1 or SEL2.
  • SEL1 or SEL2 For example, a signal supplied from the source driver IC and supplied via the driver wiring SRINm is divided into source wirings SRn and SRn + 1.
  • the on-current of the TFT 140 is high, the circuit area can be reduced and a narrow frame can be realized.
  • the TFT 140 with a high on-current is used as the TFT of the gate driver circuit or the source driver circuit.
  • the TFT 120 with a low off-current is used as the TFT of the gate driver circuit or the source driver circuit as needed. May be used.
  • FIG. 15 shows a schematic diagram of a liquid crystal display device 300 including an active matrix substrate 200.
  • the liquid crystal display device 300 includes an active matrix substrate 200, a counter substrate 220, and a liquid crystal layer 240 provided between the active matrix substrate 200 and the counter substrate 220.
  • the semiconductor layer 150 has a stacked structure including the microcrystalline silicon film 152 and the amorphous silicon film 154, but the present invention is not limited to this.
  • the semiconductor devices 100A, 100B, and 100C will be described with reference to FIGS.
  • (a) shows a top view of the first region
  • (b) and (c) show cross-sectional views of (a).
  • (d) shows a top view of the second region
  • (e) and (f) show cross-sectional views of (d).
  • the semiconductor layer 150 does not include the amorphous silicon film 154, and the semiconductor layer 150 is formed only from the microcrystalline silicon film 152.
  • the TFT 120A is in the first region, and the TFT 140A is in the second region.
  • the amorphous silicon film 134 is located between the channel protective layer 136 and the microcrystalline silicon film 132, and similarly, the amorphous silicon film 134 is amorphous silicon.
  • the film 154 is located between the channel protective layer 156 and the microcrystalline silicon film 152.
  • the TFT 120B is in the first region
  • the TFT 140B is in the second region.
  • the amorphous silicon film 134 is located between the channel protective layer 136 and the microcrystalline silicon film 132, and the semiconductor layer 150 is amorphous. Without including the silicon film 154, the semiconductor layer 150 is formed only from the microcrystalline silicon film 152.
  • the TFT 120C is in the first region
  • the TFT 140C is in the second region.
  • the semiconductor devices 100A, 100B, and 100C shown in FIGS. 16 to 18 are manufactured in the same manner as the semiconductor device 100.
  • the structure of the semiconductor layers 130 and 150 can be changed by changing the film formation order or omitting the film formation.
  • a photolithography process may be performed as in the semiconductor device 100.
  • a resist pattern film may be formed and etched appropriately.
  • the contact layers 126a, 146a, 126b, and 146b are provided between the semiconductor layer 130 and the semiconductor layer 150 and the source electrodes 127 and 147 and the drain electrodes 128 and 148. Is not limited to this.
  • the contact layers 126a, 146a, 126b, and 146b may not be provided.
  • one of the contact layers 126a and 126b of the TFT 120 and the contact layers 146a and 146b of the TFT 140 may not be provided.
  • the manufacturing method in these cases is the same as that of the semiconductor devices 100, 100A, 100B, and 100C.
  • the microcrystalline silicon film 152 of the semiconductor layer 150 is formed in the same step as the microcrystalline silicon film 132 of the semiconductor layer 130, and the thickness of the microcrystalline silicon film 152 is the same as that of the microcrystalline silicon film 132. Although it was substantially equal, this invention is not limited to this. The thickness of the microcrystalline silicon film 152 may be different from that of the microcrystalline silicon film 132.
  • the microcrystalline silicon film 152 of the semiconductor layer 150 is formed in the same step as the microcrystalline silicon film 132 of the semiconductor layer 130, and the crystallization rate of the microcrystalline silicon film 152 is the microcrystalline silicon film 132.
  • the present invention is not limited to this.
  • the crystallization rate of the microcrystalline silicon film 152 may be higher than that of the microcrystalline silicon film 132.
  • the TFTs of the semiconductor devices 100, 100A, 100B, and 100C have a single gate structure, but the present invention is not limited to this.
  • the TFT may have a double gate structure.
  • both structures may be mixed so that some TFTs have a double gate structure and other TFTs have a single gate structure.
  • FIG. 19 shows a TFT 120D having a double gate structure.
  • the TFT 120D may be included in the semiconductor devices 100, 100A, 100B, and 100C.
  • FIGS. 19A and 19C show cross-sectional views of the TFT 120D
  • FIGS. 19B and 19C correspond to cross sections taken along lines 19b-19b 'and 19c-19c' of FIG. 19A, respectively.
  • the TFT 120D includes gate electrodes 122 and 138 provided on the substrate 102, a gate insulating layer 124 covering the gate electrodes 122 and 138, a source electrode 127, a drain electrode 128, an intermediate electrode 129, and a gate insulating layer 124. And the channel protective layers 136 and 139 covering part of the semiconductor layer 130.
  • the semiconductor layer 130 includes a microcrystalline silicon film 132 and an amorphous silicon film 134. Note that in the case where the TFT 120D is used, it is desirable to use the TFT 120D as a part of the TFTs in the semiconductor devices 100, 100A, 100B, and 100C.
  • the TFT 120D having a double gate structure can be expected to improve the on / off ratio, like the TFT 120 included in the semiconductor devices 100, 100A, 100B, and 100C of this embodiment. There is a demerit that the occupied area becomes large. Therefore, when the TFT 120D is used as a pixel TFT in the first region, the aperture ratio may be lowered. As described above, in the case of improving the on / off ratio, the semiconductor devices 100, 100A, 100B, and 100C described above, and the semiconductor devices 500, 500A, 500B, 500C, 800, and 800A described later are included. As a result, the characteristics of the semiconductor device and the active matrix substrate can be improved more effectively than using a TFT having a double gate structure.
  • the channel protective layers 136 and 156 are provided, and the channel protective layers 136 and 156 function as masks for the microcrystalline silicon films 132 and 152; however, the present invention is not limited to this.
  • the semiconductor device 500 of this embodiment has a TFT 520 and a TFT 540.
  • the TFT 520 and the TFT 540 are inverted staggered channel etching type TFTs.
  • FIG. 20A shows a top view of the TFT 520
  • FIGS. 20B and 20C show cross-sectional views of the TFT 520
  • FIG. FIGS. 20B and 20C correspond to cross sections taken along lines 20b-20b 'and 20c-20c' of FIG. 20A, respectively.
  • 20D is a top view of the TFT 540
  • FIGS. 20E and 20F are cross-sectional views of the TFT 540.
  • FIG. FIGS. 20E and 20F correspond to cross sections taken along lines 20e-20e 'and 20f-20f' of FIG. 20D, respectively.
  • the TFT 520 includes a gate electrode 122 provided over the substrate 102, a gate insulating layer 124 covering the gate electrode 122, a source electrode 127, a drain electrode 128, and a semiconductor layer 530 provided over the gate insulating layer 124.
  • the semiconductor layer 530 includes a source region 530a, a drain region 530b, and a channel region 530c.
  • the source region 530a of the semiconductor layer 530 is electrically connected to the source electrode 127 through the contact layer 126a
  • the drain region 530b of the semiconductor layer 530 is electrically connected to the drain electrode 128 through the contact layer 126b. Yes.
  • the TFT 540 includes a gate electrode 142 provided over the substrate 102, a gate insulating layer 144 covering the gate electrode 142, a source electrode 147, a drain electrode 148, and a semiconductor layer 550 provided over the gate insulating layer 144. And have.
  • the semiconductor layer 550 includes a source region 550a, a drain region 550b, and a channel region 550c.
  • the source region 550a of the semiconductor layer 550 is electrically connected to the source electrode 147 through the contact layer 146a
  • the drain region 550b of the semiconductor layer 550 is electrically connected to the drain electrode 148 through the contact layer 146b. Yes.
  • the thicknesses of the gate insulating layers 124 and 144 are both approximately 400 nm regardless of whether or not they are on the gate electrodes 122 and 142, and the gate insulating layers 124 and 144 are made of silicon nitride (SiN x ).
  • the channel lengths L3 and L4 of the TFTs 520 and 540 are the distance between the source electrode 127 and the drain electrode 128, the source electrode 147 and the drain electrode 148, respectively.
  • the width of the source electrode 127 is approximately equal to the width of the drain electrode 128, and the width of the source electrode 147 is approximately equal to the width of the drain electrode 148.
  • the gate electrode 122 and the gate electrode 142 are formed in the same process, and the gate electrode 122 and the gate electrode 142 are formed of the same material (for example, molybdenum (Mo)).
  • the semiconductor layer 530 and the semiconductor layer 550 have a multilayer structure.
  • the semiconductor layer 530 includes a microcrystalline silicon film 532 provided over the gate insulating layer 124 and an amorphous silicon film 534 provided over the microcrystalline silicon film 532.
  • the semiconductor layer 550 includes a microcrystalline silicon film 552 provided over the gate insulating layer 144 and an amorphous silicon film 554 provided over the microcrystalline silicon film 552.
  • the microcrystalline silicon films 532 and 552 are formed of the same material (for example, microcrystalline silicon), and the amorphous silicon films 534 and 554 are formed of the same material (for example, amorphous silicon).
  • each of the semiconductor layers 530 and 550 a part of the channel region is removed. Specifically, in the channel region 550c of the semiconductor layer 550, the amorphous silicon film 554 is completely removed and part of the microcrystalline silicon film 552 is removed. On the other hand, part of the amorphous silicon film 534 is removed in the channel region 530c of the semiconductor layer 530, but the microcrystalline silicon film 532 is not removed.
  • the contact layers 126a and 126b are provided on the microcrystalline silicon film 532 with the amorphous silicon film 534 interposed therebetween. Similarly, the contact layers 146a and 146b are provided over the microcrystalline silicon film 552 with the amorphous silicon film 554 interposed therebetween.
  • passivation layers 536 and 556 are provided so as to cover the channel regions 530c and 550c of the semiconductor layers 530 and 550, the source electrodes 127 and 147, and the drain electrodes 128 and 148, respectively.
  • the semiconductor layers 530 and 550 on the gate electrodes 122 and 142 determine basic characteristics of the TFTs 520 and 540.
  • the semiconductor layer 550 of the TFT 540 is different from the semiconductor layer 530 of the TFT 520. Specifically, the amorphous silicon film 554 in the source region 550a and the drain region 550b is thinner than the amorphous silicon film 534 in the source region 530a and the drain region 530b. Further, the amorphous silicon film 554 in the channel region 550c is removed, but the amorphous silicon film 534 in the channel region 530c is left. The microcrystalline silicon film 552 in the channel region 550c is thinner than the microcrystalline silicon film 532 in the channel region 530c.
  • the thickness of the amorphous silicon film 554 in the source region 550a and the drain region 550b is 10 nm
  • the thickness of the amorphous silicon film 534 in the source region 530a and the drain region 530b is 50 nm.
  • the thickness of the amorphous silicon film 534 in the channel region 530c is 20 nm.
  • the thickness of the microcrystalline silicon film 552 in the channel region 550c is 30 nm
  • the thickness of the microcrystalline silicon film 532 in the channel region 530c is 50 nm. Note that the thickness of the microcrystalline silicon films 532 and 552 in the source regions 530a and 550a and the drain regions 530b and 550b is 50 nm.
  • the thickness of each of the microcrystalline silicon films 532 and 552 in the channel regions 530c and 550c is preferably 20 nm to 60 nm.
  • the thickness of the microcrystalline silicon films 532 and 552 in the channel regions 530c and 550c is less than 20 nm, the mobility and on-current of the TFTs 520 and 540 are reduced.
  • the thickness of the microcrystalline silicon films 532 and 552 in the channel regions 530c and 550c exceeds 60 nm, the off currents of the respective TFTs 520 and 540 increase, and the on / off ratio decreases.
  • the semiconductor layer 550 includes the microcrystalline silicon film 552, and the on-current of the TFT 540 is large. Further, since the amorphous silicon film 534 of the semiconductor layer 530 in the source region 530a and the drain region 530b is thicker than the amorphous silicon film 554 of the semiconductor layer 550 in the source region 550a and the drain region 550b, the off current of the TFT 520 is small.
  • both the on range of the gate voltage Vgd> 0 and the off range of the gate voltage Vgd ⁇ 0 are used.
  • the / off ratio is particularly important. Therefore, when the semiconductor layer of the pixel TFT has a microcrystalline silicon film and an amorphous silicon film, the amorphous silicon film has a thickness of 30 nm or more, or the semiconductor layer does not have a microcrystalline silicon film. It is preferable to have.
  • the circuit TFT can be designed in the range of the gate voltage Vgd only in the range of Vgd ⁇ 0.
  • Circuit TFTs require small TFTs and large currents to narrow the frame or maximize the aperture ratio, especially when they are formed in the peripheral area of a panel or the like, or when a readout circuit is formed in the display area. Therefore, on-current is regarded as important among TFT characteristics. Therefore, the semiconductor layer of the circuit TFT includes a microcrystalline silicon film and, if necessary, an amorphous silicon film, and the thickness of the amorphous silicon film is preferably 0 nm or more and 30 nm or less. Therefore, in the semiconductor device 500, the TFT 520 is preferably used as a pixel TFT, and the TFT 540 is preferably used as a circuit TFT.
  • the characteristics of the TFT 520 are different from the characteristics of the TFT 540. Specifically, when the gate voltages are equal, the on-current of the TFT 540 is larger than the on-current of the TFT 520. When the gate voltages are equal, the off-current of the TFT 520 is smaller than the off-current of the TFT 540. Focusing on the ratio of on-current to off-current (on / off ratio), the on / off ratio of the TFT 520 is larger than that of the TFT 540.
  • the TFT 520 may be referred to as a first thin film transistor
  • the TFT 540 may be referred to as a second thin film transistor.
  • a region where the TFT 520 is provided may be referred to as a first region
  • a region where the TFT 540 is provided may be referred to as a second region.
  • Such a semiconductor device 500 is suitably used for manufacturing an active matrix substrate of a display device.
  • the TFT 540 having a high on-current is preferably used as a circuit TFT in the peripheral region, and the TFT 520 having a low off-current is preferably used as a pixel TFT in the display region.
  • the semiconductor device 600 includes a TFT 620 provided in the first region and a TFT 640 provided in the second region.
  • the TFT 620 has a configuration similar to that of the TFT 640.
  • FIGS. 21A is a top view of the TFT 620
  • FIGS. 21B and 21C are cross-sectional views of the TFT 620
  • FIG. FIGS. 21B and 21C correspond to cross sections taken along lines 21b-21b ′ and 21c-21c ′ of FIG. 21A, respectively.
  • FIG. 21D is a top view of the TFT 640
  • FIGS. 21E and 21F are cross-sectional views of the TFT 640.
  • FIGS. 21E and 21F correspond to cross sections taken along the lines 21e-21e 'and 21f-21f' of FIG. 21D, respectively.
  • the TFT 620 includes only the microcrystalline silicon film 632 as the semiconductor layer 630.
  • the microcrystalline silicon film 632 is in contact with the gate insulating layer 624 and directly in contact with the contact layers 626a and 626b.
  • the TFT 640 includes only the microcrystalline silicon film 652 as the semiconductor layer 650.
  • the microcrystalline silicon film 652 is in contact with the gate insulating layer 644 and directly in contact with the contact layers 626a and 626b.
  • the thickness of the microcrystalline silicon films 632 and 652 is 30 nm in the channel regions 630c and 650c, and 50 nm in the source regions 630a and 650a and the drain regions 630b and 650b.
  • the channel length L0 of the TFTs 620 and 640 is the distance between the source electrode 627 and the drain electrode 628 or the source electrode 647 and the drain electrode 648, respectively.
  • L0 3.5 ⁇ m.
  • the width of the source electrode 627 is equal to the width of the drain electrode 628
  • the width of the source electrode 647 is equal to the width of the drain electrode 648.
  • FIG. 22 is a diagram for explaining the outline of the manufacturing method of the semiconductor device 500.
  • the manufacturing method of the semiconductor device 500 includes a gate electrode forming step S2202 for forming a gate electrode, a gate insulating layer and a semiconductor layer forming step S2204 for forming a semiconductor layer, and a contact layer.
  • Contact layer forming step S2206 to be formed source / drain electrode forming step S2208 for forming source and drain electrodes, source / drain separation step S2210 for electrically separating the source and drain electrodes, and passivation layer forming step S2212 Include.
  • FIGS. 23 to 27 show a top view of the first region, and (b) and (c) show cross-sectional views of (a). Similarly, in each of FIGS. 23 to 27, (d) shows a top view of the second region, and (e) and (f) show sectional views of (d).
  • the same components as those of the semiconductor device 100 described above are denoted by the same reference numerals, and the description thereof is omitted.
  • Gate electrode formation step S2202 The gate electrode formation step S2202 is the same as the gate electrode formation step S602 in the semiconductor device 100 described above with reference to FIG. 7, and a detailed description thereof will be omitted.
  • the gate electrode 122 and the gate electrode 142 are formed in the same process, and the gate electrode 122 and the gate electrode 142 are formed of the same material (for example, molybdenum (Mo)).
  • the materials of the gate electrodes 122 and 142 are in addition to molybdenum (Mo), indium tin oxide (ITO), tungsten (W), copper (Cu), chromium (Cr), and tantalum. It may be a single metal such as (Ta), aluminum (Al), titanium (Ti) or the like, or those containing nitrogen, oxygen, or other metals.
  • the gate electrodes 122 and 142 may be a single layer using the above materials or may have a stacked structure.
  • the gate electrodes 122 and 142 may have a Ti / Al / Ti laminated structure of titanium and aluminum, a Ti / Cu / Ti laminated structure of titanium and copper, or a Mo / Cu / Mo laminated structure of copper and molybdenum. There may be.
  • a method for forming the gate metal film an evaporation method or the like can be used in addition to the sputtering method.
  • the thickness of the gate metal film is not particularly limited.
  • the method for etching the gate metal film is not limited.
  • gate insulating layer / semiconductor layer forming step S2204 As shown in FIGS. 23A to 23F, gate insulating layers 124 and 144, a microcrystalline silicon film (not shown), and an amorphous silicon film are formed on the gate electrodes 122 and 142, respectively. (Not shown) are sequentially deposited, and the microcrystalline silicon film and the amorphous silicon film are patterned in the same photolithography process. Thereafter, the amorphous silicon film in the second region is thinned by another photolithography process to form microcrystalline silicon films 531 and 551 and amorphous silicon films 533 and 553.
  • the gate insulating layers 124 and 144, the microcrystalline silicon film, and the amorphous silicon film are continuously formed in a vacuum using a multi-chamber apparatus.
  • the gate insulating layers 124 and 144 can be formed under the same formation conditions as in a general amorphous TFT manufacturing process.
  • the gate insulating layers for example, 400 nm thick
  • the gate insulating layers are formed by plasma CVD. Form.
  • the gate insulating layers 124 and 144 are formed using a CCP method (capacitive coupling type) plasma CVD under conditions of a substrate temperature of 250 to 300 ° C. and a pressure of 50 to 300 Pa. Further, a mixed gas of silane (SiH 4 ), ammonia (NH 3 ), and nitrogen (N 2 ) is used as a source gas.
  • CCP method capactive coupling type plasma CVD under conditions of a substrate temperature of 250 to 300 ° C. and a pressure of 50 to 300 Pa.
  • a mixed gas of silane (SiH 4 ), ammonia (NH 3 ), and nitrogen (N 2 ) is used as a source gas.
  • the substrate 102 having a stacked structure is transferred to another chamber in a vacuum, and a microcrystalline silicon film with a thickness of 50 nm is formed.
  • CVD is performed using a high-density plasma CVD method (ICP method, surface wave plasma method or ECR method) under conditions of a substrate temperature of 250 to 300 ° C. and a pressure of about 1.33 Pa.
  • silane (SiH 4 ) and hydrogen (H 2 ) are used as the source gas, but the flow ratio of silane and hydrogen is 1:20.
  • surface treatment such as hydrogen plasma treatment may be performed on the gate insulating layers 124 and 144 before formation of the microcrystalline silicon film. The pressure at this time is 1.33 Pa, for example.
  • the substrate 102 having a stacked structure is transferred to another chamber in a vacuum, and an amorphous silicon film having a thickness of 50 nm is formed.
  • the amorphous silicon film can be formed under the same formation conditions as those for a general amorphous silicon TFT manufacturing process.
  • the amorphous silicon film is formed under conditions of a substrate temperature of 250 to 300 ° C. and a pressure of 200 to 500 Pa, and silane (SiH 4 ) gas and hydrogen (H 2 ) gas are used as source gases.
  • the flow ratio of silane gas to hydrogen gas is 1:10 to 1: 100.
  • surface treatment such as hydrogen plasma treatment may be performed on the microcrystalline silicon film or the like before formation of the amorphous silicon film.
  • the pressure at this time is 1.33 Pa, for example.
  • a photoresist pattern film (not shown) is formed on the amorphous silicon film, and the microcrystalline silicon film and the amorphous silicon film are patterned using the photoresist pattern film as a mask (photolithography process). Further, a photoresist pattern film (not shown) is formed on the amorphous silicon film in the first region, and the amorphous silicon film in the second region is thinned using this photoresist pattern film as a mask (photolithography process). As a result, island-shaped amorphous silicon films 533 and 553 and microcrystalline silicon films 531 and 551 are formed.
  • Etching of the microcrystalline silicon film and the amorphous silicon film is performed by, for example, a dry etching method mainly using Cl 2 (chlorine) gas, but other gases can also be used.
  • Etching in the second photolithography process is performed so that the thickness of the amorphous silicon film is 10 nm in the second region.
  • the photoresist pattern film is removed using a stripping solution containing organic alkali.
  • contact holes may be formed in the gate insulating layers 124 and 144 as necessary. This contact hole is provided for the purpose of connecting the gate electrodes 122 and 142 to the upper electrode or the like.
  • the contact hole may be formed by forming a photoresist pattern film (not shown) and performing etching using this photoresist pattern film as a mask.
  • n + -type amorphous silicon films 125 and 145 doped with phosphorus are formed on the amorphous silicon films 533 and 553.
  • the thicknesses of the n + -type amorphous silicon films 125 and 145 are 30 nm.
  • the amorphous silicon films 125 and 145 are formed using a silane gas containing, for example, about 0.5% of phosphine (PH 3 ) in the same manner as the amorphous silicon film in the gate insulating layer / semiconductor layer forming step S2204, which is the previous step. Also good.
  • Source / drain electrode formation step S2208 Next, as shown in FIGS. 25A to 25F, source / drain metal films (not shown) and photoresist pattern films 137 and 157 are formed on the n + -type amorphous silicon films 125 and 145, respectively. Then, by patterning the source / drain metal film, the source electrodes 127 and 147 and the drain electrodes 128 and 148 are formed.
  • the source / drain metal film is molybdenum (Mo) with a thickness of 200 nm, and the deposition and patterning of the source / drain metal film are performed in the same manner as the gate electrodes 122 and 142.
  • the material of the source / drain metal film may be another material like the gate metal film, or may be a material different from the gate metal film.
  • the photoresist pattern films 137 and 157 are left without being removed here, but the photoresist pattern films 137, 157, 157 may be removed.
  • Source / drain separation step S2210 the n + -type amorphous silicon films 125 and 145, the amorphous silicon films 533 and 553, and a part of the microcrystalline silicon film 551 are etched using the photoresist pattern films 137 and 157 as a mask.
  • the etching at this time is performed by a dry etching method using chlorine (Cl 2 ) gas. Note that the etching method is not limited to the above method, and other gases may be used.
  • the photoresist pattern films 137 and 157 are removed.
  • the photoresist pattern films 137 and 157 are removed using a stripping solution containing organic alkali after the etching is completed.
  • passivation layer forming step S2212 Next, as shown in FIGS. 27A to 27F, passivation layers 536 and 556 are formed.
  • the passivation layers 536 and 556 can be formed under the same formation conditions as in a general amorphous TFT manufacturing process. Specifically, after the source / drain separation step S2210, the passivation layers 536 and 556 (thickness :, for example, 250 nm) made of silicon nitride (SiN x ) are formed by plasma CVD as in the formation of the gate insulating layers 124 and 144. ).
  • the passivation layers 536 and 556 are formed under the conditions of substrate temperature: 250 to 300 ° C.
  • a mixed gas of silane (SiH 4 ), ammonia (NH 3 ), and nitrogen (N 2 ) is used as the source gas.
  • silane SiH 4
  • NH 3 ammonia
  • N 2 nitrogen
  • an organic material specifically, a photosensitive organic material can be used, or silicon nitride and silicon oxide (SiO x ) may be used in combination.
  • the semiconductor device 500 including the TFT 520 and the TFT 540 is manufactured.
  • a photolithography step may be further performed to form contact holes in the passivation layers 536 and 556 as openings for obtaining electrical connection with the source electrodes 127 and 147 from the outside. .
  • the amorphous silicon films 533 and 553 having different thicknesses are formed by performing two photolithography steps, but the present invention is not limited thereto.
  • amorphous silicon films 533 and 553 having different thicknesses can be formed by using halftone exposure. In this case, the number of formations of the photoresist pattern film can be reduced, and the material for forming the photoresist pattern film can be reduced.
  • the process using halftone exposure is, for example, C.I. W. SID 2000 DIGEST, pp 1006-1009 by Kim et al.
  • a thick photoresist pattern film is formed on the amorphous silicon film in the first region using halftone exposure.
  • a thin photoresist pattern film is formed on the amorphous silicon film in the second region.
  • the amorphous silicon film and the microcrystalline silicon film are etched using all the photoresist pattern film, and then the entire photoresist pattern is thinned by dry etching or the like, thereby removing the thin portion of the photoresist pattern film and leaving the remaining portion.
  • the photoresist pattern film in the first region the amorphous silicon film in the second region is thinned.
  • the halftone exposure process is applied to the semiconductor device 500, the number of times the photoresist pattern film is formed can be made the same as that of the semiconductor device 600 of Comparative Example 1, so that productivity is improved. Therefore, the combined use of the halftone exposure process is effective for forming the semiconductor device 500.
  • contact holes can be formed in the gate insulating layers 124 and 144 and the passivation layers 536 and 556 by halftone exposure using the same photoresist pattern film, and the combination of layers to be processed Are various.
  • the process using halftone exposure can also be used in other embodiments.
  • the thickness of the microcrystalline silicon films 532 and 552 is preferably 20 nm to 60 nm.
  • the thickness of the microcrystalline silicon film is less than 20 nm, the mobility is lowered and the on-characteristic of the TFT is lowered.
  • the thickness of the microcrystalline silicon film exceeds 60 nm, the off-current of the TFT increases and the on / off ratio decreases.
  • FIG. 28 is a graph showing in detail the relationship between the thickness of the semiconductor layer in the channel region and the TFT characteristics at a source voltage Vsd of 10 V in each of a number of inverted staggered channel etching TFTs.
  • the horizontal axis indicates the thickness of the semiconductor layer in the channel region
  • the vertical axis indicates the mobility, the minimum off-state current, and the S value.
  • the TFT 620 having the shape shown in FIGS.
  • the semiconductor layer 630 includes only the microcrystalline silicon film 632, and the source region 630a and the drain region 630b are formed.
  • the thickness of the semiconductor layer 630 is 100 nm.
  • the channel length of the TFT is 3 ⁇ m and the channel width W is 20 ⁇ m.
  • the mobility shows a substantially constant high value.
  • the minimum off-current is within the allowable range (15 pA).
  • the subthreshold swing value S value falls within the allowable range (2.1 V / decade). .
  • the thickness of the semiconductor layer in the channel region is 20 nm or more and 60 nm or less, high mobility (ON characteristics) and low OFF current (minimum OFF current) can be achieved and the subthreshold swing value is set as desired. I understand that I can do it.
  • FIG. 28 shows the result of the inverted staggered channel etching type TFT structure, but it is confirmed that the same result can be obtained even with the TFT having the inverted staggered channel protection type TFT structure described in the first embodiment. ing.
  • the thickness of the microcrystalline silicon film in the channel region is preferably in the range of 20 nm to 60 nm.
  • the semiconductor layer 550 has a stacked structure including the microcrystalline silicon film 552 and the amorphous silicon film 554, but the present invention is not limited thereto.
  • the semiconductor device 500A of this embodiment includes a TFT 520A provided in the first region and a TFT 540A provided in the second region.
  • FIG. 29A shows a top view of the first region of the semiconductor device 500A
  • FIGS. 29B and 29C show cross-sectional views of FIG. 29A
  • FIG. 29D is a top view of the second region of the semiconductor device 500A
  • FIGS. 29E and 29F are cross-sectional views of FIG. 29D.
  • the semiconductor layer 550 does not include the amorphous silicon film 554, and the semiconductor layer 550 is formed only from the microcrystalline semiconductor film 552.
  • the semiconductor layer 550 of the semiconductor device 500A can be formed by etching all of the amorphous silicon film in the second region in the second photolithography process in the gate insulating layer / semiconductor layer forming process S2204 described above.
  • the amorphous silicon film in the second thin film transistor is thinner than the amorphous silicon film in the first thin film transistor, or the semiconductor layer in the second thin film transistor has no amorphous silicon film, but the present invention is not limited to this. .
  • the semiconductor device 500B of this embodiment includes a TFT 520B provided in the first region and a TFT 540B provided in the second region.
  • FIG. 30 (a) shows a top view of the first region
  • FIGS. 30 (b) and 30 (c) show cross-sectional views of FIG. 30 (a).
  • FIG. 30D shows a top view of the second region
  • FIGS. 30E and 30F show cross-sectional views of FIG. 30D.
  • the TFT 520B includes a gate electrode 122, a gate insulating layer 524B, a source electrode 127, a drain electrode 128, and a semiconductor layer 530.
  • the semiconductor layer 530 includes a source region 530a, a drain region 530b, and a channel region 530c.
  • the source region 530a of the semiconductor layer 530 is electrically connected to the source electrode 127 via the contact layer 126a
  • the drain region 530b of the semiconductor layer 130 is electrically connected to the drain electrode 128 via the contact layer 126b. Yes.
  • the TFT 540B includes a gate electrode 142, a gate insulating layer 544B, a source electrode 147, a drain electrode 148, and a semiconductor layer 550.
  • the semiconductor layer 550 includes a source region 550a, a drain region 550b, and a channel region 550c.
  • the source region 550a of the semiconductor layer 550 is electrically connected to the source electrode 147 through the contact layer 146a, and the drain region 550b of the semiconductor layer 550 is electrically connected to the drain electrode 148 through the contact layer 146b. Yes.
  • the semiconductor layer 530 of the TFT 520B has the same configuration as the semiconductor layer 550 of the TFT 540B, and the semiconductor layer 530 and the semiconductor layer 550 have a single-layer structure.
  • the semiconductor layer 530 includes only the microcrystalline silicon film 532 having a thickness of 50 nm.
  • the semiconductor layer 550 includes only the microcrystalline silicon film 552 having a thickness of 50 nm.
  • the gate insulating layer 524B and the gate insulating layer 544B are made of, for example, silicon nitride (SiN x ), and the thickness of the gate insulating layer 524B is different from that of the gate insulating layer 544B.
  • the thickness of the gate insulating layer 524B is 400 nm, and the thickness of the gate insulating layer 544B is approximately 2/3 of the gate insulating layer 524B and is approximately 266 nm.
  • the gate insulating layer 544B is thinner than the gate insulating layer 524B.
  • the semiconductor device 500B is manufactured in the same manner as the semiconductor device 500.
  • the gate insulating layers 524B and 544B of the semiconductor device 500B are partially formed by, for example, depositing a silicon nitride film (SiN x ) to be a gate insulating layer and then performing a photolithography process to partially form the silicon nitride film in the second region. It is formed by etching.
  • the method for forming the gate insulating layers 524B and 544B is not limited to this.
  • the gate insulating layer 544B of the TFT 540B is thinner than the gate insulating layer 524B. Therefore, even if the gate voltage Vgd is the same, the electric field strength applied to the semiconductor layer 550 is the electric field applied to the semiconductor layer 530. Stronger than strength. Therefore, when the gate voltage Vgd is the same, the on-current of the TFT 540B is larger than that of the TFT 520B.
  • Such a TFT 540B has a large off-current when the gate voltage Vgd ⁇ 0, but an increase in off-current does not cause a problem when the TFT 540B is operated in the range of the gate voltage Vgd ⁇ 0.
  • the TFT 540B for the TFT driven in the range of Vgd ⁇ 0 among the circuit TFTs.
  • the gate insulating layer 524B of the TFT 520B has a thickness of 400 nm similarly to the gate insulating layers 124 and 144 in the semiconductor device 100 described above, and the potential of the pixel electrode is sufficiently maintained even when used as a pixel TFT. Therefore, a reduction in contrast ratio can be suppressed and display quality can be maintained.
  • the semiconductor device 500B is appropriately provided with TFTs 520B and 540B having different gate insulating layers 524B and 544B, and the monolithic substrate using the semiconductor device 500B realizes a narrow frame without deteriorating display quality. it can.
  • An active matrix substrate of a display device is preferably manufactured using such a semiconductor device 500B.
  • the TFT 540B having a high on-current is preferably used as a circuit TFT in the peripheral region, and the TFT 520B having a low off-current is preferably used as a pixel TFT in the display region.
  • the semiconductor layer 530 of the TFT 520B has the same structure as the semiconductor layer 550 of the TFT 540B, and the semiconductor layer 530 and the semiconductor layer 550 have a single-layer structure. It is not limited to.
  • the semiconductor layer 530 and the semiconductor layer 550 may have a stacked structure of a microcrystalline silicon film and an amorphous silicon film. Note that in the semiconductor device 500B, the semiconductor layer 530 of the TFT 520B may have a different structure from the semiconductor layer 550 of the TFT 540B.
  • each of the gate insulating layer 524B and the gate insulating layer 544B has a single layer structure, but the present invention is not limited to this.
  • FIG. 31 shows a semiconductor device 500C.
  • FIG. 31A shows a top view of the first region of the semiconductor device 500C
  • FIGS. 31B and 31C show cross-sectional views of FIG. 31A.
  • FIG. 31 (d) shows a top view of the second region
  • FIGS. 31 (e) and 31 (f) show cross-sectional views of FIG. 31 (d).
  • the same reference numerals are given to the same components as those of the semiconductor device 500 illustrated in FIG. 20, and description thereof is omitted.
  • the gate insulating layer 524C has a stacked structure of an insulating layer 524C1 and an insulating layer 524C2, and the gate insulating layer 544C has a single-layer structure.
  • the insulating layer 524C1 has a structure similar to that of the gate insulating layer 544C.
  • the insulating layer 524C1 and the gate insulating layer 544C are 200 nm thick silicon oxide films (SiO x ), and the insulating layer 524C2 is a 50 nm thick silicon nitride film (SiN x ).
  • the semiconductor device 500C is manufactured in the same manner as the semiconductor device 500 described above.
  • the silicon oxide film can be formed by a plasma CVD method using TEOS (tetraethoxysilane) as a raw material in the same manner as the silicon nitride film.
  • TEOS tetraethoxysilane
  • the semiconductor device 500C may be manufactured in a mode different from that of the semiconductor device 500.
  • the semiconductor layer 550 has a configuration different from that of the semiconductor layer 530.
  • the semiconductor layers 530 and 550 are both formed of a single layer of microcrystalline silicon films 532 and 552, a difference in crystallization rate occurs due to a difference in material of the surface of the base insulating layer.
  • the microcrystalline silicon film 532 is formed over the insulating layer 524C2 made of silicon nitride, while the microcrystalline silicon film 552 is a gate insulating layer made of silicon oxide. Since it is formed over 544C, the crystallization rate of the microcrystalline silicon film 552 is higher than that of the microcrystalline silicon film 532.
  • the higher the crystallinity of the microcrystalline silicon film the higher the mobility of the TFT.
  • the crystallization rate of the microcrystalline silicon film 552 is high, the mobility of the TFT 540C is high and the on-state current is large. Therefore, the TFT 540C is suitable for the circuit TFT, and the area occupied by the driver circuit on the active matrix substrate can be reduced.
  • the crystallization rate of the microcrystalline silicon film 532 is relatively low, the characteristics of the TFT 520C are close to those of an amorphous silicon TFT, and have low mobility and low on-current, but have a small off-current and a high on / off ratio.
  • the TFT 520C is used as a pixel TFT, the pixel electrode potential is sufficiently maintained, so that a reduction in contrast ratio can be suppressed and display quality can be maintained.
  • the semiconductor device 500C is provided with the TFTs 520C and 540C having different gate insulating layers and microcrystalline silicon films having different crystallization ratios on the substrate.
  • a narrow frame can be realized without degrading the quality.
  • the gate insulating layer 524B and the gate insulating layer 544B are both formed of the same material; however, the present invention is not limited to this.
  • the gate insulating layer 524B and the gate insulating layer 544B may be formed of different materials.
  • the gate insulating layer 524B may be a single layer of silicon nitride film (SiN x ), and the gate insulating layer 544B may be a single layer of silicon oxide film (SiO x ).
  • the thickness of the gate insulating layer 524B is 400 nm, and the thickness of the gate insulating layer 544B is 200 nm.
  • the semiconductor layers 530 and 550 are both formed of a single layer of microcrystalline silicon films 532 and 552, even in such a case, a difference in crystallization rate occurs due to a difference in material of the surface of the base insulating layer. To do. In this case, since the crystallinity of the microcrystalline silicon film 552 is higher than that of the microcrystalline silicon film 532, the mobility of the TFT 540B is high and the on-current is large. Therefore, the TFT 540B is suitable as a circuit TFT, and the area occupied by the driver circuit on the active matrix substrate can be reduced.
  • the crystallization rate of the microcrystalline silicon film 532 is relatively low, the characteristics of the TFT 520B are close to those of an amorphous silicon TFT, and the mobility is low and the on-current is small, but the off-current is small and the on / off ratio is high.
  • the TFT 520B is used as a pixel TFT, the pixel electrode potential is sufficiently maintained, so that a reduction in contrast ratio can be suppressed and display quality can be maintained.
  • the TFT 520B is suitable as a pixel TFT because the microcrystalline silicon film 532 is formed on the surface of the gate insulating layer 524B made of a silicon nitride film (SiN x ).
  • the microcrystalline silicon film 552 is a silicon oxide film. Since it is formed on the surface of the gate insulating layer 544B made of (SiO x ), it has characteristics suitable as a circuit TFT.
  • TFTs 520B and 540B having different gate insulating layers and microcrystalline silicon films having different crystallization ratios are appropriately provided over a substrate. Therefore, in a semiconductor device having a gate driver circuit or the like Therefore, it is possible to realize a narrow frame without degrading display quality.
  • the semiconductor device includes TFTs having different characteristics, but the present invention is not limited to this.
  • the semiconductor device may include a semiconductor element other than the TFT.
  • the semiconductor device 800 of this embodiment includes a TFT 820 and a diode 860.
  • a diode 860 is a photodiode in which TFTs are diode-connected.
  • FIG. 32 shows a schematic cross-sectional view of the TFT 820 and the diode 860.
  • the TFT 820 includes a gate electrode 122 provided over the substrate 102, a gate insulating layer 124 covering the gate electrode 122, a source electrode 127, a drain electrode 128, and a semiconductor layer 530 provided over the gate insulating layer 124.
  • the semiconductor layer 530 includes a microcrystalline silicon film 532 and an amorphous silicon film 534.
  • the source region 530a of the semiconductor layer 530 is electrically connected to the source electrode 127 through the contact layer 126a, and the drain region 530b of the semiconductor layer 530 is electrically connected to the drain electrode 128 through the contact layer 126b. Yes.
  • the diode 860 includes a gate electrode 162 provided over the substrate 102, a gate insulating layer 164 covering the gate electrode 162, a first electrode (source electrode) 167, a second electrode (drain electrode) 168, a gate, A semiconductor layer 170 provided over the insulating layer 164;
  • the semiconductor layer 170 includes a microcrystalline silicon film 172 and an amorphous silicon film 174.
  • the source region 170a of the semiconductor layer 170 is electrically connected to the first electrode 167 via the contact layer 166a, and the drain region 170b of the semiconductor layer 170 is electrically connected to the second electrode 168 via the contact layer 166b.
  • the channel length of the TFT 820 corresponds to the distance between the source electrode 127 and the drain electrode 128, and is, for example, 3.5 ⁇ m.
  • the channel length of the diode 860 corresponds to the distance between the first electrode 167 and the second electrode 168 and is, for example, 10 ⁇ m.
  • at least one of the first electrode (source electrode) 167 and the second electrode (drain electrode) 168 of the diode 860 may have a U-shaped planar shape at a part thereof.
  • the total extension of the gap (gap) formed by one electrode (source electrode) 167 and the second electrode (drain electrode) 168 corresponds to the channel width.
  • the source electrode or the drain electrode may have a U-shaped planar shape.
  • the channel width of the TFT 820 corresponds to the electrode width of the source electrode 127 and is 24 ⁇ m.
  • the channel width of the diode 860 corresponds to the width of the first electrode 167 and the second electrode 168 and is 150 ⁇ m.
  • the source electrode 127 and the source electrode 128 have the same width
  • the first electrode 167 and the second electrode 168 have the same width.
  • each of the semiconductor layers 530 and 170 part of the channel regions 530c and 170c are removed.
  • the thickness of the microcrystalline silicon films 532 and 172 is 50 nm, and the thickness of the amorphous silicon films 534 and 174 is 80 nm. However, the thickness of the amorphous silicon film in the channel regions 530c and 170c is 50 nm.
  • the gate electrode 162 is electrically connected to the first electrode 167 through a contact hole 179 provided in the gate insulating layer 164.
  • a diode 860 can be used as a photodiode.
  • the diode 860 has a very small dark current.
  • a photocurrent is generated, and the potential of a separately provided storage capacitor portion changes. This change in potential is read out to the outside by a predetermined wiring and a reading circuit or the like, and signal processing is performed to obtain intensity information of light received by the diode 860.
  • the semiconductor layer 170 of the diode 860 includes the amorphous silicon film 174 as well as the microcrystalline silicon film 172. As described above, since the semiconductor layer 170 includes the amorphous silicon film 174, the diode current with respect to the external light intensity can be increased, so that the sensitivity as a photodiode is improved.
  • the semiconductor device of Comparative Example 2 has a photodiode having only a microcrystalline silicon film as a semiconductor layer.
  • FIG. 33 shows the characteristics of the photodiode in the semiconductor device of Comparative Example 2 and the characteristics of the photodiode 860 in the semiconductor device 800.
  • FIG. Here, external light is emitted from the opposite side of the substrate 102 in the normal direction of the main surface of the substrate 102.
  • the diode current of the photodiode in the semiconductor device of Comparative Example 2 does not increase so much regardless of the increase in external light intensity.
  • the diode current of the diode 860 in the semiconductor device 800 greatly increases as the external light intensity increases, so that the sensitivity and the S / N ratio can be improved. This is because in the semiconductor device 800, the amorphous silicon film 174 receives external light and generates a photocurrent.
  • Such an active matrix substrate including the semiconductor device 800 is suitably used for a display device incorporating a photosensor and / or a touch panel function using the photosensor.
  • the thickness of each of the microcrystalline silicon films 532 and 172 in the channel regions 530c and 170c is preferably 20 nm to 60 nm.
  • the thickness of the microcrystalline silicon film in the channel regions 530c and 170c is less than 20 nm, the mobility is lowered, and the on characteristics and photocurrent of the TFT and the diode are lowered.
  • the thickness of the microcrystalline silicon film exceeds 60 nm, the off current and dark current of the TFT and diode increase, and the on / off ratio and S / N ratio decrease.
  • the thickness of the amorphous silicon film 174 in the diode 860 is preferably 30 nm or more in the channel region 170c. In this case, since the diode current generated in response to external light is large, it is preferably used as a photosensor.
  • FIG. 34A shows a schematic diagram of the active matrix substrate 1000.
  • FIG. 34B shows a schematic circuit diagram of a liquid crystal display device 1100 including the active matrix substrate 1000
  • FIG. 34C shows a schematic diagram of the liquid crystal display device 1100.
  • FIG. 34 (d) shows a schematic circuit diagram of another liquid crystal display device 1100A including the active matrix substrate 1000.
  • the active matrix substrate 1000 includes a source line S, a read line R, an auxiliary capacitance line CS, a gate line G, a pixel region 1106, and a sensor region 1107. Yes.
  • the storage capacitor line CS extends in parallel with the gate line G.
  • the readout wiring R extends in parallel with the source wiring S.
  • the pixel region 1106 is provided with a pixel electrode 135, a TFT 820 having a semiconductor layer 530, a connection wiring 1111, and a contact hole 180.
  • the pixel electrode 135 is drained through the connection wiring 1111 and the contact hole 180.
  • the electrode 128 is electrically connected.
  • a capacitive coupling is formed between the connection wiring 1111 and the auxiliary capacitance wiring CS, which contributes to holding the pixel potential.
  • a source electrode 127 of the TFT 820 is connected to the source wiring S.
  • a diode 860 having a semiconductor layer 170, a TFT 880 having a semiconductor layer 590, a contact hole 181 and a connection wiring 1110 are provided in the sensor region 1107.
  • capacitive coupling is formed between the auxiliary capacitance wiring CS and a branch portion thereof to form a storage capacitor portion 1112.
  • the connection wiring 1110 connects the drain electrode 188 of the TFT 880 and the second electrode (drain electrode) 168 of the diode 860.
  • a source electrode 187 of the TFT 880 is connected to the readout wiring R.
  • the first electrode (source electrode) 167 of the diode 860 is connected to the auxiliary capacitance line CS through the contact hole 181.
  • the TFT 880 and the semiconductor layer 590 have the same structure as the TFT 820 and the semiconductor layer 530, respectively, but the planar shape and size are not necessarily the same.
  • COM is a common electrode (not shown) on the counter substrate
  • Clc is a capacitance between the common electrode on the counter substrate and the pixel electrode 135
  • Ccs is between the connection wiring 1111 and the auxiliary capacitance wiring CS.
  • Cps represents the capacitance between the connection wiring 1110 and the auxiliary capacitance wiring CS.
  • the liquid crystal display device 1100 includes an active matrix substrate 1000, a counter substrate 1101, a light shielding layer 1102, an opening 1103 provided in the light shielding layer 1102, TFTs 820 and 880, a diode. 860, a pixel electrode 135, a color filter 1105, and a liquid crystal layer 1104 provided between the active matrix substrate 1000 and the counter substrate 1101.
  • the active matrix substrate 1000 and the liquid crystal display device 1100 described above are merely examples, and the present invention is not limited thereto.
  • the region 1108 includes both the pixel region 1106 and the sensor region 1107, and one photosensor may be provided for each pixel.
  • the circuit diagrams shown in FIGS. 34 (b) and 34 (d) may have other forms.
  • the semiconductor layers 130 and 150 and / or the gate insulating layers 124 and 144 of the TFTs 120 and 140 are different from each other, and the semiconductor devices 100A, 100B, 100C, 500, 500A, 500B, and 500C are similarly semiconductors.
  • the layers and / or gate insulating layers are different from each other.
  • the semiconductor layers 530 and 170 and the gate insulating layers 124 and 164 of the TFT 820 and the diode 860 may have the same configuration or may be different.
  • the semiconductor device 800 may further include the TFT 540 of the semiconductor device 500 described above in addition to the TFT 820 and the diode 860.
  • the TFTs 820 and 540 are also called a first thin film transistor and a second thin film transistor, respectively.
  • the thickness of the amorphous silicon film 554 of the semiconductor layer 550 of the TFT 540 is, for example, 10 ⁇ m, and the amorphous silicon film 174 in the diode 860 is thinner than the amorphous silicon film 554.
  • the TFT 820 is suitable as a pixel TFT because the off-state current is low and the on / off ratio is high
  • the TFT 540 is suitable as a circuit TFT because the on-state current is large.
  • the diode 860 is suitable as a sensor that senses a change in external light intensity as a photodiode.
  • the TFT 540, the TFT 820, and the diode 860 having different semiconductor layers are appropriately arranged on the substrate in the semiconductor device 800. Therefore, in the semiconductor device having a gate driver circuit and the like, the frame is narrowed without deteriorating the display quality.
  • a photodiode can be formed to incorporate a touch panel function.
  • the semiconductor layer 530 of the TFT 820 includes the microcrystalline silicon film 532 and the amorphous silicon film 534, but the present invention is not limited to this.
  • the semiconductor layer 530 of the TFT 820A does not have a microcrystalline silicon film, but is formed only from an amorphous silicon film 534.
  • the semiconductor device 800A similarly includes the diode 860 included in the semiconductor device 800, but the semiconductor device 800A may further include a TFT 540.
  • the TFTs of the semiconductor devices 100, 100A, 100B, 100C, 500, 500A, 500B, 500C, 800, and 800A have a single gate structure, but the present invention is not limited to this.
  • the TFT may have a double gate structure, or both a double gate structure and a single gate structure may be mixed.
  • the semiconductor device may be used for an organic EL (Organic Light Emitting Diode: OLED) display device.
  • the organic EL display device is a current driving type, and one pixel is composed of two or more TFTs, a driving TFT for driving the organic EL element and a switching TFT for switching the driving TFT.
  • FIG. 36 shows an example of a pixel equivalent circuit of an organic EL display device 1300 having the semiconductor device 1200 of this embodiment.
  • the organic EL display device 1300 includes a source line 1301, a gate line 1302, a supply line 1303, an organic EL element 1306, a cathode 1304 and an anode 1305 for applying a predetermined voltage to the organic EL element 1306, and a display signal.
  • the drive TFT 1309 always keeps flowing a current, and thus a high on-current is required.
  • the TFTs 1308 and 1309 of the semiconductor device 1200 have the same configuration as the TFTs 520 and 540 of the semiconductor device 500 described above.
  • the switching TFT 1308 has the same configuration as the TFT 520
  • the driving TFT 1309 has the same configuration as the TFT 540. Therefore, each semiconductor layer of the switching TFT 1308 and the driving TFT 1309 has a microcrystalline silicon film and an amorphous silicon film, and the amorphous silicon film in the source region and the drain region of the semiconductor layer in the switching TFT 1308 is thick, and the semiconductor layer in the driving TFT 1309 The amorphous silicon film in the source and drain regions is thin.
  • the switching TFT 1308 has a high on / off ratio, it is possible to appropriately hold an analog voltage as a display signal and realize a good display.
  • the driving TFT 1309 has a microcrystalline silicon film and has a large on-current, the size of the TFT can be reduced with the same on-current. For this reason, a display with high luminance can be realized by advantages such as an increase in the aperture ratio and an increase in the area of the organic EL element.
  • the semiconductor device 1200 is suitably used as an organic EL display device, and can realize high luminance.
  • the semiconductor device 1200 may have a structure similar to any of the structures of the semiconductor devices 100, 100A, 100B, 100C, 500, 500A, 500B, 500C, 800, and 800A described above, and includes a microcrystalline silicon film and an amorphous structure.
  • the thickness of the silicon film may have the same structure as any of the semiconductor devices 100, 100A, 100B, 100C, 500, 500A, 500B, 500C, 800, and 800A described above. The same applies to the optimum range.
  • a microcrystalline silicon film is described as an example of a microcrystalline semiconductor film; however, the present invention is not limited to this.
  • the microcrystalline semiconductor film may contain silicon and germanium.
  • the microcrystalline semiconductor film may contain silicon and gallium, or may contain silicon and barium.
  • the microcrystalline semiconductor film may contain silicon and a metal element (nickel, molybdenum, neodymium, titanium, vanadium, niobium, or any combination thereof).
  • the microcrystalline semiconductor film is formed using a metal oxide semiconductor such as a Zn—O based semiconductor (ZnO) film, an In—Zn—O based semiconductor (IZO) film, or a Zn—Ti—O based semiconductor (ZTO) film. Also good.
  • an amorphous silicon film is described as an example of an amorphous semiconductor film, but the present invention is not limited to this.
  • the amorphous semiconductor film may contain silicon and germanium.
  • the amorphous semiconductor film may contain silicon and gallium, or may contain silicon and barium.
  • the amorphous semiconductor film may contain silicon and a metal element (eg, nickel, molybdenum, neodymium, titanium, vanadium, niobium, or any combination thereof).
  • the amorphous semiconductor film includes a Zn—O based semiconductor (ZnO) film, an In—Ga—Zn—O based semiconductor (IGZO) film, a Zn—O based semiconductor (ZnO) film, and an In—Zn—O based semiconductor. It may be made of a metal oxide semiconductor such as an (IZO) film.
  • the above microcrystalline semiconductor film and the above amorphous semiconductor film may be used in any combination.
  • a microcrystalline silicon film may be used as the microcrystalline semiconductor film, and a mixed color film containing silicon and germanium or an amorphous film thereof may be used as the amorphous semiconductor film.
  • a very small amount of a metal element may be added to silicon in order to promote crystallization.
  • a semiconductor device including TFTs having different characteristics can be easily manufactured.
  • a semiconductor device that includes a TFT having a microcrystalline silicon film and a diode having good photoresponse characteristics.
  • Such a semiconductor device is suitably used for a liquid crystal display device.
  • the semiconductor device according to the present invention is also suitably used for an imaging device such as a flat panel X-ray image sensor device, an electronic device such as an image input device, and a display device such as an organic electroluminescence display device.

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Abstract

　本発明による半導体装置（１００）は、ＴＦＴ（１２０）と、ＴＦＴ（１４０）とを備える。ＴＦＴ（１２０）は、ゲート電極（１２２）と、微結晶半導体膜（１３２）を含む半導体層（１３０）と、ゲート電極（１２２）と半導体層（１３０）との間に設けられたゲート絶縁層（１２４）とを有しており、ＴＦＴ（１４０）は、ゲート電極（１４２）と、微結晶半導体膜（１５２）を含む半導体層（１５０）と、ゲート電極（１４２）と半導体層（１５０）との間に設けられたゲート絶縁層（１４４）とを有している。ＴＦＴ（１４０）の半導体層（１５０）は厚さおよび層構造の点でＴＦＴ（１２０）の半導体層（１３０）と異なる。

Description

半導体装置
　本発明は薄膜トランジスタを備えた半導体装置に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　多結晶シリコン膜における電子および正孔の移動度はアモルファスシリコン膜の移動度よりも高いので、多結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴよりも高いオン電流を有し、高速動作が可能である。そのため、多結晶シリコンＴＦＴを用いてアクティブマトリクス基板を形成すると、スイッチング素子としてのみでなく、ドライバーなどの周辺回路にも多結晶シリコンＴＦＴを使用することができる。従って、ドライバーなどの周辺回路の一部または全体と表示部とを同一基板上に一体形成することができるという利点がある。さらに、液晶表示装置等の画素容量をより短いスイッチング時間で充電できるという利点もある。
　しかし、多結晶シリコンＴＦＴを作製しようとすると、その前段階として形成したアモルファスシリコン膜を結晶化させるためのレーザーや熱による結晶化工程の他、熱アニール工程などの複雑な工程を行う必要があり、基板の単位面積あたりの製造コストが高くなるという問題がある。一方、アモルファスシリコン膜は多結晶シリコン膜よりも容易に形成されるので大面積化に向いている。そのため、アモルファスシリコンＴＦＴは、大面積を必要とする装置のアクティブマトリクス基板に好適に使用される。アモルファスシリコンＴＦＴのオン電流は多結晶シリコンＴＦＴよりも低いにもかかわらず、液晶テレビのアクティブマトリクス基板の多くにはアモルファスシリコンＴＦＴが用いられている。
　しかしながら、アモルファスシリコンＴＦＴを用いると、アモルファスシリコン膜の移動度が低いことから、その高性能化に限界がある。特に、近年、液晶表示装置には、狭額縁化やコストダウンのためのドライバーモノリシック基板化や、タッチパネル機能の内蔵等の高性能化が強く求められており、アモルファスシリコンＴＦＴでは、このような要求に十分に応えることが困難である。
　そこで、製造工程数や製造コストを抑えつつ、より高性能なＴＦＴを実現するために、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いることが試みられている。特許文献１、特許文献２および非特許文献１には、微結晶シリコン（μｃ－Ｓｉ）膜を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「微結晶シリコンＴＦＴ」と称する。
　微結晶シリコン膜は、内部に微結晶粒を有するシリコン膜であり、微結晶粒の粒界は主としてアモルファス相である。すなわち、微結晶粒からなる結晶相とアモルファス相との混合状態を有している。各微結晶粒のサイズは、多結晶シリコン膜に含まれる結晶粒のサイズよりも小さい。また、後で詳述するように、微結晶シリコン膜では、各微結晶粒が例えば基板面から柱状に成長した柱状形状を有する。
　微結晶シリコン膜は、原料ガスとして水素ガスで希釈したシランガスを用いたプラズマＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などの膜形成工程のみによって形成され得る。多結晶シリコン膜を形成する場合、ＣＶＤ装置等を用いてアモルファスシリコン膜を形成した後に、レーザーや熱によってアモルファスシリコン膜を結晶化させる工程（アニール工程）が必要であるのに対して、微結晶シリコン膜を形成する場合には、ＣＶＤ装置等によって、基本的な結晶相を含む微結晶シリコン膜を形成できるので、レーザーや熱による結晶化工程や、熱アニール工程を省略することができる。このように、微結晶シリコン膜は、多結晶シリコン膜の形成に必要な工程数よりも少ない工程数で形成されるので、微結晶シリコンＴＦＴは、アモルファスシリコンＴＦＴと同程度の生産性、すなわち同程度の工程数とコストで作製され得る。また、アモルファスシリコンＴＦＴを作製するための装置を用いて微結晶シリコンＴＦＴを作製することも可能である。
　微結晶シリコン膜は、アモルファスシリコン膜よりも高い移動度を有するので、微結晶シリコン膜を用いることにより、アモルファスシリコンＴＦＴよりも高いオン電流を得ることができる。また、微結晶シリコン膜は、多結晶シリコン膜のように複雑な工程を行うことなく形成できるので、製造コストが低く抑えられる。
　特許文献１には、ＴＦＴの活性層として微結晶シリコン膜を用いることにより、アモルファスシリコンＴＦＴの１．５倍のオン電流が得られることが記載されている。また、非特許文献１には、微結晶シリコンおよびアモルファスシリコンからなる半導体膜を用いることにより、オン／オフ比が１０6、移動度が約１ｃｍ2／Ｖｓ、閾値が約５ＶのＴＦＴが得られることが記載されている。この移動度は、アモルファスシリコンＴＦＴの移動度より高い。さらに、特許文献２には、微結晶シリコン膜を用いた逆スタガ型（ボトムゲート構造）のＴＦＴが開示されている。
　微結晶シリコン膜を用いた微結晶シリコンＴＦＴは高い移動度およびオン電流を有しており、このような微結晶シリコンＴＦＴは、表示装置の狭額縁化やコストダウンを図るために、モノリシック基板やタッチパネルに好適に用いられる。ここで、モノリシック基板およびタッチパネルについて簡単に説明する。
　近年、額縁（パネル外形）サイズの縮小、実装するドライバーＩＣの削減によるコスト削減や実装歩留まりの向上を実現するために、基板上に駆動回路を形成したアクティブマトリクス基板が製品化されている。このようなアクティブマトリクス基板はドライバーモノリシック基板、あるいはモノリシック基板と呼ばれる。モノリシック基板には、例えば、機能の異なるＴＦＴを設けることが検討されている（例えば、特許文献３参照）。具体的には、特許文献３のモノリシック基板では、表示領域の画素のスイッチング素子として機能するＴＦＴだけでなく周辺領域の駆動回路におけるスイッチング素子として機能するＴＦＴが設けられている。
　また、従来、タッチパネルは、表示パネルとは別途作製された抵抗膜方式や静電容量方式のタッチセンサモジュールを表示パネルと貼り合わせることによって作製されていたが、近年、表示パネルにフォトセンサーを内蔵したタッチパネルも検討されている。このようなタッチパネルは、ＴＦＴとは別の半導体素子としてダイオードの設けられたアクティブマトリクス基板を用いて作製される（例えば、特許文献４参照）。特許文献４のアクティブマトリクス基板では、ＴＦＴだけでなくフォトダイオードが設けられている。ダイオードの多結晶シリコン膜はＴＦＴの多結晶シリコン膜と同一工程で形成されており、製造コストの抑制が図られている。
　また、半導体層の一部として、キャリア移動度の比較的高い微結晶シリコン膜を有するＴＦＴの設けられたモノリシック基板が検討されている（例えば、特許文献５参照）。なお、以下の説明において、アクティブマトリクス基板における表示領域にあって、ソース電極またはドレイン電極の一方が画素電極と接続されるＴＦＴを画素ＴＦＴと呼び、それ以外のＴＦＴ（具体的には、表示領域または周辺領域にあって、駆動回路、増幅回路、電荷読み出し回路等を構成するＴＦＴ）を回路ＴＦＴと呼ぶことがある。
　また、特許文献５には、半導体層の一部として微結晶シリコン膜を有する画素ＴＦＴと、アモルファスシリコン膜を有する回路ＴＦＴとが設けられた半導体装置が開示されている。図３７に、特許文献５に開示されている半導体装置９００を示す。
　半導体装置９００は、ＴＦＴ９２０およびＴＦＴ９４０を備えている。半導体装置９００においてＴＦＴ９２０は画素ＴＦＴであり、ＴＦＴ９４０は回路ＴＦＴである。
　半導体装置９００では、ＴＦＴ９２０の半導体層９３０およびＴＦＴ９４０の半導体層９５０はそれぞれ３層構造を有している。ＴＦＴ９２０の半導体層９３０に含まれる層９３２、９３４、９３６はいずれもアモルファスシリコンから形成されているのに対して、ＴＦＴ９４０の半導体層９５０に含まれる層９５２、９５４、９５６はそれぞれ主として多結晶シリコン、微結晶シリコン、アモルファスシリコンから形成されている。このため、ＴＦＴ９２０のオフ電流は低く、また、ＴＦＴ９４０のオン電流は高い。
　半導体装置９００の作製は以下のように行われる。まず、基板９０２上にゲート電極９２２、９４２を形成し、その後、ゲート電極９２２、９４２を覆う絶縁層９０４を堆積する。
　次に、絶縁層９０４上に、アモルファスシリコンの層９３２、９５２を形成した後で、周辺領域の層９５２にエキシマレーザを照射して結晶化を行い、これにより、層９５２をアモルファスシリコン膜から多結晶シリコン膜に改質する。
　次に、プラズマ中で基板面の処理を行った後で、層９３２、９５２上にアモルファスのシリコン膜を堆積すると、層９３２の上の層９３４は主にアモルファスシリコンから形成されるが、多結晶シリコンの層９５２の上の層９５４は主に微結晶シリコンから形成される。その後、さらに、層９３４、９５４の上にアモルファスシリコンの層９３６、９５６を形成する。以上のようにして、特性の異なるＴＦＴ９２０およびＴＦＴ９４０を備える半導体装置９００が作製される。
特開平６－１９６７０１号公報 特開平５－３０４１７１号公報 特開平７－０２０４８８号公報 特開２００８－２１２０８号公報 特開平５－２２６６５６号公報
Ｚｈｏｎｇｙａｎｇ　Ｘｕ他「Ａ　Ｎｏｖｅｌ　Ｔｈｉｎ－ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒｓ　Ｗｉｔｈ　μｃ－Ｓｉ／ａ－Ｓｉ　Ｄｕａｌ　Ａｃｔｉｖｅ　Ｌａｙｅｒ　Ｓｔｒｕｃｔｕｒｅ　Ｆｏｒ　ＡＭ－ＬＣＤ」　ＩＤＷ’９６　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　Ｔｈｅ　Ｔｈｉｒｄ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｄｉｐｌａｙ　Ｗｏｒｋｓｈｏｐｓ　ＶＯＬＵＭＥ　１、１９９６、ｐ．１１７～１２０
　微結晶シリコンＴＦＴはアモルファスシリコンＴＦＴよりも大きいオン電流を有しており、微結晶シリコンＴＦＴは回路ＴＦＴとして好適に用いられる。一方、微結晶シリコンＴＦＴはオフ電流が高く、高いオン／オフ比を実現できないため、微結晶シリコンＴＦＴを単純に画素ＴＦＴとして用いる場合、大きいオフ電流に起因して、画素電極の電位を十分に保持することができない。特に、高温環境下や低周波駆動などのように画素電位の書き込み間隔が長いなどの駆動条件において、画素電極の電位の保持が十分にできない。
　また、上述した特許文献５の半導体装置９００では、画素ＴＦＴとしてオフ電流の低いＴＦＴ９２０が用いられており、回路ＴＦＴとしてオン電流の高いＴＦＴ９４０が用いられている。しかしながら、特許文献５に開示されている製造方法では、上述したように、アモルファスシリコンの層９３２、９５２を形成した後に、層９５２に選択的にレーザー光を照射することが必要であり、製造工程およびコストが増大する。
　また、微結晶シリコンＴＦＴをダイオードとともに作製する場合、ダイオードの半導体層が微結晶シリコン膜から形成されると、微結晶シリコン膜の光吸収率および光電流はアモルファスシリコン膜と比べて低いため、ダイオードの光応答特性が低下してしまい、このようなダイオードはフォトセンサーとして十分に機能しない。
　本発明は、上記課題を鑑みてなされたものであり、その目的は、特性の異なるＴＦＴが簡便に作製された半導体装置を提供することにある。また、本発明の別の目的は、微結晶半導体膜を有するＴＦＴとともに光応答特性の良好なダイオードを備える半導体装置を提供することにある。
　本発明による半導体装置は、第１薄膜トランジスタと、前記第１薄膜トランジスタとは異なる第２薄膜トランジスタとを備える、半導体装置であって、前記第１薄膜トランジスタは、ゲート電極と、微結晶半導体膜を含む半導体層と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁層とを有しており、前記第２薄膜トランジスタは、ゲート電極と、微結晶半導体膜を含む半導体層と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁層とを有しており、前記第１薄膜トランジスタの前記半導体層は厚さ、層構造および結晶化率のうちの少なくとも１つの点で前記第２薄膜トランジスタの前記半導体層と異なるか、または、前記第１薄膜トランジスタの前記ゲート絶縁層は厚さ、層構造および誘電率のうちの少なくとも１つの点で前記第２薄膜トランジスタの前記ゲート絶縁層と異なる。
　ある実施形態において、前記第１薄膜トランジスタの前記半導体層は非晶質半導体膜をさらに含む。
　ある実施形態において、前記第２薄膜トランジスタの前記半導体層は非晶質半導体膜をさらに含み、前記第１薄膜トランジスタの前記非晶質半導体膜は前記第２薄膜トランジスタの前記非晶質半導体膜よりも厚い。
　ある実施形態において、前記第１薄膜トランジスタの前記微結晶半導体膜の厚さは前記第２薄膜トランジスタの前記微結晶半導体膜の厚さと略等しい。
　ある実施形態において、前記第１薄膜トランジスタの前記微結晶半導体膜の厚さは前記第２薄膜トランジスタの前記微結晶半導体膜の厚さと異なる。
　ある実施形態において、前記第１薄膜トランジスタの前記ゲート絶縁層は前記第２薄膜トランジスタの前記ゲート絶縁層よりも厚い。
　ある実施形態において、前記第１薄膜トランジスタの前記ゲート絶縁層は多層構造を有しており、前記第１薄膜トランジスタにおいて前記ゲート絶縁層のうちの前記半導体層と接する部分の組成は、前記第２薄膜トランジスタにおいて前記ゲート絶縁層のうちの前記半導体層と接する部分の組成と異なる。
　ある実施形態において、前記第１薄膜トランジスタの前記微結晶半導体膜の結晶化率は前記第２薄膜トランジスタの前記微結晶半導体膜の結晶化率と異なる。
　本発明による半導体装置は、第１薄膜トランジスタと、前記第１薄膜トランジスタとは異なる第２薄膜トランジスタとを備える、半導体装置であって、前記第１薄膜トランジスタは、ゲート電極と、非晶質半導体膜を含む半導体層と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁層とを有しており、前記第２薄膜トランジスタは、ゲート電極と、非晶質半導体膜を含まず微結晶半導体膜を含む半導体層と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁層とを有しており、前記第１薄膜トランジスタの前記半導体層は厚さ、層構造および結晶化率のうちの少なくとも１つの点で前記第２薄膜トランジスタの前記半導体層と異なる。
　ある実施形態において、前記半導体装置はダイオードをさらに備え、前記ダイオードは微結晶半導体膜および非晶質半導体膜を含む半導体層を有している。
　本発明によるアクティブマトリクス基板は、上記に記載の半導体装置を備えるアクティブマトリクス基板であって、前記第２薄膜トランジスタのドレイン電極は画素電極と接続されている。
　本発明による半導体装置は、薄膜トランジスタと、ダイオードとを備える、半導体装置であって、前記薄膜トランジスタは微結晶半導体膜を含む半導体層を有しており、前記ダイオードは微結晶半導体膜および非晶質半導体膜を含む半導体層を有している。
　ある実施形態において、前記薄膜トランジスタの前記半導体層は非晶質半導体膜をさらに含む。
　ある実施形態において、前記ダイオードの前記非晶質半導体膜は前記薄膜トランジスタの前記非晶質半導体膜よりも厚い。
　本発明によるアクティブマトリクス基板は、上記に記載の半導体装置を備えるアクティブマトリクス基板であって、前記ダイオードは表示領域に設けられる。
　本発明によれば、特性の異なるＴＦＴを備える半導体装置を簡便に提供することができる。また、本発明によれば、微結晶半導体膜を有するＴＦＴとともに光応答特性の高いダイオードを備える半導体装置を提供することができる。
（ａ）～（ｃ）は、それぞれ、アモルファスシリコン膜、多結晶シリコン膜および微結晶シリコン膜を例示する模式的な拡大断面図である。 本発明による半導体装置の第１実施形態を示す模式図であり、（ａ）は半導体装置における第１薄膜トランジスタの上面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）の２ｂ－２ｂ’線および２ｃ－２ｃ’線に沿った断面図であり、（ｄ）は半導体装置における第２薄膜トランジスタの上面図であり、（ｅ）および（ｆ）はそれぞれ（ｄ）の２ｅ－２ｅ’線および２ｆ－２ｆ’線に沿った断面図である。 （ａ）および（ｂ）はいずれもＴＦＴのゲート電圧Ｖｇｄ―ドレイン電流Ｉｓｄの特性を示すグラフである。 （ａ）は半導体層におけるアモルファスシリコン膜の厚さの変化に対するオン電流の変化を示すグラフであり、（ｂ）は半導体層におけるアモルファスシリコン膜の厚さの変化に対するオフ電流の変化を示すグラフである。 （ａ）は半導体層におけるアモルファスシリコン膜の厚さの変化に対するオン／オフ比の変化を示すグラフであり、（ｂ）は半導体層におけるアモルファスシリコン膜の厚さの変化に対するしきい値電圧の変化を示すグラフである。 第１実施形態の半導体装置の製造方法を説明するための概略図である。 （ａ）～（ｆ）は第１実施形態の半導体装置の製造方法を説明するための模式図である。 （ａ）～（ｆ）は第１実施形態の半導体装置の製造方法を説明するための模式図である。 （ａ）～（ｆ）は第１実施形態の半導体装置の製造方法を説明するための模式図である。 （ａ）～（ｆ）は第１実施形態の半導体装置の製造方法を説明するための模式図である。 （ａ）～（ｆ）は第１実施形態の半導体装置の製造方法を説明するための模式図である。 （ａ）～（ｆ）は第１実施形態の半導体装置の製造方法を説明するための模式図である。 本発明による半導体装置を備えるアクティブマトリクス基板を示す模式図である。 本発明による半導体装置を備えるアクティブマトリクス基板のソース分割駆動回路を示す模式図である。 図１３に示したアクティブマトリクス基板を備える表示装置を示す模式図である。 第１実施形態の半導体装置の変形例を示す模式図であり、（ａ）は半導体装置における第１薄膜トランジスタの上面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）の１６ｂ－１６ｂ’線および１６ｃ－１６ｃ’線に沿った断面図であり、（ｄ）は半導体装置における第２薄膜トランジスタの上面図であり、（ｅ）および（ｆ）はそれぞれ（ｄ）の１６ｅ－１６ｅ’線および１６ｆ－１６ｆ’線に沿った断面図である。 第１実施形態の半導体装置の別の変形例を示す模式図であり、（ａ）は半導体装置における第１薄膜トランジスタの上面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）の１７ｂ－１７ｂ’線および１７ｃ－１７ｃ’線に沿った断面図であり、（ｄ）は半導体装置における第２薄膜トランジスタの上面図であり、（ｅ）および（ｆ）はそれぞれ（ｄ）の１７ｅ－１７ｅ’線および１７ｆ－１７ｆ’線に沿った断面図である。 第１実施形態の半導体装置のさらに別の変形例を示す模式図であり、（ａ）は半導体装置における第１薄膜トランジスタの上面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）の１８ｂ－１８ｂ’線および１８ｃ－１８ｃ’線に沿った断面図であり、（ｄ）は半導体装置における第２薄膜トランジスタの上面図であり、（ｅ）および（ｆ）はそれぞれ（ｄ）の１８ｅ－１８ｅ’線および１８ｆ－１８ｆ’線に沿った断面図である。 第１実施形態の半導体装置のさらに別の変形例を示す模式図であり、（ａ）は半導体装置における第１薄膜トランジスタの上面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）の１９ｂ’－１９ｂ’線および１９ｃ－１９ｃ’線に沿った断面図である。 本発明による半導体装置の第２実施形態を示す模式図であり、（ａ）は半導体装置における第１薄膜トランジスタの上面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）の２０ｂ－２０ｂ’線および２０ｃ－２０ｃ’線に沿った断面図であり、（ｄ）は半導体装置における第２薄膜トランジスタの上面図であり、（ｅ）および（ｆ）はそれぞれ（ｄ）の２０ｅ－２０ｅ’線および２０ｆ－２０ｆ’線に沿った断面図である。 比較例１の半導体装置を示す模式図であり、（ａ）は半導体装置における第１薄膜トランジスタの上面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）の２１ｂ－２１ｂ’線および２１ｃ－２１ｃ’線に沿った断面図であり、（ｄ）は半導体装置における第２薄膜トランジスタの上面図であり、（ｅ）および（ｆ）はそれぞれ（ｄ）の２１ｅ－２１ｅ’線および２１ｆ－２１ｆ’線に沿った断面図である。 第２実施形態の半導体装置の製造方法を説明するための概略図である。 （ａ）～（ｆ）は第２実施形態の半導体装置の製造方法を説明するための模式図である。 （ａ）～（ｆ）は第２実施形態の半導体装置の製造方法を説明するための模式図である。 （ａ）～（ｆ）は第２実施形態の半導体装置の製造方法を説明するための模式図である。 （ａ）～（ｆ）は第２実施形態の半導体装置の製造方法を説明するための模式図である。 （ａ）～（ｆ）は第２実施形態の半導体装置の製造方法を説明するための模式図である。 （ａ）はＴＦＴのチャネル領域の半導体層の厚さと移動度との関係を示すグラフであり、（ｂ）はＴＦＴのチャネル領域の半導体層の厚さと最低オフ電流との関係を示すグラフであり、（ｃ）はＴＦＴのチャネル領域の半導体層の厚さとＳ値との関係を示すグラフである。 第２実施形態の半導体装置の変形例を示す模式図であり、（ａ）は半導体装置における第１薄膜トランジスタの上面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）の２９ｂ－２９ｂ’線および２９ｃ－２９ｃ’線に沿った断面図であり、（ｄ）は半導体装置における第２薄膜トランジスタの上面図であり、（ｅ）および（ｆ）はそれぞれ（ｄ）の２９ｅ－２９ｅ’線および２９ｆ－２９ｆ’線に沿った断面図である。 本発明による半導体装置の第３実施形態を示す模式図であり、（ａ）は半導体装置における第１薄膜トランジスタの上面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）の３０ｂ－３０ｂ’線および３０ｃ－３０ｃ’線に沿った断面図であり、（ｄ）は半導体装置における第２薄膜トランジスタの上面図であり、（ｅ）および（ｆ）はそれぞれ（ｄ）の３０ｅ－３０ｅ’線および３０ｆ－３０ｆ’線に沿った断面図である。 第３実施形態の半導体装置の変形例を示す模式図であり、（ａ）は半導体装置における第１薄膜トランジスタの上面図であり、（ｂ）および（ｃ）はそれぞれ（ａ）の３１ｂ－３１ｂ’線および３１ｃ－３１ｃ’線に沿った断面図であり、（ｄ）は半導体装置における第２薄膜トランジスタの上面図であり、（ｅ）および（ｆ）はそれぞれ（ｄ）の３１ｅ－３１ｅ’線および３１ｆ－３１ｆ’線に沿った断面図である。 本発明による半導体装置の第４実施形態を示す模式図である。 第４実施形態および比較例２の半導体装置におけるフォトダイオードにおける特性を示すグラフである。 （ａ）は第４実施形態の半導体装置を備えるアクティブマトリクス基板の模式図であり、（ｂ）はアクティブマトリクス基板を備える液晶表示装置を示す回路図であり、（ｃ）は液晶表示装置の断面図であり、（ｄ）はアクティブマトリクス基板を備える別の液晶表示装置を示す回路図である。 第４実施形態の半導体装置の変形例における第１薄膜トランジスタを示す模式図である。 本発明による半導体装置の第５実施形態を備える有機ＥＬ表示装置を示す模式図である。 従来の半導体装置を示す模式図である。
　本発明における半導体装置の薄膜トランジスタおよびダイオードの半導体層が微結晶シリコン膜を含む場合、その微結晶シリコン膜は以下に示す特性を有していることが好ましい。
　微結晶シリコン膜は、微結晶粒からなる結晶相とアモルファス相との混合状態を有している。微結晶シリコン膜に占めるアモルファス相の体積率は例えば５％以上９５％以下の範囲で制御され得る。なお、アモルファス相の体積率は好ましくは５％以上４０％以下であり、この範囲では膜中欠陥の少ない良好な微結晶シリコン膜が得られるため、ＴＦＴのオン／オフ比をより効果的に改善できる。また、微結晶シリコン膜に対して可視光を用いたラマン散乱スペクトル分析を行うと、そのスペクトルは、結晶シリコンのピークである５２０ｃｍ-1付近の波長で最も高いピークを有するとともに、アモルファスシリコンのピークである４８０ｃｍ-1付近の波長でブロードなピークを有する。例えば、４８０ｃｍ-1付近のアモルファスシリコン膜のピーク高さは、５２０ｃｍ-1付近にみられる結晶シリコン膜のピーク高さの１／３０以上１以下となる。
　比較のため、多結晶シリコン膜に対して同様のラマン散乱スペクトル分析を行うと、アモルファス成分はほとんど確認されず、アモルファスシリコン膜におけるピークの高さはほぼゼロとなる。なお、多結晶シリコン膜を形成する際に、結晶化条件により、局所的にアモルファス相が残ってしまう場合があるが、そのような場合でも、多結晶シリコン膜に占めるアモルファス相の体積率は概ね５％未満であり、ラマン散乱スペクトル分析によるアモルファスシリコンのピーク高さは多結晶シリコンのピーク高さの概ね１／３０未満となる。
　このような微結晶シリコン膜は、容量結合プラズマ（Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ：ＣＣＰ）方式や、例えば誘導結合プラズマ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ：ＩＣＰ）方式のような高密度プラズマＣＶＤで形成できる。プラズマＣＶＤの装置方式や膜形成条件によって、上述したピーク強度比を調整することが可能である。
　ここで、図１を参照して、多結晶シリコン膜およびアモルファスシリコン膜の構造と比較して微結晶シリコン膜の構造を説明する。図１（ａ）～図１（ｃ）に、アモルファスシリコン膜、多結晶シリコン膜および微結晶シリコン膜をそれぞれ例示する模式的な拡大断面図を示す。
　図１（ａ）に示すように、アモルファスシリコン膜は、アモルファス相７０２から形成されている。このようなアモルファスシリコン膜は、通常、プラズマＣＶＤ法等によって基板７０１の上に形成される。
　図１（ｂ）に示すように、多結晶シリコン膜は、結晶粒界７３１によって分離される複数の結晶粒７３２からなる。また、多結晶シリコン膜はほぼ多結晶シリコンから形成されており、多結晶半導体に占める結晶粒界７３１の体積率は極めて小さい。多結晶シリコン膜は、例えば、基板７０１の上に形成されたアモルファスシリコン膜に対し、レーザーや熱による結晶化工程を行うことによって得られる。
　図１（ｃ）に示すように、微結晶シリコン膜は、微結晶粒７３３と、アモルファス相からなる結晶粒界７３４とを含んでいる。また、微結晶シリコン膜の基板側には、薄いアモルファス層（以下、「インキュベーション層」という）７３５が形成されている。この例では、結晶粒界７３４およびインキュベーション層７３５が、微結晶シリコン膜の「アモルファス相」７３６となり、複数の微結晶粒７３３が「結晶相」７３７となる。
　また、図１（ｃ）に示すように、各微結晶粒７３３は、微結晶シリコン膜の厚さ方向に沿って、インキュベーション層７３５上から微結晶シリコン膜の上面まで柱状に延びている。このような微結晶シリコン膜は、例えば、水素ガスで希釈したシランガスを原料ガスとして、アモルファスシリコン膜の作製方法と同様のプラズマＣＶＤ法を用いて形成できる。
　なお、微結晶シリコン膜における微結晶粒７３３は、多結晶シリコン膜における結晶粒７３２よりも小さい。透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いて、微結晶シリコン膜の断面を観察すると、微結晶粒７３３の平均粒径は２ｎｍ以上３００ｎｍ以下である。ここで、微結晶粒７３３の平均粒径は、微結晶シリコン膜の設けられた基板の略面方向に沿った断面における粒径の平均である。従って、微結晶粒７３３の結晶断面が半導体素子の大きさに比べて十分に小さくなるので、半導体素子の特性を均一化することができる。
　インキュベーション層７３５は、微結晶シリコン膜形成の初期に成長しやすい。インキュベーション層７３５の厚さは、微結晶シリコン膜の形成条件にもよるが、例えば数ｎｍである。ただし、特に高密度プラズマＣＶＤ法を用いる場合など、微結晶シリコン膜の形成条件、形成方法によってはインキュベーション層７３５がほとんどみられない場合もある。
　図１（ｃ）に示した微結晶シリコン膜では、各微結晶粒７３３は基板７０１の略法線方向に延びる柱状である。この特徴から、微結晶シリコン膜は、基板の法線方向に延びる柱状結晶粒を含んだシリコン膜とも定義できる。
　微結晶シリコン膜の構造は、形成方法や条件によって異なり、図示した構造に限定されない。ただし、微結晶シリコン膜の構造にかかわらず、微結晶シリコン膜におけるアモルファス相の体積率およびピーク強度比（ラマン散乱スペクトル分析による結晶シリコンのピーク高さに対するアモルファスシリコンのピーク高さの比）は、上述した範囲内であることが好ましく、これにより、高いオン特性を有するＴＦＴを実現できる。
　以下、図面を参照して、本発明による半導体装置の実施形態を説明する。ただし、本発明は、以下の実施形態に限定されるものではない。
　（実施形態１）
　以下、図２を参照して本発明による半導体装置の第１実施形態の構成を説明する。本実施形態の半導体装置１００はＴＦＴ１２０およびＴＦＴ１４０を複数有している。ここでは、ＴＦＴ１２０およびＴＦＴ１４０は逆スタガ・チャネル保護型ＴＦＴである。
　図２（ａ）に、ＴＦＴ１２０の上面図を示し、図２（ｂ）および図２（ｃ）に、ＴＦＴ１２０の断面図を示す。図２（ｂ）および図２（ｃ）は、図２（ａ）の２ｂ－２ｂ’線および２ｃ－２ｃ’線に沿った断面のそれぞれに相当する。また、図２（ｄ）に、ＴＦＴ１４０の上面図を示し、図２（ｅ）および図２（ｆ）に、ＴＦＴ１４０の断面図を示す。図２（ｅ）および図２（ｆ）は、図２（ｄ）の２ｅ－２ｅ’線および２ｆ－２ｆ’線に沿った断面のそれぞれに相当する。
　ＴＦＴ１２０は、基板１０２上に設けられたゲート電極１２２と、ゲート電極１２２を覆うゲート絶縁層１２４と、ソース電極１２７と、ドレイン電極１２８と、ゲート絶縁層１２４上に設けられた半導体層１３０と、半導体層１３０の一部を覆うチャネル保護層１３６とを有している。半導体層１３０は、ソース領域１３０ａと、ドレイン領域１３０ｂと、チャネル領域１３０ｃとを有している。半導体層１３０のソース領域１３０ａはコンタクト層１２６ａを介してソース電極１２７と電気的に接続されており、半導体層１３０のドレイン領域１３０ｂはコンタクト層１２６ｂを介してドレイン電極１２８と電気的に接続されている。
　また、ＴＦＴ１４０は、基板１０２上に設けられたゲート電極１４２と、ゲート電極１４２を覆うゲート絶縁層１４４と、ソース電極１４７と、ドレイン電極１４８と、ゲート絶縁層１４４上に設けられた半導体層１５０と、半導体層１５０の一部を覆うチャネル保護層１５６とを有している。半導体層１５０は、ソース領域１５０ａと、ドレイン領域１５０ｂと、チャネル領域１５０ｃとを有している。半導体層１５０のソース領域１５０ａはコンタクト層１４６ａを介してソース電極１４７と電気的に接続されており、半導体層１５０のドレイン領域１５０ｂはコンタクト層１４６ｂを介してドレイン電極１４８と電気的に接続されている。例えば、ゲート絶縁層１２４、１４４の厚さは、ゲート電極１２２、１４２上にあるかどうかにかかわらず、それぞれほぼ４００ｎｍであり、ゲート絶縁層１２４、１４４は窒化シリコン（ＳｉＮx）から形成される。また、チャネル保護層１３６、１５６の厚さは１５０ｎｍで、チャネル保護層１３６、１５６も窒化シリコン（ＳｉＮx）から形成される。
　ＴＦＴ１２０、１４０のチャネル長Ｌ１、Ｌ２は、図２（ａ）および図２（ｄ）に示されているように、それぞれソース電極１２７とドレイン電極１２８を結ぶ方向のチャネル保護層１３６の幅、ソース電極１４７とドレイン電極１４８を結ぶ方向のチャネル保護層１５６の幅に相当しており、Ｌ１＝Ｌ２＝１０μｍである。また、ＴＦＴ１２０、１４０のチャネル幅Ｗ１、Ｗ２は、図２（ａ）および図２（ｄ）に示されているように、それぞれソース電極１２７、１４７の電極の幅に相当しており、Ｗ１＝Ｗ２＝２０μｍである。半導体装置１００では、ソース電極１２７の幅はドレイン電極１２８の幅と略等しく、ソース電極１４７の幅はドレイン電極１４８の幅と略等しい。
　ゲート電極１２２およびゲート電極１４２は同一工程で形成されており、ゲート電極１２２およびゲート電極１４２は互いに同じ材料（例えば、モリブデン（Ｍｏ））から形成されている。半導体層１３０、１５０のそれぞれのチャネル領域１３０ｃ、１５０ｃはチャネル保護層１３６、１５６に覆われている。
　コンタクト層１２６ａ、１２６ｂおよびコンタクト層１４６ａ、１４６ｂは同一工程で形成されており、コンタクト層１２６ａ、１２６ｂおよびコンタクト層１４６ａ、１４６ｂは互いに同じ材料（例えば、リンをドープしたシリコン）から形成されている。
　また、ソース電極１２７、１４７およびドレイン電極１２８、１４８は同一工程で形成されており、ソース電極１２７、１４７およびドレイン電極１２８、１４８は互いに同じ材料（例えば、モリブデン（Ｍｏ））から形成されている。
　ここでは、半導体層１３０および半導体層１５０は多層構造である。半導体層１３０は、ゲート絶縁層１２４上に設けられた微結晶半導体膜１３２と、微結晶半導体膜１３２およびチャネル保護層１３６上に設けられた非晶質半導体膜１３４とを含んでいる。同様に、半導体層１５０は、ゲート絶縁層１４４上に設けられた微結晶半導体膜１５２と、微結晶半導体膜１５２およびチャネル保護層１５６上に設けられた非晶質半導体膜１５４とを含んでいる。なお、以下の説明において特に言及しない場合、微結晶半導体膜の一例として微結晶シリコン膜を用い、非晶質半導体膜の一例としてアモルファスシリコン膜を用いる形態を説明する。微結晶シリコン膜１３２、１５２は互いに同じ材料（例えば、微結晶シリコン）から形成されており、アモルファスシリコン膜１３４、１５４は互いに同じ材料（例えば、アモルファスシリコン）から形成されている。
　コンタクト層１２６ａ、１２６ｂはアモルファスシリコン膜１３４を介して微結晶シリコン膜１３２上に設けられている。同様に、コンタクト層１４６ａ、１４６ｂはアモルファスシリコン膜１５４を介して微結晶シリコン膜１５２上に設けられている。
　半導体装置１００では、ゲート電極１２２、１４２上に位置する半導体層１３０、１５０がＴＦＴ１２０、１４０の基本的な特性を決める。ＴＦＴ１４０の半導体層１５０はＴＦＴ１２０の半導体層１３０と異なる。具体的には、ＴＦＴ１４０の微結晶シリコン膜１５２の厚さはＴＦＴ１２０の微結晶シリコン膜１３２と略等しいが、ＴＦＴ１４０のアモルファスシリコン膜１５４はＴＦＴ１２０のアモルファスシリコン膜１３４よりも薄い。例えば、微結晶シリコン膜１３２、１５２の厚さは５０ｎｍであり、アモルファスシリコン膜１３４の厚さは３０ｎｍであり、アモルファスシリコン膜１５４の厚さは１０ｎｍである。このように、半導体装置１００では、半導体層１５０のアモルファスシリコン膜１５４の厚さが半導体層１３０のアモルファスシリコン膜１３４とは異なる。
　なお、微結晶シリコン膜１３２、１５２の厚さは２０ｎｍ以上６０ｎｍ以下であることが好ましい。微結晶シリコン膜の厚さが２０ｎｍ未満である場合、移動度が低下し、ＴＦＴのオン特性が低下する。一方、微結晶シリコン膜の厚さが６０ｎｍを越えると、ＴＦＴのオフ電流が増加し、オン／オフ比が低下する。
　半導体装置１００においてＴＦＴ１２０の特性はＴＦＴ１４０の特性と異なる。具体的には、ゲート電圧が等しい場合、ＴＦＴ１４０のオン電流はＴＦＴ１２０のオン電流よりも大きい。また、ゲート電圧が等しい場合、ＴＦＴ１２０のオフ電流はＴＦＴ１４０のオフ電流よりも小さい。また、オン電流とオフ電流の比（オン／オフ比）に着目すると、ＴＦＴ１２０のオン／オフ比はＴＦＴ１４０よりも大きい。本明細書において、ＴＦＴ１２０を第１薄膜トランジスタと呼ぶことがあり、ＴＦＴ１４０を第２薄膜トランジスタと呼ぶことがある。また、ＴＦＴ１２０の設けられる領域を第１領域と呼び、ＴＦＴ１４０の設けられる領域を第２領域と呼ぶことがある。
　このような半導体装置１００は、表示装置のアクティブマトリクス基板の作製に好適に用いられる。オン電流の高いＴＦＴ１４０は周辺領域の回路ＴＦＴとして好適に用いられ、オフ電流の低いＴＦＴ１２０は表示領域における画素ＴＦＴとして好適に用いられる。
　ここで、図３～図５を参照して、微結晶シリコン膜およびアモルファスシリコン膜の厚さの異なるＴＦＴの特性を説明する。図３（ａ）に、ソース電圧Ｖｓｄが１０Ｖである場合のＴＦＴ－Ａ、ＴＦＴ－Ｂのゲート電圧Ｖｇｄ―ドレイン電流Ｉｓｄの室温（概ね２３℃）における特性を示す。なお、特に記載のない限り、以下のＴＦＴ特性は室温の暗室内で測定を行った特性である。
　ＴＦＴ－Ａ、ＴＦＴ－Ｂは、半導体層が異なる点を除いて上述したＴＦＴ１２０、１４０と同様の構成を有している。ＴＦＴ－Ａは、半導体層として微結晶シリコン膜のみを有しており、微結晶シリコン膜の厚さは５０ｎｍである。また、ＴＦＴ－Ｂは、半導体層としてアモルファスシリコン膜のみを有しており、アモルファスシリコン膜の厚さは５０ｎｍである。
　ＴＦＴ－Ａ、ＴＦＴ－Ｂのそれぞれについて、半導体層は、ゲート絶縁層に接し、コンタクト層にそれぞれ直接接している。また、ＴＦＴ－Ａ、ＴＦＴ－Ｂのそれぞれについて、ソース電極とドレイン電極を結ぶ方向のチャネル保護層の幅に相当するチャネル長は１０μｍであり、ソース電極の幅に相当するチャネル幅は２０μｍである。また、ソース電極の幅はドレイン電極の幅と略等しい。
　なお、ゲート電圧Ｖｇｄ、ソース電圧Ｖｓｄはそれぞれドレイン電極の電位に対するゲート電極、ソース電極の電位を示しており、ドレイン電流Ｉｓｄはソース－ドレイン間の電流を示している。
　ゲート電圧Ｖｇｄが－８Ｖ近傍の場合、ＴＦＴ－Ａ、ＴＦＴ－Ｂのいずれにおいても、ドレイン電流Ｉｓｄは極小となる。ゲート電圧Ｖｇｄが概ねＶｇｄ＜－８Ｖの範囲では、ゲート電圧Ｖｇｄが低くなるにつれてＴＦＴ－Ａのドレイン電流Ｉｓｄが著しく増加するが、ＴＦＴ－Ｂにおいてはその増加はＴＦＴ－Ａと比べて小さい。このように、ＴＦＴ－Ａのオフ電流はＴＦＴ－Ｂのオフ電流よりも大きい。
　一方、ＴＦＴ－Ａのしきい値（しきい値電圧）はＴＦＴ－Ｂよりも高いが、ＴＦＴ－Ａの移動度はＴＦＴ－Ｂよりも高いため、概ねゲート電圧Ｖｇｄ＞１０Ｖの範囲ではＴＦＴ－Ａのドレイン電流ＩｓｄはＴＦＴ－Ｂと比べて大きい。以上から、ゲート電圧Ｖｇｄ＜－８Ｖ、Ｖｇｄ＞１０Ｖの範囲をＴＦＴのオフ範囲、オン範囲として用いる場合、ＴＦＴ－Ａのオン電流およびオフ電流はいずれもＴＦＴ－Ｂよりも大きい。
　なお、一般に、画素ＴＦＴでは、ＴＦＴのオン状態としてゲート電圧Ｖｇｄをゼロよりも高い値で保持し、ＴＦＴのオフ状態としてゲート電圧Ｖｇｄをゼロよりも低い値で保持し、これらの２つの状態を遷移させる。このように、画素ＴＦＴにおけるゲート電圧Ｖｇｄは正と負の異なる範囲内の値で保持および遷移を繰り返すが、ゲート電圧がオンからオフまたはその逆に変化する遷移期間は短いため、この期間のゲート電圧Ｖｇｄおよびドレイン電流Ｉｓｄは実質的に無視できる。
　これに対し、回路ＴＦＴにおけるゲート電圧Ｖｇｄは主にＶｇｄ≧０の範囲で動作する。例えば基板上にモノリシック化したゲートドライバーでは、ゲート電圧Ｖｇｄ≧０の範囲のみで動作するＴＦＴを用いて回路を設計することができる。ただし、回路ＴＦＴでもゲート電圧Ｖｇｄ＜０の範囲を全く利用しないというわけではなく、画素ＴＦＴの場合に比べて使用割合や重要度が低いということである。
　図３（ａ）には、参考のために、ある場合での画素ＴＦＴがオンまたはオフである場合のゲート電圧の範囲を示しており、また、回路ＴＦＴにおけるゲート電圧の範囲を一例として示している。ただし、これはあくまで画素ＴＦＴと回路ＴＦＴの動作範囲を示す一例であって、実際はそれぞれのパネル・回路設計によって上限下限等の範囲が異なる。ソース電圧Ｖｓｄも１０Ｖに限らず、そのパネル・回路設計に応じて適切に選択される。
　以下、図３（ｂ）を参照して、ソース電圧Ｖｓｄが１０Ｖである場合のＴＦＴ－Ｃ～ＴＦＴ－Ｅのゲート電圧Ｖｇｄ－ドレイン電流Ｉｓｄの特性を説明する。図３（ｂ）では、半導体層のうちの微結晶シリコン膜（μｃ－Ｓｉ層）の厚さが５０ｎｍであり、アモルファスシリコン膜（ａ－Ｓｉ膜）の厚さがそれぞれ５ｎｍ、１０ｎｍ、３０ｎｍと異なる半導体層を有するＴＦＴ－Ｃ、ＴＦＴ－Ｄ、ＴＦＴ－Ｅの室温における測定結果を示している。
　ＴＦＴ－Ｃ～ＴＦＴ－Ｅの構成は、半導体層を除いてＴＦＴ－ＡおよびＴＦＴ－Ｂと同様の構成を有している。なお、半導体装置１００では、上述したように、ＴＦＴ１４０において微結晶シリコン膜１５２の厚さは５０ｎｍであり、アモルファスシリコン膜１５４の厚さは１０ｎｍである。ＴＦＴ１２０において微結晶シリコン膜１３２の厚さは５０ｎｍであり、アモルファスシリコン膜１３４の厚さは３０ｎｍである。すなわち、ＴＦＴ－ＤはＴＦＴ１４０と同様の構成を有しており、ＴＦＴ－ＥはＴＦＴ１２０と同様の構成を有している。ここで、微結晶シリコン膜はゲート絶縁層側に配置され、ゲート絶縁層と接する。図３（ｂ）には、上述したＴＦＴ－Ａ、ＴＦＴ－Ｂの測定結果も併せて示している。
　図３（ｂ）から、アモルファスシリコン膜が厚くなるほど、ゲート電圧Ｖｇｄがマイナスである場合のドレイン電流（すなわち、オフ電流）Ｉｓｄは低下することが理解される。特に、この条件において、アモルファスシリコン膜の厚さが３０ｎｍになると、オフ電流は著しく低下する。このため、半導体層が厚さ５０ｎｍの微結晶シリコン膜と厚さ３０ｎｍのアモルファスシリコン膜を有する場合、低いオフ電流を実現できる。
　図４および図５を参照して、図３（ｂ）に示したＴＦＴの特性をより詳しく説明する。図４（ａ）、図４（ｂ）および図５（ａ）、図５（ｂ）のそれぞれの横軸は微結晶シリコン膜上のアモルファスシリコン（ａ－Ｓｉ）膜の厚さを示している。ただし、図４（ａ）～図５（ｂ）のそれぞれの横軸において厚さ５０ｎｍに示されたデータは微結晶シリコン膜を有しないＴＦＴ－Ｂの値である。
　図４（ａ）の縦軸はゲート電圧Ｖｇｄ＝１５Ｖまたは９Ｖである場合のドレイン電流Ｉｓｄ（オン電流）である。図４（ｂ）の縦軸はゲート電圧Ｖｇｄ＝－１５Ｖの場合のドレイン電流Ｉｓｄ（オフ電流）である。図５（ａ）の縦軸はオン／オフ比である。このオン／オフ比は、ゲート電圧Ｖｇｄ＝１５Ｖのときのドレイン電流Ｉｓｄ（オン電流）をゲート電圧Ｖｇｄ＝－１５Ｖのときのドレイン電流Ｉｓｄ（オフ電流）で除した値である。参考として、図５（ｂ）に、各ＴＦＴ－Ａ～ＴＦＴ－Ｅのしきい値を示す。なお、図４（ａ）～図５（ｂ）のいずれにおいても、ソース電圧Ｖｓｄ＝１０Ｖとしている。
　図４（ａ）から理解されるように、ゲート電圧Ｖｇｄ＝１５Ｖ、９Ｖのいずれの場合においても、積層したアモルファスシリコン膜の厚さが５ｎｍ～１０ｎｍ付近の場合、オン電流は最大となり、ＴＦＴ－Ｂのオン電流が最小である。ＴＦＴ－Ａのオン電流が最大となっていないのは、図５（ｂ）に示すように、ＴＦＴ－Ａのしきい値電圧が高いためである。ＴＦＴ－Ａのように、微結晶シリコン膜のみからなる半導体層を有する微結晶シリコンＴＦＴは、一般にしきい値が高くなりやすい特性を有しており、しきい値を低い値に制御することは難しい。一方、微結晶シリコン膜上にアモルファスシリコン膜を積層した半導体層を有するＴＦＴ－Ｃ～ＴＦＴ－Ｅは、微結晶シリコン膜の高移動度の特性を反映するとともに、しきい値が適切に制御できることから高いオン電流を得ることができるという優れた特性を有する。このように、ＴＦＴ－Ｃ～ＴＦＴ－Ｅでは微結晶シリコン膜上にアモルファスシリコン膜が存在することにより、オン電流が増大されている。オン電流の観点からＴＦＴ特性を評価すると、ＴＦＴ特性はアモルファスシリコン膜の厚さが０ｎｍ以上３０ｎｍ以下であることが好ましく、アモルファスシリコン膜の厚さが５ｎｍ以上３０ｎｍ以下であることがさらに好ましい。
　一方、図４（ｂ）から理解されるように、ゲート電圧Ｖｇｄ＝－１５Ｖの場合、積層したアモルファスシリコン膜が厚いほどオフ電流は小さく、ＴＦＴ－Ｂのオフ電流が最も小さい。これはアモルファスシリコン膜がソース電極－ドレイン電極間の電流経路上にあって、ゲート電圧Ｖｇｄ＝－１５Ｖの場合、ソース電極－ドレイン電極間を流れる電流に対して直列の抵抗成分として効果的に働いているためと考えられる。オフ電流の観点からＴＦＴ特性を評価すると、微結晶シリコン膜およびアモルファスシリコン膜を有する場合にはアモルファスシリコン膜の厚さは３０ｎｍ以上であることが好ましく、微結晶シリコン膜を有することなくアモルファスシリコン膜のみを有することがさらに好ましい。
　また、図５（ａ）から理解されるように、積層したアモルファスシリコン膜が厚いほどオン／オフ比は大きく、ＴＦＴ－Ｂのオン／オフ比が最も大きい。ここで、アモルファスシリコン膜が厚いほうがオン／オフ比が大きいということは、アモルファスシリコン膜がオフ電流を効果的に下げることを示している。オン／オフ比の観点からＴＦＴ特性を評価すると、微結晶シリコン膜およびアモルファスシリコン膜を有する場合にはアモルファスシリコン膜の厚さは３０ｎｍ以上あることが好ましく、微結晶シリコン膜を有することなくアモルファスシリコン膜のみを有することがさらに好ましい。
　図４（ａ）～図５（ａ）の結果を参照して画素ＴＦＴに適するＴＦＴを検討する。図３（ａ）を参照して説明したように、ほとんどの画素ＴＦＴは、ゲート電圧Ｖｇｄ＞０のオン範囲と、Ｖｇｄ＜０のオフ範囲の両方で動作するので、オフ電流、およびオン／オフ比が特に重要である。従って、画素ＴＦＴの半導体層は、微結晶シリコン膜およびアモルファスシリコン膜を有する場合にはアモルファスシリコン膜の厚さが３０ｎｍ以上であること、または、微結晶シリコン膜を有することなくアモルファスシリコン膜を有することが好ましい。一方、回路ＴＦＴは、ゲート電圧Ｖｇｄの範囲がほぼＶｇｄ≧０の範囲のみで動作することが多い。回路ＴＦＴは、特にパネル等の周辺領域に形成される場合、あるいは表示領域において読み出し回路等を形成する場合に、狭額縁化あるいは開口率の最大化のために、サイズの小さいＴＦＴおよび大電流を必要とすることが多いので、ＴＦＴの特性のうちオン電流が重要視される。従って、回路ＴＦＴの半導体層は微結晶シリコンを有しており、さらに、アモルファスシリコン膜の厚さは好ましくは０ｎｍ以上３０ｎｍ以下であり、さらに好ましくは、アモルファスシリコン膜の厚さは５ｎｍ以上３０ｎｍ以下である。
　以下、図６～図１２を参照して、半導体装置１００の製造方法を説明する。
　図６は、半導体装置１００の製造方法の概略を説明するための図である。図６に示すように、半導体装置１００の製造方法は、ゲート電極を形成するゲート電極形成工程Ｓ６０２と、ゲート絶縁層、半導体層およびチャネル保護層を形成するゲート絶縁層・半導体層・チャネル保護層形成工程Ｓ６０４と、コンタクト層形成工程Ｓ６０６と、ソースおよびドレイン電極を形成するソース・ドレイン電極形成工程Ｓ６０８と、ソースおよびドレイン電極を電気的に分離するソース・ドレイン分離工程Ｓ６１０とを包含する。
　以下、図７～図１２を参照して、半導体装置１００の製造方法を工程毎に詳しく説明する。図７～図１２のそれぞれにおいて、（ａ）には第１領域の上面図を示しており、（ｂ）および（ｃ）には（ａ）の断面図を示している。同様に、図７～図１２のそれぞれにおいて、（ｄ）には第２領域の上面図を示しており、（ｅ）および（ｆ）には（ｄ）の断面図を示している。
　（１）ゲート電極形成工程Ｓ６０２
　図７（ａ）～図７（ｆ）に示すように、基板１０２の上にゲート金属膜（図示せず）を形成し、これをパターニングすることにより、ゲート電極１２２、１４２を形成する。具体的には、まず、アルゴン（Ａｒ）ガスを用いたスパッタ法により、ガラス基板などの基板１０２の上に厚さ２００ｎｍのモリブデン（Ｍｏ）を堆積してゲート金属膜（図示せず）を形成する。ゲート金属膜を形成する際の基板１０２の温度は、例えば２００～３００℃である。
　次に、ゲート金属膜の上にフォトレジストパターン膜（図示せず）を形成し、このフォトレジストパターン膜をマスクとしてゲート金属膜のパターニングを行う（フォトリソグラフィ工程）。これにより、ゲート電極１２２、１４２が形成される。ゲート金属膜のエッチングには例えばウェットエッチング法が用いられる。エッチャントとして、１０～９０重量％の燐酸、１～１０重量％の硝酸、１～１０重量％の酢酸、および、残部水からなる溶液が用いられる。エッチング終了後、有機アルカリを含む剥離液を用いてフォトレジストパターン膜を除去する。
　ゲート電極１２２、１４２の材料は、モリブデン（Ｍｏ）の他に、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させたものであってもよい。ゲート金属膜は、上記材料を用いた単一の層であってもよいし、積層構造であってもよい。例えば、ゲート電極１２２、１４２は、チタンおよびアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層構造であってよく、チタンおよび銅によるＴｉ／Ｃｕ／Ｔｉ積層構造、あるいは銅およびモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層構造であってもよい。
　ゲート金属膜の形成方法としては、スパッタ法の他、蒸着法等を用いることもできる。また、ゲート金属膜の厚さも特に限定されない。また、ゲート金属膜のエッチング方法も、ゲート金属膜の材料に応じて適切に変更することができ、上述したウェットエッチング法に限定されず、塩素（Ｃｌ2）ガス、三塩化ホウ素（ＢＣｌ3）ガス、ＣＦ4（四フッ化炭素）ガスおよびＯ2（酸素）等を組み合わせたドライエッチング法等を用いることもできる。
　（２）ゲート絶縁層・半導体層・チャネル保護層形成工程Ｓ６０４
　次に、図８（ａ）～図８（ｆ）に示すように、ゲート電極１２２、１４２の上に、それぞれゲート絶縁層１２４、１４４、微結晶シリコン膜１３１、１５１を順番に堆積する。その後、窒化シリコン膜（図示せず）をさらに堆積し、この窒化シリコン膜をパターニングすることにより、チャネル保護層１３６、１５６を形成する。
　例えば、ゲート絶縁層１２４、１４４、微結晶シリコン膜１３１、１５１および窒化シリコン膜は、マルチチャンバー型装置を用いて真空中において連続して形成される。ゲート絶縁層１２４、１４４は、一般的なアモルファスＴＦＴの製造プロセスと同じ形成条件で形成できる。具体的には、ゲート電極１２２、１４２の形成後、プラズマＣＶＤ法により、窒化シリコン（ＳｉＮx）からなるゲート絶縁層（厚さ：例えば４００ｎｍ）１２４、１４４を形成する。例えば、ゲート絶縁層１２４、１４４の形成は、ＣＣＰ方式（容量結合型）のプラズマＣＶＤを用いて、基板温度：２５０～３００℃、圧力：５０～３００Ｐａの条件下で行われる。また、原料ガスとして、シラン（ＳｉＨ4）、アンモニア（ＮＨ3）および窒素（Ｎ2）の混合ガスが用いられる。
　次に、積層構造を有する基板１０２を真空中で別チャンバーに搬送し、厚さ：５０ｎｍの微結晶シリコン膜１３１、１５１を形成する。ＣＶＤの方式は高密度プラズマＣＶＤ方式（ＩＣＰ方式、表面波プラズマ方式又はＥＣＲ方式）を用いて、基板温度：２５０～３００℃、圧力：約１．３３Ｐａの条件下で行う。原料ガスとして、シラン（ＳｉＨ4）および水素（Ｈ2）が用いられ、シランと水素との流量の比は１：２０である。なお、微結晶シリコン膜の形成の前に、ゲート絶縁層１２４、１４４に対して、水素プラズマ処理などの表面処理を行ってもよい。このときの圧力は例えば１．３３Ｐａである。
　さらに、積層構造を有する基板１０２を真空中で別チャンバーに搬送し、厚さ１５０ｎｍの窒化シリコン膜を形成する。ここでは、窒化シリコン膜は、ゲート絶縁層１２４、１４４とほぼ同様に形成される。
　この後、窒化シリコン膜の上にフォトレジストパターン膜（図示せず）を形成し、このフォトレジストパターン膜をマスクとして窒化シリコン膜のパターニングを行う（フォトリソグラフィ工程）。これにより、島状のチャネル保護層１３６、１５６が形成される。このときのフォトレジストパターン膜の形成の際に、裏面露光法を併用することにより、フォトレジストパターン膜の一部を自己整合的に形成することもできる。窒化シリコン膜のエッチングは、例えばＣＦ4（四フッ化炭素）ガスおよびＯ2（酸素）ガスを主として用いたドライエッチング法で行われるが、ＳＦ6（六フッ化硫黄）ガスおよび酸素ガスを用いることも可能である。または、フッ化水素酸によるウェットエッチング法でも可能である。エッチング終了後、有機アルカリを含む剥離液を用いてフォトレジストパターン膜を除去する。
　なお、必要に応じて、ゲート絶縁層１２４、１４４にコンタクトホール（図示せず）を形成してもよい。このコンタクトホールはゲート電極１２２、１４２と、上層の電極等と接続を行うため等の目的で設けられる。コンタクトホールの形成は、上記のチャネル保護層１３６、１５６の形成と同様に行うことができる。フォトレジストパターン膜（図示せず）を形成し、このフォトレジストパターン膜をマスクとして、エッチングを行えばよい。
　次に、チャネル保護層１３６、１５６、および微結晶シリコン膜１３１、１５１の上に、アモルファスシリコン膜（図示せず）を形成し、上記のフォトリソグラフィ工程と同様に第２領域のアモルファスシリコン膜を薄くし、図９（ａ）～図９（ｆ）に示すようにアモルファスシリコン膜１３３、１５３を形成する。具体的には、チャネル保護層１３６、１５６、および、微結晶シリコン膜１３１、１５１が形成された後、ＣＣＰ方式（容量結合型）のプラズマＣＶＤを用いて、厚さ３０ｎｍのアモルファスシリコン膜を形成する。このアモルファスシリコン膜については、一般的なアモルファスシリコンＴＦＴの製造プロセスと同じ形成条件で形成することができる。ここでは、アモルファスシリコン膜の形成は、基板温度：２５０～３００℃、圧力：２００～５００Ｐａという条件下で行われ、原料ガスとしてシラン（ＳｉＨ4）ガスおよび水素（Ｈ2）ガスを用いる。シランガスと水素ガスとの流量比は１：１０～１：１００である。なお、アモルファスシリコン膜の形成の前に、微結晶シリコン膜１３１、１５１等に対して、水素プラズマ処理などの表面処理を行ってもよい。このときの圧力は例えば１．３３Ｐａである。
　この後、アモルファスシリコン膜の上にフォトレジストパターン膜（図示せず）を形成し、このフォトレジストパターン膜をマスクとしてアモルファスシリコン膜のパターニングを行う（フォトリソグラフィ工程）。このとき、第１領域のアモルファスシリコン膜上にマスクとしてフォトレジストパターン膜を配置し、第１領域のアモルファスシリコン膜がエッチングされないようにする。
　アモルファスシリコン膜のエッチングは、例えばＣｌ2（塩素）ガスを主として用いたドライエッチング法で行われるが、他のガスを用いることも可能である。エッチングは第２領域のアモルファスシリコン膜の厚さが１０ｎｍとなるように行う。エッチング終了後、有機アルカリを含む剥離液を用いてフォトレジストパターン膜を除去する。
　（３）コンタクト層形成工程Ｓ６０６
　次に、図１０（ａ）～図１０（ｆ）に示すように、アモルファスシリコン膜１３３、１５３上に、リンをドープしたｎ+型アモルファスシリコン膜１２５、１４５を形成する。ここで、ｎ+型アモルファスシリコン膜１２５、１４５の厚さは３０ｎｍである。アモルファスシリコン膜１２５、１４５は、ホスフィン（ＰＨ3）を例えば０．５％程度含むシランガスを用いて、アモルファスシリコン膜１３３、１５３と同様に形成してもよい。
　（４）ソース・ドレイン電極形成工程Ｓ６０８
　次に、図１１（ａ）～図１１（ｆ）に示すように、ｎ+型アモルファスシリコン膜１２５、１４５上にソース・ドレイン金属膜（図示せず）およびフォトレジストパターン膜１３７、１５７を形成し、フォトレジストパターン膜１３７、１５７をマスクとしてソース・ドレイン金属膜をパターニングすることにより、ソース電極１２７、１４７、ドレイン電極１２８、１４８を形成する。ソース・ドレイン金属膜は、厚さ２００ｎｍのモリブデン（Ｍｏ）であり、ソース・ドレイン金属膜の堆積およびパターニングはゲート電極１２２、１４２と同様に行われる。ソース・ドレイン金属膜の材料はゲート金属膜と同様に他の材料であってもよく、ゲート金属膜と異なる材料であってもよい。また、次の工程において、ソース電極１２７、１４７、ドレイン電極１２８、１４８を保護するために、ここでは、フォトレジストパターン膜１３７、１５７は除去せずに残しているが、フォトレジストパターン膜１３７、１５７を除去してもよい。
　（５）ソース・ドレイン分離工程Ｓ６１０
　次に、図１２（ａ）～図１２（ｆ）に示すように、フォトレジストパターン膜１３７、１５７をマスクとして、ｎ+型アモルファスシリコン膜１２５、１４５、アモルファスシリコン膜１３３、１５３をエッチングし、さらにチャネル保護層１３６、１５６をマスクとして、微結晶シリコン膜１３１、１５１をエッチングする。このときのエッチングは、塩素（Ｃｌ2）ガスを用いたドライエッチング法で行われる。チャネル保護層１３６、１５６の材料は窒化シリコンであって、塩素ガスを用いた適切なドライエッチング条件においてはほとんどエッチングされず、マスクとして利用できる。なお、エッチング方法は上記の方法に限定されず、他のガスを用いることも可能である。フォトレジストパターン膜１３７、１５７は、エッチング終了後に有機アルカリを含む剥離液を用いて除去する。
　以上のようにして、ＴＦＴ１２０およびＴＦＴ１４０を備える半導体装置１００が作製される。なお、さらにＴＦＴ１２０、１４０に、窒化シリコンまたは有機材料からなるパッシベーション層（図示せず）を形成してもよい。また、このパッシベーション層に、外部からソース電極１２７、１４７等と電気的な接続を得るための開口部としてコンタクトホールを設けてもよいが、ここでは記載を省略する。
　上述した半導体装置１００は表示装置のアクティブマトリクス基板に好適に用いられる。図１３に、半導体装置１００を有するアクティブマトリクス基板２００の模式図を示す。図１３において、アクティブマトリクス基板２００の表示領域２０２と周辺領域２０３との境界２０１を二重線で示している。
　アクティブマトリクス基板２００の表示領域２０２には、画素ＴＦＴとして機能するＴＦＴ１２０と、ＴＦＴ１２０のゲート電極と電気的に接続されたゲート配線Ｇと、ＴＦＴ１２０のソース電極と電気的に接続されたソース配線Ｓと、ＴＦＴ１２０のドレイン電極と電気的に接続された画素電極２０４と、画素電極２０４に補助容量を与えるための補助容量配線ＣＳが設けられている。補助容量を与えるための電極は、補助容量配線ＣＳの一部を電極として用いている。また、アクティブマトリクス基板２００の周辺領域２０３には、ゲート配線Ｇに走査信号を印加するゲートドライバー回路２０５と、ソース配線Ｓにソース信号を印加するソースドライバーＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）２０６と、ゲートドライバー回路２０５およびソースドライバーＩＣ２０６に電源や信号を印加するための接続端子部２０７とを有している。ゲートドライバー回路２０５およびソースドライバーＩＣ２０６は接続端子部２０７等を介して外部回路（図示せず）と電気的に接続されている。
　アクティブマトリクス基板２００では、周辺領域２０３にあるゲートドライバー回路２０５の回路ＴＦＴとしてオン電流の高いＴＦＴ１４０が用いられ、表示領域２０２にある画素ＴＦＴとしてオフ電流が低く、オン／オフ比の高いＴＦＴ１２０が用いられている。ＴＦＴ１４０はオン電流が高いのでＴＦＴのチャネル幅を小さくでき、それによってゲートドライバー回路２０５がアクティブマトリクス基板２００上に占める面積を小さくすることができるので、アクティブマトリクス基板２００や半導体装置１００の狭額縁化を実現することができる。また、ＴＦＴ１２０のオフ電流は低く、オン／オフ比が高いので、画素ＴＦＴとして用いても画素電極電位が十分に保持される。このため、表示装置ではコントラスト比の低下を抑制でき、表示品位が保たれる。このようにＴＦＴ１２０、１４０をアクティブマトリクス基板２００上に適切に設けることにより、表示品位を低下させることなく狭額縁化を実現できる。
　なお、ここでは、ソースドライバーＩＣ２０６が設けられているが、ソースドライバーＩＣ２０６の代わりにＴＦＴ１４０を有するソースドライバー回路が設けられてもよい。
　なお、上記では、ゲートドライバー回路またはソースドライバー回路にＴＦＴ１４０が用いられていたが、アクティブマトリクス基板に例えば特開２００５－１１５３４２号公報に開示されているようなソース分割駆動回路が設けられ、ソース分割駆動回路にＴＦＴ１４０が用いられてもよい。
　図１４は、ソース分割駆動回路の模式図である。表示領域側に、ソース配線ＳＲｎ、ＳＧｎ、ＳＢｎ、ＳＲｎ＋１、ＳＧｎ＋１、ＳＢｎ＋１が設けられ、ソースドライバーＩＣ側にドライバー配線ＳＲＩＮｍ、ＳＧＩＮｍ、ＳＢＩＮｍが設けられている。ＴＦＴ１４０のオンオフはスイッチング信号ＳＥＬ１またはＳＥＬ２によって制御される。例えば、ソースドライバーＩＣから供給され、ドライバー配線ＳＲＩＮｍを介して供給される信号はソース配線ＳＲｎおよびＳＲｎ＋１に分割される。ソースドライバーＩＣからドライバー配線ＳＧＩＮｍ、ＳＢＩＮｍを介して供給される信号についても同様である。ここでＴＦＴ１４０はオン電流が高いので、回路の面積を小さくでき、狭額縁化を実現できる。
　また、上述した説明では、ゲートドライバー回路またはソースドライバー回路のＴＦＴとしてオン電流の高いＴＦＴ１４０が用いられているが、必要に応じてゲートドライバー回路またはソースドライバー回路のＴＦＴとしてオフ電流の低いＴＦＴ１２０を併用して用いてもよい。
　図１５に、アクティブマトリクス基板２００を備える液晶表示装置３００の模式図を示す。液晶表示装置３００は、アクティブマトリクス基板２００と、対向基板２２０と、アクティブマトリクス基板２００と対向基板２２０との間に設けられた液晶層２４０とを備えている。
　なお、図２に示した半導体装置１００では、半導体層１５０は微結晶シリコン膜１５２およびアモルファスシリコン膜１５４を含む積層構造であったが、本発明はこれに限定されない。以下、図１６～図１８を参照して半導体装置１００Ａ、１００Ｂ、１００Ｃを説明する。図１６～図１８のそれぞれにおいて、（ａ）には第１領域の上面図を示しており、（ｂ）および（ｃ）には（ａ）の断面図を示している。同様に、図１６～図１８のそれぞれにおいて、（ｄ）には第２領域の上面図を示しており、（ｅ）および（ｆ）には（ｄ）の断面図を示している。以下、簡単のため、図２に示した半導体装置１００と同様の構成要素には同一の参照符号を付し、説明を省略する。
　図１６（ａ）～図１６（ｆ）に示す半導体装置１００Ａでは、半導体層１５０はアモルファスシリコン膜１５４を含まず、半導体層１５０は微結晶シリコン膜１５２のみから形成されている。なお、ＴＦＴ１２０Ａは第１領域にあり、ＴＦＴ１４０Ａは第２領域にある。
　また、図１７（ａ）～図１７（ｆ）に示した半導体装置１００Ｂでは、アモルファスシリコン膜１３４はチャネル保護層１３６と微結晶シリコン膜１３２との間に位置しており、同様に、アモルファスシリコン膜１５４はチャネル保護層１５６と微結晶シリコン膜１５２との間に位置している。ここで、ＴＦＴ１２０Ｂは第１領域にあり、ＴＦＴ１４０Ｂは第２領域にある。
　さらに、図１８（ａ）～図１８（ｆ）に示した半導体装置１００Ｃでは、アモルファスシリコン膜１３４はチャネル保護層１３６と微結晶シリコン膜１３２との間に位置しており、半導体層１５０はアモルファスシリコン膜１５４を含まず、半導体層１５０は微結晶シリコン膜１５２のみから形成されている。ここで、ＴＦＴ１２０Ｃは第１領域にあり、ＴＦＴ１４０Ｃは第２領域にある。
　なお、図１６～図１８に示した半導体装置１００Ａ、１００Ｂ、１００Ｃは、半導体装置１００と同様に製造される。特に、膜の形成順序を変更したり、膜の形成を省略することにより、半導体層１３０、１５０の構成を変えることができる。また、特にアモルファスシリコン膜１３４、１５４の厚さの変更、あるいは一方を形成しないような場合でも、半導体装置１００と同様に、例えばフォトリソグラフィ工程を行えばよく、具体的には、マスクとなるフォトレジストパターン膜を形成して適切にエッチングを行えばよい。
　また、上述した説明では、半導体層１３０および半導体層１５０とソース電極１２７、１４７、ドレイン電極１２８、１４８との間には、コンタクト層１２６ａ、１４６ａ、１２６ｂ、１４６ｂが設けられていたが、本発明はこれに限定されない。コンタクト層１２６ａ、１４６ａ、１２６ｂ、１４６ｂが設けられなくてもよい。あるいは、ＴＦＴ１２０のコンタクト層１２６ａ、１２６ｂおよびＴＦＴ１４０のコンタクト層１４６ａ、１４６ｂの一方が設けられなくてもよい。半導体装置１００Ａ、１００Ｂ、１００Ｃについても同様である。これらの場合の製造方法は、半導体装置１００、１００Ａ、１００Ｂおよび１００Ｃと同様である。
　また、上述した説明では、半導体層１５０の微結晶シリコン膜１５２は半導体層１３０の微結晶シリコン膜１３２と同一工程で形成されており、微結晶シリコン膜１５２の厚さは微結晶シリコン膜１３２と略等しかったが、本発明はこれに限定されない。微結晶シリコン膜１５２の厚さは微結晶シリコン膜１３２と異なってもよい。
　また、上述した説明では、半導体層１５０の微結晶シリコン膜１５２は半導体層１３０の微結晶シリコン膜１３２と同一工程で形成されており、微結晶シリコン膜１５２の結晶化率は微結晶シリコン膜１３２と略等しかったが、本発明はこれに限定されない。微結晶シリコン膜１５２の結晶化率は微結晶シリコン膜１３２よりも高くてもよい。
　また、上述した説明では、半導体装置１００、１００Ａ、１００Ｂ、１００ＣのＴＦＴはシングルゲート構造であったが、本発明はこれに限定されない。ＴＦＴはダブルゲート構造であってもよい。あるいは、一部のＴＦＴがダブルゲート構造であり、他のＴＦＴがシングルゲート構造を有するように両方の構造が混在してもよい。図１９に、ダブルゲート構造を有するＴＦＴ１２０Ｄを示す。ＴＦＴ１２０Ｄは、半導体装置１００、１００Ａ、１００Ｂ、１００Ｃの中に含まれてもよい。
　図１９（ａ）に、ＴＦＴ１２０Ｄの上面図を示し、図１９（ｂ）および図１９（ｃ）に、ＴＦＴ１２０Ｄの断面図を示す。図１９（ｂ）および図１９（ｃ）は、図１９（ａ）の１９ｂ－１９ｂ’線および１９ｃ－１９ｃ’線に沿った断面のそれぞれに相当する。
　ＴＦＴ１２０Ｄは、基板１０２上に設けられたゲート電極１２２、１３８と、ゲート電極１２２、１３８を覆うゲート絶縁層１２４と、ソース電極１２７と、ドレイン電極１２８と、中間電極１２９と、ゲート絶縁層１２４上に設けられた半導体層１３０と、半導体層１３０の一部を覆うチャネル保護層１３６、１３９とを有している。半導体層１３０は、微結晶シリコン膜１３２およびアモルファスシリコン膜１３４を含んでいる。なお、ＴＦＴ１２０Ｄを用いる場合、半導体装置１００、１００Ａ、１００Ｂ、１００Ｃの中の一部のＴＦＴとして用いることが望ましい。ダブルゲート構造を有するＴＦＴ１２０Ｄは、本実施形態の半導体装置１００、１００Ａ、１００Ｂ、１００Ｃの有するＴＦＴ１２０等と同様に、オン／オフ比の改善が期待できるが、サイズが大きくなるために基板１０２上の占有面積が大きくなるというデメリットがある。従って、ＴＦＴ１２０Ｄを第１領域にて画素ＴＦＴとして用いた場合には、開口率が低下してしまうことがある。以上のように、オン／オフ比の改善を図る場合、上述した半導体装置１００、１００Ａ、１００Ｂ、１００Ｃ、および、後述の半導体装置５００、５００Ａ、５００Ｂ、５００Ｃ、８００、８００Ａに示した構成を有することにより、ダブルゲート構造のＴＦＴを用いるよりも、半導体装置およびアクティブマトリクス基板の特性を効果的に向上させることができる。
　（実施形態２）
　上述した説明では、チャネル保護層１３６、１５６が設けられており、このチャネル保護層１３６、１５６が微結晶シリコン膜１３２、１５２のマスクとして機能したが、本発明はこれに限定されない。
　以下、図２０を参照して、本発明による半導体装置の第２実施形態を説明する。本実施形態の半導体装置５００はＴＦＴ５２０およびＴＦＴ５４０を有している。ここでは、ＴＦＴ５２０およびＴＦＴ５４０は逆スタガ・チャネルエッチング型ＴＦＴである。
　図２０（ａ）に、ＴＦＴ５２０の上面図を示し、図２０（ｂ）および図２０（ｃ）に、ＴＦＴ５２０の断面図を示す。図２０（ｂ）および図２０（ｃ）は、図２０（ａ）の２０ｂ－２０ｂ’線および２０ｃ－２０ｃ’線に沿った断面のそれぞれに相当する。また、図２０（ｄ）に、ＴＦＴ５４０の上面図を示し、図２０（ｅ）および図２０（ｆ）に、ＴＦＴ５４０の断面図を示す。図２０（ｅ）および図２０（ｆ）は、図２０（ｄ）の２０ｅ－２０ｅ’線および２０ｆ－２０ｆ’線に沿った断面のそれぞれに相当する。以下、簡単のため、図２に示した半導体装置１００と同様の構成要素には同一の参照符号を付し、説明を省略する。
　ＴＦＴ５２０は、基板１０２上に設けられたゲート電極１２２と、ゲート電極１２２を覆うゲート絶縁層１２４と、ソース電極１２７と、ドレイン電極１２８と、ゲート絶縁層１２４上に設けられた半導体層５３０とを有している。半導体層５３０は、ソース領域５３０ａと、ドレイン領域５３０ｂと、チャネル領域５３０ｃとを有している。半導体層５３０のソース領域５３０ａはコンタクト層１２６ａを介してソース電極１２７と電気的に接続されており、半導体層５３０のドレイン領域５３０ｂはコンタクト層１２６ｂを介してドレイン電極１２８と電気的に接続されている。
　また、ＴＦＴ５４０は、基板１０２上に設けられたゲート電極１４２と、ゲート電極１４２を覆うゲート絶縁層１４４と、ソース電極１４７と、ドレイン電極１４８と、ゲート絶縁層１４４上に設けられた半導体層５５０とを有している。半導体層５５０は、ソース領域５５０ａと、ドレイン領域５５０ｂと、チャネル領域５５０ｃとを有している。半導体層５５０のソース領域５５０ａはコンタクト層１４６ａを介してソース電極１４７と電気的に接続されており、半導体層５５０のドレイン領域５５０ｂはコンタクト層１４６ｂを介してドレイン電極１４８と電気的に接続されている。例えば、ゲート絶縁層１２４、１４４の厚さは、ゲート電極１２２、１４２上にあるかどうかにかかわらず、いずれもほぼ４００ｎｍであり、ゲート絶縁層１２４、１４４は窒化シリコン（ＳｉＮx）から形成される。
　ＴＦＴ５２０、５４０のチャネル長Ｌ３、Ｌ４は、図２０（ａ）、図２０（ｄ）に示されているように、ソース電極１２７とドレイン電極１２８との間の距離、ソース電極１４７とドレイン電極１４８との間の距離にそれぞれ相当しており、例えば、Ｌ３＝Ｌ４＝３．５μｍである。また、ＴＦＴ５２０、５４０のチャネル幅Ｗ３、Ｗ４は、図２０（ａ）、図２０（ｄ）に示されているように、ソース電極１２７、１４７の電極の幅にそれぞれ相当しており、Ｗ３＝Ｗ４＝２４μｍである。ここでは、ソース電極１２７の幅はドレイン電極１２８の幅とほぼ等しく、ソース電極１４７の幅はドレイン電極１４８の幅とほぼ等しい。
　ゲート電極１２２およびゲート電極１４２は同一工程で形成されており、ゲート電極１２２およびゲート電極１４２は互いに同じ材料（例えば、モリブデン（Ｍｏ））から形成されている。
　ここで、半導体層５３０および半導体層５５０は多層構造である。半導体層５３０は、ゲート絶縁層１２４上に設けられた微結晶シリコン膜５３２と、微結晶シリコン膜５３２上に設けられたアモルファスシリコン膜５３４とを含んでいる。同様に、半導体層５５０は、ゲート絶縁層１４４上に設けられた微結晶シリコン膜５５２と、微結晶シリコン膜５５２上に設けられたアモルファスシリコン膜５５４とを含んでいる。微結晶シリコン膜５３２、５５２は互いに同じ材料（例えば、微結晶シリコン）から形成されており、アモルファスシリコン膜５３４、５５４は互いに同じ材料（例えば、アモルファスシリコン）から形成されている。
　半導体層５３０、５５０のそれぞれにおいて、チャネル領域の一部は除去されている。具体的には、半導体層５５０のチャネル領域５５０ｃではアモルファスシリコン膜５５４が完全に除去されているとともに、微結晶シリコン膜５５２の一部が除去されている。一方、半導体層５３０のチャネル領域５３０ｃにおいてアモルファスシリコン膜５３４の一部が除去されているが、微結晶シリコン膜５３２は除去されていない。
　コンタクト層１２６ａ、１２６ｂはアモルファスシリコン膜５３４を介して微結晶シリコン膜５３２上に設けられている。同様に、コンタクト層１４６ａ、１４６ｂはアモルファスシリコン膜５５４を介して微結晶シリコン膜５５２上に設けられている。
　半導体装置５００では、半導体層５３０、５５０のチャネル領域５３０ｃ、５５０ｃ、ソース電極１２７、１４７およびドレイン電極１２８、１４８を覆うようにパッシベーション層５３６、５５６が設けられている。
　ここでは、ゲート電極１２２、１４２上にある半導体層５３０、５５０がＴＦＴ５２０、５４０の基本的な特性を決める。ＴＦＴ５４０の半導体層５５０はＴＦＴ５２０の半導体層５３０と異なる。具体的には、ソース領域５５０ａおよびドレイン領域５５０ｂにおけるアモルファスシリコン膜５５４は、ソース領域５３０ａおよびドレイン領域５３０ｂにおけるアモルファスシリコン膜５３４よりも薄い。さらに、チャネル領域５５０ｃにおけるアモルファスシリコン膜５５４は除去されているが、チャネル領域５３０ｃにおけるアモルファスシリコン膜５３４は残されている。また、チャネル領域５５０ｃにおける微結晶シリコン膜５５２は、チャネル領域５３０ｃにおける微結晶シリコン膜５３２よりも薄い。
　例えば、ソース領域５５０ａおよびドレイン領域５５０ｂにおけるアモルファスシリコン膜５５４の厚さは１０ｎｍであって、ソース領域５３０ａおよびドレイン領域５３０ｂにおけるアモルファスシリコン膜５３４の厚さは５０ｎｍである。チャネル領域５５０ｃにおけるアモルファスシリコン膜５５４は除去されているが、チャネル領域５３０ｃにおけるアモルファスシリコン膜５３４の厚さは２０ｎｍである。また、チャネル領域５５０ｃにおける微結晶シリコン膜５５２の厚さは３０ｎｍであって、チャネル領域５３０ｃにおける微結晶シリコン膜５３２の厚さは５０ｎｍである。なお、ソース領域５３０ａ、５５０ａおよびドレイン領域５３０ｂ、５５０ｂにおける微結晶シリコン膜５３２、５５２の厚さは５０ｎｍである。
　なお、チャネル領域５３０ｃ、５５０ｃにおける微結晶シリコン膜５３２、５５２の厚さはともに２０ｎｍ以上６０ｎｍ以下であることが好ましい。チャネル領域５３０ｃ、５５０ｃにおける微結晶シリコン膜５３２、５５２の厚さが２０ｎｍ未満であると、それぞれのＴＦＴ５２０、５４０の移動度、オン電流が低下する。一方、チャネル領域５３０ｃ、５５０ｃにおける微結晶シリコン膜５３２、５５２の厚さが６０ｎｍを越えると、それぞれのＴＦＴ５２０、５４０のオフ電流が増加し、オン／オフ比が低下する。
　半導体装置５００では、半導体層５５０が微結晶シリコン膜５５２を有しており、ＴＦＴ５４０のオン電流が大きい。また、ソース領域５３０ａおよびドレイン領域５３０ｂにおける半導体層５３０のアモルファスシリコン膜５３４は、ソース領域５５０ａおよびドレイン領域５５０ｂにおける半導体層５５０のアモルファスシリコン膜５５４と比べて厚いので、ＴＦＴ５２０のオフ電流が小さい。
　上述した半導体装置１００と同様、半導体装置５００においても、ほとんどの画素ＴＦＴでは、ゲート電圧Ｖｇｄ＞０のオン範囲と、ゲート電圧Ｖｇｄ＜０のオフ範囲の両方が用いられるので、オフ電流、およびオン／オフ比が特に重要である。従って画素ＴＦＴの半導体層は、微結晶シリコン膜およびアモルファスシリコン膜を有する場合にはアモルファスシリコン膜の厚さが３０ｎｍ以上であること、または、半導体層が微結晶シリコン膜を有することなくアモルファスシリコン膜を有することが好ましい。一方、回路ＴＦＴは、ゲート電圧Ｖｇｄの範囲がほぼＶｇｄ≧０の範囲のみで回路設計が可能な場合が多い。回路ＴＦＴは、特にパネル等の周辺領域に形成される場合、あるいは表示領域において読み出し回路等を形成する場合において、狭額縁化あるいは開口率の最大化のためにサイズの小さいＴＦＴおよび大電流を必要とすることが多いので、ＴＦＴの特性のうちオン電流が重要視される。従って、回路ＴＦＴの半導体層は、微結晶シリコン膜および必要に応じてアモルファスシリコン膜を有しており、そのアモルファスシリコン膜の厚さは０ｎｍ以上３０ｎｍ以下であることが好ましい。このため、半導体装置５００においてＴＦＴ５２０は画素ＴＦＴとして好適に用いられ、ＴＦＴ５４０は回路ＴＦＴとして好適に用いられる。
　このように、半導体装置５００においてＴＦＴ５２０の特性はＴＦＴ５４０の特性と異なる。具体的には、ゲート電圧が等しい場合、ＴＦＴ５４０のオン電流はＴＦＴ５２０のオン電流よりも大きい。また、ゲート電圧が等しい場合、ＴＦＴ５２０のオフ電流はＴＦＴ５４０のオフ電流よりも小さい。また、オン電流とオフ電流の比（オン／オフ比）に着目すると、ＴＦＴ５２０のオン／オフ比はＴＦＴ５４０よりも大きい。ここでは、第１の実施形態と同様に、ＴＦＴ５２０を第１薄膜トランジスタと呼ぶことがあり、ＴＦＴ５４０を第２薄膜トランジスタと呼ぶことがある。また、同様に、ＴＦＴ５２０の設けられる領域を第１領域と呼び、ＴＦＴ５４０の設けられる領域を第２領域と呼ぶことがある。
　このような半導体装置５００は、表示装置のアクティブマトリクス基板の作製に好適に用いられる。オン電流の高いＴＦＴ５４０は周辺領域の回路ＴＦＴとして好適に用いられ、オフ電流の低いＴＦＴ５２０は表示領域における画素ＴＦＴとして好適に用いられる。
　ここで、図２１を参照して比較例１の半導体装置６００を説明する。半導体装置６００は第１領域に設けられたＴＦＴ６２０と、第２領域に設けられたＴＦＴ６４０とを有しており、ＴＦＴ６２０はＴＦＴ６４０と同様の構成を有している。
　図２１（ａ）に、ＴＦＴ６２０の上面図を示し、図２１（ｂ）および図２１（ｃ）に、ＴＦＴ６２０の断面図を示す。図２１（ｂ）および図２１（ｃ）は、図２１（ａ）の２１ｂ－２１ｂ’線および２１ｃ－２１ｃ’線に沿った断面のそれぞれに相当する。また、図２１（ｄ）に、ＴＦＴ６４０の上面図を示し、図２１（ｅ）および図２１（ｆ）に、ＴＦＴ６４０の断面図を示す。図２１（ｅ）および図２１（ｆ）は、図２１（ｄ）の２１ｅ－２１ｅ’線および２１ｆ－２１ｆ’線に沿った断面のそれぞれに相当する。
　ＴＦＴ６２０は、半導体層６３０として微結晶シリコン膜６３２のみを有している。微結晶シリコン膜６３２は、ゲート絶縁層６２４に接し、コンタクト層６２６ａ、６２６ｂにそれぞれ直接接している。同様に、ＴＦＴ６４０は、半導体層６５０として微結晶シリコン膜６５２のみを有している。微結晶シリコン膜６５２は、ゲート絶縁層６４４に接し、コンタクト層６２６ａ、６２６ｂにそれぞれ直接接している。ここで、微結晶シリコン膜６３２、６５２の厚さはチャネル領域６３０ｃ、６５０ｃにおいて３０ｎｍであって、ソース領域６３０ａ、６５０ａ、ドレイン領域６３０ｂ、６５０ｂにおいて５０ｎｍである。
　ＴＦＴ６２０、６４０のチャネル長Ｌ０は、図２１（ａ）、図２１（ｂ）に示されているように、それぞれソース電極６２７とドレイン電極６２８との間の距離またはソース電極６４７とドレイン電極６４８との間の距離に相当しており、Ｌ０＝３．５μｍである。また、ＴＦＴ６２０、６４０のチャネル幅Ｗ０は、図２１（ａ）、図２１（ｂ）に示されているように、それぞれソース電極６２７、６４７の幅に相当しており、Ｗ０＝２４μｍである。ここでは、ソース電極６２７の幅はドレイン電極６２８の幅と等しく、ソース電極６４７の幅はドレイン電極６４８の幅と等しい。
　以下、図２２～図２７を参照して、本実施形態の半導体装置５００の製造方法を説明する。
　図２２は、半導体装置５００の製造方法の概略を説明するための図である。図２２に示すように、半導体装置５００の製造方法は、ゲート電極を形成するゲート電極形成工程Ｓ２２０２と、ゲート絶縁層、半導体層を形成するゲート絶縁層・半導体層形成工程Ｓ２２０４と、コンタクト層を形成するコンタクト層形成工程Ｓ２２０６と、ソースおよびドレイン電極を形成するソース・ドレイン電極形成工程Ｓ２２０８と、ソースおよびドレイン電極を電気的に分離するソース・ドレイン分離工程Ｓ２２１０と、パッシベーション層形成工程Ｓ２２１２とを包含する。
　以下、図２３～図２７を参照して半導体装置５００の製造方法を工程毎に詳しく説明する。図２３～図２７のそれぞれにおいて、（ａ）には第１領域の上面図を示しており、（ｂ）および（ｃ）には（ａ）の断面図を示している。同様に、図２３～図２７のそれぞれにおいて、（ｄ）には第２領域の上面図を示しており、（ｅ）および（ｆ）には（ｄ）の断面図を示している。なお、簡単のため、上述した半導体装置１００と同様の構成要素には同一の参照符号を付し、説明を省略する。
　（１）ゲート電極形成工程Ｓ２２０２
　ゲート電極形成工程Ｓ２２０２は、図７を参照して上述した半導体装置１００におけるゲート電極形成工程Ｓ６０２と同様であり、その詳細な説明を省略する。ゲート電極１２２およびゲート電極１４２は同一工程で形成されており、ゲート電極１２２およびゲート電極１４２は互いに同じ材料（例えば、モリブデン（Ｍｏ））から形成されている。
　上述した半導体装置１００と同様、ゲート電極１２２、１４２の材料は、モリブデン（Ｍｏ）の他に、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させたものであってもよい。ゲート電極１２２、１４２は、上記材料を用いた単一の層であってもよいし、積層構造を有していてもよい。例えば、ゲート電極１２２、１４２は、チタンおよびアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層構造であってよく、チタンおよび銅によるＴｉ／Ｃｕ／Ｔｉ積層構造、あるいは銅およびモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層構造であってもよい。ゲート金属膜の形成方法としては、スパッタ法の他、蒸着法等を用いることもできる。ゲート金属膜の厚さも特に限定されない。ゲート金属膜のエッチング方法も限定されない。
　（２）ゲート絶縁層・半導体層形成工程Ｓ２２０４
　次に、図２３（ａ）～図２３（ｆ）に示すように、ゲート電極１２２、１４２の上に、それぞれゲート絶縁層１２４、１４４、微結晶シリコン膜（図示せず）、およびアモルファスシリコン膜（図示せず）を順に堆積し、この微結晶シリコン膜およびアモルファスシリコン膜を同一のフォトリソグラフィ工程でパターニングする。その後、さらに別のフォトリソグラフィ工程により、第２領域のアモルファスシリコン膜を薄くし、微結晶シリコン膜５３１、５５１、アモルファスシリコン膜５３３、５５３を形成する。
　例えば、ゲート絶縁層１２４、１４４、微結晶シリコン膜およびアモルファスシリコン膜は、マルチチャンバー型装置を用いて真空中にて連続して形成される。ゲート絶縁層１２４、１４４は、一般的なアモルファスＴＦＴの製造プロセスと同じ形成条件で形成できる。具体的には、上述した半導体装置１００と同様に、ゲート電極１２２、１４２が形成された後、プラズマＣＶＤ法により、窒化シリコン（ＳｉＮx）からなるゲート絶縁層（例えば厚さ４００ｎｍ）１２４、１４４を形成する。ここでは、ゲート絶縁層１２４、１４４の形成は、ＣＣＰ方式（容量結合型）のプラズマＣＶＤを用いて、基板温度：２５０～３００℃、圧力：５０～３００Ｐａの条件下で行われる。また、原料ガスとして、シラン（ＳｉＨ4）、アンモニア（ＮＨ3）および窒素（Ｎ2）の混合ガスを用いる。
　次に、積層構造を有する基板１０２を真空中で別チャンバーに搬送し、厚さ５０ｎｍの微結晶シリコン膜を形成する。ＣＶＤは高密度プラズマＣＶＤ方式（ＩＣＰ方式、表面波プラズマ方式又はＥＣＲ方式）を用いて、基板温度：２５０～３００℃、圧力：約１．３３Ｐａの条件下で行う。また、原料ガスとして、シラン（ＳｉＨ4）および水素（Ｈ2）が用いられるが、シランと水素との流量の比は１：２０である。また、微結晶シリコン膜の形成の前に、ゲート絶縁層１２４、１４４に対して、水素プラズマ処理などの表面処理を行ってもよい。このときの圧力は例えば１．３３Ｐａである。
　さらに、積層構造を有する基板１０２を真空中で別チャンバーに搬送し、厚さ５０ｎｍのアモルファスシリコン膜を形成する。このアモルファスシリコン膜については、一般的なアモルファスシリコンＴＦＴの製造プロセスと同じ形成条件で形成することができる。ここでは、アモルファスシリコン膜の形成は、基板温度：２５０～３００℃、圧力：２００～５００Ｐａの条件下で行われ、原料ガスとしてシラン（ＳｉＨ4）ガスおよび水素（Ｈ2）ガスが用いられる。シランガスと水素ガスとの流量比は１：１０～１：１００である。なお、アモルファスシリコン膜の形成の前に、微結晶シリコン膜等に対して、水素プラズマ処理などの表面処理を行ってもよい。このときの圧力は例えば１．３３Ｐａである。
　この後、アモルファスシリコン膜の上にフォトレジストパターン膜（図示せず）を形成し、このフォトレジストパターン膜をマスクとして微結晶シリコン膜とアモルファスシリコン膜のパターニングを行う（フォトリソグラフィ工程）。さらに、第１領域のアモルファスシリコン膜上にフォトレジストパターン膜（図示せず）を形成し、このフォトレジストパターン膜をマスクとして第２領域のアモルファスシリコン膜を薄くする（フォトリソグラフィ工程）。これにより、島状のアモルファスシリコン膜５３３、５５３、微結晶シリコン膜５３１、５５１が形成される。
　微結晶シリコン膜およびアモルファスシリコン膜のエッチングは、例えばＣｌ2（塩素）ガスを主として用いたドライエッチング法で行われるが、他のガスを用いることも可能である。２回目のフォトリソグラフィ工程におけるエッチングは第２領域において、アモルファスシリコン膜の厚さが１０ｎｍとなるように行う。エッチング終了後、有機アルカリを含む剥離液を用いてフォトレジストパターン膜を除去する。
　なお、必要に応じて、ゲート絶縁層１２４、１４４にコンタクトホール（図示せず）を形成してもよい。このコンタクトホールはゲート電極１２２、１４２と、上層の電極等と接続を行うため等の目的で設けられる。コンタクトホールの形成は、フォトレジストパターン膜（図示せず）を形成し、このフォトレジストパターン膜をマスクとして、エッチングを行えばよい。
　（３）コンタクト層形成工程Ｓ２２０６
　次に、図２４（ａ）～図２４（ｆ）に示すように、アモルファスシリコン膜５３３、５５３上に、リンをドープしたｎ+型アモルファスシリコン膜１２５、１４５を形成する。ここで、ｎ+型アモルファスシリコン膜１２５、１４５の厚さは３０ｎｍである。アモルファスシリコン膜１２５、１４５は、ホスフィン（ＰＨ3）を例えば０．５％程度含むシランガスを用いて、前工程であるゲート絶縁層・半導体層形成工程Ｓ２２０４でのアモルファスシリコン膜と同様に形成してもよい。
　（４）ソース・ドレイン電極形成工程Ｓ２２０８
　次に、図２５（ａ）～図２５（ｆ）に示すように、ｎ+型アモルファスシリコン膜１２５、１４５上にソース・ドレイン金属膜（図示せず）とフォトレジストパターン膜１３７、１５７を形成し、ソース・ドレイン金属膜をパターニングすることにより、ソース電極１２７、１４７、ドレイン電極１２８、１４８を形成する。
　ソース・ドレイン金属膜は厚さ２００ｎｍのモリブデン（Ｍｏ）であり、ソース・ドレイン金属膜の堆積およびパターニングはゲート電極１２２、１４２と同様に行われる。ソース・ドレイン金属膜の材料はゲート金属膜と同様に他の材料であってもよく、ゲート金属膜と異なる材料であってもよい。また、次の工程において、ソース電極１２７、１４７、ドレイン電極１２８、１４８を保護するために、ここでは、フォトレジストパターン膜１３７、１５７は除去せずに残しているが、フォトレジストパターン膜１３７、１５７を除去してもよい。
　（５）ソース・ドレイン分離工程Ｓ２２１０
　次に、フォトレジストパターン膜１３７、１５７をマスクとして、ｎ+型アモルファスシリコン膜１２５、１４５、アモルファスシリコン膜５３３、５５３、微結晶シリコン膜５５１の一部をエッチングする。このときのエッチングは、塩素（Ｃｌ2）ガスを用いたドライエッチング法で行われる。なお、エッチング方法は上記の方法に限定されず、他のガスを用いることも可能である。
　その後、図２６（ａ）～図２６（ｆ）に示すように、フォトレジストパターン膜１３７、１５７を除去する。フォトレジストパターン膜１３７、１５７は、エッチング終了後に有機アルカリを含む剥離液を用いて除去する。
　（６）パッシベーション層形成工程Ｓ２２１２
　次に、図２７（ａ）～図２７（ｆ）に示すように、パッシベーション層５３６、５５６を形成する。パッシベーション層５３６、５５６については、一般的なアモルファスＴＦＴの製造プロセスと同じ形成条件で形成することができる。具体的には、ソース・ドレイン分離工程Ｓ２２１０の後に、ゲート絶縁層１２４、１４４の形成と同様に、プラズマＣＶＤ法により、窒化シリコン（ＳｉＮx）からなるパッシベーション層５３６、５５６（厚さ：例えば２５０ｎｍ）を形成する。ここでは、パッシベーション層５３６、５５６の形成は、容量結合プラズマ方式のプラズマＣＶＤを用いて、基板温度：２５０～３００℃、圧力：５０～３００Ｐａの条件下で行われる。また、原料ガスとして、シラン（ＳｉＨ4）、アンモニア（ＮＨ3）および窒素（Ｎ2）の混合ガスが用いられる。なお、パッシベーション層５３６、５５６の材料としては、有機材料、具体的には感光性の有機材料を用いることができ、または、窒化シリコン、酸化シリコン（ＳｉＯx）を組み合わせて用いてもよい。
　以上のようにして、ＴＦＴ５２０およびＴＦＴ５４０を備える半導体装置５００が作製される。なお、ここでは図示しないが、さらにフォトリソグラフィ工程を行い、パッシベーション層５３６、５５６に、外部からソース電極１２７、１４７等と電気的な接続を得るための開口部としてコンタクトホールを形成してもよい。
　なお、上述した説明では、上記のゲート絶縁層・半導体層形成工程Ｓ２２０４において、厚さの異なるアモルファスシリコン膜５３３、５５３は、２度のフォトリソグラフィ工程を行って形成されたが、これに限定されない。例えば、ハーフトーン露光を用いることにより、厚さの異なるアモルファスシリコン膜５３３、５５３を形成することができる。この場合、フォトレジストパターン膜の形成回数を減らすことができ、フォトレジストパターン膜形成のための材料を削減できる。
　ハーフトーン露光を用いたプロセスは、例えばＣ．Ｗ．Ｋｉｍ等によるＳＩＤ　２０００　ＤＩＧＥＳＴ、ｐｐ１００６－１００９に記載されている。上述したゲート絶縁層・半導体層形成工程Ｓ２２０４において、アモルファスシリコン膜の上にフォトレジストパターン膜を形成する際、ハーフトーン露光を用いて、第１領域にあるアモルファスシリコン膜上に厚いフォトレジストパターン膜を形成し、第２領域にあるアモルファスシリコン膜上に薄いフォトレジストパターン膜を形成する。まず、全てのフォトレジストパターン膜を用いてアモルファスシリコン膜、微結晶シリコン膜をエッチングした後、ドライエッチングなどによってフォトレジストパターン全体を薄くすることにより、フォトレジストパターン膜の薄い部分を除去し、残された第１領域にあるフォトレジストパターン膜を利用して、第２領域のアモルファスシリコン膜を薄くする。このように２段階の厚さを有するフォトレジストパターン膜を形成することで、フォトレジストパターン膜の形成回数が減少するので、工程数の削減が可能である。
　半導体装置５００において、上記ハーフトーン露光プロセスを適用すれば、フォトレジストパターン膜の形成回数を、比較例１の半導体装置６００と同様にできるので、生産性が向上する。従って、半導体装置５００の形成には、ハーフトーン露光プロセスの併用が有効である。
　なお、上記のハーフトーン露光を用いたプロセスは、他の工程においても用いることができる。例えば、パッシベーション層形成工程Ｓ２２１２において、同一のフォトレジストパターン膜を用いたハーフトーン露光により、ゲート絶縁層１２４、１４４およびパッシベーション層５３６、５５６にコンタクトホールを形成することもでき、加工する層の組み合わせは様々である。また、ハーフトーン露光を用いたプロセスは、他の実施形態においても用いることができる。
　なお、上述したように、微結晶シリコン膜５３２、５５２の厚さは２０ｎｍ以上６０ｎｍ以下であることが好ましい。微結晶シリコン膜の厚さが２０ｎｍ未満である場合、移動度が低下し、ＴＦＴのオン特性が低下する。一方、微結晶シリコン膜の厚さが６０ｎｍを越えると、ＴＦＴのオフ電流が増加し、オン／オフ比が低下する。
　以下、図２８を参照してチャネル領域の半導体層の厚さとＴＦＴの特性との関係を説明する。図２８は、多数の逆スタガ・チャネルエッチング型のＴＦＴのそれぞれにおいて１０Ｖのソース電圧Ｖｓｄでチャネル領域の半導体層の厚さとＴＦＴ特性の関係を詳細に調べたグラフである。図２８（ａ）、図２８（ｂ）および図２８（ｃ）において、横軸はいずれもチャネル領域の半導体層の厚さを示しており、縦軸は移動度、最低オフ電流およびＳ値をそれぞれ示す。なお、ここでは、図２１（ａ）～図２１（ｃ）において示された形状を有するＴＦＴ６２０が用いられ、半導体層６３０は微結晶シリコン膜６３２のみからなり、ソース領域６３０ａとドレイン領域６３０ｂでの半導体層６３０の厚さは１００ｎｍである。また、ここでは、ＴＦＴのチャネル長は３μｍ、チャネル幅Ｗは２０μｍである。
　図２８（ａ）に示すように、チャネル領域の半導体層の厚さが２０ｎｍ以上であれば、移動度はほぼ一定の高い値を示す。また、図２８（ｂ）に示すように、チャネル領域の半導体層の厚さが６０ｎｍ以下であれば、最低オフ電流が許容範囲（１５ｐＡ）内に収まる。さらに、また、図２８（ｃ）に示すように、チャネル領域の半導体層の厚さが６０ｎｍ以下であれば、サブスレッショルドスイング値（Ｓ値）が許容範囲（２．１Ｖ／ｄｅｃａｄｅ）内に収まる。これらの結果から、チャネル領域の半導体層の厚さが２０ｎｍ以上６０ｎｍ以下であれば、高移動度（オン特性）と低オフ電流（最低オフ電流）を両立できるとともにサブスレッショルドスイング値を所望に設定できることがわかる。
　なお、図２８には、逆スタガ・チャネルエッチング型ＴＦＴ構造の結果を示したが、実施形態１において上述した逆スタガ・チャネル保護型ＴＦＴ構造を有するＴＦＴでも同様の結果が得られることが確認されている。また、他の実施形態においても、チャネル領域の微結晶シリコン膜の厚さは２０ｎｍ以上６０ｎｍ以下の範囲であることが好ましい。
　なお、図２０に示した半導体装置５００では、半導体層５５０は微結晶シリコン膜５５２およびアモルファスシリコン膜５５４を含む積層構造であったが、本発明はこれに限定されない。
　以下、図２９を参照して半導体装置５００Ａを説明する。本実施形態の半導体装置５００Ａは、第１領域に設けられたＴＦＴ５２０Ａと、第２領域に設けられたＴＦＴ５４０Ａとを備えている。
　図２９（ａ）に、半導体装置５００Ａの第１領域の上面図を示し、図２９（ｂ）および図２９（ｃ）に、図２９（ａ）の断面図を示す。同様に、図２９（ｄ）に、半導体装置５００Ａの第２領域の上面図を示し、図２９（ｅ）および図２９（ｆ）には図２９（ｄ）の断面図を示している。以下、簡単のため、図２０に示した半導体装置５００と同様の構成要素には同一の参照符号を付し、説明を省略する。
　半導体装置５００Ａでは、半導体層５５０はアモルファスシリコン膜５５４を含まず、半導体層５５０は微結晶半導体膜５５２のみから形成されている。半導体装置５００Ａの半導体層５５０は、上述したゲート絶縁層・半導体層形成工程Ｓ２２０４における２回目のフォトリソグラフィ工程において、第２領域のアモルファスシリコン膜を全てエッチングすることによって形成できる。
　（実施形態３）
　上述した説明では、第２薄膜トランジスタにおけるアモルファスシリコン膜は第１薄膜トランジスタにおけるアモルファスシリコン膜よりも薄いか、第２薄膜トランジスタにおける半導体層はアモルファスシリコン膜を有していなかったが、本発明はこれに限定されない。
　以下、図３０を参照して本発明による半導体装置の第３実施形態を説明する。本実施形態の半導体装置５００Ｂは、第１領域に設けられたＴＦＴ５２０Ｂと、第２領域に設けられたＴＦＴ５４０Ｂとを備えている。
　図３０（ａ）に、第１領域の上面図を示しており、図３０（ｂ）および図３０（ｃ）に、図３０（ａ）の断面図を示している。同様に、図３０（ｄ）に、第２領域の上面図を示しており、図３０（ｅ）および図３０（ｆ）には図３０（ｄ）の断面図を示している。以下、簡単のため、図２０に示した半導体装置５００と同様の構成要素には同一の参照符号を付し、説明を省略する。
　ＴＦＴ５２０Ｂは、ゲート電極１２２と、ゲート絶縁層５２４Ｂと、ソース電極１２７と、ドレイン電極１２８と、半導体層５３０とを有している。半導体層５３０は、ソース領域５３０ａと、ドレイン領域５３０ｂと、チャネル領域５３０ｃとを有している。半導体層５３０のソース領域５３０ａはコンタクト層１２６ａを介してソース電極１２７と電気的に接続されており、半導体層１３０のドレイン領域５３０ｂはコンタクト層１２６ｂを介してドレイン電極１２８と電気的に接続されている。
　また、ＴＦＴ５４０Ｂは、ゲート電極１４２と、ゲート絶縁層５４４Ｂと、ソース電極１４７と、ドレイン電極１４８と、半導体層５５０とを有している。半導体層５５０は、ソース領域５５０ａと、ドレイン領域５５０ｂと、チャネル領域５５０ｃとを有している。半導体層５５０のソース領域５５０ａはコンタクト層１４６ａを介してソース電極１４７と電気的に接続されており、半導体層５５０のドレイン領域５５０ｂはコンタクト層１４６ｂを介してドレイン電極１４８と電気的に接続されている。
　図３０に示した半導体装置５００Ｂでは、ＴＦＴ５２０Ｂの半導体層５３０はＴＦＴ５４０Ｂの半導体層５５０と同様の構成を有しており、半導体層５３０および半導体層５５０は単層構造である。半導体層５３０は、厚さ５０ｎｍの微結晶シリコン膜５３２のみを含んでいる。同様に、半導体層５５０は、厚さ５０ｎｍの微結晶シリコン膜５５２のみを含んでいる。
　半導体装置５００Ｂにおいて、ゲート絶縁層５２４Ｂおよびゲート絶縁層５４４Ｂは、例えば窒化シリコン（ＳｉＮx）から形成されており、ゲート絶縁層５２４Ｂの厚さはゲート絶縁層５４４Ｂと異なる。例えば、ゲート絶縁層５２４Ｂの厚さは４００ｎｍであり、ゲート絶縁層５４４Ｂの厚さはゲート絶縁層５２４Ｂのほぼ２／３であって、ほぼ２６６ｎｍである。このように、ゲート絶縁層５４４Ｂはゲート絶縁層５２４Ｂよりも薄い。
　半導体装置５００Ｂは、半導体装置５００と同様に作製される。ただし、半導体装置５００Ｂのゲート絶縁層５２４Ｂ、５４４Ｂは、例えば、ゲート絶縁層となる窒化シリコン膜（ＳｉＮx）を堆積した後にフォトリソグラフィ工程を行うことによって第２領域の窒化シリコン膜を部分的にエッチングすることによって形成される。ただし、ゲート絶縁層５２４Ｂ、５４４Ｂの形成方法はこれに限定されない。
　半導体装置５００Ｂでは、ＴＦＴ５４０Ｂのゲート絶縁層５４４Ｂはゲート絶縁層５２４Ｂと比べて薄いため、ゲート電圧Ｖｇｄが同じであっても、半導体層５５０に印加される電界強度が半導体層５３０に印加される電界強度よりも強い。このため、ゲート電圧Ｖｇｄが同じ場合、ＴＦＴ５４０Ｂのオン電流はＴＦＴ５２０Ｂよりも大きい。このようなＴＦＴ５４０Ｂは、ゲート電圧Ｖｇｄ＜０の場合のオフ電流も大きいが、ゲート電圧Ｖｇｄ≧０の範囲で動作させる場合にはオフ電流の増大は問題にならない。従って、回路ＴＦＴのうち、例えばＶｇｄ≧０の範囲で駆動するＴＦＴにＴＦＴ５４０Ｂを用いることが好ましい。この場合、同じサイズのＴＦＴで大きなオン電流を得ることができるので、ドライバー回路がアクティブマトリクス基板上に占める面積を小さくすることができる。一方、ＴＦＴ５２０Ｂのゲート絶縁層５２４Ｂは、上述した半導体装置１００におけるゲート絶縁層１２４、１４４と同様に４００ｎｍの厚さを有しており、画素ＴＦＴとして用いても画素電極の電位が十分に保持されるため、コントラスト比の低下を抑制でき、表示品位が保たれる。このように半導体装置５００Ｂは、異なるゲート絶縁層５２４Ｂ、５４４Ｂを有するＴＦＴ５２０Ｂ、５４０Ｂが適切に設けられており、半導体装置５００Ｂを用いたモノリシック基板は、表示品位を低下させることなく狭額縁化を実現できる。このような半導体装置５００Ｂを用いて表示装置のアクティブマトリクス基板が好適に作製される。オン電流の高いＴＦＴ５４０Ｂは周辺領域の回路ＴＦＴとして好適に用いられ、オフ電流の低いＴＦＴ５２０Ｂは表示領域の画素ＴＦＴとして好適に用いられる。
　図３０に示した半導体装置５００Ｂでは、ＴＦＴ５２０Ｂの半導体層５３０はＴＦＴ５４０Ｂの半導体層５５０と同様の構成を有しており、半導体層５３０および半導体層５５０は単層構造であるが、本発明はこれに限定されない。例えば、半導体層５３０および半導体層５５０は、微結晶シリコン膜とアモルファスシリコン膜の積層構造であってもよい。なお、半導体装置５００Ｂにおいて、ＴＦＴ５２０Ｂの半導体層５３０はＴＦＴ５４０Ｂの半導体層５５０と異なる構成であってもよい。
　また、上述した説明では、ゲート絶縁層５２４Ｂおよびゲート絶縁層５４４Ｂはいずれも単層構造であったが、本発明はこれに限定されない。
　図３１に、半導体装置５００Ｃを示す。図３１（ａ）に、半導体装置５００Ｃの第１領域の上面図を示しており、図３１（ｂ）および図３１（ｃ）には図３１（ａ）の断面図を示している。同様に、図３１（ｄ）には第２領域の上面図を示しており、図３１（ｅ）および図３１（ｆ）には図３１（ｄ）の断面図を示している。図３１に示した半導体装置５００Ｃでは、簡単のため、図２０に示した半導体装置５００と同様の構成要素には同一の参照符号を付しており、その説明を省略する。
　半導体装置５００Ｃにおいてゲート絶縁層５２４Ｃは絶縁層５２４Ｃ１と絶縁層５２４Ｃ２の積層構造であり、ゲート絶縁層５４４Ｃは単層構造である。絶縁層５２４Ｃ１はゲート絶縁層５４４Ｃと同様の構成を有している。例えば、絶縁層５２４Ｃ１およびゲート絶縁層５４４Ｃは厚さ２００ｎｍの酸化シリコン膜（ＳｉＯx）であり、絶縁層５２４Ｃ２は厚さ５０ｎｍの窒化シリコン膜（ＳｉＮx）である。
　半導体装置５００Ｃは、上述した半導体装置５００と同様に作製される。ただし、酸化シリコン膜は、ＴＥＯＳ（テトラエトキシシラン）を原材料として、窒化シリコン膜と同様にプラズマＣＶＤ法で形成可能である。なお、半導体装置５００Ｃは半導体装置５００とは異なる態様で作製されてもよい。
　図３１に示した半導体装置５００Ｃでは、半導体層５５０は半導体層５３０と異なる構成を有している。半導体層５３０、５５０は両方とも微結晶シリコン膜５３２、５５２の単層から構成されるが、下地絶縁層の表面の材料の違いに起因して結晶化率の違いが発生する。微結晶シリコン膜５３２、５５２の形成条件は同様であっても、微結晶シリコン膜５３２は窒化シリコンからなる絶縁層５２４Ｃ２上に形成される一方、微結晶シリコン膜５５２は酸化シリコンからなるゲート絶縁層５４４Ｃ上に形成されるため、微結晶シリコン膜５５２の結晶化率は微結晶シリコン膜５３２よりも高い。
　一般に、微結晶シリコンＴＦＴでは、微結晶シリコン膜の結晶化率が高いほどＴＦＴの移動度が高い。ここでは、微結晶シリコン膜５５２の結晶化率が高いので、ＴＦＴ５４０Ｃの移動度が高く、オン電流が大きい。従って、ＴＦＴ５４０Ｃは回路ＴＦＴに適し、ドライバー回路がアクティブマトリクス基板上に占める面積を小さくすることができる。一方、微結晶シリコン膜５３２の結晶化率は比較的低いので、ＴＦＴ５２０Ｃの特性はアモルファスシリコンＴＦＴに近く、移動度が低く、オン電流は小さいものの、オフ電流が小さく、オン／オフ比が高い。ＴＦＴ５２０Ｃを画素ＴＦＴとして用いると、画素電極電位が十分に保持されるため、コントラスト比の低下を抑制でき、表示品位が保たれる。
　このように半導体装置５００Ｃは、異なるゲート絶縁層と異なる結晶化率の微結晶シリコン膜を有するＴＦＴ５２０Ｃ、５４０Ｃが基板上に適切に設けられているので、ゲートドライバー回路等を有する半導体装置において、表示品位を低下させることなく狭額縁化を実現できる。
　なお、図３０に示した半導体装置５００Ｂでは、ゲート絶縁層５２４Ｂおよびゲート絶縁層５４４Ｂはいずれも同じ材料から形成されていたが、本発明はこれに限定されない。ゲート絶縁層５２４Ｂおよびゲート絶縁層５４４Ｂは別の材料から形成されていてもよい。例えば、ゲート絶縁層５２４Ｂは窒化シリコン膜（ＳｉＮx）単層からなり、ゲート絶縁層５４４Ｂは酸化シリコン膜（ＳｉＯx）単層からなっていてもよい。例えば、ゲート絶縁層５２４Ｂの厚さは４００ｎｍであって、ゲート絶縁層５４４Ｂの厚さは２００ｎｍである。半導体層５３０、５５０は両方とも微結晶シリコン膜５３２、５５２の単層から構成されるが、このような場合でも、下地絶縁層の表面の材料の違いに起因して結晶化率の違いが発生する。この場合、微結晶シリコン膜５５２の結晶化率は微結晶シリコン膜５３２よりも高いので、ＴＦＴ５４０Ｂの移動度が高く、オン電流が大きい。従って、ＴＦＴ５４０Ｂは回路ＴＦＴに適し、ドライバー回路がアクティブマトリクス基板上に占める面積を小さくすることができる。一方、微結晶シリコン膜５３２の結晶化率は比較的低いので、ＴＦＴ５２０Ｂの特性はアモルファスシリコンＴＦＴに近く、移動度が低く、オン電流は小さいものの、オフ電流が小さく、オン／オフ比が高い。ＴＦＴ５２０Ｂを画素ＴＦＴとして用いると、画素電極電位が十分に保持されるため、コントラスト比の低下を抑制でき、表示品位が保たれる。
　このように、異なるゲート絶縁層５２４Ｂ、５４４Ｂの表面上に微結晶シリコン膜５３２、５５２を形成することによって、異なる特性を有するＴＦＴ５２０Ｂ、５４０Ｂを得ることができる。この場合、ＴＦＴ５２０Ｂでは、微結晶シリコン膜５３２を窒化シリコン膜（ＳｉＮx）からなるゲート絶縁層５２４Ｂの表面上に形成するため、画素ＴＦＴとして適し、ＴＦＴ５４０Ｂでは、微結晶シリコン膜５５２を酸化シリコン膜（ＳｉＯx）からなるゲート絶縁層５４４Ｂの表面上に形成するため、回路ＴＦＴとして適する特性を有する。このような形態を有する半導体装置でも、異なるゲート絶縁層と異なる結晶化率の微結晶シリコン膜を有するＴＦＴ５２０Ｂ、５４０Ｂが基板上に適切に設けられているので、ゲートドライバー回路等を有する半導体装置において、表示品位を低下させることなく狭額縁化を実現できる。
　（実施形態４）
　上述した説明では、半導体装置は特性の異なるＴＦＴを備えていたが、本発明はこれに限定されない。半導体装置はＴＦＴ以外の半導体素子を備えていてもよい。
　以下、図３２を参照して本発明による半導体装置の第４実施形態の構成を説明する。本実施形態の半導体装置８００は、ＴＦＴ８２０と、ダイオード８６０とを備えている。ダイオード８６０はＴＦＴのダイオード接続の行われたフォトダイオードである。図３２にＴＦＴ８２０、ダイオード８６０の模式的な断面図を示す。以下、簡単のため、図２０に示した半導体装置５００と同様の構成要素には同一の参照符号を付し、説明を省略する。
　ＴＦＴ８２０は、基板１０２上に設けられたゲート電極１２２と、ゲート電極１２２を覆うゲート絶縁層１２４と、ソース電極１２７と、ドレイン電極１２８と、ゲート絶縁層１２４上に設けられた半導体層５３０とを有している。半導体層５３０は微結晶シリコン膜５３２およびアモルファスシリコン膜５３４を有している。半導体層５３０のソース領域５３０ａはコンタクト層１２６ａを介してソース電極１２７と電気的に接続されており、半導体層５３０のドレイン領域５３０ｂはコンタクト層１２６ｂを介してドレイン電極１２８と電気的に接続されている。
　また、ダイオード８６０は、基板１０２上に設けられたゲート電極１６２と、ゲート電極１６２を覆うゲート絶縁層１６４と、第１電極（ソース電極）１６７と、第２電極（ドレイン電極）１６８と、ゲート絶縁層１６４上に設けられた半導体層１７０とを有している。半導体層１７０は微結晶シリコン膜１７２およびアモルファスシリコン膜１７４を有している。半導体層１７０のソース領域１７０ａはコンタクト層１６６ａを介して第１電極１６７と電気的に接続されており、半導体層１７０のドレイン領域１７０ｂはコンタクト層１６６ｂを介して第２電極１６８と電気的に接続されている。
　なお、ＴＦＴ８２０のチャネル長は、ソース電極１２７とドレイン電極１２８との間の距離に相当しており、例えば、３．５μｍである。ダイオード８６０のチャネル長は、同様に第１電極１６７と第２電極１６８との間の距離に相当しており、例えば、１０μｍである。なお、ダイオード８６０の第１電極（ソース電極）１６７および第２電極（ドレイン電極）１６８の少なくとも一方がその一部分にＵ字状の平面形状を有してもよく、このような場合には、第１電極（ソース電極）１６７と第２電極（ドレイン電極）１６８がつくる隙間（ギャップ）の総延長がチャネル幅に相当する。なお、ＴＦＴ８２０等、本明細書中で説明した他のＴＦＴについても同様に、ソース電極またはドレイン電極はＵ字状の平面形状を有してもよい。
　ＴＦＴ８２０のチャネル幅は、ソース電極１２７の電極の幅に相当し、２４μｍである。ダイオード８６０のチャネル幅は、第１電極１６７と第２電極１６８の幅に相当し、１５０μｍである。ここでは、ソース電極１２７とソース電極１２８の幅は等しく、第１電極１６７と第２電極１６８の幅は等しい。
　半導体層５３０、１７０のそれぞれにおいて、チャネル領域５３０ｃ、１７０ｃの一部は除去されている。微結晶シリコン膜５３２、１７２の厚さは５０ｎｍであって、アモルファスシリコン膜５３４、１７４の厚さは８０ｎｍである。ただし、チャネル領域５３０ｃ、１７０ｃにおけるアモルファスシリコン膜の厚さは５０ｎｍである。
　ダイオード８６０では、ゲート電極１６２はゲート絶縁層１６４に設けられたコンタクトホール１７９を介して第１電極１６７と電気的に接続されている。このようなダイオード８６０はフォトダイオードとして用いることができる。ダイオード８６０に逆方向バイアスを与えた場合のダイオード８６０は暗電流が非常に小さいものの、外光を受けたときには光電流が発生し、別途設けられる蓄積容量部の電位が変化する。この電位の変化を所定の配線と読み出し用回路等によって外部に読み出して信号処理を行い、ダイオード８６０が受けた光の強度情報を得る。
　半導体装置８００において、ダイオード８６０の半導体層１７０は微結晶シリコン膜１７２だけでなくアモルファスシリコン膜１７４を有している。このように、半導体層１７０がアモルファスシリコン膜１７４を有していることにより、外光強度に対するダイオード電流を増大させることができるので、フォトダイオードとしての感度が向上する。
　ここで、図３３を参照して、比較例２の半導体装置と比較して本実施形態の半導体装置８００の利点を説明する。まず、比較例２の半導体装置を説明する。比較例２の半導体装置は半導体層として微結晶シリコン膜のみを有するフォトダイオードを有している。
　図３３には、比較例２の半導体装置におけるフォトダイオードの特性および半導体装置８００におけるフォトダイオード８６０の特性を示す。ここで、外光は基板１０２と反対側から、基板１０２の主面の法線方向に照射する。比較例２の半導体装置におけるフォトダイオードのダイオード電流は外光強度の増加にかかわらずそれほど増加しない。これに対して半導体装置８００におけるダイオード８６０のダイオード電流は外光強度の増加に伴い大きく増加するため、感度およびＳ／Ｎ比を向上させることができる。半導体装置８００ではアモルファスシリコン膜１７４が外光を受けて光電流を発生させるためである。このような半導体装置８００を備えるアクティブマトリクス基板は光センサーおよび／または光センサーを利用したタッチパネル機能を内蔵した表示装置に好適に用いられる。
　なお、チャネル領域５３０ｃ、１７０ｃにおける微結晶シリコン膜５３２、１７２の厚さはいずれも２０ｎｍ以上６０ｎｍ以下であることが好ましい。チャネル領域５３０ｃ、１７０ｃにおける微結晶シリコン膜の厚さが２０ｎｍ未満である場合、移動度が低下し、ＴＦＴおよびダイオードのオン特性や光電流が低下する。一方、微結晶シリコン膜の厚さが６０ｎｍを越えると、ＴＦＴおよびダイオードのオフ電流、暗電流が増加し、オン／オフ比、Ｓ／Ｎ比が低下する。
　また、ダイオード８６０におけるアモルファスシリコン膜１７４の厚さは、チャネル領域１７０ｃにおいて３０ｎｍ以上であることが好ましい。この場合、外光に反応して発生するダイオード電流が大きいので、フォトセンサーとして好適に用いられる。
　ここで、図３４を参照して、半導体装置８００を備えるアクティブマトリクス基板１０００を説明する。図３４（ａ）に、アクティブマトリクス基板１０００の模式図を示す。図３４（ｂ）に、アクティブマトリクス基板１０００を備える液晶表示装置１１００の模式的な回路図を示し、図３４（ｃ）に液晶表示装置１１００の模式図を示す。また、図３４（ｄ）に、アクティブマトリクス基板１０００を備える別の液晶表示装置１１００Ａの模式的な回路図を示す。
　図３４（ａ）に示すように、アクティブマトリクス基板１０００は、ソース配線Ｓと、読み出し配線Ｒと、補助容量配線ＣＳと、ゲート配線Ｇと、画素領域１１０６と、センサー領域１１０７とを有している。補助容量配線ＣＳはゲート配線Ｇと平行に延びている。また、読み出し配線Ｒはソース配線Ｓと平行に延びている。
　画素領域１１０６には、画素電極１３５と、半導体層５３０を有するＴＦＴ８２０と、接続配線１１１１と、コンタクトホール１８０とが設けられており、画素電極１３５は、接続配線１１１１とコンタクトホール１８０を介してドレイン電極１２８と電気的に接続されている。ここで、接続配線１１１１には、補助容量配線ＣＳとの間で容量結合が形成され、画素電位の保持に寄与する。ＴＦＴ８２０のソース電極１２７は、ソース配線Ｓと接続されている。
　一方、センサー領域１１０７には、半導体層１７０を有するダイオード８６０と、半導体層５９０を有するＴＦＴ８８０と、コンタクトホール１８１と、接続配線１１１０とが設けられている。接続配線１１１０は補助容量配線ＣＳおよびその分岐部分との間に容量結合が形成され、蓄積容量部１１１２を形成する。また、接続配線１１１０は、ＴＦＴ８８０のドレイン電極１８８とダイオード８６０の第２電極（ドレイン電極）１６８を接続する。ＴＦＴ８８０のソース電極１８７は、読み出し配線Ｒと接続されている。また、ダイオード８６０の第１電極（ソース電極）１６７は、コンタクトホール１８１を介して補助容量配線ＣＳと接続されている。ここで、ＴＦＴ８８０、半導体層５９０は、それぞれＴＦＴ８２０、半導体層５３０と同様の構成を有するが、平面形状およびサイズは必ずしも同一である必要はない。
　図３４（ｂ）において、ＣＯＭは対向基板上の共通電極（図示せず）、Ｃｌｃは対向基板上の共通電極と画素電極１３５の間の容量、Ｃｃｓは接続配線１１１１と補助容量配線ＣＳの間の容量、Ｃｐｓは接続配線１１１０と補助容量配線ＣＳの間の容量を表す。
　図３４（ｃ）に示すように、液晶表示装置１１００は、アクティブマトリクス基板１０００と、対向基板１１０１と、遮光層１１０２と、遮光層１１０２に設けられた開口部１１０３と、ＴＦＴ８２０、８８０と、ダイオード８６０と、画素電極１３５と、カラーフィルター１１０５と、アクティブマトリクス基板１０００と対向基板１１０１との間に設けられた液晶層１１０４とを備えている。なお、上記のアクティブマトリクス基板１０００、液晶表示装置１１００はあくまでも一例であって、本発明はこれに限定されるものではない。例えば、図３４（ｄ）に示すように、液晶表示装置１１００Ａにおいて、領域１１０８は、画素領域１１０６とセンサー領域１１０７の両方を含んでおり、１画素につき１つのフォトセンサーを備えていてもよい。また、図３４（ｂ）および図３４（ｄ）に示した回路図は他の形態であってもよい。
　上述した半導体装置１００ではＴＦＴ１２０、１４０の半導体層１３０、１５０および／またはゲート絶縁層１２４、１４４は互いに異なっており、半導体装置１００Ａ、１００Ｂ、１００Ｃ、５００、５００Ａ、５００Ｂ、５００Ｃでも同様に、半導体層および／またはゲート絶縁層は互いに異なっている。半導体装置８００において、ＴＦＴ８２０およびダイオード８６０の半導体層５３０、１７０およびゲート絶縁層１２４、１６４は同様の構成であってもよいし、異なってもよい。
　また、半導体装置８００は、ＴＦＴ８２０、ダイオード８６０に加えて、上述した半導体装置５００のＴＦＴ５４０をさらに有してもよい。ＴＦＴ８２０、５４０は、それぞれ第１薄膜トランジスタ、第２薄膜トランジスタとも呼ばれる。上述したように、ＴＦＴ５４０の半導体層５５０のアモルファスシリコン膜５５４の厚さは例えば１０μｍであり、ダイオード８６０におけるアモルファスシリコン膜１７４はアモルファスシリコン膜５５４よりも薄い。この場合、ＴＦＴ８２０はオフ電流が低くオン／オフ比が高いため、画素ＴＦＴとして適しており、ＴＦＴ５４０はオン電流が大きいので、回路ＴＦＴとして適している。また、ダイオード８６０はフォトダイオードとして外光強度の変化を感じ取るセンサーとして適している。
　このように半導体装置８００は、異なる半導体層を有するＴＦＴ５４０、ＴＦＴ８２０、ダイオード８６０が基板上に適切に配置されるので、ゲートドライバー回路等を有する半導体装置において、表示品位を低下させることなく狭額縁化を実現するとともに、フォトダイオードを形成してタッチパネル機能を内蔵することができる。
　なお、図３２を参照して上述した半導体装置８００では、ＴＦＴ８２０の半導体層５３０が微結晶シリコン膜５３２およびアモルファスシリコン膜５３４を有していたが、本発明はこれに限定されない。
　図３５に示した半導体装置８００Ａでは、ＴＦＴ８２０Ａの半導体層５３０は微結晶シリコン膜を有しておらず、アモルファスシリコン膜５３４のみから形成されている。ここで、図示していないが、半導体装置８００Ａは、半導体装置８００の有するダイオード８６０を同様に有しているが、半導体装置８００ＡはＴＦＴ５４０をさらに有してもよい。
　また、上述した説明では、半導体装置１００、１００Ａ、１００Ｂ、１００Ｃ、５００、５００Ａ、５００Ｂ、５００Ｃ、８００、８００ＡのＴＦＴはシングルゲート構造であったが、本発明はこれに限定されない。ＴＦＴはダブルゲート構造であってもよく、ダブルゲート構造とシングルゲート構造の両方を混在させてもよい。
　（実施形態５）
　上述した説明では、半導体装置を液晶表示装置に用いた形態を説明したが、本発明はこれに限定されない。半導体装置を有機ＥＬ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ：ＯＬＥＤ）表示装置に用いてもよい。有機ＥＬ表示装置は電流駆動型であって、一つの画素は、有機ＥＬ素子を駆動するための駆動ＴＦＴと、駆動ＴＦＴをスイッチングするスイッチングＴＦＴの二つ以上のＴＦＴで構成される。
　以下、図３６を参照して本発明による半導体装置の第５実施形態の構成を説明する。図３６に、本実施形態の半導体装置１２００を有する有機ＥＬ表示装置１３００の画素等価回路例を示す。
　有機ＥＬ表示装置１３００は、ソース配線１３０１と、ゲート配線１３０２と、供給線１３０３と、有機ＥＬ素子１３０６と、有機ＥＬ素子１３０６に所定の電圧を与えるためのカソード１３０４およびアノード１３０５と、表示信号としてのアナログ電圧を保持するための保持容量１３０７と、スイッチングＴＦＴ１３０８と、駆動ＴＦＴ１３０９とを有する。有機ＥＬ素子１３０６が発光状態であるとき、駆動ＴＦＴ１３０９は常に電流を流しつづけるため、高いオン電流が必要である。
　半導体装置１２００のＴＦＴ１３０８および１３０９は上述した半導体装置５００のＴＦＴ５２０、５４０と同様の構成を有している。具体的には、スイッチングＴＦＴ１３０８はＴＦＴ５２０と同様の構成を有しており、駆動ＴＦＴ１３０９はＴＦＴ５４０と同様の構成を有している。したがって、スイッチングＴＦＴ１３０８および駆動ＴＦＴ１３０９のそれぞれの半導体層は微結晶シリコン膜およびアモルファスシリコン膜を有しており、スイッチングＴＦＴ１３０８における半導体層のソース領域およびドレイン領域におけるアモルファスシリコン膜は厚く、駆動ＴＦＴ１３０９における半導体層のソース領域およびドレイン領域におけるアモルファスシリコン膜は薄い。スイッチングＴＦＴ１３０８はオン／オフ比が高いので、表示信号としてのアナログ電圧を適切に保持して、良好な表示を実現することができる。また、駆動ＴＦＴ１３０９は微結晶シリコン膜を有しており、オン電流が大きいので、同一オン電流でＴＦＴのサイズを小さくできる。このため、開口率の拡大および有機ＥＬ素子の面積の拡大などの利点により、輝度の高いディスプレイを実現できる。このように、半導体装置１２００は、有機ＥＬ表示装置として好適に用いられ、高輝度を実現できる。
　なお、半導体装置１２００は上述した半導体装置１００、１００Ａ、１００Ｂ、１００Ｃ、５００、５００Ａ、５００Ｂ、５００Ｃ、８００、８００Ａのいずれの構成と同様の構成を有してもよく、微結晶シリコン膜およびアモルファスシリコン膜の厚さも上述した半導体装置１００、１００Ａ、１００Ｂ、１００Ｃ、５００、５００Ａ、５００Ｂ、５００Ｃ、８００、８００Ａのいずれの構成と同様の構成を有してもよい。また、最適な範囲についても同様である。
　なお、上述した説明では、微結晶半導体膜の一例として微結晶シリコン膜を説明したが、本発明はこれに限定されない。例えば、微結晶半導体膜は、シリコンとゲルマニウムを含んでいてもよい。あるいは、微結晶半導体膜は、シリコンとガリウムを含んでいてもよく、または、シリコンとバリウムを含んでいてもよい。微結晶半導体膜は、シリコンと金属元素（ニッケル、モリブデン、ネオジウム、チタン、バナジウムまたはニオブあるいはこれらの任意の組み合わせ）を含んでいてもよい。あるいは、微結晶半導体膜は、Ｚｎ－Ｏ系半導体（ＺｎＯ）膜、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）膜、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）膜などの金属酸化物半導体からなってもよい。
　また、上述した説明では、非晶質半導体膜の一例としてアモルファスシリコン膜を説明したが、本発明はこれに限定されない。例えば、非晶質半導体膜は、シリコンとゲルマニウムを含んでいてもよい。非晶質半導体膜は、シリコンとガリウムを含んでいてもよく、または、シリコンとバリウムを含んでいてもよい。あるいは、非晶質半導体膜は、シリコンと金属元素（例えば、ニッケル、モリブデン、ネオジウム、チタン、バナジウムまたはニオブあるいはこれらの任意の組み合わせ）を含んでいてもよい。また、非晶質半導体膜は、Ｚｎ－Ｏ系半導体（ＺｎＯ）膜、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体（ＩＧＺＯ）膜、Ｚｎ－Ｏ系半導体（ＺｎＯ）膜、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ）膜などの金属酸化物半導体からなってもよい。
　また、上述した微結晶半導体膜と上述した非晶質半導体膜は任意の組み合わせで用いてもよい。例えば微結晶半導体膜として微結晶シリコン膜を用いるとともに、非晶質半導体膜としてシリコンとゲルマニウムを含んだ混色膜あるいはそのアモルファス膜を用いてもよい。なお、結晶化促進のためにシリコンに金属元素をごく微量添加してもよい。
　なお、参考のために、本願の基礎出願である特願２００９－２６７８４号の開示内容を本明細書に援用する。
　本発明によれば、特性の異なるＴＦＴを備える半導体装置を簡便に作製することができる。また、本発明によれば、微結晶シリコン膜を有するＴＦＴとともに光応答特性の良好なダイオードを備える半導体装置を提供することができる。このような半導体装置は、液晶表示装置に好適に用いられる。また、本発明による半導体装置は、フラットパネル型Ｘ線イメージセンサー装置等の撮像装置、画像入力装置等の電子装置、および、有機エレクトロルミネセンス表示装置等の表示装置にも好適に用いられる。
　１００　半導体装置
　１２０　第１薄膜トランジスタ
　１４０　第２薄膜トランジスタ
　２００　アクティブマトリクス基板
　２２０　対向基板
　２４０　液晶層
　３００　液晶表示装置

Claims (15)

  1. 　第１薄膜トランジスタと、
    　前記第１薄膜トランジスタとは異なる第２薄膜トランジスタと
    を備える、半導体装置であって、
    　前記第１薄膜トランジスタは、ゲート電極と、微結晶半導体膜を含む半導体層と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁層とを有しており、
    　前記第２薄膜トランジスタは、ゲート電極と、微結晶半導体膜を含む半導体層と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁層とを有しており、
    　前記第１薄膜トランジスタの前記半導体層は厚さ、層構造および結晶化率のうちの少なくとも１つの点で前記第２薄膜トランジスタの前記半導体層と異なるか、または、前記第１薄膜トランジスタの前記ゲート絶縁層は厚さ、層構造および誘電率のうちの少なくとも１つの点で前記第２薄膜トランジスタの前記ゲート絶縁層と異なる、半導体装置。
  2. 　前記第１薄膜トランジスタの前記半導体層は非晶質半導体膜をさらに含む、請求項１に記載の半導体装置。
  3. 　前記第２薄膜トランジスタの前記半導体層は非晶質半導体膜をさらに含み、
    　前記第１薄膜トランジスタの前記非晶質半導体膜は前記第２薄膜トランジスタの前記非晶質半導体膜よりも厚い、請求項２に記載の半導体装置。
  4. 　前記第１薄膜トランジスタの前記微結晶半導体膜の厚さは前記第２薄膜トランジスタの前記微結晶半導体膜の厚さと略等しい、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記第１薄膜トランジスタの前記微結晶半導体膜の厚さは前記第２薄膜トランジスタの前記微結晶半導体膜の厚さと異なる、請求項１から３のいずれかに記載の半導体装置。
  6. 　前記第１薄膜トランジスタの前記ゲート絶縁層は前記第２薄膜トランジスタの前記ゲート絶縁層よりも厚い、請求項１から５のいずれかに記載の半導体装置。
  7. 　前記第１薄膜トランジスタの前記ゲート絶縁層は多層構造を有しており、
    　前記第１薄膜トランジスタにおいて前記ゲート絶縁層のうちの前記半導体層と接する部分の組成は、前記第２薄膜トランジスタにおいて前記ゲート絶縁層のうちの前記半導体層と接する部分の組成と異なる、請求項１から６のいずれかに記載の半導体装置。
  8. 　前記第１薄膜トランジスタの前記微結晶半導体膜の結晶化率は前記第２薄膜トランジスタの前記微結晶半導体膜の結晶化率と異なる、請求項１から７のいずれかに記載の半導体装置。
  9. 　第１薄膜トランジスタと、
    　前記第１薄膜トランジスタとは異なる第２薄膜トランジスタと
    を備える、半導体装置であって、
    　前記第１薄膜トランジスタは、ゲート電極と、非晶質半導体膜を含む半導体層と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁層とを有しており、
    　前記第２薄膜トランジスタは、ゲート電極と、非晶質半導体膜を含まず微結晶半導体膜を含む半導体層と、前記ゲート電極と前記半導体層との間に設けられたゲート絶縁層とを有しており、
    　前記第１薄膜トランジスタの前記半導体層は厚さ、層構造および結晶化率のうちの少なくとも１つの点で前記第２薄膜トランジスタの前記半導体層と異なる、半導体装置。
  10. 　ダイオードをさらに備え、
    　前記ダイオードは微結晶半導体膜および非晶質半導体膜を含む半導体層を有している、請求項１から９のいずれかに記載の半導体装置。
  11. 　請求項１から１０のいずれかに記載の半導体装置を備えるアクティブマトリクス基板であって、
    　前記第２薄膜トランジスタのドレイン電極は画素電極と接続されている、アクティブマトリクス基板。
  12. 　薄膜トランジスタと、
    　ダイオードと
    を備える、半導体装置であって、
    　前記薄膜トランジスタは微結晶半導体膜を含む半導体層を有しており、
    　前記ダイオードは微結晶半導体膜および非晶質半導体膜を含む半導体層を有している、半導体装置。
  13. 　前記薄膜トランジスタの前記半導体層は非晶質半導体膜をさらに含む、請求項１２に記載の半導体装置。
  14. 　前記ダイオードの前記非晶質半導体膜は前記薄膜トランジスタの前記非晶質半導体膜よりも厚い、請求項１３に記載の半導体装置。
  15. 　請求項１２から１４のいずれかに記載の半導体装置を備えるアクティブマトリクス基板であって、
    　前記ダイオードは表示領域に設けられる、アクティブマトリクス基板。
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