WO2010073824A1 - 表示パネル用の基板、及びそれを備えた表示パネル - Google Patents

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賢一 紀藤
哲憲 田中
猛 原
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Definitions

  • the present invention relates to a display panel substrate and a display panel including the substrate.
  • display panels using liquid crystal, organic EL, inorganic EL, and the like have been rapidly spread.
  • an active matrix substrate having a high response speed and easy multi-gradation display is provided. Display panels are widely used.
  • a display panel including an active matrix substrate includes an active matrix substrate in which a large number of pixels are arranged in a matrix, and a counter substrate disposed so as to face the active matrix substrate, and further between the two substrates.
  • a liquid crystal layer, an organic EL layer, or the like, which is a display medium is sandwiched.
  • a plurality of gate wirings and a plurality of source wirings are arranged to intersect with each other, and a pixel portion having a TFT is formed in the vicinity of the intersection.
  • Patent Document 1 discloses an etching solution that can be used for forming a wiring having a two-layer structure of copper and titanium or a three-layer structure of titanium / copper / titanium.
  • Patent Document 2 discloses an etching solution for collectively etching a wiring that is a double metal layer and whose upper layer is made of copper.
  • Patent Document 3 describes an array substrate for a liquid crystal display device having a double metal layer and an upper layer made of copper.
  • the above-mentioned conventional active matrix substrate has a problem that when used in a display panel, external light is reflected by a metal having high reflectivity in the wiring, leading to a decrease in contrast in a bright room.
  • the present invention has been made in view of the above problems, and provides a display panel substrate capable of suppressing reflection of external light and increasing contrast in a bright room, and a display panel including the substrate. With the goal.
  • the wiring provided in the display region on the substrate is composed of a plurality of layers, and the uppermost layer of the plurality of layers is It is characterized by being comprised by the oxide of the 1st metal selected from the group which consists of copper, titanium, and molybdenum, or the nitride of copper.
  • the oxide of copper, titanium or molybdenum, or copper nitride has a much lower reflectivity than metal, so the reflection in the uppermost layer of the wiring provided in the display area on the substrate The rate can be lowered. Accordingly, it is possible to form a display panel in which reflection of external light is suppressed and contrast in a bright room is increased.
  • a display panel according to the present invention includes the above-described substrate. Therefore, it is possible to realize a display panel in which reflection of external light is suppressed and contrast in a bright room is increased.
  • the wiring provided in the display region on the substrate is composed of a plurality of layers, and the uppermost layer of the plurality of layers includes copper, titanium, and the like. Since the first metal oxide selected from the group consisting of molybdenum or copper nitride is used, reflection of external light can be suppressed and contrast in a bright room can be increased.
  • 1 is a cross-sectional view of an active matrix substrate in an embodiment of the present invention.
  • 1 is a plan view of an active matrix substrate in the present embodiment. It is sectional drawing which shows the gate wiring 102 in this Embodiment. It is sectional drawing of the active matrix substrate in this Embodiment.
  • 1 is a plan view of an active matrix substrate in the present embodiment. It is sectional drawing in the 1st metal film-forming process of the active matrix substrate in this Embodiment. It is sectional drawing in the gate wiring 102 formation process of the active matrix substrate in this Embodiment. It is sectional drawing in the gate insulating film 103 / semiconductor layer 104 film-forming process of the active matrix substrate in this Embodiment.
  • liquid crystal display panel including an active matrix substrate
  • the liquid crystal display panel according to the present embodiment is formed by bonding an active matrix substrate (substrate) and a counter substrate with a liquid crystal layer interposed therebetween.
  • pixel electrodes (transparent electrodes) 110 are arranged in a matrix, and are provided in a display area for displaying an image that can be viewed by an observer, and outside the display area, and the image is not visually recognized by an observer. It is divided into a non-display area. 1 and 2 show one pixel electrode 110 in the display region.
  • FIG. 1 shows a cross-sectional view of an active matrix substrate in the present embodiment.
  • FIG. 2 is a plan view of the active matrix substrate in the present embodiment.
  • FIG. 1 is a cross-sectional view taken along line A-A ′ in FIG.
  • an active matrix substrate in this embodiment includes a gate wiring (wiring) 102, a source wiring (wiring) 106, a compensation capacitor electrode (wiring) 113, and a drain electrode (wiring) on a glass substrate 101. 107) are formed, and a gate insulating film 103, a semiconductor layer 104, an N + contact layer 105, a passivation film 108, and an interlayer insulating film 109 are provided between these wirings and electrodes. Further, a pixel electrode 110 is formed on the interlayer insulating film 109.
  • the active matrix substrate is arranged so that the plurality of gate wirings 102 and the plurality of source wirings 106 intersect, and a pixel portion having TFTs is formed in the vicinity of the intersections. Yes.
  • a drain electrode 107 and a pixel electrode 110 are provided corresponding to each TFT.
  • a compensation capacitance electrode 113 for forming an auxiliary capacitance is provided between the pixel electrode 110 and the pixel electrode 110.
  • a wiring includes a wiring, an electrode, and the like.
  • the wiring indicates a gate wiring 102, a source wiring 106, a drain electrode 107, and a compensation capacitor electrode 113.
  • the display area can also be said to be an area where external light irradiated on the display surface from the observer side reaches in the display panel. External light refers to light from indoor lamps, sunlight, and the like outside the display panel.
  • the light is emitted from the pixel electrode 110 side.
  • the gate wiring 102 includes a copper oxide layer (uppermost layer) 102c, a copper layer (first layer) 102b, and a titanium layer (second layer) 102a. Each of these layers will be described in detail below.
  • the copper oxide layer 102c is provided on the uppermost layer of the gate wiring 102 and is a layer containing an oxide of copper (Cu) (first metal).
  • the copper oxide include copper oxide (II) (CuO), copper oxide (I) (Cu 2 O), and the like.
  • the copper oxide layer 102c may be formed using copper nitride, titanium (Ti), or molybdenum (Mo) oxide instead of copper oxide. That is, the first metal in the present invention is not limited to Cu, but may be Ti, Mo, or the like.
  • oxides or nitrides include copper nitride (Cu 3 N), titanium dioxide (TiO 2 ), molybdenum trioxide (MoO 3 ), and molybdenum dioxide (MoO 2 ).
  • the reflectance in the copper oxide layer 102c is low. Since the gate wiring 102 in this embodiment includes the copper oxide layer 102c as the uppermost layer, the reflectance on the uppermost layer side is low. Therefore, in the liquid crystal display panel, external light can be prevented from being reflected by the wiring, and the contrast in the bright room can be increased.
  • the thickness of the copper oxide layer 102c is preferably 50 to 2000 mm, more preferably about 500 mm.
  • the copper layer 102b is a layer containing copper.
  • pure copper can be used as the copper. Since copper has low resistance, the wiring resistance can be lowered by including copper in the wiring.
  • a copper alloy may be used for the copper layer 102b instead of copper.
  • the copper alloy include a copper-magnesium alloy (CuMg), a copper-manganese alloy (CuMn), a copper-aluminum alloy (CuAl), a copper-titanium alloy (CuTi), a copper-zirconium alloy (CuZr), and a copper-molybdenum.
  • An alloy (CuMo) or the like can be used. By using these metals, it is possible to reduce the resistance of the wiring.
  • the thickness of the copper layer 102b is preferably 1000 to 10,000 mm, more preferably 1000 to 4000 mm, and still more preferably about 3000 mm. Further, it is more preferable to adjust the thickness of the copper layer 102b in order to make the wiring resistance as desired.
  • the titanium layer 102a is a layer containing titanium (Ti).
  • the thickness of the titanium layer 102a is preferably 50 to 500 mm, and more preferably 300 to 500 mm.
  • the 2nd layer in this invention may be comprised not only with titanium but with molybdenum or molybdenum alloy.
  • the molybdenum alloys include molybdenum-tungsten alloy (MoW), molybdenum-niobium alloy (MoNb), molybdenum-neodymium alloy (MoNd), molybdenum-titanium alloy (MoTi), molybdenum-tantalum alloy (MoTa), and molybdenum-nickel alloy ( MoNi), molybdenum-indium alloy (MoIn), molybdenum-aluminum alloy (MoAl), and the like.
  • MoW molybdenum-tungsten alloy
  • MoNb molybdenum-niobium alloy
  • MoNd molybdenum-neodymium alloy
  • MoTi molybdenum-titanium alloy
  • MoTa molybdenum-tantalum alloy
  • the gate wiring 102 preferably further has a good taper shape.
  • Good taper shape refers to, for example, a shape having a smooth slope at the end.
  • the bad shape is, for example, a shape in which each layer is stacked stepwise, or a shape in which the upper layer is formed with a wider width than the lower layer.
  • FIG. 3 is a cross-sectional view showing the gate wiring 102 in this embodiment.
  • the width of the bottom surface of the copper layer 102b is substantially the same as the width of the upper surface of the titanium layer 102a, and the width of the copper layer 102b becomes narrower as the distance from the titanium layer 102a increases. Is formed. Further, the width of the bottom surface of the copper oxide layer 102c is substantially the same as the width of the upper surface of the copper layer 102b, and is formed so as to become narrower as the distance from the copper layer 102b increases. Then, the upper part of the gate wiring 102 is formed to be narrower.
  • the wiring has a good tapered shape, it is possible to prevent the copper contained in the copper layer 102b in the wiring from coming into contact with the base, that is, the glass substrate 101 or the like.
  • the wiring has a good taper shape, a layer formed on the wiring, such as the copper layer 102b, can be satisfactorily covered with the gate insulating film 103 or the like in the tapered portion.
  • the taper shape is poor, the copper layer 102b or the like may not be completely covered with the gate insulating film 103 or the like in the taper portion, which may cause film peeling, wiring disconnection, or the like.
  • the gate wiring 102 has the above structure. Note that the source wiring 106, the drain electrode 107, and the compensation capacitor electrode 113 also have the same structure as the above-described gate wiring 102, and therefore the description of the gate wiring 102 is applied to them and the description is omitted. To do. That is, for the description of the copper oxide layer 102c, the copper layer 102b, and the titanium layer 102a in the gate wiring 102, the copper oxide layer (top layer) in the source wiring 106, the drain electrode 107, or the compensation capacitor electrode 113 (106c, 107c and 113c), copper layer (first layer) (106b, 107b and 107a) and titanium layer (second layer) (106a, 107a and 113a).
  • FIG. 4 and FIG. 5 show another pixel electrode 110 in the active matrix substrate of the present embodiment.
  • FIG. 4 is a cross-sectional view of the active matrix substrate in the present embodiment
  • FIG. 5 is a plan view of the active matrix substrate in the present embodiment. 4 shows a cross-sectional view taken along line B-B ′ and a cross-sectional view taken along line C-C ′ in FIG. 5.
  • the gate wiring 102, the source wiring 106, and the drain electrode 107 also have a three-layer structure in the other pixel electrodes 110 as described above.
  • the source wiring 106 is the boundary between the two pixel electrodes 110, and only the source wiring 106 is formed as a wiring and the pixel electrode 110 is not formed. As described above, it has a three-layer structure.
  • the active matrix substrate in this embodiment is formed on the uppermost layer of the gate wiring 102, the source wiring 106, the drain electrode 107, and the compensation capacitor electrode 113 provided in the display region, that is, the region where external light reaches. Since the copper oxide layer (102c, 106c, 107c, and 113c) is provided, external light is not reflected by the wiring, and a display panel with high contrast in a bright room can be manufactured.
  • the wiring provided in the display region on the substrate according to the present invention only needs to be composed of a plurality of layers, and is not particularly limited to the three-layer structure as described above. It may consist of more than one layer.
  • the uppermost layer of the wiring only needs to contain copper, titanium or molybdenum oxide, or copper nitride, and the layers other than the uppermost layer are not particularly limited.
  • the gate insulating film 103 for example, silicon nitride (SiNx), silicon dioxide (SiO 2 ), or the like may be used, or SiNx and SiO 2 may be stacked.
  • the thickness of the gate insulating film 103 is preferably 1000 to 5000 mm.
  • amorphous silicon may be used for the semiconductor layer 104, and an oxide semiconductor such as an amorphous thin film (IGZO) having a composition of zinc oxide (ZnO) or indium oxide-gallium oxide-zinc oxide is used. It may be used.
  • the thickness of the semiconductor layer 104 is preferably 300 to 3000 mm.
  • the N + contact layer 105 may be an electrode contact layer doped with an n-type impurity at a high concentration.
  • N + amorphous silicon may be used.
  • the thickness of the N + contact layer 105 is preferably 500 to 1500 mm.
  • silicon nitride (SiNx), silicon dioxide (SiO 2 ), or the like can be used for the passivation film 108.
  • the thickness of the passivation film 108 is preferably 500 to 3000 mm.
  • the interlayer insulating film 109 preferably has photosensitivity, and for example, a photosensitive acrylic resin can be used.
  • the thickness of the interlayer insulating film 109 is preferably 1 to 4 ⁇ m.
  • a transparent conductive material such as indium tin oxide (ITO) or indium oxide-zinc oxide (IZO) can be used.
  • the thickness of the pixel electrode 110 is preferably 100 to 2000 mm.
  • the drain electrode 107 and the pixel electrode 110 are electrically connected at a contact hole portion (connection portion) 111.
  • a contact hole portion 111 As shown in FIG. 1, in the contact hole portion 111, a part of the copper oxide layer 107c in the drain electrode 107 is removed, and the exposed copper layer 107b and the pixel electrode 110 are in contact with each other.
  • the shape of the contact hole portion 111 is not limited to a quadrangle as shown in FIG. 2 as long as the drain electrode 107 and the pixel electrode 110 are sufficiently in contact with each other, and may be, for example, a circle.
  • a part of the copper oxide layer 107c to be removed may have the same shape and size as the contact hole portion 111 or may be smaller than the contact hole portion 111, but the copper layer 107b and the pixel electrode It is preferable that the size is sufficient for 110 to come into contact.
  • the copper oxide layer 107c having a high connection resistance with the pixel electrode 110 is removed, and the copper layer 107b is in contact with the pixel electrode 110. Therefore, the pixel electrode 110 has a low resistance. And the drain electrode 107 can be connected.
  • FIGS. 6 to 16 are cross-sectional views in each manufacturing process of the active matrix substrate in the present embodiment, and show a cross-sectional structure at the time when each process is completed.
  • a process of manufacturing the structure shown in FIG. 1 will be described.
  • 6 to 16 are sectional views taken along line AA ′ in FIG.
  • FIG. 6 is a cross-sectional view of the active matrix substrate in the first embodiment in the first metal film forming step.
  • the titanium film 1 and the copper film 2 are formed on the glass substrate 101 by a sputtering method. Thereafter, oxygen (O 2 ) is added to normal argon (Ar) as a sputtering gas, and CuO is formed as the copper oxide film 3 by a reactive sputtering method in which copper and oxygen are reacted.
  • the O 2 partial pressure in the sputtering gas is preferably 1 to 30%, more preferably about 10%.
  • copper (N 2 ) is added to the sputtering gas instead of oxygen.
  • a reactive sputtering method in which nitrogen and nitrogen are reacted can be used.
  • the N 2 partial pressure in the sputtering gas at this time is preferably 10 to 90%, more preferably about 50%.
  • FIG. 7 is a cross-sectional view in the step of forming the gate wiring 102 of the active matrix substrate in the present embodiment.
  • a resist pattern is formed by photolithography, a pattern of the gate wiring 102 and the compensation capacitor electrode 113 is formed by a wet etching method, and then the resist is peeled and washed.
  • an etchant used in the wet etching method it is preferable to use an etchant containing hydrogen peroxide, an inorganic acid, a fluorine compound, and water.
  • the inorganic acid include hydrochloric acid, sulfuric acid, nitric acid, phosphoric acid and the like.
  • the fluorine compound include hydrofluoric acid, ammonium fluoride, and potassium fluoride.
  • the concentration of the fluorine compound is preferably adjusted so as not to affect the underlying glass substrate 101 and the like.
  • the etching solution may further contain an organic acid.
  • the organic acid include carboxylic acid, amino acid, citric acid, tartaric acid, oxalic acid and the like.
  • Patent Document 1 one disclosed in US Pat. No. 7,0085,848 (Patent Document 1) can be used.
  • the Cu layer has the following formulas (A) and (B), and the Ti layer has the following formula: Etching is performed by the reaction of the formula (C).
  • Etching is performed by the reaction of the formula (C).
  • the reaction of the above formulas (A) and (B) proceeds faster than the reaction of the above formula (C).
  • the fluorine compound since the fluorine compound has an influence on the glass substrate 101 as a base, the concentration cannot be increased.
  • the Cu layer is etched faster than the Ti layer.
  • the etching rate of the Cu layer is the etching rate of the CuO layer by the reaction of the above formula (B).
  • the wiring can be formed into a good taper shape as described above. Similar effects can be obtained when a layer containing other oxides or nitrides such as Cu 2 O and copper nitride is used instead of the CuO layer.
  • the gate wiring 102 and the compensation capacitor electrode 113 can be formed into a good tapered shape as described above.
  • FIG. 8 is a cross-sectional view in the step of forming the gate insulating film 103 / semiconductor layer 104 of the active matrix substrate in this embodiment.
  • N + amorphous silicon is deposited as amorphous silicon, and N + contact layer 105 as a semiconductor layer 104.
  • the gate insulating film 103, the semiconductor layer 104, and the N + contact layer 105 are continuously formed.
  • the present invention is not limited to this, and these layers are formed separately. Also good.
  • FIG. 9 is a cross-sectional view in the semiconductor layer 104 pattern forming step of the active matrix substrate in the present embodiment.
  • the semiconductor layer 104 and the N + contact layer 105 are etched by, for example, a dry etching method to form a pattern. Thereafter, the resist is peeled and washed.
  • FIG. 10 is a cross-sectional view of the active matrix substrate in the second embodiment in the second metal film forming step.
  • the titanium film 1, the copper film 2, and the copper oxide film 3 are formed using the same method as the above-described (1) first metal film forming step.
  • FIG. 11 is a cross-sectional view in the source wiring 106 pattern formation step of the active matrix substrate in the present embodiment.
  • a resist pattern is formed by photolithography, and a pattern of the source wiring 106 and the drain electrode 107 is formed by a wet etching method.
  • the wet etching method can be performed in the same manner as the above-described (2) gate wiring 102 forming step. Thereby, the source wiring 106 and the drain electrode 107 can be made into the favorable taper shape as mentioned above.
  • FIG. 12 is a cross-sectional view in the step of etching the channel portion 112 of the active matrix substrate in the present embodiment.
  • the N + contact layer 105 and part of the semiconductor layer 104 are removed in the channel portion 112 between the source wiring 106 and the drain electrode 107 by dry etching, and the source wiring 106 and the drain electrode 107 are removed. Isolate. Thereafter, the resist is peeled and washed.
  • FIG. 13 is a cross-sectional view in the step of forming the passivation film 108 on the active matrix substrate in the present embodiment.
  • silicon nitride is formed as the passivation film 108 by the CVD method.
  • FIG. 14 is a cross-sectional view in the step of forming the interlayer insulating film 109 of the active matrix substrate in the present embodiment.
  • a photosensitive acrylic resin is formed as the interlayer insulating film 109, and a pattern of the contact hole portion 111 is formed by photolithography.
  • FIG. 15 is a cross-sectional view in the etching process of the contact hole 111 of the active matrix substrate in the present embodiment.
  • FIG. 16 is a cross-sectional view in the step of removing the copper oxide layer 107c from the active matrix substrate in the present embodiment.
  • the copper oxide layer 107c of the drain electrode 107 in the contact hole portion 111 is removed by a wet etching method.
  • a wet etching method for example, hydrochloric acid, nitric acid, or the like can be used.
  • a resist pattern is formed by photolithography. Thereafter, the pattern of the pixel electrode 110 is formed by wet etching, and then the resist is peeled and washed.
  • an etchant used for wet etching for example, salt iron, oxalic acid, a mixed solution of phosphoric acid, acetic acid, and nitric acid, or the like can be used.
  • the pixel electrode 110 and the copper layer 107b come into contact with each other, and as a result, the pixel electrode 110 and the drain electrode 107 are connected with low resistance. be able to.
  • the active matrix substrate in the present embodiment is manufactured.
  • the materials as described above and the thicknesses of the respective layers are not necessarily limited, and materials conventionally used as a material for the active matrix substrate can be used.
  • the display panel substrate according to the present invention is not limited to the active matrix type, and may be a passive matrix type, for example.
  • the substrate according to the present invention can also be applied to a display panel using organic EL, inorganic EL, or the like.
  • the display panel substrate according to the present invention preferably further includes a first layer made of copper or a copper alloy below the uppermost layer.
  • the wiring further includes a second layer made of titanium below the first layer.
  • the wiring preferably further includes a second layer made of molybdenum or a molybdenum alloy below the first layer.
  • the etching rate of the copper or copper alloy of the first layer can be increased by etching in a batch with an etching solution containing hydrogen peroxide, an inorganic acid and a fluorine compound.
  • a favorable tapered wiring can be easily formed.
  • the display panel substrate according to the present invention further includes a connection portion for connecting the wiring and a transparent electrode provided on the wiring, and the connection portion includes an uppermost layer of the wiring. It is preferable that a part of the first electrode is removed and the exposed first layer is in contact with the transparent electrode.
  • connection part which wiring and a transparent electrode connect the uppermost layer comprised by the 1st metal oxide or copper nitride with high connection resistance with a transparent electrode is removed. Since the first layer and the transparent electrode are in contact, the transparent electrode and the wiring can be connected with low resistance.
  • the wiring is at least one selected from the group consisting of a gate wiring, a source wiring, a drain electrode, and a compensation capacitor electrode.
  • the present invention it is possible to provide a display panel substrate capable of suppressing reflection of external light and increasing contrast in a bright room, and a display panel including the substrate. Therefore, when manufacturing a high-quality display device Can be suitably used.

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Abstract

　本発明は、表示パネル用の基板であって、上記基板上の表示領域内に設けられた配線（１０２、１０６、１０７、１１３）は、複数の層からなっており、上記複数の層の最上層（１０２ｃ、１０６ｃ、１０７ｃ、１１３ｃ）は、銅、チタン及びモリブデンからなる群より選択された第１の金属の酸化物、又は銅の窒化物により構成されているので、外光の反射を抑え、明室におけるコントラストを高めることができる。

Description

表示パネル用の基板、及びそれを備えた表示パネル
　本発明は、表示パネル用の基板、及びその基板を備える表示パネルに関するものである。
　近年、液晶、有機ＥＬ、無機ＥＬなどを用いた表示パネルが急速に普及しており、これらの表示パネルの中でも、応答速度が速く、多階調表示が容易なアクティブマトリクス型の基板を備えた表示パネルが広く使用されている。
　アクティブマトリクス型の基板を備える表示パネルは、多数の画素がマトリクス状に配列されたアクティブマトリクス基板と、これに対向するように配置された対向基板とを備えており、さらにこれら２つの基板の間に表示媒体である液晶層、有機ＥＬ層などが挟持された構造を有している。アクティブマトリクス基板には、複数のゲート配線と複数のソース配線とが交差するように配置されており、その交差部近傍にＴＦＴを有する画素部が形成されている。
　アクティブマトリクス基板における配線について、特許文献１には、銅とチタンとの２層構造、又はチタン／銅／チタンの３層構造を有する配線の形成に用いることのできるエッチング液について開示されている。また、特許文献２には、二重金属層であり、その上層が銅からなっている配線を一括エッチングするためのエッチング液について開示されている。さらにまた、特許文献３には、二重金属層であり、その上層が銅からなっている配線を備えた液晶表示装置用アレイ基板について記載されている。
米国特許第７００８５４８号明細書 日本国公開特許公報「特開２００２－３０２７８０号公報（２００２年１０月１８日公開）」 日本国公開特許公報「特開２００４－１３３４２２号公報（２００４年４月３０日公開）」
　上記従来技術のアクティブマトリクス基板においては、表示パネルに用いた場合に、配線における反射率の高い金属により外光が反射し、明室におけるコントラストの低下につながるという問題がある。
　本発明は、上記の問題に鑑みてなされたものであり、外光の反射を抑え、明室におけるコントラストを高めることのできる表示パネル用の基板、及びその基板を備えた表示パネルを提供することを目的とする。
　本発明に係る表示パネル用の基板は、上記課題を解決するために、上記基板上の表示領域内に設けられた配線は、複数の層からなっており、上記複数の層の最上層は、銅、チタン及びモリブデンからなる群より選択された第１の金属の酸化物、又は銅の窒化物により構成されていることを特徴としている。
　上記の構成であれば、銅、チタンもしくはモリブデンの酸化物、又は銅の窒化物は、金属よりも反射率が非常に低いため、基板上の表示領域内に設けられた配線の最上層における反射率を低くすることができる。したがって、外光の反射が抑えられ、明室におけるコントラストが高められた表示パネルを形成することができる。
　本発明に係る表示パネルは、上記の基板を備えていることを特徴としている。したがって、外光の反射が抑えられ、明室におけるコントラストが高められた表示パネルを実現することができる。
　本発明に係る表示パネル用の基板は、以上のように、上記基板上の表示領域内に設けられた配線が複数の層からなっており、上記複数の層の最上層は、銅、チタン及びモリブデンからなる群より選択された第１の金属の酸化物、又は銅の窒化物により構成されているので、外光の反射を抑え、明室におけるコントラストを高めることができる。
　本発明の他の目的、特徴、及び優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明で明白になるであろう。
本発明の一実施の形態におけるアクティブマトリクス基板の断面図を示す。 本実施の形態におけるアクティブマトリクス基板の平面図を示す。 本実施の形態におけるゲート配線１０２を示す断面図である。 本実施の形態におけるアクティブマトリクス基板の断面図である。 本実施の形態におけるアクティブマトリクス基板の平面図を示す。 本実施の形態におけるアクティブマトリクス基板の第１の金属成膜工程における断面図である。 本実施の形態におけるアクティブマトリクス基板のゲート配線１０２形成工程における断面図である。 本実施の形態におけるアクティブマトリクス基板のゲート絶縁膜１０３／半導体層１０４成膜工程における断面図である。 本実施の形態におけるアクティブマトリクス基板の半導体層１０４パターン形成工程における断面図である。 本実施の形態におけるアクティブマトリクス基板の第２の金属成膜工程における断面図である。 本実施の形態におけるアクティブマトリクス基板のソース配線１０６パターン形成工程における断面図である。 本実施の形態におけるアクティブマトリクス基板のチャネル部１１２エッチング工程における断面図である。 本実施の形態におけるアクティブマトリクス基板のパッシベーション膜１０８成膜工程における断面図である。 本実施の形態におけるアクティブマトリクス基板の層間絶縁膜１０９形成工程における断面図である。 本実施の形態におけるアクティブマトリクス基板のコンタクトホール部１１１エッチング工程における断面図である。 本実施の形態におけるアクティブマトリクス基板の銅酸化物層１０７ｃ除去工程における断面図である。
　本発明に係る表示パネルの一実施形態について、図面を参照して以下に説明するが、本発明は、これに限定されるものではない。
　本実施の形態では、アクティブマトリクス型の基板を備えた液晶表示パネル（表示パネル）について説明する。本実施の形態に係る液晶表示パネルは、アクティブマトリクス基板（基板）と、対向基板とが、液晶層を挟んで張り合わせられて形成されている。
　＜アクティブマトリクス基板＞
　本実施の形態におけるアクティブマトリクス基板の構成について、図１及び図２を参照しながら以下に説明する。
　アクティブマトリクス基板は、画素電極（透明電極）１１０がマトリクス状に配置されており、観察者に視認される画像を表示する表示領域と、表示領域の外側に設けられ、観察者に画像が視認されない非表示領域とに分けられる。図１及び図２には、表示領域における１つの画素電極１１０について示している。図１は、本実施の形態におけるアクティブマトリクス基板の断面図を示す。また、図２は、本実施の形態におけるアクティブマトリクス基板の平面図を示す。なお、図１は、図２におけるＡ－Ａ’線の断面図を示している。
　本実施の形態におけるアクティブマトリクス基板は、図１に示すように、ガラス基板１０１上に、ゲート配線（配線）１０２、ソース配線（配線）１０６、補償容量電極（配線）１１３、及びドレイン電極（配線）１０７がそれぞれ形成され、これらの各配線及び各電極の間には、ゲート絶縁膜１０３、半導体層１０４、Ｎ＋コンタクト層１０５、パッシベーション膜１０８及び層間絶縁膜１０９が設けられている。さらに、層間絶縁膜１０９の上には画素電極１１０が形成されている。
　また、図２に示すように、アクティブマトリクス基板は、複数のゲート配線１０２と複数のソース配線１０６とが交差するように配置されており、その交差部近傍にＴＦＴを有する画素部が形成されている。各ＴＦＴに対応して、ドレイン電極１０７及び画素電極１１０が設けられている。また、画素電極１１０との間に補助容量を形成するための補償容量電極１１３が設けられている。
　アクティブマトリクス基板上の表示領域内に設けられたゲート配線１０２の構造について、図１を参照して以下に詳細に説明するとともに、本発明に係る基板上の表示領域内に設けられた配線（以下、説明の便宜上「配線」と略して記載する）の構造について説明する。なお、本明細書において、配線とは、配線及び電極等を包含しており、また本実施の形態においては、ゲート配線１０２、ソース配線１０６、ドレイン電極１０７、及び補償容量電極１１３を指している。また、表示領域とは、換言すれば表示パネルにおいて観察者側から表示面に照射される外光が届く領域ともいえる。外光とは、表示パネルの外部における室内灯、太陽光などによる光を指しており、図１に示すアクティブマトリクス基板においては、画素電極１１０側から照射される光をいう。
　図１に示すように、ゲート配線１０２は、銅酸化物層（最上層）１０２ｃ、銅層（第１の層）１０２ｂ、及びチタン層（第２の層）１０２ａにより構成されている。これらの層について、それぞれ以下に詳細に説明する。
　（銅酸化物層１０２ｃ）
　銅酸化物層１０２ｃは、ゲート配線１０２の最上層に設けられており、銅（Ｃｕ）（第１の金属）の酸化物を含む層である。銅の酸化物としては、例えば酸化銅（ＩＩ）（ＣｕＯ）、酸化銅（Ｉ）（Ｃｕ２Ｏ）等が挙げられる。なお、銅酸化物層１０２ｃには、銅の酸化物に代えて、銅の窒化物、あるいは、チタン（Ｔｉ）又はモリブデン（Ｍｏ）の酸化物、などを用いてもよい。すなわち、本発明における第１の金属は、Ｃｕに限らず、Ｔｉ、Ｍｏ等であってもよい。このような酸化物又は窒化物としては、例えば、窒化銅（Ｃｕ３Ｎ）、二酸化チタン（ＴｉＯ２）、三酸化モリブデン（ＭｏＯ３）、二酸化モリブデン（ＭｏＯ２）などが挙げられる。
　上述した酸化物又は窒化物は反射率が低いため、銅酸化物層１０２ｃにおける反射率は低くなっている。本実施の形態におけるゲート配線１０２は、銅酸化物層１０２ｃを最上層に備えているため、最上層側における反射率が低くなっている。従って、液晶表示パネルにおいて、外光が配線により反射することを防止でき、明室におけるコントラストを高めることができる。
　また、銅酸化物層１０２ｃの厚さは、５０～２０００Åであることが好ましく、略５００Åであることがより好ましい。
　（銅層１０２ｂ）
　銅層１０２ｂは、銅を含む層である。銅としては、例えば純銅などを用いることができる。銅は抵抗が低いため、配線に銅を含むことにより、配線の抵抗を低くすることができる。
　なお、銅層１０２ｂには、銅に代えて銅合金を用いてもよい。銅合金としては、例えば、銅－マグネシウム合金（ＣｕＭｇ）、銅－マンガン合金（ＣｕＭｎ）、銅－アルミニウム合金（ＣｕＡｌ）、銅－チタン合金（ＣｕＴｉ）、銅－ジルコニウム合金（ＣｕＺｒ）、銅－モリブデン合金（ＣｕＭｏ）などを用いることができる。これらの金属を用いることにより、配線の抵抗を低くすることが可能である。
　また、銅層１０２ｂの厚さは、１０００～１００００Åであることが好ましく、また１０００～４０００Åであることがより好ましく、略３０００Åであることがさらに好ましい。また、配線の抵抗の大きさを所望のものにするために、銅層１０２ｂの厚さを調節することがさらに好ましい。
　（チタン層１０２ａ）
　チタン層１０２ａは、チタン（Ｔｉ）を含む層である。チタン層１０２ａの厚さは、５０～５００Åであることが好ましく、３００～５００Åであることがより好ましい。
　なお、本発明における第２の層は、チタンに限らず、モリブデン又はモリブデン合金により構成されていてもよい。モリブデン合金としては、モリブデン－タングステン合金（ＭｏＷ）、モリブデン－ニオブ合金（ＭｏＮｂ）、モリブデン－ネオジム合金（ＭｏＮｄ）、モリブデン－チタン合金（ＭｏＴｉ）、モリブデン－タンタル合金（ＭｏＴａ）、モリブデン－ニッケル合金（ＭｏＮｉ）、モリブデン－インジウム合金（ＭｏＩｎ）、モリブデン－アルミニウム合金（ＭｏＡｌ）等が挙げられる。
　また、ゲート配線１０２は、さらに、良好なテーパー形状を有していることが好ましい。良好なテーパー形状とは、例えば、端が滑らかな斜面になっている形状などをいう。一方、悪い形状とは、例えば、各層が階段状に積層されている形状、下層よりも上層のほうが広い幅にて形成されている形状、などである。
　良好なテーパー形状の一例について、図３に示す。図３は、本実施の形態におけるゲート配線１０２を示す断面図である。
　ゲート配線１０２は、図３に示すように、銅層１０２ｂの底面の幅が、チタン層１０２ａの上の面の幅とほぼ同じであり、銅層１０２ｂがチタン層１０２ａから離れるほど狭くなるように形成されている。さらに、銅酸化物層１０２ｃの底面の幅が、銅層１０２ｂの上の面の幅とほぼ同じであり、銅層１０２ｂから離れるほど狭くなるように形成されている。そして、ゲート配線１０２全体として、上のほうが狭くなるように形成されている。
　上記のように、配線が良好なテーパー形状を有していることにより、配線における銅層１０２ｂに含まれる銅が下地、つまりガラス基板１０１等に接触することを防ぐことができる。また、配線が良好なテーパー形状を有していれば、テーパー部において、銅層１０２ｂなど、配線の上層に形成される層などを、ゲート絶縁膜１０３等により良好に覆うことができる。テーパー形状が悪い場合には、テーパー部において銅層１０２ｂなどがゲート絶縁膜１０３等により完全に覆われないことがあり、膜剥離、配線の段切れ等の恐れが生じる。
　ゲート配線１０２は、以上のような構造を有している。なお、ソース配線１０６、ドレイン電極１０７、及び補償容量電極１１３についても、上述したゲート配線１０２と同様の構造を有しているため、これらについてはゲート配線１０２についての説明を準用し、説明を省略する。すなわち、ゲート配線１０２における銅酸化物層１０２ｃ、銅層１０２ｂ及びチタン層１０２ａについての説明は、それぞれ、ソース配線１０６、ドレイン電極１０７又は補償容量電極１１３における銅酸化物層（最上層）（１０６ｃ、１０７ｃ及び１１３ｃ）、銅層（第１の層）（１０６ｂ、１０７ｂ及び１０７ａ）及びチタン層（第２の層）（１０６ａ、１０７ａ及び１１３ａ）にも準用される。
　ここで、本実施の形態のアクティブマトリクス基板における他の画素電極１１０について図４及び図５に示す。図４は、本実施の形態におけるアクティブマトリクス基板の断面図であり、また、図５は、本実施の形態におけるアクティブマトリクス基板の平面図を示す。なお、図４は、図５におけるＢ－Ｂ’線の断面図及びＣ－Ｃ’線の断面図を示している。
　図４のＢ－Ｂ’領域に示すように、他の画素電極１１０においても、ゲート配線１０２、ソース配線１０６及びドレイン電極１０７は、上述したように３層構造を有している。また、Ｃ－Ｃ’領域に示すように、２つの画素電極１１０の境界であり、配線としてソース配線１０６のみが形成され、画素電極１１０が形成されていないような領域においても、ソース配線１０６は、上述したように３層構造を有している。
　本実施の形態におけるアクティブマトリクス基板は、上述したように、表示領域内、すなわち外光が届く領域内に設けられたゲート配線１０２、ソース配線１０６、ドレイン電極１０７及び補償容量電極１１３の最上層に銅酸化物層（１０２ｃ、１０６ｃ、１０７ｃ及び１１３ｃ）を備えているので、外光が配線により反射せず、明室におけるコントラストが高い表示パネルを作製することができる。
　なお、本発明に係る基板上の表示領域内に設けられる配線は、複数の層からなっていればよく、上述したような３層構造には特に限定されず、２層構造でもよいし、４層以上からなっていてもよい。また、配線の最上層が、銅、チタンもしくはモリブデンの酸化物、又は銅の窒化物を含んでいればよく、最上層以外の層については、特に限定されない。
　ゲート絶縁膜１０３には、例えば、窒化シリコン（ＳｉＮｘ）、二酸化ケイ素（ＳｉＯ２）などを用いてもよく、また、ＳｉＮｘとＳｉＯ２とを積層してもよい。ゲート絶縁膜１０３の厚さは、１０００～５０００Åであることが好ましい。
　また、半導体層１０４には、例えば、アモルファスシリコンなどを用いてもよく、また、酸化亜鉛（ＺｎＯ）、酸化インジウム－酸化ガリウム－酸化亜鉛の組成をもつアモルファス薄膜（ＩＧＺＯ）等の酸化物半導体を用いてもよい。半導体層１０４の厚さは３００～３０００Åであることが好ましい。
　また、Ｎ＋コンタクト層１０５は、ｎ型不純物が高濃度にドープされた電極コンタクト層であればよく、例えばＮ＋アモルファスシリコンなどを用いることができる。Ｎ＋コンタクト層１０５の厚さは５００～１５００Åであることが好ましい。
　また、パッシベーション膜１０８には、例えば窒化シリコン（ＳｉＮｘ）、二酸化ケイ素（ＳｉＯ２）などを用いることができる。パッシベーション膜１０８の厚さは、５００～３０００Åであることが好ましい。
　また、層間絶縁膜１０９は、フォト感光性を有するものであることが好ましく、例えば感光性アクリル樹脂などを用いることができる。層間絶縁膜１０９の厚さは、１～４μｍであることが好ましい。
　また、画素電極１１０には、例えば、酸化インジウムスズ（ＩＴＯ）、酸化インジウム－酸化亜鉛（ＩＺＯ）などの透明導電材料を用いることができる。画素電極１１０の厚さは、１００～２０００Åであることが好ましい。
　さらに、本実施の形態におけるアクティブマトリクス基板は、ドレイン電極１０７と画素電極１１０とが、コンタクトホール部（接続部）１１１において電気的に接続されている。図１に示すように、コンタクトホール部１１１においては、ドレイン電極１０７における銅酸化物層１０７ｃの一部分が除去されており、その結果露出した銅層１０７ｂと画素電極１１０とが接触している。コンタクトホール部１１１の形状は、ドレイン電極１０７と画素電極１１０とが十分に接触できる大きさであればよく、図２に示すような四角形に限定されず、例えば円形などでもよい。また、除去される銅酸化物層１０７ｃの一部分は、コンタクトホール部１１１と同様の形状、大きさであってもよいし、コンタクトホール部１１１よりも小さくてもよいが、銅層１０７ｂと画素電極１１０とが十分に接触できる大きさであることが好ましい。このように、コンタクトホール部１１１においては、画素電極１１０との接続抵抗が高い銅酸化物層１０７ｃが除去され、銅層１０７ｂが画素電極１１０と接触しているため、低抵抗にて画素電極１１０とドレイン電極１０７とを接続することができる。
　＜アクティブマトリクス基板の製造工程＞
　次に、本実施の形態に係るアクティブマトリクス基板の製造工程について、図６～図１６を参照して工程順に（１）～（１２）に説明する。図６～図１６は、本実施の形態におけるアクティブマトリクス基板の各製造工程における断面図であり、各工程が終了した時点での断面構造を示す。なお、ここでは、図１に示す構造のものを製造する工程について説明する。また、図６～図１６は、図２におけるＡ－Ａ’線の断面図を示している。
　（１）第１の金属成膜工程
　まず、図６に示すように、第１の金属成膜工程を行う。図６は、本実施の形態におけるアクティブマトリクス基板の第１の金属成膜工程における断面図である。
　本工程では、まず、ガラス基板１０１上に、スパッタリング法によりチタン膜１及び銅膜２を成膜する。その後、スパッタリングガスとして通常のアルゴン（Ａｒ）に酸素（Ｏ２）を添加し、銅と酸素とを反応させる反応性スパッタリング法により銅酸化物膜３としてＣｕＯを成膜する。スパッタリングガスにおけるＯ２分圧は、１～３０％であることが好ましく、略１０％であることがより好ましい。
　なお、銅酸化物膜３として、銅酸化物に代えて窒化銅などの銅窒化物を成膜する場合には、スパッタリングガスに、酸素に代えて窒素（Ｎ２）を添加することにより、銅と窒素とを反応させる反応性スパッタリング法を用いることができる。このときのスパッタリングガスにおけるＮ２分圧は、１０～９０％であることが好ましく、略５０％であることがより好ましい。
　（２）ゲート配線１０２形成工程
　次いで、図７に示すように、ゲート配線１０２形成工程を行う。図７は、本実施の形態におけるアクティブマトリクス基板のゲート配線１０２形成工程における断面図である。
　本工程では、フォトリソグラフィによりレジストパターンを形成し、ウェットエッチング法によりゲート配線１０２及び補償容量電極１１３のパターンを形成した後、レジストを剥離洗浄する。
　ウェットエッチング法に用いるエッチング液としては、過酸化水素、無機酸、フッ素化合物及び水を含むものを用いることが好ましい。無機酸としては、例えば塩酸、硫酸、硝酸、リン酸等が挙げられる。また、フッ素化合物としては、例えばフッ酸、フッ化アンモニウム、フッ化カリウム等が挙げられる。フッ素化合物の濃度は、下地となるガラス基板１０１などに対する影響がないように調節されることが好ましい。また、エッチング液には、有機酸がさらに含まれていてもよい。有機酸としては、例えばカルボン酸、アミノ酸、クエン酸、酒石酸、シュウ酸等が挙げられる。このようなエッチング液として、例えば、米国特許第７００８５４８号明細書（特許文献１）に開示されているものなどを用いることができる。
　なお、例えば過酸化水素と、無機酸として塩酸（ＨＣｌ）と、フッ素化合物としてフッ酸とを含むエッチング液を用いると、Ｃｕ層は以下の式（Ａ）及び（Ｂ）、またＴｉ層は以下の式（Ｃ）の反応によりエッチングされる。
Ｃｕ＋Ｈ２Ｏ２→ＣｕＯ＋Ｈ２Ｏ・・・（Ａ）
ＣｕＯ＋２ＨＣｌ→ＣｕＣｌ２＋Ｈ２Ｏ・・・（Ｂ）
Ｔｉ＋４ＨＦ→ＴｉＦ４＋Ｈ２・・・（Ｃ）
上記式（Ａ）及び（Ｂ）の反応は、上記式（Ｃ）の反応よりも速く進む。また、フッ素化合物は、下地となるガラス基板１０１に対する影響があるため、濃度を高くすることができない。したがってＣｕ層は、Ｔｉ層よりも速くエッチングされることとなる。ここで、本実施の形態のように、例えば配線をＣｕＯ層とＣｕ層とＴｉ層との３層構造にすると、Ｃｕ層のエッチング速度は、上記式（Ｂ）の反応がＣｕＯ層におけるエッチング速度に寄与することとなるために抑えられ、結果として配線を、上述したような良好なテーパー形状とすることができる。ＣｕＯ層に代えて、Ｃｕ２Ｏ、銅窒化物など、他の酸化物又は窒化物を含む層を用いた場合にも、同様の効果が得られる。
　本工程においては、このような効果により、ゲート配線１０２及び補償容量電極１１３を、上述したような良好なテーパー形状とすることができる。
　（３）ゲート絶縁膜１０３／半導体層１０４成膜工程
　次いで、図８に示すように、ゲート絶縁膜１０３／半導体層１０４成膜工程を行う。図８は、本実施の形態におけるアクティブマトリクス基板のゲート絶縁膜１０３／半導体層１０４成膜工程における断面図である。
　本工程では、ＣＶＤ法により、ゲート絶縁膜１０３として窒化シリコン（ＳｉＮｘ）、半導体層１０４としてアモルファスシリコン、及びＮ＋コンタクト層１０５としてＮ＋アモルファスシリコンを連続して成膜する。
　本実施の形態においては、ゲート絶縁膜１０３、半導体層１０４及びＮ＋コンタクト層１０５を連続して成膜したが、本発明はこれに限定されず、これらの層をそれぞれ別々に成膜してもよい。
　（４）半導体層１０４パターン形成工程
　次いで、図９に示すように、半導体層１０４パターン形成工程を行う。図９は、本実施の形態におけるアクティブマトリクス基板の半導体層１０４パターン形成工程における断面図である。
　本工程では、フォトリソグラフィによりレジストパターンを形成した後、半導体層１０４及びＮ＋コンタクト層１０５を、例えばドライエッチング法などによりエッチングし、パターンを形成する。その後、レジストを剥離洗浄する。
　（５）第２の金属成膜工程
　次いで、図１０に示すように、第２の金属成膜工程を行う。図１０は、本実施の形態におけるアクティブマトリクス基板の第２の金属成膜工程における断面図である。
　本工程においては、上述した（１）第１の金属成膜工程と同様の方法を用いて、チタン膜１、銅膜２及び銅酸化物膜３を成膜する。
　（６）ソース配線１０６パターン形成工程
　次いで、図１１に示すように、ソース配線１０６パターン形成工程を行う。図１１は、本実施の形態におけるアクティブマトリクス基板のソース配線１０６パターン形成工程における断面図である。
　本工程では、フォトリソグラフィによりレジストパターンを形成し、ウェットエッチング法により、ソース配線１０６及びドレイン電極１０７のパターンを形成する。ウェットエッチング法は、上述した（２）ゲート配線１０２形成工程と同様に行うことができる。これにより、ソース配線１０６及びドレイン電極１０７を、上述したような良好なテーパー形状とすることができる。
　（７）チャネル部１１２エッチング工程
　次いで、図１２に示すように、チャネル部１１２エッチング工程を行う。図１２は、本実施の形態におけるアクティブマトリクス基板のチャネル部１１２エッチング工程における断面図である。
　本工程では、ドライエッチングにより、ソース配線１０６とドレイン電極１０７との間のチャネル部１１２において、Ｎ＋コンタクト層１０５と、半導体層１０４の一部とを除去し、ソース配線１０６とドレイン電極１０７とを分離する。その後、レジストを剥離洗浄する。
　（８）パッシベーション膜１０８成膜工程
　次いで、図１３に示すように、パッシベーション膜１０８成膜工程を行う。図１３は、本実施の形態におけるアクティブマトリクス基板のパッシベーション膜１０８成膜工程における断面図である。
　本工程では、ＣＶＤ法によりパッシベーション膜１０８として窒化シリコンを成膜する。
　（９）層間絶縁膜１０９形成工程
　次いで、図１４に示すように、層間絶縁膜１０９形成工程を行う。図１４は、本実施の形態におけるアクティブマトリクス基板の層間絶縁膜１０９形成工程における断面図である。
　本工程では、層間絶縁膜１０９として感光性アクリル樹脂を成膜し、フォトリソグラフィによりコンタクトホール部１１１のパターンを形成する。
　（１０）コンタクトホール部１１１エッチング工程
　次いで、図１５に示すように、コンタクトホール部１１１エッチング工程を行う。図１５は、本実施の形態におけるアクティブマトリクス基板のコンタクトホール部１１１エッチング工程における断面図である。
　本工程では、層間絶縁膜１０９をマスクとしてドライエッチングを行い、コンタクトホール部１１１におけるパッシベーション膜１０８を除去する。
　（１１）銅酸化物層１０７ｃ除去工程
　次いで、図１６に示すように、銅酸化物層１０７ｃ除去工程を行う。図１６は、本実施の形態におけるアクティブマトリクス基板の銅酸化物層１０７ｃ除去工程における断面図である。
　本工程では、ウェットエッチング法により、コンタクトホール部１１１におけるドレイン電極１０７の銅酸化物層１０７ｃを除去する。ウェットエッチングに用いるエッチング液として、例えば塩酸、硝酸などを用いることができる。
　（１２）画素電極１１０形成工程
　次いで、画素電極１１０形成工程を行い、図１に示すアクティブマトリクス基板を完成させる。
　本工程では、まず、スパッタリング法により画素電極１１０を形成するための膜として透明導電材料を成膜した後に、フォトリソグラフィによりレジストパターンを形成する。その後、ウェットエッチングにより、画素電極１１０のパターンを形成した後、レジストを剥離洗浄する。ウェットエッチングに用いるエッチング液としては、例えば塩鉄、シュウ酸、リン酸と酢酸と硝酸との混合液、などを用いることができる。
　ここで、コンタクトホール部１１１では、銅酸化物層１０７ｃが除去されているので、画素電極１１０と銅層１０７ｂとが接触し、その結果画素電極１１０とドレイン電極１０７とを低抵抗にて接続することができる。
　以上の工程によって、本実施の形態におけるアクティブマトリクス基板が製造される。ただし、本発明では、上述したような材料や、各層の厚さに必ずしも限定されることはなく、アクティブマトリクス基板の材料として従来から一般的に使用されているものを使用することができる。
　なお、本発明に係る表示パネル用の基板は、アクティブマトリクス型に限らず、例えばパッシブマトリクス型などであってもよい。また、本発明に係る基板は、例えば有機ＥＬ、無機ＥＬなどを用いた表示パネルにも適用することができる。
　また、本発明に係る表示パネル用の基板では、上記最上層の下に、銅又は銅合金により構成される第１の層をさらに備えていることが好ましい。
　上記の構成であれば、銅又は銅合金は電気抵抗が低いため、配線における電気抵抗を低くすることができる。
　また、本発明に係る表示パネル用の基板では、上記配線は、第１の層の下に、チタンにより構成される第２の層をさらに備えていることが好ましい。
　また、本発明に係る表示パネル用の基板では、上記配線は、第１の層の下に、モリブデン又はモリブデン合金により構成される第２の層をさらに備えていることが好ましい。
　上記の構成であれば、配線が設けられる下地と配線との密着性を確保することができるとともに、第１の層に含まれる銅又は銅合金が下地に拡散することを防ぐことができる。また、配線を形成する際、過酸化水素、無機酸及びフッ素化合物を含むエッチング液にて一括してエッチングすることにより、第１の層の銅又は銅合金のエッチング速度が、最上層の酸化物または窒化物によって抑えられるため、良好なテーパー形状の配線を容易に形成することができる。
　また、本発明に係る表示パネル用の基板では、上記配線と、上記配線の上に設けられた透明電極とが接続する接続部をさらに備えており、上記接続部において、上記配線の最上層の一部分が除去され、露出した第１の層と上記透明電極とが接触していることが好ましい。
　上記の構成であれば、配線と透明電極とが接続する接続部において、透明電極との接続抵抗が高い、第１の金属の酸化物、又は銅の窒化物により構成される最上層が除去され、第１の層と透明電極とが接触しているため、低抵抗にて透明電極と配線とを接続することができる。
　また、本発明に係る表示パネル用の基板では、上記配線が、ゲート配線、ソース配線、ドレイン電極及び補償容量電極からなる群より選択される少なくとも１つであることが好ましい。
　上記の構成であれば、外光の反射がさらに抑えられ、明室におけるコントラストがより高められた表示パネルを形成することができる。
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内で、いろいろと変更して実施することができるものである。
　本発明によれば、外光の反射を抑え、明室におけるコントラストを高めることのできる表示パネル用の基板、及びその基板を備えた表示パネルを提供できるので、高品質の表示装置を製造する場合に好適に利用できる。
　１０２ａ、１０６ａ、１０７ａ、１１３ａ　チタン層（第２の層）
　１０２ｂ、１０６ｂ、１０７ｂ、１１３ｂ　銅層（第１の層）
　１０２ｃ、１０６ｃ、１０７ｃ、１１３ｃ　銅酸化物層（最上層）
　１０２　ゲート配線（配線）
　１０３　ゲート絶縁膜
　１０４　半導体層
　１０５　Ｎ＋コンタクト層
　１０６　ソース配線（配線）
　１０７　ドレイン電極（配線）
　１０８　パッシベーション膜
　１０９　層間絶縁膜
　１１０　画素電極（透明電極）
　１１１　コンタクトホール部（接続部）
　１１３　補償容量電極（配線）

Claims (7)

  1. 　表示パネル用の基板であって、
    　上記基板上の表示領域内に設けられた配線は、複数の層からなっており、
    　上記複数の層の最上層は、銅、チタン及びモリブデンからなる群より選択された第１の金属の酸化物、又は銅の窒化物により構成されていることを特徴とする表示パネル用の基板。
  2. 　上記配線は、上記最上層の下に、銅又は銅合金により構成される第１の層をさらに備えていることを特徴とする請求項１に記載の表示パネル用の基板。
  3. 　上記配線は、第１の層の下に、チタンにより構成される第２の層をさらに備えていることを特徴とする請求項２に記載の表示パネル用の基板。
  4. 　上記配線は、第１の層の下に、モリブデン又はモリブデン合金により構成される第２の層をさらに備えていることを特徴とする請求項２に記載の表示パネル用の基板。
  5. 　上記配線と、上記配線の上に設けられた透明電極とが接続する接続部をさらに備えており、
    　上記接続部において、上記配線の最上層の一部分が除去され、露出した第１の層と上記透明電極とが接触していることを特徴とする請求項２～４の何れか１項に記載の表示パネル用の基板。
  6. 　上記配線が、ゲート配線、ソース配線、ドレイン電極及び補償容量電極からなる群より選択される少なくとも１つであることを特徴とする請求項１～５の何れか１項に記載の表示パネル用の基板。
  7. 　請求項１～６の何れか１項に記載の表示パネル用の基板を備えていることを特徴とする表示パネル。
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