WO2010067516A1 - Soiウェーハの製造方法 - Google Patents

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Definitions

  • the present invention relates to a method for manufacturing an SOI wafer having an SOI (Silicon On Insulator) structure in which a silicon single crystal layer is formed on an insulator.
  • SOI Silicon On Insulator
  • the bonding method is a method in which an oxide film is formed on at least one of a bond wafer for forming an SOI layer and a base wafer to be a support substrate, and the bond wafer and the base wafer are bonded to each other through the oxide film and then bonded.
  • This is a method of manufacturing an SOI wafer in which an SOI layer is formed on a buried oxide film that is an insulator by thinning the wafer.
  • the buried oxide film is formed by growing an oxide film on the wafer before bonding, and the thickness of the oxide film is controlled during the growth of the oxide film before bonding.
  • the thickness of the buried oxide film of the SOI wafer can be controlled, and the control range can be widely implemented.
  • the bonding tends to be difficult, and defects called voids and blisters tend to occur on the SOI wafer, and the bonding is not performed and the SOI layer is not formed. There was a problem that it was not formed.
  • the present invention has been made in view of the above circumstances.
  • a method for manufacturing an SOI wafer by subjecting an SOI wafer material having an SOI layer formed on a buried oxide film to a heat treatment that reduces the thickness of the buried oxide film, Deterioration of the in-plane distribution of the buried oxide film caused by non-uniformity of the heat treatment temperature, etc., when the heat treatment is performed to reduce the thickness of the oxide film, is controlled within a predetermined range.
  • An object is to manufacture an SOI wafer excellent in thickness uniformity.
  • an oxide film is formed on at least one surface of a bond wafer and a base wafer, the bond wafer and the base wafer are bonded together through the formed oxide film, and then the bond wafer is bonded.
  • the SOI wafer material obtained by thinning the film is subjected to a heat treatment for reducing the thickness of the buried oxide film on the SOI wafer material in which the SOI layer is formed on the buried oxide film, thereby obtaining an SOI having a predetermined buried oxide film thickness.
  • the thickness of the SOI layer of the SOI wafer material subjected to heat treatment for reducing the thickness of the buried oxide film, the thickness of the buried oxide film reduced by the heat treatment, and the thickness of the buried oxide film generated by the heat treatment It is calculated according to the ratio of the in-plane range change amount to the allowable value, and the calculated thickness of the SOI layer is obtained.
  • the bond wafer in the SOI wafer material obtained by thinning to provide a method for manufacturing an SOI wafer, comprising performing a heat treatment to reduce the thickness of the buried oxide film.
  • the thickness of the SOI layer of the SOI wafer material subjected to the heat treatment for reducing the thickness of the buried oxide film is reduced by the thickness of the buried oxide film reduced by the heat treatment and the in-plane range of the buried oxide film generated by the heat treatment (buried oxide film).
  • the value obtained by subtracting the minimum film thickness from the maximum film thickness) and the allowable value of the change amount was obtained by thinning the bond wafer so that the calculated SOI layer thickness was obtained.
  • the thickness of the SOI layer of the SOI wafer material by setting the thickness of the buried oxide film reduced by the heat treatment to 40 nm or less.
  • An attempt to reduce the thickness exceeding 40 nm requires a high temperature and long time heat treatment, or the thickness of the SOI layer during the heat treatment needs to be extremely thin, which is not practical. Is preferably 40 nm or less.
  • the predetermined buried oxide film thickness can be 30 nm or less.
  • the method for manufacturing an SOI wafer according to the present invention can be suitably used for manufacturing an SOI wafer having a buried oxide film of 30 nm or less, and produces an SOI wafer excellent in the thickness uniformity of the buried oxide film. be able to.
  • the heat treatment for reducing the thickness of the buried oxide film is preferably performed at a temperature of 1000 ° C. or higher in an atmosphere of hydrogen gas, argon gas, or a mixed gas thereof. In this way, the heat treatment for reducing the thickness of the buried oxide film can be performed at a temperature of 1000 ° C. or higher in an atmosphere of hydrogen gas, argon gas, or a mixed gas thereof.
  • the SOI wafer material can be produced by an ion implantation separation method. In this manner, an SOI layer with excellent film thickness uniformity can be formed by thinning a bond wafer using an ion implantation separation method to produce an SOI wafer material.
  • the in-plane range of the buried oxide film reduced to a predetermined thickness by the heat treatment can be controlled within a desired range.
  • An SOI wafer having excellent film thickness uniformity can be provided.
  • a bond wafer having an oxide film formed on at least one surface is bonded to a base wafer so that the buried oxide film is thicker than the final target thickness, and then the bond wafer is thinned.
  • a method of manufacturing an SOI wafer with few defects such as voids and blisters has been performed by subjecting the obtained SOI wafer material to a heat treatment that reduces the thickness of the buried oxide film.
  • this method has a problem in that the in-plane distribution of the buried oxide film is deteriorated due to in-plane non-uniformity such as the heat treatment temperature in the heat treatment for reducing the thickness of the buried oxide film.
  • the present inventors have conducted extensive research and found that the deterioration of the in-plane distribution of the buried oxide film also changes according to the thickness of the surface SOI layer. Then, the thickness of the SOI layer of the SOI wafer material according to the ratio between the thickness of the buried oxide film reduced by the heat treatment and the allowable value of the amount of change in the in-plane range of the thickness of the buried oxide film that is changed (deteriorated) by the heat treatment.
  • the buried oxide generated by the heat treatment is calculated by performing heat treatment to reduce the thickness of the buried oxide film on the SOI wafer material obtained by thinning the bond wafer so that the calculated SOI layer thickness is obtained.
  • the present inventors have found that the amount of change (deterioration) in the in-plane range of the film can be adjusted within a desired range.
  • the final thickness of the SOI layer is originally determined by the required specifications according to the purpose of the user using the SOI wafer, but in the process of reducing the buried oxide film during the SOI wafer manufacturing process.
  • the thickness of the SOI layer (the thickness of the SOI layer of the SOI wafer material) itself has room to be determined at the discretion of the manufacturer when setting the conditions of the SOI wafer manufacturing process. In particular, since the thickness of the SOI layer can be adjusted according to the required specifications, there is no influence on the degree of freedom in determining the final required film thickness on the user side.
  • the thickness of the buried oxide film reduced by the heat treatment and the in-plane range of the buried oxide film generated by the heat treatment are determined.
  • the relationship between the ratio of the change amount and the thickness of the SOI layer is calculated.
  • An example for obtaining the relationship between the ratio of the thickness of the buried oxide film reduced by the heat treatment to the amount of change in the in-plane range of the buried oxide film generated by the heat treatment and the thickness of the SOI layer will be shown below.
  • a mirror-polished wafer made of a silicon single crystal having a diameter of 300 mm is used, and an SOI wafer material (implanted oxide film by heat treatment (implanted ions: hydrogen ions 8 ⁇ 10 16 / cm 2 )) is formed by an ion implantation separation method (implanted ions: hydrogen ions 8 ⁇ 10 16 / cm 2 ) BOX) is manufactured under various conditions, and heat treatment at 1200 ° C. is performed in a 100% argon atmosphere to reduce the thickness of the BOX (buried oxide film). 11 sheets are produced.
  • Table 1 shows the measured values of the BOX thickness, BOX thickness range, BOX thickness reduction amount (S), and BOX thickness range change amount (N) before and after the heat treatment to reduce the SOI film thickness and buried oxide film thickness of each sample. Indicates.
  • the SOI film thickness and the BOX thickness are average values in the plane, and the BOX thickness range indicates the difference between the maximum value and the minimum value of the in-plane film thickness.
  • Table 1 shows the result of calculating d S / N [dB] by the following formula 1 from the ratio (S / N) of the reduction amount (S) of the BOX thickness and the change amount (N) of the BOX thickness range.
  • the thickness of the SOI layer (SOI film thickness T) of the SOI wafer material subjected to the heat treatment for reducing the thickness of the buried oxide film is reduced by the thickness of the buried oxide film (BOX thickness reduction amount S) reduced by the heat treatment.
  • d S / N [dB] calculated from the ratio to the amount of change (N) in the in-plane range of the buried oxide film generated by the heat treatment is used to have the above correlation.
  • the manufacturing method of the present invention after the correlation between d S / N [dB] and the thickness (T) of the SOI layer is obtained will be described in more detail.
  • a preferred embodiment of the manufacturing method of the present invention a case where an SOI wafer is manufactured by an ion implantation separation method will be described.
  • two mirror-polished wafers made of silicon single crystal are prepared. Of these two silicon wafers, one wafer is a base wafer serving as a support substrate that meets the device specifications, and the other is a bond wafer serving as an SOI layer. Next, an oxide film is formed on at least one of the surfaces. Subsequently, hydrogen ions are implanted into the surface layer portion of the bond wafer to form an ion implantation layer parallel to the wafer surface at an average ion penetration depth. At this time, ions implanted into the bond wafer may be rare gas ions.
  • the surface of the bond wafer into which hydrogen ions are implanted is brought into close contact with the base wafer via the oxide film.
  • the wafers can be bonded to each other without using an adhesive or the like.
  • the bond wafer is thinned to form an SOI layer. Thinning of the bond wafer is performed by, for example, applying an exfoliation heat treatment at a temperature of about 500 ° C. in an inert gas atmosphere, and exfoliating the ion implantation layer formed on the bond wafer by hydrogen ion implantation as a boundary surface.
  • the material can be easily manufactured.
  • the thickness of the SOI layer depends on the ratio between the thickness of the buried oxide film reduced by the heat treatment performed later and the allowable value of the amount of change in the in-plane range of the buried oxide film generated by the heat treatment.
  • the bond wafer is thinned so as to have the calculated thickness of the SOI layer.
  • sacrificial oxidation treatment may be performed in order to remove the damaged layer on the separation surface and increase the bonding strength.
  • the thinning of the bond wafer can also be performed by grinding / polishing or etching.
  • the SOI layer thickness is adjusted by sacrificial oxidation treatment or vapor phase etching.
  • the in-plane range of the buried oxide film reduced to the desired thickness can be controlled to the desired range, and finally Can manufacture an SOI wafer excellent in film thickness uniformity of the buried oxide film.
  • the SOI wafer manufacturing method of the present invention can be suitably used mainly when manufacturing a product having a buried oxide film thickness of 100 nm or less as a final product.
  • a product having a buried oxide film thickness of 100 nm or less As described in Japanese Patent Application Laid-Open No. 2004-221198, when an SOI wafer having a buried oxide film thickness of 100 nm or less is manufactured by a method for controlling the thickness of the oxide film before bonding, voids or Bonding defects called blisters frequently occur and the production yield is extremely reduced. If plasma treatment is performed on the bonding surface, the bonding strength at room temperature increases, so that even if the thickness of the buried oxide film is 100 nm or less, bonding can be performed without generating voids or blisters.
  • the minimum thickness limit is about 30 nm, when an SOI wafer having a buried oxide film thickness less than that is manufactured at a high yield, high-temperature heat treatment is performed on the SOI wafer material as in the present invention. It is effective to apply and reduce the thickness of the buried oxide film.
  • the thickness of the buried oxide film of the final SOI wafer is 10 nm
  • the in-plane uniformity required when the thickness of the buried oxide film is 10 nm is ⁇ 5%
  • the allowable in-plane range is 1 nm, but considering the variation between product wafers, the in-plane range is It is preferable to control to half of 0.5 nm.
  • the thickness of the buried oxide film of the SOI wafer material can be reduced to about 30 nm by performing plasma treatment on the bonding surface.
  • an oxide film of 30 nm is formed and bonded to at least one wafer.
  • the in-plane range of the formed oxide film is at least about 0.15 nm at present, it is allowed when the SOI wafer material having a buried oxide film thickness of 30 nm is heat-treated to reduce the thickness by 20 nm.
  • the SOI wafer material may be manufactured so that the SOI film thickness of the SOI wafer material (the thickness of the SOI layer when the heat treatment for reducing the thickness of the buried oxide film) is 450 nm.
  • the thickness of the SOI layer of the SOI wafer material can be set using the correlation between the SOI layer thickness and d S / N [dB] obtained in advance.
  • the thickness S of the buried oxide film is preferably 40 nm or less. It is not practical to reduce the thickness exceeding 40 nm because heat treatment for a long time at a high temperature is required or the thickness of the SOI layer at the time of heat treatment needs to be extremely reduced.
  • the thickness of the SOI layer of the SOI wafer material subjected to the heat treatment to reduce the thickness of the buried oxide film the thickness of the buried oxide film reduced by the heat treatment, and the amount of change in the in-plane range of the buried oxide film generated by the heat treatment
  • the heat treatment for reducing the thickness of the buried oxide film is performed on the SOI wafer material obtained by thinning the bond wafer so that the calculated thickness of the SOI layer becomes the thickness of the SOI layer.
  • the in-plane range of the buried oxide film can be controlled to a desired range, and finally, an SOI wafer excellent in film thickness uniformity of the buried oxide film can be manufactured.
  • a thermal oxide film of 35 nm (in-plane range 0.2 nm) is formed on one silicon single crystal wafer (bond wafer), hydrogen ions are implanted through the oxide film, and nitrogen plasma treatment (treatment conditions: room temperature, gas flow rate 115 sccm, pressure) Bonded to the other silicon single crystal wafer (base wafer) subjected to 0.4 Torr (53.3 Pa), output 100 W, 15 seconds) at room temperature, and subjected to heat treatment at 500 ° C. for 30 minutes, and then peeled off by the ion implantation layer. .
  • the SOI film thickness of the wafer after peeling was 300 nm, and the thickness of the buried oxide film was 35 nm.
  • the SOI wafer material manufactured above was subjected to a thinning heat treatment at 1200 ° C. for 2 hours in a 100% argon atmosphere.
  • the thickness of the buried oxide film after the heat treatment was 25.2 nm and the in-plane range was 0.95 nm.
  • the SOI film thickness of the wafer after peeling was 140 nm, and the thickness of the buried oxide film was 35 nm.
  • a thermal oxide film is formed on the surface of the SOI layer by performing a heat treatment at 900 ° C. in an oxidizing atmosphere, and the thermal oxide film is removed with an HF aqueous solution.
  • an SOI wafer material having an SOI film thickness of 100 nm and a buried oxide film thickness of 35 nm was produced.
  • the SOI wafer material manufactured above was subjected to a thinning heat treatment at 1200 ° C. for 1 hour in a 100% argon atmosphere.
  • the thickness of the buried oxide film after the heat treatment was 24.6 nm and the in-plane range was 3.5 nm.
  • the in-plane range of the buried oxide film is increased.
  • the target value product standard value
  • the SOI film thickness was set to a relatively thin SOI layer.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

Abstract

 本発明は、埋め込み酸化膜上にSOI層が形成されたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うことによって、所定の埋め込み酸化膜厚を有するSOIウェーハを製造する方法において、埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さを、熱処理により減ずる埋め込み酸化膜の厚さと、熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値との比に応じて算出し、該算出されたSOI層の厚さとなるようにボンドウェーハを薄膜化して得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハの製造方法である。これにより、埋め込み酸化膜の厚さを減ずる熱処理を行った際に熱処理温度等の不均一性が原因となって発生する埋め込み酸化膜の面内分布の悪化を所定の範囲内に制御し、埋め込み酸化膜の膜厚均一性に優れたSOIウェーハの製造方法が提供される。

Description

SOIウェーハの製造方法
 本発明は、絶縁体上にシリコン単結晶層が形成されたSOI(Silicon On Insulator)構造を有するSOIウェーハを製造する方法に関する。
 
 デバイス世代が進むにつれ、高性能化トレンド目標を満たす為には、従来のバルクシリコンウェーハを用いたスケーリング効果だけでは対応できず、新たなデバイス構造が必要とされ、その出発原料としてSOIウェーハが着目されている。さらに、SOIウェーハを使用したデバイスの種類の広がりから、SOI層の厚さと共に、埋め込み酸化膜の厚さについても、幅広い範囲での要求がある。
 このSOIウェーハの代表的な製造方法として、シリコンウェーハに酸素イオンを高濃度で打ち込んだ後に高温で熱処理を行ってウェーハ内に酸化膜を形成するSIMOX法や、貼り合わせ法と呼ばれる方法等がある。貼り合わせ法とは、SOI層を形成するボンドウェーハと支持基板となるベースウェーハのうちの少なくとも一方に酸化膜を形成し、その酸化膜を介してボンドウェーハとベースウェーハとを貼り合わせた後ボンドウェーハを薄膜化することによって、絶縁体である埋め込み酸化膜上にSOI層が形成されたSOIウェーハを製造する方法である。
 この貼り合わせ法を利用したSOIウェーハの製造方法の中でも、薄いSOI層の作製においては、均一で幅広い膜厚範囲でSOI作製が可能である点から、貼り合わせ法の一つであるイオン注入剥離法(スマートカット(登録商標)法とも呼ばれる。)を用いて作製されたSOIウェーハが主流となっている。
 一般に、イオン注入剥離法において、埋め込み酸化膜は、貼り合わせを行う前の段階でウェーハ上に酸化膜を成長させることで形成され、この貼り合わせ前の酸化膜成長時に酸化膜の厚さを制御することにより、SOIウェーハの埋め込み酸化膜の厚さを制御でき、その制御範囲としては広く実施することが可能である。しかしながら、埋め込み酸化膜が薄い場合については、貼り合わせの実施が困難になる傾向にあり、SOIウェーハにボイドやブリスターと呼ばれる欠陥が発生しやすくなり、更には貼り合わせが実施されずにSOI層が形成されないといった問題が発生した。
 また、イオン注入層での剥離を行ってSOI層を形成した後でも、SOI層の厚さや表面状態を調整することを目的として、各種の熱処理が施される場合があるが、この際に表面のSOI層の厚さのみならず、埋め込み酸化膜の厚さが変化することが知られており、埋め込み酸化膜の厚さの制御においてはSOIウェーハ作製時の熱処理工程も制御することが必要となる。つまり、更にはSOIウェーハ作製時の熱処理工程を制御することで、埋め込み酸化膜の厚さを積極的に調整することが可能になる。
 このように、SOIウェーハを作製する際に埋め込み酸化膜の厚さを減ずるための熱処理を行って埋め込み酸化膜の厚さを調整する方法として、特許文献1、特許文献2の方法が知られている。
 特許文献1及び特許文献2のように、埋め込み酸化膜が最終目標厚さよりも厚い状態となるよう貼り合わせを行い、後のSOIウェーハ作製時の熱処理工程で減厚化を行う方法により、欠陥の少ないSOIウェーハを作製する方法が開発された。しかしながら、この方法では、熱処理で用いるガスや熱処理温度等の不均一性が原因となり、埋め込み酸化膜の減厚分の面内均一性が悪くなり、結果として埋め込み酸化膜の面内分布が悪化するという問題が発生した。
特開2004-221198号公報 特開2006-156770号公報
 本発明は、上記事情に鑑みなされたもので、埋め込み酸化膜上にSOI層が形成されたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行ってSOIウェーハを製造する方法において、埋め込み酸化膜の厚さを減ずる熱処理を行った際に熱処理温度等の不均一性が原因となって発生する埋め込み酸化膜の面内分布の悪化を所定の範囲内に制御し、埋め込み酸化膜の膜厚均一性に優れたSOIウェーハを製造することを目的とする。
 上記課題を解決するため、本発明では、ボンドウェーハとベースウェーハの少なくとも一方の表面に酸化膜を形成し、該形成した酸化膜を介して前記ボンドウェーハとベースウェーハとを貼り合わせ、その後ボンドウェーハを薄膜化することで得られた、埋め込み酸化膜上にSOI層が形成されたSOIウェーハ材料に、前記埋め込み酸化膜の厚さを減ずる熱処理を行うことによって、所定の埋め込み酸化膜厚を有するSOIウェーハを製造する方法において、前記埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さを、前記熱処理により減ずる埋め込み酸化膜の厚さと、前記熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値との比に応じて算出し、該算出されたSOI層の厚さとなるように前記ボンドウェーハを薄膜化して得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うことを特徴とするSOIウェーハの製造方法を提供する。
 このように、埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さを、熱処理により減ずる埋め込み酸化膜の厚さと、熱処理により発生する埋め込み酸化膜の面内レンジ(埋め込み酸化膜の最大膜厚から最小膜厚を差し引いた値)の変化量の許容値との比に応じて算出し、算出されたSOI層の厚さとなるように前記ボンドウェーハを薄膜化して得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うことにより、熱処理によって所望の厚さに減厚された埋め込み酸化膜の面内レンジを、所望の範囲に制御することができ、最終的には埋め込み酸化膜の膜厚均一性に優れたSOIウェーハを製造することができる。
 また、前記熱処理により減ずる埋め込み酸化膜の厚さを、40nm以下として前記SOIウェーハ材料のSOI層の厚さを算出することが好ましい。
 40nmを超える厚さを減厚しようとすると、高温長時間の熱処理が必要とされたり、あるいは、熱処理時のSOI層の厚さを極めて薄くする必要があり現実的ではないため、減ずる埋め込み酸化膜の厚さは、40nm以下が好ましい。
 また、前記所定の埋め込み酸化膜厚を、30nm以下とすることができる。
 このように、本発明のSOIウェーハの製造方法は、30nm以下の埋め込み酸化膜を有するSOIウェーハを製造する場合に好適に利用でき、埋め込み酸化膜の膜厚均一性に優れたSOIウェーハを製造することができる。
 また、前記埋め込み酸化膜の厚さを減ずる熱処理を、水素ガス、アルゴンガス、またはこれらの混合ガス雰囲気下で1000℃以上の温度で行うことが好ましい。
 このように、埋め込み酸化膜の厚さを減ずる熱処理を、水素ガス、アルゴンガス、またはこれらの混合ガス雰囲気下で1000℃以上の温度で行うことができる。
 また、前記SOIウェーハ材料は、イオン注入剥離法によって作製することができる。
 このように、イオン注入剥離法を用いてボンドウェーハの薄膜化を行いSOIウェーハ材料を作製することによって、膜厚均一性が優れているSOI層を形成することができる。
 本発明のSOIウェーハの製造方法であれば、熱処理によって所定の厚さに減厚された埋め込み酸化膜の面内レンジを所望の範囲内に制御することができ、最終的には埋め込み酸化膜の膜厚均一性に優れたSOIウェーハを提供することができる。
 
SOI層の厚さとdS/N[dB]との相関関係を示した図である。
 以下、本発明についてより具体的に説明する。
 前述のように、従来、埋め込み酸化膜を最終目標厚さよりも厚くなるよう、少なくとも一方の表面に酸化膜が形成されたボンドウェーハとベースウェーハとを貼り合わせ、その後ボンドウェーハを薄膜化することで得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うことによって、ボイドやブリスターといった欠陥の少ないSOIウェーハを作製する方法が行われていた。しかしながら、この方法では、埋め込み酸化膜の厚さを減ずる熱処理における熱処理温度等の面内での不均一性が原因となり、結果として埋め込み酸化膜の面内分布が悪化するという問題が発生した。
 特開2004-221198号公報によれば、埋め込み酸化膜の厚さを減ずる熱処理を行った際の、熱処理により減ずる埋め込み酸化膜の厚さの程度が、表面のSOI層に依存することが知られていた。
 更に、本発明者らは、鋭意研究により、埋め込み酸化膜の面内分布の悪化も、表面のSOI層の厚さに応じて変化することを発見した。そして、熱処理により減ずる埋め込み酸化膜の厚さと、その熱処理により変化(悪化)する埋め込み酸化膜の膜厚の面内レンジの変化量の許容値との比に応じてSOIウェーハ材料のSOI層の厚さを算出し、算出されたSOI層の厚さとなるようにボンドウェーハを薄膜化して得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うことによって、熱処理により発生する埋め込み酸化膜の面内レンジの変化(悪化)量を所望の範囲内に調整できることを見出し、本発明を完成させた。
 なお、SOI層の最終的な厚さは、本来はSOIウェーハを使用するユーザー側の目的に応じた要求仕様により決定されるものであるが、SOIウェーハ作製工程途中の埋め込み酸化膜を減ずる工程におけるSOI層の厚さ(SOIウェーハ材料のSOI層の厚さ)自体は、SOIウェーハ作製工程の各条件を設定する際に作製者の裁量により決定する余地をもつものであり、その後の工程において最終的にSOI層の厚さを要求仕様に合わせ調整することができるので、ユーザー側の最終的な要求膜厚を決定する上での自由度に何ら影響を与えるものではない。
 以下、本発明のSOIウェーハの製造方法について詳細に説明するが、本発明は、これらに限定されるものではない。
 まず、埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さを決定するために、熱処理により減ずる埋め込み酸化膜の厚さと、熱処理により発生する埋め込み酸化膜の面内レンジの変化量との比と、SOI層の厚さとの関係を算出する。
 以下に、熱処理により減ずる埋め込み酸化膜の厚さと熱処理により発生する埋め込み酸化膜の面内レンジの変化量との比と、SOI層の厚さの関係を求めるための一例を示す。
 直径300mmのシリコン単結晶からなる鏡面研磨ウェーハ(結晶方位<100>)を用い、イオン注入剥離法(注入イオン:水素イオン8×1016/cm)によりSOIウェーハ材料(熱処理により埋め込み酸化膜(BOX)を減厚する処理を行うための材料)を様々な条件で作製し、100%アルゴン雰囲気下、1200℃の熱処理を行ってBOX(埋め込み酸化膜)の減厚を行うことによってSOIウェーハを11枚作製する。
 表1に、各サンプルのSOI膜厚、埋め込み酸化膜の厚さを減ずる熱処理前後のBOX厚、BOX厚レンジ、BOX厚の減少量(S)、BOX厚レンジの変化量(N)の測定値を示す。
 尚、SOI膜厚及びBOX厚は面内の平均値であり、BOX厚レンジは面内膜厚の最大値と最小値の差を示している。
 また、BOX厚の減少量(S)とBOX厚レンジの変化量(N)との比(S/N)から、dS/N[dB]を下記の式1より算出した結果を表1中に示し、dS/N[dB]とSOI膜厚との関係を、図1に記した。
S/N[dB]=20×log(S/N)   (式1)
Figure JPOXMLDOC01-appb-T000001
 図1によればdS/N[dB]はSOI膜厚(T)と比例関係にあることがわかる。(直線の近似式は、dS/N[dB]=0.0728T+2.27であった。)
 本発明は、埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さ(SOI膜厚T)が、熱処理により減ずる埋め込み酸化膜の厚さ(BOX厚の減少量S)と、熱処理により発生する埋め込み酸化膜の面内レンジの変化量(N)との比から算出したdS/N[dB]と、上記の相関関係を有することを利用するものである。
 以下に、上記のようにdS/N[dB]とSOI層の厚さ(T)との相関関係が得られた後の本発明の製造方法についてさらに詳しく説明する。本発明の製造方法の好適な態様として、イオン注入剥離法によりSOIウェーハを製造する場合について説明する。
 先ず、シリコン単結晶からなる2枚の鏡面研磨ウェーハを準備する。この2枚のシリコンウェーハのうち、一方のウェーハはデバイスの仕様に合った支持基板となるベースウェーハであり、他方はSOI層となるボンドウェーハである。次に、そのうちの少なくとも一方の表面に酸化膜を形成する。続いて、ボンドウェーハの表層部に水素イオンを注入して、イオンの平均進入深さにおいてウェーハ表面に平行なイオン注入層を形成する。このとき、ボンドウェーハに注入するイオンは、希ガスイオンでも良い。
 ボンドウェーハにイオン注入層を形成した後、ボンドウェーハの水素イオンを注入した方の面を、酸化膜を介してベースウェーハに密着させる。このとき、例えば常温の清浄な雰囲気下で2枚のウェーハの表面同士を接触させることにより、接着剤等を用いることなくウェーハ同士を貼り合わせることができる。
 そして、ウェーハ同士を貼り合わせた後、ボンドウェーハを薄膜化してSOI層を形成する。ボンドウェーハの薄膜化は、例えば不活性ガス雰囲気下約500℃の温度で剥離熱処理を加えて、上記の水素イオン注入でボンドウェーハに形成したイオン注入層を境界面として剥離することによって、SOIウェーハ材料の作製を容易に行うことができる。このSOIウェーハ材料作製の際、SOI層の厚さが、後に行う熱処理により減ずる埋め込み酸化膜の厚さと、熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値との比に応じて算出されたSOI層の厚さとなるように、ボンドウェーハの薄膜化を行う。なお、ボンドウェーハの薄膜化において、剥離面のダメージ層の除去と貼り合わせ強度を高めるため、犠牲酸化処理を行っても良い。
 また、ボンドウェーハの薄膜化は、研削・研磨あるいはエッチング等をすることによっても行うことができる。
 次いで、設定したSOI層の厚さを有するSOIウェーハ材料に、埋め込み酸化膜を減ずる熱処理を行う。その後、要求仕様に応じたSOI層の厚さとするために、犠牲酸化処理や気相エッチング等、SOI層膜厚の調製を行う。
 このように、SOIウェーハ材料のSOI層の厚さを設定することにより、所望の厚さに減厚された埋め込み酸化膜の面内レンジを、所望の範囲に制御することができ、最終的には埋め込み酸化膜の膜厚均一性に優れたSOIウェーハを製造することができる。
 以下に、より具体的なSOIウェーハ材料のSOI層の厚さを設定する方法を以下に記載する。
 本発明のSOIウェーハの製造方法は、主に、最終製品としての埋め込み酸化膜の厚さが100nm以下の製品を製造する際に好適に用いることができる。特開2004-221198号公報に記載されている通り、貼り合わせ前の酸化膜の厚さを制御する方法で、埋め込み酸化膜の厚さが100nm以下となるSOIウェーハを製造しようとすると、ボイドやブリスターと呼ばれる貼り合わせ不良が多発し、製造歩留が極端に低下する。貼り合わせ面にプラズマ処理を行えば、室温での貼り合わせ強度が高まるため、埋め込み酸化膜の厚さが100nm以下であっても、ボイドやブリスターを発生させずに貼り合わせが可能となるが、それでも30nm程度が最小厚限度であるため、それ以下の埋め込み酸化膜の厚さを有するSOIウェーハを高歩留で作製する場合には、本発明のように、SOIウェーハ材料に対して高温熱処理を施し埋め込み酸化膜を減厚する手法が有効である。
 そこで、最終製品であるSOIウェーハの埋め込み酸化膜の厚さが10nmの場合を例に説明する。埋め込み酸化膜の厚さが10nmの場合に要求される面内均一性が±5%とすると、その許容できる面内レンジは1nmになるが、製品ウェーハ間のバラツキも考慮すると、面内レンジは半分の0.5nmに制御することが好ましい。
 一方、貼り合わせ面にプラズマ処理を行うことによりSOIウェーハ材料の埋め込み酸化膜の厚さを30nm程度まで薄くできるとして、その場合、少なくとも一方のウェーハに30nmの酸化膜を形成して貼り合わせることになるが、形成された酸化膜の面内レンジは、現状では最低でも0.15nm程度あるので、埋め込み酸化膜の厚さが30nmのSOIウェーハ材料を熱処理して20nm減厚する際に許容される面内レンジの変化量Nは、0.35nm(=0.5nm-0.15nm)となる。
 すなわち、S=20nm、N=0.35nmからdS/N[dB]=20×log(20/0.35)=35dBが算出される。この値を図1の近似線に適用すると、SOI膜厚として約450nmが算出される。これに従って、SOIウェーハ材料のSOI膜厚(埋め込み酸化膜の厚さを減ずる熱処理を行う際のSOI層の厚さ)が450nmになるようにSOIウェーハ材料を製造すれば良い。
 このように、予め求めておいたSOI層の厚さとdS/N[dB]との相関関係を利用して、SOIウェーハ材料のSOI層の厚さを設定することができるが、熱処理により減ずる埋め込み酸化膜の厚さSは40nm以下とすることが好ましい。40nmを超える厚さを減厚しようとすると、高温長時間の熱処理が必要とされたり、あるいは、熱処理時のSOI層の厚さを極めて薄くする必要があるため現実的ではない。
 このように、埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さを、熱処理により減ずる埋め込み酸化膜の厚さと、熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値との比に応じて算出し、算出されたSOI層の厚さとなるようにボンドウェーハを薄膜化して得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うと、埋め込み酸化膜の面内レンジを所望の範囲に制御することができ、最終的には、埋め込み酸化膜の膜厚均一性に優れたSOIウェーハを製造することができる。
 
 以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例)SOI層50nm、BOX厚25nmのSOIウェーハの製造
  (設定条件)
 以下のように、熱処理により減ずる埋め込み酸化膜の厚さ(S)と、熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値(N)を決定し、dS/N[dB]を算出した。
熱処理により減ずる埋め込み酸化膜の厚さ(S):10nm
熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値(N):0.8nm
S/N[dB]=20×log(10/0.8)=22dB
 図1の近似線よりSOIウェーハ材料のSOI膜厚を270nmに設定した。
  (SOIウェーハ材料の作製)
 一方のシリコン単結晶ウェーハ(ボンドウェーハ)に熱酸化膜を35nm(面内レンジ0.2nm)形成し、酸化膜を通して水素イオンを注入し、窒素プラズマ処理(処理条件:室温、ガス流量115sccm、圧力0.4Torr(53.3Pa)、出力100W、15秒)を施した他方のシリコン単結晶ウェーハ(ベースウェーハ)と室温で貼り合わせ、500℃、30分の熱処理を加えてイオン注入層で剥離した。
 剥離後のウェーハのSOI膜厚は300nm、埋め込み酸化膜の厚さが35nmであった。
 その後、剥離面のダメージ層の除去と貼り合わせ強度を高めるため、酸化性雰囲気下、900℃の熱処理を行ってSOI層表面に熱酸化膜を形成し、形成した熱酸化膜をHF水溶液により除去する処理(犠牲酸化処理)を行うことによって、SOI膜厚270nm、埋め込み酸化膜厚35nmのSOIウェーハ材料を作製した。
  (埋め込み酸化膜の減厚処理)
 上記で製造したSOIウェーハ材料に、100%アルゴン雰囲気下で1200℃、2時間の減厚熱処理を行った。熱処理後の埋め込み酸化膜の厚さは25.2nm、面内レンジ0.95nmであった。
  (SOI膜厚の調製)
 1000℃のパイロジェニック酸化によりSOI表面に熱酸化膜を490nm形成後、HF水溶液にて酸化膜を除去することにより、SOI膜厚を50nmに調整した。
 
(比較例)SOI層50nm、BOX厚25nmのSOIウェーハの製造
  (SOIウェーハ材料の作製)
 一方のシリコン単結晶ウェーハ(ボンドウェーハ)に熱酸化膜を35nm(面内レンジ0.2nm)形成し、その酸化膜を通して水素イオン注入し、窒素プラズマ処理(処理条件:室温、ガス流量115sccm、圧力0.4Torr(53.3Pa)、出力100W、15秒)を施した他方のシリコン単結晶ウェーハ(ベースウェーハ)と室温で貼り合わせ、500℃、30分の熱処理を加えてイオン注入層で剥離した。
 剥離後のウェーハのSOI膜厚は140nm、埋め込み酸化膜の厚さは35nmであった。その後、剥離面のダメージ層の除去と貼り合わせ強度を高めるため、酸化性雰囲気下、900℃の熱処理を行ってSOI層表面に熱酸化膜を形成し、その熱酸化膜をHF水溶液により除去する処理(犠牲酸化処理)を行う事によって、SOI膜厚100nm、埋め込み酸化膜厚35nmのSOIウェーハ材料を作製した。
  (埋め込み酸化膜の減厚処理)
 上記で製造したSOIウェーハ材料に、100%アルゴン雰囲気下で1200℃、1時間の減厚熱処理を行った。熱処理後の埋め込み酸化膜の厚さは、24.6nm、面内レンジ3.5nmであった。
  (SOI膜厚の調整)
 1000℃のパイロジェニック酸化によりSOI表面に熱酸化膜を110nm形成後、HF水溶液にて酸化膜除去することにより、SOI膜厚を50nmに調整した。
 以上のように、本発明を適用した実施例においては、埋め込み酸化膜の厚さを減ずる熱処理を行い、最終製品となるSOIウェーハを作製した場合であっても、埋め込み酸化膜の面内レンジを目標値(製品の規格値)である1.0nm以内に抑制することができた。
 一方、比較例では、埋め込み酸化膜の減厚を行う際のSOI層の厚さの設定に本発明を適用することなく、後の工程の犠牲酸化処理によるSOI膜厚調整を容易にするため、SOI膜厚として比較的薄いSOI層の厚さに設定したが、その結果、熱処理後の埋め込み酸化膜の面内レンジが極めて悪化し、製品の規格値を満足することができなかった。
 
 なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (5)

  1.  ボンドウェーハとベースウェーハの少なくとも一方の表面に酸化膜を形成し、該形成した酸化膜を介して前記ボンドウェーハとベースウェーハとを貼り合わせ、その後ボンドウェーハを薄膜化することで得られた、埋め込み酸化膜上にSOI層が形成されたSOIウェーハ材料に、前記埋め込み酸化膜の厚さを減ずる熱処理を行うことによって、所定の埋め込み酸化膜厚を有するSOIウェーハを製造する方法において、
     前記埋め込み酸化膜の厚さを減ずる熱処理を行うSOIウェーハ材料のSOI層の厚さを、前記熱処理により減ずる埋め込み酸化膜の厚さと、前記熱処理により発生する埋め込み酸化膜の面内レンジの変化量の許容値との比に応じて算出し、該算出されたSOI層の厚さとなるように前記ボンドウェーハを薄膜化して得られたSOIウェーハ材料に、埋め込み酸化膜の厚さを減ずる熱処理を行うことを特徴とするSOIウェーハの製造方法。
     
  2.  前記熱処理により減ずる埋め込み酸化膜の厚さを、40nm以下として前記SOIウェーハ材料のSOI層の厚さを算出することを特徴とする請求項1に記載のSOIウェーハの製造方法。
     
  3.  前記所定の埋め込み酸化膜厚を、30nm以下とすることを特徴とする請求項1又は請求項2に記載のSOIウェーハの製造方法。
     
  4.  前記埋め込み酸化膜の厚さを減ずる熱処理を、水素ガス、アルゴンガス、またはこれらの混合ガス雰囲気下で1000℃以上の温度で行うことを特徴とする請求項1乃至請求項3のいずれか一項に記載のSOIウェーハの製造方法。
     
  5.  前記SOIウェーハ材料は、イオン注入剥離法によって作製することを特徴とする請求項1乃至請求項4のいずれか一項に記載のSOIウェーハの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141127A (ja) * 2008-12-11 2010-06-24 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2998418B1 (fr) * 2012-11-20 2014-11-21 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur sur isolant
FR3003684B1 (fr) * 2013-03-25 2015-03-27 Soitec Silicon On Insulator Procede de dissolution d'une couche de dioxyde de silicium.
JP6107709B2 (ja) * 2014-03-10 2017-04-05 信越半導体株式会社 貼り合わせsoiウェーハの製造方法
FR3034565B1 (fr) * 2015-03-30 2017-03-31 Soitec Silicon On Insulator Procede de fabrication d'une structure presentant une couche dielectrique enterree d'epaisseur uniforme

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242154A (ja) * 1997-02-24 1998-09-11 Mitsubishi Materials Shilicon Corp 薄膜半導体基板の表面処理方法
JP2000036445A (ja) * 1998-07-21 2000-02-02 Sumitomo Metal Ind Ltd 貼り合わせ半導体基板及びその製造方法
JP2004221198A (ja) 2003-01-10 2004-08-05 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
JP2006156770A (ja) 2004-11-30 2006-06-15 Shin Etsu Handotai Co Ltd 直接接合ウェーハの製造方法及び直接接合ウェーハ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JP3324469B2 (ja) * 1997-09-26 2002-09-17 信越半導体株式会社 Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ
US6759282B2 (en) * 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
JP2004031715A (ja) * 2002-06-27 2004-01-29 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
CN100418194C (zh) * 2003-02-19 2008-09-10 信越半导体股份有限公司 Soi晶片的制造方法及soi晶片
JP4509488B2 (ja) * 2003-04-02 2010-07-21 株式会社Sumco 貼り合わせ基板の製造方法
US8138061B2 (en) * 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
JP5493345B2 (ja) * 2008-12-11 2014-05-14 信越半導体株式会社 Soiウェーハの製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242154A (ja) * 1997-02-24 1998-09-11 Mitsubishi Materials Shilicon Corp 薄膜半導体基板の表面処理方法
JP2000036445A (ja) * 1998-07-21 2000-02-02 Sumitomo Metal Ind Ltd 貼り合わせ半導体基板及びその製造方法
JP2004221198A (ja) 2003-01-10 2004-08-05 Shin Etsu Handotai Co Ltd Soiウエーハの製造方法及びsoiウエーハ
JP2006156770A (ja) 2004-11-30 2006-06-15 Shin Etsu Handotai Co Ltd 直接接合ウェーハの製造方法及び直接接合ウェーハ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2357659A4

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141127A (ja) * 2008-12-11 2010-06-24 Shin Etsu Handotai Co Ltd Soiウェーハの製造方法

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