WO2010047031A1 - 電子部品、およびその製造方法 - Google Patents
電子部品、およびその製造方法 Download PDFInfo
- Publication number
- WO2010047031A1 WO2010047031A1 PCT/JP2009/004171 JP2009004171W WO2010047031A1 WO 2010047031 A1 WO2010047031 A1 WO 2010047031A1 JP 2009004171 W JP2009004171 W JP 2009004171W WO 2010047031 A1 WO2010047031 A1 WO 2010047031A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- layer
- insulating layer
- power supply
- pad
- substrate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 145
- 238000007747 plating Methods 0.000 claims abstract description 85
- 238000009713 electroplating Methods 0.000 claims abstract description 17
- 238000010897 surface acoustic wave method Methods 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 description 26
- 239000002184 metal Substances 0.000 description 26
- 230000015572 biosynthetic process Effects 0.000 description 23
- 230000001965 increasing effect Effects 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000004544 sputter deposition Methods 0.000 description 11
- 238000001039 wet etching Methods 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- 238000007740 vapor deposition Methods 0.000 description 8
- 229920005989 resin Polymers 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- GQYHUHYESMUTHG-UHFFFAOYSA-N lithium niobate Chemical compound [Li+].[O-][Nb](=O)=O GQYHUHYESMUTHG-UHFFFAOYSA-N 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- WSMQKESQZFQMFW-UHFFFAOYSA-N 5-methyl-pyrazole-3-carboxylic acid Chemical compound CC1=CC(C(O)=O)=NN1 WSMQKESQZFQMFW-UHFFFAOYSA-N 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910017083 AlN Inorganic materials 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- -1 Ta 2 O 5 Chemical compound 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- PSHMSSXLYVAENJ-UHFFFAOYSA-N dilithium;[oxido(oxoboranyloxy)boranyl]oxy-oxoboranyloxyborinate Chemical compound [Li+].[Li+].O=BOB([O-])OB([O-])OB=O PSHMSSXLYVAENJ-UHFFFAOYSA-N 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- UKDIAJWKFXFVFG-UHFFFAOYSA-N potassium;oxido(dioxo)niobium Chemical compound [K+].[O-][Nb](=O)=O UKDIAJWKFXFVFG-UHFFFAOYSA-N 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
- H03H9/02—Details
- H03H9/05—Holders; Supports
- H03H9/058—Holders; Supports for surface acoustic wave devices
- H03H9/059—Holders; Supports for surface acoustic wave devices consisting of mounting pads or bumps
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
- H03H9/02—Details
- H03H9/05—Holders; Supports
- H03H9/10—Mounting in enclosures
- H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
- H03H9/1092—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a cover cap mounted on an element forming part of the surface acoustic wave [SAW] device on the side of the IDT's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
Definitions
- the present invention relates to an electronic component and a method of manufacturing the same, and more specifically, an individual component in which a plating layer is formed in a pad opening of an insulating layer formed on a substrate and an external terminal is formed on the plating layer.
- the present invention relates to an electronic component including the same and a manufacturing method thereof.
- a plurality of elastic wave elements included in an elastic wave device are simultaneously manufactured in a state of a collective substrate and then divided into pieces of elastic wave elements.
- FIG. 26 (a) is a plan view schematically showing the manufacturing process of the boundary acoustic wave device.
- 26 (b) and FIGS. 27 (a) to (d) are cross-sectional views taken along the line PP in FIG. 26 (a), showing the manufacturing process of the boundary acoustic wave device.
- a comb-shaped IDT (interdigital transducer) electrode 9 and wiring 12 constituting a boundary acoustic wave element which is a kind of acoustic wave element are formed on the piezoelectric substrate 1 by the first electrode layer. Then, an insulating film 7 is formed thereon. Then, after an opening through which a part (bump) of the wiring 12 is exposed is formed in the insulating film 7, the under bump metal base layer 13 and the feed line 2 connected to the under bump metal base layer 13 by the second electrode layer. (Not shown in FIG. 27), 3 and 14 are formed. As shown in FIG.
- the feeder lines 2, 3, and 14 are disposed in the strip-shaped dicing regions 2A and 3A indicated by broken lines over the entire outer periphery of the portion serving as the piece of the boundary acoustic wave element. Part 2 and 3 formed so that it may surround are included.
- the dicing regions 2A and 3A are portions that are removed from the collective substrate in a later dicing process and do not remain on the pieces of the boundary acoustic wave element.
- the sound absorbing film 8 is formed on the insulating film 7 using an insulating material as shown in FIG. 27B, the sound absorbing film 8 is formed under the under bump metal as shown in FIG. An opening 8a through which the formation 13 is exposed is formed.
- electrolytic plating is performed while energizing the power supply lines 2, 3, and 14 to form a plating layer 15 as an under bump metal on the under bump metal base layer 13 as shown in FIG.
- metal bumps 11 a serving as external terminals are formed on the plating layer 15.
- the dicing areas 2A and 3A are scraped off using a dicing blade to form individual pieces of boundary wave elements.
- individual side surfaces 6a of the boundary wave elements are formed (see, for example, Patent Document 1).
- the width of the feed line is increased in order to keep the plating thickness variation small or improve the plating speed, the width of the dicing area must be larger than the width of the feed line so as not to cause a short circuit of the acoustic wave element. There is. Increasing the width of the dicing region reduces the number of pieces of elastic wave elements obtained by dividing from the same size of the aggregate substrate if the parts that become pieces of the elastic wave elements are the same size. It causes a decrease in efficiency.
- an insulating layer 30 formed on the piezoelectric substrate 2 is formed on the power supply line in the dicing region so that plating is not formed on the power supply line 21 in the dicing region between the chain lines. If the insulating layer 30 is also formed on the insulating layer 30, it is necessary to remove the insulating layer 30 formed in the dicing region by the dicing step as shown in the cross-sectional view of FIG. Removing the insulating layer in this manner shortens the life of the dicing blade and hinders the increase in the dicing speed.
- a feed line 21 having a width B is formed on the piezoelectric substrate 2 so as to surround the outside of the portion to be a piece of the acoustic wave element, and the feed line 21 is exposed.
- a boundary opening 38 is formed in the insulating layer 30 formed on the piezoelectric substrate 2, and a slope 39 is formed in the insulating layer 30 in the vicinity of the boundary opening 38. In this case, as shown in the sectional views of FIGS.
- the stealth dicing method is to irradiate a dicing region with laser light having a wavelength that becomes transparent, and to focus the light inside the substrate so as to focus, thereby generating a crack inside the substrate and expanding the substrate, This is a method of cleaving from the inside of the substrate.
- the power supply line and the insulating film are present in the dicing region and the piezoelectric substrate is not exposed, the laser irradiated from the outside does not reach the inside of the piezoelectric substrate, so the stealth dicing method cannot be applied.
- the present invention is intended to provide an electronic component and a method for manufacturing the same that can efficiently separate pieces of an acoustic wave element from a collective substrate.
- the present invention provides an electronic component configured as follows.
- the electronic component includes a piece formed by dividing a collective substrate on which a plurality of elements are formed for each element.
- the piece includes (a) a conductive layer including an electrode and a plurality of pads, and (b) formed on the surface of the aggregate substrate, covering a part of the conductive layer, and at least the center of the pad of the conductive layer.
- An insulating layer having a pad opening surrounding the periphery, leaving a portion; (c) a plating layer formed by electrolytic plating in the pad opening of the insulating layer; and (d) formed on the plating layer.
- a plurality of power supply lines for supplying power to the pad exposed in the pad opening during the electrolytic plating process.
- the pads on one side of the two adjacent elements is different from at least two of the pads on the other side of the two adjacent elements.
- the power supply lines are electrically connected to each other, and the different power supply lines are arranged apart from each other on the boundary between two adjacent elements.
- a plurality of the power supply lines are arranged apart from each other along a dividing surface obtained by dividing the element from the collective substrate.
- the power supply line is partially formed at the boundary between adjacent elements, so the power supply line is formed all around the boundary of the element. In some cases, fewer feed lines are cut or removed along the device boundaries. As a result, the efficiency of the work of dividing the collective substrate into element pieces is improved.
- the width of the dicing area removed along the element boundaries can be reduced regardless of the width of the power supply line, so that the elements should be divided from the same size wafer. It is possible to increase the number of element pieces that can be formed.
- the width of the power supply line can be made larger than the width of the dicing region, the amount of external charge supplied to the power supply line can be increased during the electrolytic plating process, so that a plating film can be efficiently formed.
- the amount of external charge supplied to the pad of the conductive layer or the upper layer of the pad is increased to promote plating formation, and the plating film thickness is made uniform. , Work efficiency can be improved.
- the insulating layer has a boundary opening along a boundary between the adjacent elements, and the power supply line exposed to the boundary opening has the A plating layer is formed by electrolytic plating.
- the piece has the plating layer along a divided surface obtained by dividing the element from the collective substrate.
- an insulating layer is not formed on the boundary between adjacent elements in the aggregate substrate before being divided into elements. Therefore, since the insulating layer does not have to be cut when the collective substrate is divided, the work of cutting the collective substrate into pieces of elements can be performed efficiently.
- the substrate and the power supply line are exposed along the element boundary from the boundary opening of the insulating layer.
- the feeder line is only formed at a part of the element boundary, and the substrate is exposed at most of the element boundary. Therefore, the collective substrate is separated from the element by the stealth dicing method in which the substrate is irradiated with laser. It can be divided into pieces.
- the power supply line is electrically connected to the pad via the pad upper layer portion.
- the degree of freedom in selecting the material used for the layer structure such as the conductive layer and the feeder line is improved.
- At least a part of the power supply line is formed on the collective substrate.
- At least a part of the power supply line is formed on the insulating layer.
- the insulating layer includes a first insulating layer and a second insulating layer. At least a part of the power supply line is formed between the first insulating layer and the second insulating layer.
- the degree of freedom in selecting the material used for the layer structure such as the conductive layer and the feeder line is improved.
- an angle ⁇ formed by the feed line and the boundary between two adjacent elements is 20 ° or more and 90 ° or less.
- An angle between the power supply line of the individual piece and a divided surface obtained by dividing the element from the collective substrate is 20 ° or more and 90 ° or less.
- the power supply line can be prevented from interfering with dicing or causing a short circuit.
- the element is a boundary acoustic wave element.
- the element is a surface acoustic wave element.
- the present invention provides an electronic component manufacturing method configured as follows in order to solve the above-described problems.
- An electronic component manufacturing method includes: (i) (a) a substrate; (b) a conductive layer formed on the surface of the substrate and including electrodes and pads of a plurality of elements; and (c) the surface of the substrate.
- An insulating layer having a pad opening that covers a part of the conductive layer and surrounds at least the center of the pad of the conductive layer; and (d) connects between the pads of the conductive layer.
- the power supply line of the collective substrate formed in the first step connects the pads of the conductive layer of the adjacent elements across the boundary between the adjacent elements at right angles or obliquely, and At the boundary surrounding the periphery of the element, the power supply line is formed only at a portion where the power supply line crosses the boundary at a right angle or obliquely.
- a plurality of cut surfaces of the power supply lines are formed apart from each other.
- the feeder line is partially formed at the boundary between adjacent elements, the feeder line is formed at the element boundary in the third step as compared with the case where the feeder line is formed all around the element boundary. Fewer power lines are cut or removed along. As a result, the efficiency of the work of dividing the collective substrate into element pieces is improved.
- the width of the dicing region to be removed along the element boundary in the third step can be reduced regardless of the width of the power supply line, the number of elements that can be divided from a wafer of the same size. The number of pieces can be increased.
- the width of the power supply line can be made larger than the width of the dicing region, the amount of external charge supplied to the power supply line can be increased in the second step, and the plating film can be formed efficiently.
- the insulating layer of the collective substrate is formed away from the boundary between the adjacent elements, and has a boundary opening along the boundary.
- an insulating layer is not formed on the boundary of adjacent elements on the collective substrate. Therefore, since it is not necessary to cut the insulating layer in the third step, it is possible to efficiently perform the work of cutting the aggregate substrate and dividing it into individual pieces of elements.
- the substrate and the power supply line are exposed along the element boundary from the boundary opening of the insulating layer.
- the feeder line is only formed at a part of the element boundary, and the substrate is exposed at most of the element boundary. Therefore, the collective substrate is separated from the element by the stealth dicing method in which the substrate is irradiated with laser. It can be divided into pieces.
- the first step includes (a) a first sub-step in which the conductive layer is formed on the surface of the substrate by a first electrode layer, and (b) a second step on the surface of the substrate.
- Forming a third sub-step so as to expose the insulating layer.
- the plating layer is formed on the pad upper layer portion.
- the degree of freedom in selecting the material used for the layer structure such as the conductive layer and the feeder line is improved.
- the first step includes: (a) a first sub-step of forming the conductive layer on the surface of the substrate by a first electrode layer; and (b) the conductive layer on the surface of the substrate.
- the plating layer is formed on the pad upper layer portion.
- the degree of freedom in selecting the material used for the layer structure such as the conductive layer and the feeder line is improved.
- the aggregate substrate is formed such that a plurality of the power supply lines are connected to one pad.
- the amount of external charge supplied to the pad of the conductive layer or the pad upper layer can be increased to promote the formation of plating, and the plating film thickness can be made uniform and work efficiency can be improved.
- the element is a surface acoustic wave element.
- the element is a boundary acoustic wave element.
- the present invention it is possible to increase the number of pieces of elements obtained by dividing from a collective substrate having the same size. Further, when the element pieces are divided using the dicing blade, the life of the dicing blade can be extended and the dicing speed can be increased. Furthermore, a stealth dicing method that does not use a dicing blade can also be applied.
- Example 1 It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 1 It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 1 It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 1 It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 1 It is sectional drawing of an elastic wave apparatus.
- Example 1 It is principal part sectional drawing which shows the manufacturing process of an elastic wave apparatus.
- Example 2 It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 2 It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 2 It is principal part sectional drawing which shows the manufacturing process of an elastic wave apparatus.
- Example 3 It is principal part sectional drawing which shows the manufacturing process of an elastic wave apparatus.
- Example 3 It is principal part sectional drawing which shows the manufacturing process of an elastic wave apparatus.
- Example 3) It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 3) It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 3) It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 3 It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 3 It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 3 It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 3 It is principal part sectional drawing which shows the manufacturing process of an elastic wave apparatus.
- Example 4 It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 4 It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 4 It is a top view which shows the manufacturing process of an elastic wave apparatus.
- Example 4) It is a top view of a piezoelectric substrate.
- (Modification) It is a perspective view of a piezoelectric substrate.
- Modification It is principal part sectional drawing which shows the manufacturing process of an elastic wave apparatus.
- Comparative example It is principal part sectional drawing which shows the manufacturing process of an elastic wave apparatus.
- Conventional example It is sectional drawing which shows the manufacturing process of an elastic wave apparatus. (Conventional example)
- FIG. 1 is a cross-sectional view of a main part showing a manufacturing process of an acoustic wave device
- the left side is a main part cross-sectional view schematically showing a part where a feed line is formed in a dicing area
- the right side is a feed line in the dicing area.
- 2 to 5 are plan views showing manufacturing steps of the acoustic wave device.
- the acoustic wave device includes an acoustic wave element such as a surface acoustic wave element or a boundary acoustic wave element.
- the acoustic wave element is manufactured by preparing an aggregate substrate including a plurality of acoustic wave elements and then dividing the aggregate substrate into pieces of acoustic wave elements.
- a method for manufacturing the acoustic wave device will be described.
- a piezoelectric substrate 2 made of lithium niobate is prepared.
- lithium niobate is used, but other piezoelectric materials such as potassium niobate, lithium tantalate, lithium tetraborate, langasite, langanite, quartz, PZT, ZnO may be used.
- the conductive layer 10 made of Au and the power supply lines 22 to 28 are formed on the surface 2a of the piezoelectric substrate 2.
- portions that become pieces of acoustic wave elements are adjacent to each other via a lattice-shaped dicing region 80 indicated by a chain line.
- a photoresist pattern is applied, exposed, and developed to form a mask pattern.
- dry etching or wet etching is performed through the mask pattern, the electrode layer is etched to form the conductive layer 10 and the power supply lines 22 to 28, and then the mask pattern is removed.
- photoresist is applied, exposed, and developed on the surface 2a of the piezoelectric substrate 2 to form a mask pattern, and then an electrode layer is formed by vapor deposition, sputtering, etc. through the mask pattern, and then the mask pattern is formed.
- the conductive layer 10 and the feed lines 22 to 28 are formed by removing the electrode layer formed on the mask pattern.
- Au is used for the electrode layer, but other metals such as Al, Ti, Ni, Cr, Cu, Au, Ag, Pt, Mg, W, Zn, Mn, Pd, Co, and Sn are also used. These alloys may be used. Further, the electrode layer may be formed by laminating at least two of these metals.
- the conductive layer 10 is formed for each portion of the acoustic wave element surrounded by the dicing region 80.
- the conductive layer 10 has three pairs of comb electrodes 12a, 12b; 14a, 14b; 16a, 16b, reflectors 18a, 18b, and pads 12s, 12t; , 14t; 16s, 16t, and comb electrodes 12a, 12b; 14a, 14b; 16a, 16b and pads 12s, 12t; 14s, 14t; 14q; 16p, 16q.
- the IDT electrode is composed of a pair of comb electrodes interleaved with each other.
- the feed lines 22 to 28 traverse the dicing region 80, and through the dicing region 80, between the pads 12s and 12t of the portions of adjacent acoustic wave elements; between 12t and 14s; between 14s and 14t; 12s, Connect between 16t; 14t, 16s; 14s, 16t.
- a plurality of power supply lines 22 to 28 are connected to one pad 12s, 12t; 14s, 14t; 16s, 16t.
- the amount of external charge supplied to the pads 12s, 12t; 14s, 14t; 16s, 16t can be increased to promote the formation of plating, and the work efficiency can be improved.
- An insulating layer 30 made of SiO 2 is formed so as to cover the entire surface by sputtering or coating.
- SiO 2 is used for the insulating layer 30, but Si, glass, SiC, SiN, TiO, TiN, Ta 2 O 5 , AlN, Al 2 O 3 , C 3 N 4 , polyimide, epoxy A series resin may be used.
- FIGS. 1 (d-1), (d-2) and FIG. 3 a part of the insulating layer 30 is removed and the pads 12s, 12t; 14s, 14t; 16s, 16t of the conductive layer 10 are removed.
- a photoresist is applied on the insulating layer 30, exposure and development are performed, a mask pattern is formed, and the boundary between the pad openings 32a, 32b; 34a, 34b; 36a, 36b is formed in the insulating layer 30 by dry etching or wet etching. After forming the opening 38, the mask pattern is removed. In the etching process, for example, when ICP-RIE (Inductive Coupled Plasma-Reactive Ion Etching) using CF 4 is performed, as shown in FIGS. 1 (d-1) and 1 (d-2).
- ICP-RIE Inductive Coupled Plasma-Reactive Ion Etching
- the vicinity of the pad opening and the boundary opening 38 is formed in a tapered shape in cross section, and a slope 39 is formed between the pad opening and boundary opening 38 and the upper surface 30 a of the insulating layer 30.
- the etching method is not limited to ICP-RIE using CF4, and a method such as dry etching or wet etching may be used.
- the plating layers 42 s, 42 t; 44 s, 44 t; 46 s, 46 t; 42 to 48 are formed in the pad openings 2 a, 32 b; 34 a, 34 b of the insulating layer 30 as shown in FIGS. 36a, 36b and the inclined surface 39 following the boundary opening 38, as shown in FIG. 4, the pad openings 2a, 32b; 34a, 34b; 36a, 36b; ing.
- the plating layer is formed by electrolytic plating of Ni, but it may be formed of a metal such as Au, Sn, Zn, Pt, Cu, Cr, Pd other than Ni. Further, a metal in which an appropriate amount of these metals is mixed may be used.
- external terminals are formed on the plating layers 42s, 42t; 44s, 44t; 46s, 46t formed in the pad openings 32a, 32b; 34a, 34b; 36a, 36b of the insulating layer 30. 49 (shown in FIG. 5 described later).
- the external terminal 49 is, for example, a metal bump such as solder.
- the aggregate substrate is cut and divided into pieces of acoustic wave elements.
- the piezoelectric substrate 2, the feed lines 22 to 28, and the plating layers 42 to 48 in the dicing area are cut and removed.
- the dicing region is irradiated with laser light to modify the piezoelectric substrate along the boundary, and the collective substrate is cut and divided into pieces of acoustic wave elements by stealth dicing.
- cut surfaces 22a to 28a; 22b to 28b of power supply lines 22 to 28 crossing the dicing region are provided on the side surface 11 of the individual pieces of the acoustic wave elements divided from the aggregate substrate. They are formed apart from each other.
- the feed line 28 obliquely crosses the dicing region 80, sin ⁇ ⁇ 1, and therefore L> W.
- ⁇ is preferably 20 ° or more so as not to hinder dicing or cause a short circuit.
- the divided pieces of the acoustic wave element are mounted on the mounting substrate via the external terminals 49. If necessary, the acoustic wave device is sealed with resin or the like to complete the acoustic wave device.
- the IDT electrode is sealed by the piezoelectric substrate 2 and the insulating layer 30 in order to use the boundary acoustic wave propagating through the interface between the piezoelectric substrate 2 and the insulating layer 30. You can stop. Therefore, since it is not necessary to seal with a mounting substrate or resin, an elastic wave device can be completed with only boundary acoustic wave elements.
- the acoustic wave element is a surface acoustic wave element, as shown in the cross-sectional view of FIG. 6, a space 92 is provided between the insulating layer 30 and the IDT electrode 90, and the insulating layer 30 is made sufficiently thick.
- the surface acoustic wave device can be completed with only the surface acoustic wave element.
- Example 1 In the manufacturing method of Example 1 described above, dicing is performed along the boundary opening in a state where the boundary opening is formed in the insulating layer. Therefore, it is not necessary to cut and remove the insulating layer in the dicing process of dividing the individual pieces of the acoustic wave elements from the collective substrate. Therefore, when the dicing process is performed using a blade, the dicing speed can be increased and the life of the blade can be extended.
- the insulating layer is not present in the dicing area, and the power supply line and the plating layer are also present only in a part of the dicing area. Since the piezoelectric substrate is exposed in most of the dicing region, the collective substrate can be divided into pieces of acoustic wave elements by applying the stealth dicing method.
- the plating layer formed on the power supply line in the dicing area is formed separately for each power supply line that crosses the dicing area, a short circuit between the pads occurs even if it remains on a piece of the acoustic wave element after dicing. I will not let you.
- the width of the dicing area can be reduced, and a large blade is not required. It is possible to increase the area ratio of the part that becomes the element piece.
- FIG. 7 is a cross-sectional view of the main part showing the manufacturing process of the acoustic wave device
- the left side is a main part cross-sectional view schematically showing the part where the feed line is formed in the dicing area
- the right side is the feed line in the dicing area.
- 8 and 9 are plan views showing the manufacturing process of the acoustic wave device.
- the manufacturing method of the elastic wave device of the second embodiment is the same as the manufacturing method of the elastic wave device of the first embodiment except that the conductive layer and the feed line are formed separately.
- the same reference numerals are used for the same parts as those in the first embodiment, and differences from the first embodiment will be mainly described.
- a piezoelectric substrate 2 is prepared.
- a conductive layer 10a is formed on the surface 2a of the piezoelectric substrate 2.
- a photoresist is applied, exposed, and developed to form a mask pattern.
- dry etching or wet etching is performed through the mask pattern, the first electrode layer is etched to form the conductive layer 10a, and then the mask pattern is removed.
- the conductive layer 10a has three pairs of IDT electrodes 12a, 12b; 14a, 14b; 16a, 16b, reflectors 18a, 18b, 14s, 14t; 16s, 16t, and IDT electrodes 12a, 12b; 14a, 14b; 16a, 16b and pads 12s, 12t; 14s, 14t; 16s, 16t, respectively. , 12q; 14p, 14q; 16p, 16q.
- the second electrode layer 10b is formed.
- a photoresist pattern is applied, exposed, and developed to form a mask pattern.
- dry etching or wet etching is performed through the mask pattern to form the second electrode layer 10b, and then the mask pattern is removed.
- the second electrode layer 10b includes: (a) pad upper layer portions 22s, 22t; 24s, 24t formed on the pads 12s, 12t; 14s, 14t; 16s, 16t of the conductive layer 10a; 26s, 26t, and (b) between the pads 12s, 12t of the portion of the adjacent acoustic wave element; between 12t, 14s; between 14s, 14t; between 12s, 16t; between 14t, 16s; between 14s, 16t Including power supply lines 22 to 28, respectively.
- a part of the insulating layer 30 is removed to expose the pad upper layer portions 12s, 12t; 14s, 14t; 16s, 16t. And a boundary opening 38 through which the surface 2a of the piezoelectric substrate 2 in the dicing region or a portion 22k to 28k of the feed lines 22 to 28 is exposed.
- a photoresist is applied on the insulating layer 30, exposure and development are performed, a mask pattern is formed, pad openings and boundary openings 38 are formed in the insulating layer 30 by dry etching or wet etching, and then the mask pattern is formed. Remove.
- the separated pieces of the acoustic wave element are mounted on the mounting substrate via the external terminals. If necessary, the acoustic wave device is sealed with resin or the like to complete the acoustic wave device.
- Example 2 According to the manufacturing method of Example 2 described above, the same operation and effect as Example 1 can be obtained.
- the plating layer is formed on the second electrode layer, a metal that is easily adhered to the plating can be used on the uppermost portion of the second electrode layer.
- Pt is used for the uppermost part of the second electrode layer.
- Cu may be used, and Al, Sn, Pd, Au, etc. can also be used.
- the first electrode layer forming the element portion such as the IDT electrode, it is not necessary to consider the ease of plating adhesion. Therefore, the degree of freedom in selecting a material used for the stacked structure of the conductive layer is improved.
- FIGS. 10 to 12 are main part cross-sectional views showing the manufacturing process of the acoustic wave device.
- the left side is a main part cross-sectional view schematically showing the part where the feed line is formed in the dicing area, and the right side is the dicing area.
- 13 to 17 are plan views showing manufacturing steps of the acoustic wave device.
- the manufacturing method of the elastic wave device of the third embodiment is substantially the same as the manufacturing method of the elastic wave device of the first and second embodiments.
- the same reference numerals are used for the same parts as in the first and second embodiments, and differences from the first and second embodiments will be mainly described.
- a piezoelectric substrate 2 is prepared.
- a conductive layer 10a is formed on the surface 2a of the piezoelectric substrate 2 by forming the first electrode layer in the same manner as in the second embodiment.
- a photoresist is applied, exposed, and developed to form a mask pattern, and then dried via the mask pattern. Etching or wet etching is performed to etch the first electrode layer to form the conductive layer 10a, and then the mask pattern is removed.
- FIGS. 10C-1 and 10C-2 the surface of the piezoelectric substrate 2 and the first conductive layer 10a are covered with SiO2 so as to cover the entire surface.
- An insulating layer 30 made of 2 is formed.
- FIGS. 10 (d-1), (d-2) and FIG. 13 a part of the insulating layer 30 is removed and the pads 12s, 12t; 14s, 14t; 16s of the first conductive layer 10 are removed. , 16t are exposed to pad openings 32a, 32b; 34a, 34b; 36a, 36b, and a boundary opening 38 is formed to expose the surface 2a of the piezoelectric substrate 2 in the dicing region.
- a photoresist is applied on the insulating layer 30, exposure and development are performed, a mask pattern is formed, and the boundary between the pad openings 32a, 32b; 34a, 34b; 36a, 36b is formed in the insulating layer 30 by dry etching or wet etching. After forming the opening 38, the mask pattern is removed.
- ICP-RIE Inductive Coupled Plasma-Reactive Ion Etching
- the vicinity of the pad opening and the boundary opening 38 is formed in a tapered shape in cross section, and a slope 39 is formed between the pad opening and boundary opening 38 and the upper surface 30 a of the insulating layer 30.
- the power is supplied onto the surface 2a of the piezoelectric substrate 2 in the portion exposed from the boundary opening 38 of the insulating layer 30 and the insulating layer.
- a third electrode layer 50 including lines 52 to 58 is formed.
- a photoresist pattern is applied, exposed, and developed to form a mask pattern.
- dry etching or wet etching is performed through the mask pattern to form the third electrode layer 50, and then the mask pattern is removed.
- a second insulating layer 60 made of SiN is formed so as to cover the entire surface.
- SiO 2 is used for the insulating layer 30 and SiN is used for the second insulating layer 60, but the second insulating layer 60 may be made of the same material as the insulating layer 30.
- the material of the second insulating layer 60 Si, glass, SiC, TiO, TiN, Ta2O5, AlN, Al2O3, C3N4, polyimide, epoxy resin, or the like may be used, and a general photoresist material is used. It may be used.
- pad upper layer portions 52s, 52t; 54s, 54t; 56s, 56t of the third electrode layer 50 are exposed in the second insulating layer 60, as shown in FIG. , 66b and the surface 2a of the piezoelectric substrate 2 in the dicing region and the third electrode corresponding to the boundary opening 38 of the insulating layer 30 as shown in FIGS. 11 (g-1) and 11 (g-2).
- a boundary opening 68 is formed through which the feed lines 52 to 58 of the layer 50 are exposed.
- the plating layers 72 to 78 are formed on the portions 52 k to 58 k exposed from the boundary openings 68 of the power supply lines 52 to 58 of the third electrode layer 50.
- the plated layers 72 s, 72 t; 74 s, 74 t; 76 s, 76 t; 72 to 78 are also formed on the slope 69 following the pad openings 62 a, 62 b; 64 a, 64 b; 66 a, 66 b and the boundary openings 68 of the second insulating layer 60. Therefore, the pad openings 62a and 62b; 64a and 64b; 66a and 66b and the boundary openings 68 of the resist or the second insulating layer 60 are formed so as to spread outside.
- FIGS. 11 (i-1), (i-2) and FIG. 17 the portion of the piezoelectric exposed at the boundary opening 68 of the resist or the second insulating layer 60 is shown.
- the substrate 2, the feed lines 52 to 58 of the third electrode layer 50, and the plating layers 72 to 78 are cut to divide the pieces of the acoustic wave elements from the aggregate substrate.
- cross sections 52a to 58a; 52b to 58b of power supply lines 52 to 58 crossing the dicing region are formed on the side surface 11b of the divided elastic wave element. .
- the remaining portions 72a to 78a; 72b to 78b are the side surfaces of the individual pieces of the acoustic wave elements. It is exposed along 11b.
- the divided pieces of the acoustic wave element are mounted on the mounting substrate via the external terminals 79. If necessary, the acoustic wave device is sealed with resin or the like to complete the acoustic wave device.
- Example 3 since the plating layer is formed on the third electrode layer, a metal that is easily adhered to the plating can be used for the third electrode layer.
- the first electrode layer forming the element portion such as the IDT electrode it is not necessary to consider the ease of plating adhesion. Therefore, the degree of freedom in selecting a material used for the stacked structure of the conductive layer is improved.
- FIG. 18 is a cross-sectional view of the main part showing the manufacturing process of the acoustic wave device
- the left side is a main part cross-sectional view schematically showing the part where the feed line is formed in the dicing area
- the right side is the feed line in the dicing area. It is principal part sectional drawing which shows the part which is not formed typically.
- FIG. 19 is a plan view showing a manufacturing process of the acoustic wave device.
- the method for manufacturing the acoustic wave device according to the fourth embodiment is the same as the method for manufacturing the acoustic wave device according to the first embodiment except that only the pad opening is formed in the insulating layer and the boundary opening through which the dicing region of the piezoelectric substrate is exposed is not formed. The same.
- the same reference numerals are used for the same parts as in the first embodiment, and differences from the first embodiment will be mainly described.
- the piezoelectric substrate 2 is prepared.
- the conductive layer 10 and the feed lines 22 to 28 are formed on the surface 2a of the piezoelectric substrate 2 in the same manner as in FIG. To do.
- a photoresist pattern is applied, exposed, and developed to form a mask pattern.
- dry etching or wet etching is performed through the mask pattern, the electrode layer is etched to form the conductive layer 10 and the power supply lines 22 to 28, and then the mask pattern is removed.
- FIGS. 18 (d-1), (d-2) and FIG. 19 a part of the insulating layer 30 is removed and the pads 12s, 12t; 14s, 14t; 16s, 16t of the conductive layer 10 are removed. Only pad openings 32a, 32b; 34a, 34b; 36a, 36b are formed. However, unlike the first embodiment, no boundary opening is formed in the insulating layer 30. For example, a photoresist is applied on the insulating layer 30, exposure and development are performed, a mask pattern is formed, and pad openings 32a, 32b; 34a, 34b; 36a, 36b are formed in the insulating layer 30 by dry etching or wet etching. After that, the mask pattern is removed.
- solder is formed on the plating layers 42s, 42t; 44s, 44t; 46s, 46t formed in the pad openings 32a, 32b; 34a, 34b; 36a, 36b of the insulating layer 60.
- An external terminal 49 (shown in FIG. 21 to be described later) of the metal bumps is formed.
- the piezoelectric substrate 2, the feed lines 22 to 28, and the plating layers 42 to 48 in the dicing area are cut and removed.
- the divided pieces of the acoustic wave element are mounted on the mounting substrate via the external terminals 49. If necessary, the acoustic wave device is sealed with resin or the like to complete the acoustic wave device.
- the manufacturing method of the fourth embodiment it is not necessary to completely remove the power supply line in the dicing process of dividing the pieces of the acoustic wave elements from the collective substrate. Therefore, when dicing using a blade, the width of the dicing region can be reduced, and a blade with a large width is not required, and the area ratio of the portion of the collective substrate that becomes a piece of the acoustic wave element is increased. be able to. In addition, since no plating layer is formed in the dicing area, it is not necessary to remove the plating layer in the dicing process.
- FIG. 22 is a plan view of the piezoelectric substrate.
- FIG. 23 is a perspective view of individual pieces of acoustic wave elements divided from the collective substrate.
- some of the power supply lines 23, 25, 27, and 28 obliquely cross the dicing region.
- 23k, 24, 25k, 26, 27k, and 28k are formed to cross the dicing region 80 at right angles.
- the present invention is not limited to the above embodiment, and can be implemented with various modifications. Although the embodiments have been described using acoustic wave elements, the present invention may be other electronic components such as semiconductor elements.
Landscapes
- Physics & Mathematics (AREA)
- Acoustics & Sound (AREA)
- Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
Abstract
集合基板から効率よく素子の個片を分割することができる、電子部品、およびその製造方法を提供する。 集合基板上に、（ａ）複数個分の素子の電極１２ａ，１２ｂ，１４ａ，１４ｂ，１６ａ，１６ｂ及びパッド１２ｓ，１２ｔ，１４ｓ，１４ｔ，１６ｓ，１６ｔを含む導電層１０と、（ｂ）導電層１０の一部を覆い、パッド１２ｓ，１２ｔ，１４ｓ，１４ｔ，１６ｓ，１６ｔの少なくとも中心部を残して周囲を取り囲むパッド開口を有する絶縁層と、（ｃ）隣接する素子のパッド間を接続する給電ライン２２～２８とを形成する。給電ライン２２～２８に通電して電気メッキを行ってパッド開口内にメッキ層を形成した後、メッキ層の上に外部端子を形成する。集合基板を切断して素子の個片に分割する。分割された素子の個片には、複数の給電ラインの切断面が互いに離れて形成される。
Description
本発明は、電子部品、およびその製造方法に関し、詳しくは、基板上に形成された絶縁層のパッド開口内にメッキ層が形成され、このメッキ層の上に外部端子が形成された個片を含む電子部品、およびその製造方法に関する。
従来、弾性波装置が備える弾性波素子は、集合基板の状態で複数個分が同時に製造された後、弾性波素子の個片に分割される。
例えば、図２６（ａ）は弾性境界波装置の製造工程を模式的に示す平面図である。図２６（ｂ）及び図２７（ａ）～（ｄ）は、図２６（ａ）の線Ｐ－Ｐに沿って切断した断面図であり、弾性境界波装置の製造工程を示す。
図２７（ａ）に示すように、圧電基板１上に、第１電極層により、弾性波素子の一種である弾性境界波素子を構成する櫛型のＩＤＴ（interdigital transducer）電極９や配線１２を形成し、その上に絶縁膜７を形成する。そして、絶縁膜７に配線１２の一部（バンプ）が露出する開口を形成した後、第２電極層により、アンダーバンプメタル下地層１３と、アンダーバンプメタル下地層１３に接続された給電ライン２（図２７では図示せず），３，１４とを形成する。図２６（ａ）に示すように、給電ライン２，３，１４は、破線で示す帯状のダイシング領域２Ａ，３Ａ内に、弾性境界波素子の個片となる部分の外側を全周に渡って取り囲むように形成された部分２，３を含む。ダイシング領域２Ａ，３Ａは、後のダイシング工程で集合基板から除去され、弾性境界波素子の個片には残らない部分である。
次いで、図２７（ｂ）に示すように絶縁膜７の上に、絶縁材料を用いて吸音膜８を形成した後、図２７（ｃ）に示すように、吸音膜８に、アンダーバンプメタル下地層１３が露出する開口８ａを形成する。
次いで、給電ライン２，３，１４に通電しながら電解メッキを行い、図２７（ｄ）に示すように、アンダーバンプメタル下地層１３の上に、アンダーバンプメタルとしてメッキ層１５を形成する。そして、図２６（ｂ）に示すように、メッキ層１５の上に外部端子となる金属バンプ１１ａを形成する。
次いで、ダイシングブレードを用いてダイシング領域２Ａ，３Ａを削り取り、境界波素子の個片を形成する。このダイシング工程により、境界波素子の個片の側面６ａが形成される（例えば、特許文献１参照）。
しかしながら、上記のようにダイシング領域内に、弾性波素子の個片となる部分の外側を全周に渡って取り囲む給電ラインを連続的に形成すると、以下のような問題点がある。
（問題点１）
弾性波素子の個片となる部分を取り囲む給電ラインがダイシング後に境界波素子の個片に残ると、弾性波素子の短絡を引き起こし、動作不良が発生する。これを防ぐため、弾性波素子の個片となる部分を取り囲む給電ラインは、ダイシング領域からはみ出さないように形成し、ダイシングによって完全に除去する必要がある。つまり、給電ラインの幅は、ダイシング領域の幅よりも小さくする必要がある。
弾性波素子の個片となる部分を取り囲む給電ラインがダイシング後に境界波素子の個片に残ると、弾性波素子の短絡を引き起こし、動作不良が発生する。これを防ぐため、弾性波素子の個片となる部分を取り囲む給電ラインは、ダイシング領域からはみ出さないように形成し、ダイシングによって完全に除去する必要がある。つまり、給電ラインの幅は、ダイシング領域の幅よりも小さくする必要がある。
一方、電解メッキにおいては、給電ラインの電気抵抗のため、外部電荷を供給する部分に近いほどメッキは厚く形成され、離れるほど薄く形成される。メッキ厚のばらつきを小さく抑えるためやメッキ速度を向上させるために給電ラインの幅を大きくすると、ダイシング領域の幅は、弾性波素子の短絡が起こらないように、給電ラインの幅以上に大きくする必要がある。ダイシング領域の幅を大きくすると、弾性波素子の個片となる部分が同じ大きさであれば、同じ大きさの集合基板から分割して得られる弾性波素子の個片の個数が減少し、生産効率の低下を招く。
（問題点２）
図２４（ａ）の断面図に示すように、鎖線の間のダイシング領域内の給電ライン２１上にメッキが形成されないように、圧電基板２上に形成する絶縁層３０をダイシング領域内の給電ライン２１上にも形成すると、ダイシング工程により、ダイシング領域に形成された絶縁層３０は、図２４（ｂ）の断面図に示すように除去する必要がある。このように絶縁層を除去することは、ダイシングブレードの寿命を短くし、ダイシングスピードの高速化を阻害する要因になる。
図２４（ａ）の断面図に示すように、鎖線の間のダイシング領域内の給電ライン２１上にメッキが形成されないように、圧電基板２上に形成する絶縁層３０をダイシング領域内の給電ライン２１上にも形成すると、ダイシング工程により、ダイシング領域に形成された絶縁層３０は、図２４（ｂ）の断面図に示すように除去する必要がある。このように絶縁層を除去することは、ダイシングブレードの寿命を短くし、ダイシングスピードの高速化を阻害する要因になる。
（問題点３）
図２５（ａ）の断面図に示すように、圧電基板２上に、弾性波素子の個片となる部分の外側を取り囲む幅Ｂの給電ライン２１が形成され、この給電ライン２１を露出させるため、図２５（ｂ）の断面図に示すように、圧電基板２上に形成された絶縁層３０に境界開口３８が形成され、境界開口３８の近傍の絶縁層３０に斜面３９が形成されている場合、図２５（ｃ－１）及び（ｃ－２）の断面図に示すように、絶縁層３０の境界開口３８から露出する給電ライン２１上に形成されるメッキ層９０は、絶縁層３０の境界開口３８の近傍の斜面３９に沿って広がるように形成され、メッキ層９０の幅Ｃは、図２５（ａ）に示す給電ライン２１の幅Ｂよりも大きくなる。
図２５（ａ）の断面図に示すように、圧電基板２上に、弾性波素子の個片となる部分の外側を取り囲む幅Ｂの給電ライン２１が形成され、この給電ライン２１を露出させるため、図２５（ｂ）の断面図に示すように、圧電基板２上に形成された絶縁層３０に境界開口３８が形成され、境界開口３８の近傍の絶縁層３０に斜面３９が形成されている場合、図２５（ｃ－１）及び（ｃ－２）の断面図に示すように、絶縁層３０の境界開口３８から露出する給電ライン２１上に形成されるメッキ層９０は、絶縁層３０の境界開口３８の近傍の斜面３９に沿って広がるように形成され、メッキ層９０の幅Ｃは、図２５（ａ）に示す給電ライン２１の幅Ｂよりも大きくなる。
図２５（ｃ－１）に示すように、ダイシング領域の幅Ｗ１がメッキ層９０の幅Ｃよりも小さいと、図２５（ｄ－１）の断面図に示すように、ダイシング領域の給電ライン２１が完全に除去されても、メッキ層９０の一部９２が弾性波素子の個片の外周に残り、弾性波素子の短絡が生じる。図２５（ｃ－２）に示すように、ダイシング領域の幅Ｗ２を、メッキ層９０の幅Ｃよりも大きくすると、図２５（ｄ－２）の断面図に示すように、メッキ層９０をダイシングで完全に取り除くことができる。
このようにメッキ層９０を完全に取り除くには、メッキ層９０の幅Ｃよりも大きい領域を除去する必要があるため、同じ大きさの集合基板から分割して得られる弾性波素子の個片の個数を増やして生産効率を高めることが困難である。
（問題点４）
また、近年、ステルスダイシング法と呼ばれるレーザダイシング法の一種が知られている。ステルスダイシング法とは、ダイシング領域に透過性となる波長のレーザ光を照射し、基板内部で焦点を結ぶように集光させることにより、基板内部にクラックを発生させ、基板をエキスパンドすることにより、基板内部から割断する方法である。しかしながら、給電ラインや絶縁膜がダイシング領域に存在し、圧電基板が露出していない場合には、外部から照射したレーザが圧電基板内部にまで届かないため、ステルスダイシング法を適用することができない。
また、近年、ステルスダイシング法と呼ばれるレーザダイシング法の一種が知られている。ステルスダイシング法とは、ダイシング領域に透過性となる波長のレーザ光を照射し、基板内部で焦点を結ぶように集光させることにより、基板内部にクラックを発生させ、基板をエキスパンドすることにより、基板内部から割断する方法である。しかしながら、給電ラインや絶縁膜がダイシング領域に存在し、圧電基板が露出していない場合には、外部から照射したレーザが圧電基板内部にまで届かないため、ステルスダイシング法を適用することができない。
本発明は、かかる実情に鑑み、集合基板から効率よく弾性波素子の個片を分割することができる、電子部品、およびその製造方法を提供しようとするものである。
本発明は、以下のように構成した電子部品を提供する。
電子部品は、複数の素子が形成された集合基板を前記素子毎に分割することにより形成した個片を含む。前記個片は、（ａ）電極及び複数のパッドを含む導電層と、（ｂ）前記集合基板の前記表面に形成され、前記導電層の一部を覆い、前記導電層の前記パッドの少なくとも中心部を残して周囲を取り囲むパッド開口を有する絶縁層と、（ｃ）前記絶縁層の前記パッド開口内に、電解メッキ処理により形成されたメッキ層と、（ｄ）前記メッキ層の上に形成された外部端子と、（ｅ）前記電解メッキ処理のときに前記パッド開口内に露出する前記パッドへ給電するための複数の給電ラインとを有する。前記素子毎に分割される前の前記集合基板において、隣接する２つの前記素子の一方側の少なくとも１つの前記パッドが、隣接する２つの前記素子の他方側の少なくとも２つの前記パッドに、それぞれ異なる前記給電ラインを介して電気的に接続されており、当該異なる前記給電ラインは、隣接する２つの前記素子の境界上で互いに離れて配置されている。前記個片は、前記集合基板から前記素子が分割された分割面に沿って、複数の前記給電ラインが互いに離れて配置されている。
上記構成によれば、素子毎に分割される前の集合基板において、給電ラインは隣接する素子間の境界に部分的に形成されるため、給電ラインが素子の境界の全周に形成されている場合より、素子の境界に沿って切断又は除去する給電ラインが少なくなる。その結果、集合基板を素子の個片に分割する作業の効率が向上する。
また、集合基板から素子を分割するときに、素子の境界に沿って除去するダイシング領域の幅は、給電ラインの幅に関係なく、小さくすることができるため、同じ大きさのウェハから分割することができる素子の個片の個数を増やすことができる。
また、ダイシング領域の幅よりも給電ラインの幅を大きくすることができるので、電解メッキ処理のときに給電ラインへの外部電荷の供給量を大きくして、効率よくメッキ膜を形成することができる。
また、１つのパッドに複数本の給電ラインが接続されることにより、導電層のパッド又はパッド上層部への外部電荷の供給量を増やしてメッキ形成を促進し、メッキ膜厚の均一化、及び、作業効率を良くすることができる。
好ましくは、前記素子毎に分割される前の前記集合基板において、前記絶縁層は、隣接する前記素子の境界に沿って境界開口を有し、該境界開口に露出する前記給電ライン上に、前記電解メッキ処理によりメッキ層が形成される。前記個片は、前記集合基板から前記素子が分割された分割面に沿って、前記メッキ層を有する。
この場合、素子毎に分割される前の集合基板には、隣接する素子の境界に絶縁層が形成されていない。そのため、集合基板を分割するときに絶縁層を切断しなくてよいので、集合基板を切断して素子の個片に分割する作業を効率よく行うことができる。
また、絶縁層の境界開口からは、素子の境界に沿って、基板と給電ラインとが露出する。給電ラインは素子の境界の一部に形成されているだけであり、素子の境界の大部分には基板が露出しているため、レーザを基板に照射するステルスダイシング法によって集合基板を素子の個片に分割することが可能である。
好ましくは、前記パッド開口内における前記メッキ層と前記パッドとの間に形成されたパッド上層部を有する。前記給電ラインは、前記パッド上層部を介して前記パッドと電気的に接続されている。
この場合、導電層や給電ライン等の層構造に用いる材料の選択等の自由度が向上する。
好ましい一態様において、前記給電ラインの少なくとも一部は、前記集合基板上に形成されている。
好ましい他の態様において、前記給電ラインの少なくとも一部は、前記絶縁層上に形成されている。
好ましくは、前記絶縁層は、第１絶縁層と第２絶縁層とを含む。前記給電ラインの少なくとも一部は、前記第１絶縁層と第２絶縁層との間に形成されている。
この場合、導電層や給電ライン等の層構造に用いる材料の選択等の自由度が向上する。
好ましくは、素子毎に分割される前の集合基板において、給電ラインと、隣接する２つの素子の境界とがなす角θが、２０°以上、かつ９０°以下である。前記個片の前記給電ラインが、前記集合基板から前記素子が分割された分割面となす角が、２０°以上、かつ９０°以下である。
この場合、給電ラインが、ダイシングの妨げや短絡の原因にならないようにすることができる。
好ましい一態様において、前記素子は弾性境界波素子である。
好ましい他の態様において、前記素子は弾性表面波素子である。
また、本発明は、上記課題を解決するために、以下のように構成した電子部品の製造方法を提供する。
電子部品の製造方法は、（ｉ）（ａ）基板と、（ｂ）前記基板の前記表面に形成され、複数個の素子の電極及びパッドを含む導電層と、（ｃ）前記基板の前記表面に形成され、前記導電層の一部を覆い、前記導電層の前記パッドの少なくとも中心部を残して周囲を取り囲むパッド開口を有する絶縁層と、（ｄ）前記導電層の前記パッド間を接続する給電ラインとを備える集合基板を形成する、第１の工程と、（ii）前記集合基板の前記給電ラインに通電して電解メッキを行って前記絶縁層の前記パッド開口内にメッキ層を形成した後、前記メッキ層の上に外部端子を形成する、第２の工程と、（iii）前記メッキ層及び前記外部端子が形成された前記集合基板を切断して前記素子の個片に分割する、第３の工程とを備える。前記第１の工程において形成された前記集合基板の前記給電ラインは、隣接する前記素子間の境界を直角又は斜めに横断して隣接する前記素子の前記導電層の前記パッド同士を接続し、前記素子の周囲を取り囲む前記境界には、前記給電ラインが前記境界を直角又は斜めに横断する部分にのみ前記給電ラインが形成される。前記第３の工程において分割された前記素子の個片には、複数の前記給電ラインの切断面が互いに離れて形成される。
上記方法によれば、給電ラインは隣接する素子間の境界に部分的に形成されるため、給電ラインが素子の境界の全周に形成されている場合より、第３の工程において素子の境界に沿って切断又は除去する給電ラインが少なくなる。その結果、集合基板を素子の個片に分割する作業の効率が向上する。
また、第３の工程において素子の境界に沿って除去するダイシング領域の幅は、給電ラインの幅に関係なく、小さくすることができるため、同じ大きさのウェハから分割することができる素子の個片の個数を増やすことができる。
また、ダイシング領域の幅よりも給電ラインの幅を大きくすることができるので、第２の工程において給電ラインへの外部電荷の供給量を大きくして、効率よくメッキ膜を形成することができる。
好ましくは、前記第１の工程において、前記集合基板の前記絶縁層は、隣接する前記素子の前記境界から離れて形成され、前記境界に沿って境界開口を有する。
この場合、集合基板には、隣接する素子の境界に絶縁層が形成されていない。そのため、第３の工程において絶縁層を切断しなくてよいので、集合基板を切断して素子の個片に分割する作業を効率よく行うことができる。
また、絶縁層の境界開口からは、素子の境界に沿って、基板と給電ラインとが露出する。給電ラインは素子の境界の一部に形成されているだけであり、素子の境界の大部分には基板が露出しているため、レーザを基板に照射するステルスダイシング法によって集合基板を素子の個片に分割することが可能である。
好ましくは、前記第１の工程は、（ａ）前記基板の前記表面に、第１電極層により前記導電層を形成する、第１サブステップと、（ｂ）前記基板の前記表面に、第２電極層により、前記給電ラインを形成するとともに、前記導電層の前記パッドの上にパッド上層部を形成する、第２サブステップと、（ｃ）前記絶縁層の前記パッド開口から前記パッド上層部が露出するように、前記絶縁層を形成する、第３サブステップとを含む。前記第２の工程において、前記パッド上層部の上に前記メッキ層が形成される。
この場合、導電層や給電ライン等の層構造に用いる材料の選択等の自由度が向上する。
好ましくは、前記第１の工程は、（ａ）前記基板の前記表面に、第１電極層により前記導電層を形成する、第１サブステップと、（ｂ）前記基板の前記表面に、前記導電層の一部を覆う前記絶縁層を形成する、第２サブステップと、（ｃ）第３の電極層により、前記給電ラインを形成するとともに、前記絶縁層の前記パッド開口から露出する前記導電層の前記パッドの上にパッド上層部を形成する、第３サブステップとを含む。前記第２の工程において、前記パッド上層部の上に前記メッキ層が形成される。
この場合、導電層や給電ライン等の層構造に用いる材料の選択等の自由度が向上する。
好ましくは、前記第１の工程において、前記集合基板は、１つの前記パッドに複数本の前記給電ラインが接続されるように形成される。
この場合、第２の工程において、導電層のパッド又はパッド上層部への外部電荷の供給量を増やしてメッキ形成を促進し、メッキ膜厚の均一化、及び、作業効率を良くすることができる。
好ましい一態様において、前記素子が弾性表面波素子である。
好ましい他の態様において、前記素子が弾性境界波素子である。
本発明によれば、同じ大きさの集合基板から分割して得られる素子の個片の個数を増やすことができる。また、ダイシングブレードを使用して素子の個片を分割する場合には、ダイシングブレードの寿命を長くし、ダイシングスピードを高速化することができる。さらに、ダイシングブレードを使用しないステルスダイシング法も適用することができる。
以下、本発明の実施の形態について、図１～図２３を参照しながら説明する。
＜実施例１＞ 実施例１の弾性波装置の製造方法について、図１～図６を参照しながら説明する。図１は弾性波装置の製造工程を示す要部断面図であり、左側はダイシング領域のうち給電ラインが形成される部分を模式的に示す要部断面図、右側はダイシング領域のうち給電ラインが形成されない部分を模式的に示す要部断面図である。図２～図５は弾性波装置の製造工程を示す平面図である。
弾性波装置は、弾性表面波素子や弾性境界波素子などの弾性波素子を備える。弾性波素子は、複数個分の弾性波素子を含む集合基板を作製した後、集合基板を弾性波素子の個片に分割することにより、作製される。以下、弾性波装置の製造方法を説明する。
（１）導電層、給電ラインの形成
まず、図１（ａ－１），（ａ－２）に示すように、ニオブ酸リチウムからなる圧電基板２を準備する。本実施例では、ニオブ酸リチウムを用いるが、ニオブ酸カリウム、タンタル酸リチウム、四ほう酸リチウム、ランガサイト、ランガナイト、水晶、ＰＺＴ、ＺｎＯなどの他の圧電性材料を用いてもよい。
まず、図１（ａ－１），（ａ－２）に示すように、ニオブ酸リチウムからなる圧電基板２を準備する。本実施例では、ニオブ酸リチウムを用いるが、ニオブ酸カリウム、タンタル酸リチウム、四ほう酸リチウム、ランガサイト、ランガナイト、水晶、ＰＺＴ、ＺｎＯなどの他の圧電性材料を用いてもよい。
次いで、図１（ｂ－１），（ｂ－２）及び図２に示すように、圧電基板２の表面２ａ上に、Ａｕからなる導電層１０と給電ライン２２～２８とを形成する。図２に示すように、圧電基板２において、弾性波素子の個片になる部分が、鎖線で示す格子状のダイシング領域８０を介して隣接する。
例えば、圧電基板２の表面２ａ上に蒸着、スパッタリングなどにより電極層を成膜した後、フォトレジストの塗布、露光、現像を行い、マスクパターンを形成する。次いで、マスクパターンを介してドライエッチング又はウェットエッチングを行い、電極層をエッチングして導電層１０と給電ライン２２～２８とを形成した後に、マスクパターンを除去する。あるいは、圧電基板２の表面２ａ上にフォトレジストの塗布、露光、現像を行い、マスクパターンを形成し、次いで、マスクパターンを介して、蒸着、スパッタリングなどにより電極層を成膜した後、マスクパターンとマスクパターン上に形成された電極層を除去することにより、導電層１０と給電ライン２２～２８とを形成する。本実施例では、電極層にＡｕを用いたが、他にＡｌ、Ｔｉ、Ｎｉ、Ｃｒ、Ｃｕ、Ａｕ、Ａｇ、Ｐｔ、Ｍｇ、Ｗ、Ｚｎ、Ｍｎ、Ｐｄ、Ｃｏ、Ｓｎなどの他の金属を用いてもよく、これらの合金を用いてもよい。また、これら金属のうち少なくとも２つを積層することにより、電極層を形成してもよい。
導電層１０は、ダイシング領域８０で囲まれた弾性波素子の個片になる部分ごとに形成される。導電層１０は、１つの弾性波素子の個片になる部分について、３対のくし歯電極１２ａ，１２ｂ；１４ａ，１４ｂ；１６ａ，１６ｂと、反射器１８ａ，１８ｂと、パッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔと、くし歯電極１２ａ，１２ｂ；１４ａ，１４ｂ；１６ａ，１６ｂとパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔとの間をそれぞれ接続する接続部１２ｐ，１２ｑ；１４ｐ，１４ｑ；１６ｐ，１６ｑとを含む。ＩＤＴ電極は互いに間挿し合う１対のくし歯電極からなる。
給電ライン２２～２８は、ダイシング領域８０を横断し、ダイシング領域８０を介して隣接する弾性波素子の個片になる部分のパッド１２ｓ，１２ｔ間；１２ｔ，１４ｓ間；１４ｓ，１４ｔ間；１２ｓ，１６ｔ間；１４ｔ，１６ｓ間；１４ｓ，１６ｔ間をそれぞれ接続する。
給電ライン２２～２８は、１つのパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔに複数本が接続されている。これによって、後のメッキ工程において、パッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔへの外部電荷の供給量を増やしてメッキ形成を促進し、作業効率を良くすることができる。
（２）絶縁層の形成
次に、図１（ｃ－１），（ｃ－２）に示すように、導電層１０及び給電ライン２２～２８が形成された圧電基板２の表面２ａ上に、スパッタリングや塗布などにより、全面を覆うようにＳｉＯ２からなる絶縁層３０を成膜する。本実施例では、絶縁層３０にＳｉＯ２を用いたが、他にＳｉ、ガラス、ＳｉＣ、ＳｉＮ、ＴｉＯ、ＴｉＮ、Ｔａ２Ｏ５、ＡｌＮ、Ａｌ２Ｏ３、Ｃ３Ｎ４、ポリイミド、エポキシ系樹脂などを用いてもよい。
次に、図１（ｃ－１），（ｃ－２）に示すように、導電層１０及び給電ライン２２～２８が形成された圧電基板２の表面２ａ上に、スパッタリングや塗布などにより、全面を覆うようにＳｉＯ２からなる絶縁層３０を成膜する。本実施例では、絶縁層３０にＳｉＯ２を用いたが、他にＳｉ、ガラス、ＳｉＣ、ＳｉＮ、ＴｉＯ、ＴｉＮ、Ｔａ２Ｏ５、ＡｌＮ、Ａｌ２Ｏ３、Ｃ３Ｎ４、ポリイミド、エポキシ系樹脂などを用いてもよい。
次いで、図１（ｄ－１），（ｄ－２）及び図３に示すように、絶縁層３０の一部を除去して、導電層１０のパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔの中心部が露出するパッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂと、ダイシング領域８０の圧電基板２の表面２ａ又は給電ライン２２～２８の一部２２ｋ～２８ｋが露出する境界開口３８とを形成する。
例えば、絶縁層３０上にフォトレジストを塗布し、露光、現像を行い、マスクパターンを形成し、ドライエッチング又はウェットエッチングにより絶縁層３０にパッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂと境界開口３８とを形成した後、マスクパターンを除去する。エッチング工程において、例えばＣＦ４によるＩＣＰ－ＲＩＥ（Inductive Coupled Plasma-Reactive Ion Etching；誘導結合プラズマ－反応性イオンエッチング）を行うと、図１（ｄ－１），（ｄ－２）に示すように、絶縁層３０は、パッド開口及び境界開口３８の近傍部分が断面テーパ形状に形成され、パッド開口及び境界開口３８と絶縁層３０の上面３０ａとの間に斜面３９が形成される。なお、エッチング方法はＣＦ４によるＩＣＰ－ＲＩＥに限定されるものではなく、ドライエッチングやウェットエッチングなどの手法を使用してもよい。
（３）メッキ層の形成
次に、図１（ｅ－１），（ｅ－２）及び図４に示すように、給電ライン２２～２８に通電し、パッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔに外部電荷を供給しながら電解メッキを行い、パッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂから露出しているパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔの上に、アンダーバンプメタルとして、Ｎｉからなるメッキ層４２ｓ，４２ｔ；４４ｓ，４４ｔ；４６ｓ，４６ｔを形成する。このとき同時に、給電ライン２２～２８のうち境界開口３８から露出している部分２２ｋ～２８ｋの上に、メッキ層４２～４８が形成される。
次に、図１（ｅ－１），（ｅ－２）及び図４に示すように、給電ライン２２～２８に通電し、パッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔに外部電荷を供給しながら電解メッキを行い、パッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂから露出しているパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔの上に、アンダーバンプメタルとして、Ｎｉからなるメッキ層４２ｓ，４２ｔ；４４ｓ，４４ｔ；４６ｓ，４６ｔを形成する。このとき同時に、給電ライン２２～２８のうち境界開口３８から露出している部分２２ｋ～２８ｋの上に、メッキ層４２～４８が形成される。
メッキ層４２ｓ，４２ｔ；４４ｓ，４４ｔ；４６ｓ，４６ｔ；４２～４８は、図１（ｅ－１），（ｅ－２）に示すように、絶縁層３０のパッド開口２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂ及び境界開口３８に続く斜面３９上にも形成され、図４に示すように、絶縁層３０のパッド開口２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂ及び境界開口３８の外側に広がっている。なお、本実施例では、メッキ層はＮｉを電解メッキすることにより形成されているが、Ｎｉ以外のＡｕ、Ｓｎ、Ｚｎ、Ｐｔ、Ｃｕ、Ｃｒ、Ｐｄなどの金属により形成してもよい。また、これら金属が適量混合された金属であってもよい。
（４）外部端子の形成
次に、絶縁層３０のパッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂ内に形成されたメッキ層４２ｓ，４２ｔ；４４ｓ，４４ｔ；４６ｓ，４６ｔ上に、外部端子４９（後述する図５に示す。）を形成する。外部端子４９は、例えば、はんだ等の金属バンプである。
次に、絶縁層３０のパッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂ内に形成されたメッキ層４２ｓ，４２ｔ；４４ｓ，４４ｔ；４６ｓ，４６ｔ上に、外部端子４９（後述する図５に示す。）を形成する。外部端子４９は、例えば、はんだ等の金属バンプである。
（５）集合基板の分割
次に、図１（ｆ－１），（ｆ－２）及び図５に示すように、集合基板を切断して、弾性波素子の個片に分割する。例えばダイシングブレードを用いて、ダイシング領域内の圧電基板２、給電ライン２２～２８及びメッキ層４２～４８を切断、除去する。あるいは、ダイシング領域にレーザ光を照射して圧電基板を境界に沿って改質し、ステルスダイシング法により、集合基板を切断して弾性波素子の個片に分割する。
次に、図１（ｆ－１），（ｆ－２）及び図５に示すように、集合基板を切断して、弾性波素子の個片に分割する。例えばダイシングブレードを用いて、ダイシング領域内の圧電基板２、給電ライン２２～２８及びメッキ層４２～４８を切断、除去する。あるいは、ダイシング領域にレーザ光を照射して圧電基板を境界に沿って改質し、ステルスダイシング法により、集合基板を切断して弾性波素子の個片に分割する。
図１（ｆ－１）に示すように、集合基板から分割された弾性波素子の個片の側面１１には、ダイシング領域を横切る給電ライン２２～２８の切断面２２ａ～２８ａ；２２ｂ～２８ｂが互いに離れて形成される。
図２に示すように、幅Ｗの給電ライン２８がダイシング領域８０となす角度をθとすると、集合基板から分割された弾性波素子の個片の側面に現れる給電ラインの長さＬは、Ｌ＝Ｗ／ｓｉｎθとなる。給電ライン２８がダイシング領域８０を斜めに横断するときには、ｓｉｎθ＜１となるため、Ｌ＞Ｗとなる。特に、θ＜２０°になると、ＬはＷの３倍以上になるため、ダイシング領域８０内において、給電ライン２２～２８及びメッキ層４２～４８が占める割合が大きくなる。そのため、ダイシングの妨げや短絡の原因にならないように、θは２０°以上であることが望ましい。
図１（ｆ－１）に示すように、給電ライン２２～２８上に形成されたメッキ層４２～４８の一部４２ａ～４８ａ；４２ｂ～４８ｂがダイシング後に残った場合には、残った一部４２ａ～４８ａ；４２ｂ～４８ｂは、図５に示すように、弾性波素子の個片の側面１１に沿って露出する。
（６）実装
分割された弾性波素子の個片を、外部端子４９を介して実装基板に実装する。必要に応じて弾性波素子を樹脂等で封止し、弾性波装置が完成する。なお、弾性波素子が弾性境界波素子である場合には、圧電基板２と絶縁層３０との界面を伝搬する弾性境界波を利用するため、ＩＤＴ電極を圧電基板２と絶縁層３０とにより封止できる。そのため、実装基板や樹脂で封止する必要はないので、弾性境界波素子のみで弾性波装置を完成できる。また、弾性波素子が弾性表面波素子である場合も、図６の断面図に示すように、絶縁層３０とＩＤＴ電極９０との間に空間９２を設け、絶縁層３０を十分に厚くすれば、弾性表面波素子のみで弾性波装置を完成できる。
分割された弾性波素子の個片を、外部端子４９を介して実装基板に実装する。必要に応じて弾性波素子を樹脂等で封止し、弾性波装置が完成する。なお、弾性波素子が弾性境界波素子である場合には、圧電基板２と絶縁層３０との界面を伝搬する弾性境界波を利用するため、ＩＤＴ電極を圧電基板２と絶縁層３０とにより封止できる。そのため、実装基板や樹脂で封止する必要はないので、弾性境界波素子のみで弾性波装置を完成できる。また、弾性波素子が弾性表面波素子である場合も、図６の断面図に示すように、絶縁層３０とＩＤＴ電極９０との間に空間９２を設け、絶縁層３０を十分に厚くすれば、弾性表面波素子のみで弾性波装置を完成できる。
以上に説明した実施例１の製造方法では、絶縁層に境界開口が形成された状態で、境界開口に沿ってダイシングを行う。そのため、集合基板から弾性波素子の個片を分割するダイシング工程において、絶縁層を切断し除去する必要がない。したがって、ブレードを用いてダイシング工程を行う場合には、ダイシングスピードの高速化、ブレードの長寿命化が可能である。
また、ダイシング領域には絶縁層が存在せず、給電ライン及びメッキ層もダイシング領域の一部にしか存在しない。ダイシング領域の大部分において圧電基板が露出しているため、ステルスダイシング法を適用して、集合基板を弾性波素子の個片に分割することが可能である。
ダイシング領域の給電ライン上に形成されるメッキ層は、ダイシング領域を横断する給電ラインごとに離れて形成されるため、ダイシング後に弾性波素子の個片に残った場合でも、パッド間の短絡を生じさせることがない。
メッキ層や給電ラインを完全に除去する必要がないので、ブレードを用いてダイシングする場合には、ダイシング領域の幅を小さくすることができ、幅の大きいブレードを必要とせず、集合基板において弾性波素子の個片になる部分の面積割合を大きくすることができる。
＜実施例２＞ 実施例２の弾性波装置の製造方法について、図７～図９を参照しながら説明する。図７は弾性波装置の製造工程を示す要部断面図であり、左側はダイシング領域のうち給電ラインが形成される部分を模式的に示す要部断面図、右側はダイシング領域のうち給電ラインが形成されない部分を模式的に示す要部断面図である。図８及び図９は弾性波装置の製造工程を示す平面図である。
実施例２の弾性波装置の製造方法は、導電層と給電ラインを分けて形成する点を除き、実施例１の弾性波装置の製造方法と同じである。以下では、実施例１と同じ部分には同じ符号を用い、実施例１との相違点を中心に説明する。
（１－１）第１電極層（導電層）の形成
まず、図７（ａ－１），（ａ－２）に示すように、圧電基板２を準備する。次いで、図７（ｂ－１），（ｂ－２）及び図８に示すように、圧電基板２の表面２ａ上に、導電層１０ａを形成する。例えば、圧電基板２の表面２ａ上に蒸着、スパッタリングなどにより第１電極層を成膜した後、フォトレジストの塗布、露光、現像を行い、マスクパターンを形成する。次いで、マスクパターンを介してドライエッチング又はウェットエッチングを行い、第１電極層をエッチングして導電層１０ａを形成した後に、マスクパターンを除去する。
まず、図７（ａ－１），（ａ－２）に示すように、圧電基板２を準備する。次いで、図７（ｂ－１），（ｂ－２）及び図８に示すように、圧電基板２の表面２ａ上に、導電層１０ａを形成する。例えば、圧電基板２の表面２ａ上に蒸着、スパッタリングなどにより第１電極層を成膜した後、フォトレジストの塗布、露光、現像を行い、マスクパターンを形成する。次いで、マスクパターンを介してドライエッチング又はウェットエッチングを行い、第１電極層をエッチングして導電層１０ａを形成した後に、マスクパターンを除去する。
導電層１０ａは、図８に示すように、１つの弾性波素子の個片になる部分について、３対のＩＤＴ電極１２ａ，１２ｂ；１４ａ，１４ｂ；１６ａ，１６ｂと、反射器１８ａ，１８ｂと、パッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔと、ＩＤＴ電極１２ａ，１２ｂ；１４ａ，１４ｂ；１６ａ，１６ｂとパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔとの間をそれぞれ接続する接続部１２ｐ，１２ｑ；１４ｐ，１４ｑ；１６ｐ，１６ｑとを含む。
（１－２）第２電極層（給電ライン、パッド上層部）の形成
次いで、図７（ｃ－１），（ｃ－２）及び図９に示すように、圧電基板２の表面２ａ上に、第２電極層１０ｂを形成する。例えば、圧電基板２の表面２ａ上に蒸着、スパッタリングなどにより第２電極層を成膜した後、フォトレジストの塗布、露光、現像を行い、マスクパターンを形成する。次いで、マスクパターンを介してドライエッチング又はウェットエッチングを行い、第２電極層１０ｂを形成した後に、マスクパターンを除去する。
次いで、図７（ｃ－１），（ｃ－２）及び図９に示すように、圧電基板２の表面２ａ上に、第２電極層１０ｂを形成する。例えば、圧電基板２の表面２ａ上に蒸着、スパッタリングなどにより第２電極層を成膜した後、フォトレジストの塗布、露光、現像を行い、マスクパターンを形成する。次いで、マスクパターンを介してドライエッチング又はウェットエッチングを行い、第２電極層１０ｂを形成した後に、マスクパターンを除去する。
第２電極層１０ｂは、図９に示すように、（ａ）導電層１０ａのパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔの上に形成されたパッド上層部２２ｓ，２２ｔ；２４ｓ，２４ｔ；２６ｓ，２６ｔと、（ｂ）隣接する弾性波素子の個片になる部分のパッド１２ｓ，１２ｔ間；１２ｔ，１４ｓ間；１４ｓ，１４ｔ間；１２ｓ，１６ｔ間；１４ｔ，１６ｓ間；１４ｓ，１６ｔ間をそれぞれ接続する給電ライン２２～２８とを含む。
（２）絶縁層の形成
次に、図７（ｄ－１），（ｄ－２）に示すように、圧電基板２の表面２ａの上に、スパッタリングや塗布などにより、全面を覆うように絶縁層３０を成膜する。
次に、図７（ｄ－１），（ｄ－２）に示すように、圧電基板２の表面２ａの上に、スパッタリングや塗布などにより、全面を覆うように絶縁層３０を成膜する。
次いで、図７（ｅ－１），（ｅ－２）に示すように、絶縁層３０の一部を除去して、パッド上層部１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔが露出するパッド開口と、ダイシング領域の圧電基板２の表面２ａ又は給電ライン２２～２８の一部２２ｋ～２８ｋが露出する境界開口３８とを形成する。例えば、絶縁層３０上にフォトレジストを塗布し、露光、現像を行い、マスクパターンを形成し、ドライエッチング又はウェットエッチングにより絶縁層３０にパッド開口と境界開口３８とを形成した後、マスクパターンを除去する。
（３）メッキ層の形成
次に、給電ライン２２～２８に通電し、外部電荷を供給しながら電解メッキを行い、パッド開口から露出しているパッド上層部の上に、アンダーバンプメタルとなるメッキ層を形成する。このとき同時に、図７（ｆ－１），（ｆ－２）に示すように、絶縁層３０の境界開口３８に露出している給電ライン２２～２８の一部２２ｋ～２８ｋの上にもメッキ層４２～４８が形成される。
次に、給電ライン２２～２８に通電し、外部電荷を供給しながら電解メッキを行い、パッド開口から露出しているパッド上層部の上に、アンダーバンプメタルとなるメッキ層を形成する。このとき同時に、図７（ｆ－１），（ｆ－２）に示すように、絶縁層３０の境界開口３８に露出している給電ライン２２～２８の一部２２ｋ～２８ｋの上にもメッキ層４２～４８が形成される。
（４）外部端子の形成
次いで、絶縁層のパッド開口内に形成されたメッキ層上に、金属バンプの外部端子を形成する。
次いで、絶縁層のパッド開口内に形成されたメッキ層上に、金属バンプの外部端子を形成する。
（６）集合基板の分割
次に、図７（ｇ－１），（ｇ－２）に示すように、ダイシングブレードを用いて、あるいはレーザ光を照射するステルスダイシング法により、集合基板を切断して、弾性波素子の個片に分割する。
次に、図７（ｇ－１），（ｇ－２）に示すように、ダイシングブレードを用いて、あるいはレーザ光を照射するステルスダイシング法により、集合基板を切断して、弾性波素子の個片に分割する。
（７）実装
分割された弾性波素子の個片を、外部端子を介して実装基板に実装する。必要に応じて弾性波素子を樹脂等で封止し、弾性波装置が完成する。
分割された弾性波素子の個片を、外部端子を介して実装基板に実装する。必要に応じて弾性波素子を樹脂等で封止し、弾性波装置が完成する。
以上に説明した実施例２の製造方法によれば、実施例１と同様の作用・効果が得られる。
さらに、実施例２の製造方法によれば、メッキ層は第２電極層の上に形成するため、第２電極層の最上部にはメッキが密着しやすい金属を用いることができる。本実施例では第２電極層の最上部にＰｔを用いているが、Ｃｕでもよく、他にＡｌ、Ｓｎ、Ｐｄ、Ａｕなどを用いることもできる。一方、ＩＤＴ電極等の素子部を形成する第１電極層については、メッキの密着しやすさを考慮する必要がない。そのため、導電層の積層構造に用いる材料の選択等の自由度が向上する。
＜実施例３＞ 実施例３の弾性波装置の製造方法について、図１０～図１７を参照しながら説明する。図１０～図１２は弾性波装置の製造工程を示す要部断面図であり、左側はダイシング領域のうち給電ラインが形成される部分を模式的に示す要部断面図、右側はダイシング領域のうち給電ラインが形成されない部分を模式的に示す要部断面図である。図１３～図１７は弾性波装置の製造工程を示す平面図である。
実施例３の弾性波装置の製造方法は、実施例１、２の弾性波装置の製造方法と略同じである。以下では、実施例１、２と同じ部分には同じ符号を用い、実施例１、２との相違点を中心に説明する。
（１）第１電極層（導電層）の形成
まず、図１０（ａ－１），（ａ－２）に示すように、圧電基板２を準備する。次いで、図１０（ｂ－１），（ｂ－２）に示すように、実施例２と同じく第１電極層を形成することにより、圧電基板２の表面２ａ上に導電層１０ａを形成する。例えば、圧電基板２の表面２ａ上に蒸着、スパッタリングなどにより第１電極層を成膜した後、フォトレジストの塗布、露光、現像を行い、マスクパターンを形成し、次いで、マスクパターンを介してドライエッチング又はウェットエッチングを行い、第１電極層をエッチングして導電層１０ａを形成した後に、マスクパターンを除去する。
まず、図１０（ａ－１），（ａ－２）に示すように、圧電基板２を準備する。次いで、図１０（ｂ－１），（ｂ－２）に示すように、実施例２と同じく第１電極層を形成することにより、圧電基板２の表面２ａ上に導電層１０ａを形成する。例えば、圧電基板２の表面２ａ上に蒸着、スパッタリングなどにより第１電極層を成膜した後、フォトレジストの塗布、露光、現像を行い、マスクパターンを形成し、次いで、マスクパターンを介してドライエッチング又はウェットエッチングを行い、第１電極層をエッチングして導電層１０ａを形成した後に、マスクパターンを除去する。
（２）絶縁層の形成
次に、図１０（ｃ－１），（ｃ－２）に示すように、圧電基板２の表面２ａ及び第１導電層１０ａの上に、全面を覆うようにＳｉＯ２からなる絶縁層３０を形成する。次いで、図１０（ｄ－１），（ｄ－２）及び図１３に示すように、絶縁層３０の一部を除去して、第１導電層１０のパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔが露出するパッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂと、ダイシング領域の圧電基板２の表面２ａが露出する境界開口３８とを形成する。
次に、図１０（ｃ－１），（ｃ－２）に示すように、圧電基板２の表面２ａ及び第１導電層１０ａの上に、全面を覆うようにＳｉＯ２からなる絶縁層３０を形成する。次いで、図１０（ｄ－１），（ｄ－２）及び図１３に示すように、絶縁層３０の一部を除去して、第１導電層１０のパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔが露出するパッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂと、ダイシング領域の圧電基板２の表面２ａが露出する境界開口３８とを形成する。
例えば、絶縁層３０上にフォトレジストを塗布し、露光、現像を行い、マスクパターンを形成し、ドライエッチング又はウェットエッチングにより絶縁層３０にパッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂと境界開口３８とを形成した後、マスクパターンを除去する。エッチング工程において、例えばＣＦ４によるＩＣＰ－ＲＩＥ（Inductive Coupled Plasma-Reactive Ion Etching；誘導結合プラズマ－反応性イオンエッチング）を行うと、図１０（ｄ－１），（ｄ－２）に示すように、絶縁層３０は、パッド開口及び境界開口３８の近傍部分が断面テーパ形状に形成され、パッド開口及び境界開口３８と絶縁層３０の上面３０ａとの間に斜面３９が形成される。
（３）第３電極層（給電ライン、パッド上層部）の形成、
次いで、図１０（ｅ－１），（ｅ－２）及び図１４に示すように、絶縁層３０及び絶縁層の境界開口３８から露出している部分の圧電基板２の表面２ａ上に、給電ライン５２～５８を含む第３電極層５０を形成する。例えば、圧電基板２の表面２ａ上に蒸着、スパッタリングなどにより第３電極層を成膜した後、フォトレジストの塗布、露光、現像を行い、マスクパターンを形成する。次いで、マスクパターンを介してドライエッチング又はウェットエッチングを行い、第３電極層５０を形成した後に、マスクパターンを除去する。
次いで、図１０（ｅ－１），（ｅ－２）及び図１４に示すように、絶縁層３０及び絶縁層の境界開口３８から露出している部分の圧電基板２の表面２ａ上に、給電ライン５２～５８を含む第３電極層５０を形成する。例えば、圧電基板２の表面２ａ上に蒸着、スパッタリングなどにより第３電極層を成膜した後、フォトレジストの塗布、露光、現像を行い、マスクパターンを形成する。次いで、マスクパターンを介してドライエッチング又はウェットエッチングを行い、第３電極層５０を形成した後に、マスクパターンを除去する。
第３電極層５０により、（ａ）絶縁層３０のパッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂから露出している第１導電層１０ａのパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔの上に形成されたパッド上層部５２ｓ，５２ｔ；５４ｓ，５４ｔ；５６ｓ，５６ｔと、（ｂ）ダイシング領域を介して隣接する弾性波素子の個片になる部分のパッド１２ｓ，１２ｔ間；１２ｔ，１４ｓ間；１４ｓ，１４ｔ間；１２ｓ，１６ｔ間；１４ｔ，１６ｓ間；１４ｓ，１６ｔ間をそれぞれ接続する給電ライン５２～５８とが形成される。
（４）第２絶縁層の形成
次いで、図１１（ｆ－１），（ｆ－２）に示すように、絶縁層３０及び第３電極層５０の上に、蒸着、スパッタリングや塗布などにより、全面に覆うように、ＳｉＮからなる第２絶縁層６０を成膜する。本実施例では、絶縁層３０にＳｉＯ２を、第２絶縁層６０にＳｉＮを用いたが、第２絶縁層６０は、絶縁層３０と同じ材料を用いてもよい。また、第２絶縁層６０の材料として、他にＳｉ、ガラス、ＳｉＣ、ＴｉＯ、ＴｉＮ、Ｔａ２Ｏ５、ＡｌＮ、Ａｌ２Ｏ３、Ｃ３Ｎ４、ポリイミド、エポキシ系樹脂などを用いてもよく、一般的なフォトレジスト材を用いてもよい。
次いで、図１１（ｆ－１），（ｆ－２）に示すように、絶縁層３０及び第３電極層５０の上に、蒸着、スパッタリングや塗布などにより、全面に覆うように、ＳｉＮからなる第２絶縁層６０を成膜する。本実施例では、絶縁層３０にＳｉＯ２を、第２絶縁層６０にＳｉＮを用いたが、第２絶縁層６０は、絶縁層３０と同じ材料を用いてもよい。また、第２絶縁層６０の材料として、他にＳｉ、ガラス、ＳｉＣ、ＴｉＯ、ＴｉＮ、Ｔａ２Ｏ５、ＡｌＮ、Ａｌ２Ｏ３、Ｃ３Ｎ４、ポリイミド、エポキシ系樹脂などを用いてもよく、一般的なフォトレジスト材を用いてもよい。
次いで、第２絶縁層６０に、図１５に示すように、第３電極層５０のパッド上層部５２ｓ，５２ｔ；５４ｓ，５４ｔ；５６ｓ，５６ｔが露出するパッド開口６２ａ，６２ｂ；６４ａ，６４ｂ；６６ａ，６６ｂを形成するとともに、図１１（ｇ－１），（ｇ－２）に示すように、絶縁層３０の境界開口３８に対応して、ダイシング領域の圧電基板２の表面２ａ及び第３電極層５０の給電ライン５２～５８が露出する境界開口６８を形成する。
（５）メッキ層の形成
次に、図１１（ｈ－１），（ｈ－２）及び図１６に示すように、第３電極層５０の給電ライン５２～５８に通電し、外部電荷を供給しながら電解メッキを行い、パッド開口６２ａ，６２ｂ；６４ａ，６４ｂ；６６ａ，６６ｂから露出しているパッド上層部５２ｓ，５２ｔ；５４ｓ，５４ｔ；５６ｓ，５６ｔの上に、アンダーバンプメタルとなるメッキ層７２ｓ，７２ｔ；７４ｓ，７４ｔ；７６ｓ，７６ｔを形成する。このとき同時に、第３電極層５０の給電ライン５２～５８の境界開口６８から露出している部分５２ｋ～５８ｋ上に、メッキ層７２～７８が形成される。メッキ層７２ｓ，７２ｔ；７４ｓ，７４ｔ；７６ｓ，７６ｔ；７２～７８は、第２絶縁層６０のパッド開口６２ａ，６２ｂ；６４ａ，６４ｂ；６６ａ，６６ｂ及び境界開口６８に続く斜面６９上にも形成されるため、レジスト又は第２絶縁層６０のパッド開口６２ａ，６２ｂ；６４ａ，６４ｂ；６６ａ，６６ｂ及び境界開口６８の外側に広がるように形成される。
次に、図１１（ｈ－１），（ｈ－２）及び図１６に示すように、第３電極層５０の給電ライン５２～５８に通電し、外部電荷を供給しながら電解メッキを行い、パッド開口６２ａ，６２ｂ；６４ａ，６４ｂ；６６ａ，６６ｂから露出しているパッド上層部５２ｓ，５２ｔ；５４ｓ，５４ｔ；５６ｓ，５６ｔの上に、アンダーバンプメタルとなるメッキ層７２ｓ，７２ｔ；７４ｓ，７４ｔ；７６ｓ，７６ｔを形成する。このとき同時に、第３電極層５０の給電ライン５２～５８の境界開口６８から露出している部分５２ｋ～５８ｋ上に、メッキ層７２～７８が形成される。メッキ層７２ｓ，７２ｔ；７４ｓ，７４ｔ；７６ｓ，７６ｔ；７２～７８は、第２絶縁層６０のパッド開口６２ａ，６２ｂ；６４ａ，６４ｂ；６６ａ，６６ｂ及び境界開口６８に続く斜面６９上にも形成されるため、レジスト又は第２絶縁層６０のパッド開口６２ａ，６２ｂ；６４ａ，６４ｂ；６６ａ，６６ｂ及び境界開口６８の外側に広がるように形成される。
（６）外部端子の形成
第２絶縁層６０のパッド開口６２ａ，６２ｂ；６４ａ，６４ｂ；６６ａ，６６ｂ内に形成されたメッキ層７２ｓ，７２ｔ；７４ｓ，７４ｔ；７６ｓ，７６ｔの上に、はんだ等の金属バンプの外部端子７９（後述する図１７に示す。）を形成する。
第２絶縁層６０のパッド開口６２ａ，６２ｂ；６４ａ，６４ｂ；６６ａ，６６ｂ内に形成されたメッキ層７２ｓ，７２ｔ；７４ｓ，７４ｔ；７６ｓ，７６ｔの上に、はんだ等の金属バンプの外部端子７９（後述する図１７に示す。）を形成する。
（７）集合基板の分割
次に、図１１（ｉ－１），（ｉ－２）及び図１７に示すように、レジスト又は第２絶縁層６０の境界開口６８に露出している部分の圧電基板２、第３電極層５０の給電ライン５２～５８及びメッキ層７２～７８を切断して、集合基板から弾性波素子の個片を分割する。分割された弾性波素子の個片の側面１１ｂには、図１１（ｉ－１）に示すように、ダイシング領域を横切る給電ライン５２～５８の断面５２ａ～５８ａ；５２ｂ～５８ｂが形成されている。また、メッキ層７２～７８の一部７２ａ～７８ａ；７２ｂ～７８ｂが残っていると、図１７に示すように、残っている部分７２ａ～７８ａ；７２ｂ～７８ｂは弾性波素子の個片の側面１１ｂに沿って露出する。
次に、図１１（ｉ－１），（ｉ－２）及び図１７に示すように、レジスト又は第２絶縁層６０の境界開口６８に露出している部分の圧電基板２、第３電極層５０の給電ライン５２～５８及びメッキ層７２～７８を切断して、集合基板から弾性波素子の個片を分割する。分割された弾性波素子の個片の側面１１ｂには、図１１（ｉ－１）に示すように、ダイシング領域を横切る給電ライン５２～５８の断面５２ａ～５８ａ；５２ｂ～５８ｂが形成されている。また、メッキ層７２～７８の一部７２ａ～７８ａ；７２ｂ～７８ｂが残っていると、図１７に示すように、残っている部分７２ａ～７８ａ；７２ｂ～７８ｂは弾性波素子の個片の側面１１ｂに沿って露出する。
第２絶縁層６０を除去する場合には、図１２（ｈ'－１），（ｈ'－２）に示すように、第２絶縁層６０を除去した後、図１２（ｉ'－１），（ｉ'－２）に示すように、集合基板を切断して、弾性波素子の個片を分割する。
（８）実装
分割された弾性波素子の個片を、外部端子７９を介して実装基板に実装する。必要に応じて弾性波素子を樹脂等で封止し、弾性波装置が完成する。
分割された弾性波素子の個片を、外部端子７９を介して実装基板に実装する。必要に応じて弾性波素子を樹脂等で封止し、弾性波装置が完成する。
以上に説明した実施例３の製造方法によれば、実施例１、２と同様の作用・効果が得られる。
さらに実施例３の製造方法において、メッキ層は第３電極層の上に形成するため、第３電極層にはメッキが密着しやすい金属を用いることができる。一方、ＩＤＴ電極等の素子部を形成する第１電極層については、メッキの密着しやすさを考慮する必要がない。そのため、導電層の積層構造に用いる材料の選択等の自由度が向上する。
＜実施例４＞ 実施例４の弾性波装置の製造方法について、図１８及び図１９を参照しながら説明する。図１８は弾性波装置の製造工程を示す要部断面図であり、左側はダイシング領域のうち給電ラインが形成される部分を模式的に示す要部断面図、右側はダイシング領域のうち給電ラインが形成されない部分を模式的に示す要部断面図である。図１９は弾性波装置の製造工程を示す平面図である。
実施例４の弾性波装置の製造方法は、絶縁層にパッド開口のみを形成し、圧電基板のダイシング領域が露出する境界開口を形成しない点を除き、実施例１の弾性波装置の製造方法と同じである。以下では、実施例１と同じ部分には同じ符号を用い実施例１との相違点を中心に説明する。
（１）導電層、給電ラインの形成
まず、図１８（ａ－１），（ａ－２）に示すように、圧電基板２を準備する。次いで、図１８（ｂ－１），（ｂ－２）に示すように、圧電基板２の表面２ａ上に、実施例１の図１と同様に、導電層１０及び給電ライン２２～２８を形成する。例えば、圧電基板２の表面２ａ上に蒸着、スパッタリングなどにより電極層を成膜した後、フォトレジストの塗布、露光、現像を行い、マスクパターンを形成する。次いで、マスクパターンを介してドライエッチング又はウェットエッチングを行い、電極層をエッチングして導電層１０と給電ライン２２～２８とを形成した後に、マスクパターンを除去する。
まず、図１８（ａ－１），（ａ－２）に示すように、圧電基板２を準備する。次いで、図１８（ｂ－１），（ｂ－２）に示すように、圧電基板２の表面２ａ上に、実施例１の図１と同様に、導電層１０及び給電ライン２２～２８を形成する。例えば、圧電基板２の表面２ａ上に蒸着、スパッタリングなどにより電極層を成膜した後、フォトレジストの塗布、露光、現像を行い、マスクパターンを形成する。次いで、マスクパターンを介してドライエッチング又はウェットエッチングを行い、電極層をエッチングして導電層１０と給電ライン２２～２８とを形成した後に、マスクパターンを除去する。
（２）絶縁層の形成
次に、図１８（ｃ－１），（ｃ－２）に示すように、導電層１０及び給電ライン２２～２８が形成された圧電基板２の表面２ａの上に、スパッタリングや塗布などにより、全面を覆うように絶縁層３０を成膜する。
次に、図１８（ｃ－１），（ｃ－２）に示すように、導電層１０及び給電ライン２２～２８が形成された圧電基板２の表面２ａの上に、スパッタリングや塗布などにより、全面を覆うように絶縁層３０を成膜する。
次いで、図１８（ｄ－１），（ｄ－２）及び図１９に示すように、絶縁層３０の一部を除去して、導電層１０のパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔが露出するパッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂのみを形成する。ただし、実施例１とは異なり、絶縁層３０には、境界開口を形成しない。例えば、絶縁層３０上にフォトレジストを塗布し、露光、現像を行い、マスクパターンを形成し、ドライエッチング又はウェットエッチングにより絶縁層３０にパッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂを形成した後、マスクパターンを除去する。
（３）メッキ層の形成
次に、図１８（ｅ－１），（ｅ－２）及び図２０に示すように、給電ライン２２～２８に通電し、外部電荷を供給しながら電解メッキを行い、パッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂから露出しているパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔの上に、アンダーバンプメタルとなるメッキ層４２ｓ，４２ｔ；４４ｓ，４４ｔ；４６ｓ，４６ｔを形成する。
次に、図１８（ｅ－１），（ｅ－２）及び図２０に示すように、給電ライン２２～２８に通電し、外部電荷を供給しながら電解メッキを行い、パッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂから露出しているパッド１２ｓ，１２ｔ；１４ｓ，１４ｔ；１６ｓ，１６ｔの上に、アンダーバンプメタルとなるメッキ層４２ｓ，４２ｔ；４４ｓ，４４ｔ；４６ｓ，４６ｔを形成する。
（４）外部端子の形成
次に、絶縁層６０のパッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂ内に形成されたメッキ層４２ｓ，４２ｔ；４４ｓ，４４ｔ；４６ｓ，４６ｔの上に、はんだ等の金属バンプの外部端子を形成４９（後述する図２１に示す。）を形成する。
次に、絶縁層６０のパッド開口３２ａ，３２ｂ；３４ａ，３４ｂ；３６ａ，３６ｂ内に形成されたメッキ層４２ｓ，４２ｔ；４４ｓ，４４ｔ；４６ｓ，４６ｔの上に、はんだ等の金属バンプの外部端子を形成４９（後述する図２１に示す。）を形成する。
（５）集合基板の分割
次に、図１８（ｆ－１），（ｆ－２）及び図２１に示すように、ダイシング領域の圧電基板２と給電ライン２２～２８と絶縁層３０とを切断して、集合基板から弾性波素子の個片を分割する。分割された弾性波素子の個片の側面１１ｃには、図１８（ｆ－１）に示すように、ダイシング領域を横切る給電ライン２２～２８の切断面２２ａ～２８ａ；２２ｂ～２８ｂが形成される。
次に、図１８（ｆ－１），（ｆ－２）及び図２１に示すように、ダイシング領域の圧電基板２と給電ライン２２～２８と絶縁層３０とを切断して、集合基板から弾性波素子の個片を分割する。分割された弾性波素子の個片の側面１１ｃには、図１８（ｆ－１）に示すように、ダイシング領域を横切る給電ライン２２～２８の切断面２２ａ～２８ａ；２２ｂ～２８ｂが形成される。
例えばダイシングブレードを用いて、ダイシング領域内の圧電基板２、給電ライン２２～２８及びメッキ層４２～４８を切断、除去する。
（６）実装
分割された弾性波素子の個片を、外部端子４９を介して実装基板に実装する。必要に応じて弾性波素子を樹脂等で封止し、弾性波装置が完成する。
分割された弾性波素子の個片を、外部端子４９を介して実装基板に実装する。必要に応じて弾性波素子を樹脂等で封止し、弾性波装置が完成する。
実施例４の製造方法によれば、集合基板から弾性波素子の個片を分割するダイシング工程において、給電ラインを完全に除去する必要がない。そのため、ブレードを用いてダイシングする場合には、ダイシング領域の幅を小さくすることができ、幅の大きいブレードを必要とせず、集合基板において弾性波素子の個片になる部分の面積割合を大きくすることができる。また、ダイシング領域にはメッキ層が形成されないため、ダイシング工程においてメッキ層を除去する必要がない。
＜変形例＞ 変形例について、図２２及び図２３の平面図を参照しながら説明する。図２２は圧電基板の平面図である。図２３は集合基板から分割された弾性波素子の個片の透視図である。
実施例１～４では、一部の給電ライン２３，２５，２７，２８がダイシング領域を斜めに横断していたが、変形例では、図２２及び図２３に示すように、すべての給電ライン２２，２３ｋ，２４，２５ｋ，２６，２７ｋ，２８ｋがダイシング領域８０を直角に横断するように形成されている。
前述したように、幅Ｗの給電ラインがダイシング領域となす角度をθとすると、集合基板から分割された弾性波素子の個片の側面に現れる給電ラインの長さＬは、Ｌ＝Ｗ／ｓｉｎθとなる。給電ラインがダイシング領域を直角に横断するとき、すなわちθ＝９０°のとき、Ｌ＝Ｗとなり、Ｌは最も小さくなる。
したがって、図２２に示すようにすべての給電ラインがダイシング領域８０を直角に横断するように形成されていると、図２３に示すように集合基板から分割された弾性波素子の個片の側面１１ｄに現れる給電ラインの長さは、最も小さくなる。
＜まとめ＞ 以上に説明したように、パッド間を接続する給電ラインを、ダイシング領域を直角又は斜めに横断するように形成することにより、集合基板から効率よく弾性波素子の個片を分割することができる。
なお、本発明は、上記実施の形態に限定されるものではなく、種々変更を加えて実施することが可能である。実施の形態では弾性波素子を用いて説明したが、本発明は、半導体素子などの他の電子部品であってもよい。
２ 圧電基板
２ａ 表面
１０ 導電層
１０ａ 導電層（第１電極層）
１０ｂ 第２電極層
１１，１１ａ，１１ｂ，１１ｃ 側面
１２ａ，１２ｂ ＩＤＴ電極
１２ｓ，１２ｔ パッド
１４ａ，１４ｂ ＩＤＴ電極
１４ｓ，１４ｔ パッド
１６ａ，１６ｂ ＩＤＴ電極
１６ｓ，１６ｔ パッド
２２～２８ 給電ライン
２２ｓ，２２ｔ パッド上層部
２３ｋ 給電ライン
２４ｓ，２４ｔ パッド上層部
２５ｋ 給電ライン
２６ｓ，２６ｔ パッド上層部
２７ｋ 給電ライン
２８ｋ 給電ライン
３０ 絶縁層
３２ａ，３２ｂ パッド開口
３４ａ，３４ｂ パッド開口
３６ａ，３６ｂ パッド開口
３８ 境界開口
４２～４８ メッキ層
４２ｓ，４２ｔ メッキ層（アンダーバンプメタル）
４４ｓ，４４ｔ メッキ層（アンダーバンプメタル）
４６ｓ，４６ｔ メッキ層（アンダーバンプメタル）
４９ 外部端子
５０ 第３電極層
５２～５８ 給電ライン
５２ｓ，５２ｔ パッド上層部
５４ｓ，５４ｔ パッド上層部
５６ｓ，５６ｔ パッド上層部
６０ レジスト又は第２絶縁層
６２ａ，６２ｂ パッド開口
６４ａ，６４ｂ パッド開口
６６ａ，６６ｂ パッド開口
６８ 境界開口
７２～７８ メッキ層
７２ｓ，７２ｔ メッキ層（アンダーバンプメタル）
７４ｓ，７４ｔ メッキ層（アンダーバンプメタル）
７６ｓ，７６ｔ メッキ層（アンダーバンプメタル）
７９ 外部端子
８０ ダイシング領域
２ａ 表面
１０ 導電層
１０ａ 導電層（第１電極層）
１０ｂ 第２電極層
１１，１１ａ，１１ｂ，１１ｃ 側面
１２ａ，１２ｂ ＩＤＴ電極
１２ｓ，１２ｔ パッド
１４ａ，１４ｂ ＩＤＴ電極
１４ｓ，１４ｔ パッド
１６ａ，１６ｂ ＩＤＴ電極
１６ｓ，１６ｔ パッド
２２～２８ 給電ライン
２２ｓ，２２ｔ パッド上層部
２３ｋ 給電ライン
２４ｓ，２４ｔ パッド上層部
２５ｋ 給電ライン
２６ｓ，２６ｔ パッド上層部
２７ｋ 給電ライン
２８ｋ 給電ライン
３０ 絶縁層
３２ａ，３２ｂ パッド開口
３４ａ，３４ｂ パッド開口
３６ａ，３６ｂ パッド開口
３８ 境界開口
４２～４８ メッキ層
４２ｓ，４２ｔ メッキ層（アンダーバンプメタル）
４４ｓ，４４ｔ メッキ層（アンダーバンプメタル）
４６ｓ，４６ｔ メッキ層（アンダーバンプメタル）
４９ 外部端子
５０ 第３電極層
５２～５８ 給電ライン
５２ｓ，５２ｔ パッド上層部
５４ｓ，５４ｔ パッド上層部
５６ｓ，５６ｔ パッド上層部
６０ レジスト又は第２絶縁層
６２ａ，６２ｂ パッド開口
６４ａ，６４ｂ パッド開口
６６ａ，６６ｂ パッド開口
６８ 境界開口
７２～７８ メッキ層
７２ｓ，７２ｔ メッキ層（アンダーバンプメタル）
７４ｓ，７４ｔ メッキ層（アンダーバンプメタル）
７６ｓ，７６ｔ メッキ層（アンダーバンプメタル）
７９ 外部端子
８０ ダイシング領域
Claims (16)
- 複数の素子が形成された集合基板を前記素子毎に分割することにより形成した個片を含む電子部品であって、
前記個片は、
電極及び複数のパッドを含む導電層と、
前記集合基板の前記表面に形成され、前記導電層の一部を覆い、前記導電層の前記パッドの少なくとも中心部を残して周囲を取り囲むパッド開口を有する絶縁層と、
前記絶縁層の前記パッド開口内に、電解メッキ処理により形成されたメッキ層と、
前記メッキ層の上に形成された外部端子と、
前記電解メッキ処理のときに前記パッド開口内に露出する前記パッドへ給電するための複数の給電ラインと、
を有し、
前記素子毎に分割される前の前記集合基板において、隣接する２つの前記素子の一方側の少なくとも１つの前記パッドが、隣接する２つの前記素子の他方側の少なくとも２つの前記パッドに、それぞれ異なる前記給電ラインを介して電気的に接続されており、当該異なる前記給電ラインは、隣接する２つの前記素子の境界上で互いに離れて配置されており、 前記個片は、前記集合基板から前記素子が分割された分割面に沿って、複数の前記給電ラインが互いに離れて配置されていることを特徴とする電子部品。 - 前記素子毎に分割される前の前記集合基板において、前記絶縁層は、隣接する前記素子の境界に沿って境界開口を有し、該境界開口に露出する前記給電ライン上に、前記電解メッキ処理によりメッキ層が形成され、
前記個片は、前記集合基板から前記素子が分割された分割面に沿って、前記メッキ層を有することを特徴とする、請求項１に記載の電子部品。 - 前記パッド開口内における前記メッキ層と前記パッドとの間に形成されたパッド上層部を有し、
前記給電ラインは、前記パッド上層部を介して前記パッドと電気的に接続されていることを特徴とする、請求項１又は２に記載の電子部品。 - 前記給電ラインの少なくとも一部は、前記集合基板上に形成されていることを特徴とする請求項１乃至３のいずれか一つに記載の電子部品。
- 前記給電ラインの少なくとも一部は、前記絶縁層上に形成されていることを特徴とする請求項１乃至３のいずれか一つに記載の電子部品。
- 前記絶縁層は、第１絶縁層と第２絶縁層とを含み、
前記給電ラインの少なくとも一部は、前記第１絶縁層と第２絶縁層との間に形成されていることを特徴とする、請求項１乃至３のいずれか一つに記載の電子部品。 - 素子毎に分割される前の集合基板において、給電ラインと、隣接する２つの素子の境界とがなす角θが、２０°以上、かつ９０°以下であり、
前記個片の前記給電ラインが、前記集合基板から前記素子が分割された分割面となす角が、２０°以上、かつ９０°以下であることを特徴とする、請求項１乃至６のいずれか一つに記載の電子部品。 - 前記素子は弾性境界波素子であることを特徴とする、請求項１乃至７のいずれか一つに記載の電子部品。
- 前記素子は弾性表面波素子であることを特徴とする、請求項１乃至７のいずれか一つに記載の電子部品。
- 基板と、
前記基板の前記表面に形成され、複数個の素子の電極及びパッドを含む導電層と、
前記基板の前記表面に形成され、前記導電層の一部を覆い、前記導電層の前記パッドの少なくとも中心部を残して周囲を取り囲むパッド開口を有する絶縁層と、
前記導電層の前記パッド間を接続する給電ラインと、
を備える集合基板を形成する、第１の工程と、
前記集合基板の前記給電ラインに通電して電解メッキを行って前記絶縁層の前記パッド開口内にメッキ層を形成した後、前記メッキ層の上に外部端子を形成する、第２の工程と、
前記メッキ層及び前記外部端子が形成された前記集合基板を切断して前記素子の個片に分割する、第３の工程と、
を備え、
前記第１の工程において形成された前記集合基板の前記給電ラインは、隣接する前記素子間の境界を直角又は斜めに横断して隣接する前記素子の前記導電層の前記パッド同士を接続し、前記素子の周囲を取り囲む前記境界には、前記給電ラインが前記境界を直角又は斜めに横断する部分にのみ前記給電ラインが形成され、
前記第３の工程において分割された前記素子の個片には、複数の前記給電ラインの切断面が互いに離れて形成されることを特徴とする電子部品の製造方法。 - 前記第１の工程において、前記集合基板の前記絶縁層は、隣接する前記素子の前記境界から離れて形成され、前記境界に沿って境界開口を有することを特徴とする、請求項１０に記載の電子部品の製造方法。
- 前記第１の工程は、
前記基板の前記表面に、第１電極層により前記導電層を形成する、第１サブステップと、
前記基板の前記表面に、第２電極層により、前記給電ラインを形成するとともに、前記導電層の前記パッドの上にパッド上層部を形成する、第２サブステップと、
前記絶縁層の前記パッド開口から前記パッド上層部が露出するように、前記絶縁層を形成する、第３サブステップと、
を含み、
前記第２の工程において、前記パッド上層部の上に前記メッキ層が形成されることを特徴とする、請求項１０又は１１に記載の電子部品の製造方法。 - 前記第１の工程は、
前記基板の前記表面に、第１電極層により前記導電層を形成する、第１サブステップと、
前記基板の前記表面に、前記導電層の一部を覆う前記絶縁層を形成する、第２サブステップと、
第３の電極層により、前記給電ラインを形成するとともに、前記絶縁層の前記パッド開口から露出する前記導電層の前記パッドの上にパッド上層部を形成する第３サブステップと、
を備え、
前記第２の工程において、前記パッド上層部の上に前記メッキ層が形成されることを特徴とする、請求項１０又は１１に記載の電子部品の製造方法。 - 前記第１の工程において、前記集合基板は、１つの前記パッドに複数本の前記給電ラインが接続されるように形成されることを特徴とする、請求項１０乃至１３のいずれか一つに記載の電子部品の製造方法。
- 前記素子が弾性表面波素子であることを特徴とする、請求項１０乃至１４のいずれか一つに記載の電子部品の製造方法。
- 前記素子が弾性境界波素子であることを特徴とする、請求項１０乃至１４のいずれか一つに記載の電子部品の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP09821732.6A EP2352226A4 (en) | 2008-10-24 | 2009-08-27 | ELECTRONIC COMPONENT AND METHOD FOR PRODUCING AN ELECTRONIC COMPONENT |
| JP2010502372A JP5051483B2 (ja) | 2008-10-24 | 2009-08-27 | 電子部品、およびその製造方法 |
| US13/079,117 US8477483B2 (en) | 2008-10-24 | 2011-04-04 | Electronic component and method for manufacturing electronic component |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008-274943 | 2008-10-24 | ||
| JP2008274943 | 2008-10-24 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| US13/079,117 Continuation US8477483B2 (en) | 2008-10-24 | 2011-04-04 | Electronic component and method for manufacturing electronic component |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2010047031A1 true WO2010047031A1 (ja) | 2010-04-29 |
Family
ID=42119088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/JP2009/004171 WO2010047031A1 (ja) | 2008-10-24 | 2009-08-27 | 電子部品、およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8477483B2 (ja) |
| EP (1) | EP2352226A4 (ja) |
| JP (1) | JP5051483B2 (ja) |
| WO (1) | WO2010047031A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013114919A1 (ja) * | 2012-01-30 | 2013-08-08 | 株式会社村田製作所 | 電子部品の製造方法 |
| JP6044643B2 (ja) * | 2012-12-05 | 2016-12-14 | 株式会社村田製作所 | 弾性波装置の製造方法及び弾性波装置 |
| JPWO2016125753A1 (ja) * | 2015-02-03 | 2017-04-27 | 株式会社村田製作所 | 弾性表面波装置集合体 |
| JP2019507972A (ja) * | 2015-12-28 | 2019-03-22 | クアルコム，インコーポレイテッド | ３ｄガラス貫通ビアフィルタと統合された２ｄ受動オンガラスフィルタを使用するマルチプレクサ構成 |
| JP2019201334A (ja) * | 2018-05-17 | 2019-11-21 | 太陽誘電株式会社 | 弾性波デバイスの製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101754200B1 (ko) * | 2013-08-20 | 2017-07-05 | 가부시키가이샤 무라타 세이사쿠쇼 | 탄성 표면파 디바이스 및 그 제조 방법 |
| WO2018100840A1 (ja) * | 2016-11-29 | 2018-06-07 | 株式会社村田製作所 | 弾性波装置及びその製造方法、高周波フロントエンド回路、並びに通信装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61257008A (ja) * | 1985-05-10 | 1986-11-14 | Toshiba Corp | 弾性表面波装置の製造方法 |
| JP2007028195A (ja) * | 2005-07-15 | 2007-02-01 | Murata Mfg Co Ltd | 弾性境界波装置及びその製造方法 |
| JP2009206183A (ja) * | 2008-02-26 | 2009-09-10 | Fujitsu Media Device Kk | 電子部品及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888362B2 (en) * | 2000-11-09 | 2005-05-03 | Formfactor, Inc. | Test head assembly for electronic components with plurality of contoured microelectronic spring contacts |
| JP4210958B2 (ja) | 2004-07-14 | 2009-01-21 | 株式会社村田製作所 | 圧電デバイス |
| JP2006245494A (ja) * | 2005-03-07 | 2006-09-14 | Sumitomo Metal Electronics Devices Inc | 多数個取り電子部品搭載用基板 |
| KR101632399B1 (ko) * | 2009-10-26 | 2016-06-23 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
| JP5653187B2 (ja) * | 2010-11-18 | 2015-01-14 | 太陽誘電株式会社 | 分波器 |
-
2009
- 2009-08-27 EP EP09821732.6A patent/EP2352226A4/en not_active Withdrawn
- 2009-08-27 WO PCT/JP2009/004171 patent/WO2010047031A1/ja active Application Filing
- 2009-08-27 JP JP2010502372A patent/JP5051483B2/ja active Active
-
2011
- 2011-04-04 US US13/079,117 patent/US8477483B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61257008A (ja) * | 1985-05-10 | 1986-11-14 | Toshiba Corp | 弾性表面波装置の製造方法 |
| JP2007028195A (ja) * | 2005-07-15 | 2007-02-01 | Murata Mfg Co Ltd | 弾性境界波装置及びその製造方法 |
| JP2009206183A (ja) * | 2008-02-26 | 2009-09-10 | Fujitsu Media Device Kk | 電子部品及びその製造方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013114919A1 (ja) * | 2012-01-30 | 2013-08-08 | 株式会社村田製作所 | 電子部品の製造方法 |
| JP5500316B2 (ja) * | 2012-01-30 | 2014-05-21 | 株式会社村田製作所 | 電子部品の製造方法 |
| US9644282B2 (en) | 2012-01-30 | 2017-05-09 | Murata Manufacturing Co., Ltd. | Manufacturing method of electronic component |
| JP6044643B2 (ja) * | 2012-12-05 | 2016-12-14 | 株式会社村田製作所 | 弾性波装置の製造方法及び弾性波装置 |
| US10320355B2 (en) | 2012-12-05 | 2019-06-11 | Murata Manufacturing Co., Ltd. | Method of manufacturing elastic wave device |
| JPWO2016125753A1 (ja) * | 2015-02-03 | 2017-04-27 | 株式会社村田製作所 | 弾性表面波装置集合体 |
| JP2019507972A (ja) * | 2015-12-28 | 2019-03-22 | クアルコム，インコーポレイテッド | ３ｄガラス貫通ビアフィルタと統合された２ｄ受動オンガラスフィルタを使用するマルチプレクサ構成 |
| JP2019201334A (ja) * | 2018-05-17 | 2019-11-21 | 太陽誘電株式会社 | 弾性波デバイスの製造方法 |
| JP7382707B2 (ja) | 2018-05-17 | 2023-11-17 | 太陽誘電株式会社 | 弾性波デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8477483B2 (en) | 2013-07-02 |
| JPWO2010047031A1 (ja) | 2012-03-15 |
| EP2352226A1 (en) | 2011-08-03 |
| US20110176264A1 (en) | 2011-07-21 |
| JP5051483B2 (ja) | 2012-10-17 |
| EP2352226A4 (en) | 2013-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5051483B2 (ja) | 電子部品、およびその製造方法 | |
| JP4210958B2 (ja) | 圧電デバイス | |
| EP2159916B1 (en) | Branching filter and its manufacturing method | |
| JP4484934B2 (ja) | 電子部品及びその製造方法 | |
| JP2010050539A (ja) | 圧電部品及びその製造方法 | |
| JP2007318058A (ja) | 電子部品及びその製造方法 | |
| US11764752B2 (en) | Elastic wave device | |
| EP1521362B1 (en) | Method of producing surface acoustic wave device and the surface acoustic wave device | |
| US20230225215A1 (en) | Acoustic wave device | |
| JP4655796B2 (ja) | 弾性境界波装置の製造方法及び弾性境界波装置 | |
| JP2019103127A (ja) | 弾性波装置 | |
| JP4731026B2 (ja) | 弾性表面波装置の製造方法 | |
| JPH01277011A (ja) | 表面弾性波共振器の製造方法 | |
| JP2007096526A (ja) | 表面実装型弾性表面波デバイス | |
| JP2021027383A (ja) | 弾性波装置 | |
| JP2015012428A (ja) | 弾性波装置、電子部品モジュールおよび移動体端末 | |
| WO2006126382A1 (ja) | 圧電デバイス | |
| JP2004235705A (ja) | 弾性表面波素子及びその製造方法 | |
| JP4349863B2 (ja) | 弾性表面波装置およびその製造方法 | |
| JP2006270170A (ja) | 弾性表面波素子及び弾性表面波素子の製造方法 | |
| JPS6120409A (ja) | 表面弾性波素子の製造方法 | |
| JP2001345658A (ja) | 弾性表面波装置の製造方法 | |
| JPH09116364A (ja) | 弾性表面波装置の製造方法 | |
| JP2003258592A (ja) | 弾性表面波素子 | |
| JP2004328336A (ja) | 弾性表面波フィルタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WWE | Wipo information: entry into national phase |
Ref document number: 2010502372 Country of ref document: JP |
|
| 121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 09821732 Country of ref document: EP Kind code of ref document: A1 |
|
| WWE | Wipo information: entry into national phase |
Ref document number: 2009821732 Country of ref document: EP |
|
| NENP | Non-entry into the national phase |
Ref country code: DE |