WO2010013513A1 - フレーム同期検出回路およびそれを用いたｆｓｋ受信機 - Google Patents

フレーム同期検出回路およびそれを用いたｆｓｋ受信機 Download PDF

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WO2010013513A1
WO2010013513A1 PCT/JP2009/056372 JP2009056372W WO2010013513A1 WO 2010013513 A1 WO2010013513 A1 WO 2010013513A1 JP 2009056372 W JP2009056372 W JP 2009056372W WO 2010013513 A1 WO2010013513 A1 WO 2010013513A1
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word pattern
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offset
circuit
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PCT/JP2009/056372
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和則 柴田
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アイコム株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
    • H04L27/14—Demodulator circuits; Receiver circuits

Definitions

  • the present invention relates to a frame synchronization detection circuit suitably implemented in an FSK demodulation circuit and the like and an FSK receiver using the same.
  • a vector error (sum of squares of error) for all the symbol data of the corrected detection signal and the known frame synchronization word is obtained, and when the vector error is smaller than a predetermined threshold, the detection signal is The synchronization signal detection device determines that synchronization is achieved with the target frame synchronization word. As a result, the response delay for removing the DC offset can be eliminated, and synchronization can be accurately detected from the first signal.
  • the present invention has been made in view of the above-described circumstances, and an object of the present invention is to provide a frame synchronization detection circuit capable of quickly and accurately establishing frame synchronization and an FSK receiver using the same. Is to provide.
  • a DC offset is obtained from a difference between a predetermined number of moving average values of a received word pattern and a predetermined ideal average value, and the symbol offset value is calculated from each symbol value of the received word pattern.
  • the DC offset is corrected by subtracting the DC offset, and the respective symbol values of the received word pattern after the DC offset correction and a predetermined synchronization word pattern are compared, and the error of all symbols is within a certain range. The detection of the synchronization word pattern is determined. For this reason, the frame synchronization detection circuit and the FSK receiver according to the present invention can establish frame synchronization quickly and with high accuracy.
  • FIG. 2 is a block diagram illustrating a configuration example of a demodulation circuit in the FSK receiver illustrated in FIG. 1. It is a wave form diagram for demonstrating DC offset which generate
  • FIG. 5 is a diagram illustrating a configuration example of a DC offset correction circuit and a correction control circuit that perform the operation illustrated in FIG. 4. It is a block diagram which shows the example of 1 structure of the demodulation circuit in the FSK receiver which concerns on other embodiment of this invention.
  • FIG. 8 is a waveform diagram for explaining the operation of the synchronous word pattern detection circuit shown in FIG. 7.
  • FIG. 8 is a waveform diagram for explaining the operation of the synchronous word pattern detection circuit shown in FIG. 7.
  • FIG. 8 is a waveform diagram for explaining the operation of the synchronous word pattern detection circuit shown in FIG. 7.
  • FIG. 8 is a waveform diagram for explaining the operation of the synchronous word pattern detection circuit shown in FIG. 7.
  • FIG. 8 is a waveform diagram for explaining the operation of the synchronous word pattern detection circuit shown in FIG. 7.
  • FIG. 14 is a waveform diagram for explaining the operation of the 4-level FSK symbol reproduction circuit shown in FIG. 13.
  • FIG. 14 is a waveform diagram for explaining a timer counting operation in the 4-level FSK symbol reproduction circuit shown in FIG. 13.
  • FIG. 1 is a block diagram showing an electrical configuration of an FSK receiver 1 according to an embodiment of the present invention.
  • the FSK receiver 1 is configured by a double superheterodyne system.
  • an antenna 3 a bandpass filter 4
  • an amplifier 5 a mixer 6, a local oscillation circuit 7,
  • a bandpass filter 8 an amplifier 9, a mixer 10, a local oscillation circuit 11, a bandpass filter 12, an amplifier (intermediate frequency amplifier) 13, an analog / digital converter 14, and a digital / analog converter.
  • an amplifier (intermediate frequency amplifier) 13 an analog / digital converter
  • an analog / digital converter 14 an analog / digital converter
  • the signal received by the antenna 3 is filtered through a band pass filter 4, for example, a 440 MHz FSK high frequency signal component, amplified by an amplifier 5, and then mixed in the first stage. 6 is input.
  • a band pass filter 4 for example, a 440 MHz FSK high frequency signal component
  • the intermediate frequency component is filtered, amplified by the amplifier 9, and then input to the second-stage mixer 10.
  • an intermediate frequency signal (second intermediate frequency signal) of, for example, 450 kHz obtained by mixing with an oscillation signal of, for example, 45.9 MHz from the local oscillation circuit 11 is output by the bandpass filter 12.
  • the intermediate frequency component is filtered, amplified by an amplifier (intermediate frequency amplifier) 13, and then input to an analog / digital converter 14.
  • the input signal is down-sampled at, for example, 30 kHz, converted into a digital value at a rate of 96 ksps (sample per second), and input to the demodulation circuit 21.
  • the demodulating circuit 21 includes a DSP (digital signal processor) and the like.
  • the demodulating circuit 21 demodulates an audio signal, analog-converts it with a digital / analog converter 15, and makes it sound from a speaker 16. .
  • the demodulating circuit 21 outputs data corresponding to the input signal level to the digital / analog converter 17 where the data is converted to analog, and gain control of the RF amplifier 5 and the intermediate frequency amplifiers 9 and 13 is performed.
  • FIG. 2 is a block diagram showing a configuration example of the demodulation circuit 21.
  • the signal output from the analog / digital converter 14 is input to the frequency converter 22, and high frequency components are first filtered by the high pass filter 221.
  • the mixer 222 the signal component of the 12 kHz, 96 ksps signal obtained by mixing with the oscillation signal of, for example, 18 kHz, 96 ksps from the local oscillation circuit 223 is filtered by the band pass filter 224.
  • 1/2 sampling is performed, that is, the signal is down-sampled to 1 ⁇ 2 frequency (48 kHz) and input to the orthogonal transformer 24.
  • the converter 23 is provided to reduce the processing in the orthogonal transformer 24, and may be omitted if the processing in the orthogonal transformer 24 is compatible.
  • the inputted signal is divided into two and inputted to the mixers 241 and 242, respectively.
  • the one of the two divided signals is mixed with an oscillation signal from the local oscillation circuit 243 having an oscillation frequency of 12 kHz and a rate of 48 ksps, for example.
  • the other divided signal is mixed with the oscillation signal from the local oscillation circuit 243 after the phase is shifted by 90 ° by the phase shifter 244, and is orthogonally converted into an I component at a rate of 48 ksps. , Q component signals.
  • the I component and Q component signals are output via low-pass filters 245 and 246, and are down-sampled by the converters 25 and 26 to a half sampling frequency (24 kHz) and pass through the low-pass filters 27 and 28. It is input to the phase detector 29.
  • the converters 25 and 26 are provided in order to reduce the burden of the band limiting process in the low-pass filters 27 and 28, and may be omitted if the process in the low-pass filters 27 and 28 is compatible. Good.
  • the obtained phase is subtracted by the adder 301 of the frequency detector 30 from the phase one sample before delayed by the delay unit 302.
  • the amount of the frequency deviation which is the differential amount of the phase is obtained.
  • the phase detector 29 and the frequency detector 30 constitute a detection circuit, and delay detection is performed by them, and the output thereof is overrun at a sampling rate (24 kHz) that is 10 times the symbol rate (2.4 kHz).
  • a sampled demodulated signal is obtained.
  • the demodulated signal is input from the inverse sinc filter 31 to the quaternary FSK symbol reproduction circuit 33 and the synchronization word pattern detection circuit 34 via the route raised cosine filter 32.
  • the inverse sinc filter 31 and the root raised cosine filter 32 function as a root cosine roll-off filter together with the sinc filter inserted on the transmission side, and realize a Nyquist filter together.
  • the sinc filter 31 suppresses the high frequency side, and the inverse sinc filter 31 restores it to the original (emphasizes the high frequency side), thereby realizing band limitation.
  • the quaternary FSK symbol reproduction circuit 33 demodulates the quaternary FSK symbol data from the amplitude value (frequency deviation) of the demodulated signal.
  • the quaternary FSK symbol recovery circuit 33 internally generates a symbol clock as described later, and takes in the amplitude value (frequency deviation) at the timing of the symbol clock of 2.4 kHz.
  • the map it is determined whether the amplitude value (frequency deviation) corresponds to the symbol value “00”, “01”, “10”, or “11” in the 4-level FSK, and the symbol data is reproduced. I do.
  • a reset signal is input to the quaternary FSK symbol reproduction circuit 33 from the synchronization word pattern detection circuit 34 at the detection timing of the synchronization word pattern, and the timing of the internal symbol clock is adjusted.
  • the symbol data demodulated by the quaternary FSK symbol reproduction circuit 33 is quaternary, so it is 2 bits and is output to the frame generation circuit 35 as a signal of the symbol rate 2.4 ksps.
  • the frame generation circuit 35 configures the symbol data in a predetermined frame when the synchronization word pattern detection circuit 34 detects a synchronization word pattern as described later, that is, when reception is performed normally.
  • the correction of the symbol clock by the synchronous word pattern detection circuit 34 and the reproduction of the symbol data by the quaternary FSK symbol reproduction circuit 33 will be described in detail later.
  • the obtained symbol data is decompressed from the quaternary data having the sampling frequency of 2.4 kHz by using the predetermined audio codec circuit in the audio demodulator 36, and the compressed signal is expanded to 8 kHz. , 16-bit PCM audio signal.
  • the PCM audio signal is oversampled by the converter 37 at a frequency six times (48 kHz), passes through a low-pass filter 38, is input to a digital / analog converter 39, is demodulated into an analog audio signal, and is amplified by an amplifier 40. Then, the sound is produced from the speaker 41.
  • the conversion data from the analog / digital converter 14 is down-sampled by the converter 45 to a 1/24 frequency (4 kHz) and input to the RSSI circuit 46.
  • the RSSI circuit 46 the DC component mixed in the analog / digital converter 14 is removed by the high-pass filter 461, and then the absolute value is obtained by the absolute value circuit 462 and further averaged by the low-pass filter 463 to be the RSSI level. Is required.
  • the RSSI level is given to an unillustrated indicator and the like, and is input to the AGC arithmetic circuit 42.
  • the AGC calculation circuit 42 calculates an IF gain based on the RSSI level, and the data is converted into an analog signal by the analog / digital converter 39 to control the gain of the RF amplifier 5 and the intermediate frequency amplifiers 9 and 13. Is called.
  • the DC offset correction circuit 50 which is a correction means, has a maximum value “11” and a minimum value “00” of the demodulated signal.
  • the frequency converter 22 is provided in order to reduce processing at a later stage, and may be omitted.
  • the local oscillation circuit 243 outputs an oscillation signal having an oscillation frequency of 30 kHz and a rate of 96 ksps, and the DC offset correction based on the frequency deviation is performed by controlling the oscillation frequency of the local oscillation circuit 243.
  • FIG. 3 is a waveform diagram showing the state of the correction.
  • the frequency deviation at the minimum value “00” is ⁇ 1050 Hz
  • the frequency deviation at “01” is ⁇ 350 Hz
  • the frequency deviation at “10” is +350 Hz with respect to the carrier frequency f0.
  • the frequency deviation at the maximum value “11” is set to +1050 Hz.
  • the symbol values obtained at the sample points are the above-described frequencies.
  • the sample point is a symbol determination point that is the point with the smallest deviation when the eye pattern is considered.
  • the carrier frequency F0 'on the receiving side does not match the carrier frequency f0 on the transmitting side, as shown in FIG. 3 (b)
  • a deviation occurs in the symbol value obtained at the sample point.
  • FIG. 4 is a diagram for explaining the control operation of the correction control circuit 51 as the first correction control means in addition to the correction operation of the DC offset correction circuit 50.
  • the waveform data as shown in FIG. 4A is oversampled at 24 kHz, which is 10 times the symbol rate (2.4 kHz) (24 ksps). ) Is output.
  • sample values (frequency deviations) P1 to P9 indicated by black circles in FIG. 4A are obtained.
  • the output of the root raised cosine filter 32 is actually data of the peak value of the DC waveform as shown in FIG. 4A.
  • the explanation is easy to understand.
  • the scale is represented by the frequency of the frequency deviation by replacing the DC value with the frequency.
  • the DC offset correction circuit 50 takes in the sample values P1 to P9 in order to perform DC offset correction, and a value larger than the existing value is input as shown in FIG. 4 (d). If it goes, update it as the maximum value. Similarly, as shown in FIG. 4E, the DC offset correction circuit 50 updates a minimum value when a value smaller than the existing value is input. On the other hand, as shown in FIG. 4F, the correction control circuit 51 obtains a difference between the maximum value and the minimum value, and when the difference is less than a predetermined threshold value TH1, the DC offset correction circuit 50 The correction operation is stopped, and when the threshold value TH1 is exceeded, the correction operation is performed and the maximum value and the minimum value are reset. That is, the maximum value and the minimum value are updated to the symbol value at the next sample point.
  • the threshold TH1 is smaller than (maximum frequency deviation ⁇ minimum frequency deviation) and is n-value modulation (n is 3 or more), (maximum frequency deviation ⁇ minimum frequency deviation) ⁇ (n ⁇ 2) It is larger than / (n-1) and is selected in consideration of a margin as appropriate.
  • the frequency deviation at the first sample value P1 is ⁇ 350 Hz, and it is registered in both the maximum value and the minimum value. Since the frequency deviation in the next sample value P2 is +1050 Hz, the maximum value is updated to this value, and the difference between the maximum value and the minimum value is 1400 Hz. Therefore, the correction operation of the DC offset is prohibited.
  • the frequency deviation at the sample value P3 is +1400 Hz, the maximum value is updated to this value, and the difference between the maximum value and the minimum value is 1750 Hz. Therefore, the correction of the DC offset is performed. Operation is performed. In the correcting operation, as shown in FIG. 4G, an average value of the maximum value and the minimum value corresponding to ⁇ f in FIG.
  • the local oscillation circuit 223 includes a digital VCO
  • the DC offset correction circuit 50 changes the timing of reading waveform (representing amplitude level) data from the sin table that is the basis of the oscillation waveform.
  • the oscillation frequency can be changed, and the read timing is changed to a timing at which the oscillation frequency is higher by 525 Hz than the current oscillation frequency.
  • the frequency deviation data output from the adder 301 is supplied to the squelch circuit 43.
  • the noise component is extracted by the high-pass filter 431
  • the absolute value of the noise is obtained by the absolute value circuit 432, and further averaged by the low-pass filter 433.
  • the correction control circuit 52 prohibits the DC offset correction circuit 50 from adjusting the oscillation frequency of the local oscillation circuit 223 (or 243) even when the squelch level (noise level) is larger than a predetermined threshold value TH2. This prevents erroneous correction due to noise.
  • FIG. 5 is a diagram illustrating a configuration example of the DC offset correction circuit 50 and the correction control circuits 51 and 52.
  • the 24 ksps demodulated signal output from the root raised cosine filter 32 is output to the 2.4 ksps signal output from the quaternary FSK symbol recovery circuit 33 in the sampler 501, similarly to the quaternary FSK symbol recovery circuit 33.
  • the signal is sampled at the symbol rate clock, and is subtracted by the subtractor 502 after subtracting frequency deviation information corresponding to the DC offset ⁇ f by synchronous word pattern detection, which will be described later, and input to the sample hold circuits 503 and 504.
  • the sample hold circuit 503 compares the sequentially input data with the store data from the reset timing, and when the data larger than the store data is input, the sample hold circuit 503 obtains the maximum value by updating the store data to the input value. ,keeping.
  • the sample-and-hold circuit 504 compares the sequentially input data with the store data from the reset timing, and when data smaller than the store data is input, updates the store data to the input value, thereby reducing the minimum value. The value is obtained and held.
  • These maximum value and minimum value data are added to each other by an adder 505, and divided by 1 ⁇ 2 by a divider 506. Thus, information on the frequency deviation is obtained.
  • the correction control circuit 51 resets the maximum value held in the sample hold circuit 503 and the minimum value held in the sample hold circuit 504. After this reset, the sample hold circuits 503 and 504 compare the sequentially input data with the store data, and update the store data according to the result of this comparison.
  • the information is input to the conversion circuit 508 via a low-pass filter 507 for noise removal, and is converted into the read timing of the waveform data of the digital VCO constituting the local oscillation circuit 223 (or 243). 223 (or 243).
  • the correction control circuit 51 subtracts the minimum value held in the sample and hold circuit 504 from the maximum value held in the sample and hold circuit 503 and obtains a difference between them.
  • the threshold determination unit 512 that compares the obtained difference with the threshold TH1 of 1500 Hz and the output from the divider 506 are allowed when the difference is equal to or greater than the threshold TH1 and less than the threshold TH1.
  • a gate 513 for blocking is provided.
  • the correction control circuit 52 includes a threshold determination unit 521 that compares the squelch level output from the squelch circuit 43 with a predetermined threshold TH2, and an output output from the divider 506.
  • a gate 522 is configured to permit when the threshold value is less than or equal to the threshold value TH2 and block when the threshold value is greater than the threshold value TH2.
  • the DC offset component generated due to the frequency deviation of transmission and reception is corrected by the DC offset correction circuit 50 from the median value of the maximum value and the minimum value of the demodulated signal. Therefore, a correction control circuit 51 is provided, and the correction control circuit 51 pauses the correction by the DC offset correction circuit 50 when the difference between the maximum value and the minimum value is less than a predetermined threshold value TH1.
  • the DC offset correction circuit 50 performs offset correction in the local oscillator 223 in the frequency converter 22 that obtains an intermediate frequency signal from the received high frequency signal, and in the orthogonal converter 24 that orthogonally transforms the obtained intermediate frequency signal. Since it is performed by controlling the oscillation frequency of one of the local oscillators 243, it is not necessary to change the characteristics of the bandpass filter 224 and the lowpass filters 245, 246; Channel signal removal capability can also be increased.
  • the correction control circuit 52 stops the correction operation by the DC offset correction circuit 50 even when the noise level is high in response to the output of the squelch circuit 43, so that it is possible to prevent malfunction due to noise. .
  • the DC offset correction circuit 50 performs the offset correction by orthogonally transforming the local oscillator 223 in the frequency converter 22 that obtains the intermediate frequency signal from the received high frequency signal, or the obtained intermediate frequency signal, as described above. Although this is done by controlling the oscillation frequency of the local oscillator 243 in the converter 24, as another embodiment, as shown by the demodulator circuit 61 in FIG. The average value (median value) of the maximum value and the minimum value is subtracted by the subtractor 62 from the output signal level of the 24 ksps demodulated signal output from the cosine filter 32 so that the demodulated signal level itself is directly corrected. It may be. In this case, the local oscillator 223 or 243 is not controlled.
  • the oscillation frequency of the local oscillator 223 or 243 is controlled as described above, the center frequency of the obtained intermediate frequency signal always coincides with the center frequency of the band pass filter 224 or the low pass filters 245 and 246. And the passbands 27 and 28 are small, signal deterioration is small, and high sensitivity can be obtained.
  • FIG. 7 is a block diagram showing a configuration example of the synchronous word pattern detection circuit 34.
  • the synchronization word pattern detection circuit 34 generally includes a memory 341 that stores oversampled values for a predetermined number of received word patterns (the demodulated signals), for example, 10 symbol periods, and a moving average value of the oversampled values.
  • An average value calculation unit 342 for calculating, a register 343 storing the average value for the predetermined number of predetermined synchronization word patterns as an ideal average value, and the ideal average value and the average value stored in the register 343
  • a subtractor 344 for obtaining a DC offset from the difference from the moving average value obtained by the calculation unit 342, a subtractor 345 for subtracting the DC offset from each oversampled value of the received word pattern, and the synchronous word pattern Stored memory 346 and received word pass after DC offset correction in the subtractor 345.
  • a correlation calculator 347 for performing a correlation calculation between the screen and the synchronization word pattern stored in the memory 346, a register 348 for storing a predetermined threshold TH3, and a correlation obtained by the correlation calculator 347.
  • the comparator 349 recognizes the synchronization word candidate, and the comparator 349 recognizes the synchronization word candidate.
  • FIG. 8 to 12 are waveform diagrams for explaining the operation of the synchronous word pattern detection circuit 34 as described above.
  • oversampling is performed at a frequency 10 times that of the symbol clock, but these figures show data every other sample in order to avoid complication of the drawing. (This is equivalent to the case where oversampling is performed at a frequency five times the symbol clock).
  • the 24 ksps received word pattern (the demodulated signal) output from the route raised cosine filter 32 is input to the memory 341 and shown in FIG. 8 at times..., T ⁇ 2, t ⁇ 1, and t0.
  • every time an oversample value is input it is sequentially updated and stored in the memory 341 for the latest 10 symbol periods.
  • oversampled values are indicated by continuous solid lines, and symbol values P11 to P20 are indicated by circles.
  • the average value calculation unit 342 calculates the average value and sequentially obtains the moving average value of the oversampled values as shown in FIG. Thereafter, the average value for the 10 symbol periods in the synchronous word pattern stored in the register 343 is subtracted from the moving average value output from the average value calculation unit 342 in the subtractor 344 serving as an offset calculation means. Thus, the DC offset (frequency correction amount) ⁇ f is obtained. Further, a subtractor 345 subtracts the DC offset ⁇ f from each oversampled value of the received word pattern stored in the memory 341, thereby obtaining a received word pattern after DC offset correction.
  • the FSK for example, 80 or 40 msec frame data is configured to include a synchronization word including a synchronization burst and a traffic channel that is main data.
  • the sync word pattern stored in the memory 346 is the sync word pattern.
  • the correlation value F thus obtained is compared with the threshold value TH3 stored in the register 348 in the comparator 349 as the candidate determination means, in the example shown in FIGS. 8 to 10, as shown in FIG.
  • the correlation value F is greater than the threshold value TH3 at time t-5 five samples before, and the comparator 349 determines that a synchronization word candidate has been received, and uses the time t-5 as a provisional symbol timing. Is determined. That is, in this correlation calculation (convolution), the received word pattern is shifted in the y-axis direction in the graphs shown in FIGS. 8 to 11 and is sequentially input by performing offset correction. This is equivalent to shifting in the x-axis direction, and matching is determined for a fixed synchronous word pattern.
  • the symbol comparator 340 which is the final determination means, corrects the DC offset ⁇ f for the symbol values P11 to P20 as shown in FIG. 12, and the corrected symbol value P11 ′ ⁇ P20 'are compared with the corresponding symbol values in the sync word pattern stored in the memory 346, and if all the symbol errors are within a certain range, the sync word pattern is finally It is determined that it has been detected.
  • the symbol comparator 340 makes a final synchronization determination.
  • the symbol comparator 340 gives a reset signal to the quaternary FSK symbol recovery circuit 33 at the detection timing of the synchronization word pattern, as will be described later, and adjusts the timing of the internal symbol clock. . Further, the symbol comparator 340 sets the provisional DC offset ⁇ f used for the determination as described above as a true value, and supplies the corresponding value to the quaternary FSK symbol reproduction circuit 33 and the DC offset correction circuit 50 as a frequency. Given as deviation information, DC offset correction is performed as described later until the end of communication.
  • the symbol comparator 340 detects the synchronization word pattern in the quaternary FSK symbol reproduction circuit 33 and the frame generation circuit 35, that is, is normally received. And the symbol reproduction in the quaternary FSK symbol reproduction circuit 33 and the frame configuration in the frame generation circuit 35, that is, the audio output is permitted.
  • the correlation value is equal to or lower than the threshold value TH3 by the comparator 349 and when the synchronization word pattern is not detected by the symbol comparator 340, the control output as described above is not performed.
  • the threshold for determining the synchronization word detection in the symbol comparator 340 is strict. can do.
  • the final detection condition is that the error is within a certain range for all the symbol points. Establishment can be performed promptly and with high accuracy.
  • the quaternary FSK symbol recovery circuit 33 obtains the symbol clocks for obtaining the sample values (frequency deviations) P1 to P9 and P3 ′ to P9 ′ in FIG. Is to be corrected.
  • FIG. 13 is a block diagram showing a configuration example of the quaternary FSK symbol reproduction circuit 33.
  • the demodulated signal oversampled to 10 times the symbol rate output from the root raised cosine filter 32 is input to the subtractor 330, and the synchronous word pattern detection circuit
  • the frequency deviation information corresponding to the DC offset ⁇ f obtained by detecting the synchronization word pattern by the 34 symbol comparators 340 is subtracted and then input to the shift register 331-1.
  • Two stages of shift registers 331-2 and 331-3 are cascade-connected to the shift register 331-1, and are sequentially shifted when new sample data is input. Therefore, the newest data is held in the shift register 331-1 and the old data is held in the shift register 331-3 for three samples in the oversample period.
  • the subtraction of the frequency deviation information by the subtractor 330 is limited to the case where the synchronization word pattern is detected by the synchronization word pattern detection circuit 34, that is, when the frame is received and is normally received. . Otherwise, compensation is performed by controlling the oscillation frequency of the local oscillators 223 and 243 by the DC offset correction circuit 50 or by subtracting the DC offset component in the subtractor 62.
  • the correction by the DC offset ⁇ f detected at that time is given priority, and the DC offset ⁇ f can be compensated quickly.
  • the subtractor 502 subtracts the frequency deviation information corresponding to the DC offset ⁇ f, so that the synchronization word pattern detection circuit 34 determines the synchronization word pattern.
  • the frequency deviation information is subtracted by the subtractor 330 of the quaternary FSK symbol reproduction circuit 33 as described above, and the DC offset correction circuit 50 is operated under the same conditions as when the DC offset is compensated. Correction operation can be performed. That is, as described above, the DC offset correction based on the detection of the synchronization word pattern in the synchronization word pattern detection circuit 34 is performed preferentially in the quaternary FSK symbol reproduction circuit 33, and the correction and the correction in the DC offset correction circuit 50 are performed.
  • the subtractor 502 subtracts the frequency deviation information so that there is no overlap. While the synchronous word pattern is not detected, the symbol comparator 340 sets the frequency deviation information to 0, so that the correction to the local oscillators 223, 243, etc. in the DC offset correction circuit 50 fully functions. It will be.
  • the communication (call) in which the synchronization word pattern is detected uses the frequency deviation information (DC offset) obtained in the first synchronization word, and the frequency deviation until the communication (call) is completed. Continue to use information (DC offset).
  • the synchronization word pattern detection circuit 34 detects the synchronization word pattern, the synchronization word pattern detection circuit 34 can detect the synchronization word by normal symbol reproduction in the quaternary FSK symbol reproduction circuit 33 thereafter. Does not perform the synchronization word pattern detection process until the communication (call) is completed. For this reason, since reception is performed with a frequency deviation, the compatibility of the band-pass filter 224 and the low-pass filters 245, 246; 27, 28 is worse than the correction operation by the DC offset correction circuit 50. However, since the synchronization word pattern is detected, a signal having a level that does not cause a problem in demodulation is input to the quaternary FSK symbol reproduction circuit 33, and the reproduced symbol data has no error and no problem. .
  • the stored contents of the shift registers 331-1 to 331-1 are taken into the shift registers 334-1 to 334-1 at the timing of the symbol clock generated by the timer 333 by the gate circuit 332, respectively. . Therefore, in each shift register 334-2, 334-1, and 334-3, the sampling values at the sample point T2 near the ideal symbol point P and the sample points T1 and T3 before and after that shown in FIG. 14 are stored. . Then, the sampling value at the sample point T2 is input to the symbol determination unit 335, and the symbol values of the actual symbol point P estimated from the sampling value at the sample point T2 are “00”, “01”, “10”. , “11” is most likely, and the determination result is output to the frame generation circuit 35 as the 2-bit, 2.4 ksps signal.
  • an ideal amplitude level corresponding to the symbol value of the determination result is output from the symbol determination unit 335, and is subtracted from the store contents of the shift registers 334-1 to 33-1 in the subtractors 336-1 to 336-1.
  • the Among the subtraction results that is, the magnitudes V1 to V3 of errors (difference values) from the ideal amplitude level, the shift registers 334-1 and 3, that is, the magnitudes of the sampling value errors V1 and V3 at the sampling points T1 and T3. Is input to the selector 337 to determine which error is greater. Then, the sample with the smaller error, that is, the sample point T3 in FIG. 14, is output to the timing correction circuit 338 as data (index) in the direction in which the sample point T2 should be moved.
  • the magnitude V2 of the error in the subtractor 336-2 is input to the timing correction circuit 338 as correction amount data.
  • the timing correction circuit 338 corresponds to the correction amount data.
  • the count value is combined with a sign as correction direction data, and is output to the timer 333 via the loop filter 339 as a timing control signal.
  • the loop filter 339 includes a low-pass filter such as an IIR filter, and the symbol clock becomes more stable as the time constant becomes larger, and the follow-up property becomes better as the time constant becomes smaller.
  • the timer 333 is provided with a self-running counter such as a digital VCO, and its oscillation frequency is set to a symbol frequency.
  • a self-running counter such as a digital VCO
  • the overflow is removed and reset.
  • the symbol timing is the timing when the phase of the digital VCO passes through 0 °.
  • the timer 333 adds 3000 for each oversample point T, A symbol clock capable of sampling a symbol value of a symbol rate of 2.4 ksps can be reproduced from oversampled data of 24 ksps.
  • the timer 333 corresponds to the error V2 at the sample point T2 as a correction amount, for example, 500, for the next symbol clock as the correction direction in the direction of the sample point T3, that is, the advance direction.
  • the count value when the phase of the digital VCO is 0 ° is initialized to 500 so that the count is advanced.
  • the symbol timing is advanced only while the timer 333 counts 500, and the next sample point T2 approaches the actual symbol point P.
  • the timer 333 overflows at 30500, and is reset at this time, and is corrected to 500 of the present correction value 500, excluding the overflow. Is added and the count operation is restarted.
  • overflow occurs at 31000.
  • the sampling timing is accelerated by one sample.
  • FIG. 15 shows a case where a negative value is set as the initial value and the symbol timing is delayed as an example of the counting operation of the timer 333.
  • Increasing the maximum value of the timer 333 increases the resolution, and increasing the oversample sampling rate improves the correction accuracy.
  • the error V2 at the sample point T2 is smaller than a predetermined value, stability can be improved by providing a dead zone in which the timing correction is not performed.
  • the timer 333 is forcibly reset to 0 at the detection timing of the synchronization word pattern by the reset signal output from the symbol comparator 340 of the synchronization word pattern detection circuit 34, and restarts the count operation.
  • the quaternary FSK symbol reproduction circuit 33 samples the demodulated signal in order to sample the demodulated signal at a predetermined symbol point and reproduce the demodulated data from the amplitude value of the obtained symbol data.
  • the symbol data obtained by oversampling the signal at a frequency higher than the symbol clock and the symbol data of three points including the sample point T2 close to the symbol point P and the sample points T1 and T3 before and after the shift.
  • Difference values from the ideal amplitude level to be obtained at the symbol point P by the registers 331-1 to 33, the gate circuit 332, the shift registers 334-1 to 33, the symbol determination unit 335, and the subtractors 336-1 to 333-1.
  • V1 to V3 are obtained, and the measurement with the smaller difference value V1 or V3 among the preceding and following sample points T1 and T3.
  • the selector 337 serving as a selection means, and the timing correction circuit 338 is self-running for the time corresponding to the difference value V2 at the sample point T2 on the sample T3 side selected by the selector 337. The sampling timing of the next symbol point is moved.
  • the median value is changed to “00” and “01” or “10” and “11”.
  • the deviation is corrected at every oversampling period at the maximum.
  • the direction in which the timing should be corrected can be detected. In this way, a stable symbol clock can be reproduced from the multilevel modulation wave.
  • Such a symbol clock recovery method is not limited to frequency modulation but can be applied to various modulation schemes in which an eye pattern such as phase modulation exists.
  • the self-running timer 333 and loop filter 339 are forcibly reset at the detection timing of the synchronization word pattern in the synchronization word pattern detection circuit 34, so that the accuracy from the head of the main body data (traffic channel) is increased. High symbol clock can be reproduced. Furthermore, since the subtractor 330 corrects the DC offset from the demodulated signal, the symbol data obtained at the sample point T2 can be brought close to the ideal amplitude level, and a more stable clock is reproduced. be able to.
  • the prior art has few sample points and is vulnerable to noise.
  • the influence of noise is about 1/10 in the prior art, but in this embodiment, the influence of noise is about 1/100 because of 10 times oversampling. Can be suppressed.
  • the error between the received synchronization word candidate and the regular synchronization word is calculated, so the burden is large, and it is applied to the oversampled data as in this embodiment. Have difficulty.
  • the correlation operation with the synchronous word pattern is performed, so there is no extreme difference between the two, and the correlator 347
  • a product-sum operation type correlator resistant to noise can be used.
  • a frame synchronization detection circuit is a frame synchronization detection circuit that detects frame synchronization from a received word pattern, and obtains an average value calculation unit that calculates a moving average value for a predetermined number of received word patterns, in advance.
  • An offset calculation unit that obtains a DC offset from a difference from the moving average value obtained by the average value calculation unit using the predetermined number of moving average values in the synchronization word pattern obtained as an ideal average value, and each of the received word patterns
  • a subtraction unit that subtracts the DC offset from the symbol value, a correlation calculation unit that performs a correlation calculation between the received word pattern after the DC offset correction in the subtraction unit and the synchronization word pattern, and the correlation calculation unit.
  • Candidate determination for comparing a correlation value with a predetermined threshold value and recognizing a synchronization word candidate if the correlation value is greater than the threshold value When the candidate determination unit recognizes the synchronization word candidate, the symbol values of the received word pattern after the DC offset correction and the synchronization word pattern are compared, and the error of all symbols is within a certain range. And a final determination unit that determines that a synchronization word pattern has been detected.
  • the average value calculation unit when detecting frame synchronization (synchronization word) for sampling a symbol value from the received word pattern in the digital radio, first, the average value calculation unit receives the frame synchronization. A moving average value for a predetermined number of word patterns is calculated, and the offset calculation unit obtains a difference between these moving average values for a predetermined number of predetermined synchronous word patterns as an ideal average value, for example, a frequency in FSK. A DC offset corresponding to the correction amount is obtained. Subsequently, the subtraction unit subtracts the DC offset (frequency correction amount) from each symbol value of the received word pattern, and then the correlation calculation unit performs correlation calculation with the predetermined synchronization word pattern.
  • the correlation value of the calculation result is compared with a predetermined threshold value, and if it is larger than the threshold value, it is not determined that the synchronization word is detected, but the candidate determination unit recognizes it as a synchronization word candidate.
  • the final decision unit the symbol values of the received word pattern after the DC offset correction and the synchronous word pattern are compared, and if the error of all symbols is within a certain range, the final determination of the synchronous word pattern It is determined to be detected.
  • the threshold for determining the detection of the synchronization word can be tightened, and the detection of the synchronization word is not determined based on the result of the correlation calculation. Since the final detection condition is that the error is within a certain range for each individual symbol point, as a result, frame synchronization can be established promptly and with high accuracy.
  • the frame synchronization detection circuit described above reproduces symbol data by sampling a demodulated signal having an amplitude corresponding to a frequency or phase deviation in a modulated wave at a predetermined symbol clock timing. And when the final determination unit determines that a synchronization word pattern has been detected, the DC offset obtained by the subtraction unit is used as frequency deviation information of the demodulated signal to the symbol reproduction circuit. Output.
  • the symbol value can be determined with high accuracy by subtracting the DC offset from the word pattern (demodulated signal) in the symbol reproduction circuit.
  • the frame synchronization detection circuit further includes a timer that generates the symbol clock in the symbol recovery circuit, and when the final determination unit determines that a synchronization word pattern has been detected, The timer is reset at the detection timing of the synchronous word pattern.
  • the symbol clock in the symbol recovery circuit is quickly symbolized by resetting the timer that generates the symbol clock for sampling the symbol value in the symbol recovery circuit.
  • a loop filter that provides timing correction amount and correction direction data of the symbol clock obtained by reproducing a symbol in the symbol reproduction circuit to the timer
  • the final determination unit also resets the loop filter.
  • the filter provided for stabilization in the loop that controls the symbol clock in the symbol recovery circuit is also reset in accordance with the detection of the synchronization word pattern. Can be adjusted to symbol timing.
  • the FSK receiver uses the synchronization detection circuit to detect the synchronization word. According to this configuration, frame synchronization can be established promptly and with high accuracy.
  • a frame synchronization detection circuit and an FSK receiver can be provided.

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Abstract

　本発明にかかるフレーム同期検出回路およびＦＳＫ受信機では、図において、受信ワードパターンのオーバーサンプル値（実線）から、所定シンボル期間分で、逐次移動平均値（□）が求められ、所定の同期ワードパターンにおける所定シンボル期間分での平均値との差がＤＣオフセットΔｆとして求められる。続いて、受信ワードパターンから前記Δｆが減算され、同期ワードパターンとの相関演算が行われ、黒丸で示すような相関値（●）が求める。そして、この相関値が所定の閾値を超えている場合に、同期ワード候補が受信されたと判定され、受信ワードパターンのＤＣオフセット補正後のシンボル値Ｐ１１’～Ｐ２０’と同期ワードパターンのシンボル値との比較が行われ、総てのシンボルの誤差が一定の範囲にある場合に、最終的に同期ワードパターンの検出判定が行われる。

Description

フレーム同期検出回路およびそれを用いたＦＳＫ受信機
　本発明は、ＦＳＫ復調回路などで好適に実施されるフレーム同期検出回路およびそれを用いたＦＳＫ受信機に関する。
　前記ＦＳＫ（Ｆｒｅｑｕｅｎｃｙ　Ｓｈｉｆｔ　Ｋｅｙｉｎｇ）変調方式の場合、復調は、周波数－電圧変換によって行われる。このような復調では、復調信号として例えば２つまたは４つ等の複数の周波数に対応したレベルの電圧が出力され、送受信の周波数誤差の関係で、前記復調信号にＤＣオフセットが重畳する。なお、位相変調方式では、復調は、位相－電圧変換で行われ、送受信の位相誤差の関係で、同様にＤＣオフセットが発生するが、以下、ＦＳＫ変調方式のみで説明する。前記ＤＣオフセットが含まれると、フレーム同期などの特定のワードパターンを検出することが困難になる。特に、シンボル電圧間隔（シンボル周波数偏差間隔）が狭い４値ＦＳＫで顕著である。そこで、オフセット補正を行ってワードパターンを検出する従来技術として、たとえば特許文献１が提案されている。
　特許文献１に開示の同期信号検出装置では、各フレームの所定位置に挿入されるフレーム同期ワードを検出するために、先ず、検波信号と既知のフレーム同期ワードとの積和相関値が求められる。続いて、その相関値がピーク値であり、かつ所定の閾値以上である場合に、前記検波信号がフレーム同期ワード候補と判定された後に、検波信号の平均値からＤＣオフセット値が決定され、そのＤＣオフセット値を前記検波信号から減算することによってオフセット補正が行われる。そして、その補正後の検波信号と、既知のフレーム同期ワードとの全てのシンボルデータに対するベクトル誤差（誤差の二乗和）が求められ、そのベクトル誤差が所定の閾値より小さい場合に、その検波信号が目的とするフレーム同期ワードで同期が取れたと、この同期信号検出装置は、判定する。これによって、ＤＣオフセット除去のための応答遅れを無くし、最初の信号から同期を正確に検出することができる。
　上述の従来技術では、検波信号と既知のフレーム同期ワードとの相関が求められ、その後、検波信号の平均値から求められたＤＣオフセット値が補正される。したがって、前述のように、フレーム同期ワード候補の判定は、比較的速く行うことができるが、ＤＣオフセットを含んだまま相関演算（畳み込み）を行っているので、最終的なフレーム同期確立判定のための閾値が低くなってしまい、結果として、雑音や本体データ（ＦＳＫの場合、トラヒックチャネル）がフレーム同期ワードと誤判定されてしまい、同期確立までかえって時間がかかるケースが生じてしまう。
特開２００６－３３９８５９号公報
　本発明は、上述の事情に鑑みて為された発明であり、その目的は、フレーム同期の確立を速やかに、かつ高精度に行うことができるフレーム同期検出回路およびそれを用いたＦＳＫ受信機を提供することである。
　本発明にかかるフレーム同期検出回路およびＦＳＫ受信機では、受信ワードパターンの所定数分の移動平均値と所定の理想平均値との差分からＤＣオフセットが求められ、受信ワードパターンの各シンボル値から前記ＤＣオフセットを減算することによってＤＣオフセット補正され、このＤＣオフセット補正後の受信ワードパターンと所定の同期ワードパターンとの各シンボル値が比較され、総てのシンボルの誤差が一定の範囲にある場合に、同期ワードパターンの検出が判定される。このため、本発明にかかるフレーム同期検出回路およびＦＳＫ受信機は、フレーム同期の確立を速やかに、かつ高精度に行うことができる。
　上記並びにその他の本発明の目的、特徴及び利点は、以下の詳細な記載と添付図面から明らかになるであろう。
本発明の実施の一形態に係るＦＳＫ受信機の電気的構成を示すブロック図である。 図１に示すＦＳＫ受信機における復調回路の一構成例を示すブロック図である。 ４値ＦＳＫにおいて、送受信周波数ずれによって受信信号に発生するＤＣオフセットを説明するための波形図である。 図１に示すＦＳＫ受信機におけるＤＣオフセット補正動作および補正制御動作を説明するための図である。 図４で示す動作を行うＤＣオフセット補正回路および補正制御回路の一構成例を示す図である。 本発明の実施の他の形態に係るＦＳＫ受信機における復調回路の一構成例を示すブロック図である。 同期ワードパターン検出回路の一構成例を示すブロック図である。 図７に示す同期ワードパターン検出回路の動作を説明するための波形図である。 図７に示す同期ワードパターン検出回路の動作を説明するための波形図である。 図７に示す同期ワードパターン検出回路の動作を説明するための波形図である。 図７に示す同期ワードパターン検出回路の動作を説明するための波形図である。 図７に示す同期ワードパターン検出回路の動作を説明するための波形図である。 ４値ＦＳＫシンボル再生回路の一構成例を示すブロック図である。 図１３に示す４値ＦＳＫシンボル再生回路の動作を説明するための波形図である。 図１３に示す４値ＦＳＫシンボル再生回路におけるタイマのカウント動作を説明するための波形図である。
　以下、本発明にかかる実施の一形態を図面に基づいて説明する。なお、各図において同一の符号を付した構成は、同一の構成であることを示し、適宜、その説明を省略する。
　図１は、本発明の実施の一形態に係るＦＳＫ受信機１の電気的構成を示すブロック図である。このＦＳＫ受信機１は、ダブルスーパーヘテロダイン方式で構成されており、例えば、図１に示すように、アンテナ３と、バンドパスフィルタ４と、アンプ５と、混合器６と、局部発振回路７と、バンドパスフィルタ８と、アンプ９と、混合器１０と、局部発振回路１１と、バンドパスフィルタ１２と、アンプ（中間周波アンプ）１３と、アナログ／デジタル変換器１４と、デジタル／アナログ変換器１５と、スピーカ１６と、デジタル／アナログ変換器１７と、復調回路２１とを備えている。
　このＦＳＫ受信機１において、アンテナ３で受信された信号は、バンドパスフィルタ４を介して、たとえば４４０ＭＨｚのＦＳＫ高周波信号の成分が濾波され、アンプ５で増幅された後に、１段目の混合器６に入力される。混合器６では、局部発振回路７からの、たとえば４８６．３５ＭＨｚの発振信号と混合されることによって得られた、たとえば４６．３５ＭＨｚの中間周波信号（第１の中間周波信号）は、バンドパスフィルタ８によって、その中間周波成分が濾波され、アンプ９で増幅された後に、２段目の混合器１０に入力される。混合器１０では、局部発振回路１１からの、たとえば４５．９ＭＨｚの発振信号と混合されることによって得られた、たとえば４５０ｋＨｚの中間周波信号（第２の中間周波信号）は、バンドパスフィルタ１２によって、その中間周波成分が濾波され、アンプ（中間周波アンプ）１３で増幅された後に、アナログ／デジタル変換器１４に入力される。アナログ／デジタル変換器１４では、入力信号が、たとえば３０ｋＨｚでダウンサンプリングされ、９６ｋｓｐｓ（ｓａｍｐｌｅ　ｐｅｒ　ｓｅｃｏｎｄ）のレートのデジタル値に変換されて、復調回路２１に入力される。
　前記復調回路２１は、ＤＳＰ（デジタルシグナルプロセッサ）などを備えて構成され、この復調回路２１では、音声信号が復調されて、デジタル／アナログ変換器１５でアナログ変換され、スピーカ１６から音響化される。また、前記復調回路２１は、その入力信号レベルに応じたデータをデジタル／アナログ変換器１７に出力し、アナログ変換されて、ＲＦアンプ５、中間周波アンプ９，１３のゲイン制御が行われる。
　図２は、前記復調回路２１の一構成例を示すブロック図である。前記アナログ／デジタル変換器１４から出力された信号は、周波数変換器２２に入力され、先ずハイパスフィルタ２２１によって高周波成分が濾波される。続いて、混合器２２２では、局部発振回路２２３からの、たとえば１８ｋＨｚ、９６ｋｓｐｓのレートの発振信号と混合されることによって得られた１２ｋＨｚ、９６ｋｓｐｓの信号は、バンドパスフィルタ２２４によってその信号成分が濾波された後に、コンバータ２３において、１／２間引き、すなわち１／２の周波数（４８ｋＨｚ）にダウンサンプルされて、直交変換器２４に入力される。前記コンバータ２３は、直交変換器２４での処理を軽減するために設けられているものであり、前記直交変換器２４での処理が対応可能な場合は、省略されてもよい。
　直交変換器２４では、入力された信号は、２分配され、それぞれ混合器２４１，２４２に入力される。この混合器２４１では、この２分配された一方の信号が局部発振回路２４３からの、たとえば発振周波数１２ｋＨｚ、レート４８ｋｓｐｓの発振信号と混合される。混合器２４２では、この２分配された他方の信号は、局部発振回路２４３からの発振信号が移相器２４４で９０°位相がシフトされた後に混合され、直交変換されたそれぞれレート４８ｋｓｐｓのＩ成分、Ｑ成分の信号となる。前記Ｉ成分、Ｑ成分の信号は、ローパスフィルタ２４５，２４６を介して出力され、コンバータ２５，２６において、１／２のサンプリング周波数（２４ｋＨｚ）にダウンサンプルされてローパスフィルタ２７，２８を通過し、位相検出器２９に入力される。前記コンバータ２５，２６は、ローパスフィルタ２７，２８での帯域制限処理の負担を軽減するために設けられているものであり、ローパスフィルタ２７，２８での処理が対応可能な場合、省略されてもよい。
　位相検出器２９は、前記Ｉ，Ｑ成分から、Ｉ＝ｃｏｓθ、Ｑ＝ｓｉｎθとして、θ＝ｔａｎ－１（Ｑ／Ｉ）を演算し、信号の位相を求める。求められた位相は、周波数検出器３０の加算器３０１において、遅延器３０２で遅延された１サンプル前の位相が減算される。これによって位相の微分量である前記周波数偏差の量が求められる。こうして、位相検出器２９および周波数検出器３０は、検波回路を構成し、これらによって遅延検波が行われ、その出力には、シンボルレート（２．４ｋＨｚ）の１０倍のサンプリングレート（２４ｋＨｚ）でオーバーサンプルされた復調信号が得られる。
　その復調信号は、逆Ｓｉｎｃフィルタ３１からルート・レイズド・コサインフィルタ３２を介して、４値ＦＳＫシンボル再生回路３３および同期ワードパターン検出回路３４に入力される。前記逆Ｓｉｎｃフィルタ３１とルート・レイズド・コサインフィルタ３２とは、送信側に挿入されているＳｉｎｃフィルタと共に、ルート・コサイン・ロールオフフィルタとして機能し、両者を合わせてナイキスト・フィルタを実現する。そして、前記Ｓｉｎｃフィルタ３１が高周波側を抑圧し、この逆Ｓｉｎｃフィルタ３１がそれを元に戻す（高周波側を強調する）ことによって、帯域制限が実現されている。
　前記４値ＦＳＫシンボル再生回路３３では、復調信号の振幅値（周波数偏差）から、前記４値ＦＳＫのシンボルデータが復調される。この復調において、この４値ＦＳＫシンボル再生回路３３は、後述するようにして内部でシンボルクロックを発生し、前記２．４ｋＨｚのそのシンボルクロックのタイミングで、前記振幅値（周波数偏差）を取込んでマップ判定することによって、前記振幅値（周波数偏差）が４値ＦＳＫにおける「００」，「０１」，「１０」，「１１」の何れのシンボル値に該当するかを判断し、シンボルデータの再生を行う。この４値ＦＳＫシンボル再生回路３３には、後述するように同期ワードパターン検出回路３４から、同期ワードパターンの検出タイミングでリセット信号が入力され、前記内部のシンボルクロックのタイミング調整が行われる。
　前記４値ＦＳＫシンボル再生回路３３で復調されたシンボルデータは、前記４値であるため２ビットで、前記シンボルレート２．４ｋｓｐｓの信号としてフレーム生成回路３５へ出力される。フレーム生成回路３５では、前記同期ワードパターン検出回路３４で、後述するように同期ワードパターンが検出されている、すなわち正常に受信が行われている場合に、前記シンボルデータを所定のフレームに構成して、音声復調部３へ出力する。なお、この同期ワードパターン検出回路３４によるシンボルクロックの補正および４値ＦＳＫシンボル再生回路３３におけるシンボルデータの再生については、後に詳述する。
　この得られたシンボルデータは、前記音声復調部３６において、サンプル周波数が前記２．４ｋＨｚの４値のデータから、所定の音声コーデック回路を使用することによって、圧縮されていた信号が伸長され、８ｋＨｚ，１６ビットのＰＣＭ音声信号に復調される。そのＰＣＭ音声信号は、コンバータ３７において６倍の周波数（４８ｋＨｚ）でオーバーサンプルされ、ローパスフィルタ３８を通過した後に、デジタル／アナログ変換器３９に入力され、アナログ音声信号に復調され、アンプ４０で増幅された後、スピーカ４１から音響化される。
　一方、前記アナログ／デジタル変換器１４からの変換データは、コンバータ４５において、１／２４の周波数（４ｋＨｚ）にダウンサンプルされてＲＳＳＩ回路４６に入力される。ＲＳＳＩ回路４６では、ハイパスフィルタ４６１で、前記アナログ／デジタル変換器１４で混入した直流成分が除去された後に、絶対値回路４６２で絶対値が求められ、さらにローパスフィルタ４６３で平均化されてＲＳＳＩレベルが求められる。そして、このＲＳＳＩレベルが図略のインジケータなどに与えられるとともに、ＡＧＣ演算回路４２に入力される。ＡＧＣ演算回路４２は、前記ＲＳＳＩレベルに基づいてＩＦゲインを演算し、そのデータは、前記アナログ／デジタル変換器３９でアナログ変換され、前記ＲＦアンプ５、中間周波アンプ９，１３のゲイン制御が行われる。
　上述のように構成されるＦＳＫ受信機１において、注目すべきは、本実施の形態では、補正手段であるＤＣオフセット補正回路５０が、前記復調信号の最大値「１１」および最小値「００」の中央値（Ｆ０’）に基づいて、局部発振回路２２３（または２４３）の発振周波数を調整して、ＤＣオフセット成分（ｆ０－Ｆ０’＝Δｆ）の除去を行うために、補正制御回路５１，５２を備え、その補正が場合によって休止されることである。なお、前記周波数変換器２２は、後段での処理を軽減するために設けられており、省略されてもよい。その場合、局部発振回路２４３は、発振周波数３０ｋＨｚ、レート９６ｋｓｐｓの発振信号を出力し、前記周波数偏差によるＤＣオフセット補正は、この局部発振回路２４３の発振周波数を制御することによって行われる。
　図３は、前記補正の様子を示す波形図である。本実施の形態では、キャリア周波数ｆ０に対して、たとえば最小値「００」での周波数偏差は－１０５０Ｈｚに、「０１」での周波数偏差は－３５０Ｈｚに、「１０」での周波数偏差は＋３５０Ｈｚに、最大値「１１」での周波数偏差は＋１０５０Ｈｚに、それぞれ設定されているものとする。
　送信側のキャリア周波数ｆ０に受信側のキャリア周波数Ｆ０が一致していると、図３（ａ）に示すように、サンプル点で得られたシンボル値は、前記の各周波数となる。なお、この図３では、説明の簡略化のために、サンプル点は、アイパターンを考慮すると最も偏差の少ない点であるシンボル判定点としている。これに対して、送信側のキャリア周波数ｆ０に受信側のキャリア周波数Ｆ０’が一致していないと、図３（ｂ）で示すように、サンプル点で得られるシンボル値に、ずれが生じる。この図３（ｂ）の例では、受信側のキャリア周波数Ｆ０’が高い側にずれているので、前記最小値「００」のデータは、現れず、残りの「０１」，「１０」，「１１」のデータのみが現れる。このため、感度が劣化する。このため、前述のように、復調信号の最大値「１１」および最小値「００」の中央値（Ｆ０’）に基づいて、局部発振回路２２３（または２４３）の発振周波数を調整することによって、ＤＣオフセット成分（ｆ０－Ｆ０’＝Δｆ）の除去が行われる。
　図４は、前記ＤＣオフセット補正回路５０の補正動作に、第１の補正制御手段である前記補正制御回路５１の制御動作を説明するための図である。前記ルート・レイズド・コサインフィルタ３２から、前記復調信号として、図４（ａ）で示すような波形のデータが、シンボルレート（２．４ｋＨｚ）の１０倍の前記２４ｋＨｚでオーバーサンプリングされた状態（２４ｋｓｐｓ）で出力されている。それが前記４値ＦＳＫシンボル再生回路３３において、前記シンボルレートの２．４ｋＨｚでサンプリングされると、図４（ａ）において黒丸で示すサンプル値（周波数偏差）Ｐ１～Ｐ９が得られる。なお、実際にルート・レイズド・コサインフィルタ３２の出力は、この図４（ａ）で示すようなＤＣ波形の波高値のデータであるが、この図４（ａ）では、説明を分り易くするために、そのＤＣ値を周波数に読替えることによって、スケールは、周波数偏差の周波数で表されている。
　ここで、前記ＤＣオフセット補正回路５０は、ＤＣオフセット補正を行うために、前記サンプル値Ｐ１～Ｐ９を取込んで行き、図４（ｄ）で示すように、既存値より大きな値が入力された場合に、それを最大値として更新して行く。同様に、前記ＤＣオフセット補正回路５０は、図４（ｅ）で示すように、既存値より小さな値が入力された場合に、それを最小値として更新してゆく。一方、補正制御回路５１は、図４（ｆ）で示すように、それらの最大値と最小値との差を求め、その差が予め定める閾値ＴＨ１未満である場合に、前記ＤＣオフセット補正回路５０による補正動作を休止させ、前記閾値ＴＨ１以上となると補正動作を行わせるとともに、前記最大値および最小値をリセットさせる。すなわち、前記最大値および最小値は、次のサンプル点におけるシンボル値に更新される。
　ここで、前記閾値ＴＨ１は、（最大周波数偏差－最小周波数偏差）より小さく、かつｎ値変調（ｎは３以上）である場合に、（最大周波数偏差－最小周波数偏差）×（ｎ－２）／（ｎ－１）よりも大きく、適宜マージンを考慮して選ばれる。本実施形態では、ｎ＝４であり、最大周波数偏差は、＋１０５０Ｈｚであり、最小周波数偏差は、－１０５０Ｈｚであるので、前記閾値ＴＨ１は、２１００Ｈｚより小さく、１４００Ｈｚより大きく、前記マージンを考慮して、たとえば１５００Ｈｚに選ばれる。
　図４の例では、最初のサンプル値Ｐ１における周波数偏差は、－３５０Ｈｚであり、それが最大値および最小値に共に登録される。次のサンプル値Ｐ２における周波数偏差は、＋１０５０Ｈｚであるので、最大値は、この値に更新され、また最大値と最小値との差は、１４００Ｈｚであり、このため、ＤＣオフセットの補正動作は、禁止されている。これに対して、サンプル値Ｐ３での周波数偏差は、＋１４００Ｈｚになり、最大値は、この値に更新され、また最大値と最小値との差は、１７５０Ｈｚであり、このため、ＤＣオフセットの補正動作が行われる。その補正動作は、図４（ｇ）で示すように、前記図３のΔｆに相当する前記最大値と最小値との平均値を求め、その平均値をサンプル値から減算するものである。このサンプル値Ｐ３の例では、（１４００－３５０）／２＝５２５Ｈｚが前記１４００Ｈｚから減算され、８７５Ｈｚが補正後のサンプル値Ｐ３’とされる。
　実際の補正動作は、前記局部発振回路２２３（または２４３）の発振周波数を変化させ、入力される周波数偏差のデータを、前記５２５Ｈｚだけ低くシフトさせるものである。すなわち、前記局部発振回路２２３（または２４３）は、デジタルＶＣＯを備え、ＤＣオフセット補正回路５０は、発振波形の基となるｓｉｎテーブルから、波形（振幅レベルを表す）データを読出すタイミングを変化することで、発振周波数を変化させることができ、その読出しタイミングを、現在の発振周波数より前記５２５Ｈｚだけ高い発振周波数とするタイミングに変更する。
　この補正動作によって、以降のサンプル値Ｐ４～Ｐ９となっていた周波数偏差のデータが、参照符号Ｐ４’～Ｐ９’にシフトされ、前記４値ＦＳＫシンボル再生回路３３における判定結果が、図４（ｃ）となるところ、図４（ｂ）で示すより正しい値で復調することができるようになる。前記サンプル値Ｐ３’への補正が適切である場合には、補正後１サイクル分のデータが入力された時点（Ｐ７’）で、最大値と最小値との絶対値が略等しく、補正量（Δｆ）が０となる。
　一方、前記加算器３０１から出力される周波数偏差量のデータは、スケルチ回路４３に与えられる。このスケルチ回路４３では、ハイパスフィルタ４３１でノイズ成分が抽出され、絶対値回路４３２でそのノイズの絶対値が求められ、さらにローパスフィルタ４３３で平均化される。これによってスケルチレベルが求められている。前記補正制御回路５２は、前記スケルチレベル（ノイズレベル）が予め定める閾値ＴＨ２より大きい場合も、前記ＤＣオフセット補正回路５０による局部発振回路２２３（または２４３）の発振周波数の調整を禁止させる。これによって、ノイズによる誤った補正を防止している。
　図５は、ＤＣオフセット補正回路５０および補正制御回路５１，５２の一構成例を示す図である。前記ルート・レイズド・コサインフィルタ３２から出力される２４ｋｓｐｓの復調信号は、前記４値ＦＳＫシンボル再生回路３３と同様に、サンプラ５０１において、前記４値ＦＳＫシンボル再生回路３３から出力される２．４ｋｓｐｓのシンボルレートのクロックでサンプリングされ、引算器５０２において、後述する同期ワードパターン検出による前記ＤＣオフセットΔｆに対応した周波数偏差情報が減算された後に、サンプルホールド回路５０３，５０４に入力される。サンプルホールド回路５０３は、リセットタイミングから、逐次入力されるデータをストアデータと比較し、ストアデータより大きいデータが入力されると、ストアデータをその入力値に更新することによって、前記最大値を求め、保持している。同様に、サンプルホールド回路５０４は、リセットタイミングから、逐次入力されるデータをストアデータと比較し、ストアデータより小さいデータが入力されると、ストアデータをその入力値に更新することによって、前記最小値を求め、保持している。そして、これら最大値および最小値のデータは、加算器５０５で相互に加算され、割り算器５０６で１／２分割される。これによって前記周波数偏差の情報が求められる。言い換えれば、前記割り算器からの出力を許容した後に、補正制御回路５１は、サンプルホールド回路５０３にホールドされている最大値およびサンプルホールド回路５０４にホールドされている最小値をリセットする。そして、このリセットが行われた後に、サンプルホールド回路５０３および５０４は、逐次入力されるデータをストアデータと比較し、この比較の結果に応じてストアデータを更新する。前記情報は、ノイズ除去のためのローパスフィルタ５０７を介して変換回路５０８に入力され、前記局部発振回路２２３（または２４３）を構成するデジタルＶＣＯの波形データの読出しタイミングに変換されて前記局部発振回路２２３（または２４３）に与えられる。
　そして、前記補正制御回路５１は、前記サンプルホールド回路５０３にホールドされている最大値から、前記サンプルホールド回路５０４にホールドされている最小値を減算して、それらの差を求める引算器５１１と、この求められた差を前記１５００Ｈｚの閾値ＴＨ１と比較する閾値判定部５１２と、前記割り算器５０６からの出力を、前記差が前記閾値ＴＨ１以上である場合には許容するとともに、前記閾値ＴＨ１未満である場合には阻止するゲート５１３とを備えて構成される。同様に、前記補正制御回路５２は、前記スケルチ回路４３から出力されるスケルチレベルを所定の閾値ＴＨ２と比較する閾値判定部５２１と、前記割り算器５０６から出力される出力を、前記スケルチレベルが前記閾値ＴＨ２以下である場合には許容し、閾値ＴＨ２より大きい場合には阻止するゲート５２２とを備えて構成される。
　このように構成することによって、ＦＳＫ受信機１において、送受信の周波数偏差に起因して生じるＤＣオフセット成分の補正を、ＤＣオフセット補正回路５０が、復調信号の最大値および最小値の中央値から行うために、補正制御回路５１が設けられ、該補正制御回路５１は、前記最大値と最小値との差が予め定める閾値ＴＨ１未満である場合には、前記ＤＣオフセット補正回路５０による補正を休止させるので、たとえば前記４値ＦＳＫ信号の場合、「００」と「０１」、「１０」と「１１」のように中央値を跨がないような値や、「００」と「１０」、「０１」と「１１」のように、中央値を跨いでも、その中央値からの偏差が不均等な値ではオフセット補正が行われず、「００」と「１１」の前記最大値および最小値が得られた場合にだけオフセット補正が行われることになり、多値のＦＳＫ信号であっても、周波数偏差を正確に検出でき、適切なオフセット除去を行うことができる。また、前記予め定める閾値ＴＨ１以上の信号が得られた時点でオフセット補正を行うので、長時間信号を監視する必要はなく、迅速にオフセット補正を行うことができる。
　また、前記ＤＣオフセット補正回路５０は、オフセット補正を、受信高周波信号から中間周波信号を得る周波数変換器２２における局部発振器２２３と、この得られた前記中間周波信号を直交変換する直交変換器２４における局部発振器２４３との何れか一方の発振周波数を制御することで行うので、バンドパスフィルタ２２４やローパスフィルタ２４５，２４６；２７，２８の特性を変更する必要はなく（通過帯域は同じため）、隣接チャネル信号除去能力を高めることもできる。
　さらにまた、補正制御回路５２は、スケルチ回路４３の出力に応答して、ノイズレベルが大きい場合にも、前記ＤＣオフセット補正回路５０による補正動作を休止させるので、ノイズによる誤動作を防止することもできる。
　ここで、前記ＤＣオフセット補正回路５０は、オフセット補正を、前述のように受信高周波信号から中間周波信号を得る周波数変換器２２における局部発振器２２３、または得られた前記中間周波信号を直交変換する直交変換器２４における局部発振器２４３の発振周波数を制御することで行っているが、実施の他の形態として、図６の復調回路６１で示すように、前記ＤＣオフセット補正回路５０は、ルート・レイズド・コサインフィルタ３２から出力される２４ｋｓｐｓの復調信号における出力信号レベルから、前記最大値と最小値との平均値（中央値）を引算器６２で減算し、復調信号のレベル自体を直接補正するようにしてもよい。この場合、前記局部発振器２２３または２４３の制御は、行われない。
　このようにＤＣオフセットを復調信号から直接減算することで、周波数偏差の量に拘わらず、速やかにシンボル再生を行うことが可能になる。一方、前述のように局部発振器２２３または２４３の発振周波数を制御した場合は、得られた中間周波信号の中心周波数がバンドパスフィルタ２２４の中心周波数に常に一致しており、或いはローパスフィルタ２４５，２４６；２７，２８の通過帯域に一致しており、信号劣化が少なく、高い感度を得ることができる。
　また、注目すべきは、本実施の形態では、フレーム同期検出回路である前記同期ワードパターン検出回路３４が同期ワードパターンを検出するために、先ず前記送受信の周波数差に起因するＤＣオフセットΔｆの補正が行われることである。図７は、前記同期ワードパターン検出回路３４の一構成例を示すブロック図である。この同期ワードパターン検出回路３４は、大略的に、受信ワードパターン（前記復調信号）の所定数、たとえば１０シンボル期間分のオーバーサンプル値を記憶するメモリ３４１と、そのオーバーサンプル値の移動平均値を算出する平均値算出部３４２と、既定の同期ワードパターンにおける前記所定数分の平均値を理想平均値としてストアしているレジスタ３４３と、前記レジスタ３４３に記憶されている理想平均値と前記平均値算出部３４２で求めた移動平均値との差分から、ＤＣオフセットを求める引算器３４４と、受信ワードパターンの各オーバーサンプル値から前記ＤＣオフセットを減算する引算器３４５と、前記同期ワードパターンをストアしているメモリ３４６と、前記引算器３４５でのＤＣオフセット補正後の受信ワードパターンと前記メモリ３４６に記憶されている同期ワードパターンとの相関演算を行う相関演算器３４７と、予め定められる閾値ＴＨ３をストアしているレジスタ３４８と、前記相関演算器３４７で求められた相関値と前記レジスタ３４８に記憶されている閾値ＴＨ３とを比較し、閾値ＴＨ３よりも大きい場合に、同期ワード候補と認識する比較器３４９と、前記比較器３４９で同期ワード候補が認織された場合、前記ＤＣオフセット補正後の受信ワードパターンと前記同期ワードパターンとの各シンボル値を比較し、総てのシンボルの誤差が一定の範囲にある場合に、同期ワードパターンを検出したと判定するシンボル比較器３４０とを備えて構成される。
　図８～図１２は、上述のような同期ワードパターン検出回路３４の動作を説明するための波形図である。なお、前述の説明では、オーバーサンプルは、シンボルクロックの１０倍の周波数で行われていると説明したが、これらの図は、図面の煩雑化を避けるために、１サンプルおきのデータを示している（オーバーサンプルがシンボルクロックの５倍の周波数で行われた場合と同等）。前記ルート・レイズド・コサインフィルタ３２から出力された２４ｋｓｐｓの受信ワードパターン（前記復調信号）は、メモリ３４１に入力され、図８において、時刻・・・，ｔ－２，ｔ－１，ｔ０で示すように、オーバーサンプル値が入力される毎に逐次更新され、最新の１０シンボル期間分だけ前記メモリ３４１に記憶される。この図８では、オーバーサンプル値が連続する実線で示され、シンボル値Ｐ１１～Ｐ２０が丸印で示されている。
　続いて、平均値算出部３４２では、メモリ３４１のストア内容が更新される毎に、その平均値が演算され、図９で示すようなオーバーサンプル値の移動平均値が逐次求められる。その後、レジスタ３４３に格納されている同期ワードパターンにおける前記１０シンボル期間分の平均値が、オフセット演算手段である引算器３４４において前記平均値算出部３４２から出力される移動平均値から減算されることによって、ＤＣオフセット（周波数補正量）Δｆが求められる。さらに引算器３４５において、前記メモリ３４１に格納されている受信ワードパターンの各オーバーサンプル値から前記ＤＣオフセットΔｆを減算することによって、ＤＣオフセット補正後の受信ワードパターンが得られる。
　そのＤＣオフセット補正後の受信ワードパターンは、相関演算器３４７において、メモリ３４６に記憶されている同期ワードパターンとの相関演算（畳み込み）が行われ、図１０で示す相関値が求められる。すなわち、同期ワードパターンをａｉ、受信ワードパターンをｂｉとする場合に、相関値Ｆは、Ｆ＝Σ［ａｉ＊（ｂｉ－Δｆ）］（ただし、ｉは、サンプル数で、ｉ＝１，２，・・・，９１）である。前記ＦＳＫの場合、たとえば８０または４０ｍｓｅｃのフレームデータは、同期バーストを含む同期ワードと、本体データであるトラヒックチャネルとを備えて構成される。前記メモリ３４６に記憶されている同期ワードパターンは、この同期ワードのパターンである。
　こうして求められた相関値Ｆが、候補判定手段である比較器３４９において、レジスタ３４８に記憶されている閾値ＴＨ３と比較されると、図８～図１０で示す例では、図１１に示すように、前記相関値Ｆが５サンプル前の時刻ｔ－５において閾値ＴＨ３よりも大きくなっており、比較器３４９は、同期ワード候補が受信されたと判定するとともに、その時刻ｔ－５を暫定のシンボルタイミングと判定する。すなわち、この相関演算（畳み込み）では、受信ワードパターンは、オフセット補正が行われることによって、これらの図８～図１１で示すグラフにおけるｙ軸方向へのずらし（シフト）が行われ、逐次入力されてくることでｘ軸方向のずらしが行われることと等価となり、固定の同期ワードパターンに対して、マッチングが判定されることになる。
　そして、前記候補判定をトリガとして、最終判定手段であるシンボル比較器３４０は、シンボル値Ｐ１１～Ｐ２０について、図１２に示すように、前記ＤＣオフセットΔｆの補正を行い、補正後のシンボル値Ｐ１１’～Ｐ２０’に対して、前記メモリ３４６に記憶されている同期ワードパターンにおける対応するシンボル値と比較を行い、総てのシンボルの誤差が一定の範囲にある場合に、最終的に同期ワードパターンを検出したと判定する。すなわち、同期ワードパターンのシンボル値をＡｋと、受信ワードパターンのシンボル値をＢｋとする場合に、誤差Ｅは、Ｅ＝Σ｜Ａｋ－（Ｂｋ－Δｆ）｜（ただし、ｋはサンプル数で、ｋ＝１，２，・・・，１０）であり、その誤差Ｅが所定の閾値ＴＨ４以内である場合に、シンボル比較器３４０は、最終的な同期判定を行う。
　その同期ワードパターンの検出判定で、シンボル比較器３４０は、４値ＦＳＫシンボル再生回路３３に、後述するように、同期ワードパターンの検出タイミングでリセット信号を与え、内部のシンボルクロックのタイミング調整を行う。また、シンボル比較器３４０は、上述のように判定に使用していた暫定のＤＣオフセットΔｆを真値として、それに対応する値を、前記４値ＦＳＫシンボル再生回路３３およびＤＣオフセット補正回路５０に周波数偏差情報として与え、通信終了まで、後述するようにしてＤＣオフセット補正を行わせる。さらに、シンボル比較器３４０は、同期ワードパターンが検出されると、前記４値ＦＳＫシンボル再生回路３３およびフレーム生成回路３５に、同期ワードパターンが検出されている、すなわち正常に受信が行われていることを通知し、前記４値ＦＳＫシンボル再生回路３３におけるシンボル再生およびフレーム生成回路３５におけるフレーム構成、すなわち音声出力を許可する。一方、比較器３４９で相関値が閾値ＴＨ３以下である場合に、およびシンボル比較器３４０で同期ワードパターンの検出とならなかった場合は、前記のような制御出力が行われない。
　このように構成することで、相関演算器３４７における相関演算（畳み込み）前に、引算器３４４においてＤＣオフセットΔｆが除去されているので、シンボル比較器３４０で同期ワード検出と判定する閾値を厳しくすることができる。しかも相関演算（畳み込み）結果で同期ワード検出を判定するのではなく、個々のシンボル点総てについて、誤差が一定の範囲にあることを最終の検出条件とするので、結果的に、フレーム同期の確立を速やかに、かつ高精度に行うことができる。
　さらにまた、注目すべきは、本実施の形態では、前記４値ＦＳＫシンボル再生回路３３において、前記図４（ａ）におけるサンプル値（周波数偏差）Ｐ１～Ｐ９，Ｐ３’～Ｐ９’を得るシンボルクロックの補正が行われることである。図１３は、その４値ＦＳＫシンボル再生回路３３の一構成例を示すブロック図である。この４値ＦＳＫシンボル再生回路３３では、前記ルート・レイズド・コサインフィルタ３２から出力されたシンボルレートの１０倍にオーバーサンプルされた復調信号は、引算器３３０に入力され、前記同期ワードパターン検出回路３４のシンボル比較器３４０で同期ワードパターンを検出することによって得られたＤＣオフセットΔｆに対応した周波数偏差情報が減算された後に、シフトレジスタ３３１－１に入力される。シフトレジスタ３３１－１には、２段のシフトレジスタ３３１－２，３３１－３が縦続接続されており、新たなサンプルデータが入力された場合に、順次シフトされて行く。したがって、前記オーバーサンプルの周期で、最も新しいデータがシフトレジスタ３３１－１に、古いデータがシフトレジスタ３３１－３に、３サンプル分保持される。
　なお、前記引算器３３０での周波数偏差情報の減算は、同期ワードパターン検出回路３４で同期ワードパターンが検出されている、すなわちフレームを受信し、正常に受信が行われている場合に限られる。そうではない場合は、前記ＤＣオフセット補正回路５０による局部発振器２２３，２４３の発振周波数の制御または引算器６２におけるＤＣオフセット成分の減算によって補償が行われる。そして、同期ワードパターンが検出された際は、前記シンボル比較器３４０は、このＤＣオフセットΔｆを出力し、検出されない間は、Δｆ＝０とする。これによって、同期ワードパターン検出回路３４で同期ワードパターンが検出された場合に、その際に検出されたＤＣオフセットΔｆによる補正が優先され、素早く、前記ＤＣオフセットΔｆの補償を行うことができる。
　ここで、同様に、前記ＤＣオフセット補正回路５０において、引算器５０２で、このＤＣオフセットΔｆに対応した周波数偏差情報の減算が行われることによって、前記同期ワードパターン検出回路３４による同期ワードパターンの検出で、前述のように速やかに４値ＦＳＫシンボル再生回路３３の引算器３３０で周波数偏差情報が減算され、ＤＣオフセットが補償された場合と同様の条件で、該ＤＣオフセット補正回路５０内における補正動作を行わせることができる。すなわち、前述のように同期ワードパターン検出回路３４での同期ワードパターンの検出によるＤＣオフセット補正が４値ＦＳＫシンボル再生回路３３で優先して行われ、その補正と該ＤＣオフセット補正回路５０における補正とが重複しないように、該ＤＣオフセット補正回路５０では、前記引算器５０２で周波数偏差情報の減算が行われる。同期ワードパターンが検出されていない間は、前記シンボル比較器３４０は、前記周波数偏差情報を０とするので、該ＤＣオフセット補正回路５０における局部発振器２２３，２４３等への補正が、フルに機能することになる。
　なお、前記同期ワードパターンが検出された通信（呼）は、最初の同期ワードで得られた前記周波数偏差情報（ＤＣオフセット）を使用して、その通信（呼）が終了するまで、その周波数偏差情報（ＤＣオフセット）を使用し続ける。また、前記同期ワードパターン検出回路３４が同期ワードパターンを検出すると、以後は、４値ＦＳＫシンボル再生回路３３における通常のシンボル再生で同期ワードを検出することができるので、前記同期ワードパターン検出回路３４は、その通信（呼）が終了するまで、同期ワードパターンの検出処理を行わない。このため、周波数偏差を持ちながら受信を行っているので、前記ＤＣオフセット補正回路５０による補正動作に比べて、前記バンドパスフィルタ２２４やローパスフィルタ２４５，２４６；２７，２８での相性は、悪くなるものの、同期ワードパターンが検出できているので、前記４値ＦＳＫシンボル再生回路３３には復調に問題のないレベルの信号が入力されており、再生されたシンボルデータには誤りが無く、問題はない。
　図１３に戻って、前記各シフトレジスタ３３１－１～３のストア内容は、ゲート回路３３２によって、タイマ３３３で発生された前記シンボルクロックのタイミングで、シフトレジスタ３３４－１～３にそれぞれ取込まれる。したがって、各シフトレジスタ３３４－２，３３４－１，３３４－３には、図１４で示す、理想のシンボル点Ｐ付近のサンプル点Ｔ２およびその前後のサンプル点Ｔ１，Ｔ３におけるサンプリング値がストアされる。そして、サンプル点Ｔ２におけるサンプリング値がシンボル判定部３３５に入力され、そのサンプル点Ｔ２におけるサンプリング値から推定される実際のシンボル点Ｐのシンボル値として、前記「００」，「０１」，「１０」，「１１」の何れが最も確からしいかが判定され、その判定結果が前記２ビット、２．４ｋｓｐｓの信号としてフレーム生成回路３５へ出力される。
　また、シンボル判定部３３５から、その判定結果のシンボル値に対応した理想の振幅レベルが出力され、引算器３３６－１～３において、前記各シフトレジスタ３３４－１～３のストア内容から減算される。その減算結果、すなわち前記理想の振幅レベルからの誤差（差分値）の大きさＶ１～Ｖ３の内、シフトレジスタ３３４－１，３、すなわちサンプル点Ｔ１，Ｔ３におけるサンプリング値の誤差Ｖ１，Ｖ３の大きさがセレクタ３３７に入力されて、どちらの誤差が大きいか判断される。そして、誤差の小さい方、すなわち図１４ではサンプル点Ｔ３が、サンプル点Ｔ２を移動させるべき方向のデータ（指標）として、タイミング補正回路３３８へ出力される。
　一方、前記タイミング補正回路３３８には、前記引算器３３６－２における誤差の大きさＶ２が、補正量のデータとして入力されており、このタイミング補正回路３３８は、その補正量のデータに対応したカウント値に、補正方向のデータとして符号を組合わせて、タイミング制御信号として、ループフィルタ３３９を介して前記タイマ３３３へ出力する。前記ループフィルタ３３９は、ＩＩＲフィルタなどのローパスフィルタを備えて構成され、前記シンボルクロックが、時定数が大きくなる程安定となり、小さくなる程追従性が良くなる。
　前記タイマ３３３は、デジタルのＶＣＯなどの自走式のカウンタを備え、その発振周波数がシンボル周波数に設定されており、シンボル周期（シンボルタイミング）となった時点で、桁溢れ分を除き、リセットしてカウント動作を再開する。そして、シンボルタイミングは、そのデジタルＶＣＯの位相が０°を通過したタイミングとなる。たとえば、ＶＣＯの位相の０～３６０°（１シンボル周期）をカウンタの０～３００００のカウント値に対応させると、タイマ３３３は、１つのオーバーサンプル点Ｔ毎に３０００を加算して行くことによって、２４ｋｓｐｓのオーバーサンプルのデータから、２．４ｋｓｐｓのシンボルレートのシンボル値をサンプリング可能なシンボルクロックを再生することができる。
　そして、タイマ３３３は、前記図１４の場合、次回のシンボルクロックを、補正方向として、サンプル点Ｔ３方向、すなわち進ませる方向に、補正量として前記サンプル点Ｔ２における誤差Ｖ２に対応して、たとえば５００カウントだけ進ませるように、前記デジタルＶＣＯの位相が０°である場合におけるカウント値が５００に初期設定される。これによって、そのタイマ３３３が５００カウントする間だけ、シンボルタイミングが速められ、次回のサンプル点Ｔ２が、実際のシンボル点Ｐに近付くことになる。具体的には、カウント動作の繰返しの中で、前記５００のカウント値を補正するとタイマ３３３は、３０５００でオーバーフローし、この時リセットされて、桁溢れ分を除いた５００に、今回の補正値５００が加算されてカウント動作を再開し、次は３１０００でオーバーフローする。こうして、補正値の合計が３０００になると、１サンプル分、サンプリングタイミングが速められることになる。
　図１５には、前記タイマ３３３のカウント動作の例として、初期値に負の値が設定され、シンボルタイミングを遅らせる場合を示す。このタイマ３３３の最大値を大きくすることによって分解能が高くなり、オーバーサンプルのサンプリングレートを上げることによって補正精度が向上する。なお、前記サンプル点Ｔ２における誤差Ｖ２が所定値より小さい場合は、上述のタイミング補正を行わない不感帯を設けることによって、安定性を向上することができる。また、このタイマ３３３は、前記同期ワードパターン検出回路３４のシンボル比較器３４０から出力される前記リセット信号によって、同期ワードパターンの検出タイミングで、強制的に０リセットされ、カウント動作を再開する。
　以上のように、本実施の形態の４値ＦＳＫシンボル再生回路３３は、復調信号を予め定めるシンボル点でサンプリングし、得られたシンボルデータの振幅値から復調データを再生するために、前記復調信号をシンボルクロックよりも高い周波数でオーバーサンプリングしたシンボルデータの内、前記シンボル点Ｐに近いサンプル点Ｔ２と、その前後のサンプル点Ｔ１，Ｔ３との３点のシンボルデータについて、演算手段を構成するシフトレジスタ３３１－１～３、ゲート回路３３２、シフトレジスタ３３４－１～３、シンボル判定部３３５および引算器３３６－１～３によって、シンボル点Ｐにて得られるべき理想の振幅レベルとの差分値Ｖ１～Ｖ３を求め、前記前後のサンプル点Ｔ１，Ｔ３の内、前記差分値Ｖ１，Ｖ３が小さい方の測定点を選択手段であるセレクタ３３７で選択し、タイミング補正回路３３８が、前記セレクタ３３７で選択されたサンプルＴ３側に、前記サンプル点Ｔ２における差分値Ｖ２に対応した時間だけ、自走する前記タイマ３３３の次回のシンボル点のサンプリングタイミングを移動させる。
　したがって、たとえば「００」，「０１」，「１０」，「１１」の４値の変調波の場合、「００」と「０１」、或いは「１０」と「１１」のように、中央値を跨がないような遷移や、「００」と「１０」、「０１」と「１１」のように、中央値を跨いでも、その中央値からの偏差が不均等な遷移の場合にも、サンプリングタイミングは、最大でオーバーサンプリングの周期ずつでずれが修正されて行く。また、サンプリングタイミングに、１８０°近くの大きなずれが生じていても、タイミングを修正すべき方向は、検知することができる。こうして、多値変調波から、安定したシンボルクロックを再生することができる。また、アイパターンの開口率に依存しないため、ロールオフ率の変更に対して対応が容易である。さらにまた、タイミング演算は、シンボル点Ｐ付近のサンプル点Ｔ２と、その前後のサンプル点Ｔ１，Ｔ３との３点程度で行われるので、演算量を削減することもできる。このようなシンボルクロックの再生方法は、周波数変調に限らず、位相変調などのアイパターンが存在する種々の変調方式に適用することができる。
　また、自走する前記タイマ３３３およびループフィルタ３３９は、前記同期ワードパターン検出回路３４での同期ワードパターンの検出タイミングで、強制的にリセットされるので、本体データ（トラヒックチャンネル）の先頭から、精度の高いシンボルクロックを再生することができる。さらにまた、引算器３３０において、復調信号から、ＤＣオフセット分の補正を行うので、サンプル点Ｔ２で得られるシンボルデータを、前記理想の振幅レベルに近付けることができ、より安定したクロックを再生することができる。
　ここで、特開２００７－１５０４７２号公報には、前記特許文献１と同様に、ＤＣオフセット除去のための応答遅れを無くし、少ない同期ワードであっても誤検出を少なくできるように構成された同期ワード検出装置が示されている。この先行技術の同期ワード検出装置では、受信した同期ワード候補と正規の同期ワードとの誤差（差分）の平均値がオフセット量とされ、誤差からオフセット量を減じたものの二乗和に基づいて正規の同期ワードとの相異度が求められ、相異度が閾値未満である場合に、同期ワード検出が判断される。
　しかしながら、この先行技術では、各シンボル点のみで、誤差が求められ、平均値が求められている。一方、本実施の形態では、１０シンボル期間のオーバーサンプル値の総ての平均値が求められ、同期ワードの理想平均値との差からオフセット量が求められている。したがって、先行技術は、サンプル点が少なく、雑音に弱い。たとえば、同期ワードが１０シンボルである場合に、先行技術では雑音の影響が１／１０程度になるが、本実施の形態では、１０倍オーバーサンプルのために、雑音の影響が１／１００程度に抑えることができる。実際、先行技術では、各シンボル点について、先ず受信した同期ワード候補と正規の同期ワードとの誤差を演算するので、負担が大きく、本実施の形態のようなオーバーサンプルのデータに適用するのは困難である。
　また、本実施の形態では、先ず受信ワードパターンのＤＣオフセットの補正を行った後に、同期ワードパターンとの相関演算を行うので、両者に極端な差が生じておらず、前記相関器３４７に、雑音に強い積和演算型の相関器を使用することができる。
　本明細書は、上記のように様々な態様の技術を開示しているが、そのうち主な技術を以下に纏める。
　一態様にかかるフレーム同期検出回路は、受信したワードパターンからフレーム同期を検出するフレーム同期検出回路であって、受信ワードパターンの所定数分の移動平均値を算出する平均値算出部と、予め求められた同期ワードパターンにおける前記所定数分の移動平均値を理想平均値として、前記平均値算出部で求めた移動平均値との差分から、ＤＣオフセットを求めるオフセット演算部と、受信ワードパターンの各シンボル値から前記ＤＣオフセットを減算する減算部と、前記減算部でのＤＣオフセット補正後の受信ワードパターンと前記同期ワードパターンとの相関演算を行う相関演算部と、前記相関演算部で求められた相関値と予め定められた閾値とを比較し、前記閾値よりも大きい場合に、同期ワード候補と認識する候補判定部と、前記候補判定部で同期ワード候補が認織された場合、前記ＤＣオフセット補正後の受信ワードパターンと前記同期ワードパターンとの各シンボル値を比較し、総てのシンボルの誤差が一定の範囲にある場合に、同期ワードパターンを検出したと判定する最終判定部とを含む。
　このような構成のフレーム同期検出回路によれば、デジタル無線機において、受信したワードパターンからシンボル値をサンプリングするためのフレーム同期（同期ワード）を検出する際に、先ず平均値算出部で、受信ワードパターンの所定数分の移動平均値が算出され、オフセット演算部で、既定の同期ワードパターンにおける所定数分の移動平均値を理想平均値として、それらの差分を求めることによって、たとえばＦＳＫにおける周波数補正量に対応したＤＣオフセットが求められる。続いて、減算部で、受信ワードパターンの各シンボル値からそのＤＣオフセット（周波数補正量）が減算された後、相関演算部で、前記既定の同期ワードパターンとの相関演算が行われる。そして、その演算結果の相関値と所定の閾値とが比較され、単に閾値よりも大きい場合に同期ワードの検出と判定されるのではなく、候補判定部が同期ワード候補と認識し、その後さらに、最終判定部において、前記ＤＣオフセット補正後の受信ワードパターンと前記同期ワードパターンとの各シンボル値が比較され、総てのシンボルの誤差が一定の範囲にある場合に、最終的に同期ワードパターンの検出と判定する。
　したがって、相関演算（畳み込み）前にＤＣオフセットが除去されているので、同期ワードの検出と判定するための閾値を厳しくすることができ、しかも相関演算の結果で同期ワード検出を判定するのではなく、個々のシンボル点総てについて、誤差が一定の範囲にあることを最終の検出条件とするので、結果的に、フレーム同期の確立を速やかに、かつ高精度に行うことができる。
　また、他の一態様では、上述のフレーム同期検出回路において、変調波における周波数または位相の偏差に対応した振幅を有する復調信号を、所定のシンボルクロックのタイミングでサンプリングすることによって、シンボルデータを再生するシンボル再生回路を備え、前記最終判定部は、同期ワードパターンを検出したと判定した場合に、前記減算部で求められたＤＣオフセットを、前記復調信号の周波数偏差情報として、前記シンボル再生回路へ出力する。
　この構成によれば、シンボル再生回路において、ワードパターン（復調信号）から前記ＤＣオフセット分を減算することで、シンボル値の判定を高精度に行うことができる。
　また、他の一態様では、上述のフレーム同期検出回路において、前記シンボル再生回路における前記シンボルクロックを発生するタイマをさらに備え、前記最終判定部は、同期ワードパターンを検出したと判定した場合に、前記同期ワードパターンの検出タイミングにおいて前記タイマをリセットする。
　この構成によれば、同期ワードパターンの検出に応答して、シンボル再生回路においてシンボル値をサンプリングするためのシンボルクロックを発生するタイマをリセットすることによって、シンボル再生回路におけるシンボルクロックを速やかにシンボルタイミングに合わせることができる。
　また、他の一態様では、上述のフレーム同期検出回路では、前記シンボル再生回路において、シンボルを再生することで得られた前記シンボルクロックのタイミング補正量および補正方向のデータを前記タイマに与えるループフィルタを備え、前記最終判定部は、前記ループフィルタも合わせてリセットする。
　この構成によれば、シンボル再生回路におけるシンボルクロックを制御するループに安定化のために設けられるフィルタも、同期ワードパターンの検出に合わせてリセットしておくので、シンボル再生回路におけるシンボルクロックを速やかにシンボルタイミングに合わせることができる。
　また、他の一態様では、ＦＳＫ受信機は、前記の同期検出回路を前記同期ワードの検出に用いる。この構成によれば、フレーム同期の確立を速やかに、かつ高精度に行うことができる。
　この出願は、２００８年７月３１日に出願された日本国特許出願特願２００８－１９８８８５を基礎とするものであり、その内容は、本願に含まれるものである。
　本発明を表現するために、上述において図面を参照しながら実施形態を通して本発明を適切且つ十分に説明したが、当業者であれば上述の実施形態を変更および／または改良することは容易に為し得ることであると認識すべきである。したがって、当業者が実施する変更形態または改良形態が、請求の範囲に記載された請求項の権利範囲を離脱するレベルのものでない限り、当該変更形態または当該改良形態は、当該請求項の権利範囲に包括されると解釈される。
　本発明によれば、フレーム同期検出回路およびＦＳＫ受信機を提供することができる。

Claims (5)

  1. 　受信したワードパターンからフレーム同期を検出するフレーム同期検出回路であって、
    　受信ワードパターンの所定数分の移動平均値を算出する平均値算出部と、
    　予め求められた同期ワードパターンにおける前記所定数分の移動平均値を理想平均値として、前記平均値算出部で求めた移動平均値との差分から、ＤＣオフセットを求めるオフセット演算部と、
    　受信ワードパターンの各シンボル値から前記ＤＣオフセットを減算する減算部と、
    　前記減算部でのＤＣオフセット補正後の受信ワードパターンと前記同期ワードパターンとの相関演算を行う相関演算部と、
    　前記相関演算部で求められた相関値と予め定められた閾値とを比較し、前記閾値よりも大きい場合に、同期ワード候補と認識する候補判定部と、
    　前記候補判定部で同期ワード候補が認織された場合、前記ＤＣオフセット補正後の受信ワードパターンと前記同期ワードパターンとの各シンボル値を比較し、総てのシンボルの誤差が一定の範囲にある場合に、同期ワードパターンを検出したと判定する最終判定部とを含むこと
    　を特徴とするフレーム同期検出回路。
  2. 　変調波における周波数または位相の偏差に対応した振幅を有する復調信号を、所定のシンボルクロックのタイミングでサンプリングすることによって、シンボルデータを再生するシンボル再生回路を備え、
    　前記最終判定部は、同期ワードパターンを検出したと判定した場合に、前記減算部で求められたＤＣオフセットを、前記復調信号の周波数偏差情報として、前記シンボル再生回路へ出力すること
    　を特徴とする請求項１に記載のフレーム同期検出回路。
  3. 　前記シンボル再生回路における前記シンボルクロックを発生するタイマをさらに備え、
    　前記最終判定部は、同期ワードパターンを検出したと判定した場合に、前記同期ワードパターンの検出タイミングにおいて前記タイマをリセットすること
    　を特徴とする請求項２に記載のフレーム同期検出回路。
  4. 　前記シンボル再生回路において、シンボルを再生することで得られた前記シンボルクロックのタイミング補正量および補正方向のデータを前記タイマに与えるループフィルタを備え、
    　前記最終判定部は、前記ループフィルタも合わせてリセットすること
    　を特徴とする請求項３に記載のフレーム同期検出回路。
  5. 　前記請求項１～４のいずれか１項に記載の同期検出回路を前記同期ワードの検出に用いることを特徴とするＦＳＫ受信機。
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