CN111343118A - 一种同步电路及同步检测方法 - Google Patents

Abstract

本申请提供了一种同步电路及同步检测方法，该同步电路包含用于将接收的FSK信号采样点发送至运算判定单元的移位寄存器；判断FSK信号采样点的正负频偏，并将判断结果进行二值化处理的运算判定单元；用于将运算判定后的二值化结果与本地同步序列进行互相关计算，得到互相关值的同步序列求相关单元；以及用于将互相关值与互相关阈值进行比较，确定互相关峰值点的位置，将互相关峰值点对应的时刻作为同步时刻点输出的同步结果判定和输出单元。本申请提供的该同步电路能够提高同步电路的同步性能，同时大大减小了同步运算的复杂性，减小芯片面积，将复杂的传统算法最终简化为1比特数据的运算，大大降低了芯片的设计成本。

Description

一种同步电路及同步检测方法

本申请要求于2019年10月31日提交中国专利局、申请号201911051877.2、发明名称为“一种同步电路及同步检测方法”的国内申请的优先权，其全部内容通过引用结合在本申请中。

技术领域

本申请涉及无线通信技术领域，尤其涉及一种同步电路及同步检测方法。

背景技术

无线通信终端接收机的同步电路主要通过相关运算，利用空中数据包中特殊的两段数据，或者特殊数据段和本地数据段进行相关运算，从而在相关峰值定位出数据包的起始位置。同步电路的算法直接影响了接收机的接收性能，这在目前广泛使用的频移键控(Frequency-Shift-Keying，简称FSK)系统中也是同样重要。

如图1所示，图1为FSK接收机中传统同步算法框图，以32位同步地址序列、4倍符号速率为例，解调后的FSK信号输入到一个移位寄存器单元中，能量计算单元将实时计算128个采样点的信号能量和，互相关单元则负责计算128个采样点的信号和本地序列的互相关运算结果，这两个单元的输出结果输入到一个同步位置确定单元，在同步位置确定单元，互相关运算结果和能量计算单元的结果的比值，将和一个预设的阈值进行比较，如果结果大于这个阈值，那么触发同步电路的峰值搜索功能，即在随后的几个采样点内找到相关系数最大的点，该点时刻对应的即为同步序列128个采样点的最后一个采样点，至此，同步操作完成。通常，为了提高准确性，还需要将移位寄存器内存储的数据进行信号检测的操作，即将同步序列的具体32个比特检测出来，和本地32比特进行对比，从而达到更为准确的同步结果。

然而，传统的同步电路算法需要非常大的运算量，尤其是其中的信号能量计算，而且，由于输入信号和本地信号的采样点都具有一定的位宽，因此计算互相关运算也是需要比较大的运算量的，导致芯片体积大，且成本较高。

发明内容

有鉴于此，本申请提供了一种同步电路及同步检测方法，克服了传统同步电路算法运算量大，导致芯片体积大、成本高的问题。

为实现上述目的，本申请提供了以下技术方案：

一种同步电路，该同步电路包括：

移位寄存器，用于接收接收机解调输出的FSK信号采样点，并将所述FSK信号采样点发送至运算判定单元；

所述运算判定单元，用于将所述FSK信号采样点减去载波频偏直流信号后，判断所述FSK信号采样点的正负频偏，并将判断结果进行二值化处理，得到采样点的正负频偏结果；其中，所述运算判定单元的个数与同步序列的位数相同；

同步序列求相关单元，用于将所述采样点的正负频偏结果与本地同步序列的正负频偏结果进行互相关计算，得到互相关值；

同步结果判定和输出单元，用于将所述互相关值与互相关阈值进行比较，当所述互相关值达到所述互相关阈值后，确定互相关峰值点的位置，将所述互相关峰值点对应的时刻作为同步时刻点输出。

优选的，所述运算判定单元包括：

加法器，用于将所述FSK信号采样点减去载波频偏直流信号；

第一判定单元，用于判断所述FSK信号采样点的正负频偏，并将判断结果进行二值化处理，得到采样点的正负频偏结果；其中，每个运算判定单元中第一判定单元的个数与符号过采样的倍数相同。

优选的，所述运算判定单元还包括：

第二判定单元，用于判断当前符号的正负频偏，并将判断结果进行二值化处理，得到符号的正负频偏结果；其中，每个运算判定单元包含一个第二判定单元。

优选的，所述第二判定单元判断当前符号的正负频偏包括：

将当前符号内所有的采样点数据减去所述载波频偏直流信号后再相加求和，根据结果的正负值判断当前符号的正负频偏；

或者，对当前符号的中央采样点进行二值化处理，根据该二值化处理的结果判断当前符号的正负频偏。

优选的，所述同步电路还包括：

同步序列符号错误统计单元，用于接收所述第二判定单元发送的所述符号的正负频偏结果，检测所述符号与本地同步序列信息不一致的个数，得到符号错误数。

优选的，所述同步结果判定和输出单元还用于，记录所述峰值点的符号错误数，当所述峰值点的符号错误数小于预设阈值时，确定所述峰值点为同步时刻点。

一种同步电路同步检测方法，所述方法包括：

利用移位寄存器接收接收机解调输出的FSK信号采样点，并将所述FSK信号采样点发送至运算判定单元；

利用所述运算判定单元将所述FSK信号采样点减去载波频偏直流信号后，判断所述FSK信号采样点的正负频偏，并将判断结果进行二值化处理，得到采样点的正负频偏结果；其中，所述运算判定单元的个数与同步序列的位数相同；

利用同步序列求相关单元将所述采样点的正负频偏结果与本地同步序列的正负频偏结果进行互相关计算，得到互相关值；

利用同步结果判定和输出单元将所述互相关值与互相关阈值进行比较，当所述互相关值达到所述互相关阈值后，确定互相关峰值点的位置，将所述互相关峰值点对应的时刻作为同步时刻点输出。

优选的，所述方法还包括：

利用所述运算判定单元判断当前符号的正负频偏，并将判断结果进行二值化处理，得到符号的正负频偏结果。

优选的，所述方法还包括：

利用同步序列符号错误统计单元接收所述符号的正负频偏结果，检测所述符号与本地同步序列信息不一致的个数，得到符号错误数。

优选的，所述方法还包括：

利用同步结果判定和输出单元记录所述峰值点的符号错误数，当所述峰值点的符号错误数小于预设阈值时，确定所述峰值点为同步时刻点。

由以上技术方案可知，本申请提供了一种同步电路及同步检测方法，该同步电路包含移位寄存器、个数与同步序列的位数相同的运算判定单元、同步序列求相关单元以及同步结果判定和输出单元。本申请提供的该同步电路广泛适合各种频移键控的无线通信系统，无需计算输入信号的能量，具有运算量小、电路简单、控制灵活以及性能稳定等诸多优点。该电路方案基于输入信号和本地序列的互相关运算，同时，引入符号检测的结果来辅助增强同步电路的性能，大大提高了单纯依靠互相关结果得到的同步准确率。同时，对于互相关运算，采用了将输入FSK信号二值化后再做互相关的策略，极大地降低了运算的复杂度，这是传统算法中使用多比特位宽进行同步运算所不可比拟的。本申请方案能够提高同步电路的同步性能，同时减小同步运算的复杂性，减小芯片面积，将复杂的传统算法最终简化为1比特数据的运算，大大降低了芯片的设计成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为FSK接收机中传统同步算法框图；

图2为本申请提供的一种同步电路示意图；

图3为本申请提供的一种运算判定单元的结构图；

图4为本申请提供的另一种运算判定单元的结构图；

图5为本申请实施例提供的第i个运算判定单元及其运算过程简图；

图6为本申请提供的另一种同步电路示意图；

图7为本申请提供的一种同步电路同步检测方法流程图；

图8为本申请提供的另一种同步电路同步检测方法流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

传统的频移键控通信系统，其中的同步电路主要依据互相关系数的定义设计相关算法，如下面公式所示：

其中，X和Y是两个信号序列，分子δ_xy为X和Y的协方差，分母δ_x、δ_y分别为X和Y的标准差。同步检测完成之时，即为相关系数ρ_xy最大之时。在频移键控系统的实际使用中，因为本地序列Y为一常数序列，一般用上面公式的变体来搜寻和定位数据包的起始位置，如下式：

或者，

从上面两式的分子和分母不难看出，我们一方面需要求取两个序列的互相关，一方面需要求取输入信号的能量(即：E(X-E(X))²)，这对于FSK信号来说是非常有必要的。因为，在FSK信号的频域，噪声段在频域的信号能量会比较大，这样将会减小判断量μ₁或者μ₂的值；在信号段，频域的信号能量又会比较小，这样会增加判断量μ₁或者μ₂的值。这种在噪声段和信号段减小和增加μ₁或者μ₂的变化趋势，恰恰是我们所期望的。因此，在信号段的同步序列到来之时，最终的判断量μ₁或者μ₂才会出现一个比较大的峰值，这将极大地提高相关峰值的辨识率和准确度。如果仅仅通过分子互相关来操作，在低信噪比下，由于噪声的影响，使得和本地同步序列相似的其他输入序列(包括纯噪声)仍然能相关出一些较大的峰值，因此，可能会因为出现多个伪峰值而输出错误结果，这对于同步结果的准确性是十分不利的。然而，采用传统算法设计同步电路，如果要达到足够高的相关峰值辨识率，我们必须不停地求取信号段的能量，这样的计算量对于超低成本的物联网芯片来说，是十分不利的。

基于图1所示的FSK接收机中传统同步算法，传统的同步电路算法需要非常大的运算量，尤其是其中的信号能量计算。由于输入信号和本地信号的采样点都具有一定的位宽，因此计算互相关运算也是需要比较大的运算量的，这样使得芯片体积大、生产成本高。

因此，为克服传统同步电路算法运算量大，导致芯片体积大、成本高的问题，本申请提供了一种同步电路及同步检测方法，具体方案如下所述：

如图2所示，图2为本申请提供的一种同步电路的结构框图，该同步电路包括：

移位寄存器101，用于接收接收机解调输出的FSK信号采样点，并将FSK信号采样点发送至运算判定单元102；

其中，接收机解调输出的FSK信号依次输入到移位寄存器中，每当一个新的FSK采样点输入到移位寄存器，整个同步电路就会进行一次新的同步运算。

运算判定单元102，用于将FSK信号采样点减去载波频偏直流信号后，判断FSK信号采样点的正负频偏，并将判断结果进行二值化处理，得到采样点的正负频偏结果；其中，运算判定单元102的个数与同步序列的位数相同；

同样以32位同步地址序列、4倍符号速率为例，运算判定单元的输入是移位寄存器的128个(32×4)FSK信号采样点，运算判定单元102的个数为32个，每个运算判定单元输入4个采样点，对应一个符号，即，该运算判定单元的输入是一个符号共4个采样点的FSK信号，以及一个在频域代表了载波频偏的直流信号DC_est，FSK信号采样点减去该直流信号后通过第一判定单元判定为该采样点是正的频偏(代表比特信息1)还是负的频偏(代表比特信息0)，该信息可以用1bit输出K来表示，一个运算判定单元一共输出4个K值，即每个采样点的正负频偏结果k值可为0或1。直流信号DC_est可以通过任何一种载波频偏估算方法和电路来实现，此处不做强制要求。

如图3所示，图3为本申请提供的一种运算判定单元的结构图，该运算判定单元包括：

加法器1021，用于将FSK信号采样点减去载波频偏直流信号；

第一判定单元1022，用于判断FSK信号采样点的正负频偏，并将判断结果进行二值化处理，得到采样点的正负频偏结果；其中，每个运算判定单元中第一判定单元的个数与符号过采样的倍数相同。

例如，采用上例，整个同步电路中共有128个第一判定单元，用来对当前输入的128个采样点进行‘0’‘1’信息的判定，该判定结果的128个K值K₀～K₁₂₇输出到同步序列求相关单元，由于对符号采用了4倍的过采样，因此同步精度达到1/4个符号精度。

同步序列求相关单元103，用于将采样点的正负频偏结果与本地同步序列的正负频偏结果进行互相关计算，得到互相关值；

K₀～K₁₂₇输出到同步序列求相关单元，由于这128个判定结果已经用1比特进行了二值化处理，大大简化了互相关操作的复杂度，可以和本地同步序列分别做异或非操作再累加得到互相关的结果，该结果的范围为0～128。

同步结果判定和输出单元104，用于将互相关值与互相关阈值进行比较，当互相关值达到互相关阈值后，确定互相关峰值点的位置，将互相关峰值点对应的时刻作为同步时刻点输出。

其中，本申请预设一个互相关的阈值C_th，当互相关操作结果达到该阈值时，说明当前有一个互相关峰出现，可以在随后的一段时间内寻找该曲线的峰值点，峰值点时刻即为同步检测的候选时刻点。阈值C_th的选择不能太大也不能太小：太大了在低信噪比情况下不易同步上，太小了，容易得到错误的同步结果。一般情况下，该阈值可设定为100左右。

具体的，如图4所示，本申请的运算判定单元还可包括：

第二判定单元1023，用于判断当前符号的正负频偏，并将判断结果进行二值化处理，得到符号的正负频偏结果；或者，对当前符号的中央采样点进行二值化处理，根据该二值化处理的结果判断当前符号的正负频偏。

其中，每个运算判定单元包含一个第二判定单元，即依上述示例，整个同步电路包括32个第二判定单元。

第二判定单元的结果，本申请提供了两种实现方式：

一种是由同步序列和本地序列的相关峰值点，得到符号内的所有采样点，将整个符号的所有采样点求和后进行二值化处理，根据二值化结果得到该符号的正负频偏(即发射信号是1或者0)，具体的，第二判定单元输出数据完全按照数据包中有效载荷的检测算法完成对当前符号的检测：即将每个符号内4个采样点数据减去直流DC_est后再相加求和，根据结果的正负值判断当前符号所代表的信息比特为1(结果为正)还是为0(结果为负)，该信息可以用1bit输出O来表示。由于这种算法完全按照有效载荷的一般检测算法来进行，因此其准确率或者灵敏度是和有效载荷部分是一致的，这也就保证了接收机同步性能不小于有效载荷的灵敏度；

另外一种就是，由同步序列和本地序列的相关峰值点得到符号的中央采样点，仅对中央采样点直接进行二值化处理，根据二值化结果得到该符号的正负频偏(即发射信号是1或者0)。

需要说明的是，本申请包含但不局限于上述两种方法。

如图5所示，图5为本申请实施例提供的第i个运算判定单元及其运算过程简图。该运算判定单元的输入是一个符号共4个采样点的FSK信号，以及一个在频域代表了载波频偏的直流信号DC_est，FSK信号采样点减去该直流信号后通过第一判定单元1判定为该采样点是正的频偏(代表比特信息1)还是负的频偏(代表比特信息0)，该信息可以用1bit输出K来表示，整个运算判定单元一共输出4个K值。同时，FSK信号采样点减去该直流信号后的四个值还将累加在一起，然后通过第二判定单元2来判定该符号是正的频偏(代表比特信息1)还是负的频偏(代表比特信息0)，该信息可以用1bit输出O来表示，或者第二判定单元直接对当前符号的中央采样点进行二值化处理，以根据该二值化处理的结果判断该符号是正的频偏(代表比特信息1)还是负的频偏(代表比特信息0)。直流信号DC_est可以通过任何一种载波频偏估算方法和电路来实现，此处不做强制要求。

进一步的，如图6所示，该同步电路还包括：同步序列符号错误统计单元105，用于接收运算判定单元102的第二判定单元发送的符号的正负频偏结果，检测符号与本地同步序列信息不一致的个数，得到符号错误数。

因此，同步结果判定和输出单元还用于，记录峰值点的符号错误数，当峰值点的符号错误数小于预设阈值时，确定峰值点为同步时刻点。

本实施例中，该同步电路主要分为两个部分：一个是同步序列求相关；另一个是同步序列符号错误统计。这两个运算操作依赖于图中运算判定单元的执行输出：第一判定单元得到的K₀～K₁₂₇输出到同步序列求相关单元，第二判定单元得到的O₀～O₃₁输出到同步序列符号错误统计单元。

具体的，当同步序列互相关结果大于互相关阈值C_th时，触发同步结果判定和输出单元的同步判定流程工作(否则，继续同步序列互相关运算和符号错误统计的过程)：首先搜寻和确定当前互相关曲线峰值点的候选位置，该位置对应的时刻即为可能的同步时刻点，记录下该峰值点的符号错误数(即检测出的32比特数据和本地32比特地址信息不一致的个数)。然后判断符号错误数目是否小于预设阈值E_th，如果是，那么完成同步，确定此峰值点对应的时刻为同步时刻点；否则，返回同步序列互相关运算和符号错误统计的操作，直至找到满足要求的同步时刻点。当阈值E_th设为零时，就表示检测的32个符号信息和本地地址序列完全一致，没有比特错误。阈值E_th在一定程度上可以控制同步电路的性能，需要在实际使用中找到一个平衡点：当阈值比较大时，同步比较容易完成，但是会出现误同步；当阈值比较小时，同步会更准确一些，但是在低信噪比情况下，会有一定概率同步不上数据包，一般可设置为2左右，具体不做限定，可根据实际需要选择。

而且，该实施例中，由于后续还有符号错误的判定，所以对于过小的互相关阈值设定不是很敏感，即使设置过小的值，也不易发生误同步的错误。

由以上技术方案可知，本申请提供的该同步电路包含移位寄存器、个数与同步序列的位数相同的运算判定单元、同步序列求相关单元以及同步结果判定和输出单元。本申请提供的该同步电路广泛适合各种频移键控的无线通信系统，无需计算输入信号的能量，具有运算量小、电路简单、控制灵活以及性能稳定等诸多优点。该电路方案基于输入信号和本地序列的互相关运算，同时，引入符号检测的结果来辅助增强同步电路的性能，大大提高了单纯依靠互相关结果得到的同步准确率。同时，对于互相关运算，采用了将输入FSK信号二值化后再做互相关的策略，极大地降低了运算的复杂度，这是传统算法中使用多比特位宽进行同步运算所不可比拟的。本申请方案能够提高一定的同步性能，同时减小同步运算的复杂性，减小芯片面积，将复杂的传统算法最终简化为1比特数据的运算，大大降低了芯片的设计成本。

进一步的，本申请提供了一种同步电路检测方法，如图7所示，该方法包括：

S201:利用移位寄存器接收接收机解调输出的FSK信号采样点，并将FSK信号采样点发送至运算判定单元；

其中，接收机解调输出的FSK信号依次输入到移位寄存器中，每当一个新的FSK采样点输入到移位寄存器，整个同步电路就会进行一次新的同步运算。

S202:利用运算判定单元将FSK信号采样点减去载波频偏直流信号后，判断FSK信号采样点的正负频偏，并将判断结果进行二值化处理，得到采样点的正负频偏结果；其中，运算判定单元的个数与同步序列的位数相同；

具体的，利用运算判定单元的加法器将FSK信号采样点减去载波频偏直流信号；

利用运算判定单元的第一判定单元判断FSK信号采样点的正负频偏，并将判断结果进行二值化处理，得到采样点的正负频偏结果；其中，每个运算判定单元中第一判定单元的个数与符号过采样的倍数相同。

具体的，进行二值化处理即如果为正频偏，则代表比特信息1，如果为负频偏，则代表比特信息0，该判断信息可以用1bit输出K来表示。

S203:利用同步序列求相关单元将采样点的正负频偏结果与本地同步序列的正负频偏结果进行互相关计算，得到互相关值；

输入同步序列求相关单元的采样点的正负频偏结果是经过二值化处理后的，因此，大大简化了互相关操作的复杂度。

S204:利用同步结果判定和输出单元将互相关值与互相关阈值进行比较，当互相关值达到互相关阈值后，确定互相关峰值点的位置，将互相关峰值点对应的时刻作为同步时刻点输出。

其中，本申请预设一个互相关的阈值C_th，当互相关操作结果达到该阈值时，说明当前有一个互相关峰出现，可以在随后的一段时间内寻找该曲线的峰值点，峰值点时刻即为同步检测的候选时刻点。阈值C_th的选择不能太大也不能太小：太大了在低信噪比情况下不易同步上，太小了，容易得到错误的同步结果。一般情况下，该阈值可设定为100左右。

进一步的，为提高同步电路的同步性能，本申请还提供了另一种同步电路检测方法，如图8所示，该方法包括：

S301:利用移位寄存器接收接收机解调输出的FSK信号采样点，并将FSK信号采样点发送至运算判定单元；

其中，接收机解调输出的FSK信号依次输入到移位寄存器中，每当一个新的FSK采样点输入到移位寄存器，整个同步电路就会进行一次新的同步运算。

S302:利用运算判定单元将FSK信号采样点减去载波频偏直流信号后，判断FSK信号采样点的正负频偏，并将判断结果进行二值化处理，得到采样点的正负频偏结果，以及，判断当前符号的正负频偏，并将判断结果进行二值化处理，得到符号的正负频偏结果；其中，运算判定单元的个数与同步序列的位数相同；

具体的，利用运算判定单元的加法器将FSK信号采样点减去载波频偏直流信号；

利用运算判定单元的第一判定单元判断FSK信号采样点的正负频偏，并将判断结果进行二值化处理，得到采样点的正负频偏结果；其中，每个运算判定单元中第一判定单元的个数与符号过采样的倍数相同；

利用运算判定单元的第二判定单元判断当前符号的正负频偏，并将判断结果进行二值化处理，得到符号的正负频偏结果；其中，每个运算判定单元包含一个第二判定单元。

其中，判断当前符号的正负频偏包括：

将当前符号内所有的采样点数据减去所述载波频偏直流信号后再相加求和，根据结果的正负值判断当前符号的正负频偏；

或者，对当前符号的中央采样点进行二值化处理，根据该二值化处理的结果判断当前符号的正负频偏。

S303:利用同步序列求相关单元将采样点的正负频偏结果与本地同步序列的正负频偏结果进行互相关计算，得到互相关值；

输入同步序列求相关单元的采样点的正负频偏结果是经过二值化处理后的，因此，大大简化了互相关操作的复杂度。

S304:利用同步序列符号错误统计单元接收符号的正负频偏结果，检测符号与本地同步序列信息不一致的个数，得到符号错误数；

S305:利用同步结果判定和输出单元将互相关值与互相关阈值进行比较，当互相关值达到互相关阈值后，确定互相关峰值点的位置，并记录该峰值点的符号错误数，当峰值点的符号错误数小于预设阈值时，确定峰值点为同步时刻点，将互相关峰值点对应的时刻作为同步时刻点输出。

具体的，当同步序列互相关结果大于互相关阈值C_th时，触发同步结果判定和输出单元的同步判定流程工作(否则，继续同步序列互相关运算和符号错误统计的过程)：首先搜寻和确定当前互相关曲线峰值点的候选位置，该位置对应的时刻即为可能的同步时刻点，记录下该峰值点的符号错误数(即检测出的32比特数据和本地32比特地址信息不一致的个数)。然后判断符号错误数目是否小于预设阈值E_th，如果是，那么完成同步，确定此峰值点对应的时刻为同步时刻点；否则，返回同步序列互相关运算和符号错误统计的操作，直至找到满足要求的同步时刻点。当阈值E_th设为零时，就表示检测的32个符号信息和本地地址序列完全一致，没有比特错误。阈值E_th在一定程度上可以控制同步电路的性能，需要在实际使用中找到一个平衡点：当阈值比较大时，同步比较容易完成，但是会出现误同步；当阈值比较小时，同步会更准确一些，但是在低信噪比情况下，会有一定概率同步不上数据包，一般可设置为2左右，具体不做限定，可根据实际需要选择。

而且，该实施例中，由于后续还有符号错误的判定，所以对于过小的互相关阈值设定不是很敏感，即使设置过小的值，也不易发生误同步的错误。

由以上技术方案可知，本申请提供的该同步电路同步检测方法，广泛适合各种频移键控的无线通信系统，无需计算输入信号的能量，具有运算量小、电路简单、控制灵活以及性能稳定等诸多优点。该电路方案基于输入信号和本地序列的互相关运算，同时，引入符号检测的结果来辅助增强同步电路的性能，大大提高了单纯依靠互相关结果得到的同步准确率。同时，对于互相关运算，采用了将输入FSK信号二值化后再做互相关的策略，极大地降低了运算的复杂度，这是传统算法中使用多比特位宽进行同步运算所不可比拟的。本申请方案能够提高一定的同步性能，同时减小同步运算的复杂性，减小芯片面积，将复杂的传统算法最终简化为1比特数据的运算，大大降低了芯片的设计成本。

此外，需要说明的是，本申请各实施例之间相同或相似的部分可相互参考，在本申请中不再赘述。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种同步电路，其特征在于，该同步电路包括：

移位寄存器，用于接收接收机解调输出的FSK信号采样点，并将所述FSK信号采样点发送至运算判定单元；

所述运算判定单元，用于将所述FSK信号采样点减去载波频偏直流信号后，判断所述FSK信号采样点的正负频偏，并将判断结果进行二值化处理，得到采样点的正负频偏结果；其中，所述运算判定单元的个数与同步序列的位数相同；

同步序列求相关单元，用于将所述采样点的正负频偏结果与本地同步序列的正负频偏结果进行互相关计算，得到互相关值；

同步结果判定和输出单元，用于将所述互相关值与互相关阈值进行比较，当所述互相关值达到所述互相关阈值后，确定互相关峰值点的位置，将所述互相关峰值点对应的时刻作为同步时刻点输出。

2.根据权利要求1所述的同步电路，其特征在于，所述运算判定单元包括：

加法器，用于将所述FSK信号采样点减去载波频偏直流信号；

第一判定单元，用于判断所述FSK信号采样点的正负频偏，并将判断结果进行二值化处理，得到采样点的正负频偏结果；其中，每个运算判定单元中第一判定单元的个数与符号过采样的倍数相同。

3.根据权利要求2所述的同步电路，其特征在于，所述运算判定单元还包括：

第二判定单元，用于判断当前符号的正负频偏，并将判断结果进行二值化处理，得到符号的正负频偏结果；其中，每个运算判定单元包含一个第二判定单元。

4.根据权利要求3所述的同步电路，其特征在于，所述第二判定单元判断当前符号的正负频偏包括：

将当前符号内所有的采样点数据减去所述载波频偏直流信号后再相加求和，根据结果的正负值判断当前符号的正负频偏；

或者，对当前符号的中央采样点进行二值化处理，根据该二值化处理的结果判断当前符号的正负频偏。

5.根据权利要求3所述的同步电路，其特征在于，所述同步电路还包括：

同步序列符号错误统计单元，用于接收所述第二判定单元发送的所述符号的正负频偏结果，检测所述符号与本地同步序列信息不一致的个数，得到符号错误数。

6.根据权利要求5所述的同步电路，所述同步结果判定和输出单元还用于，记录所述峰值点的符号错误数，当所述峰值点的符号错误数小于预设阈值时，确定所述峰值点为同步时刻点。

7.一种同步电路同步检测方法，其特征在于，所述方法包括：

利用移位寄存器接收接收机解调输出的FSK信号采样点，并将所述FSK信号采样点发送至运算判定单元；

利用所述运算判定单元将所述FSK信号采样点减去载波频偏直流信号后，判断所述FSK信号采样点的正负频偏，并将判断结果进行二值化处理，得到采样点的正负频偏结果；其中，所述运算判定单元的个数与同步序列的位数相同；

利用同步序列求相关单元将所述采样点的正负频偏结果与本地同步序列的正负频偏结果进行互相关计算，得到互相关值；

利用同步结果判定和输出单元将所述互相关值与互相关阈值进行比较，当所述互相关值达到所述互相关阈值后，确定互相关峰值点的位置，将所述互相关峰值点对应的时刻作为同步时刻点输出。

8.根据权利要求7所述的方法，其特征在于，所述方法还包括：

利用所述运算判定单元判断当前符号的正负频偏，并将判断结果进行二值化处理，得到符号的正负频偏结果。

9.根据权利要求8所述的方法，其特征在于，所述方法还包括：

利用同步序列符号错误统计单元接收所述符号的正负频偏结果，检测所述符号与本地同步序列信息不一致的个数，得到符号错误数。

10.根据权利要求9所述的方法，其特征在于，所述方法还包括：

利用同步结果判定和输出单元记录所述峰值点的符号错误数，当所述峰值点的符号错误数小于预设阈值时，确定所述峰值点为同步时刻点。

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