WO2009127670A1 - Programmierbarer antifuse-transistor und verfahren zum programmieren desselben - Google Patents

Programmierbarer antifuse-transistor und verfahren zum programmieren desselben Download PDF

Info

Publication number
WO2009127670A1
WO2009127670A1 PCT/EP2009/054483 EP2009054483W WO2009127670A1 WO 2009127670 A1 WO2009127670 A1 WO 2009127670A1 EP 2009054483 W EP2009054483 W EP 2009054483W WO 2009127670 A1 WO2009127670 A1 WO 2009127670A1
Authority
WO
WIPO (PCT)
Prior art keywords
source
drain
voltage
terminal
gate
Prior art date
Application number
PCT/EP2009/054483
Other languages
English (en)
French (fr)
Inventor
Martin Groepl
Holger Hoeltke
Original Assignee
Silicon Line Gmbh
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Line Gmbh filed Critical Silicon Line Gmbh
Priority to EP09733487A priority Critical patent/EP2269193A1/de
Priority to JP2011504452A priority patent/JP5591792B2/ja
Publication of WO2009127670A1 publication Critical patent/WO2009127670A1/de
Priority to US12/901,515 priority patent/US8194431B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a programmable antifuse transistor, in particular an n-channel MOS transistor, according to the preamble of claim 1.
  • the present invention further relates to an antifuse circuit arrangement, in particular a one-time electrically programmable non-volatile memory cell according to the preamble of claim 7.
  • an antifuse circuit arrangement can, in particular as surface-efficient, designed for non-volatile or nonvolatile storage of bits, once electrically be formed programmable permanent memory cell.
  • the present invention further relates to a method for programming at least one such antifuse transistor according to the preamble of claim 10.
  • metal oxide transistors Metal Oxide Semiconductor (Field Effect Transistors) or MOS (FETs)
  • FETs Field Effect Transistors
  • a metal-oxide transistor can serve as an electrically programmable fuse which does not interrupt an electrically conductive connection during programming, but produces it (so-called anti-fuse technology).
  • an n-channel MOS transistor has four terminals, namely, gate, source (n-doped), substrate (p-doped), and drain (n-doped). Accordingly, it should be noted that a parasitic npn
  • Bipolar transistor from the regions (or regions) source (emitter) - substrate (base) - drain (collector) is formed.
  • the substrate ie base voltage
  • the source ie emitter voltage during programming
  • charge carriers enter the substrate region (base) via the pn junction between substrate and source; by applying a positive voltage to the drain at the drain, a current flows, which is caused by the introduced charge carriers in the substrate region.
  • the substrate potential is raised so far relative to the source potential that a pn diode (with a forward voltage of approximately 0.6 volt) located between the substrate and the source rises due to polarity in the forward direction - lent current flow
  • EP 1 777 708 A1 discloses a non-transient 3,5-transistor Speyer cell with gate oxide breakthrough
  • the object of the present invention is to further develop an antifuse transistor of the type mentioned above, an antifuse circuit arrangement of the type mentioned at the outset and a method of the type mentioned above that active circuit (ste ⁇ l) e (n) must not be located at a significant distance to the antifuse, in this way, the space requirement should be minimized, without requiring additional process steps in this case by an antifuse transistor with the specified in claim 1
  • n-channel MOS transistor is basically preferred, because in comparison with a p-channel MOS transistor, it has a higher conductivity (the charge carrier mobility of an n-channel MOS transistor).
  • Channel MOS transistor is higher than the charge carrier mobility of a p channel MOS transistor
  • the magnitude of the potential difference between the source terminal and the substrate terminal is at most about 0.5 volts, more preferably at most about 0.3 volts.
  • the amount of the potential difference between the source terminal and the substrate terminal is particularly preferably chosen to be smaller than the forward voltage of silicon pn junctions or of silicon pn diodes in order to avoid a latch-up of adjacent circuits.
  • the source terminal and the substrate terminal during programming at substantially the same potential, in particular collectively on a reference or reference potential, for example, at ground potential, zero potential or ground potential (ground or GND), recorded; for example by metallic connection (so-called short circuit).
  • a reference or reference potential for example, at ground potential, zero potential or ground potential (ground or GND), recorded; for example by metallic connection (so-called short circuit).
  • the amount of potential difference between the drain of the antifuse transistor and the source of the antifuse transistor during programming is greater, for
  • the largest possible drain-source voltage amount is achieved with a minimum amount of electric field strength between gate and conductive
  • the drain terminal is brought to a much higher potential than the reference or reference potential during programming, for example to approximately +4 volts.
  • a positive gate-source voltage which during programming is about half the size or slightly more than about half the size of the drain-source voltage, in the order of magnitude between about 0.4 times and about 0, 7 times the amount of the drain-source voltage is (for example, about +2 volts)
  • this current flow With a suitable choice of drain-source and gate-source voltage, becomes so great that local thermal heating of the semiconductor material between source and drain occurs. If this local thermal heating is so great that the semiconductor material melts between the source and the drain, this melting process produces a permanent conducting channel between the source and drain which is approximately 10,000 times greater in conductivity than in the unprogrammed state.
  • the antifuse transistor according to the present invention, the antifuse circuit arrangement according to the present invention and the method according to the present invention are characterized in particular by a high integration density with other active circuit parts, since there is no need for increased safety distance between antifuse and active circuit.
  • the substrate potential is conventionally raised, for example in the prior art method according to US Pat. No. 7,272,067 B1, according to the invention the substrate remains at a fixed reference or reference potential, for example at ground potential (ground or GND).
  • the substrate potential is not (or only slightly) raised, so that active circuit (steep) e (n) is not in clear distance from the antifuse. Rather, the transistor according to the invention is overloaded as it were defined for a short time; For example, a 1.2 volt transistor can be operated for a short time with a maximum voltage of about 2 volts between the gate and the source-drain channel.
  • both the drain-gate voltage may be about +2 volts and the gate-source voltage may be about +2 volts, resulting in a drain-source voltage of about +4 volts.
  • the present invention relates to the use of at least one antifuse transistor, in particular of at least one n-channel MOS transistor, according to the type set out above and / or a method according to the kind set forth above in at least one antifuse circuit arrangement, in particular at least one area-efficient, one-time electrically programmable non-volatile memory cell according to the above-described kind for non-volatile or nonvolatile storage of bits, for example in at least one C [complementary] M [etal] 0 [xide] S [emiconductor] -l [ ntegrated] C [ircuit] -Analogscrien.
  • FIG. 1 is a schematic cross-sectional view of an embodiment of an antifuse transistor programmable according to the method of the present invention according to the present invention
  • Fig. 2A is a schematic representation of a pre-stage of a first embodiment of an anti-fuse circuit according to the present invention having the antifuse transistor of Fig. 1;
  • Fig. 2B is a schematic representation of the first embodiment of the anti-fuse circuit of Fig. 2A in the form of an area-efficient permanent memory cell once electrically programmable according to the method of the present invention, having the antifuse transistor of Fig. 1;
  • FIG. 2C shows a schematic illustration of a second exemplary embodiment of an antifuse circuit arrangement in the form of an area-efficient permanent memory cell which is once electrically programmable according to the method according to the present invention and has the antifuse transistor from FIG. 1. Similar or similar embodiments, elements or features are identical in FIG. 1 to FIG. 2C
  • FIG. 1 there is shown a schematic cross-sectional view of an embodiment of a programmable antifuse n-channel MOS transistor 100 in accordance with the present invention, operating in accordance with the method of the present invention and having its conductivity in the programmed state greater by a factor of 10,000 as in the unprogrammed state.
  • drain D with connection ( drain contact or drain terminal) 16 and
  • the magnitude of the potential difference between the source terminal 14 and the substrate terminal 18 is selected smaller than the forward voltage of silicon-pn junctions 22 located in the immediate vicinity, for example, at a distance of approximately one micron.
  • the amount of the potential difference between the source terminal 14 and substrate terminal 18 is at most about 0.5 volts, more preferably at most about 0.3 volts;
  • the drain terminal 16 and the source terminal 14 are at different potential during programming, in particular during the reflow, wherein the amount of this potential difference between the drain terminal 16 and source 14 by more than twice the maximum allowable nominal (continuous) operating voltage n-channel MOS transistor 100; In the exemplary embodiment of FIG. 1, the drain terminal 16 is at a higher potential than the reference or reference potential GND.
  • Hatched in FIG. 1 is the one, among other things, limited by the silicon pn junctions 22 region 20 of the p-substrate 10, which is modified by the programming, that is, by the melting insofar as this area is now n-diffused ,
  • a voltage source 24 for providing the suitable for the firing or melting voltage V B (exemplary order of magnitude: about 4.2 volts to about five volts) is disposed between the drain terminal 16 and the source terminal 14 (see Fig. 1). Also between the drain terminal 16 and the source 14, in series with the Brenn- or
  • Melting voltage source 24 is a current-limiting element in the form of a current source 26 for the fuel or melt stream I 8 available.
  • an element 28 defining the voltage at the gate G is arranged between the gate terminal 12 and the source terminal 14 (see FIG.
  • FIG. 2A pre-stage
  • FIG. 2B in which a first exemplary embodiment of an anti-fuse circuit 200 having antifuse transistor 100 according to FIG. 1 is shown schematically
  • element 28 defining the voltage at gate G is shown , which is exemplified in Fig. 1 in a simplified representation as Sparv ⁇ ungsttle 28 for a defined bias to the gate G, configured in the first embodiment for the antifuse circuit 200 in the form of a voltage divider arrangement 28a, 28b.
  • the current-limiting element 26 is associated with the drain terminal 16 and the side facing away from the gate G side of the first resistor 28a of the voltage divider.
  • Both resistors 28a, 28b of the voltage divider arrangement are designed with high resistance, for example of the order of a few hundred kilohms.
  • FIG. 2C which schematically illustrates a second exemplary embodiment of antifuse circuit 200 'having antifuse transistor 100 according to FIG. 1, element 28 defining the voltage at gate G is shown in FIG simplified representation is exemplified as a voltage source 28 for a defined bias to the gate G, configured in the second embodiment for the antifuse circuitry 200 'in the form of a voltage regulator element 28'.
  • the drain connection 16 is brought to a significantly higher potential, for example, during programming than at the reference or reference potential GND to about +4 volts (see Fig. 2A).
  • the order of magnitude in the range of between about 0.4 times and about 0.7 times the amount of the drain-source voltage during programming, that is about half or a little more than about half is as large as the drain-source voltage and thus in the embodiments according to FIGS. 2A to 2C, for example, about +2 volts, there is the formation of a conductive charge carrier channel between the source S and drain D and thus to the flow of charge carriers between source S and drain D.
  • the semiconductor material 20 is thermally heated between source S and drain D and locally melts to form a permanently conductive channel between source S and drain D.
  • Such anti-fuse circuitry 200, 200 ' may be the basis for a more complex memory system, such as may be used in a memory device for nonvolatile or nonvolatile storage of bits;
  • a memory device may comprise an array of area-efficient, once electrically programmable, non-volatile memory cells based on the antifuses 100; the anti-fuse circuitry (s) 200, 200 'is then integrated in this array.
  • control unit 300 (so-called programming controller, see Fig. 2B and Fig. 2C) is the
  • t first switching position of the switch 30
  • the switch 30 is closed, not only a conductive connection between the fuel or melt current source 26 and the side facing away from the gate G side of the first resistor 28 a of the voltage divider is created, but parallel to the antifuse transistor 100 (already discussed above with reference to FIG 2A ) positive gate-source voltage is provided, so that the transistor 100 is placed in a conductive state
  • This gate-to-source voltage is about half the size (or slightly more than about half) of the drain-source voltage during programming, that is, in the range between about 0.4 times and about 0.7 times the Amount of the Dram source voltage and thus amounts to in the exemplary embodiments according to FIGS. 2A to 2C, for example, approximately +2 volts
  • the proviso is that a maximum drain-source voltage amount arises with a minimum amount of voltage between the gate G and the conducting channel, that is, with a minimal amount of electric field strength between the gate G and the conducting channel
  • the burning or melting current I 8 provided by the combustion or melt current source 26, for example of the order of approximately five milliamperes, can flow through this charge carrier flow I B the semicon- ductor 20 between source S and drain D is thermally heated and melts locally under durably conductive channeling between source S and drain D.
  • this current-limiting element 34 is designed as an ohmic resistor.
  • this current-limiting element 34 ' is designed as a current source
  • a decision element 36 is provided, which is not necessarily as an inverter (see
  • the antifuse transistor 100 is programmed, that is called “burned” or “damaged” or “destroyed”, then the antifuse transistor 100 is in a conductive, ie low-impedance state.
  • the voltage divider ratio RD S / (R S E + RD S) follows on to the drain terminal 16 to equipotential then thus lying center of the input terminal of the inverter 36 is a voltage well below V 8/2 well below half the supply voltage such a voltage significantly below V s / 2 represents the input of the inverter 36, a logical "0", which is at the output out of the inverter 36, through which the output terminal of the elekt ⁇ sch programmable non-volatile memory cell is given at the same time, a logical "1" is output
  • non-programmed that is “non-burned” (or “unfired”) or “undamaged” (or “undamaged”) or “non-destructed” (or “undelivered”) transistor 100, which may still be prior to programming in accordance with the present invention, for example Compared to the current-limiting element 34 significantly less conductive, that is much higher impedance, resulting in the input of the inverter 36, due to the voltage divider ratio RDS / (R S E + RDS).
  • a voltage above V 5/2 that is significantly above half the supply voltage results, for example, approximately the supply voltage V 3
  • V 3 Such a voltage of well above Vs / 2 represents the input of the inverter 36, a logic "1 ', which at the output out of the inverter 36, through which the output terminal of the electrically programmable permanent memory cell is simultaneously given, a logic "0" is output
  • the antifuse circuit 200 ' according to FIG. 2C
  • FIGS. 1 to 2C have the advantage over the prior art that the active circuit point does not have to be at a considerable distance from the antifuse.
  • active circuit points can be at a minimum distance to the antifuse transistor 100 are placed
  • the antifuse transistor 100 according to the present invention see FIG. 1
  • the antifuse circuitry 200 see FIG. 2B
  • 200 ' see FIG. 2C
  • the substrate potential is not (or only marginally) raised. Rather, the transistor 100 will, so to speak overloaded for a short time, for example, a 1.2 volt
  • Transistor 100 is briefly operated at a maximum gate voltage of about 2 volts.
  • control unit in particular programming controller 10 substrate (corresponding to base), in particular p-type substrate 12 connection of the gate G, in particular gate contact or gate terminal 14 connection of the source S, in particular source contact or source terminal 16 connection of the drain D, in particular drain contact or Drainterminal
  • connection of the substrate 10, in particular substrate contact or substrate terminal 20 semiconductor material, in particular fusible or molten semiconductor material 22 pn junction, in particular silicon pn junction
  • voltage source in particular fuel or melt voltage source, for providing the fuel or melt voltage V B.
  • current-limiting element in particular current source, for example, for fuel or fuse current I B 28 voltage at the gate G defining element, in particular voltage source for providing a
  • GND reference potential or reference potential in particular ground potential or ground potential or zero potential

Abstract

Um einen programmierbaren Antifuse-Transistor (100), insbesondere n-Kanal-MOS-Transistor, sowie ein Verfahren zum Programmieren mindestens eines derartigen Antifuse-Transistors (100), aufweisend - mindestens ein Gate (G) mit Gateanschluss (12), - mindestens eine Source (S) mit Sourceanschluss (14), - mindestens eine Drain (D) mit Drainanschluss (16) und - mindestens ein Substrat (10) mit Substratanschluss (18), so weiterzuentwickeln, dass sich aktive Schaltung(steil)e(n) nicht in deutlichem Abstand zur Antifuse befinden müssen, um auf diese Weise den Flächenbedarf zu minimieren, ohne hierbei zusätzliche Prozessschritte zu benötigen, wird vorgeschlagen, - dass der Betrag der Potentialdifferenz zwischen dem Sourceanschluss (14) und dem Substratanschluss (18) höchstens etwa 0,5 Volt, insbesondere höchstens etwa 0,3 Volt, ist, - dass der Drainanschluss (16) und der Sourceanschluss (14) auf unterschiedlichem Potential liegen und - dass durch Einstellen der Drain-Source-Spannung und/oder der Gate-Source-Spannung zwischen Source (S) und Drain (D) ein Ladungsträgerfluss auftritt, durch den das Halbleitermaterial (20) zwischen Source (S) und Drain (D) thermisch erhitzt wird und lokal unter Bildung zumindest eines dauerhaft leitenden Kanals zwischen Source (S) und Drain (D) schmilzt.

Description

PROGRAMMIERBARER A N T I F U S E -T R A N S I S T O R UND VERFAHREN ZUM PROGRAMMIEREN DESSELBEN
Technisches Gebiet
Die vorliegende Erfindung betrifft einen programmierbaren Antifuse-Transistor, insbesondere einen n-Kanal- MOS-Transistor, gemäß dem Oberbegriff des Anspruchs 1.
Die vorliegende Erfindung betrifft des Weiteren eine Antifuse-Schaltungsanordnung, insbesondere eine einmalig elektrisch programmierbare Permanentspeicherzelle, gemäß dem Oberbegriff des Anspruchs 7. Eine derartige Antifuse-Schaltungsanordnung kann insbesondere als flächeneffiziente, zur nicht-flüchtigen oder non- volatilen Speicherung von Bits ausgelegte, einmalig elektrisch programmierbare Permanentspeicherzelle aus- gebildet sein.
Die vorliegende Erfindung betrifft des Weiteren ein Verfahren zum Programmieren mindestens eines derartigen Antifuse-Transistors gemäß dem Oberbegriff des Anspruchs 10. Stand der Technik
Auf dem technischen Gebiet der elektrisch programmierbaren Speicherzellen gelangen zum Beispiel Metal- Oxid-Transistoren [Metal Oxide Semiconductor (Field-Effect Transistors) oder MOS(FETs)] zum Einsatz. Grundsätzlich kann ein Metal-Oxid-Transistor als elektrisch programmierbare Sicherung dienen, die während der Programmierung eine elektrisch leitfähige Verbindung nicht unterbricht, sondern herstellt (sogenannte Anti- fuse-Technologie).
So verfügt exemplarisch ein n-Kanal-MOS-Transistor über vier Anschlüsse, nämlich Gate, Source (n-dotiert), Substrat (p-dotiert) und Drain (n-dotiert). Entsprechend ist festzustellen, dass ein parasitärer npn-
Bipolartransistor aus den Gebieten (oder Regionen) Source (Emitter) - Substrat (Basis) - Drain (Kollektor) gebildet ist.
Wird während der Programmierung die Substrat-, also Basisspannung gegenüber der Source-, also Emitter- Spannung positiv angehoben, gelangen über den pn-Übergang zwischen Substrat und Source Ladungsträger in die Substratregion (Basis); durch Anlegen einer gegenüber dem Source positiveren Spannung am Drain fließt ein Strom, der durch die eingebrachten Ladungsträger in der Substratregion hervorgerufen wird.
Ist die Stromgröße zwischen Source und Drain hierbei genügend groß gewählt, so kommt es zu einer lokalen thermischen Erhitzung bis hin zum lokalen Aufschmelzen von Halbleitermaterial zwischen Source und Drain; diese lokale thermische Erhitzung ist so groß, dass Halbleitermaterial schmilzt; hierdurch wird ein dauerhaft leitender Kanal zwischen Source und Drain erzeugt, der in seiner Leitfähigkeit um etwa den Faktor 10.000 größer ist als im unprogrammierten Zustand. Eine derartige elektrisch programmierbare Antifuse ist im Stand der Technik zum Beispiel in der Druckschrift
US 7 272 067 B1 offenbart. Aufgrund der zwischen den beiden p-Typ-Substraten angeordneten Isolationsschicht in Form einer n-Wanne (= "deep n-well") sind zusätzliche Prozessschritte erforderlich, was die Herstellung dieser bekannten elektrisch programmierbaren Antifuse komplizierter macht und höhere Fertigungskosten nach sich zieht.
Bei der elektrisch programmierbaren Antifuse gemäß der Druckschrift US 7 272 067 B1 wird das Substratpotential gegenüber dem Sourcepotential soweit angehoben, dass eine sich zwischen Substrat und Source befindliche pn-Diode (mit einer Flussspannung von etwa 0,6 Volt) infolge Polung in Vorwärtsrichtung einen erheb- liehen Stromfluss ermöglicht
Hierbei erweist es sich als nachteilig, dass wahrend der Programmierung in der Nahe der Antifuse keine aktiven Schaltungen oder aktiven Schaltungstelle betπeben werden dürfen, denn derartige aktive Schal- tung(steιl)e(n) sind durch das angehobene Substratpotential in ihrer Funktion zumindest eingeschränkt, wenn nicht sogar nicht mehr langer funktionsfähig
Alternativ oder ergänzend hierzu besteht im Stand der Technik auch die Gefahr, dass durch das Anheben des Substratpotentials ein parasitärer Thyristor gezündet wird (sogenannter Latch-Up-Effekt oder Single Event Latch-Up, abgekürzt SEL)
Hierbei handelt es sich um eine Fehlfunktion im elektronischen Halbleiterbauelement, bei der es zu einem elektπschen Kurzschluss der Versorgungsspannung des betreffenden Bauelements kommt, der ohne Schutzmaßnahmen meist zu einer thermischen Zerstörung der Schaltung fuhrt
Hieraus resultiert, dass sich aktive Schaltung(steιl)e(n) auf derselben Schaltungsanordnung (Integrated Circuit oder IC) im Stand der Technik gemäß der Druckschrift US 7 272 067 B1 in deutlichem Abstand zur Antifuse befinden müssen, beispielsweise in einem Abstand von etwa einhundert Mikrometern, woraus ein hoher Flachenbedarf resultiert, der dem allgemeinen Trend zur Miniaturiserung von Schaltungsanordnungen zuwider lauft
Zum Stand der Technik sei des Weiteren
- auf die Druckschrift US 6 650 143 B1 , in der ein programmierbares Gatearray offenbart ist,
- auf die Druckschrift EP 1 777 708 A1 , in der eine nicht-fluchtige 3,5-Transιstor-Speιcherzelle mit Gateoxid- Durchbruch offenbart ist,
- auf die Druckschrift US 7 280 425 B2, in der eine einmal programmierbare Antifuse-Zelle offenbart ist, sowie
- auf die Druckschrift US 2008/0007985 A1, in der eine Antifuse-Schaltung mit Vorspannungstransistor offenbart ist, aufmerksam gemacht
Darstellung der vorliegenden Erfindung: Aufgabe, Losung, Vorteile
Ausgehend von den vorstehend dargelegten Nachteilen und Unzulänglichkeiten sowie unter Würdigung des umπssenen Standes der Technik hegt der vorliegenden Erfindung die Aufgabe zugrunde, einen Antifuse- Transistor der eingangs genannten Art, eine Antifuse-Schaltungsanordnung der eingangs genannten Art sowie ein Verfahren der eingangs genannten Art so weiterzuentwickeln, dass sich aktive Schaltung(steιl)e(n) nicht in deutlichem Abstand zur Antifuse befinden müssen, auf diese Weise soll der Flachenbedarf minimiert werden, ohne hierbei zusätzliche Prozessschritte zu benotigen Diese Aufgabe wird durch einen Antifuse-Transistor mit den im Anspruch 1 angegebenen Merkmalen, durch eine Antifuse-Schaltungsanordnung mit den im Anspruch 7 angegebenen Merkmalen sowie durch ein Verfahren mit den im Anspruch 10 angegebenen Merkmalen gelost Vorteilhafte Ausgestaltungen und zweckmäßige Weiterbildungen der vorliegenden Erfindung sind in den jeweiligen Unteranspruchen gekennzeichnet Die vorliegende Erfindung, die gleichermaßen bei n-Kanal-MOS-Transιstoren, bei p-Kanal-MOS-Transιstoren oder bei vergleichbaren Transistoraufbauten einsetzbar ist, wird nachstehend - rein exemplaπsch - anhand eines mit vier Anschlüssen (Gate, Source, Drain, Substrat) ausgestatteten n-Kanal-MOS-Transιstors dargelegt
Hierbei ist der Einsatz eines n-Kanal-MOS-Transιstors grundsätzlich bevorzugt, weil dieser im Vergleich zu einem p-Kanal-MOS-Transιstor eine höhere Leitfähigkeit aufweist (die Ladungstragerbeweghchkeit eines n-
Kanal-MOS-Transistors ist hoher als die Ladungstragerbeweghchkeit eines p Kanal-MOS-Transistors), aus diesem Grunde erfolgt die nachstehende Erläuterung exemplarisch anhand eines n-Kanal-MOS-Transistors:
Gemäß der Lehre der vorliegenden Erfindung ist während der Programmierung der Betrag der Potentialdifferenz zwischen dem Sourceanschluss und dem Substratanschluss höchstens etwa 0,5 Volt, insbesondere höchstens etwa 0,3 Volt. Hierbei wird der Betrag der Potentialdifferenz zwischen dem Sourceanschluss und dem Substratanschluss in besonders bevorzugter Weise kleiner als die Durchlassspannung von Silizium-pn- Übergängen oder von Silizium-pn-Dioden gewählt, um ein Latch-Up benachbarter Schaltungen zu vermeiden.
In vorteilhafter Weise werden der Sourceanschluss und der Substratanschluss während der Programmierung auf im Wesentlichen demselben Potential, insbesondere gemeinsam auf einem Bezugs- oder Referenzpotential, zum Beispiel auf Massepotential, auf Nullpotential oder auf Erdpotential (ground oder GND), festgehalten; zum Beispiel durch metallische Verbindung (sogenannter Kurzschluss).
In vorteilhafter Weise ist der Betrag der Potentialdifferenz zwischen dem Drainanschluss des Antifuse- Transistors und dem Sourceanschluss des Antifuse-Transistors während der Programmierung größer, zum
Beispiel um mehr als den Faktor 2 größer, als die maximal zulässige nominale Dauerbetriebsspannung von MOS-Transistoren der gleichen Art.
In zweckmäßiger Weise wird bei der vorliegenden Erfindung ein größtmöglicher Drain-Source- Spannungsbetrag mit einem kleinstmöglichen Betrag der elektrischen Feldstärke zwischen Gate und leitendem
Kanal kombiniert; so wird in bevorzugter Weise der Drainanschluss während der Programmierung auf ein gegenüber dem Bezugs- oder Referenzpotential deutlich höheres Potential gebracht, zum Beispiel auf etwa +4 Volt. Durch Anlegen einer positiven Gate-Source-Spannung, die während der Programmierung etwa halb so groß oder etwas mehr als etwa halb so groß wie die Drain-Source-Spannung ist, größenordnungsmäßig also im Bereich zwischen dem etwa 0,4fachen und dem etwa 0,7fachen des Betrags der Drain-Source-Spannung liegt (zum Beispiel bei etwa +2 Volt), kommt es zur Bildung jedenfalls eines leitfähigen Ladungsträgerkanals zwischen Source und Drain und mithin zum Stromfluss zwischen Source und Drain.
Gemäß einer bevorzugten Ausgestaltungsform der vorliegenden Erfindung wird dieser Stromfluss bei geeigneter Wahl von Drain-Source- und Gate-Source-Spannung so groß, dass es zu einer lokalen thermischen Erhitzung des Halbleitermaterials zwischen Source und Drain kommt. Ist diese lokale thermische Erhitzung so groß, dass das Halbleitermaterial zwischen Source und Drain schmilzt, so erzeugt dieser Schmelzprozess einen dauerhaften leitenden Kanal zwischen Source und Drain, der in seiner Leitfähigkeit um etwa den Faktor 10.000 größer ist als im unprogrammierten Zustand.
Der Antifuse-Transistor gemäß der vorliegenden Erfindung, die Antifuse-Schaltungsanordnung gemäß der vorliegenden Erfindung sowie das Verfahren gemäß der vorliegenden Erfindung zeichnen sich insbesondere durch eine hohe Integrationsdichte mit anderen aktiven Schaltungsteilen aus, denn es ist kein erhöhter Sicherheitsabstand zwischen Antifuse und aktiver Schaltung erforderlich.
Während das Substratpotential konventionellerweise, zum Beispiel beim Verfahren gemäß der Druckschrift US 7 272 067 B1 aus dem Stand der Technik, angehoben wird, bleibt das Substrat erfindungsgemäß auf fes- tem Bezugs- oder Referenzpotential, zum Beispiel auf Erdpotential (ground oder GND).
Durch Anheben des Drainanschlusses auf ein gegenüber dem Bezugs- oder Referenzpotential deutlich höheres Potential und durch Anlegen einer positiven Gate-Source-Spannung wird das Substratpotential nicht (oder nur unwesentlich) angehoben, so dass sich aktive Schaltung(steil)e(n) nicht in deutlichem Abstand zur Antifuse befinden müssen. Vielmehr wird der Transistor erfindungsgemäß gewissermaßen kurzzeitig definiert überbelastet; so kann etwa ein 1 ,2 Volt-Transistor kurzzeitig mit einer maximalen Spannung von etwa 2 Volt zwischen dem Gate und dem Source-Drain-Kanal betrieben werden. In diesem Zahlenbeispiel kann sowohl die Drain-Gate-Spannung etwa +2 Volt als auch die Gate-Source-Spannung etwa +2 Volt betragen, wodurch sich eine Drain-Source- Spannung von etwa +4 Volt ergibt.
Der Fachmann auf dem technischen Gebiet der auf Transistortechnologie basierenden, einmalig elektrisch programmierbaren Permanentspeicherzellen wird in Bezug auf die vorliegende Erfindung insbesondere zu schätzen wissen, dass die vorbeschriebene Ausbildung einer leitfähigen Verbindung durch Aufschmelzen des Halbleitermaterials vorzugsweise im Substrat erfolgt, also vorzugsweise nicht innerhalb des Gateoxids eine leitende Verbindung entsteht.
An derartigen Stellen im Substrat ist eine hohe Langzeitstabilität zu erwarten, denn durch das Aufschmelzen des Halbleitermaterials unterhalb des Gateoxids kann ein voluminöser leitender Kanal zwischen Drain und Source erzeugt werden, der nicht durch kleinste Bruchstellen seine Leitfähigkeit zu vertieren droht.
Die vorliegende Erfindung betrifft schließlich die Verwendung mindestens eines Antifuse-Transistors, insbesondere mindestens eines n-Kanal-MOS-Transistors, gemäß der vorstehend dargelegten Art und/oder eines Verfahrens gemäß der vorstehend dargelegten Art in mindestens einer Antifuse-Schaltungsanordnung, insbe- sondere in mindestens einer flächeneffizienten, einmalig elektrisch programmierbaren Permanentspeicherzelle, gemäß der vorstehend dargelegten Art zur nicht-flüchtigen oder non-volatilen Speicherung von Bits, zum Beispiel in mindestens einer C[omplementary]M[etal]0[xide]S[emiconductor]-l[ntegrated]C[ircuit]-Analogschaltung.
Kurze Beschreibung der Zeichnungen
Wie bereits vorstehend erörtert, gibt es verschiedene Möglichkeiten, die Lehre der vorliegenden Erfindung in vorteilhafter Weise auszugestalten und weiterzubilden. Hierzu wird einerseits auf die dem Anspruch 1 , dem Anspruch 7 sowie dem Anspruch 10 nachgeordneten Ansprüche verwiesen, andererseits werden weitere Ausgestaltungen, Merkmale und Vorteile der vorliegenden Erfindung nachstehend unter Anderem anhand des durch Fig. 1 bis Fig. 2B veranschaulichten Ausführungsbeispiels näher erläutert.
Es zeigt:
Fig. 1 in schematischer Querschnittansicht ein Ausführungsbeispiel für einen nach dem Verfahren gemäß der vorliegenden Erfindung programmierbaren Antifuse-Transistor gemäß der vorliegenden Erfindung;
Fig. 2A in schematischer Darstellung eine Vorstufe eines ersten Ausführungsbeispiels für eine Antifuse- Schaltungsanordnung gemäß der vorliegenden Erfindung, die den Antifuse-Transistor aus Fig. 1 aufweist;
Fig. 2B in schematischer Darstellung das erste Ausführungsbeispiel für die Antifuse-Schaltungsanordnung aus Fig. 2A in Form einer flächeneffizienten, nach dem Verfahren gemäß der vorliegenden Erfindung einmal elektrisch programmierbaren Permanentspeicherzelle, die den Antifuse-Transistor aus Fig. 1 aufweist; und
Fig. 2C in schematischer Darstellung ein zweites Ausführungsbeispiel für eine Antifuse-Schaltungsanordnung in Form einer flächeneffizienten, nach dem Verfahren gemäß der vorliegenden Erfindung einmal elektrisch programmierbaren Permanentspeicherzelle, die den Antifuse-Transistor aus Fig. 1 aufweist. Gleiche oder ähnliche Ausgestaltungen, Elemente oder Merkmale sind in Fig. 1 bis Fig. 2C mit identischen
Bezugszeichen versehen. Bester Weg zur Ausführung der vorliegenden Erfindung
In Fig. 1 ist eine schematische Querschnittansicht eines Ausführuπgsbeispiels für einen programmierbaren Antifuse-n-Kanal-MOS-Transistor 100 gemäß der vorliegenden Erfindung dargestellt, der nach dem Verfahren gemäß der vorliegenden Erfindung arbeitet und dessen Leitfähigkeit im programmierten Zustand um etwa den Faktor 10.000 größer als im unprogrammierten Zustand ist.
Der Antifuse-Transistor 100 weist - ein Gate G mit Anschluss (= Gatekoπtakt oder Gateterminal) 12,
- eine Source S mit Anschluss (= Sourcekontakt oder Sourceterminal) 14,
- eine Drain D mit Anschluss (= Drainkontakt oder Drainterminal) 16 und
- ein Substrat 10 mit Anschluss (= Substratkontakt oder Substratterminal) 18 auf (die Source S entspricht einem Emitter; die Drain D entspricht einem Kollektor; das Substrat 10 entspricht einer Basis).
Grundsätzlich wird der Betrag der Potentialdifferenz zwischen dem Sourceanschluss 14 und dem Substratan- schluss 18 kleiner als die Durchlassspannung von sich in der näheren Umgebung, beispielsweise in einem Abstand von etwa einem Mikrometer, befindlichen Silizium-pn-Übergängen 22 gewählt.
Hierbei ist der Betrag der Potentialdifferenz zwischen dem Sourceanschluss 14 und Substratanschluss 18 höchstens etwa 0,5 Volt, insbesondere höchstens etwa 0,3 Volt; im speziellen Ausführungsbeispiel der Fig. 1 liegen der Sourceanschluss 14 und der Substratanschluss 18 gemeinsam auf einem Bezugs- oder Referenz- potential, nämlich auf Masse- oder Nullpotential (= Erdpotential GND).
Der Drainanschluss 16 und der Sourceanschluss 14 liegen während der Programmierung, insbesondere also während des Aufschmelzens, auf unterschiedlichem Potential, wobei der Betrag dieser Potentialdifferenz zwischen Drainanschluss 16 und Sourceanschluss 14 um mehr als das Doppelte größer als die maximal zulässige nominale (Dauer-)Betriebsspannung des n-Kanal-MOS-Transistors 100 ist; im Ausführungsbeispiel der Fig. 1 liegt der Drainanschluss 16 auf gegenüber dem Bezugs- oder Referenzpotential GND höherem Potential.
In Fig. 1 schraffiert wiedergegeben ist derjenige, unter Anderem durch die Silizium-pn-Übergänge 22 begrenzte Bereich 20 des p-Substrats 10, der durch das Programmieren, das heißt durch das Aufschmelzen insofern modifiziert ist, als dieser Bereich nunmehr n-diffundiert ist.
Zur Einstellung der Drain-Source-Spannung ist zwischen dem Drainanschluss 16 und dem Sourceanschluss 14 eine Spannungsquelle 24 zum Bereitstellen der für den Brenn- oder Schmelzvorgang passenden Spannung VB (exemplarische Größenordnung: etwa 4,2 Volt bis etwa fünf Volt) angeordnet (vgl. Fig. 1 ). Ebenfalls zwischen dem Drainanschluss 16 und dem Sourceanschluss 14, und zwar in Reihe zur Brenn- oder
Schmelzspannungsquelle 24, steht ein strombegrenzendes Element in Form einer Stromquelle 26 für den Brenn- oder Schmelzstrom I8 zur Verfügung.
Zur Einstellung der Gate-Source-Spannung ist zwischen dem Gateanschluss 12 und dem Sourceanschluss 14 ein die Spannung am Gate G definierendes Element 28 angeordnet (vgl. Fig. 1).
Wie Fig. 2A (= Vorstufe) und Fig. 2B entnehmbar ist, in denen schematisch ein erstes Ausführungsbeispiel für eine den Antifuse-Transistor 100 gemäß Fig. 1 aufweisende Antifuse-Schaltungsanordnung 200 dargestellt ist, ist das die Spannung am Gate G definierende Element 28, das in Fig. 1 in vereinfachter Darstellung als Sparv πungsquelle 28 für eine definierte Vorspannung zum Gate G exemplifiziert ist, beim ersten Ausführungsbeispiel für die Antifuse-Schaltungsanordnung 200 in Form einer Spannungsteileranordnung 28a, 28b ausgestaltet. Hierbei ist
- der erste Widerstand 28a des Spannungsteilers zwischen den Drainanschluss 16 und den Gateanschluss 12 und - der zweite Widerstand 28b des Spannungsteilers zwischen den Gateanschluss 12 und das Bezugs- oder
Referenzpotential GND geschaltet.
Das strombegrenzende Element 26 ist dem Drainanschluss 16 sowie der vom Gate G abgewandten Seite des ersten Widerstands 28a des Spannungsteilers zugeordnet.
Beide Widerstände 28a, 28b der Spannungsteileranordnung sind hochohmig ausgelegt, zum Beispiel in der Größenordnung von einigen hundert Kiloohm. Wie Fig. 2C entnehmbar ist, in der schematisch ein zweites Ausführungsbeispiel für eine den Antifuse- Transistor 100 gemäß Fig. 1 aufweisende Antifuse-Schaltungsanordnung 200' dargestellt ist, ist das die Spannung am Gate G definierende Element 28, das in Fig. 1 in vereinfachter Darstellung als Spannungsquelle 28 für eine definierte Vorspannung zum Gate G exemplifiziert ist, beim zweiten Ausführungsbeispiel für die Antifuse-Schaltungsanordnung 200' in Form eines Spannungsreglerelements 28' ausgestaltet.
Sowohl für das erste Ausführungsbeispiel 200 gemäß Fig. 2A, 2B als auch für das zweite Ausführungsbeispiel 200' gemäß Fig. 2C gilt, dass der Drainanschluss 16 während der Programmierung auf ein gegenüber dem Bezugs- oder Referenzpotential GND deutlich höheres Potential gebracht wird, zum Beispiel auf etwa +4 Volt (vgl. Fig. 2A).
Durch Anlegen einer positiven Gate-Source-Spannung, die während der Programmierung größenordnungsmäßig im Bereich zwischen dem etwa 0,4fachen und dem etwa 0,7fachen des Betrags der Drain-Source- Spannung liegt, also etwa halb so groß oder etwas mehr als etwa halb so groß wie die Drain-Source- Spannung ist und mithin in den Ausführungsbeispielen gemäß Fig. 2A bis Fig. 2C zum Beispiel etwa +2 Volt beträgt, kommt es zur Bildung eines leitfähigen Ladungsträgerkanals zwischen Source S und Drain D und mithin zum Fluss von Ladungsträgern zwischen Source S und Drain D. Durch diesen Ladungsträgerfluss wird das Halbleitermaterial 20 zwischen Source S und Drain D thermisch erhitzt und schmilzt lokal unter Bildung eines dauerhaft leitenden Kanals zwischen Source S und Drain D. Ausgehend von Fig. 2A ist
- sowohl der zum Zeitpunkt der Programmierung der Antifuse 100 relevante Teil
- als auch der zum Zeitpunkt des Auslesens oder Auswertens relevante Teil der Antifuse-Schaltungsanordnung 200 in Fig. 2B bzw. der Antifuse-Schaltungsanordnung 200' in Fig. 2C gezeigt.
Eine derartige Antifuse-Schaltungsanordnung 200, 200' kann Basis für ein komplexeres Speichersystem sein, wie es beispielsweise in einer Speichereinrichtung zur nicht-flüchtigen oder non-volatilen Speicherung von Bits zum Einsatz gelangen kann; insbesondere kann eine derartige Speichereinrichtung ein Array flächeneffizienter, einmal elektrisch programmierbarer Permanentspeicherzellen auf Basis der Antifuses 100 aufweisen; die Anti- fuse-Schaltungsanordnung(en) 200, 200' ist bzw. sind dann in diesem Array integriert.
Mittels einer Steuereinheit 300 (sogenannter Programming Controller; vgl. Fig. 2B bzw. Fig. 2C) wird zum
Zwecke des Brennens oder Programmierens des Transistors 100 in der Antifuse-Schaltungsanordnung 200 bzw. 200' ein zwischen der Brenn- oder Schmelzstromquelle 26 und dem Drainanschluss 16 angeordneter (Transistor-)Schalter 30 für ein bestimmtes Zeitintervall t geschlossen (= erste Schaltposition des Schalters 30). Bei geschlossenem Schalter 30 wird nicht nur eine leitende Verbindung zwischen der Brenn- oder Schmelzstromquelle 26 und der vom Gate G abgewandten Seite des ersten Widerstands 28a des Spannungsteilers geschaffen, sondern parallel hierzu am Antifuse-Transistor 100 die (vorstehend bereits in Bezug auf Fig 2A dargelegte) positive Gate-Source-Spannung bereit gestellt, so dass der Transistor 100 in leitfahigen Zustand versetzt ist
Diese Gate-Source-Spannung ist wahrend der Programmierung etwa halb so groß (oder etwas mehr als etwa halb so groß) wie die Dram-Source-Spannung, hegt großenordnungsmaßig also im Bereich zwischen dem etwa 0,4fachen und dem etwa 0,7fachen des Betrags der Dram-Source-Spannung und betragt mithin in den Ausfuhrungsbeispielen gemäß Fig 2A bis Fig 2C zum Beispiel etwa +2 Volt
Maßgabe ist grundsätzlich, dass ein maximaler Drain-Source-Spannungsbetrag bei minimalem Spannungsbetrag zwischen Gate G und leitendem Kanal, das heißt bei minimalem Betrag der elektrischen Feldstarke zwischen Gate G und leitendem Kanal entsteht
In der ersten Schaltposition des Schaltelements 30, das heißt bei geschlossenem Schaltelement 30 kann also der durch die Brenn- oder Schmelzstromquelle 26 bereit gestellte Brenn- oder Schmelzstrom I8, zum Beispiel in der Größenordnung von etwa fünf Milliampere, fließen Durch diesen Ladungstragerfluss IB wird das Halblei- termateπal 20 zwischen Source S und Drain D thermisch erhitzt und schmilzt lokal unter dauerhaft leitender Kanalbildung zwischen Source S und Drain D
Nach diesem "Brennvorgang" oder "Schmelzvorgang" des Antifuse-Transistors 100 ist dessen Dram-Source- Strecke gegenüber einem strombegrenzenden Element 34 (vgl Fig 2B) bzw 341 (vgl Fig 2C), das zwischen eine zur Bereitstellung von Versorgungsspannung V5 (exemplarische Größenordnung etwa 1 ,2 Volt) vorgese- hene Spannungsquelle 32 und den Drainanschluss 16 geschaltet ist und dessen Widerstand RsE eine exemplarische Größenordnung von etwa 1 Megaohm aufweisen kann, deutlich niederohmiger (R08 « RsE)
Im ersten Ausfuhrungsbeispiel der Antifuse-Schaltung 200 gemäß Fig 2B ist dieses strombegrenzende Element 34 als Ohmscher Widerstand ausgebildet, im zweiten Ausfuhrungsbeispiel der Antifuse-Schaltung 200" gemäß Fig 2C ist dieses strombegrenzende Element 34' als Stromquelle ausgebildet
Zum Auslesen oder Auswerten der Schaltungsanordnung 200, 200', insbesondere darauf hin, ob der Antifuse- Transistor 100 programmiert ist oder (noch) nicht, das heißt "gebrannt" bzw "beschädigt" bzw "zerstört" ist oder (noch) nicht, ist neben der Versorgungsspannungsquelle 32 und dem strombegrenzenden Element 34, 34' (-> Stromstarke lsE) ein Entscheiderelement 36 vorgesehen, das nicht notwendigerweise als Inverter (vgl
Fig 2B, 2C) ausgebildet sein muss, sondern zum Beispiel auch als Komparator ausgebildet sein kann
Zum Zwecke dieses Auslesens oder Auswertens wird bei geöffnetem oder offenem Schalter 30 (= zweite Schaltposition des Schalters 30) geprüft, wie stark der Antifuse-Transistor 100 leitet, das heißt wie niederohmig der Antifuse-Transistor 100 ist
- Ist der Antifuse-Transistor 100 programmiert, das heißt heißt "gebrannt" bzw "beschädigt" bzw "zerstört", so befindet sich der Antifuse-Transistor 100 in leitendem, das heißt niederohmigem Zustand Bedingt durch das Spannungsteilerverhaltnis RDS/(RSE+RDS) ergibt sich am mit dem Drainanschluss 16 auf Äquipotential liegen- den Eingangsanschluss des Inverters 36 dann eine Spannung deutlich unterhalb V8 / 2 also deutlich unterhalb der halben Versorgungsspannung Eine derartige Spannung von deutlich unterhalb Vs / 2 repräsentiert zum Eingang des Inverters 36 eine logische "0", womit am Ausgang out des Inverters 36, durch den gleichzeitig der Ausgangsanschluss der elektπsch programmierbaren Permanentspeicherzelle gegeben ist, eine logische "1 " ausgegeben wird
- Im Unterschied hierzu ist ein nicht-programmierter (oder unprogrammierter), das heißt "nicht-gebrannter" (oder "ungebrannter") bzw "nicht-beschadigter" (oder "unbeschädigter") bzw "nicht-zerstorter" (oder "unzer- storter") Transistor 100, der sich zum Beispiel noch vor der Programmierung gemäß der vorliegenden Erfindung befindet, im Vergleich zum strombegrenzenden Element 34 deutlich weniger leitend, das heißt deutlich hochohmiger, wodurch sich am Eingang des Inverters 36, bedingt durch das Spannungsteilerverhaltnis RDS/(RSE+RDS). eine Spannung oberhalb V5 / 2, also deutlich oberhalb der halben Versorgungsspannung ergibt, zum Beispiel annähernd die Versorgungsspannung V3 Eine derartige Spannung von deutlich oberhalb Vs / 2 repräsentiert zum Eingang des Inverters 36 eine logische "1 ', womit am Ausgang out des Inverters 36, durch den gleichzeitig der Ausgangsanschluss der elektrisch programmierbaren Permanentspeicherzelle gegeben ist, eine logische "0" ausgegeben wird
Entsprechend wird beim zweiten Ausfuhrungsbeispiel der Antifuse-Schaltungsanordnung 200' gemäß Fig 2C
- im "gebrannten" bzw "beschädigten" bzw "zerstörten", das heißt programmierten Zustand des Transistors 100 angesichts dessen, dass die (sich als Produkt aus Drain-Source-Widerstand RDS und Stromstarke lsE) am Eingang des Inverters 36 ergebende Spannung kleiner als die eingangsbezogene Schaltschwelle V-n, des In- verters 36 ist, am Ausgang out des Inverters 36, durch den gleichzeitig der Ausgangsanschluss der elektπsch programmierbaren Permanentspeicherzelle gegeben ist, eine logische "1" ausgegeben und
- im "nicht-gebrannten" (oder "ungebrannten") bzw "nicht-beschadigten" (oder "unbeschädigten") bzw "nicht- zerstorten" (oder "unzerstorten"), das heißt nicht-programmierten (oder unprogrammierten) Zustand des Transistors 100 angesichts dessen, dass die (sich als Produkt aus Drain-Source-Widerstand R05 und Strom- starke lsE) am Eingang des Inverters 36 ergebende Spannung großer als die eingangsbezogene Schaltschwelle V™ des Inverters 36 ist, am Ausgang out des Inverters 36, durch den gleichzeitig der Ausgangsanschluss der elektrisch programmierbaren Permanentspeicherzelle gegeben ist, eine logische "0" ausgegeben
Die Ausfuhrungsformen gemäß der vorliegenden Erfindung (vgl Fig 1 bis Fig 2C) zeitigen gegenüber dem Stand der Technik den Vorteil, dass sich die aktiven Schaltungstelle nicht in deutlichem Abstand zur Antifuse befinden müssen So können bei der vorliegenden Erfindung aktive Schaltungstelle im Mimmalabstand zum Antifuse-Transistor 100 platziert werden
Mithin ermöglichen der Antifuse-Transistor 100 gemäß der vorliegenden Erfindung (vgl Fig 1 ), die Antifuse- Schaltungsanordnung 200 (vgl Fig 2B) bzw 200' (vgl Fig 2C) gemäß der vorliegenden Erfindung sowie das
Verfahren gemäß der vorliegenden Erfindung eine besonders hohe Integrationsdichte mit anderen aktiven Schaltungstellen, denn es ist kein erhöhter Sicherheitsabstand zwischen Antifuse und aktiver Schaltung erforderlich Im Ergebnis besteht ein ausgesprochen geπnger Flachenbedarf, der den allgemeinen Trend zur Mmiatuπsie- rung von Schaltungsanordnungen begünstigt
Wahrend das Substratpotential konventionellerweise angehoben wird, bleibt das Substrat in Fig 1 bis Fig 2C auf festem Bezugs- oder Referenzpotential, nämlich auf Erd- oder Masse- oder Nullpotential GND (= GrouND)
Durch Anheben des Drainanschlusses 16 auf ein gegenüber dem Bezugs- oder Referenzpotential GND deutlich höheres Potential von zum Beispiel etwa +4 Volt und durch Anlegen einer positiven Gate-Source- Spannung wird das Substratpotential nicht (oder nur unwesentlich) angehoben Vielmehr wird der Transistor 100 gewissermaßen kurzzeitig definiert überbelastet, so kann etwa ein 1,2 Volt-
Transistor 100 kurzzeitig mit einer maximalen Gate-Spannung von etwa 2 Volt betrieben werden In diesem Zahlenbeispiel betragt sowohl die Drain-Gate-Spannung etwa +2 Volt als auch die Gate-Source-Spannung etwa +2 Volt, wodurch sich eine Drain-Source-Spannung von etwa +4 Volt ergibt Bezugszeichenliste 100 programmierbarer Antifuse-Transistor, insbesondere programmierbarer n-Kanal-MOS-Transistor 200 Antifuse-Schaltungsanordnung, insbesondere einmalig elektrisch programmierbare Permanentspeicherzelle (= erstes Ausführungsbeispiel; vgl. Fig. 2A, 2B)
200' Antifuse-Schaltungsanordnung, insbesondere einmalig elektrisch programmierbare Permanentspeicher- zelle (= zweites Ausführungsbeispiel; vgl. Fig. 2C)
300 Steuereinheit, insbesondere Programming Controller 10 Substrat (entsprechend Basis), insbesondere p-Substrat 12 Anschluss des Gate G, insbesondere Gatekontakt oder Gateterminal 14 Anschluss der Source S, insbesondere Sourcekontakt oder Sourceterminal 16 Anschluss der Drain D, insbesondere Drainkontakt oder Drainterminal
18 Anschluss des Substrats 10, insbesondere Substratkontakt oder Substratterminal 20 Halbleitermaterial, insbesondere schmelzbares bzw. geschmolzenes Halbleitermaterial 22 pn-Übergang, insbesondere Silizium-pn-Übergang
24 Spannungsquelle, insbesondere Brenn- oder Schmelzspannungsquelle, zum Bereitstellen der Brenn- oder Schmelzspannung VB
26 strombegrenzendes Element, insbesondere Stromquelle, zum Beispiel für Brenn- oder Schmelzstrom IB 28 Spannung am Gate G definierendes Element, insbesondere Spannungsquelle für Bereitstellung einer
Vorspannung zum Gate G (vgl. Fig. 1 )
28a erster, insbesondere Ohmscher, Widerstand des die Spannung am Gate G definierenden Elements 28, insbesondere einer Spannungsteileranordnung oder eines Spannungsteilers (= erstes Ausführungsbeispiel; vgl. Fig. 2A, 2B)
28b zweiter, insbesondere Ohmscher, Widerstand des die Spannung am Gate G definierenden Elements 28, insbesondere einer Spannungsteileranordnung oder eines Spannungsteilers (= erstes Ausführungsbeispiel; vgl. Fig. 2A, 2B) 28' Spannung am Gate G definierendes Element, insbesondere Spannungsregler für Bereitstellung einer
Vorspannung zum Gate G (= zweites Ausführungsbeispiel; vgl. Fig. 2C) 30 Schaltelement, insbesondere Transistorschalter
32 Spannungsquelle, insbesondere Versorgungsspannungsquelle, zum Bereitstellen der Versorgungsspannung Vs 34 strombegrenzendes Element, insbesondere Widerstand, zum Beispiel Ohmscher Widerstand (= erstes
Ausführungsbeispiel; vgl. Fig. 2A, 2B)
34' strombegrenzendes Element, insbesondere Stromquelle (= zweites Ausführungsbeispiel; vgl. Fig. 2C) 36 Entscheiderelement oder Entscheider, insbesondere Inverter oder Komparator D Drain (entsprechend Kollektor) G Gate
GND Bezugspotential oder Referenzpotential, insbesondere Erdpotential oder Massepotential oder Nullpotential
I8 Brenn- oder Schmelzstrom in Eingang oder Eingangsanschluss der Antifuse-Schaltungsanordnung 200, 200' lsE Stromstärke im strombegrenzenden Element 34, 34" n n-dotierter Bereich oder n-Dotierung out Ausgang oder Ausgangsanschluss der Antifuse-Schaltungsanordnung 200, 200' p p-dotierter Bereich oder p-Dotierung RDS Widerstand zwischen Drain D und Source S RsE Widerstand des strombegrenzenden Elements 34, 34'
S Source (entsprechend Emitter) t Zeitintervall oder Zeitspanne VB Brenn- oder Schmelzspannung V8 Versorgungsspannung V-rh Schaltschwelle, insbesondere eingangsbezogene Schaltschwelle, des Entscheiderelements 36, insbesondere des Inverters

Claims

Ansprüche:
1. Programmierbarer Antifuse-Transistor (100), insbesondere n-Kanal-MOS-Transistor, aufweisend mindestens ein Gate (G) mit Gateanschluss (12), - mindestens eine Source (S) mit Sourceanschluss (14), mindestens eine Drain (D) mit Drainanschluss (16) und mindestens ein Substrat (10) mit Substratanschluss (18), d a d u r c h g e k e n n z e i c h n e t , dass der Betrag der Potentialdifferenz zwischen dem Sourceanschluss (14) und dem Substratanschluss (18) höchstens etwa 0,5 Volt, insbesondere höchstens etwa 0,3 Volt, ist, dass der Drainanschluss (16) und der Sourceanschluss (14) auf unterschiedlichem Potential liegen und dass die Drain-Source-Spannung und/oder die Gate-Source-Spannung so einstellbar sind bzw. ist, dass zwischen Source (S) und Drain (D) ein Ladungsträgerfluss auftritt, durch den das Halbleitermaterial (20) zwischen Source (S) und Drain (D) thermisch erhitzbar ist und lokal unter Bildung zumindest eines dauer- haft leitenden Kanals zwischen Source (S) und Drain (D) schmilzt.
2. Antifuse-Transistor gemäß Anspruch 1 , dadurch gekennzeichnet, dass der Sourceanschluss (14) und der Substratanschluss (18) während der Programmierung auf im Wesentlichen demselben Potential, insbesondere auf gemeinsamem Bezugs- oder Referenzpotential, zum Beispiel auf Erdpotential, auf Massepo- tential oder auf Nullpotential (GND), liegen.
3. Antifuse-Transistor gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Drain-Source- Spannung und/oder die Gate-Source-Spannung so einstellbar sind bzw. ist, dass der Betrag der Poteπti- aldifferenz zwischen dem Drainanschluss (16) und dem Sourceanschluss (14) während der Programmie- rung größer als, insbesondere mehr als doppelt so groß wie, die maximal zulässige nominale Betriebsspannung, insbesondere Dauerbetriebsspannung, ist.
4. Antifuse-Transistor gemäß mindestens einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass zwischen dem Drainanschluss (16) und dem Sourceanschluss (14) zum Einstellen der Drain-Source- Spannung mindestens eine Spannungsquelle (24), insbesondere mindestens eine Brenn- oder Schmelzspannungsquelle, und mindestens ein strombegrenzendes, insbesondere seriell zur Spannungsquelle (24) geschaltetes, Element (26), zum Beispiel mindestens eine Stromquelle, angeordnet sind.
5. Antifuse-Transistor gemäß mindestens einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass zwischen dem Gateanschluss (12) und dem Sourceanschluss (14) zum Einstellen der Gate-Source- Spannung mindestens ein die Spannung am Gate (G) definierendes Element (28; 28a, 28b; 28'), insbe- sondere mindestens eine Spannungsquelle (28) oder mindestens ein Spannungsteiler (28a, 28b) oder mindestens ein Spannungsregler (28'), so angeordnet ist, dass der Betrag der Gate-Source-Spannung während der Programmierung das etwa 0,4fache bis etwa 0,7fache des Betrags der Drain-Source- Spannung ist.
6. Antifuse-Transistor gemäß Anspruch 5, dadurch gekennzeichnet, dass der Spannungsteiler (28a, 28b) mindestens einen ersten, insbesondere hochohmigen, zum Beispiel im Bereich von etwa einigen hundert
Kiloohm ausgelegten, Widerstand (28a) zwischen dem Drainanschluss (16) und dem Gateanschluss (12) und mindestens einen zweiten, insbesondere hochohmigen, zum Beispiel im Bereich von etwa einigen hun- dert Kiloohm ausgelegten, Widerstand (28b) zwischen dem Gateanschluss (12) und dem Bezugs- oder
Referenzpotential (GND) aufweist.
7. Antifuse-Schaltungsanordnung (200; 200'), insbesondere einmalig elektrisch programmierbare Permanentspeicherzelle, gekennzeichnet durch mindestens einen Antifuse-Transistor (100), insbesondere durch mindestens einen n-Kanal-MOS-Transistor, gemäß mindestens einem der Ansprüche 1 bis 6.
8. Antifuse-Schaltungsanordnung gemäß Anspruch 7, gekennzeichnet durch mindestens ein, insbesondere mittels mindestens einer Steuereinheit (300), zum Beispiel mittels mindestens eines Programming Controller, steuerbares Schaltelement (30), insbesondere Transistorschalter, - wobei der Antifuse-Transistor (100) in mindestens einer ersten Schaltposition des Schaltelements (30) programmierbar ist und wobei der Programmierungszustand des Antifuse-Transistors (100) in mindestens einer zweiten Schaltposition des Schaltelements (30) auslesbar und/oder auswertbar ist.
9. Antifuse-Schaltungsanordnung gemäß Anspruch 7 oder 8, gekennzeichnet durch mindestens ein zwischen mindestens eine Spannungsquelle (32), insbesondere mindestens eine Versor- gungsspannungsquelle zum Bereitstellen von Versorgungsspannung (Vs), und den Drainanschluss (16) geschaltetes strombegrenzendes Element (34; 34'), insbesondere mindestens einen Widerstand (34) oder mindestens eine Stromquelle (34'), und - mindestens ein Entscheiderelement (36), insbesondere mindestens einen Inverter oder mindestens einen
Komparator, dessen Eingangsanschluss mit dem Drainanschluss (16) auf im Wesentlichen demselben Potential liegt.
10. Verfahren zum Programmieren mindestens eines Antifuse-Transistors (100), insbesondere mindestens eines n-Kanal-MOS-Transistors, welcher Antifuse-Transistor (100) aufweist: mindestens ein Gate (G) mit Gateanschluss (12), mindestens eine Source (S) mit Sourceanschluss (14), mindestens eine Drain (D) mit Drainanschluss (16) und mindestens ein Substrat (10) mit Substratanschluss (18), d a d u r c h g e k e n n z e i c h n e t , dass der Betrag der Potentialdifferenz zwischen dem Sourceanschluss (14) und dem Substratanschluss
(18) höchstens etwa 0,5 Volt, insbesondere höchstens etwa 0,3 Volt, ist, dass der Drainanschluss (16) und der Sourceanschluss (14) auf unterschiedlichem Potential liegen und dass durch Einstellen der Drain-Source-Spannung und/oder der Gate-Source-Spannung zwischen Source (S) und Drain (D) ein Ladungsträgerfluss auftritt, durch den das Halbleitermaterial (20) zwischen Source
(S) und Drain (D) thermisch erhitzt wird und lokal unter Bildung zumindest eines dauerhaft leitenden Kanals zwischen Source (S) und Drain (D) schmilzt.
11. Verfahren gemäß Anspruch 10, dadurch gekennzeichnet, dass der Sourceanschluss (14) und der Sub- stratanschluss (18) während der Programmierung auf im Wesentlichen demselben Potential, insbesondere auf gemeinsamem Bezugs- oder Referenzpotential, zum Beispiel auf Erdpotential, auf Massepotential oder auf Nullpotential (GND), gehalten werden.
12. Verfahren gemäß Anspruch 10 oder 11, dadurch gekennzeichnet, dass die Drain-Source-Spannung und/oder die Gate-Source-Spannung so einstellt werden bzw. wird, dass der Betrag der Potentialdifferenz zwischen dem Drainanschluss (16) und dem Sourceanschluss (14) während der Programmierung größer als, insbesondere mehr als doppelt so groß wie, die maximal zulässige nominale Betriebsspannung, insbesondere Dauerbetriebsspannung, ist und/oder dass der Betrag der Gate-Source-Spannung während der Programmierung das etwa 0,4fache bis etwa OJfache des Betrags der Drain-Source-Spannung ist.
13. Verfahren gemäß mindestens einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass der Antifuse-Transistor (100) in mindestens einer ersten Schaltposition mindestens eines, insbesondere mittels mindestens einer Steuereinheit (300), zum Beispiel mittels mindestens eines Programming Controller, steuerbaren Schaltelements (30), insbesondere Transistorschalters, programmiert werden kann und dass der Programmierungszustand des Antifuse-Transistors (100) in mindestens einer zweiten Schaltposition des Schaltelements (30), insbesondere mittels mindestens einer Antifuse-Schaltungsanordnung (200; 200') gemäß mindestens einem der Ansprüche 7 bis 9, ausgelesen und/oder ausgewertet werden kann.
14. Verwendung mindestens eines Antifuse-Transistors (100), insbesondere mindestens eines n-Kanal-MOS- Transistors, gemäß mindestens einem der Ansprüche 1 bis 6 und/oder eines Verfahrens gemäß mindestens einem der Ansprüche 10 bis 13 in mindestens einer Antifuse-Schaltungsanordnung (200; 200'), insbesondere in mindestens einer einmalig elektrisch programmierbaren Permanentspeicherzelle, gemäß mindestens einem der Ansprüche 7 bis 9 zur nicht-flüchtigen oder non-volatilen Speicherung von Bits, zum Beispiel in mindestens einer C[omplementary]M[etal]0[xide]S[emiconductor]-l[ntegrated]C[ircuit]- Analogschaltung.
PCT/EP2009/054483 2008-04-16 2009-04-16 Programmierbarer antifuse-transistor und verfahren zum programmieren desselben WO2009127670A1 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
EP09733487A EP2269193A1 (de) 2008-04-16 2009-04-16 Programmierbarer antifuse-transistor und verfahren zum programmieren desselben
JP2011504452A JP5591792B2 (ja) 2008-04-16 2009-04-16 プログラマブルアンチヒューズトランジスタ及びそのプログラム方法
US12/901,515 US8194431B2 (en) 2008-04-16 2010-10-09 Programmable antifuse transistor and method for programming thereof

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE102008001217 2008-04-16
DE102008001217.3 2008-04-16
DE102009001923.5 2009-03-26
DE102009001923 2009-03-26

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/901,515 Continuation US8194431B2 (en) 2008-04-16 2010-10-09 Programmable antifuse transistor and method for programming thereof

Publications (1)

Publication Number Publication Date
WO2009127670A1 true WO2009127670A1 (de) 2009-10-22

Family

ID=40828434

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2009/054483 WO2009127670A1 (de) 2008-04-16 2009-04-16 Programmierbarer antifuse-transistor und verfahren zum programmieren desselben

Country Status (4)

Country Link
US (1) US8194431B2 (de)
EP (1) EP2269193A1 (de)
JP (1) JP5591792B2 (de)
WO (1) WO2009127670A1 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2160927B1 (de) * 2007-06-19 2021-04-14 Silicon Line GmbH Schaltungsanordnung und verfahren zur ansteuerung von lichtemittierenden bauelementen
WO2008155384A1 (de) * 2007-06-19 2008-12-24 Silicon Line Gmbh Schaltungsanordnung und verfahren zur ansteuerung von lichtemittierenden bauelementen
EP2294729B1 (de) * 2008-05-21 2016-01-06 Silicon Line GmbH Schaltungsanordnung und verfahren zum ansteuern lichtemittierender bauelemente zur datenübertragung
EP2359502B1 (de) 2008-10-09 2017-04-05 Silicon Line GmbH Schaltungsanordnung und verfahren zum übertragen von tmds-kodierten signalen
US8526244B2 (en) * 2011-07-21 2013-09-03 Elite Semiconductor Memory Technology Inc. Anti-fuse circuit
US8724364B2 (en) * 2011-09-14 2014-05-13 Semiconductor Components Industries, Llc Electronic device including a nonvolatile memory structure having an antifuse component and a process of using the same
US10020313B2 (en) 2014-02-11 2018-07-10 Intel Corporation Antifuse with backfilled terminals
CN106537600B (zh) 2014-08-19 2021-03-30 英特尔公司 具有空隙加速击穿的mos反熔丝
US10212827B2 (en) 2016-07-01 2019-02-19 Intel Corporation Apparatus for interconnecting circuitry
US11687766B2 (en) * 2018-06-19 2023-06-27 Qualcomm Incorporated Artificial neural networks with precision weight for artificial intelligence
JP7195921B2 (ja) * 2018-12-28 2022-12-26 キヤノン株式会社 記録素子基板、液体吐出ヘッド及び記録装置
US10825536B1 (en) * 2019-08-30 2020-11-03 Qualcomm Incorporated Programmable circuits for performing machine learning operations on edge devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5672994A (en) * 1995-12-21 1997-09-30 International Business Machines Corporation Antifuse circuit using standard MOSFET devices
US5834813A (en) * 1996-05-23 1998-11-10 Micron Technology, Inc. Field-effect transistor for one-time programmable nonvolatile memory element
US20020117724A1 (en) * 2001-02-19 2002-08-29 Kawasaki Microelectronics Inc. Semiconductor integrated circuit having anti-fuse, method of fabricating, and method of writing data in the same
US20030058725A1 (en) * 2001-09-25 2003-03-27 Bell Debra M. Antifuse programming current limiter

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5019878A (en) * 1989-03-31 1991-05-28 Texas Instruments Incorporated Programmable interconnect or cell using silicided MOS transistors
US5012384A (en) 1990-02-20 1991-04-30 Advanced Micro Device, Inc. Load circuit for a differential driver
US5019769A (en) 1990-09-14 1991-05-28 Finisar Corporation Semiconductor laser diode controller and laser diode biasing control method
JP2885933B2 (ja) * 1990-11-26 1999-04-26 シチズン時計株式会社 半導体不揮発性メモリとその書き込み方法
JP3725235B2 (ja) 1996-03-29 2005-12-07 富士通株式会社 発光素子駆動回路及びこれを有する発光装置
GB2365788A (en) 2000-08-10 2002-02-27 Mark Technology Corp Q A signal transmitting/flashing adapter for a hand-held electronic game
JP2002246472A (ja) * 2001-02-19 2002-08-30 Kawasaki Microelectronics Kk 半導体装置
US6667661B1 (en) 2001-05-04 2003-12-23 Euvis, Inc. Laser diode driver with high power efficiency
US6686772B2 (en) 2001-11-19 2004-02-03 Broadcom Corporation Voltage mode differential driver and method
JP2003332623A (ja) 2002-05-07 2003-11-21 Rohm Co Ltd 発光素子駆動装置及び、発光素子を備えた電子機器
JP4177022B2 (ja) 2002-05-07 2008-11-05 ローム株式会社 発光素子駆動装置、及び発光素子を備えた電子機器
US6650143B1 (en) 2002-07-08 2003-11-18 Kilopass Technologies, Inc. Field programmable gate array based upon transistor gate oxide breakdown
US6812733B1 (en) 2002-08-02 2004-11-02 Pmc-Sierra, Inc. High-efficiency mixed voltage/current mode output driver
US7545839B2 (en) 2003-01-02 2009-06-09 Optiswitch Technology Corporation Apparatus and method for driving a pulsed laser diode
US6897543B1 (en) * 2003-08-22 2005-05-24 Altera Corporation Electrically-programmable integrated circuit antifuses
US7262584B2 (en) 2004-02-19 2007-08-28 Analog Modules, Inc Efficient fast pulsed laser or light-emitting diode driver
US7133429B2 (en) 2004-03-05 2006-11-07 Finisar Corporation Laser driver circuit with signal transition enhancement
DE102004032456B3 (de) 2004-06-30 2006-04-06 Siemens Ag Schaltungsanordnung zum Betreiben eines Leuchtzeichens
US7154923B2 (en) 2004-08-24 2006-12-26 International Business Machines Corporation Method and apparatus for providing a modulation current
US6965722B1 (en) 2004-10-29 2005-11-15 Finisar Corporation High efficiency active matching electro-optic transducer driver circuit operable with low supply voltages
KR100652391B1 (ko) 2004-12-17 2006-12-01 삼성전자주식회사 저전압 차동 신호 드라이버
FR2889643A1 (fr) 2005-08-08 2007-02-09 Valeo Systemes Thermiques Ajustement de l'intensite lumineuse, notamment d'un tableau de commande pour vehicule automobile
US7280425B2 (en) 2005-09-30 2007-10-09 Intel Corporation Dual gate oxide one time programmable (OTP) antifuse cell
US7173851B1 (en) 2005-10-18 2007-02-06 Kilopass Technology, Inc. 3.5 transistor non-volatile memory cell using gate breakdown phenomena
WO2007069104A1 (en) 2005-12-12 2007-06-21 Koninklijke Philips Electronics N.V. System and method for opening web links in a browser application
DE102005062486B4 (de) 2005-12-27 2007-10-31 Insta Elektro Gmbh Elektrisches/elektronisches Installationsgerät
US7978741B2 (en) 2006-06-14 2011-07-12 Sumitomo Electric Industries, Ltd. Optical transmitter with a shunt driving configuration and a load transistor operated in common gate mode
US8188682B2 (en) 2006-07-07 2012-05-29 Maxim Integrated Products, Inc. High current fast rise and fall time LED driver
US7312513B1 (en) 2006-07-10 2007-12-25 Wilcox William J Antifuse circuit with well bias transistor
US8324816B2 (en) 2006-10-18 2012-12-04 Koa Corporation LED driving circuit
US20080304527A1 (en) 2007-06-07 2008-12-11 Miaobin Gao Controlling a bias current for an optical source

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5672994A (en) * 1995-12-21 1997-09-30 International Business Machines Corporation Antifuse circuit using standard MOSFET devices
US5834813A (en) * 1996-05-23 1998-11-10 Micron Technology, Inc. Field-effect transistor for one-time programmable nonvolatile memory element
US20020117724A1 (en) * 2001-02-19 2002-08-29 Kawasaki Microelectronics Inc. Semiconductor integrated circuit having anti-fuse, method of fabricating, and method of writing data in the same
US20030058725A1 (en) * 2001-09-25 2003-03-27 Bell Debra M. Antifuse programming current limiter

Also Published As

Publication number Publication date
JP2011520250A (ja) 2011-07-14
JP5591792B2 (ja) 2014-09-17
US20110080765A1 (en) 2011-04-07
EP2269193A1 (de) 2011-01-05
US8194431B2 (en) 2012-06-05

Similar Documents

Publication Publication Date Title
WO2009127670A1 (de) Programmierbarer antifuse-transistor und verfahren zum programmieren desselben
DE2653724C3 (de) Schaltung mit einem speichernden Halbleiter-Bauelement
DE3821065C3 (de) Integrierte Schaltung mit einem Leistungs-MOSFET und einer Überlastschutzschaltung
DE69631940T2 (de) Halbleitervorrichtung
WO2005078798A2 (de) Schaltungsanordnung und verfahren zum schutz einer integrierten halbleiterschaltung
DE102004014744B4 (de) Halbleiterbaugruppe mit einem Graben zum Treiben eines Schaltselement und Vermeiden eines Latch-up Durchbruchs
DE4440539C2 (de) Programmierbarer Halbleiterspeicher
DE69834315T2 (de) Integrierte Schaltung mit einem VDMOS-Transistor, der gegen Überspannungen zwischen Source und Gate geschützt ist
DE102009032446A1 (de) Halbleitervorrichtung
EP0905780A2 (de) Integrierte Halbleiterschaltung mit Schutzstruktur zum Schutz vor elektrostatischer Entladung
DE102006017480B4 (de) Schaltungsanordnung mit einer nicht-flüchtigen Speicherzelle und Verfahren
DE19530664A1 (de) Leistungs-MOSFET
DE112004002717B4 (de) Pufferschaltung und Pufferschaltungsanordnung mit elektrostatischem Entladeschutz
DE112004002678B4 (de) Elektrisch programmierbares 2-Transistoren-Sicherungselement mit einfacher Polysiliziumschicht und elektrisch programmierbare Transistor-Sicherungszelle
DE19823768A1 (de) Smartpower-Bauelement
DE19934297C1 (de) Integrierte Halbleiterschaltung mit erhöhter Betriebsspannung für programmierbare Elemente (z.B. zur Konfigurierung)
DE3330013A1 (de) Statische speicherzelle
EP0135136A2 (de) Integrierte RS-Flipflop-Schaltung
EP0656659B1 (de) ESD-Schutzstruktur für integrierte Schaltungen
DE3032306C2 (de)
DE3144169A1 (de) Integrierte halbleiterschaltung
DE4429903B4 (de) Leistungshalbleiteranordnung mit Überlastschutzschaltung
DE102008047850B4 (de) Halbleiterkörper mit einer Schutzstruktur und Verfahren zum Herstellen derselben
DE112018002348B4 (de) Halbleitervorrichtung mit Ausgangs-MOS-Transistor und Erfassungs-MOS-Transistor
DE2740786C2 (de) Bipolarer Tetroden-Transistor und seine Verwendung als EPROM-Element

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09733487

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2011504452

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2009733487

Country of ref document: EP