WO2009100802A2 - Schaltungsanordnung und verfahren zum testen einer rücksetzschaltung - Google Patents

Schaltungsanordnung und verfahren zum testen einer rücksetzschaltung Download PDF

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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/316—Testing of analog circuits
    • G01R31/3163—Functional testing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters

Definitions

  • the present invention relates to a circuit arrangement and a method for testing a reset circuit.
  • Circuit arrangements often have a reset circuit, which is supplied with a supply voltage of the circuit arrangement and which provides a reset signal as a function of the supply voltage.
  • the reset signal is supplied to a circuit block of the circuit arrangement.
  • the reset signal has a value activating the further block of the circuit arrangement, provided that the supply voltage exceeds a level at which the circuit block can be reliably operated. This principle is also referred to as Power on Reset.
  • Document US 2006/0041811 A1 describes a circuit for testing a reset function of an electronic component.
  • the circuit comprises a first and a second adjustable resistor and a device for switching between different voltages by means of a bridge. A voltage at the output of the circuit is supplied to the device under test.
  • Document US 2007/0266280 A1 specifies an arrangement for testing a reset circuit of an integrated circuit.
  • the arrangement includes a reset circuit for operation of the integrated circuit and a duplicate reset circuit for testing purposes.
  • the object of the present invention is to provide a circuit arrangement for testing a reset circuit and a method for testing a reset circuit, which enable a test of the reset circuit with a test voltage.
  • circuitry for testing a reset circuit includes the reset circuit and a switch.
  • the reset circuit has a voltage input and an output.
  • the switch comprises a first and a second input, a control input and an output. The output of the switch is connected to the voltage input of the reset circuit.
  • the voltage input of the reset circuit is supplied with an input voltage. At the output of the reset circuit, a reset signal is provided in response to the input voltage.
  • the first input of the switch is supplied with a test voltage.
  • the second input of the changeover switch is supplied with a supply voltage.
  • a Testeinstellsignal is fed to the control input of the switch. Depending on the Testeinstellsignals the switch is switched between the first and the second input.
  • the switch is used to set whether the supply voltage or the test voltage is supplied to the voltage input of the reset circuit.
  • the functionality of the reset circuit can be tested in a test mode by means of a test voltage which is independent of the supply voltage of the circuit arrangement.
  • the reset circuit may thus generate a digital reset signal in response to an analog test voltage.
  • the circuitry includes an input logic circuit.
  • the input logic circuit is connected at an output to the control input of the switch and provides the test set signal.
  • the input logic circuit may comprise a memory circuit.
  • the memory circuit may comprise a flip-flop or an asynchronous logic or a combinatorial logic.
  • test mode is activated.
  • the first input of the changeover switch is connected to the output of the changeover switch.
  • the test setting signal has a logic value 0
  • the test mode of the circuit arrangement is deactivated and the circuit arrangement is in a normal mode.
  • the second input of the switch is connected to the output of the switch.
  • the circuit arrangement has an output logic circuit.
  • a first input of the output logic circuit is connected to the output of the reset circuit.
  • a second input of the output logic circuit is connected to the output of the input logic circuit.
  • a first output of the output logic circuit is connected to a Circuit block of the circuit connected.
  • a second output of the output logic circuit is coupled to an output pad of the circuitry.
  • the first input of the output logic circuit thus the reset signal is supplied.
  • the second input of the output logic circuit is for supplying the test setting signal to the output logic circuit.
  • a system reset signal is issued.
  • the system reset signal is provided in response to the reset signal and the test set signal. In this case, the system return signal is generated from the reset signal, provided that the test mode of the circuit arrangement is deactivated.
  • the system reset signal has a logic value which deactivates the circuit block.
  • a result signal is provided at the second output of the output logic circuit. The result signal is generated in response to the reset signal and the test setting signal. If the test setting signal has a value that activates the test mode, then the result signal corresponds to the reset signal. If the test mode is deactivated by means of the test setting signal, the result signal has a constant value.
  • the reset circuit can be isolated from the circuit block in the test mode by means of the output logic circuit. The isolation may be performed without generating a system reset signal that resets the circuitry.
  • a semiconductor body comprises the circuit arrangement.
  • Exactly one semiconductor body preferably comprises the circuit arrangement.
  • the semiconductor body may comprise the reset circuit, the input logic circuit and the output logic circuit. Further, the semiconductor body may comprise the switch.
  • a power consumption of the circuit arrangement is not increased by the changeover switch, the input logic circuit and the output logic circuit.
  • a method of testing a reset circuit includes supplying a supply voltage as an input voltage to the reset circuit in a normal mode. Furthermore, it is switched over from the normal mode to a test mode as a function of a test setting signal. A test voltage is supplied as the input voltage to the reset circuit in the test mode and generates a reset signal by means of the reset circuit in response to the input voltage.
  • a test voltage can thus be supplied to a reset circuit and the reset signal can be generated by means of the test voltage.
  • the reset signal may be isolated from a circuit block of the circuitry, allowing for isolated test operation of the reset circuit. In test mode, the reset signal is not supplied to the circuit block.
  • the method comprises the following steps in the test mode:
  • the supply voltage is applied to a circuit arrangement comprising the reset circuit and a circuit block.
  • the circuit arrangement is thus turned on.
  • the test setting signal By means of the test setting signal, the reset circuit is electrically disconnected from the circuit block.
  • the reset circuit is thus electrically isolated.
  • the circuit block is supplied with the reset signal.
  • the reset signal is not supplied to the circuit block in the test mode.
  • test mode a signal can be supplied to the circuit block that disables the circuit block.
  • the adjustable test voltage is supplied via a separate path to the previously isolated reset circuit which generates the reset signal.
  • the test voltage is an analog voltage.
  • the test voltage may have value continuous voltage values.
  • the reset signal is provided as a result signal.
  • the result signal is a digital signal.
  • the result signal therefore has value-discrete values.
  • a dependency of the result signal on the test signal is evaluated.
  • at least one threshold value of the reset circuit is determined.
  • the reset signal is generated during test and normal operation.
  • the reset circuit is testable separately from the circuit block.
  • the test voltage undergoes a voltage ramp in the test mode with increasing voltage values for detecting a first threshold value of the reset circuit.
  • the first threshold value corresponds to the value of the test voltage at which the result signal changes its logic value.
  • the test voltage passes through a voltage ramp with falling voltage values for detection of a second threshold value of the reset circuit.
  • the second threshold value corresponds to the value of the test voltage at which the result signal changes its logic value with decreasing voltage values of the test voltage.
  • the test voltage runs a voltage ramp with falling voltage values and a voltage ramp with rising voltage values.
  • the second threshold is advantageously lower than the first threshold. It is an advantage of such hysteresis that with an input voltage having a value approximately equal to the first threshold, small voltage variations in the input voltage do not already result in changes in the reset signal.
  • the circuit arrangement is arranged on a main surface of a semiconductor body.
  • the circuit arrangement is arranged on a main surface of exactly one semiconductor body.
  • Figure 2 shows an exemplary embodiment of a reset circuit according to the proposed
  • FIG. 3A to 3G exemplary waveforms of a circuit arrangement with a reset circuit according to the proposed principle
  • FIG. 1A shows an exemplary embodiment of a circuit arrangement with a reset circuit according to the proposed principle.
  • the reset circuit 11 comprises a voltage input 12 and an output 13.
  • the reset circuit 11 may also be referred to as a power on reset block, abbreviated to POR block.
  • the circuit arrangement comprises a changeover switch 14 having a first and a second input 15, 16, a control input 17 and an output 18.
  • the output 18 of the changeover switch 14 is connected to the voltage input 12 of the reset circuit 11.
  • a first pad 19 of the circuit 10 is connected to the first input 15 of the switch 14. Accordingly, a second pad 20 of the circuit 10 is connected to the second input 16 of the switch 14.
  • the circuit arrangement 10 comprises an output logic circuit 21 having a first and a second input 22, 23 and a first and a second output 24, 25.
  • the first input 22 of the output logic circuit 21 is connected to the output 13 of the reset circuit 11 is connected.
  • the circuit 10 includes a circuit block 26 connected to the first output 24 of the output logic circuit 21.
  • the circuit block 26 is additionally connected to the second pad 20.
  • the circuit arrangement 10 has an output pad 27, which is coupled to the second output 25 of the output logic circuit 21.
  • the circuit arrangement 10 comprises an input logic circuit 28 having an output 29.
  • the output 29 is connected to the control input 17 of the changeover switch 14.
  • the output 29 of the input logic circuit 28 is connected to the second input 23 of the output logic circuit 21.
  • the input logic circuit 28 has a first input 30 coupled to the first output 24 of the output logic circuit 21.
  • the input logic circuit 28 has a second input 32 and a third input 31.
  • the input logic circuit 28 is implemented as a test mode register.
  • the input logic circuit 28 includes a memory circuit 33.
  • the memory circuit 33 is implemented as a flip-flop.
  • a data output 34 of the memory circuit 33 is connected to the output 29 of the input logic circuit 28.
  • a reset input 35 of the memory circuit 33 is connected to the first input 30 of the input logic circuit 28.
  • a clock input 36 of the memory circuit 33 is coupled to the third input 31 of the input logic circuit 28.
  • a data input 37 of the memory circuit 33 is connected to the second input 32 of the input logic circuit 28.
  • the switch 14 comprises a buffer 38 and a first and a second switch 39, 40.
  • the buffer fer 38 is connected between the control input 17 of the changeover switch 14 and the control inputs of the first and second switches 39, 40.
  • the first switch 39 connects the first input 15 of the changeover switch 14 to the output 18 of the changeover switch 14.
  • the second switch 40 connects the second input 16 of the changeover switch 14 to the output 18 of the changeover switch 14.
  • the output logic circuit 21 has a third one Input 41, which is connected to the output 18 of the switch 14.
  • the output logic circuit 21 has a fourth input 42, which is connected to the second input 16 of the changeover switch 14 and thus to the second connection surface 20.
  • a test voltage VTM is supplied to the first input 15 of the change-over switch 14 via the first connection surface 19.
  • a supply voltage VBAT is supplied to the second input 16 of the changeover switch 14 via the second connection surface 20.
  • the supply voltage VBAT is used to supply the circuit arrangement 10.
  • the circuit block 26 is supplied by the supply voltage VBAT.
  • the control input 17 of the switch 14 is a Testeinstellsignal TM supplied. Depending on the Testeinstellsignals TM either the first or the second switch 39, 40 is closed, so that alternatively the first or the second input 15, 16 of the changeover switch 14 is connected to the output 18 of the changeover switch 14.
  • the voltage applied to the output 18 of the switch 14 voltage is supplied as input voltage VDD the voltage input 12 of the reset circuit 11.
  • the input voltage VDD thus corresponds to the supply voltage VBAT or alternatively the test voltage VTM.
  • the reset circuit 11 generates a reset signal POR in response to the input voltage VDD. In doing so, the return Set signal POR generated with an activating value, if the input voltage VDD exceeds a first threshold VPH.
  • the first threshold value VPH is set such that a supply voltage VBAT having a value greater than the first threshold value VPH is sufficient for the safe operation of the circuit block 26.
  • the reset signal POR is supplied via the output 13 of the reset circuit 11 to the first input 22 of the output logic circuit 21.
  • the second input 23 of the output logic circuit 21 is supplied with the test setting signal TM.
  • the third input 41 of the output logic circuit 21, the input voltage VDD is fed.
  • the fourth input 42 is connected to the supply voltage VBAT, which is used to supply the gates of the output logic circuit 21.
  • the output logic circuit 21 generates a system reset signal SPOR in response to the reset signal POR and the test set signal TM, and provides the system reset signal SPOR at the first output 24.
  • the system reset signal SPOR is supplied to the circuit block 26 and serves to activate the circuit block 26, as long as the supply voltage VBAT has exceeded the first threshold value VPH.
  • the output logic circuit 21 provides a result signal TPOR at the second output 25 of the output logic circuit 21.
  • the result signal TPOR is realized as a digital signal.
  • the result signal TPOR is supplied to the output pad 27.
  • An interface, not shown, of the circuit arrangement 10, English: interface, comprises the output terminal surface 27.
  • the system reset signal SPOR is additionally applied via the first input 30 of the input circuit arrangement 28 to the reset input 35 of the memory circuit 33 is supplied.
  • the memory circuit 33 generates the test set signal TM at the data output 34, which is supplied via the output 29 of the input logic circuit 28 to the switch 18 and the output logic circuit 21.
  • a clock signal CLK is supplied via the third input 31 of the input logic circuit 28 to the clock input 36 of the memory circuit 33.
  • a data signal SDAT is fed via the second input 32 of the input logic circuit 28 to the data input 37 of the memory circuit 33.
  • the memory circuit 33 generates the test setting signal TM in response to the clock signal CLK, the system reset signal SPOR and the data signal SDAT.
  • the test setting signal TM and the data signal SDAT are formed as electrical signals.
  • the changeover switch 14 is realized as an electronic changeover switch.
  • the first and second switches 39, 40 are implemented as electronic switches.
  • test adjustment signal TM it can be selected by means of the test adjustment signal TM whether the test voltage VTM or the supply voltage VBAT is fed to the reset circuit 11.
  • the test adjustment signal TM is also supplied to the output logic circuit 21, so that during the execution of a test, the system reset signal SPOR has a value which deactivates the circuit block 26.
  • the system reset signal SPOR has a value activating the circuit block 26 only if the reset signal POR shows the activating value and the reset circuit 11 is not in test mode.
  • the reset circuit 11 is thus isolated from the circuit block 26 by means of the test setting signal TM.
  • the result signal TPOR corresponds to the reset signal POR.
  • the result signal TPOR has a constant value, if the reset circuit 11 is not in test mode.
  • the buffer 38 can be advantageously set that in the absence of a defined Testeinstellsignals TM the second switch 40 is closed and thus the supply voltage VBAT the reset circuit 11 is supplied.
  • test mode reset circuit 11 is supplied via a separate supply path including the first switch 39 of the switch 14 and the first pad 19. A measurement of a threshold value of the reset circuit 11 is performed such that a result is output through an output path including the output logic circuit 21 and the output terminal 27.
  • the circuit arrangement 10 comprises a multiplexer, the input side to the second output 25 of the output logic circuit 21 and the output side is connected to a pad.
  • the pad is thus implemented as a test pad, English: test-mode pin.
  • the number of connection areas can thus be kept low and an area of a semiconductor body 130 which comprises the circuit arrangement can be kept small.
  • FIG. 1B shows an exemplary embodiment of a circuit arrangement with a reset circuit according to the proposed principle.
  • the circuit arrangement 10 'according to FIG IB is a development of the embodiment shown in FIG. 1A and will not be described again here.
  • the first switch 39 comprises a first switching transistor 50, which is connected between the first input 15 and the output 18 of the changeover switch 14. A control terminal of the first switching transistor 50 is connected to a first output 51 of the buffer 38.
  • the first switch 39 comprises a second switching transistor 52, which is connected in series with the first switching transistor 50.
  • the second switching transistor 52 is arranged between the first switching transistor 50 and the output 18 of the changeover switch 14.
  • a control terminal of the second switching transistor 52 is also connected to the first output 51 of the buffer 38.
  • a node 53 between the first and second switching transistors 50, 52 is connected via a first resistor 54 to the two control terminals of the first and second switching transistors 50, 52.
  • the node 53 is also connected to the two substrate terminals of the first and second switching transistors 50, 52.
  • the second switch 40 comprises a third switching transistor 55, which is connected between the second input 16 and the output 18 of the changeover switch 14.
  • a control terminal of the third switching transistor 55 is connected to a second output 56 of the buffer 38.
  • the buffer 38 comprises a first and a second inverters 57, 58, which are connected in series. An input of the first inverter 57 is connected to the control input 17 of the changeover switch 14.
  • the buffer 38 has a fourth switching transistor 59, the first output 51 of the buffer 38 and thus the control inputs of the first and the second
  • Switching transistor 50, 52 connects to a reference potential terminal 60.
  • An output of the first inverter 57 is connected via the second inverter 58 to a control terminal of the fourth Switching transistor 59 connected.
  • the buffer 38 has a fifth switching transistor 61 which connects the second input 16 of the changeover switch 14 to the second output 56 of the buffer 38.
  • the second output 56 of the buffer 38 is connected to the reference potential terminal 60 via a second resistor 62.
  • the output of the first inverter 57 is connected to a control terminal of the fifth switching transistor 61.
  • the first, second, third and fifth switching transistors 50, 52, 55, 61 are each realized as a p-channel field-effect transistor.
  • the fourth switching transistor 59 is implemented as an n-channel field effect transistor.
  • the first, second and third switching transistors 50, 52, 55 each have a high width-to-length ratio, so that their on-resistance is low.
  • the circuit arrangement 10 comprises a buffer capacitor 64 which connects the output 18 of the changeover switch 14 to the reference potential terminal 60.
  • the reset circuit 11 has a capacitor 65 and a switch 66. In this case, a first electrode of the capacitor 65 via the
  • the reset circuit 11 includes first, second, and third terminals 68, 69, 70.
  • the first and second terminals 68, 69 are connected to the reference potential terminal 60.
  • the third terminal 70 is connected to a substrate bias terminal 71.
  • the output logic circuit 21 comprises a first logic gate 72, a first inverter 73, and a second logic gate 74.
  • a first input of the first logic gate 72 and a first input of the second logic gate 74 are connected together and connected to the output 13 of the reset circuit 11 via the first logic gate 74 first input 22 of the output logic circuit 21 is coupled.
  • a second input of the second logic gate 74 is connected to the second input 23 of the output logic circuit 21.
  • a second input of the first logic gate 72 is connected via the first inverter 73 to the second input 23 of the output logic circuit 21.
  • the output logic circuit 21 further includes a first level shifter 75, which connects the first input 22 of the output logic circuit 21 to the first two inputs of the first and second logic gates 72, 74.
  • the first and second logic gates 72, 74 are implemented as NAND gates.
  • the output logic circuit 21 has a third logic gate 77, which is connected at a first input to the output of the first logic gate 72 and at an output to the first output 24 of the output logic circuit 21.
  • the third logic gate 77 comprises an inverting function.
  • the output logic circuit 21 further includes a second level shifter 78 which connects the third input 41 of the output logic circuit 21 to a second input of the third logic gate 77.
  • the third logic gate 77 is also realized as a NAND gate.
  • An output of the second logic gate 74 is connected to the second
  • Output 25 of the output logic circuit 21 is coupled.
  • the output logic circuit 21 includes a second inverter 76 connected between the output of the second logic gate 74 and the second inverter 76 second output 25 of the output logic circuit 21 is connected.
  • the fourth switching transistor 59 provides a control signal for the first and second switching transistors 50, 52.
  • the fourth switching transistor 59 is provided with the test setting signal TM via the first and second inverters 57, 58 without being inverted. If the test setting signal TM has the logical value 1 and thus a high voltage value, then the fourth switching transistor 59 is turned on. Thus, the control terminals of the first and second switching transistors 50, 52 are connected to the reference potential terminal 60.
  • the control signals of the first and the second switching transistor 50, 52 thus correspond to a reference potential VSS, which can be tapped off at the reference potential terminal 60.
  • the first and the second switching transistor 50, 52 are thus switched on, so that the voltage applied to the first input 15 of the switch 14 test voltage VTM is provided at the output 18 of the switch 14.
  • a substrate voltage is supplied to the two switching transistors 50, 52. If the test setting signal TM has the logical value 0 and thus a low voltage value, then the fourth switching transistor 59 is switched off. In this case, the control terminals of the first and the second switching transistor 50, 52 are positively charged such that the two switching transistors 50, 52 block.
  • a current flow to the node 53 can be made, for example, by the first switching transistor 50, when the test voltage VTM is higher than the voltage at the node 53, so that a diode between a first terminal of the first switching transistor 50 and the Substrate terminal of the first switching transistor 50 passes.
  • a charging of the control terminals of the first and the second switching transistor 50, 52 via the second switching transistor 52 can also take place, provided that a voltage at the output 18 of the changeover switch 14 is higher than the voltage at the node 53.
  • the current can flow, for example, through a diode between a terminal of the second switching transistor 52 and the substrate terminal of the second switching transistor 52.
  • charging can be effected by subthreshold currents of the two switching transistors 50, 52.
  • the first and second switching transistors 50, 52 thus do not require external substrate voltage provided by a substrate voltage source.
  • test setting signal TM has the logic value 1
  • the logic value 0 can be tapped off at the output of the first inverter 57, so that the fifth switching transistor 61 is turned on.
  • the control terminal of the third switching transistor 55 is connected to the second input 16 of the switch 14. If the supply voltage VBAT is at a high value at the second input 16, the third switching transistor 55 is thereby switched to blocking. If, on the other hand, the test setting signal TM has the logical value 0, then the logical value 1 can be tapped off at the output of the first inverter 57, which switches the fifth switching transistor 61 in a blocking state.
  • the control terminal of the third switching transistor 55 is connected to the reference potential VSS via the resistor 62, so that the third switching transistor 55 is turned on.
  • the supply voltage VBAT provided at the second input 16 of the changeover switch 14 is output at the output 18 of the changeover switch 14 by means of the third switching transistor 55.
  • the buffer capacitor 64 serves to buffer the input voltage VDD, which is applied to the voltage input 12 of the reset circuit 11.
  • the capacitor 66 of the reset circuit 11 is for setting a time constant with which the reset signal POR is provided. In order to be able to test the function of the reset circuit 11 more quickly in test mode, the control input of the
  • Switch 66 supplied the Testeinstellsignal TM and deactivated by means of the switch 66 of the capacitor 65.
  • the reset circuit 11 provides the reset signal with the voltage value of the input voltage VDD at low values of the input voltage VDD. If the input voltage VDD exceeds a first threshold value VPH, the reset signal POR assumes the voltage value 0 V and thus a first logical value. If the reset signal POR has the voltage value of the input voltage VDD, then the reset signal POR has a second logical value. The first logical value is 0 and the second logical value is 1.
  • the result signal TPOR has the logic value 1 only if the test setting signal TM and the reset signal POR have the logic value 1. In all other cases, the result signal has the logical value 0.
  • the system reset signal SPOR has the logic value 1 if the test setting signal TM has the logical value 0 and the reset signal POR has the logic value 1.
  • the first level shifter 75 increases the reset signal POR so that a derived reset signal POR1 can be tapped off at the output of the first level shifter.
  • the logical value 1 of the derived reset signal POR1 thus corresponds to a voltage value of the supply voltage VBAT.
  • the voltage value of the input voltage VDD and thus the voltage value of the test voltage VTM would be fed to the first and the second logic gate 72, 74 as logic value 1 during test operation.
  • the output logic circuit 21 is supplied in test mode as well as in an operating state without test operation of the supply voltage VBAT.
  • the first level shifter 75 it is achieved that a logical value 1 of the reset signal POR is recognized even with a small voltage value of the reset signal POR from the first and the second logic gates 72, 74 with improved accuracy.
  • the two level shifters 75, 78 are thus advantageous for the test operation.
  • the feedback of the system reset signal SPOR to the input logic circuit 28 causes the test set signal TM to have the logic value 0 if the system reset signal SPOR shows the logical value 1. Only when the supply voltage VBAT has exceeded the first threshold value VPH and therefore the system reset signal SPOR has the logical value 0 can a test mode be started by means of the data signal SDAT and the clock signal CLK and the test set signal TM be set to the logical value 1.
  • the result signal TPOR does not show the logical value 1 even with low values of the test voltage VTM. If the third switching transistor 55 has a defect in this way in that it can not be switched into a conductive operating state, the system reset signal SPOR does not have the logical value 1 in any operating state. has the fifth switching transistor 61 has a defect in the form of a short circuit, so the third switching transistor 61 can not be turned on and the system reset signal SPOR always has the logic value of 1.
  • the third switching transistor 55 is always turned on, so that the input voltage VDD is different from the supply voltage VBAT and the test voltage VTM - hangs.
  • a first voltage source provides the supply voltage VBAT.
  • a second voltage source provides the test voltage VTM.
  • the one of the two voltage sources which has the smaller internal resistance, adjusts the input voltage VDD via the internal resistances of the voltage sources and the switch resistors. If, for example, the first voltage source has a lower internal resistance than the second voltage source, the result signal TPOR is independent of the value of the test voltage VTM and has the logical value 0.
  • a delay time can be set by means of the capacitor 65, with which the reset signal POR is provided.
  • the capacitor 65 can be separated from a signal path by means of which the reset signal POR is generated. In test mode, therefore, the reset signal POR is generated without delay by the capacitor 65.
  • the first logical value is 1 and the second logical value is 0.
  • the output logic circuit 21 may comprise other logic gates and / or another logic that implement the same logic function as the output logic circuit 21 shown.
  • one or more of the NAND gates may be replaced by a NOR gate with upstream and downstream inverters.
  • the first switch 39 may be realized as a transmission gate.
  • FIG. 2 shows an exemplary embodiment of a reset circuit as may be used in the circuit arrangements according to Figures IA and IB.
  • the reset circuit 11 has a deactivation circuit 91, an evaluation circuit 92, a delay circuit 93 and the output driver 67.
  • the reset circuit 11 and thus the four circuits 91, 92, 93, 67 are connected between the voltage input 12 and the reference potential terminal 60.
  • the deactivating circuit 91 has two inverters 95, 96 connected in series, which each connect the voltage input 12 to the reference potential terminal 60.
  • An input of a first inverter 95 is connected to the second terminal 69 of the reset circuit 11.
  • An output of the first inverter 95 is connected to an input of the second inverter 96.
  • An output of the second inverter 96 is connected to an input 97 of the evaluation circuit 92.
  • the evaluation circuit 92 comprises a first current mirror 98 having a first and a second current mirror transistor 99, 101.
  • the two current mirror transistors 99, 101 are connected to the voltage input 12 at a first terminal.
  • a control terminal of the first current mirror transistor 99 is connected to a second terminal of the first current mirror transistor 99 and to a control terminal of the second current mirror transistor 101.
  • the evaluation circuit 92 comprises a turn-off transistor 100, English power down transistor.
  • a first terminal of the turn-off transistor 100 is connected to the voltage input 12.
  • the control terminal of the first current mirror transistor 99 is connected to a second terminal of the turn-off transistor 100.
  • a control terminal of the turn-off transistor 100 is connected via a further input 120 of the evaluation circuit 92 to the output of the first inverter 95.
  • the first current mirror transistor 99 is connected to the reference potential terminal 60 via a first transistor 102.
  • the first current mirror transistor 99 and the first transistor 102 together form a voltage divider for the input voltage VDD.
  • a control terminal of the first transistor 102 is connected to the input 97 of the evaluation circuit 92.
  • a second terminal of the second current mirror transistor 101 is connected to the reference potential terminal 60 via a series circuit comprising a second and a third transistor 103, 104.
  • the second terminal of the second current mirror transistor 101 is coupled to the reference potential terminal 60 via a fourth transistor 105.
  • the second terminal of the second current mirror transistor 101 is connected to a first input 106 of the delay circuit 93.
  • a second current mirror 107 includes the third and fourth transistors 104, 105 and a fifth transistor
  • a first terminal of the third, fourth and fifth transistors 104, 105, 108 is connected to the reference potential terminal 60.
  • a control terminal of the fifth Transistor 108 is connected to a control terminal of the fourth transistor 105 and a control terminal of the third transistor 104 and to a second terminal of the fifth transistor 108.
  • the fifth transistor 108 is coupled to the voltage input 12 via a sixth transistor 109.
  • a control terminal of the sixth transistor 109 is connected to the input 97 of the evaluation circuit 92.
  • the second terminal of the fifth transistor 108 is connected to a second input 110 of the delay circuit 93.
  • the delay circuit 93 has seventh, eighth and ninth transistors 111, 112, 113.
  • a control terminal of the seventh and eighth transistors 111, 112 is connected to the first input 106 of the delay circuit 93.
  • a control terminal of the ninth transistor 113 is connected to the second input 110 of the delay circuit 93.
  • the seventh, eighth and ninth transistors 111, 112, 113 are connected in series with each other.
  • a node 119 between the seventh and the eighth transistor 111, 112 is connected via a further input 114 of the evaluation circuit 92 to a control terminal of the second transistor 103.
  • the second current mirror 107 likewise comprises the ninth transistor 113.
  • the node 119 between the seventh and the eighth transistor 111, 112 is connected to the voltage input 12 via the capacitor 65.
  • the capacitor 65 is realized by means of a field effect transistor.
  • the first and second current mirror transistors 99, 101, the turn-off transistor 100 and the first, sixth and seventh transistors 102, 109, 111 are each realized as a p-channel field-effect transistor.
  • the second, third, fourth, fifth, eighth and ninth transistors 103, 104, 105, 108, 112, 113 are each implemented as an n-channel field effect transistor.
  • the node 119 between the seventh and eighth transistors 111, 112 is connected to an input 115 of the output driver 67.
  • the output driver 67 comprises a third and a fourth inverter 116, 117.
  • An input of the third inverter 116 is connected to the input 115 of the output driver 67.
  • An output of the third inverter 116 is connected to an input of the fourth inverter 117 and an additional output 118 of the reset circuit 11.
  • An output of the fourth inverter 117 is connected to the output 13 of the reset circuit 11.
  • a switch-off signal PD is fed via the input 69 of the reset circuit 11 of the deactivating circuit 91 and delayed by means of the first and the second inverter 95, 96 as a derived shutdown signal PDB to the input 97 of the evaluation circuit 92.
  • an inverted shutdown signal PDN can be tapped off.
  • the first transistor 102 and the first current mirror transistor 99 have the same conductivity type.
  • the control terminal of the turn-off transistor 100, the inverted shutdown signal PDN is supplied. If the derived turn-off signal PDB has the logic value 1, the first transistor 102 is thus switched off, so that no current flows through the first and second current mirror transistors 99, 101.
  • the inverted shutdown signal PDN has the logical value 0, so that the turn-off transistor 100 is turned on.
  • the control terminal of the second current mirror transistor 101 is thus approximately the value of the input voltage VDD.
  • the sixth transistor 109 is turned off, so that at the second input 110 of the delay circuit 93, the logic value 0 is applied. If, however, the inverted switch-off signal PDN has the logic value 1, then the switch-off transistor 100 does not conduct. In this case, the derived turn-off signal PDB has the logic value 0, so that the first transistor 102 conducts.
  • the second current mirror transistor 101 outputs a current in which a first part flows through the series circuit of the second and the third transistor 103, 104 and a second part through the fourth transistor 105. If the delayed switch-off signal PDB has the logic value 0, then a current flows through the sixth transistor 109 and thus through the fifth transistor 108. Since the fifth transistor 108 together with the third and the fourth transistor 104, 105, the second current mirror 107th In this case, a current also flows through the third and the fourth transistor 104, 105. According to the current flows through the first and the second current mirror 98, 107, a voltage VAR, which is the seventh, adjusts at the first input 106 of the delay circuit 93 and the eighth transistor 111, 112 are supplied.
  • VAR which is the seventh
  • a voltage VDI at the second input 110 of the delay circuit 93 is so high that the ninth transistor 113 is turned on. If the voltage VAR is low, the seventh transistor 111 is turned on and a voltage VCAP, which is applied to the capacitor 65 and thus to the input 115 of the output driver 67, approximately to the value of the input voltage VDD.
  • the voltage VCAP is supplied to the third inverter 116, so that at the additional output 118 of the reset circuit 11 an inverted reset signal POR_N with a low voltage value and thus the logic value 0 is delivered.
  • the reset signal POR is provided with the value of the input voltage VDD and thus the logical value 1.
  • the second transistor 103 is driven to set a hysteresis of the evaluation circuit 92. If the voltage VAR has such a high value that the seventh transistor 111 is turned off and the eighth transistor 112 is turned on, then a charge flows from the capacitor 65 via the eighth and ninth transistors 112, 113.
  • the voltage VCAP decreases, so that the inverted reset signal POR_N a high voltage value and thus the logic value 1 and the reset signal POR assumes a low voltage value and thus the logic value 0.
  • the reset signal POR of the logic value 1 to the logical value 0 in response to the set by the evaluation circuit 92 threshold VPH over.
  • the voltage VCAP is supplied to the control terminal of the second transistor 103.
  • the second transistor 103 is turned on, so that the voltage VAR assumes a lower value than in the case of a low value of the voltage VCAP and a logic value 0 of the reset voltage POR.
  • the reset circuit 11 generates the reset signal POR automatically and without supply of a reference current or reference voltage to be provided by a source not included in the reset circuit.
  • Means of a logic value 1 of the switch-off signal PD can advantageously the reset signal POR to the logical value of 1 be set independently of a level of the input voltage VDD.
  • the capacitor 65 is connected via the switch 66 to the voltage input 12.
  • the switch 66 is designed as a transistor.
  • the capacitor 65 is realized as an integrated capacitor.
  • the capacitor comprises two electrodes and an intervening dielectric.
  • the capacitor may be free of a monocrystalline substrate material of the semiconductor body 130.
  • FIG. 3A to 3G show exemplary signal waveforms in a circuit arrangement with a reset circuit according to the proposed principle as a function of a time t.
  • FIG. 3A shows the derived reset signal POR1
  • FIG. 3B shows the test setting signal TM
  • FIG. 3C shows the reset signal POR.
  • the input voltage VDD, the supply voltage VBAT and the test voltage VTM are shown.
  • FIG. 3E shows the system reset signal SPOR
  • FIG. 3F shows the result signal TPOR.
  • the supply voltage VBAT rises from a value 0 volts to a value of approximately 2.5 volts.
  • the reset signal POR and the derived reset signal POR1 rise in the first phase A from 0 volts to about 2.2 volts. Since the test setting signal TM has the logical value 0, the test setting signal TM has the logical value 0.
  • the system reset signal SPOR also increases from 0 volts to approximately 2.2 volts, while the result signal TPOR has the value 0.
  • the supply voltage VBAT continues to rise to a value of 4 volts and then remains constant.
  • the reset signal POR and the derived reset signal PORl become 0 volt.
  • the system reset signal SPOR also has the value 0 volts, while the result signal TPOR continues to indicate 0 volts.
  • the supply voltage VBAT is constant in the other phases and remains at the value 4 volts.
  • the test voltage VTM has the value 0 volts.
  • the test voltage VTM is turned on and rises from a value of 3 volts until it reaches 4 volts in a third phase C between the second time t2 and a third time t3.
  • the test setting signal TM is set to logic 1.
  • the test voltage VTM decreases linearly, so that at a time tu a second threshold value VPL of the reset circuit 11 is reached.
  • the reset voltage POR jumps from the value 0 volts to a value of approximately 2 volts, which corresponds to the value of the test voltage VTM and thus to the value of the input voltage VDD at the instant tu.
  • the derived reset voltage POR1 assumes a value of approximately 4 volts and the result signal TPOR also assumes the value 4 volts.
  • the test voltage VTM and thus the input voltage VDD increases linearly from a value of approximately 1.6 volts to 3 volts.
  • the input voltage VDD exceeds the first threshold value VPH, so that the reset voltage POR, the derived reset voltage POR1 and the result signal TPOR are again lowered to 0 volts.
  • the reset voltage POR follows the course of the input voltage VDD.
  • the derived reset voltage POR1 and the result signal TPOR approximately have the value 4 volts in the period between the time tu and the time to.
  • the test setting signal TM has the logical value 0 instead of the logical value 1.
  • the supply voltage VBAT is still at the value 4 volts.
  • the reset signal POR, the derived reset signal POR 1, the system reset signal SPOR and the result signal TPOR are at the value 0 volts and have the logic value 0.
  • the time tu and the time to is drawn in more detail.
  • a hysteresis H is shown, which lies between the second threshold value VPL and the first threshold value VPH.
  • the value of the hysteresis H is about 0.2 volts.
  • the second threshold value VPL which is effective when the input voltage VDD decreases, has a value smaller by the value of the hysteresis H than the first threshold value VOPRH, which is effective when the input voltage VDD rises.
  • FIG. 4 shows an exemplary embodiment of a semiconductor body with the circuit arrangement according to the proposed principle.
  • the semiconductor body 130 comprises the circuit arrangement 10 ".
  • the circuit arrangement 10 " may, for example, be realized in accordance with the embodiments shown in FIG. 1A or FIG. 1B.
  • FIG. 4 shows a further development of the embodiment shown in FIG. 1A by way of example.
  • the circuit arrangement 10 is arranged on a first main surface 134 of the semiconductor body 130.
  • the circuit arrangement 10 includes a control pad 131.
  • the control pad 131 is connected to the second input 32 of the input logic circuit 28.
  • the circuit arrangement 10 comprises a clock pad 132.
  • the clock pad 132 is connected to the third input 31 of the input logic circuit 28.
  • the circuit arrangement 10 comprises an additional connection surface 133.
  • the additional connection surface 133 is coupled to the circuit block 26.
  • the data signal SDAT can be tapped off.
  • the clock signal CLK can be tapped off at the clock pad 132.
  • signals generated in the circuit block 26 may be output or signals may be supplied to the circuit block 26.
  • the first and the second pad 19, 20, the control pad 131, the clock pad 132, the output pad 27 and the additional pad 133 may be contacted from outside the semiconductor body 130.
  • the aforementioned connection surfaces 19, 20, 27, 131, 132, 133 can be contacted in a test operation by means of test needles for the duration of the test.
  • a Waferprober with a test card which includes the test needles, and an electrical measuring device for delivering the Signals and voltages and used to record the signals and voltages.
  • connection surfaces mentioned can be contacted in a housing process, for example by means of bonding wires or by means of solder balls, English bumps.
  • the abovementioned connection surfaces can be connected, for example, to a housing or a printed circuit board.
  • a first circuit is connected between the control pad 131 and the second input 32 of the input logic circuit 28.
  • between the clock pad 132 and the third input 31 of the input logic circuit 28 may be arranged a second circuit.
  • the circuit arrangement 10 " is produced on the semiconductor body 130 by means of a complementary metal-oxide-semiconductor integration technique, abbreviated to CMOS technology.
  • CMOS complementary metal-oxide-semiconductor
  • the circuit arrangement 10 " can be realized by means of a bipolar integration technique.
  • the circuit arrangement 10 " may be produced by means of a combined bipolar CMOS integration technique, abbreviated to BiCMOS technology.
  • the semiconductor body 130 may comprise silicon or silicon germanium as the substrate material. LIST OF REFERENCE NUMBERS

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Abstract

Eine Schaltungsanordnung (10) zum Testen einer Rücksetzschaltung (11) umfasst die Rücksetzschaltung (11) und einen Umschalter (14). Die Rücksetzschaltung weist einen Spannungseingang (12) zum Zuführen einer Eingangsspannung (VDD) und einen Ausgang (13) zum Bereitstellen eines Rücksetzsignals (POR) in Abhängigkeit der Eingangsspannung (VDD) auf. Der Umschalter (14) umfasst einen ersten Eingang (15) zum Zuführen einer Testspannung (VTM), einen zweiten Eingang (16) zum Zuführen einer Versorgungsspannung (VBAT), einen Steuereingang (17) zum Umschalten zwischen dem ersten und dem zweiten Eingang (15, 16) in Abhängigkeit eines Testeinstellsignals (TM) und einen Ausgang (18), der mit dem Spannungseingang (12) der Rücksetzschaltung (11) gekoppelt ist.

Description

Beschreibung
Schaltungsanordnung und Verfahren zum Testen einer Rücksetzschaltung
Die vorliegende Erfindung betrifft eine Schaltungsanordnung und ein Verfahren zum Testen einer Rücksetzschaltung.
Schaltungsanordnungen weisen häufig eine Rücksetzschaltung auf, der eine VersorgungsSpannung der Schaltungsanordnung zugeführt wird und die ein Rücksetzsignal in Abhängigkeit der VersorgungsSpannung bereitstellt. Das Rücksetzsignal wird einem Schaltungsblock der Schaltungsanordnung zugeleitet. Dabei weist das Rücksetzsignal einen den weiteren Block der Schal- tungsanordnung aktivierenden Wert auf, sofern die Versorgungsspannung einen Pegel überschreitet, bei dem der Schaltungsblock zuverlässig betrieben werden kann. Dieses Prinzip wird auch als Power on Reset bezeichnet.
Dokument US 2006/0041811 Al beschreibt einen Schaltkreis zum Testen einer Rücksetzfunktion eines elektronischen Bauteils. Der Schaltkreis umfasst einen ersten und einen zweiten einstellbaren Widerstand und eine Vorrichtung zum Umschalten zwischen verschiedenen Spannungen mittels einer Brücke. Eine Spannung am Ausgang des Schaltkreises wird dem zu testenden Bauteil zugeleitet.
In Dokument US 2007/0266280 Al ist eine Anordnung zum Testen einer Rücksetzschaltung eines integrierten Schaltkreises an- gegeben. Die Anordnung umfasst eine Rücksetzschaltung für einen Betrieb des integrierten Schaltkreises und eine duplizierte Rücksetzschaltung für Testzwecke. Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung zum Testen einer Rücksetzschaltung und ein Verfahren zum Testen einer Rücksetzschaltung bereitzustellen, die einen Test der Rücksetzschaltung mit einer Testspannung ermöglichen.
Diese Aufgabe wird mit dem Gegenstand des Patentanspruchs 1 sowie dem Verfahren gemäß Patentanspruch 9 gelöst. Weiterbildungen und Ausgestaltungen sind jeweils Gegenstand der ab- hängigen Ansprüche.
In einer Ausführungsform umfasst eine Schaltungsanordnung zum Testen einer Rücksetzschaltung die Rücksetzschaltung und einen Umschalter. Die Rücksetzschaltung weist einen Spannungs- eingang und einen Ausgang auf. Der Umschalter umfasst einen ersten und einen zweiten Eingang, einen Steuereingang und einen Ausgang. Der Ausgang des Umschalters ist mit dem Spannungseingang der Rücksetzschaltung verbunden.
Dem Spannungseingang der Rücksetzschaltung wird eine Eingangsspannung zugeführt. An dem Ausgang der Rücksetzschaltung wird ein Rücksetzsignal in Abhängigkeit der EingangsSpannung bereitgestellt. Dem ersten Eingang des Umschalters wird eine Testspannung zugeführt. Der zweite Eingang des Umschalters wird mit einer Versorgungsspannung beaufschlagt. Ein Testeinstellsignal wird dem Steuereingang des Umschalters zugeleitet. In Abhängigkeit des Testeinstellsignals wird der Umschalter zwischen dem ersten und dem zweiten Eingang umgeschaltet .
Mit Vorteil wird mittels des Umschalters eingestellt, ob die VersorgungsSpannung oder die Testspannung dem Spannungseingang der Rücksetzschaltung bereitgestellt werden. Somit ist wahlweise ein Zuleiten der Testspannung oder ein Zuleiten der VersorgungsSpannung an die Rücksetzschaltung möglich. Mit Vorteil kann die Funktionsfähigkeit der Rücksetzschaltung in einem Testbetrieb mittels einer Testspannung getestet werden, die unabhängig von der Versorgungsspannung der Schaltungsanordnung ist. Die Rücksetzschaltung kann somit ein digitales Rücksetzsignal in Abhängigkeit einer analogen Testspannung generieren.
In einer Ausführungsform umfasst die Schaltungsanordnung eine Eingangslogikschaltung. Die Eingangslogikschaltung ist an einem Ausgang mit dem Steuereingang des Umschalters verbunden und stellt das Testeinstellsignal bereit. Die Eingangslogikschaltung kann eine Speicherschaltung aufweisen. Die Spei- cherschaltung kann ein Flip-Flop oder eine asynchrone Logik oder eine kombinatorische Logik umfassen.
Weist das Testeinstellsignal einen logischen Wert 1 auf, so ist der Testbetrieb aktiviert. Im Testbetrieb der Schaltungs- anordnung wird der erste Eingang des Umschalters mit dem Ausgang des Umschalters verbunden. Weist hingegen das Testeinstellsignal einen logischen Wert 0 auf, so ist der Testbe- trieb der Schaltungsanordnung deaktiviert und die Schaltungsanordnung befindet sich in einem Normalbetrieb. Dabei ist der zweite Eingang des Umschalters mit dem Ausgang des Umschalters verbunden.
In einer Weiterbildung weist die Schaltungsanordnung eine Ausgangslogikschaltung auf. Ein erster Eingang der Ausgangs- logikschaltung ist an den Ausgang der Rücksetzschaltung angeschlossen. Ein zweiter Eingang der Ausgangslogikschaltung ist an den Ausgang der Eingangslogikschaltung angeschlossen. Ein erster Ausgang der Ausgangslogikschaltung ist mit einem Schaltungsblock der Schaltungsanordnung verbunden. Ein zweiter Ausgang der Ausgangslogikschaltung ist mit einer Ausganganschlussfläche der Schaltungsanordnung gekoppelt. Dem ersten Eingang der Ausgangslogikschaltung wird somit das Rücksetzsignal zugeführt. Der zweite Eingang der Ausgangslogikschaltung dient zum Zuleiten des Testeinstellsignals an die Ausgangslogikschaltung. Am ersten Ausgang der Ausgangslogikschaltung wird ein Systemrücksetzsignal abgegeben. Das Systemrücksetzsignal wird in Abhängigkeit von dem Rücksetz- signal und dem Testeinstellsignal bereitgestellt. Dabei wird das Systemrücksignal aus dem Rücksetzsignal generiert, sofern der Testbetrieb der Schaltungsanordnung deaktiviert ist. Ist allerdings mittels des Testeinstellsignals der Testbetrieb der Schaltungsanordnung aktiviert, so weist das Systemrück- setzsignal einen logischen Wert auf, der den Schaltungsblock deaktiviert. Am zweiten Ausgang der Ausgangslogikschaltung wird ein Resultatsignal bereitgestellt. Das Resultatsignal wird in Abhängigkeit des Rücksetzsignals und des Testeinstellsignals generiert. Weist das Testeinstellsignal einen den Testbetrieb aktivierenden Wert auf, so entspricht das Resultatsignal dem Rücksetzsignal. Ist mittels des Testeinstellsignals der Testbetrieb deaktiviert, so weist das Resultatsignal einen konstanten Wert auf. Mit Vorteil kann mittels der Ausgangslogikschaltung die Rücksetzschaltung im Testbe- trieb von dem Schaltungsblock isoliert werden. Die Isolierung kann durchgeführt werden, ohne dass ein Systemrücksetzsignal erzeugt wird, das die Schaltungsanordnung zurücksetzt.
In einer Ausführungsform umfasst ein Halbleiterkörper die Schaltungsanordnung. Bevorzugt umfasst genau ein Halbleiterkörper die Schaltungsanordnung. Bevorzugt kann der Halbleiterkörper die Rücksetzschaltung, die Eingangslogikschaltung und die Ausgangslogikschaltung umfassen. Weiter kann der Halbleiterkörper den Umschalter aufweisen.
Mit Vorteil ist in einem Betriebszustand, in dem kein Testbetrieb erfolgt, ein Stromverbrauch der Schaltungsanordnung nicht durch den Umschalter, die Eingangslogikschaltung und die Ausgangslogikschaltung erhöht.
In einer Ausführungsform umfasst ein Verfahren zum Testen einer Rücksetzschaltung ein Zuführen einer Versorgungsspannung als eine EingangsSpannung an die Rücksetzschaltung in einem Normalbetrieb. Weiter wird in Abhängigkeit eines Testein- Stellsignals von dem Normalbetrieb in einen Testbetrieb umgeschaltet. Eine Testspannung wird als die EingangsSpannung an die Rücksetzschaltung im Testbetrieb zugeleitet und ein Rücksetzsignals mittels der Rücksetzschaltung in Abhängigkeit der Eingangsspannung generiert.
Mit Vorteil kann somit eine Testspannung einer Rücksetzschaltung zugeführt und das Rücksetzsignal mittels der Testspannung erzeugt werden. Damit ist ein Testbetrieb der Rücksetzschaltung ermöglicht. Das Rücksetzsignal kann von einem Schaltungsblock der Schaltungsanordnung isoliert sein, so dass ein isolierter Testbetrieb der Rücksetzschaltung ermöglicht ist. Im Testbetrieb wird das Rücksetzsignal nicht dem Schaltungsblock zugeleitet.
In einer Weiterbildung umfasst das Verfahren folgende Schritte im Testbetrieb: Die VersorgungsSpannung wird an eine Schaltungsanordnung, welche die Rücksetzschaltung und einen Schaltungsblock umfasst, angelegt. Die Schaltungsanordnung wird somit angeschaltet. Mittels des Testeinstellsignals wird die Rücksetzschaltung von dem Schaltungsblock elektrisch getrennt. Die Rücksetzschaltung ist somit elektrisch isoliert. Im Normalbetrieb wird dem Schaltungsblock das Rücksetzsignal zugeleitet. Zur Durchführung der Isolation der Rücksetzschaltung wird im Testbetrieb das Rücksetzsignal nicht dem Schaltungsblock zugeführt. Im Testbetrieb kann dem Schaltungsblock ein Signal zugeleitet werden, das den Schaltungsblock deaktiviert. Die einstellbare Testspannung wird über einen separaten Pfad der zuvor isolierten Rücksetzschaltung zugeführt, welche das Rücksetzsignal generiert. Die Testspannung ist eine analoge Spannung. Die Testspannung kann wertkontinuierliche Spannungswerte aufweisen. Das Rücksetzsignal wird als ein Resultatsignal bereitgestellt. Das Resul- tatsignal ist ein digitales Signal. Das Resultatsignal weist daher wertdiskrete Werte auf. Eine Abhängigkeit des Resultatsignals vom Testsignal wird ausgewertet. Dabei wird mindestens ein Schwellwert der Rücksetzschaltung ermittelt. In Abhängigkeit des Schwellwertes wird das Rücksetzsignal im Test- und im Normalbetrieb erzeugt. Mit Vorteil ist die Rücksetzschaltung getrennt vom Schaltungsblock testbar.
In einer Weiterbildung durchläuft im Testbetrieb die Testspannung eine Spannungsrampe mit steigenden Spannungswerten zur Detektion eines ersten Schwellwertes der Rücksetzschaltung. Dabei entspricht der erste Schwellwert dem Wert der Testspannung, bei dem das Resultatsignal seinen logischen Wert ändert. Alternativ durchläuft die Testspannung eine Spannungsrampe mit fallenden Spannungswerten zur Detektion eines zweiten Schwellwertes der Rücksetzschaltung. Hierbei entspricht der zweite Schwellwert dem Wert der Testspannung, bei dem das Resultatsignal seinen logischen Wert bei fallenden Spannungswerten der Testspannung ändert. Bevorzugt durch- läuft die Testspannung eine Spannungsrampe mit fallenden Spannungswerten und eine Spannungsrampe mit steigenden Spannungswerten. Der zweite Schwellwert ist vorteilhafterweise niedriger als der erste Schwellwert. Es ist ein Vorteil einer derartigen Hysterese, dass bei einer Eingangsspannung mit einem Wert, der ungefähr dem ersten Schwellwert entspricht, kleine SpannungsSchwankungen der EingangsSpannung nicht bereits zu Änderungen des Rücksetzsignals führen.
In einer Ausführungsform sind bei einem Test der Rücksetzschaltung weitere Teile der Schaltungsanordnung, insbesondere ein Schaltungsblock der Schaltungsanordnung, vom Test unbe- einflusst .
In einer Ausführungsform ist die Schaltungsanordnung auf einer Hauptfläche eines Halbleiterkörpers angeordnet.
In einer bevorzugten Ausführungsform ist die Schaltungsanordnung auf einer Hauptfläche genau eines Halbleiterkörpers an- geordnet.
Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand der Figuren näher erläutert. Funktions- beziehungsweise wirkungsgleiche Bauelemente und Schaltungs- elemente tragen gleiche Bezugszeichen. Insoweit sich Schaltungsteile oder Bauelemente in ihrer Funktion entsprechen, wird deren Beschreibung nicht in jeder der folgenden Figuren wiederholt .
Es zeigen:
Figuren IA und IB beispielhafte Ausführungsformen einer
Schaltungsanordnung mit einer Rücksetz- Schaltung nach dem vorgeschlagenen Prinzip,
Figur 2 eine beispielhafte Ausführungsform einer Rücksetzschaltung nach dem vorgeschlagenen
Prinzip,
Figur 3A bis 3G beispielhafte Signalverläufe einer Schaltungsanordnung mit einer Rücksetzschaltung nach dem vorgeschlagenen Prinzip und
Figur 4 eine beispielhafte Ausführungsform eines
Halbleiterkörpers mit der Schaltungsanordnung nach dem vorgeschlagenen Prinzip.
Figur IA zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einer Rücksetzschaltung nach dem vorgeschlagenen Prinzip. Die Rücksetzschaltung 11 umfasst einen Spannungseingang 12 und einen Ausgang 13. Die Rücksetzschal- tung 11 kann auch als Power on Reset Block, abgekürzt POR- Block, bezeichnet sein. Weiter umfasst die Schaltungsanordnung einen Umschalter 14 mit einem ersten und einem zweiten Eingang 15, 16, einem Steuereingang 17 und einem Ausgang 18. Der Ausgang 18 des Umschalters 14 ist mit dem Spannungsein- gang 12 der Rücksetzschaltung 11 verbunden. Eine erste Anschlussfläche 19 der Schaltungsanordnung 10 ist mit dem ersten Eingang 15 des Umschalters 14 verbunden. Entsprechend ist eine zweite Anschlussfläche 20 der Schaltungsanordnung 10 mit dem zweiten Eingang 16 des Umschalters 14 verbunden. Weiter umfasst die Schaltungsanordnung 10 eine Ausgangslogikschaltung 21 mit einem ersten und einem zweiten Eingang 22, 23 sowie einem ersten und einem zweiten Ausgang 24, 25. Der erste Eingang 22 der Ausgangslogikschaltung 21 ist mit dem Ausgang 13 der Rücksetzschaltung 11 verbunden. Darüber hinaus umfasst die Schaltungsanordnung 10 einen Schaltungsblock 26, der an den ersten Ausgang 24 der Ausgangslogikschaltung 21 angeschlossen ist. Der Schaltungsblock 26 ist zusätzlich mit der zweiten Anschlussfläche 20 verbunden. Ferner weist die Schaltungsanordnung 10 eine Ausgangsanschlussfläche 27 auf, die mit dem zweiten Ausgang 25 der Ausgangslogikschaltung 21 gekoppelt ist.
Weiter umfasst die Schaltungsanordnung 10 eine Eingangslogikschaltung 28 mit einem Ausgang 29. Der Ausgang 29 ist mit dem Steuereingang 17 des Umschalters 14 verbunden. Darüber hinaus ist der Ausgang 29 der Eingangslogikschaltung 28 an den zweiten Eingang 23 der Ausgangslogikschaltung 21 ange- schlössen. Zusätzlich weist die Eingangslogikschaltung 28 einen ersten Eingang 30 auf, der mit dem ersten Ausgang 24 der Ausgangslogikschaltung 21 gekoppelt ist. Ferner weist die Eingangslogikschaltung 28 einen zweiten Eingang 32 und einen dritten Eingang 31 auf. Die Eingangslogikschaltung 28 ist als Testbetrieb-Register implementiert. Die Eingangslogikschaltung 28 umfasst eine Speicherschaltung 33. Die Speicherschaltung 33 ist als Flip-Flop realisiert. Ein Datenausgang 34 der Speicherschaltung 33 ist mit dem Ausgang 29 der Eingangslogikschaltung 28 verbunden. Ein Rücksetzeingang 35 der Spei- cherschaltung 33 ist mit dem ersten Eingang 30 der Eingangslogikschaltung 28 verbunden. Ein Takteingang 36 der Speicherschaltung 33 ist mit dem dritten Eingang 31 der Eingangslogikschaltung 28 gekoppelt. Ein Dateneingang 37 der Speicherschaltung 33 ist an den zweiten Eingang 32 der Eingangs- logikschaltung 28 angeschlossen.
Darüber hinaus umfasst der Umschalter 14 einen Puffer 38 sowie einen ersten und einen zweiten Schalter 39, 40. Der Puf- fer 38 ist zwischen den Steuereingang 17 des Umschalters 14 und den Steuereingängen des ersten und des zweiten Schalters 39, 40 geschaltet. Der erste Schalter 39 verbindet den ersten Eingang 15 des Umschalters 14 mit dem Ausgang 18 des Um- Schalters 14. Entsprechend verbindet der zweite Schalter 40 den zweiten Eingang 16 des Umschalters 14 mit dem Ausgang 18 des Umschalters 14. Weiter weist die Ausgangslogikschaltung 21 einen dritten Eingang 41 auf, der an den Ausgang 18 des Umschalters 14 angeschlossen ist. Zusätzlich weist die Aus- gangslogikschaltung 21 einen vierten Eingang 42 auf, der mit dem zweiten Eingang 16 des Umschalters 14 und damit mit der zweiten Anschlussfläche 20 verbunden ist.
Eine Testspannung VTM wird dem ersten Eingang 15 des Umschal- ters 14 über die erste Anschlussfläche 19 zugeleitet. Eine Versorgungsspannung VBAT wird dem zweiten Eingang 16 des Umschalters 14 über die zweite Anschlussfläche 20 zugeführt. Die VersorgungsSpannung VBAT dient zur Versorgung der Schaltungsanordnung 10. Der Schaltungsblock 26 wird von der Ver- sorgungsSpannung VBAT versorgt. Dem Steuereingang 17 des Umschalters 14 wird ein Testeinstellsignal TM zugeleitet. In Abhängigkeit des Testeinstellsignals TM ist wahlweise der erste oder der zweite Schalter 39, 40 geschlossen, so dass alternativ der erste oder der zweite Eingang 15, 16 des Um- Schalters 14 mit dem Ausgang 18 des Umschalters 14 verbunden ist. Die am Ausgang 18 des Umschalters 14 anliegende Spannung wird als EingangsSpannung VDD dem Spannungseingang 12 der Rücksetzschaltung 11 zugeleitet. Die Eingangsspannung VDD entspricht somit der VersorgungsSpannung VBAT oder alternativ der TestSpannung VTM.
Die Rücksetzschaltung 11 generiert ein Rücksetzsignal POR in Abhängigkeit der EingangsSpannung VDD. Dabei wird das Rück- setzsignal POR mit einem aktivierenden Wert generiert, sofern die EingangsSpannung VDD einen ersten Schwellwert VPH überschreitet. Der erste Schwellwert VPH ist so eingestellt, dass eine VersorgungsSpannung VBAT mit einem Wert größer als dem ersten Schwellwert VPH ausreichend zum sicheren Betrieb des Schaltungsblockes 26 ist.
Das Rücksetzsignal POR wird über den Ausgang 13 der Rücksetzschaltung 11 dem ersten Eingang 22 der Ausgangslogik- Schaltung 21 zugeführt. Der zweite Eingang 23 der Ausgangslogikschaltung 21 wird mit dem Testeinstellsignal TM beaufschlagt. Dem dritten Eingang 41 der Ausgangslogikschaltung 21 wird die EingangsSpannung VDD zugeleitet. Am vierten Eingang 42 liegt die VersorgungsSpannung VBAT an, die zur Versorgung der Gatter der Ausgangslogikschaltung 21 eingesetzt wird. Die Ausgangslogikschaltung 21 generiert ein Systemrücksetzsignal SPOR in Abhängigkeit des Rücksetzsignals POR und des Testeinstellsignals TM und stellt das Systemrücksetzsignal SPOR am ersten Ausgang 24 bereit. Das Systemrücksetzsignal SPOR wird dem Schaltungsblock 26 zugeleitet und dient zum Aktivieren des Schaltungsblocks 26, sofern die Versorgungsspannung VBAT den ersten Schwellwert VPH überschritten hat. In Abhängigkeit des Testeinstellsignals TM und des Rücksetzsignals POR stellt zusätzlich die Ausgangslogikschaltung 21 ein Re- sultatsignal TPOR am zweiten Ausgang 25 der Ausgangslogikschaltung 21 bereit. Das Resultatsignal TPOR ist als digitales Signal realisiert. Das Resultatsignal TPOR wird der Ausgangsanschlussfläche 27 zugeführt. Eine nicht gezeigte Schnittstelle der Schaltungsanordnung 10, englisch: inter- face, umfasst die Ausgangsanschlussfläche 27.
Das Systemrücksetzsignal SPOR wird zusätzlich über den ersten Eingang 30 der Eingangsschaltungsanordnung 28 dem Rücksetz- eingang 35 der Speicherschaltung 33 zugeleitet. Die Speicherschaltung 33 generiert das Testeinstellsignal TM an dem Datenausgang 34, das über den Ausgang 29 der Eingangslogikschaltung 28 dem Umschalter 18 und der Ausgangslogikschaltung 21 zugeleitet wird. Ein Taktsignal CLK wird über den dritten Eingang 31 der Eingangslogikschaltung 28 dem Takteingang 36 der Speicherschaltung 33 zugeführt. Ein Datensignal SDAT wird über den zweiten Eingang 32 der Eingangslogikschaltung 28 dem Dateneingang 37 der Speicherschaltung 33 zugeleitet. Die Speicherschaltung 33 generiert das Testeinstellsignal TM in Abhängigkeit des Taktsignals CLK, des Systemrücksetzsignals SPOR und des Datensignals SDAT. Das Testeinstellsignal TM und das Datensignal SDAT sind als elektrische Signale ausgebildet. Der Umschalter 14 ist als elektronischer Umschalter rea- lisiert. Der erste und der zweiten Schalter 39, 40 sind als elektronische Schalter implementiert.
Mit Vorteil kann mittels des Testeinstellsignals TM ausgewählt werden, ob die Testspannung VTM oder die Versorgungs- Spannung VBAT der Rücksetzschaltung 11 zugeleitet wird. Mit Vorteil wird das Testeinstellsignal TM auch der Ausgangslogikschaltung 21 zugeführt, sodass während der Durchführung eines Tests das Systemrücksetzsignal SPOR einen den Schaltungsblock 26 deaktivierenden Wert aufweist. Das Systemrück- setzsignal SPOR weist ausschließlich dann einen den Schaltungsblock 26 aktivierenden Wert auf, sofern das Rücksetzsignal POR den aktivierenden Wert zeigt und die Rücksetzschaltung 11 sich nicht im Testbetrieb befindet. Im Testbetrieb ist somit die Rücksetzschaltung 11 mittels des Testein- Stellsignals TM von dem Schaltungsblock 26 isoliert. Im Testbetrieb entspricht das Resultatsignal TPOR dem Rücksetzsignal POR. Vorteilhafterweise weist das Resultatsignal TPOR einen konstanten Wert auf, sofern sich die Rücksetzschaltung 11 nicht im Testbetrieb befindet.
Mittels des Puffers 38 kann vorteilhafterweise eingestellt werden, dass bei Fehlen eines definierten Testeinstellsignals TM der zweite Schalter 40 geschlossen und somit die Versorgungsspannung VBAT der Rücksetzschaltung 11 zugeleitet ist.
Mit Vorteil wird die Rücksetzschaltung 11 für den Testbetrieb über einen getrennten Versorgungspfad, der den ersten Schalter 39 des Umschalters 14 und die erste Anschlussfläche 19 umfasst, versorgt. Eine Messung eines Schwellwertes der Rücksetzschaltung 11 wird derart ausgeführt, dass ein Ergebnis über einen Ausgangspfad, der die Ausgangslogikschaltung 21 und den Ausgangsanschluss 27 umfasst, abgegeben wird. Mit
Vorteil wird im Test genau diejenige Rücksetzschaltung 11 getestet, die im darauf folgenden Betrieb die Rücksetzfunktion für die Schaltungsanordnung 10, insbesondere den Schaltungsblock 26, gewährleistet.
In einer alternativen, nicht gezeigten Ausführungsform umfasst die Schaltungsanordnung 10 einen Multiplexer, der eingangsseitig mit dem zweiten Ausgang 25 der Ausgangslogik- schaltung 21 und ausgangsseitig mit einer Anschlussfläche verbunden ist. Die Anschlussfläche ist somit als Testanschlussfläche, englisch: test-mode pin, implementiert. Mit Vorteil kann somit die Anzahl der Anschlussflächen gering und eine Fläche eines Halbleiterkörpers 130, welcher die Schaltungsanordnung umfasst, klein gehalten werden.
Figur IB zeigt eine beispielhafte Ausführungsform einer Schaltungsanordnung mit einer Rücksetzschaltung nach dem vorgeschlagenen Prinzip. Die Schaltungsanordnung 10' gemäß Figur IB ist eine Weiterbildung der in Figur IA gezeigten Ausführungsform und wird insoweit hier nicht noch einmal beschrieben. Der erste Schalter 39 umfasst einen ersten Schalttransistor 50, der zwischen den ersten Eingang 15 und den Ausgang 18 des Umschalters 14 geschaltet ist. Ein Steueranschluss des ersten Schalttransistors 50 ist an einen ersten Ausgang 51 des Puffers 38 angeschlossen. Weiter umfasst der erste Schalter 39 einen zweiten Schalttransistor 52, der seriell zum ersten Schalttransistor 50 geschaltet ist. Der zweite Schalt- transistor 52 ist zwischen dem ersten Schalttransistor 50 und dem Ausgang 18 des Umschalters 14 angeordnet. Ein Steueranschluss des zweiten Schalttransistors 52 ist ebenfalls an den ersten Ausgang 51 des Puffers 38 angeschlossen. Ein Knoten 53 zwischen dem ersten und dem zweiten Schalttransistor 50, 52 ist über einen ersten Widerstand 54 mit den beiden Steueranschlüssen des ersten und des zweiten Schalttransistors 50, 52 verbunden. Der Knoten 53 ist ebenfalls mit den beiden Substratanschlüssen des ersten und des zweiten Schalttransistors 50, 52 verbunden. Der zweite Schalter 40 umfasst einen drit- ten Schalttransistor 55, der zwischen den zweiten Eingang 16 und den Ausgang 18 des Umschalters 14 geschaltet ist. Ein Steueranschluss des dritten Schalttransistors 55 ist an einen zweiten Ausgang 56 des Puffers 38 angeschlossen.
Der Puffer 38 umfasst einen ersten und einen zweiten Inverter 57, 58, die hintereinander geschaltet sind. Ein Eingang des ersten Inverters 57 ist mit dem Steuereingang 17 des Umschalters 14 verbunden. Der Puffer 38 weist einen vierten Schalttransistor 59 auf, der den ersten Ausgang 51 des Puffers 38 und damit die Steuereingänge des ersten und des zweiten
Schalttransistors 50, 52 mit einem Bezugspotentialanschluss 60 verbindet. Ein Ausgang des ersten Inverters 57 ist über den zweiten Inverter 58 mit einem Steueranschluss des vierten Schalttransistors 59 verbunden. Der Puffer 38 weist einen fünften Schalttransistor 61 auf, der den zweiten Eingang 16 des Umschalters 14 mit dem zweiten Ausgang 56 des Puffers 38 verbindet. Der zweite Ausgang 56 des Puffers 38 ist über ei- nen zweiten Widerstand 62 mit dem Bezugspotentialanschluss 60 verbunden. Der Ausgang des ersten Inverters 57 ist an einen Steueranschluss des fünften Schalttransistors 61 angeschlossen. Der erste, zweite, dritte und fünfte Schalttransistor 50, 52, 55, 61 ist jeweils als ein p-Kanal Feldeffekttransis- tor realisiert. Der vierte Schalttransistor 59 ist als n-Kanal Feldeffekttransistor implementiert. Der erste, zweite und dritte Schalttransistor 50, 52, 55 weist jeweils ein hohes Weiten-zu-Längen Verhältnis auf, sodass ihr Einschaltwiderstand gering ist.
Darüber hinaus umfasst die Schaltungsanordnung 10' einen Pufferkondensator 64, der den Ausgang 18 des Umschalters 14 mit dem Bezugspotentialanschluss 60 verbindet. Die Rücksetzschaltung 11 weist einen Kondensator 65 und einen Schalter 66 auf. Dabei ist eine erste Elektrode des Kondensators 65 über den
Schalter 66 mit dem Spannungseingang 12 der Rücksetzschaltung 11 verbunden. Ein Ausgangstreiber 67 der Rücksetzschaltung 11 ist zwischen eine zweite Elektrode des Kondensators 65 und den Ausgang 13 der Rücksetzschaltung 11 geschaltet. Ein Steu- eranschluss des Schalters 66 ist über den Ausgang 29 der Eingangslogikschaltung 28 mit dem Datenausgang 33 der Speicherschaltung 32 verbunden. Weiter umfasst die Rücksetzschaltung 11 einen ersten, einen zweiten und einen dritten Anschluss 68, 69, 70. Der erste und der zweite Anschluss 68, 69 sind mit dem Bezugspotentialanschluss 60 verbunden. Der dritte Anschluss 70 ist an einem Substratvorspannungsanschluss 71 angeschlossen. Die Ausgangslogikschaltung 21 umfasst ein erstes logisches Gatter 72, einen ersten Inverter 73 und zweites logisches Gatter 74. Ein erster Eingang des ersten logischen Gatters 72 und ein erster Eingang des zweiten logischen Gatters 74 sind miteinander verbunden und mit dem Ausgang 13 der Rücksetzschaltung 11 über den ersten Eingang 22 der Ausgangslogikschaltung 21 gekoppelt. Ein zweiter Eingang des zweiten logischen Gatters 74 ist mit dem zweiten Eingang 23 der Ausgangslogikschaltung 21 verbunden. Ebenso ist ein zweiter Eingang des ersten logischen Gatters 72 über den ersten Inverter 73 mit dem zweiten Eingang 23 der Ausgangslogikschaltung 21 verbunden. Die Ausgangslogikschaltung 21 weist darüber hinaus einen ersten Pegelumsetzer 75, englisch: level shifter, auf, der den ersten Eingang 22 der Ausgangslogikschaltung 21 mit den beiden ersten Eingängen des ersten und des zweiten logischen Gatters 72, 74 verbindet. Das erste und das zweite logische Gatter 72, 74 sind als NAND-Gatter implementiert. Ein Ausgang des ersten logischen Gatters 72 ist mit dem ersten Ausgang 24 der Ausgangslogikschaltung 21 gekoppelt. Die Aus- gangslogikschaltung 21 weist ein drittes logisches Gatter 77 auf, das an einem ersten Eingang mit dem Ausgang des ersten logischen Gatters 72 und an einem Ausgang mit dem ersten Ausgang 24 der Ausgangslogikschaltung 21 verbunden ist. Das dritte logische Gatter 77 umfasst eine invertierende Funk- tion. Die Ausgangslogikschaltung 21 umfasst darüber hinaus einen zweiten Pegelumsetzer 78, der den dritten Eingang 41 der Ausgangslogikschaltung 21 mit einem zweiten Eingang des dritten logischen Gatters 77 verbindet. Das dritte logische Gatter 77 ist ebenfalls als NAND-Gatter realisiert. Ein Aus- gang des zweiten logischen Gatters 74 ist mit dem zweiten
Ausgang 25 der Ausgangslogikschaltung 21 gekoppelt. Die Ausgangslogikschaltung 21 umfasst einen zweiten Inverter 76, der zwischen den Ausgang des zweiten logischen Gatters 74 und den zweiten Ausgang 25 der Ausgangslogikschaltung 21 geschaltet ist.
Der vierte Schalttransistor 59 stellt ein Steuersignal für den ersten und den zweiten Schalttransistor 50, 52 bereit. Dem vierten Schalttransistor 59 wird über den ersten und den zweiten Inverter 57, 58 das Testeinstellsignal TM ohne Invertierung bereitgestellt. Weist das Testeinstellsignal TM den logischen Wert 1 und damit einen hohen Spannungswert auf, so ist der vierte Schalttransistor 59 leitend geschaltet. Somit sind die Steueranschlüsse des ersten und des zweiten Schalttransistors 50, 52 an den Bezugspotentialanschluss 60 angeschlossen. Die Steuersignale des ersten und des zweiten Schalttransistors 50, 52 entsprechen folglich einem Bezugs- potential VSS, das am Bezugspotentialanschluss 60 abgreifbar ist. Der erste und der zweite Schalttransistor 50, 52 sind somit eingeschaltet, sodass die am ersten Eingang 15 des Umschalters 14 anliegende Testspannung VTM am Ausgang 18 des Umschalters 14 bereitgestellt wird.
Über die Verbindung des Knotens 53 mit den beiden Substratanschlüssen des ersten und des zweiten Schalttransistors 50, 52 wird eine Substratspannung den beiden Schalttransistoren 50, 52 zugeführt. Weist das Testeinstellsignal TM den logischen Wert 0 und damit einen niedrigen Spannungswert auf, so ist der vierte Schalttransistor 59 sperrend geschaltet. In diesem Fall werden die Steueranschlüsse des ersten und des zweiten Schalttransistors 50, 52 derart positiv aufgeladen, dass die beiden Schalttransistoren 50, 52 sperren. Ein Stromfluss zu dem Knoten 53 kann beispielsweise durch den ersten Schalttransistor 50 erfolgen, wenn die Testspannung VTM höher als die Spannung am Knoten 53 ist, sodass eine Diode zwischen einem ersten Anschluss des ersten Schalttransistors 50 und dem Substratanschluss des ersten Schalttransistors 50 leitet. Ebenfalls kann ein Aufladen der Steueranschlüsse des ersten und des zweiten Schalttransistors 50, 52 über den zweiten Schalttransistor 52 erfolgen, sofern eine Spannung am Ausgang 18 des Umschalters 14 höher als die Spannung am Knoten 53 ist. Dabei kann der Strom beispielsweise durch eine Diode zwischen einem Anschluss des zweiten Schalttransistors 52 und dem Substratanschluss des zweiten Schalttransistors 52 fließen. Ebenfalls kann ein Aufladen durch Subthresholdströme der beiden Schalttransistoren 50, 52 erfolgen. Der erste und der zweite Schalttransistor 50, 52 benötigen somit keine von einer Substratspannungsquelle bereitgestellte externe Substratspannung .
Weist das Testeinstellsignal TM den logischen Wert 1 auf, so ist am Ausgang des ersten Inverters 57 der logische Wert 0 abgreifbar, sodass der fünfte Schalttransistor 61 leitend geschaltet ist. Somit wird der Steueranschluss des dritten Schalttransistors 55 mit dem zweiten Eingang 16 des Umschal- ters 14 verbunden. Liegt am zweiten Eingang 16 die Versorgungsspannung VBAT mit einem hohen Wert an, so wird dadurch der dritte Schalttransistor 55 sperrend geschaltet. Weist hingegen das Testeinstellsignal TM den logischen Wert 0 auf, so ist am Ausgang des ersten Inverters 57 der logische Wert 1 abgreifbar, welcher den fünften Schalttransistor 61 sperrend schaltet. Über den Widerstand 62 wird somit der Steueranschluss des dritten Schalttransistors 55 auf das Bezugspotential VSS gelegt, sodass der dritte Schalttransistor 55 leitend geschaltet ist. In diesem Fall wird mittels des dritten Schalttransistors 55 die am zweiten Eingang 16 des Umschalters 14 bereitgestellte VersorgungsSpannung VBAT am Ausgang 18 des Umschalters 14 abgegeben. Der Pufferkondensator 64 dient zum Puffern der Eingangsspannung VDD, die am Spannungseingang 12 der Rücksetzschaltung 11 anliegt. Damit werden bei Schaltvorgängen im Umschalter 14 gegebenenfalls erzeugte Störspannungen verringert und ein Auslösen des Rücksetzsignals POR allein aufgrund von Störspannungen bei Umschaltvorgängen vermieden. Der Kondensator 66 der Rücksetzschaltung 11 dient zum Einstellen einer Zeitkonstante, mit der das Rücksetzsignal POR bereitgestellt wird. Um im Testbetrieb schneller die Funktion der Rücksetz- Schaltung 11 testen zu können, wird dem Steuereingang des
Schalters 66 das Testeinstellsignal TM zugeleitet und mittels des Schalters 66 der Kondensator 65 deaktiviert.
Die Rücksetzschaltung 11 stellt bei niedrigen Werten der Ein- gangsspannung VDD das Rücksetzsignal mit dem Spannungswert der EingangsSpannung VDD bereit. Überschreitet die Eingangsspannung VDD einen ersten Schwellwert VPH, so nimmt das Rücksetzsignal POR den Spannungswert 0 V und damit einen ersten logischen Wert an. Weist das Rücksetzsignal POR den Span- nungswert der EingangsSpannung VDD auf, so hat das Rücksetzsignal POR einen zweiten logischen Wert. Der erste logische Wert ist 0 und der zweite logische Wert 1.
Das Resultatsignal TPOR hat nur dann den logischen Wert 1, sofern das Testeinstellsignal TM und das Rücksetzsignal POR den logischen Wert 1 aufweisen. In allen anderen Fällen hat das Resultatsignal den logischen Wert 0. Das Systemrücksetz- signal SPOR hat den logischen Wert 1, wenn das Testeinstellsignal TM den logischen Wert 0 und das Rücksetzsignal POR den logischen Wert 1 aufweist. Der erste Pegelumsetzer 75 vergrößert das Rücksetzsignal POR, sodass am Ausgang des ersten Pegelumsetzers ein abgeleitetes Rücksetzsignal PORl abgreifbar ist. Der logische Wert 1 des abgeleiteten Rücksetzsignals PORl entspricht somit einem Spannungswert der Versorgungsspannung VBAT. Ohne den ersten Pegelumsetzer 75 würde im Testbetrieb dem ersten und dem zweiten logischen Gatter 72, 74 als logischer Wert 1 der Spannungswert der Eingangsspan- nung VDD und damit der Spannungswert der TestSpannung VTM zugeleitet. Die Ausgangslogikschaltung 21 wird im Testbetrieb wie auch in einem Betriebszustand ohne Testbetrieb von der VersorgungsSpannung VBAT versorgt. Mittels des ersten Pegelumsetzers 75 wird erreicht, dass ein logischer Wert 1 des Rücksetzsignals POR auch bei einem kleinen Spannungswert des Rücksetzsignals POR von dem ersten und dem zweiten logischen Gatter 72, 74 mit verbesserter Genauigkeit erkannt wird. Die beiden Pegelumsetzer 75, 78 sind somit für den Testbetrieb vorteilhaft.
Die Rückführung des Systemrücksetzsignals SPOR zur Eingangslogikschaltung 28 bewirkt, dass das Testeinstellsignal TM den logischen Wert 0 aufweist, sofern das Systemrücksetzsignal SPOR den logischen Wert 1 zeigt. Erst wenn die Versorgungs- Spannung VBAT den ersten Schwellwert VPH überschritten hat und daher das Systemrücksetzsignal SPOR den logischen Wert 0 aufweist, kann mittels des Datensignals SDAT und des Taktsignals CLK ein Testbetrieb gestartet und das Testeinstellsignal TM auf den logischen Wert 1 gesetzt werden.
Mit Vorteil lassen sich Fehler im Umschalter 14 detektieren: Weist der dritte Schalttransistor 55 einen Defekt in Form eines Kurzschlusses auf, so zeigt das Resultatsignal TPOR auch bei niedrigen Werten der Testspannung VTM nicht den logischen Wert 1. Weist der dritte Schalttransistor 55 einen Defekt derart auf, dass er nicht in einen leitenden Betriebszustand geschaltet werden kann, so weist das Systemrücksetzsignal SPOR in keinem Betriebzustand den logischen Wert 1 auf. Weist der fünfte Schalttransistor 61 einen Defekt in Form eines Kurzschlusses auf, so kann der dritte Schalttransistor 61 nicht leitend geschaltet werden und das Systemrücksetzsignal SPOR weist immer den logischen Wert 1 auf. Zeigt hingegen der fünfte Schalttransistor 61 als Defekt, dass er nicht in einen leitenden Betriebszustand geschaltet werden kann, sondern immer nicht-leitend ist, so ist der dritte Schalttransistor 55 ständig leitend geschaltet, sodass die Eingangsspannung VDD von der VersorgungsSpannung VBAT und der TestSpannung VTM ab- hängt. Eine erste Spannungsquelle stellt die Versorgungsspannung VBAT bereit. Hingegen stellt eine zweite Spannungsquelle die Testspannung VTM bereit. Diejenige der beiden Spannungsquellen, welche den kleineren Innenwiderstand aufweist, stellt die EingangsSpannung VDD über die Innenwiderstände der Spannungsquellen und die Schalterwiderstände ein. Hat etwa die erste Spannungsquelle einen geringeren Innenwiderstand als die zweite Spannungsquelle, so ist das Resultatsignal TPOR unabhängig von dem Wert der TestSpannung VTM und hat den logischen Wert 0.
Fehlfunktionen des Umschalters 14, der Eingangslogikschaltung 28 und der Ausgangslogikschaltung 21 können vorteilhafterweise im Testbetrieb detektiert werden.
Mit Vorteil kann mittels des Kondensators 65 eine Verzögerungszeit eingestellt werden, mit der das Rücksetzsignal POR bereitgestellt wird. Mittels des Schalters 66 kann der Kondensator 65 von einem Signalpfad, mittels dem das Rücksetzsignal POR erzeugt wird, getrennt werden. Im Testbetrieb wird daher das Rücksetzsignal POR ohne Verzögerung durch den Kondensator 65 generiert. In einer alternativen Ausführungsform ist der erste logische Wert 1 und der zweite logische Wert 0.
In einer alternativen, nicht gezeigten Ausführungsform kann die Ausgangslogikschaltung 21 andere logische Gatter und/oder eine andere Verknüpfung aufweisen, die die gleiche logische Funktion wie die gezeigte Ausgangslogikschaltung 21 realisieren. Beispielsweise können eines oder mehrere der NAND-Gatter durch ein NOR-Gatter mit vor- und nachgeschalteten Invertern ersetzt sein.
In einer alternativen, nicht gezeigten Ausführungsform kann der erste Schalter 39 als Transmission-Gate realisiert sein.
Figur 2 zeigt eine beispielhafte Ausführungsform einer Rücksetzschaltung, wie sie in den Schaltungsanordnungen gemäß Figuren IA und IB eingesetzt werden kann. Die Rücksetzschaltung 11 weist eine Deaktivierschaltung 91, eine Auswerteschaltung 92, eine Verzögerungsschaltung 93 und den Ausgangstreiber 67 auf. Die Rücksetzschaltung 11 und damit die vier Schaltungen 91, 92, 93, 67 sind zwischen den Spannungseingang 12 und den Bezugspotentialanschluss 60 geschaltet. Die Deaktivierschaltung 91 weist zwei hintereinander geschaltete Inverter 95, 96 auf, die jeweils den Spannungseingang 12 mit dem Bezugspoten- tialanschluss 60 verbinden. Ein Eingang eines ersten Inver- ters 95 ist mit dem zweiten Anschluss 69 der Rücksetzschaltung 11 verbunden. Ein Ausgang des ersten Inverters 95 ist an einen Eingang des zweiten Inverters 96 angeschlossen. Ein Ausgang des zweiten Inverters 96 ist mit einem Eingang 97 der Auswerteschaltung 92 verbunden.
Die Auswerteschaltung 92 umfasst einen ersten Stromspiegel 98 mit einem ersten und einem zweiten Stromspiegeltransistor 99, 101. Die zwei Stromspiegeltransistoren 99, 101 sind an einem ersten Anschluss mit dem Spannungseingang 12 verbunden. Ein Steueranschluss des ersten Stromspiegeltransistors 99 ist mit einem zweiten Anschluss des ersten Stromspiegeltransistors 99 sowie mit einem Steueranschluss des zweiten Stromspiegeltransistors 101 verbunden. Weiter umfasst die Auswerteschaltung 92 einen Abschalttransistor 100, englisch power down transis- tor. Ein erster Anschluss des Abschalttransistors 100 ist mit dem Spannungseingang 12 verbunden. Der Steueranschluss des ersten Stromspiegeltransistors 99 ist mit einem zweiten Anschluss des Abschalttransistors 100 verbunden. Ein Steueranschluss des Abschalttransistors 100 ist über einen weiteren Eingang 120 der Auswerteschaltung 92 an den Ausgang des ersten Inverters 95 angeschlossen. Der erste Stromspiegeltran- sistor 99 ist über einen ersten Transistor 102 mit dem Be- zugspotentialanschluss 60 verbunden. Der erste Stromspiegeltransistor 99 und der erste Transistor 102 bilden zusammen einen Spannungsteiler für die Eingangsspannung VDD. Ein Steueranschluss des ersten Transistors 102 ist an den Eingang 97 der Auswerteschaltung 92 angeschlossen. Ein zweiter Anschluss des zweiten Stromspiegeltransistors 101 ist über eine Serienschaltung umfassend einen zweiten und einen dritten Transistor 103, 104 mit dem Bezugspotentialanschluss 60 verbunden. Ebenso ist der zweite Anschluss des zweiten Stromspiegeltran- sistors 101 über einen vierten Transistor 105 mit dem Bezugspotentialanschluss 60 gekoppelt. Ferner ist der zweite Anschluss des zweiten Stromspiegeltransistors 101 mit einem ersten Eingang 106 der VerzögerungsSchaltung 93 verbunden. Ein zweiter Stromspiegel 107 umfasst den dritten und den vierten Transistor 104, 105 sowie einen fünften Transistor
108. Ein erster Anschluss des dritten, des vierten und des fünften Transistors 104, 105, 108 ist mit dem Bezugspotentialanschluss 60 verbunden. Ein Steueranschluss des fünften Transistors 108 ist mit einem Steueranschluss des vierten Transistors 105 und einem Steueranschluss des dritten Transistors 104 sowie mit einem zweiten Anschluss des fünften Transistors 108 verbunden. Der fünfte Transistor 108 ist über einen sechsten Transistor 109 mit dem Spannungseingang 12 gekoppelt. Ein Steueranschluss des sechsten Transistors 109 ist an den Eingang 97 der Auswerteschaltung 92 angeschlossen. Der zweite Anschluss des fünften Transistors 108 ist an einen zweiten Eingang 110 der Verzögerungsschaltung 93 angeschlos- sen.
Die Verzögerungsschaltung 93 weist einen siebten, einen achten und einen neunten Transistor 111, 112, 113 auf. Ein Steueranschluss des siebten und des achten Transistors 111, 112 ist an den ersten Eingang 106 der Verzögerungsschaltung 93 angeschlossen. Ein Steueranschluss des neunten Transistors 113 ist an den zweiten Eingang 110 der Verzögerungsschaltung 93 angeschlossen. Der siebte, der achte und der neunte Transistor 111, 112, 113 sind seriell zueinander geschaltet. Ein Knoten 119 zwischen dem siebten und dem achten Transistor 111, 112 ist über einen weiteren Eingang 114 der Auswerteschaltung 92 mit einem Steueranschluss des zweiten Transistors 103 verbunden. Der zweite Stromspiegel 107 umfasst ebenfalls den neunten Transistor 113. Der Knoten 119 zwischen dem siebten und dem achten Transistor 111, 112 ist über den Kondensator 65 mit dem Spannungseingang 12 verbunden. Der Kondensator 65 ist mittels eines Feldeffekttransistors realisiert. Der erste und der zweite Stromspiegeltransistor 99, 101, der Abschalttransistor 100 sowie der erste, sechste und siebte Transistor 102, 109, 111 sind jeweils als ein p-Kanal Feldeffekttransistor realisiert. Der zweite, dritte, vierte, fünfte, achte und neunte Transistor 103, 104, 105, 108, 112, 113 sind jeweils als ein n-Kanal Feldeffekttransistor implementiert.
Der Knoten 119 zwischen dem siebten und dem achten Transistor 111, 112 ist mit einem Eingang 115 des Ausgangstreibers 67 verbunden. Der Ausgangstreiber 67 umfasst einen dritten und einen vierten Inverter 116, 117. Ein Eingang des dritten In- verters 116 ist an den Eingang 115 des Ausgangstreibers 67 angeschlossen. Ein Ausgang des dritten Inverters 116 ist mit einem Eingang des vierten Inverters 117 und einem zusätzlichen Ausgang 118 der Rücksetzschaltung 11 verbunden. Ein Ausgang des vierten Inverters 117 ist an den Ausgang 13 der Rücksetzschaltung 11 angeschlossen.
Ein Abschaltsignal PD wird über den Eingang 69 der Rücksetzschaltung 11 der Deaktivierschaltung 91 zugeführt und mittels des ersten und des zweiten Inverters 95, 96 verzögert als ein abgeleitetes Abschaltsignal PDB an den Eingang 97 der Auswerteschaltung 92 abgegeben. Am Ausgang des ersten Inverters 95 und damit am weiteren Eingang 120 der Auswerteschaltung 92 ist ein invertiertes Abschaltsignal PDN abgreifbar. Der erste Transistor 102 und der erste Stromspiegeltransistor 99 weisen denselben Leitfähigkeitstyp auf. Dem Steueranschluss des Abschalttransistors 100 wird das invertierte Abschaltsignal PDN zugeleitet. Hat das abgeleitete Abschaltsignal PDB den logischen Wert 1, ist somit der erste Transistor 102 sperrend geschaltet, sodass durch den ersten und den zweiten Stromspiegeltransistor 99, 101 kein Strom fließt. Dabei hat das invertierte Abschaltsignal PDN den logischen Wert 0, so dass der Abschalttransistor 100 leitend geschaltet ist. Am Steueranschluss des zweiten Stromspiegeltransistors 101 liegt somit näherungsweise der Wert der EingangsSpannung VDD an. Bei einem logischen Wert 1 des verzögerten Abschaltsignals PDB ist auch der sechste Transistor 109 sperrend geschaltet, sodass am zweiten Eingang 110 der Verzögerungsschaltung 93 der logische Wert 0 anliegt. Weist jedoch das invertierte Abschaltsignal PDN den logischen Wert 1 auf, so leitet der Abschalt- transistor 100 nicht. Dabei hat das abgeleitete Abschaltsignal PDB den logischen Wert 0, so dass der erste Transistor 102 leitet. Folglich gibt der zweite Stromspiegeltransistor 101 einen Strom ab, bei dem ein erster Teil durch die Serienschaltung aus dem zweiten und dem dritten Transistor 103, 104 und ein zweiter Teil durch den vierten Transistor 105 fließt. Weist das verzögerte Abschaltsignal PDB den logischen Wert 0 auf, so fließt ein Strom durch den sechsten Transistor 109 und damit durch den fünften Transistor 108. Da der fünfte Transistor 108 zusammen mit dem dritten und dem vierten Tran- sistor 104, 105 den zweiten Stromspiegel 107 bilden, fließt in diesem Falle ebenfalls ein Strom durch den dritten und den vierten Transistor 104, 105. Entsprechend den Stromflüssen durch den ersten und den zweiten Stromspiegel 98, 107 stellt sich am ersten Eingang 106 der Verzögerungsschaltung 93 eine Spannung VAR ein, die dem siebten und dem achten Transistor 111, 112 zugeleitet werden. Im Fall eines Stromflusses durch den sechsten und den fünften Transistor 109, 108 ist eine Spannung VDI am zweiten Eingang 110 der Verzögerungsschaltung 93 so hoch, dass der neunte Transistor 113 leitend geschaltet ist. Ist die Spannung VAR niedrig, so ist der siebte Transistor 111 eingeschaltet und eine Spannung VCAP, die am Kondensator 65 und damit am Eingang 115 des Ausgangstreibers 67 anliegt, näherungsweise auf dem Wert der EingangsSpannung VDD.
Die Spannung VCAP wird dem dritten Inverter 116 zugeleitet, sodass am zusätzlichen Ausgang 118 der Rücksetzschaltung 11 ein invertiertes Rücksetzsignal POR_N mit einem niedrigen Spannungswert und damit dem logischen Wert 0 abgegeben wird. Mittels des vierten Inverters 117 wird das Rücksetzsignal POR mit dem Wert der EingangsSpannung VDD und damit dem logischen Wert 1 bereitgestellt. Mit der Spannung VCAP wird wiederum der zweite Transistor 103 zum Einstellen einer Hysterese der Auswerteschaltung 92 angesteuert. Weist die Spannung VAR einen derart hohen Wert auf, dass der siebte Transistor 111 sperrend geschaltet und der achte Transistor 112 leitend geschaltet ist, so fließt eine Ladung von dem Kondensator 65 über den achten und den neunten Transistor 112, 113 ab. Somit sinkt die Spannung VCAP, sodass das invertierte Rücksetzsignal POR_N einen hohen Spannungswert und damit den logischen Wert 1 sowie das Rücksetzsignal POR einen niedrigen Spannungswert und damit den logischen Wert 0 annimmt. Somit geht das Rücksetzsignal POR von dem logischen Wert 1 auf den logi- sehen Wert 0 in Abhängigkeit des von der Auswerteschaltung 92 eingestellten Schwellwertes VPH über. Damit bei einem geringfügigen Absinken der EingangsSpannung VDD das Rücksetzsignal POR und das invertierte Rücksetzsignal POR_N konstant bleiben, wird die Spannung VCAP dem Steueranschluss des zweiten Transistors 103 zugeleitet. Ist das Rücksetzsignal POR auf dem logischen Wert 1 und die Spannung VCAP auf einem hohen Wert, so ist der zweite Transistor 103 leitend geschaltet, sodass die Spannung VAR einen niedrigeren Wert annimmt als im Falle eines niedrigen Wertes der Spannung VCAP und eines lo- gischen Wertes 0 der Rücksetzspannung POR.
Mit Vorteil erzeugt die Rücksetzschaltung 11 das Rücksetzsignal POR selbsttätig und ohne Zufuhr von einem Referenzstrom oder einer Referenzspannung, die von einer von der Rücksetz- Schaltung nicht umfassten Quelle bereitzustellen sind. Mittel eines logischen Wertes 1 des Abschaltsignals PD kann vorteilhafterweise das Rücksetzsignal POR auf den logischen Wert 1 unabhängig von einer Höhe der EingangsSpannung VDD gesetzt werden .
In einer alternativen, nicht gezeigten Ausführungsform ist der Kondensator 65 über den Schalter 66 mit dem Spannungseingang 12 verbunden. Der Schalter 66 ist als Transistor ausgeführt .
In einer alternativen, nicht gezeigten Ausführungsform ist der Kondensator 65 als integrierter Kondensator realisiert. Der Kondensator umfasst zwei Elektroden und ein dazwischen liegendes Dielektrikum. Der Kondensator kann frei von einem einkristallinem Substratmaterial des Halbleiterkörpers 130 sein.
Figuren 3A bis 3G zeigen beispielhafte Signalverläufe in einer Schaltungsanordnung mit einer Rücksetzschaltung nach dem vorgeschlagenen Prinzip in Abhängigkeit einer Zeit t. Im Einzelnen zeigt Figur 3A das abgeleitete Rücksetzsignal PORl, Figur 3B das Testeinstellsignal TM und Figur 3C das Rücksetzsignal POR. In Figuren 3D und 3G sind die EingangsSpannung VDD, die VersorgungsSpannung VBAT und die Testspannung VTM gezeigt. Figur 3E zeigt das Systemrücksetzsignal SPOR sowie Figur 3F das Resultatsignal TPOR. In einer ersten Phase A zwischen einem Zeitpunkt 0 und einem ersten Zeitpunkt tl steigt die VersorgungsSpannung VBAT von einem Wert 0 Volt auf einen Wert von ungefähr 2,5 Volt. Das Rücksetzsignal POR und das abgeleitete Rücksetzsignal PORl steigen in der ersten Phase A von 0 Volt auf etwa 2,2 Volt. Da das Testeinstellsig- nal TM den logischen Wert 0 aufweist, befindet sich die
Schaltungsanordnung 10 nicht im Testbetrieb sondern in einem Betriebszustand ohne Test. Somit steigt in der ersten Phase A das Systemrücksetzsignal SPOR ebenfalls von 0 Volt auf etwa 2,2 Volt an, während das Resultatsignal TPOR den Wert 0 aufweist. In einer zweiten Phase B zwischen dem ersten Zeitpunkt tl und einem zweiten Zeitpunkt t2 steigt die Versorgungsspannung VBAT weiter an bis auf einen Wert 4 Volt und bleibt dann konstant. Da somit der erste Schwellwert VPH der Rücksetzschaltung 11 überschritten ist, nimmt das Rücksetzsignal POR und das abgeleitete Rücksetzsignal PORl den Wert 0 Volt an. Das Systemrücksetzsignal SPOR hat ebenfalls den Wert 0 Volt, während das Resultatsignal TPOR weiter 0 Volt anzeigt. Die VersorgungsSpannung VBAT ist in den weiteren Phasen konstant und bleibt auf dem Wert 4 Volt. In der ersten und der zweiten Phase A, B zwischen dem Zeitpunkt 0 und dem zweiten Zeitpunkt t2 weist die Testspannung VTM den Wert 0 Volt auf. Am Ende der zweiten Phase B wird die Testspannung VTM eingeschaltet und steigt ausgehend von einem Wert 3 Volt an, bis sie in einer dritten Phase C zwischen dem zweiten Zeitpunkt t2 und einem dritten Zeitpunkt t3 den Wert 4 Volt erreicht. Zu Beginn der dritten Phase C wird das Testeinstellsignal TM auf den logischen Wert 1 eingestellt.
In einer vierten Phase D zwischen dem dritten Zeitpunkt t3 und einem vierten Zeitpunkt t4 nimmt die Testspannung VTM linear ab, so dass zu einem Zeitpunkt tu ein zweiter Schwellwert VPL der Rücksetzschaltung 11 erreicht wird. Zu dem Zeit- punkt tu springt die Rücksetzspannung POR von dem Wert 0 Volt auf einen Wert von cirka 2 Volt, welcher dem Wert der Testspannung VTM und damit dem Wert der EingangsSpannung VDD zum Zeitpunkt tu entspricht. Die abgeleitete Rücksetzspannung PORl nimmt einen Wert von cirka 4 Volt und das Resultatsignal TPOR ebenfalls den Wert 4 Volt an. In einer fünften Phase E zwischen dem vierten Zeitpunkt t4 und einem fünften Zeitpunkt t5 steigt die Testspannung VTM und damit die EingangsSpannung VDD linear von einem Wert von cirka 1,6 Volt auf 3 Volt an. Zu einem Zeitpunkt to überschreitet die EingangsSpannung VDD den ersten Schwellwert VPH, so dass die Rücksetzspannung POR, die abgeleitete Rücksetzspannung PORl und das Resultatsignal TPOR wieder auf 0 Volt abgesenkt werden. Zwischen dem Zeit- punkt tu und dem Zeitpunkt to folgt die Rücksetzspannung POR dem Verlauf der EingangsSpannung VDD. Die abgeleitete Rücksetzspannung PORl und das Resultatsignal TPOR hingegen weisen im Zeitraum zwischen dem Zeitpunkt tu und dem Zeitpunkt to annäherungsweise den Wert 4 Volt auf. Ab dem Beginn einer sechsten Phase F zwischen dem fünften Zeitpunkt t5 und einem sechsten Zeitpunkt t6 weist das Testeinstellsignal TM anstelle des logischen Werts 1 den logischen Wert 0 auf. Im sechsten Zeitraum F befindet sich die Versorgungsspannung VBAT weiter auf dem Wert 4 Volt. Somit sind das Rücksetzsignal POR, das abgeleitete Rücksetzsignal POR 1, das Systemrück- setzsignal SPOR sowie das Resultatsignal TPOR auf dem Wert 0 Volt und weisen den logischen Wert 0 auf. In den Figuren 3E bis 3G ist der Zeitpunkt tu und der Zeitpunkt to genauer eingezeichnet. In Figur 3G ist eine Hysterese H gezeigt, die zwischen dem zweiten Schwellwert VPL und dem ersten Schwellwert VPH liegt. Der Wert der Hysterese H beträgt etwa 0,2 Volt. Der bei der Abnahme der EingangsSpannung VDD wirksame zweite Schwellwert VPL hat einen um den Wert der Hysterese H kleineren Wert als der erste Schwellwert VOPRH, der bei an- steigender EingangsSpannung VDD wirksam ist.
Somit können mit Vorteil die beiden Schwellwerte VPH, VPL der Rücksetzschaltung 11 getestet werden. Da mittels des Testeinstellsignals TM die Wirkung des Kondensators 65 in der Rück- setzschaltung 11 aufgehoben ist, kann das Bestimmen der beiden Schwellwerte VPH, VPL sehr schnell erfolgen, da nicht bei einer Änderung der TestSpannung VTM eine Zeitkonstante für das Aufladen des Kondensators 65 zu berücksichtigen ist. Figur 4 zeigt eine beispielhafte Ausführungsform eines Halbleiterkörpers mit der Schaltungsanordnung nach dem vorgeschlagenen Prinzip. Der Halbleiterkörper 130 umfasst die Schaltungsanordnung 10' ' . Die Schaltungsanordnung 10'' kann beispielsweise gemäß den in Figur IA oder Figur IB gezeigten Ausführungsformen realisiert sein. In Figur 4 ist beispielhaft eine Weiterbildung der in Figur IA dargestellten Ausführungsform gezeigt. Die Schaltungsanordnung 10' ' ist auf einer ersten Hauptfläche 134 des Halbleiterkörpers 130 angeordnet. Zusätzlich umfasst die Schaltungsanordnung 10 ' ' eine Steueranschlussfläche 131. Die Steueranschlussfläche 131 ist mit dem zweiten Eingang 32 der Eingangslogikschaltung 28 verbunden. Weiter umfasst die Schaltungsanordnung 10'' eine Taktanschlussfläche 132. Die Taktanschlussfläche 132 ist mit dem dritten Eingang 31 der Eingangslogikschaltung 28 verbunden. Weiter umfasst die Schaltungsanordnung 10'' eine zusätzliche Anschlussfläche 133. Die zusätzliche Anschlussfläche 133 ist mit dem Schaltungsblock 26 gekoppelt.
An der Steueranschlussfläche 131 ist das Datensignal SDAT abgreifbar. Das Taktsignal CLK ist an der Taktanschlussfläche 132 abgreifbar. Über die zusätzliche Anschlussfläche 133 können Signale, die im Schaltungsblock 26 erzeugt werden, abgegeben werden oder Signale dem Schaltungsblock 26 zugeleitet werden. Die erste und die zweite Anschlussfläche 19, 20, die Steueranschlussfläche 131, die Taktanschlussfläche 132, die Ausgangsanschlussfläche 27 und die zusätzliche Anschlussfläche 133 können von außerhalb des Halbleiterkörpers 130 kontaktiert werden. Die genannten Anschlussflächen 19, 20, 27, 131, 132, 133 können in einem Testbetrieb mittels Testnadeln für die Dauer des Tests kontaktiert werden. Dabei kann ein Waferprober mit einer Testkarte, welche die Testnadeln umfasst, und eine elektrische Messvorrichtung zur Abgabe der Signale und Spannungen und zur Aufnahme der Signale und Spannungen eingesetzt werden.
Die genannten Anschlussflächen können in einem Gehäusungspro- zess beispielsweise mittels Bonddrähten oder mittels von Lotkugeln, englisch bumps, kontaktiert werden. Im Gehäusungspro- zess können die genannten Anschlussflächen beispielsweise an ein Gehäuse oder eine Leiterplatte angeschlossen werden.
In einer nicht gezeigten Ausführungsform ist eine erste Schaltung zwischen der Steueranschlussfläche 131 und dem zweiten Eingang 32 der Eingangslogikschaltung 28 geschaltet.
In einer weiteren nicht gezeigten Ausführungsform kann zwi- sehen der Taktanschlussfläche 132 und dem dritten Eingang 31 der Eingangslogikschaltung 28 eine zweite Schaltung angeordnet sein.
Die Schaltungsanordnung 10'' ist auf dem Halbleiterkörper 130 mittels einer komplementären Metall-Oxid-Halbleiter Integrationstechnik, englisch complementary metal-oxide- semiconduetor integration technique, abgekürzt CMOS-Technik, hergestellt. Alternativ kann die Schaltungsanordnung 10'' mittels einer Bipolar-Integrationstechnik realisiert sein. Alternativ kann die Schaltungsanordnung 10' ' mittels einer kombinierten Bipolar-CMOS-Integrationstechnik, abgekürzt BiC- MOS-Technik, hergestellt sein. Der Halbleiterkörper 130 kann Silizium oder Silizium-Germanium als Substratmaterial aufweisen. Bezugszeichenliste
10, 10 ', 10' ' Schaltungsanordnung
11 Rücksetzschaltung 12 Spannungseingang
13 Ausgang
14 Umschalter
15 erster Eingang
16 zweiter Eingang 17 Steuereingang
18 Ausgang
19 erste Anschlussfläche
20 zweite Anschlussfläche
21 Ausgangslogikschaltung 22 erster Eingang
23 zweiter Eingang
24 erster Ausgang
25 zweiter Ausgang
26 Schaltungsblock 27 Ausgangsanschlussfläche
28 Eingangslogikschaltung
29 Ausgang
30 erster Eingang
31 dritter Eingang 32 zweiter Eingang
33 Speicherschaltung
34 Datenausgang
35 Rücksetzeingang
36 Takteingang 37 Dateneingang
38 Puffer
39 erster Schalter
40 zweiter Schalter 41 dritter Eingang
42 vierter Eingang
50 erster Schalttransistor
51 erster Ausgang 52 zweiter Schalttransistor
53 Knoten
54 erster Widerstand
55 dritter Schalttransistor
56 zweiter Ausgang 57 erster Inverter
58 zweiter Inverter
59 vierter Schalttransistor
60 Bezugspotentialanschluss
61 fünfter Schalttransistor 62 zweiter Widerstand
64 Pufferkondensator
65 Kondensator
66 Schalter
67 Ausgangstreiber 68 erster Anschluss
69 zweiter Anschluss
70 dritter Anschluss
71 Substratspannungsanschluss
72 erstes logisches Gatter 73 erster Inverter
74 zweites logisches Gatter
75 erster Pegelumsetzer 76 zweiter Inverter
77 drittes logisches Gatter 78 zweiter Pegelumsetzer
91 Deaktivierschaltung
92 Auswerteschaltung
93 Verzögerungsschaltung 95 erster Inverter
96 zweiter Inverter
97 Eingang
98 erster Stromspiegel 99 erster Stromspiegeltransistor
100 Abschalttransistor
101 zweiter Stromspiegeltransistor
102 erster Transistor
103 zweiter Transistor 104 dritter Transistor
105 vierter Transistor
106 erster Eingang
107 zweiter Stromspiegel
108 fünfter Transistor 109 sechster Transistor
110 zweiter Eingang
111 siebter Transistor
112 achter Transistor
113 neunter Transistor 114 weiterer Eingang
115 Eingang
116 dritter Inverter
117 vierter Inverter
118 zusätzlicher Ausgang 119 Knoten
120 weiterer Eingang
130 Halbleiterkörper
131 Steueranschlussfläche
132 Taktanschlussfläche 133 zusätzliche Anschlussfläche
134 erste Hauptfläche
CLK Taktsignal
PD Abschaltsignal PDB abgeleitetes Abschaltsignal
PDN invertiertes Abschaltsignal
POR Rücksetzsignal
PORl abgeleitetes Rücksetzsignal
POR_N invertiertes Rücksetzsignal
SDAT Datensignal
SPOR Systemrücksetzsignal
TM Testeinstellsignal
TPOR Resultatsignal
VAR Signal
VBAT VersorgungsSpannung
VCAP Signal
VDD EingangsSpannung
VDI Signal
VPH erster Schwellwert
VPL zweiter Schwellwert
VSS Bezugspotential
VSUB SubstratSpannung
VTM Testspannung

Claims

Patentansprüche
1. Schaltungsanordnung zum Testen einer Rücksetzschaltung, aufweisend: - die Rücksetzschaltung (11) , umfassend einen Spannungseingang (12) zum Zuführen einer Eingangsspannung (VDD) und einen Ausgang (13) zum Bereitstellen eines Rücksetzsignals (POR) in Abhängigkeit der EingangsSpannung (VDD) , sowie einen Umschalter (14), umfassend einen ersten Eingang (15) zum Zuführen einer Testspannung (VTM) , einen zweiten Eingang (16) zum Zuführen einer Versor- gungsSpannung (VBAT) , einen Steuereingang (17) zum Umschalten zwischen dem ersten und dem zweiten Eingang (15, 16) in Abhängigkeit eines Testeinstellsignals (TM) und einen Ausgang (18) , der mit dem Spannungseingang (12) der Rücksetzschaltung (11) gekoppelt ist.
2. Schaltungsanordnung nach Anspruch 1, umfassend eine Ausgangslogikschaltung (21) mit einem ersten Eingang (22), der mit dem Ausgang (13) der Rücksetzschaltung (11) gekoppelt ist, einem zweiten Eingang (23) zum Zuführen des Testeinstellsignals (TM) , einem ersten Ausgang (24) zum Bereitstellen eines System- rücksetzsignals (SPOR) in Abhängigkeit des Rücksetzsig- nals (POR) und des Testeinstellsignals (TM) und einen zweiten Ausgang (25) zum Bereitstellen eines Resultatsignals (TPOR) in Abhängigkeit des Rücksetzsignals (POR) und des Testeinstellsignals (TM) .
3. Schaltungsanordnung nach Anspruch 2, die Ausgangslogikschaltung (21) umfassend
- einen dritten Eingang (41), der mit dem Ausgang (18) des
Umschalters (14) gekoppelt ist, und - einen vierten Eingang (42), der mit dem zweiten Eingang (16) des Umschalters (14) gekoppelt ist.
4. Schaltungsanordnung nach Anspruch 2 oder 3, umfassend eine Eingangslogikschaltung (28) mit - einem ersten Eingang (30), der mit dem ersten Ausgang (24) der Ausgangslogikschaltung (21) gekoppelt ist, einem zweiten Eingang (32) zum Zuführen eines Datensignals (SDAT) und einem Ausgang (29) zum Bereitstellen des Testeinstellsig- nals (TM) , der mit dem Steuereingang (17) des Umschalters (14) und dem zweiten Eingang (23) der Ausgangslogikschal- tung (21) gekoppelt ist.
5. Schaltungsanordnung nach Anspruch 4, die Eingangslogikschaltung (28) umfassend eine Speicherschaltung (33) , mit einem Rücksetzeingang (35) , der mit dem ersten Eingang (30) der Eingangslogikschaltung (28) verbunden ist, einem Dateneingang (37), der mit dem zweiten Eingang (32) der Eingangslogikschaltung (28) verbunden ist, und einem Datenausgang (34) , der mit dem Ausgang (29) der Eingangslogikschaltung (28) verbunden ist.
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, die Rücksetzschaltung (11) umfassend: einen Ausgangstreiber (67) , der ausgangsseitig mit dem Ausgang (13) der Rücksetzschaltung (11) verbunden ist, und eine Serienschaltung, welche einen Kondensator (65) zum Einstellen einer Zeitkonstante des Rücksetzsignals (POR) und einen Schalter (66) , dem an einem Steuereingang das Testeinstellsignal (TM) zuleitbar ist, aufweist und zwischen einen Eingang (115) des Ausgangstreibers (67) und den Spannungseingang (12) geschaltet ist.
7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, umfassend einen Pufferkondensator (64), der den Ausgang (18) des Umschalters (14) mit einem Bezugspotentialanschluss (60) koppelt .
8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, wobei ein Halbleiterkörper (130) die Schaltungsanordnung (101 umfasst .
9. Verfahren zum Testen einer Rücksetzschaltung, umfassend: - Zuführen einer VersorgungsSpannung (VBAT) als eine Eingangsspannung (VDD) an die Rücksetzschaltung (11) in einem Normalbetrieb,
Umschalten von dem Normalbetrieb in einen Testbetrieb in Abhängigkeit eines Testeinstellsignals (TM) , - Zuführen einer Testspannung (VTM) als die Eingangsspannung (VDD) an die Rücksetzschaltung (11) in dem Testbetrieb und
Erzeugen eines Rücksetzsignals (POR) mittels der Rücksetzschaltung (11) in Abhängigkeit der EingangsSpannung (VDD) .
10. Verfahren nach Anspruch 8, umfassend Abgeben eines Resultatsignals (TPOR) mit einem logischen Wert, der dem logischen Wert des Rücksetzsignals (POR) entspricht, im Testbetrieb und mit einem konstanten logischen Wert im Normalbetrieb.
11. Verfahren nach Anspruch 8 oder 9, umfassend Abgeben eines Systemrücksetzsignal (SPOR) mit einem logischen Wert, der dem logischen Wert des Rücksetzsignals (POR) entspricht, im Normalbetrieb und mit einem einen Schal- tungsblock (26) deaktivierenden Wert im Testbetrieb.
12. Verfahren nach Anspruch 11, umfassend Bereitstellen des Testeinstellsignals (TM) in Abhängigkeit von einem Datensignal (SDAT) und dem Systemrück- setzsignal (SPOR) .
13. Verfahren nach einem der Ansprüche 9 bis 12, umfassend
Zuführen der Testspannung (VTM) einem ersten Eingang (15) eines Umschalters (14) ,
Zuführen der Versorgungsspannung (VBAT) einem zweiten Eingang (16) des Umschalters (14) ,
Zuleiten des Testeinstellsignals (TM) einem Steuereingang (17) des Umschalters (14) und - Umschalten eines Ausgangs (17) des Umschalters (14) zwischen dem ersten und dem zweiten Eingang (15, 16) des Umschalters (14) in Abhängigkeit von dem Testeinstellsignal (TM) .
14. Verfahren nach Anspruch 13, wobei ein Halbleiterkörper (130) eine Schaltungsanordnung (10) umfasst, welche die Rücksetzschaltung (11) und den Umschalter (14) umfasst.
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