WO2009081667A1 - 半導体装置 - Google Patents

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shielding layer
channel area
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PCT/JP2008/070474
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Shuichi Nishida
Toyokazu Ohnishi
Tomoyuki Shoji
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Toyota Jidosha Kabushiki Kaisha
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Definitions

  • the present invention relates to a vertical semiconductor device.
  • the vertical semiconductor device includes a pair of main electrodes provided separately on the front surface and the back surface of the semiconductor substrate.
  • a vertical semiconductor device often includes a trench gate in order to reduce on-resistance (or on-voltage).
  • development of a technique using a carrier shielding layer has been advanced in order to further reduce on-resistance (or on-voltage).
  • Japanese Unexamined Patent Application Publication No. 2007-266622 discloses a vertical semiconductor device having a carrier shielding layer (charge shielding layer).
  • FIG. 5 schematically shows a longitudinal sectional view of a main part of the semiconductor device 100 disclosed in Japanese Patent Application Laid-Open No. 2007-266622.
  • an emitter electrode 128 is provided on the front surface of the semiconductor substrate 120
  • a collector electrode 121 is provided on the back surface of the semiconductor substrate 120.
  • the semiconductor substrate 120 has a stack of a p + -type collector region 122, an n + -type buffer region 123, an n-type drift region 124, and a p-type body region 125 in order from the back surface.
  • the semiconductor device 100 includes a plurality of trench gates 130 that penetrate the body region 125.
  • the trench gate 130 has a gate insulating film 134 and a trench gate electrode 132 covered with the gate insulating film 134.
  • the trench gate electrode 132 and the emitter electrode 128 are electrically insulated by an interlayer insulating film 129.
  • the semiconductor device 100 further includes a plurality of p + -type body contact regions 127 and n + -type emitter regions 126 that are selectively provided in the surface layer portion of the semiconductor substrate 120.
  • the emitter region 126 is in contact with the side surface of the trench gate 130.
  • Body contact region 127 and emitter region 126 are electrically connected to emitter electrode 128.
  • the semiconductor device 100 further includes a carrier shielding layer 150 provided in the drift region 124.
  • the carrier shielding layer 150 is made of, for example, silicon oxide.
  • the carrier shielding layer 150 is provided between the trench gate 130 and the trench gate 130.
  • the carrier shielding layer 150 can prevent the movement of holes injected from the collector region 122 on the back surface into the drift region 124. As a result, the hole concentration in the drift region 124 increases and the on-resistance (or on-voltage) is reduced.
  • An object of the present invention is to provide a technique for further reducing on-resistance (or on-voltage) in a vertical semiconductor device having a carrier shielding layer.
  • a vertical semiconductor device disclosed in this specification includes a semiconductor substrate, a plurality of trench gates, and a carrier shielding layer.
  • the semiconductor substrate is selectively provided on the first semiconductor region of the first conductivity type, the second semiconductor region of the second conductivity type provided on the first semiconductor region, and the second semiconductor region. And a first-conductivity-type surface semiconductor region electrically connected to the surface electrode.
  • the plurality of trench gate electrodes penetrates the second semiconductor region.
  • the carrier shielding layer is provided in the first semiconductor region.
  • a semiconductor substrate has a channel region and a non-channel region. The channel region is a region sandwiched between the trench gate and the trench gate, and the surface semiconductor region is disposed in contact with the side surface of the trench gate in the channel region.
  • a second semiconductor region is provided along the side surface of the trench gate between the surface semiconductor region and the first semiconductor region, and a channel is formed in the second semiconductor region by a voltage applied to the trench gate. Is done.
  • the non-channel area is an area sandwiched between the trench gate and the trench gate, and no surface semiconductor region is disposed in the non-channel area. Therefore, no channel is formed in the non-channel area.
  • the occupation area ratio of the carrier shielding layer arranged in the non-channel area to the non-channel area is arranged in the channel area. Higher than the occupied area ratio in the channel area of the layer.
  • occupied area ratio refers to the area of the carrier shielding layer in the channel area (or non-channel area) when the area of the channel area (or non-channel area) in plan view is 1. Say percentage.
  • the “occupied area ratio” includes 0 when no carrier shielding layer is present in the channel area and 1 when the carrier shielding layer is present over the entire non-channel area. The higher the occupation area ratio of the carrier shielding layer, the longer the vertical movement of carriers in that area is prevented.
  • a part of the first type carriers injected from the back surface side into the first semiconductor region in the non-channel area is prevented from moving in the vertical direction by the carrier shielding layer and moves in the horizontal direction. .
  • the carrier shielding layer Since the carrier shielding layer has a small occupation area ratio in the channel area, the first type carriers moved in the lateral direction are concentrated in the channel area. On the other hand, the second type carriers are injected from the surface semiconductor region of the channel region. For this reason, since the first type carrier and the second type carrier are concentrated in the channel area, conductivity modulation is activated and the on-resistance (or on-voltage) of the semiconductor device is significantly reduced.
  • On-resistance (or on-voltage) is significantly reduced.
  • Concentrating carriers in the channel area can reduce the on-resistance (or on-voltage) by compensating for the decrease in channel area due to the formation of the non-channel area.
  • the semiconductor device disclosed in this specification utilizes this phenomenon, and its operation effect is clearly different from that of the semiconductor device shown in FIG.
  • the semiconductor device disclosed in this specification has a novel and innovative technical idea.
  • carriers can be concentrated in the channel area and conductivity modulation can be activated.
  • the on-resistance or on-voltage
  • the on-resistance can be reduced by compensating for the decrease in the channel area due to the formation of the non-channel area.
  • the principal part sectional drawing of the semiconductor device 10 of a present Example is typically shown.
  • the principal part sectional drawing of the semiconductor device 11 of a present Example is typically shown.
  • the principal part sectional drawing of the semiconductor device 12 of a present Example is typically shown.
  • the principal part sectional drawing of the semiconductor device 13 of a present Example is shown typically.
  • the principal part sectional drawing of the conventional semiconductor device 100 is shown typically.
  • the vertical semiconductor device disclosed in this specification includes a semiconductor substrate, a plurality of trench gates, and a carrier shielding layer.
  • the semiconductor substrate is selectively provided on the first semiconductor region of the first conductivity type, the second semiconductor region of the second conductivity type provided on the first semiconductor region, and the second semiconductor region. And a first-conductivity-type surface semiconductor region electrically connected to the surface electrode.
  • the plurality of trench gate electrodes penetrates the second semiconductor region.
  • the carrier shielding layer is provided in the first semiconductor region.
  • a semiconductor substrate has a channel region and a non-channel region. The channel region is a region sandwiched between the trench gate and the trench gate, and the surface semiconductor region is disposed in contact with the side surface of the trench gate in the channel region.
  • the non-channel area is an area sandwiched between the trench gate and the trench gate, and no surface semiconductor region is disposed in the non-channel area.
  • the occupation area ratio of the carrier shielding layer arranged in the non-channel area to the non-channel area is arranged in the channel area. Higher than the occupied area ratio in the channel area of the layer.
  • the carrier shielding layer is disposed in the non-channel area and is opened in at least a part of the channel area. According to this configuration, the first type of carrier that is prevented from moving in the vertical direction in the non-channel area can be moved in the horizontal direction and concentrated in the opening of the channel area.
  • the carrier shielding layer is preferably provided at a position deeper than the trench gate.
  • the influence on the characteristics of the semiconductor device should be minimized even if the positional relationship between the carrier shielding layer and the trench gate slightly deviates due to mask misalignment. Can do.
  • the carrier shielding layer extends over the non-channel region from below one trench gate to below the other trench gate. According to this embodiment, most of the first type carriers injected from the back surface into the first semiconductor region in the non-channel area can be moved laterally by the carrier shielding layer and concentrated in the channel area. Conductivity modulation in the channel area is further activated, and the on-resistance (or on-voltage) can be further reduced.
  • a dummy trench gate penetrating the second semiconductor region may be provided in the non-channel area.
  • the carrier shielding layer is preferably provided at a position deeper than the dummy trench gate.
  • the carrier shielding layer is preferably provided at a depth not more than the carrier diffusion length from the surface of the semiconductor substrate.
  • the material of the carrier shielding layer may be any material that suppresses carrier movement more than the semiconductor material around the carrier shielding layer.
  • silicon oxide, porous silicon, or silicon nitride can be used for the carrier shielding layer.
  • the carrier shielding layer may be a cavity.
  • the carrier shielding layer is preferably opened so as to open at least in a part of the channel area, and the opening includes a lower portion of the surface semiconductor region when seen in a plan view. . More preferably, the opening spans the channel area from below one trench gate to below the other trench gate.
  • the surface of the body region in the non-channel area is preferably blocked by an insulating film, and the body region in the non-channel area is preferably in a floating state.
  • single crystal silicon is used as the semiconductor material, but other semiconductor materials can be used instead of this example.
  • a gallium nitride-based, silicon carbide-based, or gallium arsenide-based compound semiconductor can be used as the semiconductor material.
  • a punch-through type IGBT Insulated Gate Bipolar Transistor
  • MOSFET Metal / Oxide / Semiconductor / Field / Effect / Transistor
  • FIG. 1 schematically shows a longitudinal sectional view of a main part of the semiconductor device 10.
  • an emitter electrode 28 is provided on the front surface of the semiconductor substrate 20, and a collector electrode 21 is provided on the back surface of the semiconductor substrate 20.
  • Aluminum is used as the material of the emitter electrode 28, and aluminum, titanium, nickel, and gold are used as the material of the collector electrode 21.
  • the emitter electrode 28 is fixed to the ground potential, and a positive voltage is applied to the collector electrode 21.
  • the semiconductor substrate 20 includes a p + -type collector region 22, an n + -type buffer region 23, an n-type drift region 24 (an example of a first semiconductor region), and a p-type body region 25 (second semiconductor region) from the back surface. Example) is laminated.
  • the collector region 22 and the buffer region 23 are formed in the back layer portion of the semiconductor substrate 20 using an ion implantation technique.
  • the body region 25 is also formed in the surface layer portion of the semiconductor substrate 20 using an ion implantation technique.
  • the collector electrode 21 is electrically connected to the collector region 22.
  • the semiconductor device 10 includes a plurality of trench gates 30 that penetrate the body region 25.
  • the trench gate 30 has a gate insulating film 34 and a trench gate electrode 32 covered with the gate insulating film 34.
  • the material of the gate insulating film 34 is silicon oxide
  • the material of the trench gate electrode 32 is polysilicon into which impurities are introduced at a high concentration.
  • the trench gate electrode 32 and the emitter electrode 28 are electrically insulated by an interlayer insulating film 29.
  • the material of the interlayer insulating film 29 is silicon oxide.
  • the semiconductor substrate 20 of the semiconductor device 10 has a channel area 10A and a non-channel area 10B.
  • the channel area 10 ⁇ / b> A and the non-channel area 10 ⁇ / b> B are repeatedly arranged along one direction in the plane of the semiconductor substrate 20.
  • the channel area 10A and the non-channel area 10B are arranged in stripes when viewed in plan.
  • the channel area 10A is an area sandwiched between the trench gate 30 and the trench gate 30.
  • an n + -type emitter region 26 an example of a surface semiconductor region
  • a p + -type A body contact region 27 is selectively provided.
  • the emitter region 26 and the body contact region 27 are electrically connected to the emitter electrode 28.
  • the non-channel region 10B is a region sandwiched between the trench gate 30 and the trench gate 30, and the emitter region 26 and the body contact region 27 are not provided on the body region 25 of the non-channel region 10B.
  • the body contact region 27 is not provided in the non-channel area 10B, but instead of this example, the body contact region 27 may also be provided in the non-channel area 10B.
  • the channel area 10A and the non-channel area 10B are distinguished by the presence or absence of the emitter region 26.
  • the emitter region 26 of the channel section 10 ⁇ / b> A is provided in contact with the side surface of the trench gate 30.
  • the semiconductor device 10 further includes a carrier shielding layer 52 provided in the drift region 24.
  • the carrier shielding layer 52 is disposed in the non-channel area 10B and is open in the channel area 10A.
  • the carrier shielding layer 52 is provided at a position deeper than the trench gate 30. Further, as shown in FIG. 1, the distance 10D from the surface of the semiconductor substrate 20 to the carrier shielding layer 52 is not more than the diffusion length of holes. That is, the distance 10D from the surface of the semiconductor substrate 20 to the carrier shielding layer 52 is longer than the trench gate 30 and shorter than the hole diffusion length.
  • the carrier shielding layer 52 extends over the non-channel region 10B from the lower side of one trench gate 30 to the lower side of the other trench gate 30. That is, in the non-channel area 10B of the semiconductor device 10, the carrier shielding layer 52 exists over the entire non-channel area 10B when viewed in plan.
  • the opening of the carrier shielding layer 52 is formed over the channel region 10 ⁇ / b> A from below one trench gate 30 to below the other trench gate 30. That is, in the channel area 10A of the semiconductor device 10, the carrier shielding layer 52 does not exist in the channel area 10A when viewed in plan.
  • the material of the carrier shielding layer 52 is silicon oxide. Instead of silicon oxide, porous silicon or cavities may be used.
  • the carrier shielding layer 52 exists over the entire non-channel area 10B when viewed in plan. Therefore, the occupation area ratio of the carrier shielding layer 52 disposed in the non-channel area 10B to the non-channel area 10B is 1.
  • the carrier shielding layer 52 does not exist in the channel area 10A when seen in a plan view. For this reason, the occupation area ratio of the carrier shielding layer 52 in the channel area 10A is zero.
  • the carrier shielding layer 52 When compared with the occupied area ratio of the carrier shielding layer 52, there is a relationship that the occupied area ratio of the carrier shielding layer 52 in the non-channel area 10B is higher than the occupied area ratio of the carrier shielding layer 52 in the channel area 10A.
  • the carrier shielding layer 52 exists in a part of the channel area 10 ⁇ / b> A when seen in a plan view as long as the above relationship relating to the occupation area ratio of the carrier shielding layer 52 is maintained.
  • the carrier shielding layer 52 may not be present in a part of the non-channel area 10B.
  • the operation of the semiconductor device 10 will be described.
  • on / off is switched depending on whether a positive voltage equal to or higher than the threshold voltage is applied to the trench gate electrode 32.
  • the body region 25 is interposed between the emitter region 26 and the drift region 24, and electrons are injected from the emitter region 26 into the drift region 24. I can't.
  • the semiconductor device 10 is off.
  • the body region 25 between the emitter region 26 and the drift region 24 is inverted to form a channel. Electrons are injected from the emitter region 26 into the drift region 24 through the channel.
  • the semiconductor device 10 is on.
  • holes are injected from the collector region 22 in the back layer portion into the drift region 24.
  • the holes move vertically in the drift region 24 and are discharged to the emitter electrode 28 through the body region 25.
  • the semiconductor device 10 is provided with a collector region 22 over the entire back layer portion of the semiconductor substrate 20. Therefore, when the semiconductor device 10 is on, holes are injected from the entire back layer portion of the semiconductor substrate 20. The holes injected from the back layer portion of the semiconductor substrate 20 into the drift region 24 of the non-channel region 10B are prevented from moving in the vertical direction by the carrier shielding layer 52 and move in the horizontal direction. Since the carrier shielding layer 52 is provided with an opening corresponding to the channel region 10A, the holes moved in the lateral direction are concentrated on the opening.
  • the semiconductor device 10 is characterized in that the non-channel region 10B and the carrier shielding layer 52 are combined.
  • the carrier shielding layer 52 By disposing the carrier shielding layer 52 in the non-channel area 10B, holes injected from the back layer portion can be concentrated in the channel area 10A.
  • conductivity modulation is activated in the channel region 10A, and the on-resistance (or on-voltage) is reduced.
  • the channel area is reduced by providing the non-channel area 10 ⁇ / b> B.
  • the reduction in resistance by the conductivity modulation in the channel area 10 ⁇ / b> A contributes to the decrease in the channel area, resulting in a low resistance. obtain.
  • the semiconductor device 10 can obtain an extremely reduced on-resistance (or on-voltage).
  • FIG. 2 schematically shows a cross-sectional view of the main part of the semiconductor device 11.
  • the semiconductor device 11 of FIG. 2 is a modification of the semiconductor device 10 of FIG. 1 and is characterized by including a dummy trench gate 40.
  • the dummy trench gate 40 is provided in the non-channel area 10 ⁇ / b> B and penetrates the body region 25.
  • one dummy trench gate 40 is provided in the non-channel region 10B, but more dummy trench gates 40 may be provided.
  • the dummy trench gate 40 includes a dummy insulating film 44 and a dummy trench gate electrode 42 covered with the dummy insulating film 44. Since the dummy trench gate 40 is manufactured in the same process as the trench gate 30, the dummy trench gate 40 has a form common to the trench gate 30.
  • the dummy trench gate electrode 42 may be electrically connected to the trench gate electrode 32 or may be electrically connected to the emitter electrode 28.
  • the non-channel region 10B is provided with a certain area in order to reduce the on-resistance (or on-voltage).
  • the distance between the trench gate 30 and the trench gate 30 increases in the non-channel area 10B.
  • a large electric field may be applied to the pn junction between the body region 25 and the drift region 24 in the non-channel area 10B. If the dummy trench gate 40 is provided in the non-channel area 10B, this electric field concentration can be reduced.
  • the combination of the non-channel region 10B and the dummy trench gate 40 is a very useful technique for improving the breakdown voltage of the semiconductor device 11.
  • FIG. 3 schematically shows a cross-sectional view of the main part of the semiconductor device 12.
  • the semiconductor device 12 of FIG. 3 is a modification of the semiconductor device 11 of FIG. 2, and is characterized in that the body region 25 of the non-channel section 10B is closed with an interlayer insulating film 29. Therefore, the potential of the body region 25 in the non-channel area 10B is in a floating state.
  • FIG. 4 schematically shows a cross-sectional view of the main part of the semiconductor device 13.
  • the semiconductor device 13 of FIG. 4 is a modification of the semiconductor device 11 of FIG. 2, and the carrier shielding layer 54 is divided into a plurality in the non-channel region 10B. Also in this example, the relationship that the occupation area ratio of the carrier shielding layer 52 in the non-channel area 10B is higher than the occupation area ratio of the carrier shielding layer 52 in the channel area 10A is maintained.
  • a part of the holes injected from the back layer part into the drift region 24 of the non-channel area 10B move to the opening of the carrier shielding layer 54 provided in the channel area 10A, and the other part is non- It moves to the opening of the carrier shielding layer 54 provided in the channel area 10B.
  • the semiconductor device 13 since the relationship relating to the occupation area ratio of the carrier shielding layer 52 is maintained, a part of holes injected from the back layer portion into the drift region 24 of the non-channel area 10B Since it can concentrate on the area 10A, the on-resistance (or on-voltage) is reduced.

Abstract

　キャリア遮蔽層を有する縦型の半導体装置において、よりオン抵抗（又はオン電圧）を低減する技術を提供する。 　半導体装置１０の半導体基板２０は、チャネル区域１０Ａと非チャネル区域１０Ｂを有している。チャネル区域１０Ａには、トレンチゲート３０の側面に接するとともにエミッタ電極２８に電気的に接続されているエミッタ領域２６が設けられている。非チャネル区域１０Ｂのボディ領域２５には、エミッタ領域２６が設けられていない。平面視したときに、非チャネル区域１０Ｂに配置されているキャリア遮蔽層５２の非チャネル区域１０Ｂに占める占有面積比がチャネル区域１０Ａに配置されているキャリア遮蔽層５２のチャネル区域１０Ａに占める占有面積比よりも高い。

Description

半導体装置
　本出願は、２００７年１２月２１日に出願された日本国特許出願第２００７－３３０４０４号に基づく優先権を主張する。その出願の全ての内容はこの明細書中に参照により援用されている。
　本発明は、縦型の半導体装置に関する。
　縦型の半導体装置は、半導体基板の表面と裏面に分かれて設けられている一対の主電極を備えている。縦型の半導体装置は、オン抵抗（又はオン電圧）を低減するために、トレンチゲートを備えていることが多い。トレンチゲートを備えた縦型の半導体装置において、さらにオン抵抗（又はオン電圧）を低減するために、キャリア遮蔽層を利用する技術の開発が進められている。特開２００７－２６６６２２号公報には、キャリア遮蔽層（電荷遮蔽層）を有する縦型の半導体装置が開示されている。
　図５に、特開２００７－２６６６２２号公報に開示されている半導体装置１００の要部縦断面図を模式的に示す。半導体装置１００には、半導体基板１２０の表面にエミッタ電極１２８が設けられており、半導体基板１２０の裏面にコレクタ電極１２１が設けられている。半導体基板１２０は、裏面から順にｐ＋型のコレクタ領域１２２とｎ＋型のバッファ領域１２３とｎ型のドリフト領域１２４とｐ型のボディ領域１２５の積層を有している。
　半導体装置１００は、ボディ領域１２５を貫通する複数のトレンチゲート１３０を備えている。トレンチゲート１３０は、ゲート絶縁膜１３４と、そのゲート絶縁膜１３４で被覆されているトレンチゲート電極１３２を有している。トレンチゲート電極１３２とエミッタ電極１２８は、層間絶縁膜１２９で電気的に絶縁されている。
　半導体装置１００はさらに、半導体基板１２０の表層部に選択的に設けられている複数のｐ＋型のボディコンタクト領域１２７及びｎ＋型のエミッタ領域１２６を備えている。エミッタ領域１２６は、トレンチゲート１３０の側面に接している。ボディコンタクト領域１２７とエミッタ領域１２６は、エミッタ電極１２８に電気的に接続されている。
　半導体装置１００はさらに、ドリフト領域１２４内に設けられているキャリア遮蔽層１５０を備えている。キャリア遮蔽層１５０は、例えば酸化シリコンで形成されている。キャリア遮蔽層１５０は、トレンチゲート１３０とトレンチゲート１３０の間に設けられている。
　キャリア遮蔽層１５０は、裏面のコレクタ領域１２２からドリフト領域１２４に注入された正孔の移動を妨げることができる。これにより、ドリフト領域１２４内の正孔濃度が上昇し、オン抵抗（又はオン電圧）が低減される。
　キャリア遮蔽層を利用する技術において、よりオン抵抗（又はオン電圧）を低減することが望まれている。本発明は、キャリア遮蔽層を有する縦型の半導体装置において、よりオン抵抗（又はオン電圧）を低減する技術を提供することを目的としている。
　本明細書で開示される縦型の半導体装置は、半導体基板と複数のトレンチゲートとキャリア遮蔽層を備えている。半導体基板は、第１導電型の第１半導体領域と、その第１半導体領域上に設けられている第２導電型の第２半導体領域と、その第２半導体領域上に選択的に設けられているとともに表面電極に電気的に接続されている第１導電型の表面半導体領域を備えている。複数のトレンチゲート電極は、第２半導体領域を貫通している。キャリア遮蔽層は、第１半導体領域内に設けられている。本明細書で開示される縦型の半導体装置では、半導体基板がチャネル区域と非チャネル区域を有している。チャネル区域は、トレンチゲートとトレンチゲートで挟まれた区域であり、そのチャネル区域には表面半導体領域がトレンチゲートの側面に接して配置されている。すなわち、表面半導体領域と第１半導体領域の間にはトレンチゲートの側面に沿って第２半導体領域が設けられており、その第２半導体領域には、トレンチゲートに印加される電圧によってチャネルが形成される。非チャネル区域は、トレンチゲートとトレンチゲートで挟まれた区域であり、その非チャネル区域には表面半導体領域が配置されていない。したがって、非チャネル区域にはチャネルが形成されない。本明細書で開示される縦型の半導体装置では、平面視したときに、非チャネル区域に配置されているキャリア遮蔽層の非チャネル区域に占める占有面積比がチャネル区域に配置されているキャリア遮蔽層のチャネル区域に占める占有面積比よりも高い。ここで、「占有面積比」とは、平面視したときのチャネル区域（又は非チャネル区域）の面積を１としたときに、そのチャネル区域（又は非チャネル区域）に占めるキャリア遮蔽層の面積の割合をいう。「占有面積比」には、キャリア遮蔽層がチャネル区域に全く存在しない場合の０と、キャリア遮蔽層が非チャネル区域の全体に亘って存在する場合の１も含む。キャリア遮蔽層の占有面積比が高いほど、その区域におけるキャリアの縦方向の移動が妨げられる。
　この形態の半導体装置によると、裏面側から非チャネル区域の第１半導体領域に注入された第１タイプのキャリアの一部は、キャリア遮蔽層によって縦方向の移動が妨げられ、横方向に移動する。キャリア遮蔽層は、チャネル区域において占有面積比が小さいので、横方向に移動した第１タイプのキャリアはそのチャネル区域に集中する。一方、チャネル区域の表面半導体領域からは第２タイプのキャリアが注入される。このため、第１タイプのキャリアと第２タイプのキャリアがチャネル区域において集中するので、伝導度変調が活発化し、半導体装置のオン抵抗（又はオン電圧）が顕著に低減する。
　図５に示す半導体装置のように、半導体基板内のキャリア濃度をキャリア遮蔽層によって一様に上昇させるよりも、半導体基板をチャネル区域と非チャネル区域に区画し、チャネル区域においてキャリアを集中させると、オン抵抗（又はオン電圧）が顕著に低減する。チャネル区域においてキャリアを集中させると、非チャネル区域を形成したことによるチャネル面積の減少を補って、オン抵抗（又はオン電圧）を低減させることができる。本明細書で開示される半導体装置は、この現象を利用するものであり、図５に示す半導体装置とはその作用効果が明らかに異なる。本明細書で開示される半導体装置は、新規で斬新な技術思想を備えている。
　本明細書で開示される技術によると、チャネル区域にキャリアを集中させ、伝導度変調を活発化させることができる。チャネル区域においてキャリアを集中させることによって、非チャネル区域を形成したことによるチャネル面積の減少を補って、オン抵抗（又はオン電圧）を低減させることができる。
本実施例の半導体装置１０の要部断面図を模式的に示す。 本実施例の半導体装置１１の要部断面図を模式的に示す。 本実施例の半導体装置１２の要部断面図を模式的に示す。 本実施例の半導体装置１３の要部断面図を模式的に示す。 従来の半導体装置１００の要部断面図を模式的に示す。
　本明細書で開示される縦型の半導体装置は、半導体基板と複数のトレンチゲートとキャリア遮蔽層を備えている。半導体基板は、第１導電型の第１半導体領域と、その第１半導体領域上に設けられている第２導電型の第２半導体領域と、その第２半導体領域上に選択的に設けられているとともに表面電極に電気的に接続されている第１導電型の表面半導体領域を備えている。複数のトレンチゲート電極は、第２半導体領域を貫通している。キャリア遮蔽層は、第１半導体領域内に設けられている。本明細書で開示される縦型の半導体装置では、半導体基板がチャネル区域と非チャネル区域を有している。チャネル区域は、トレンチゲートとトレンチゲートで挟まれた区域であり、そのチャネル区域には表面半導体領域がトレンチゲートの側面に接して配置されている。非チャネル区域は、トレンチゲートとトレンチゲートで挟まれた区域であり、その非チャネル区域には表面半導体領域が配置されていない。本明細書で開示される縦型の半導体装置では、平面視したときに、非チャネル区域に配置されているキャリア遮蔽層の非チャネル区域に占める占有面積比がチャネル区域に配置されているキャリア遮蔽層のチャネル区域に占める占有面積比よりも高い。
　上記の縦型の半導体装置では、キャリア遮蔽層が、非チャネル区域に配置されており、チャネル区域の少なくとも一部において開口しているのが好ましい。この形態によると、非チャネル区域において縦方向の移動が妨げられた第１のタイプのキャリアを横方向に移動させ、チャネル区域の開口に集中させることができる。
　上記の縦型の半導体装置では、キャリア遮蔽層は、トレンチゲートよりも深い位置に設けられていることが好ましい。
　キャリア遮蔽層がトレンチゲートよりも深い位置に設けられていると、マスクずれによってキャリア遮蔽層とトレンチゲートの位置関係が多少ずれたとしても、半導体装置の特性に与える影響を軽微なものとすることができる。
　上記の縦型の半導体装置では、キャリア遮蔽層は、一方のトレンチゲートの下方から他方のトレンチゲートの下方まで非チャネル区域に亘って延びていることが好ましい。
　この形態によると、裏面から非チャネル区域の第１半導体領域に注入された第１タイプのキャリアの多くをキャリア遮蔽層によって横方向に移動させ、チャネル区域に集中させることができる。チャネル区域における伝導度変調がさらに活発化され、オン抵抗（又はオン電圧）をさらに低減させることができる。
　上記の縦型の半導体装置では、非チャネル区域には、第２半導体領域を貫通しているダミートレンチゲートが設けられていてもよい。この場合、キャリア遮蔽層は、ダミートレンチゲートよりも深い位置に設けられていることが好ましい。
　上記の縦型の半導体装置では、キャリア遮蔽層は、半導体基板の表面からキャリアの拡散長以下の深さに設けられていることが好ましい。
　これにより、チャネル区域に集中したキャリアは、キャリア遮蔽層の開口を超えた後においても、半導体基板の表面まで収束した状態を維持することができる。
　上記の縦型の半導体装置では、キャリア遮蔽層の材料は、キャリア遮蔽層の周囲の半導体材料よりもキャリアの移動を抑制するものであればよい。例えば、キャリア遮蔽層は、酸化シリコン、多孔質シリコン、窒化シリコンを用いることができる。また、キャリア遮蔽層は、空洞であってもよい。
　上記の縦型の半導体装置では、キャリア遮蔽層は、チャネル区域の少なくとも一部において開口しており、平面視したときにその開口が表面半導体領域の下方を含むように配置されているのが好ましい。より好ましくは、前記開口は、一方のトレンチゲートの下方から他方のトレンチゲートの下方までチャネル区域に亘っている。
　上記の縦型の半導体装置では、非チャネル区域のボディ領域（第２半導体領域の一例）の表面は、絶縁膜によって閉塞されており、非チャネル区域のボディ領域がフローティング状態であるのが好ましい。
　以下、図面を参照して実施例を説明する。以下の実施例では、半導体材料に単結晶シリコンが用いられているが、この例に代えて他の半導体材料を用いることができる。例えば、半導体材料に窒化ガリウム系、炭化シリコン系、ガリウム砒素系の化合物半導体を用いることができる。また、以下の実施例では、パンチスルー型のＩＧＢＴ（Insulated Gate Bipolar Transistor）を説明するが、本明細書で開示される技術はノンパンチスルー型のＩＧＢＴにも適用することができる。また、本明細書で開示される技術は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に適用することもできる。
　図１に、半導体装置１０の要部縦断面図を模式的に示す。半導体装置１０には、半導体基板２０の表面にエミッタ電極２８が設けられており、半導体基板２０の裏面にコレクタ電極２１が設けられている。エミッタ電極２８の材料にはアルミニウムが用いられており、コレクタ電極２１の材料にはアルミニウム、チタン、ニッケル、金が用いられている。エミッタ電極２８は接地電位に固定され、コレクタ電極２１には正の電圧が印加される。
　半導体基板２０は、裏面から順にｐ＋型のコレクタ領域２２とｎ＋型のバッファ領域２３とｎ型のドリフト領域２４（第１半導体領域の一例）とｐ型のボディ領域２５（第２半導体領域の一例）が積層している。コレクタ領域２２とバッファ領域２３は、イオン注入技術を利用して、半導体基板２０の裏層部に形成される。ボディ領域２５も、イオン注入技術を利用して、半導体基板２０の表層部に形成される。コレクタ電極２１は、コレクタ領域２２に電気的に接続されている。
　半導体装置１０は、ボディ領域２５を貫通する複数のトレンチゲート３０を備えている。トレンチゲート３０は、ゲート絶縁膜３４と、そのゲート絶縁膜３４で被覆されているトレンチゲート電極３２を有する。ゲート絶縁膜３４の材料は酸化シリコンであり、トレンチゲート電極３２の材料は不純物が高濃度に導入されたポリシリコンである。トレンチゲート電極３２とエミッタ電極２８は、層間絶縁膜２９で電気的に絶縁されている。層間絶縁膜２９の材料は酸化シリコンである。
　図１に示すように、半導体装置１０の半導体基板２０は、チャネル区域１０Ａと非チャネル区域１０Ｂを有している。チャネル区域１０Ａと非チャネル区域１０Ｂは、半導体基板２０の面内を一方向に沿って繰返し配置されている。この例では、チャネル区域１０Ａと非チャネル区域１０Ｂは、平面視したときにストライプ状に配置されている。チャネル区域１０Ａは、トレンチゲート３０とトレンチゲート３０で挟まれた区域であり、チャネル区域１０Ａのボディ領域２５上には、ｎ＋型のエミッタ領域２６（表面半導体領域の一例）とｐ＋型のボディコンタクト領域２７が選択的に設けられている。エミッタ領域２６とボディコンタクト領域２７は、エミッタ電極２８に電気的に接続されている。一方、非チャネル区域１０Ｂは、トレンチゲート３０とトレンチゲート３０で挟まれた区域であり、非チャネル区域１０Ｂのボディ領域２５上には、エミッタ領域２６とボディコンタクト領域２７が設けられていない。なお、この例では、非チャネル区域１０Ｂにボディコンタクト領域２７が設けられていないが、この例に代えて、非チャネル区域１０Ｂにもボディコンタクト領域２７が設けられていてもよい。チャネル区域１０Ａと非チャネル区域１０Ｂは、エミッタ領域２６の有無によって区別される。チャネル区域１０Ａのエミッタ領域２６は、トレンチゲート３０の側面に接して設けられている。
　半導体装置１０はさらに、ドリフト領域２４内に設けられているキャリア遮蔽層５２を備えている。キャリア遮蔽層５２は、非チャネル区域１０Ｂに配置されており、チャネル区域１０Ａにおいて開口している。キャリア遮蔽層５２は、トレンチゲート３０よりも深い位置に設けられている。また、図１に示すように、半導体基板２０の表面からキャリア遮蔽層５２までの距離１０Ｄは、正孔の拡散長以下である。すなわち、半導体基板２０の表面からキャリア遮蔽層５２までの距離１０Ｄは、トレンチゲート３０よりも長く、正孔の拡散長よりも短い。
　キャリア遮蔽層５２は、一方のトレンチゲート３０の下方から他方のトレンチゲート３０の下方まで非チャネル区域１０Ｂに亘って延びている。即ち、半導体装置１０の非チャネル区域１０Ｂでは、平面視したときに、キャリア遮蔽層５２が非チャネル区域１０Ｂの全体に亘って存在している。一方、キャリア遮蔽層５２の開口は、一方のトレンチゲート３０の下方から他方のトレンチゲート３０の下方までチャネル区域１０Ａに亘って形成されている。即ち、半導体装置１０のチャネル区域１０Ａでは、平面視したときに、キャリア遮蔽層５２がチャネル区域１０Ａに存在していない。キャリア遮蔽層５２の材料は、酸化シリコンである。酸化シリコンに代えて、多孔質シリコンや空洞であってもよい。
　半導体装置１０の非チャネル区域１０Ｂでは、平面視したときに、キャリア遮蔽層５２が非チャネル区域１０Ｂの全体に亘って存在している。このため、非チャネル区域１０Ｂに配置されているキャリア遮蔽層５２の非チャネル区域１０Ｂに占める占有面積比は１である。一方、半導体装置１０のチャネル区域１０Ａでは、平面視したときに、キャリア遮蔽層５２がチャネル区域１０Ａに存在していない。このため、チャネル区域１０Ａのキャリア遮蔽層５２の占有面積比は０である。キャリア遮蔽層５２の占有面積比で比較すると、非チャネル区域１０Ｂのキャリア遮蔽層５２の占有面積比は、チャネル区域１０Ａのキャリア遮蔽層５２の占有面積比よりも高いという関係が存在している。半導体装置１０では、キャリア遮蔽層５２の占有面積比に係る上記関係が維持されていれば、後述するようなオン抵抗（又はオン電圧）の低減効果が得られる。したがって、半導体装置１０の他の例では、キャリア遮蔽層５２の占有面積比に係る上記関係が維持されている限り、平面視したときに、キャリア遮蔽層５２がチャネル区域１０Ａの一部に存在していてもよいし、キャリア遮蔽層５２が非チャネル区域１０Ｂの一部に存在していなくてもよい。
　次に、半導体装置１０の動作を説明する。
　半導体装置１０では、トレンチゲート電極３２に閾値電圧以上の正の電圧を印加するか否かによってオン・オフが切換えられる。トレンチゲート電極３２に閾値電圧以上の電圧が印加されていないときは、エミッタ領域２６とドリフト領域２４の間にボディ領域２５が介在しており、エミッタ領域２６からドリフト領域２４に電子を注入することができない。トレンチゲート電極３２に閾値電圧以上の電圧が印加されていないときは、半導体装置１０がオフである。
　トレンチゲート電極３２に閾値電圧以上の正の電圧が印加されているときは、エミッタ領域２６とドリフト領域２４の間のボディ領域２５が反転し、チャネルが形成される。電子は、そのチャネルを介してエミッタ領域２６からドリフト領域２４に注入される。トレンチゲート電極３２に閾値電圧以上の電圧が印加されているときは、半導体装置１０がオンである。
　半導体装置１０がオンしているときは、裏層部のコレクタ領域２２からドリフト領域２４に正孔が注入される。正孔は、ドリフト領域２４を縦方向に移動し、ボディ領域２５を介してエミッタ電極２８に排出される。
　図１に示すように、半導体装置１０は、半導体基板２０の裏層部全体に亘ってコレクタ領域２２が設けられている。したがって、半導体装置１０がオンしているときは、半導体基板２０の裏層部全体から正孔が注入される。半導体基板２０の裏層部から非チャネル区域１０Ｂのドリフト領域２４に注入された正孔は、キャリア遮蔽層５２によって縦方向の移動が妨げられ、横方向に移動する。キャリア遮蔽層５２はチャネル区域１０Ａに対応した開口が設けられているので、横方向に移動した正孔はその開口に集中する。
　一方、チャネル区域１０Ａのエミッタ領域２６からは電子が注入される。このため、正孔と電子がチャネル区域１０Ａにおいて集中するので、伝導度変調が活発化し、半導体装置１０のオン抵抗（又はオン電圧）が顕著に低減する。
　半導体装置１０は、非チャネル区域１０Ｂとキャリア遮蔽層５２を組合せることに特徴を有している。非チャネル区域１０Ｂにキャリア遮蔽層５２を配置することによって、裏層部から注入された正孔をチャネル区域１０Ａに集中させることができる。これにより、チャネル区域１０Ａで伝導度変調が活発化し、オン抵抗（又はオン電圧）が低減される。半導体装置１０では、非チャネル区域１０Ｂを設けることによってチャネル面積が減少するが、そのチャネル面積の減少を補って、チャネル区域１０Ａでの伝導度変調による低抵抗化が寄与し、結果として低抵抗となり得る。この結果、半導体装置１０は、極めて低減されたオン抵抗（又はオン電圧）を得ることができる。
（第１の変形例）
　図２に、半導体装置１１の要部断面図を模式的に示す。図２の半導体装置１１は、図１の半導体装置１０の変形例であり、ダミートレンチゲート４０を備えていることを特徴としている。ダミートレンチゲート４０は、非チャネル区域１０Ｂに設けられており、ボディ領域２５を貫通している。この例では、非チャネル区域１０Ｂに１つのダミートレンチゲート４０が設けられているが、さらに多くのダミートレンチゲート４０が設けられていてもよい。
　ダミートレンチゲート４０は、ダミー絶縁膜４４と、そのダミー絶縁膜４４で被覆されているダミートレンチゲート電極４２を備えている。ダミートレンチゲート４０は、トレンチゲート３０と共通の工程で作製されるので、トレンチゲート３０と共通の形態を備えている。ダミートレンチゲート電極４２は、トレンチゲート電極３２に電気的に接続されていてもよく、エミッタ電極２８に電気的に接続されていてもよい。
　前記したように、本実施例の半導体装置１１では、オン抵抗（又はオン電圧）を低減するために、非チャネル区域１０Ｂがある程度の面積を有して設けられているのが望ましい。この場合、非チャネル区域１０Ｂにおいて、トレンチゲート３０とトレンチゲート３０の間の距離が増大することになる。この場合、非チャネル区域１０Ｂのボディ領域２５とドリフト領域２４の間のｐｎ接合に、大きな電界が加わることがある。非チャネル区域１０Ｂにダミートレンチゲート４０が設けられていると、この電界集中を緩和することができる。非チャネル区域１０Ｂとダミートレンチゲート４０の組合せは、半導体装置１１の耐圧を改善するのに極めて有用な技術である。
（第２の変形例）
　図３に、半導体装置１２の要部断面図を模式的に示す。図３の半導体装置１２は、図２の半導体装置１１の変形例であり、非チャネル区域１０Ｂのボディ領域２５が層間絶縁膜２９で閉塞されていることを特徴としている。このため、非チャネル区域１０Ｂのボディ領域２５の電位はフローティング状態である。
　非チャネル区域１０Ｂのボディ領域２５が層間絶縁膜２９で閉塞されていると、裏面から注入された正孔は、非チャネル区域１０Ｂのボディ領域２５を介してエミッタ電極２８に排出されることがない。このため、より多くの正孔をチャネル区域１０Ａに集中させることができる。非チャネル区域１０Ｂのボディ領域２５を閉塞する技術とキャリア遮蔽層５２の技術の組合せは、オン抵抗（又はオン電圧）を低減するのに極めて有用である。
（第３の変形例）
　図４に、半導体装置１３の要部断面図を模式的に示す。図４の半導体装置１３は、図２の半導体装置１１の変形例であり、キャリア遮蔽層５４が非チャネル区域１０Ｂにおいて複数に分かれている。この例でも、非チャネル区域１０Ｂのキャリア遮蔽層５２の占有面積比は、チャネル区域１０Ａのキャリア遮蔽層５２の占有面積比よりも高いという関係が維持されている。この例では、裏層部から非チャネル区域１０Ｂのドリフト領域２４に注入された正孔の一部は、チャネル区域１０Ａに設けられたキャリア遮蔽層５４の開口に移動し、他の一部は非チャネル区域１０Ｂに設けられたキャリア遮蔽層５４の開口に移動する。半導体装置１３であっても、キャリア遮蔽層５２の占有面積比に係る関係が維持されているので、裏層部から非チャネル区域１０Ｂのドリフト領域２４に注入された正孔の一部は、チャネル区域１０Ａに集中することができるので、オン抵抗（又はオン電圧）が低減される。
　以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
　また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
 

Claims (7)

  1. 　第１導電型の第１半導体領域と、その第１半導体領域上に設けられている第２導電型の第２半導体領域と、その第２半導体領域上に選択的に設けられているとともに表面電極に電気的に接続されている第１導電型の表面半導体領域とを有する半導体基板と、
    　前記第２半導体領域を貫通する複数のトレンチゲートと、
    　前記第１半導体領域内に設けられているキャリア遮蔽層と、を備えており、
    　前記半導体基板がチャネル区域と非チャネル区域を有しており、
    　前記チャネル区域は、トレンチゲートとトレンチゲートで挟まれた区域であり、前記チャネル区域には前記表面半導体領域がトレンチゲートの側面に接して配置されており、
    　前記非チャネル区域は、トレンチゲートとトレンチゲートで挟まれた区域であり、前記非チャネル区域には前記表面半導体領域が配置されておらず、
    　平面視したときに、非チャネル区域に配置されているキャリア遮蔽層の非チャネル区域に占める占有面積比がチャネル区域に配置されているキャリア遮蔽層のチャネル区域に占める占有面積比よりも高い縦型半導体装置。
  2. 　キャリア遮蔽層は、非チャネル区域に配置されており、チャネル区域の少なくとも一部において開口している請求項１に記載の縦型半導体装置。
  3. 　キャリア遮蔽層は、トレンチゲートよりも深い位置に設けられていることを特徴とする請求項１又は２に記載の縦型半導体装置。
  4. 　キャリア遮蔽層は、一方のトレンチゲートの下方から他方のトレンチゲートの下方まで非チャネル区域に亘って延びていることを特徴とする請求項３に記載の縦型半導体装置。
  5. 　非チャネル区域には、
    　第２半導体領域を貫通しているダミートレンチゲートが設けられていることを特徴とする請求項１～４のいずれか一項に記載の縦型半導体装置。
  6. 　キャリア遮蔽層は、ダミートレンチゲートよりも深い位置に設けられていることを特徴とする請求項５に記載の縦型半導体装置。
  7. 　キャリア遮蔽層は、半導体基板の表面からキャリアの拡散長以下の深さに設けられていることを特徴とする請求項１～６のいずれか一項に記載の縦型半導体装置。
     
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