WO2008056739A1 - Procédé de débogage de système, appareil de débogage de système, processeur de données, ci d'interface de communication sans fil et procédé d'interface - Google Patents

Description

明 細 書

システムデバッグ方法、システムデバッグ装置、データプロセッサ及び無 茅泉通信インタフェース IC、インタフェース方法

技術分野

[0001] 本発明は、コイルの磁界結合を用いるインタフェース技術、特に密着型の非接触ィ ンタフェース技術に関し、例えばデバッガによりターゲットシステムを評価するシステ ムデバッグ等に適用して有効な技術に関する。

背景技術

[0002] システムデバッグを行うためのデバッガとターゲットシステムとのインタフェース技術 にはケーブルを用いた有線通信インタフェースの他に、無線通信を用いた無線通信 インタフェースがある。特許文献 1には、非接触インタフェースを有する ICカード用の マイクロコンピュータのデバッグを行うのにアンテナコイルを有するインタフェースケー ブルと、 ICカードリーダとを無線通信でインタフェースする技術について記載される。 特許文献 2, 3にはデバッガに接続されるターゲットマイクロコンピュータに無線通信 インタフェース回路を搭載し、無線通信を用いてシステムデバッグを可能にする技術 について記載がある。システムデバッグに無線通信インタフェースを用いることにより 、ターゲットシステムとマイクロコンピュータとの接続端子を評価に専用化することなく ターゲットシステムの評価を行うことができる。

[0003] また、非接触 ICカードの無線通信方式には ISO/IEC10536で規定される電磁結合 による密着型、 ISO/IEC14443で規定される電磁誘導による近接型などがある。これら 規格の非接触インタフェースは搬送波を用いた複雑な変調を行うことによって情報を 伝達するものである。

[0004] 特許文献 1 :特開 2003— 5994号公報

特許文献 2：特開 2005— 182209号公報

特許文献 3：特開 2005— 18703号公報

発明の開示

発明が解決しょうとする課題 [0005] ICカードの無線通信インタフェースは、通信距離が数ミリメートルの密着型であって も、 ICカードの性質上、セキュリティーの確保という観点より PSK (Phase Shift eyin g)等で変調された情報の伝達を行うようになっている。この点は最大通信距離が数 1 0センチメートルの近接型と同様である。また、上記特許文献に代表される従来のシ ステムデバッグに用いられる無線通信インタフェースも搬送波を用いた複雑な変調を 介して情報伝達を行って!/、る。

[0006] しかしながら、システムデバッグの場合は、確保すべきセキュリティー性は ICカード の場合よりも低い場合が多い。しかも、システムデバッグは専らターゲットシステムの 開発段階で必要にされ、開発後は殆ど必要とされない。特に、最近は、システムデバ ッグ専用のマイクロコンピュータ（評価用チップ)を提供せず、ターゲットシステムで実 際に用いられるマイクロコンピュータ（実チップ）にデバッグ支援機能を搭載すること が主流になってきている。したがって、開発段階だけに用いられるデバッグ用のイン タフエース回路についてもコスト面より物理的な規模若しくはチップ占有面積は小さ いことが望まれる。この意味において、システムデバッグのための非接触インタフエ一 スには大きなアンテナや変復調のための大規模な回路を必要とせず且つ低消費電 力であることに優位性のあることが本発明者によって見出された。すなわち、通信距 離が長ければ電力消費が大きくなり、大きなアンテナが必要になる。大きなアンテナ が必要になれば、これをチップ若しくはパッケージに搭載するときの自由度が低くな る。搬送波のパラメータ（位相、周波数、又は振幅等）を情報信号に応じて変化させる 変調を行う場合には、搬送波には比較的高い周波数信号が必要になり、高度なアナ ログ設計技術が必要になり、回路規模が著しく増大し、大幅に電力消費が増大する。 し力、も高度なアナログ技術を要する場合には、プロセステクノロジが異なるたびに非 接触インタフェース回路の再設計が必要となり開発コストも上昇する。さらに、マイクロ コンピュータの内部状態に応じて無線通信の通信レートを変更することが難しい。例 えば低消費電力状態に遷移したとき、マイクロコンピュータ内部のトレース情報を無 線通信インタフェースからデバッガに供給する場合、トレースすべき情報生成の動作 周波数が低くなつたとき、これに応じて無線通信インタフェースの搬送波の周波数も 低くすることは難しい。 [0007] 本発明の目的は、大きなアンテナや変復調のための大規模な回路を必要とせずに システムデバッグ等のための非接触インタフェースを行うことができる技術を提供する ことにある。

[0008] 本発明の別の目的は、システムデバッグ等に用いる非接触インタフェースのための コストを低減することができる技術を提供することにある。

[0009] 本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面 から明らかになるであろう。

課題を解決するための手段

[0010] 本願において開示される発明のうち代表的なものについて簡単に説明すれば下記 のとおりである。

[0011] すなわち、デバッグ支援回路を備えたマイクロコンピュータとデバッガとの間の無線 通信に、前記マイクロコンピュータが有する第 1コイルと前記デバッガに接続された第 2コイルとを対向させた磁界結合によるパルス伝送方式を採用する。無線通信を行う ときは、マイクロコンピュータ其の初期化動作にお!/、て前記無線通信の通信条件を 設定し、前記マイクロコンピュータが前記デバッガとの通信を確立したとき前記デバッ ガからの制御を待ち、前記デバッガは前記通信の確立を確認するのを待って前記無 線通信による前記マイクロコンピュータの制御に移行する。

[0012] 磁界結合によるパルス伝送方式を採用することにより、物理的規模の小さな低コスト の無線通信が実現される。マイクロコンピュータは自立的に通信条件の設定を行った 後はデバッガからの制御に従ってシステムデバッグのための制御動作を行うことがで きる。

発明の効果

[0013] 本願において開示される発明のうち代表的なものによって得られる効果を簡単に説 明すれば下記の通りである。

[0014] すなわち、大きなアンテナや変復調のための大規模な回路を必要とせずにシステ ムデバッグ等のための非接触インタフェースを行うことができる。

[0015] システムデバッグ等に用いる非接触インタフェースのためのコストを低減することが できる。 図面の簡単な説明

園 1]図 1は本発明に係るシステムデバッグ方法を適用可能な全体的なシステム構成 図である。

[図 2]図 2はマイクロコンピュータの無線通信インタフェース回路の動作電源と、磁界 結合インタフェース ICの動作電源について例示する説明図である。

[図 3]図 3はプローブの平面構成とプローブをマイクロコンピュータに接着したときの 縦断面構造図である。

園 4]図 4はプローブの先端部分を交換部品とする場合の概念図である。

園 5]図 5は磁界結合インタフェース ICの半導体集積回路チップ上にコイルを形成し たときの縦断面構造図である。

[図 6]図 6はマイクロコンピュータが保有する無線通信インタフェース回路の具体例を 示す回路図である。

園 7]図 7はクロック送信ドライバおよびクロック送信コイルによる具体的な回路構成図 である。

園 8]図 8はコイルに流れる電流波形 (Ic)とクロック信号の波形図である。

[図 9]図 9は図 6のコンパレータの入力におけるオフセット自動調整方法の概略を例 示する説明図である。

[図 10]図 10はオフセット自動調整方法の処理フローである。

[図 11]図 11はオフセットがな!/、場合のオフセット調整レジスタ値と検出値 RXDとの関 係を示す説明図である。

[図 12]図 12は正のオフセットがある場合のオフセット調整レジスタ値と検出値 RXDと の関係を示す説明図である。

園 13]図 13は判定タイミング自動調整方法の概略を例示する説明図である。

[図 14]図 14は判定タイミング自動調整方法の処理フローである。

園 15]図 15はタイミング調整動作の波形図である。

園 16]図 16は磁界結合インタフェースの具体例を示す回路図である。

[図 17]図 17は再生クロック信号の信号振幅強度測定方法の概略を示す説明図であ 園 18]図 18は再生クロック信号の信号振幅強度測定方法の処理フローである。

[図 19]図 19はヒステリシスコンパレータにおけるヒステリシスの大小とその出力との関 係を例示する説明図である。

園 20]図 20は再生クロック信号の信号振幅強度測定動作のタイミングチャートである

〇

[図 21]図 21はシステム起動時の通信路確立手順を例示するフローチャートである。

[図 22]図 22はマイクロコンピュータが保有する無線通信インタフェース回路の別の例 を示す回路図である。

[図 23]図 23は磁界結合インタフェース ICの別の例を示す回路図である。

[図 24]図 24は図 22の無線通信インタフェース回路と図 23の磁界結合インタフェース との間の非同期通信を用いたシステム起動時の各種処理手順を例示するフローチヤ ートである。

[図 25]図 25はパッケージタイプが SOP、 SSOP、 DIPの場合におけるコイル配置の 第 1の例を示す平面図である。

[図 26]図 26はパッケージタイプが SOP、 SSOP、 DIPの場合におけるコイル配置の 第 2の例を示す平面図である。

[図 27]図 27はパッケージタイプが QFP、 QFNの場合におけるコイル配置の第 1の例 を示す平面図である。

[図 28]図 28はパッケージタイプが QFP、 QFNの場合におけるコイル配置の第 2の例 を示す平面図である。

[図 29]図 29はパッケージタイプが QFP、 QFNの場合におけるコイル配置の第 3の例 を示す平面図である。

[図 30]図 30はパッケージタイプが BGAの場合におけるコイル配置の例を示す平面 図である。

[図 31]図 31は図 3のプローブの先端部におけるコイルの具体的なパターンを例示す る平面図である。

[図 32]図 32はマイクロコンピュータが備えるコイルの具体的なパターンを例示する平 面図である。 符号の説明

[0017] 1 ホストコンピュータ（HOST)

2 インタフェースケープノレ

3 でデバッガ（DBG)

5 プローブ

5TOP プローブ 5の先端部

7 磁界結合インタフェース IC (IFIC)

8 無,锒通信インタフェース用のコィノレ（第 2コィノレ）

12 ターゲットシステム（TGTS)

13 マイクロコンピュータ（MCU)

14 無,锒通信インタフェース用のコィノレ（第 1コィノレ）

17 デバッグ支援回路 (DBGS)

18 中央演算処理装置（CPU)

24 無線通信インタフェース回路

16 送受信回路 (XDCR_M)

27 制御回路（CNT_M)

30 送受信回路 (XDCR_D)

31 制御回路（CNT_D)

MDi モード端子

発明を実施するための最良の形態

[0018] 1.代表的な実施の形態

先ず、本願において開示される発明の代表的な実施の形態について概要を説明 する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参 照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

[0019] 〔1〕《システムデバッグ方法》

システムデバッグを支援するためのデバッグ支援回路（17)を有するマイクロコンビ ユータ（13)をデバッガ（3)により制御するシステムデバッグ方法は、前記マイクロコン ピュータと前記デバッガとの間で、前記マイクロコンピュータが有する第 1コイル（14) と前記デバッガに接続された第 2コイル（8)とを対向させた磁界結合によるパルス伝 送方式によって無線通信を行う。この無線通信を行うとき、マイクロコンピュータはそ の初期化動作にお V、て前記無線通信の通信条件を設定する処理を行な V、（SM2, SM3, SM6)、前記マイクロコンピュータが前記デバッガとの通信を確立したとき、前 記マイクロコンピュータは前記デバッグ支援回路を介する前記デバッガからの制御を 待ち（SM9)、前記デバッガは前記通信の確立を確認するのを待って前記無線通信 による前記マイクロコンピュータの制御に移行する（SD11)。 ノ ルス伝送方式とは例 えばパルス電圧の極性によって情報伝達を行うことである。上記のように、磁界結合 によるパルス伝送方式を採用するから、無線通信に大規模な変調および復調回路を 要せず、大きなアンテナを用いることも必要ない。ノ ルス伝送方式を採用することによ り、マイクロコンピュータの動作モードに応じて動作周波数が変化されたとき、伝達す べき情報それ自体である伝送ノ ルスの周波数変化に容易に対応することができる。 変調を行って無線通信を行う場合にはマイクロコンピュータの動作基準クロック周波 数の変化に対応するには搬送波の周波数を可変可能にしなければならず、回路規 模が増大し、また、そうしなければ、低低消費電力状態でシステムデバッグを行うこと が不可能になる。したがって、磁界結合によるパルス伝送方式の採用により、物理的 規模の小さな低コストの無線通信が実現される。更に、マイクロコンピュータはパワー オン等によって指示される初期化動作において自立的に通信条件の設定を行った 後はデバッガからの制御に従ってシステムデバッグのための制御動作を行うことがで きる。

一つの具体的な形態として、前記デバッガは、一方にお!/、て第 2コイルに接続し他 方にお V、てデバッガに接続する第 2送受信回路（30)と、前記デバッガに接続し前記 第 2送受信回路に磁界結合による通信条件を設定する第 2制御回路（31)とを有する 磁界結合インタフェース IC (7)を介して、前記マイクロコンピュータと無線通信を行う 。前記マイクロコンピュータは第 1コイルに接続する第 1送受信回路（26)と第 1送受 信回路に磁界結合による通信条件を設定する第 1制御回路（27)の動作を介して前 記デバッガと無線通信を行う。デバッガとマイクロコンピュータとの間の無線通信が確 立していない段階でデバッガ側の無線通信機能とマイクロコンピュータ側の無線通 信機能の通信条件を夫々設定することができる。

[0021] 更に具体的な形態として、前記マイクロコンピュータは当該マイクロコンピュータを 構成する半導体集積回路チップの導電層に形成された第 1コイルを用いて前記無線 通信を行う。大きなアンテナコイルが必要な V、ので半導体集積回路チップにそれを 形成でき、デバッグ時だけに必要なデバッグ支援回路のためのアンテナ外付け用の 外部端子を不要にすることができる。また、前記第 1コイルを前記半導体集積回路チ ップのコーナー部分に配置すれば、第 1コイルとボンディングワイヤとの重なりが少な くなり、相互間の不所望な誘導を抑制することができる。前記第 1コイルはマイクロコ ンピュータのパッケージ内部で半導体集積回路チップ外に形成されてレ、てもよレ、。

[0022] また、前記デバッガは、前記磁界結合インタフェース ICが搭載され且つ搭載された 磁界結合インタフェース ICをデバッガに接続するインタフェース配線が形成されたィ ンタフェース用フレキシブル基板に形成された第 2コイルを用いて前記無線通信を行 う。或いは、前記デバッガは前記磁界結合インタフェース ICを形成する半導体集積 回路チップ上の導電層に形成された第 2コイルを用いて前記無線通信を行う。何れ にしても、デバッガ側の無線通信インタフェース機能をインタフェース用フレキシブル 基板に搭載することにより、デバッガそれ自体は無線通信インタフェースによるシステ ムデバッグと有線通信インタフェースによるシステムデバッグの何れにも容易に対応 可能になる。

[0023] 別の具体的な形態として、送信コイルと受信コイルに個別化された第 1コイルと、送 信コイルと受信コイルに個別化された第 2コイルとを用いて前記無線通信を行う。送 受信にコイルを兼用するよりも通信制御が簡単になり、送信と受信を並行化できるた め通信レートを上げることが可能となる。例えば、クロック送信、データ送信及びデー タ受信用に個別化された第 1コイル（14_CLK、 14_TXD、 14_RXD)と、クロック受信 、データ送信及びデータ受信用に個別化された第 2コイル（8_CLK、 8_TXD、 8_RX D)とを用いて前記無線通信を行う。これによりクロック同期の無線通信が可能である 。更に、同期クロックの送信元はマイクロコンピュータであるから、マイクロコンピュータ それ自体の動作クロック周波数がマイクロコンピュータの動作モードに応じて変化さ れたときにデバッガ側との無線通信インタフェースの同期クロック周波数をマイクロコ ンピュータの動作モードに合わせることが容易であり、マイクロコンピュータの内部状 態をトレースするデバッグ動作等の制御が容易になる。別の例として、非同期通信を 行う場合には、データ送信及びデータ受信用に個別化された第 1コイル（14_TXD、 14— RXD)と、データ送信及びデータ受信用に個別化された第 2コイル（8_TXD、 8 — RXD)とを用いればよい。

[0024] 前記クロック送信、データ送信及びデータ受信用に個別化されたコイルのコイル間 距離はクロック送信用コイルとの間が最大とされるようにすることが望ましい。クロック 送信はデータの送信又はデータ受信の何れとも常に並行するから、相互間の誘導に よってクロック波形が不所望に歪む虞を未然に防止するのに好都合である。半導体 集積回路チップのボンディングワイヤとの不所望な誘導の抑制を考慮するなら、コィ ノレは、電源端子、グランド端子又はモード端子等のようにレベルが一定の信号端子 に接続するボンディングワイヤの近傍に配置するのがよい。

[0025] 別の具体的な形態として、前記第 1制御回路は前記通信条件として前記第 1送受 信回路における受信アンプ (44)の差動出力に対するオフセット調整の結果を設定し 、前記第 2制御回路は前記通信条件として前記第 2送受信回路における受信アンプ (56, 59)の差動出力に対するオフセット調整の結果を設定する。アンプのオフセット 調整により無線通信の信頼性が向上される。

[0026] また、前記第 1制御回路は前記通信条件として前記第 1送受信回路における受信 アンプの出力に対する判定タイミング調整の結果を設定し、前記第 2制御回路は前 記通信条件として前記第 2送受信回路における受信アンプの出力に対する判定タイ ミング調整の結果を設定する。デバッガ側とマイクロコンピュータ側の双方にお!/、てク ロック同期の受信動作を共通のクロック信号を用いて容易に実現することが可能にな

[0027] また、前記無線通信をクロック同期で行うとき、前記第 1送受信回路はクロック信号 を送信し、前記第 2制御回路は前記通信条件として前記第 2送受信回路における受 信クロック信号の論理^ Iを判定するコンパレータ（55)による判定信号振幅の強度を 測定する。磁界結合による受信波形は減衰波形となり、振幅の大小を判定する閾値 を適当に設定することによって受信されたクロック波形を再生することが可能になる。 [0028] また、前記無線通信をクロック信号を用いずに非同期で行うとき、前記第 1制御回 路は前記通信条件として前記第 1送受信回路における受信信号の論理値を判定す るコンパレータ（44_A)による判定信号振幅の強度を測定し、前記第 2制御回路は前 記通信条件として前記第 2送受信回路における受信信号の論理値を判定するコンパ レータ（57_B)による判定信号振幅の強度を測定する。受信された信号波形の再生 が可能になる。

[0029] 判定信号振幅の強度測定は、例えば、前記コンパレータのヒステリシス特性を徐々 に大きくしながらコンパレータの出カノ ルスがクロックを再生できるか否かを計測し、 その境界におけるヒステリシス特性値によって振幅の強度を判定することによって行う こと力 Sできる。例えば、クロックが再生できるか否かを判定する方法として、コンパレー タの出力波形のデューティーの値を計測することで可能である。

[0030] 別の具体的な形態として、前記マイクロコンピュータと前記デバッガは、相互に一方 力、ら他方に送信した所定のデータが他方において認識できることを条件に通信の確 立を認識する。通信確立の可否を容易に認識すること力 Sできる。

[0031] 〔2〕《システムデバッグ装置》

システムバッグ装置は、システムデバッグを支援するためのデバッグ支援回路（24) を有するマイクロコンピュータ（13)に接続して当該マイクロコンピュータが制御するタ ーゲットシステム（12)のシステムデバッグに用いるシステムである。このシステムバッ グ装置は、前記マイクロコンピュータが有する第 1コイル（14)に対向して磁界結合可 能な第 2コイルと、第 2コイル（8)に接続するデバッガ（3)とを有し、デバッガは前記磁 界結合により前記マイクロコンピュータとパルス伝送方式による無線通信を行う。磁界 結合によるパルス伝送方式の採用により、物理的規模の小さな低コストの無線通信 が実現される。

[0032] 一つの具体的な形態として、一方にお!/、て第 2コイルに接続し他方にお V、てデバッ ガに接続する送受信回路（30)と、前記デバッガに接続し前記送受信回路に磁界結 合による通信条件を設定する制御回路（31とを有する磁界結合インタフェース IC (7) を有する。デバッガそれ自体が磁界結合によるパルス伝送方式による無線通信イン タフエース機能を備えることを要せず、有線通信と同じデバッガを用いることが可能で ある。例えば、磁界結合インタフェース ICが搭載され、搭載された磁界結合インタフ エース ICをデバッガに接続するインタフェース配線が形成されたインタフェース用フ レキシブル基板（5)を用いれば良!/、。前記第 2コイルは前記インタフェース用フレキ シブル基板に形成してもよいし、或いは、前記磁界結合インタフェース ICを形成する 半導体集積回路チップの導電層に形成してもよレ、。

[0033] 更に具体的な形態として、前記インタフェース用フレキシブル基板の先端部（5TO P)は、前記マイクロコンピュータのパッケージの平面形状に相関する平面形状を有 する。前記インタフェース用フレキシブル基板の先端部の形状に沿ってマイクロコン ピュータのパッケージを着脱可能に固定するだけで、磁界結合させるべき第 1コィノレ と第 2コイルとを対向させるための位置決め可能にすることができる。

[0034] デバッグ装置においても、上述と同様に、前記第 2コイルを送信コイルと受信コイル に個別化する構成、前記第 2コイルをクロック受信、データ送信及びデータ受信用に 個別化する構成を採用してよい。また、前記通信条件として、受信アンプの差動出力 に対するオフセット調整の結果を設定する構成、前記送受信回路における受信アン プの出力に対する判定タイミングの調整結果を設定する構成、或いは前記送受信回 路における受信信号の論理 を判定するコンパレータによる判定信号振幅の強度を 測定する構成を採用してよレ、。

[0035] 〔3〕《マイクロコンピュータ》

マイクロコンピュータは、命令を実行する中央演算処理装置 (18)と、前記中央演算 処理装置に接続してシステムデバッグを支援するためのデバッグ支援回路 (17)と、 前記デバッグ支援回路に接続して外部と無線通信を行う無線通信インタフェース回 路 (24)とを有する。前記無線通信インタフェース回路は、コイルを用いた磁界結合に よりパルス伝送方式で無線通信を行う送受信回路 (26)と、前記送受信回路に通信条 件を設定する制御回路 (27)とを有する。前記制御回路は、マイクロコンピュータの初 期化動作において、前記通信条件を設定して（SM2, SM3, SM6)、送受信回路か ら外部に送信した信号に対する応答を認識する (SM6)ことにより、前記送受信回路 を用いて外部に初期化完了を通知する (SM8)。中央演算処理装置は前記送受信回 路からの指示を待って動作を開始する。磁界結合によるパルス伝送方式を採用する から、物理的規模の小さな低コストの無線通信が実現される。更に、マイクロコンピュ ータはパワーオン等によって指示される初期化動作において自立的に通信条件の 設定を行った後はデバッガからの制御に従ってシステムデバッグのための制御動作 を fiうこと力 Sできる。

[0036] 一つの具体的な形態として、前記送受信回路は、送信用コイルを駆動する送信ドラ ィバと、受信用コイルに流れる電流を増幅する受信アンプと、前記受信アンプによる 受信信号の論理値を判定するコンパレータとを有する。上記同様に、前記制御回路 は前記通信条件として、受信アンプの差動出力に対するオフセット調整、受信アンプ の出力に対する判定タイミングの調整、又はコンパレータによる判定信号振幅の強度 の測定を行ってよい。また、上記同様に前記マイクロコンピュータが形成される半導 体集積回路チップ上の導電層に、クロック受信、データ送信及びデータ受信用に個 別化されたコイルを形成し、そのコイル間距離をクロック受信用コイルとの間が最大と なるように設定し、或いは、前記コイルを半導体集積回路チップのコーナー部分に配 置するようにしてよい。前記第 1コイルはマイクロコンピュータのパッケージ内部で半 導体集積回路チップ外に形成されて V、てもよレ、。

[0037] 〔4〕《無線通信インタフェース IC》

無線通信インタフェース ICは、ホストインタフェース端子と、一方において前記ホスト インタフェース端子に接続され他方においてコイルに接続され前記コイルを用いた磁 界結合によりパルス伝送方式で無線通信を行う送受信回路とを有する。前記送受信 回路に通信条件を設定する制御回路は、初期化動作において、前記通信条件を設 定して、コイルを介して送受信回路から受診した信号に対する判定の正否と、コィノレ を介して送受信機から送信した信号に対する応答の正否とをホストインタフェース端 子から参照可能にする。デバッガ、テスタ又は EPROMライタ等のホスト装置がマイク 口コンピュータ等のターゲットデバイスを無線通信で制御するのに磁界結合によるパ ノレス伝送方式を採用するとき、無線通信インタフェース ICを用いることにより、ホスト 装置側の無線通信インタフェースを容易に実現することができる。

[0038] 〔5〕《インタフェース方法》

ホスト装置がマイクロコンピュータを制御するためのインタフェース方法は、前記マイ クロコンピュータとホスト装置との間で、マイクロコンピュータが有する第 1コイルとホス ト装置に接続された第 2コイルとの磁界結合によるパルス伝送方式によって無線通信 を行う。このとき、マイクロコンピュータはその初期化動作において前記無線通信の通 信条件を設定する処理を行なレ、、前記マイクロコンピュータがホスト装置との通信を 確立したとき、マイクロコンピュータはホスト装置からの制御を待ち、ホスト装置は前記 通信の確立を確認するのを待って前記無線通信によるマイクロコンピュータの制御に 移行する。これによれば、磁界結合によるパルス伝送方式を採用するから、物理的規 模の小さな低コストの無線通信が実現される。更に、マイクロコンピュータはパワーォ ン等によって指示される初期化動作において自立的に通信条件の設定を行った後 は、デバッガ、テスタ又は EPROMライタ等のホスト装置からの指示に従った制御動 作を fiうこと力できる。

[0039] 2.実施の形態の説明

次に、実施の形態について更に詳述する。

[0040] 図 1には本発明に係るシステムデバッグ方法を適用可能な全体的なシステム構成 を例示する。パーソナルコンピュータ等のホストコンピュータ（HOST) 1はインタフエ ースケーブル 2でデバッガ（DBG) 3に結合され、デバッガ 3はデバッガケーブル 4を 介してプローブ 5のコネクタ 6に結合される。プローブ 5は磁界結合インタフェース IC ( IFIC) 7と無線通信インタフェース用のコイル (第 2コイル） 8が搭載されて、インタフエ ース用フレキシブル基板力、ら成る。磁界結合インタフェース IC7は一方にお!/、てイン タフエース配線 9でコネクタ 6に結合され、磁界結合インタフェース IC7は他方におい てインタフェース配線 10でコイル 8に接続される。インタフェース用フレキシブル基板 の母材は例えば樹脂である。

[0041] システムデバッグ対象とされるターゲットシステム（TGTS) 12はマイクロコンピュータ

(MCU) 13を有し、マイクロコンピュータ 13は無線通信インタフェース用のコイル（第 1コイル） 14を有する。前記マイクロコンピュータ 13と前記デバッガ 3との間では、前 記マイクロコンピュータ 13が有するコイル 14と前記デバッガ 3に接続されたコイル 8と を対向させた磁界結合によるパルス伝送方式によって無線通信を行う。

[0042] マイクロコンピュータ 13はシステムデバッグを支援するためのデバッグ支援回路 (D BGS)17、中央演算処理装置（CPU) 18、 RAM (ランダム .アクセス 'メモリ）や ROM (リード 'オンリ'メモリ)等のメモリ (MRY)19、入出力ポート（PRT) 20、及びその他の 周辺回路（PRPH) 21を有し、それら回路モジュールは代表的に示された内部バス 2 2に共通接続される。 CPU18は例えばメモリ 19が保有するプログラムに従って命令 をフェッチし、フェッチした命令を解読し、その結果に従ってオペランドアクセスゃ演 算処理等を行って、命令で指示されたデータ処理を行なう。デバッグ支援回路 17は 前記コイル 14を備えた無線通信インタフェース回路（WRLS) 24を用いてデバッガ 側とインタフェース可能にされる。デバッグ支援回路 17は、特に制限されないが、デ バッガからの指示に従ったブレークポイント制御、トレースポイント制御、及びブレーク 割り込み状態におけるデバッガとのインタフェース制御等に用いられる。

[0043] 図 1に概略的な構成が示されたマイクロコンピュータ 13の無線通信インタフェース 回路 24は前記コイル 14の他に、これに接続する送受信回路（XDCR— M) 26と、送 受信回路 26に磁界結合による通信条件を設定する制御回路（CNT—M) 27を有す る。制御回路 27は CPU18の制御を受ける。ここでは 3個のコイル 14が例示されてい る。図 1に概略的な構成が示された磁界結合インタフェース IC7は、一方においてコ ィル 8に接続し他方においてデバッガ 3に接続する送受信回路（XDCR—D) 30と、 前記デバッガ 3に接続し前記送受信回路 30に磁界結合による通信条件を設定する 制御回路（CNT— D) 31とを有する。制御回路 31はデバッガ 3の制御を受ける。ここ では 3個のコイル 8が例示されて!/、る。

[0044] マイクロコンピュータ 13は複数の動作モードを有し、例えばデバッグモードと実モー ドに大別される。実モードはマイクロコンピュータ 13の本来の動作モードであり、リセ ット例外処理の後にマイクロコンピュータ 13が制御するシステム上の決まった番地か ら命令実行を開始し、デバッグ支援回路 17の動作が停止される動作モードである。 デバッグモードは、デバッグ支援回路 17が動作可能にされ、リセット例外処理の後に マイクロコンピュータ 13は上記システム上の決まった番地力も命令実行を開始せず、 デバッガ 3からの指示に従って命令実行を開始する動作モードである。実モードはメ モリ空間の多少や異なる低消費電力状態に応じて更に複数の動作モードに分割さ れる場合が多レ、。図 1にお!/、て MDiはデバッグモードか実モードかを指示する 1ビッ トの端子とみなされるモード端子を意味する。その他の信号端子及び電源端子の図 示は省略してある。

[0045] 図 2にはマイクロコンピュータ 13の無線通信インタフェース回路 24の動作電源と、 磁界結合インタフェース IC7の動作電源につ!/、て示される。無線通信インタフェース 回路 24と磁界結合インタフェース IC7との間の無線通信において、無線通信インタフ エース回路 24の動作電源はターゲットシステム 12からマイクロコンピュータ 13に供給 される動作電源電圧 VDDで賄われる。磁界結合インタフェース IC7の動作電源はデ ノ ッガ 3から供給される動作電源電圧 VCC及びその降圧電源電圧 VCC1で賄われ る。要するに、ここでの無線通信では近接型の非接触インタフェースのように無線イン タフエース信号の全波整流等による非接触電力伝送機能を必要としない。非接触信 号伝送機能があればよい。電源電圧 VDDと VCC1の電圧関係は一致に限定されず 不一致でもよレ、。無線通信インタフェース回路 24のコイル 14と磁界結合インタフエ一 ス IC7に接続するコイル 8との間の無線通信は対応するコイル同士を数ミリメートルの 範囲内で対向配置させた磁界結合で行われる。 34は電源電圧 VCCを電源電圧 VC C1に降圧する電源回路である。

[0046] 図 3にはプローブの平面構成とプローブをマイクロコンピュータに接着したときの縦 断面構造が例示される。プローブ 5のインタフェース用フレキシブル基板の先端部 5T OPはマイクロコンピュータ 13のパッケージの平面形状に沿った形状を有する。 (A) において 3辺 SID；!〜 SID3はマイクロコンピュータ 13のパッケージの 3辺の長さにほ ぼ等しく形成されている。 (A)においてコイル 8は配線パターンで形成されてインタフ エース用フレキシブル基板に 3個埋め込まれている。 (B)にはターゲットシステム 12 のマイクロコンピュータ 13にプローブ 5の先端部 5TOPを着脱可能に固定した状態を 縦断面によって例示する。プローブ 5の先端部 5TOPは例えば両面テープ 35を介し てマイクロコンピュータ 13のパッケージの表面に接着固定される。プローブ 5の先端 部 5TOPの端縁とマイクロコンピュータ 13のパッケージの表面の端縁とを合わせた状 態において、マイクロコンピュータ 13のコイル 14とプローブ 5のコイル 8とが対応する もの同士ほぼ同心で対向するように予め夫々におけるコイル 14, 8の位置が規定さ れている。先端部 5TOPの形状はマイクロコンピュータ 13のパッケージの平面形状に ほぼ等しく形成されているから、双方の端縁を合わせて接着することは容易であり、 結果として、マイクロコンピュータ 13のコイル 14とプローブ 5のコイル 8とを対応するも の同士で容易に位置決めして対向させることができる。これは、磁界結合による無線 通信の信頼性の向上に役立つ。 36はプローブ 5がターゲットシステム 12のデバイス 若しくは配線に接触して損傷するのを防止する保護ボードである。尚、図 3において プローブ 5に形成されて!/、る配線は図示を省略して!/、る。

[0047] 図 4にはプローブ 5の先端部分を交換部品とする場合の概念図が示される。図 4に は代表的に 2個のプローブ 5— A, 5— Bが図示される。 5FIXの部分は構造及び機 能が固定された部分である。 5CHG— A, 5CHG— Bは交換部品としてのコイル部 分であり、デバッグ対象にすべきマイクロコンピュータ 13のパッケージサイズに応じた 大きさを有し、マイクロコンピュータ 13のコイル 14の配置に応じたコイル 8の配置を備 える。デバッグ対象にすべきマイクロコンピュータ 13のパッケージサイズに応じて先端 部分が相違するプローブを用意すればょレ、。

[0048] 図 5には磁界結合インタフェース IC7— Aの半導体集積回路チップ 7C上にコイル 8 — Aを形成したときの縦断面構造が例示される。コイル 8— Aは磁界結合インタフエ一 ス IC7— Aの半導体集積回路チップ 7Cに形成した導電パターンによって構成される 。半導体集積回路チップ 7Cとはパッケージの内部に配置される半導体素子を意味 する。図 3に示されるようにプローブ 5上に導電パターンでコイル 8を形成する場合に はその大きさは 1ミリメートル X 1ミリメートルのような寸法になるが、図 5のように磁界結 合インタフェース IC7— Aの半導体集積回路チップ 7C上にコイル 8— Aを形成すると 、その大きさは例えば 0· 5ミリメートノレ X 0. 5ミリメートノレのように小さくなる。なお、図 5 においてコイル 8— Aは半導体集積回路チップ 7Cの表面に形成されているように図 示されているが、コイル 8— Aは半導体集積回路チップにおける空きのある配線層ま たは最上層の表面に作り込めばよい。

[0049] 磁界結合インタフェース IC7— Aのコイル 8— Aをマイクロコンピュータ 13のコイル 1 4に対向配置するには磁界結合インタフェース IC7— Aとのマイクロコンピュータ 13の 対向面を両面テープ 35で着脱自在に固定すればよい。コイル 8— Aとコイル 14の位 置決めを容易化するには磁界結合インタフェース IC7 Aのパッケージとマイクロコ ンピュータ 13のパッケージを共通化もしくは一辺を等長化する。そして、それぞれの パッケージに対するコイル 8— Aとコイル 14の位置をパッケージの接着面に対して対 称になるように予め規定しておけばよい。

[0050] 図 6にはマイクロコンピュータ 13が保有する無線通信インタフェース回路 24の具体 例が示される。 40で示される回路ブロックは無線通信インタフェース回路 24以外の C PU18などの回路を総称する。

[0051] 無線通信インタフェース回路 24による情報伝達は磁界結合によるパルス伝送方式 で行う。パルス伝送方式は情報信号をパルス電圧の極性によって伝送する方式であ り、ここではパルス電圧は相補的な正極性と負極性によって規定するものとする。ダラ ンドレベルと正極性、又はグランドレベルと負極性のような単相のパルス電圧による直 接的な情報伝達であってもよいことは勿論である。

[0052] クロック送信機によりクロック送信を行うために、デバッグ支援回路 17から供給され るクロック信号を基に相補クロックパルスを生成するクロック送信ドライバ 41、およびク ロック送信コイル 14— CLKを有する。クロック送信ドライバ 41は差動出力を有し、こ れによって相補クロックパルスを生成する。クロック送信ドライバ 41は制御データ CD ATIにより出力パワーが調整可能にされる。

[0053] データ送信機によりデータ送信を行うために、デバッグ支援回路 17から出力される 送信データに応じて相補パルスを生成するデータ送信ドライバ 42、およびデータ送 信コイル 14— TXDを有する。ここではデータパルスの送信タイミングを調整するため にデータ送信ドライバ 42の入力に対する出力タイミングを可変可能に調整するため の遅延回路（ τ ) 43を備える。その遅延時間は制御データ CDAT2により調整可能 にされる。データ送信ドライバ 42は制御データ CDAT3により出力パワーが調整可 能にされる。

[0054] データ受信機によりデータ受信を行うために、データ受信コイル 14— RXDと、この データ受信コイル 14— RXDに誘起された受信ノ レス信号の変調情報 (ここでは相 補的な 2相変調の場合におけるノ ルスの正負の電圧極性）を検出するためのコンパ レータ 44と、デバッグ支援回路から供給されるクロック CLKを基にコンパレータ 44に よる最適な検出タイミングを生成するための遅延回路（ τ ) 45とを有する。ここでは、 データ受信コイル 14— RXDの受信信号を増幅するデータ受信アンプ 46を配置する 。データ受信アンプ 46は受信信号強度 (通信距離等に依存）に応じて、必要な場合 に配置すればよぐ省略可能である。また、データ受信経路のオフセットを除去する ためにオフセットキャンセル用のディジタル 'アナログ変換回路（DAC) 47が配置され 、その出力はデータ受信アンプ 46の相補出力に反対極性で加算される。オフセット の除去を要しない場合にはディジタル 'アナログ変換回路 47は省略可能である。遅 延回路 45の遅延量は制御データ CDAT4により可変可能であり、データ受信アンプ 46の利得は制御データ CDAT5により可変可能にされ、ディジタル ·アナログ変換回 路 47は制御データ CDAT6をアナログ信号に変換する。

[0055] 制御回路 27はクロック送信、データ送信、およびデータ受信の各通信条件を制御 データ CDAT；!〜 CDAT6によって制御するための、パラメータを格納するレジスタ 回路（CREG) 27R、およびレジスタ回路にパラメータを設定するための動作シーケ ンスを制御するためのロジック回路（LOG) 27Lを有する。ロジック回路 27Lは各種調 整パラメータの最適値を検出する機能を備える力 これは、デバッガを介してホストコ ンピュータ上のソフトウェアで実装することもできる力 ここでは、無線通信インタフエ ース回路 24がそのための専用ハードウェアとしてロジック回路 27Lを備えている。

[0056] レジスタ回路 27Rは CPU18もしくはデバッグ支援回路 17経由でデバッガ 3からァ クセス可能にされる。レジスタ回路 27Rは、クロック送信出力パラメータレジスタ（クロッ ク送信出力パワーの調整値 (CDAT1)設定用）、データ送信出力パラメータレジスタ (データ送信出力パワーの調整値 (CDAT3)設定用）、データ送信遅延パラメ一タレ ジスタ（データ送信出力タイミングの遅延値 (CDAT2)設定用）、データ受信利得パ ラメータレジスタ（データ受信アンプの利得調整値 (CDAT5)設定用）、オフセット調 整レジスタ (オフセット調整用 DAC入力値 (CDAT6)設定用）、オフセット調整制御 レジスタ（オフセット調整のための制御レジスタ）、判定タイミングレジスタ（判定タイミン グ補正値の設定用）、判定タイミング制御レジスタ（判定タイミング調整用制御レジス タ）、および遅延量レジスタ (判定タイミング調整用の遅延量 (CDAT4)設定用）を備 X·る。

[0057] 図 7にはクロック送信ドライバ 41およびクロック送信コイル 14 CLKによる具体的な 回路構成が例示される。コイル 14— CLKにはクロック信号 CLKの立ち上がりエッジ に同期して pチャンネル型 MOSトランジスタ（pMOSトランジスタ） MP1から nチャンネ ル型 MOSトランジスタ（nMOSトランジスタ） MN1に至る電流が流れる。また、コイル 14— CLKにはクロック信号 CLKの立ち下がりエッジに同期して pMOSトランジスタ MP2から nMOSトランジスタ MN2に至る電流が流れる。 49は固定遅延回路である。 インバータ 50A、 51Aおよびノアゲート 52Aはクロック信号 CLKの立ち上がりに同期 してハイレベルのワンショットパルスを生成する。インバータ 51Bおよびノアゲート 52 Bはクロック信号 CLKの立ち下がりに同期してハイレベルのワンショットパルスを生成 する。図 8にはコイル 14— CLKに流れる電流 Icの波形とクロック信号 CLKの波形が 例示される。各波形は実際には漸次減衰波形となる。データ送信ドライバ 42および データ送信コイル 14— TXDによる回路も同様に構成することができる。

[0058] 図 7に例示される簡単な回路によりパルス伝送方式で無線通信を行うことができる。

図 7に示される回路構成の場合、入力信号が遷移する瞬間のみ電流が流れるため、 消費電力を大幅に削減できる。また、搬送波を用いた無線通信方式では、送信コィ ルと容量を並列接続して共振周波数を搬送波の周波数に同調する必要がある。通 常、搬送波周波数とシステムクロック周波数 (通信データレート）を任意の値に設定す ることは難しぐこのため、搬送波周波数がコイルと容量の同調周波数に固定される 無線通信方式では、システムクロック（通信データレート)選択の自由度が大幅に制 限される。これに対してノ ルス伝送方式を用いる場合には、同調する必要がないた め、システムクロックおよびデータレートを任意に選択することができる。

[0059] マイクロコンピュータ 13をデバッグする場合には、マイクロコンピュータ 13の内部の クロックを使用して (そのまま使用したり、分周したクロックを使用）通信やトレース出力 を行うことが多!/、。マイクロコンピュータの品種毎やユーザシステム毎に使用するマイ クロコンピュータのクロック周波数は異なることになる力 マイクロコンピュータ内のクロ ック周波数に対応可能なパルス伝送方式による無線通信を無線通信インタフェース 回路 24に採用すれば、動作周波数の異なるマイクロコンピュータに当該無線通信ィ ンタフェース回路 24を適用することができる。そのような無線通信インタフェース回路 24は汎用性の高いモジュール IP、すなわち設計資産として位置付けることができる。 また、マイクロコンピュータでは低消費電力化等のためにユーザプログラム動作中に クロックの周波数を変更することも多ぐデバッグ制御の通信レートがマイクロコンピュ ータ内の動作クロック周波数に応じて変更容易であることは、マイクロコンピュータの デバッグ制御機構としてのデバッグインタフェース機能の使い勝手を向上させる。

[0060] 図 9には図 6のコンパレータの入力におけるオフセット自動調整方法の概略が例示 される。図 10にはオフセット自動調整方法の処理フローが例示される。コンパレータ のオフセットをキャンセルする場合、プローブ側からデータ送信を行わない状態で、 オフセット調整用レジスタ値を最小値から順次インクリメントしながら DAC47の出力を 負から正に向かって変化させ、コンパレータによる判定値の極性を逐次検出する（S1 〜S5)。判定値の極性が 0から 1に変化したときのオフセット調整レジスタの値がオフ セットを除去できる DAC47の設定値となる (S6)。通信時はこの値によってコンパレー タのオフセットがキャンセルされる。オフセット調整が完了したときオフセット調整制御 レジスタの正常終了ビットに 1がセットされる (S6)。オフセット調整を完了できなかった ときはオフセット調整制御レジスタのエラー終了ビットに 1がセットされる (S7)。図 11に はオフセットがない場合のオフセット調整レジスタ値と検出値 RXDとの関係を示し、 図 12には正のオフセットがある場合のオフセット調整レジスタ値と検出値 RXDとの関 係を示す。

[0061] 図 13には判定タイミング自動調整方法の概略が例示される。図 14には判定タイミ ング自動調整方法の処理フローが例示される。図 15にはタイミング調整動作の波形 が示される。コンパレータの判定タイミングを調整するとき、 DAC47設定値は前記ォ フセット調整レジスタにセットされたセットオフセットキャンセル値から意図的にずれた 値 (判定タイミング調整用オフセット値）にセットする（Sl l , S 12)。アンプ 46の出力 に判定タイミング調整用オフセット値に応ずる電位差が加算された大きな信号がコン パレータに入力可能にされる。この後、プローブ側から既知のデータパターン (例え ば論理値" 1")のデータを送信した状態で、遅延量レジスタの値を最小値から順次ィ ンクリメントしながら遅延回路 45による遅延量を順次大きくなる方向に変化させ、コン パレータ 44による判定値の極性を逐次検出する（S 13〜S15)。遅延量レジスタの設 定値を最小値から最大値まで順に変化させると、ある値でコンパレータ 44の出力 RX Dの極性が" 0"から" 1"に反転し（図 15の時刻 tl)、さらに遅延量レジスタの値を増加 させていくと再びコンパレータ 44の出力 RXDの極性が反転して "1 "から" 0"に戻る（ 図 15の時刻 t2)。時刻 tlにおける遅延量レジスタの値に、時刻 tlから時刻 t2までの 遅延量レジスタの増分の半分の値を加えた値力 コンパレータ 44による最適な判定 タイミング（時刻 t3)となり、その値を判定タイミングレジスタが保持し、通信時は、クロ ック CLK変化に対してその値だけ遅延したタイミングで受信ノ ルスの極性判定を行う 。図 14のフローチャートでは、ステップ S 14でコンパレータ 44の出力に対して" 0"か ら"； 1 "の変化を検出すると、そのときの遅延量レジスタの値を判定タイミングレジスタ に転送する（S 16)。この後、遅延量レジスタの値を + 1インクリメントしながらコンパレ ータ 44の出力力 ；!"から" 0"に変化したかを判別するが（S17, S18)、）、遅延量レ ジスタの値を + 1インクリメントする毎に、判定タイミングレジスタの値に 1/2を加算す る処理を行なう（S19)。したがって、コンパレータ 44の出力力 ；!"から" 0"に変化した とき、判定タイミングレジスタが保有する値が上記判定タイミングを規定する遅延量の 制御データとなる（S20)。判定タイミングの調整が完了したとき判定タイミング制御レ ジスタの正常終了ビットに 1がセットされる (S20)。判定タイミングの調整を完了できな 力、つたときは判定タイミング制御レジスタのエラー終了ビットに 1がセットされる (S21)。

[0062] 通信条件の設定は上記以外にもクロック送信ドライバ 41及びデータ送信ドライバ 4 2の出力パワー、データ送信ドライバ 42の出力タイミング、データ受信アンプ 46のァ ンプ利得について各パラメータ調整用レジスタを使用して調整できるようにすればよ い。通信条件の自動設定を行うことにより、マイクロコンピュータ 13と磁界結合インタ フェース IC7との間の通信を安定化させることができ、また、送信パワーコントロール で無駄な消費電力を抑えることができる。

[0063] 図 16には磁界結合インタフェース IC7の具体例が示される。磁界結合インタフエ一 ス IC7による情報伝達も上記同様磁界結合によるパルス伝送方式で行う。この例で はコイル 8としてクロック受信コイル 8— CLK、データ受信コイル 8— RXD、及びデー タ送信コイル 8— TXDを用いる。

[0064] クロック送信機によりクロック受信を行うために、クロック受信コイル 8— CLKに誘起 された受信ノ ルス信号の変調情報 (ここでは相補的な 2相変調の場合におけるパル スの正負の電圧極性）を検出するためのヒステリシスコンパレータ 55を有する。ここで は、クロック受信コイル 8— CLKの受信信号を増幅するクロック受信アンプ 56を配置 する。クロック受信アンプ 56は受信信号強度（通信距離等に依存）に応じて、必要な 場合に配置すればよぐ省略可能である。また、クロック受信経路のオフセットを除去 するためにオフセットキャンセル用のディジタル.アナログ変換回路（DAC) 57が酉己 置され、その出力はデータ受信アンプ 56の相補出力に反対極性で加算される。オフ セットの除去を要しない場合にはディジタル 'アナログ変換回路 67は省略可能である 。ヒステリシスコンパレータ 55のヒステリシス特性は制御データ CDAT11により可変 可能にされ、データ受信アンプ 56の利得は制御データ CDAT12により可変可能に され、ディジタル ·アナログ変換回路 57は制御データ CDAT13をアナログ信号に変 換する。

[0065] データ受信機によりデータ受信を行うために、データ受信コイル 8— RXDに誘起さ れた受信ノ ルス信号の変調情報 (ここでは相補的な 2相変調の場合におけるパルス の正負の電圧極性）を検出するためのコンパレータ 57と、ヒステリシスコンパレータ 55 で再生されたクロック CLKを基にコンパレータ 57による最適な検出タイミングを生成 するための遅延回路（ τ ) 58とを有する。ここでは、データ受信コイル 8— RXDの受 信信号を増幅するデータ受信アンプ 59を配置する。データ受信アンプ 59は受信信 号強度（通信距離等に依存）に応じて、必要な場合に配置すればよぐ省略可能で ある。また、データ受信経路のオフセットを除去するためにオフセットキャンセル用の ディジタル 'アナログ変換回路 (DAC) 60が配置され、その出力はデータ受信アンプ 59の相補出力に反対極性で加算される。オフセットの除去を要しない場合にはディ ジタル'アナログ変換回路 60は省略可能である。遅延回路 58の遅延量は制御デー タ CDAT14により可変可能であり、データ受信アンプ 59の利得は制御データ CDA T15により可変可能にされ、ディジタル 'アナログ変換回路 60は制御データ CDAT1 6をアナログ信号に変換する。

[0066] データ送信機によりデータ送信を行うために、デバッガ 3から供給される送信データ に応じて相補ノ レスを生成してデータ送信コイル 8— TXDを駆動するデータ送信ド ライバ 62を有する。ここではデータパルスの送信タイミングを調整するためにデータ 送信ドライバ 62の入力に対する出力タイミングを可変可能に調整するための遅延回 路（ τ ) 63を備える。その遅延時間は制御データ CDAT17により調整可能にされる。 データ送信ドライバ 62は制御データ CDAT18により出力パワーが調整可能にされる

[0067] 制御回路 31はクロック受信、データ送信、およびデータ受信の各通信条件を制御 データ CDAT1；! CDAT18によって制御するための、パラメータを格納するレジス タ回路（CREG) 31R、およびレジスタ回路にパラメータを設定するための動作シーケ ンスを制御するためのロジック回路（LOG) 31Lを有する。ロジック回路 31Lは各種調 整パラメータの最適値を検出する機能を備える力 これは、デバッガ 3を介してホスト コンピュータ 1上のソフトウェアで実装することもできる力 S、ここでは、磁界結合インタフ エース IC7がそのための専用ハードウェアとしてロジック回路 31Lを備えている。

[0068] レジスタ回路 31Rはレジスタインタフェース（RIF)を介してデバッガ 3からアクセス可 能にされる。レジスタ回路 31Rは、クロック受信利得パラメータレジスタ出力（クロック 受信アンプ 56の利得調整値 (CDAT12)設定用）、データ送信出力パラメータレジス タ（ドライバ 62のデータ送信出力パワーの調整値 (CDAT18)設定用）、データ受信 利得パラメータレジスタ（データ受信アンプ 59の利得調整値 (CDAT15)設定用）、 データ送信遅延パラメータレジスタ（遅延回路 63によるデータ送信出力タイミングの 遅延値（CDAT17)設定用）、オフセット調整レジスタ（オフセット調整用 DAC57 60 の入力値（CDAT13, CDAT16)設定用）、オフセット調整制御レジスタ（オフセット 調整のための制御レジスタ） 判定タイミングレジスタ（遅延回路 58の判定タイミング 補正値 (CDAT14)の設定用）、判定タイミング制御レジスタ（判定タイミング調整用 制御レジスタ） 遅延量レジスタ（判定タイミング調整用の遅延量設定用） ヒステリシ ス調整レジスタ（受信振幅調整のためのヒステリシス値 (CDATl l)設定用）を備える

[0069] 制御回路 31は上記マイクロコンピュータ 13側で行うのと同様のオフセット自動調整 及び判定タイミング自動調整の制御を行うと共に、ヒステリシスコンパレータ 55による 再生クロック信号 CLKの信号振幅の強度測定のための制御を行う。

[0070] 図 17には再生クロック信号 CLKの信号振幅の強度測定方法の概略が示される。 図 18には再生クロック信号 CLKの信号振幅の強度測定方法の処理フローが例示さ れる。図 19にはヒステリシスコンパレータにおけるヒステリシスの大小とその出力との 関係が例示される。図 20には再生クロック信号 CLKの信号振幅の強度測定動作の タイミングが示される。再生クロック信号 CLKの信号振幅の強度を測定するとき、先 ず、オフセットキャンセル用の DAC57を用いてクロック受信経路のオフセットをキャン セルしておく。先ず、ヒステリシス調整レジスタに値を設定してヒステリシスコンパレー タ 55のヒステリシス量を設定する。その設定値をヒステリシスが増える方向に変化させ ると、図 19に例示されるように、ある設定値以上でクロックが再生されずに、出力が常 時ハイレベル若しくは常時ローレベルとなる。図 20に例示されるようにクロックのレべ ルが固定になるとき（時刻 tl)のヒステリシス量を見ることによって振幅の強度が分か る。図 18のフローチャートにおいて、ヒステリシス調整レジスタに値を設定してヒステリ シスコンパレータ 55のヒステリシス量を設定し（S31 , S32)、この後、その設定 をヒ ステリシスが増える方向に変化させて、例えばヒステリシスコンパレータ 55の出力のデ ユーティーが 0· 2〜0· 8の範囲外になつたかを判定する（S33〜S35)。ここではデ ユーティーが 0. 2〜0. 8の範囲外になつた状態を、クロックが再生されずに、出力が 常時ノ、ィレベル若しくは常時ローレベルになる直前の状態とみなしている。デューテ ィ一が 0· 2〜0· 8の範囲外になつたとき、ヒステリシス調整レジスタが保有する値が、 判定すべき受信信号振幅を示すデータとなる（S36)。受信信号振幅の測定が完了 したとき受信振幅検出制御レジスタの正常終了ビットに 1がセットされる (S36)。受信 信号振幅の測定を完了できなかったときは受信振幅検出制御レジスタのエラー終了 ビットに 1力 Sセットされる (S37)。尚、データ受信機にヒステリシスコンパレータを採用す る場合にも同様の受信信号振幅の調整を行うことができる。また、受信信号振幅の測 定を行うことによって受信信号強度をモニターしながら、マイクロコンピュータと磁界 結合インタフェース ICとの相対位置を変えたとき、受信信号強度が最大となる位置が 、マイクロコンピュータのコイルと磁界結合インタフェース ICのコイルとが最短で対向 する位置であることを意味する。これを、プローブ側のコイルとマイクロコンピュータ側 のコイルとの位置合わせに利用することも可能である。また、受信信号パワーを検出 しながら、必要最小限の送信パワー電力を設定することで、更なる低電力動作が可 能になる。

[0071] 図 21にはシステム起動時の通信路確立手順が例示される。システム起動時にデバ ッグ用の無線通信路を確立する必要がある。双方において受信機能についてのオフ セット調整と判定タイミングのパラメータ設定を行って通信条件を設定することが望ま しい。システム起動時の各種調整手順は、リセット、送信機の初期化、受信機のオフ セット自動補正、クロック伝送とプローブ位置の調整、磁界結合インタフェース IC側の データ受信の判定タイミング調整、マイクロコンピュータ側のデータ受信の判定タイミ ング調整、初期化完了の通知、に大別される。

[0072] リセットの処理として、磁界結合インタフェース IC7側及びマイクロコンピュータ 13側 の双方にリセットをかける（SMI , SD1)。マイクロコンピュータ 13のリセットでは例え ば前記モード端子 MDiを用いてデバッグモードを指定する。マイクロコンピュータのリ セット指示は例えばパワーオンリセットとすることができる。或いは、プローブ 3からマイ クロコンピュータ 13への非同期通信チャネルを別に搭載すれば、当該非同期チヤネ ルを用いてマイクロコンピュータに特定パターンを送ることで、プローブ 5側からマイク 口コンピュータ 13にリセットを指示することも可能である。

[0073] 送信機の初期化として、マイクロコンピュータのクロック送信機及びデータ送信機と 磁界結合インタフェース IC7のデータ送信機に関し、判定タイミングレジスタ、送信パ ヮー調整レジスタ、送信遅延調整レジスタの値力、リセットによりあらかじめ決められた 固定値に初期化される（SM2, SD2)。

[0074] マイクロコンピュータのデータ送信機と磁界結合インタフェース IC7のクロック受信 機及びデータ送信機に関し、リセット後、夫々の受信機のオフセット自動補正が行わ れる（SM3, SD3)。

[0075] クロック伝送とプローブ位置の調整として、マイクロコンピュータ側は、受信機のオフ セット自動補正が終了するとプローブ 5側にクロック送信し続ける（SM4)。プローブ 側は、クロック受信機のオフセット自動補正が終了すると、受信振幅検出を実施し (S D4)、受信振幅が大きくなるようプローブ位置を調整する。このとき、一定時間内に受 信振幅検出でクロック受信が検出できなかった場合には、通信失敗としてホストコン ピュータにエラー表示して終了する（SD5, SD12)。 [0076] 磁界結合インタフェース IC7側のデータ受信の判定タイミング調整として、マイクロ コンピュータ 13側は、受信機のオフセット自動補正が終了するとプローブ 5側に「デ 一タパタン 1」を送信し続ける（SM5)。磁界結合インタフェース IC7側は、クロック伝 送とプローブ位置の調整が終了するとデータ受信機の判定タイミング調整を実施す る (SD6)。このとき、一定時間内に「データパタン 1」の受信ができな力 た場合には 通信失敗としてホストコンピュータ 13にエラー表示して終了する (SD7, SD12)。

[0077] マイクロコンピュータ 13側のデータ受信の判定タイミング調整として、プローブ 5側 は、磁界結合インタフェース IC7側のデータ受信の判定タイミング調整が終了すると 、マイクロコンピュータ 13側に「データパタン 1」を送信し続ける（SD8)。マイクロコン ピュータ 13側は、データ受信機の判定タイミング調整を実施する (SM6)。このとき、 一定時間内に「データパタン 1」の受信ができな力 た場合には通信失敗としてデバ ッグモードではなぐ実モードのような通常のマイコン動作モードに入る (SM10)。

[0078] 初期化完了の通知として、マイクロコンピュータ 13側はマイクロコンピュータ 13側の データ受信の判定タイミング調整が成功したら、初期化完了コマンドを磁界結合イン タフエース IC7側に送信し、デバッグモードとして動作を開始する (SM9)。磁界結合 インタフェース IC7側はマイクロコンピュータ 13側からの初期化完了コマンドを受け取 つたら、初期化完了であることを認識し (SD9)、デバッグ制御を開始する (SD11)。あ る一定期間内に初期化完了コマンドを受信できなければ (SD10)、デバッガソフトゥ エアは通信できなレ、ことをホストコンピュータ 1に表示して終了する (SD 12)。

[0079] 図 22にはマイクロコンピュータ 13が保有する無線通信インタフェース回路の別の例 が示される。同図に示される無線通信インタフェース回路 24— Aは非同期通信用の 回路である。データレートの要求がさほど高くない場合は、データの送受信に非同期 通信を用いることで、送受信機のタイミング調整が不要となり、そのシステムを大幅に 簡略化できる。図 6との相違点はクロック送信機が無ぐデータ送信機とデータ受信 機を有し、夫々可変遅延回路 43, 45を備えず、データ受信機にはヒステリシスコンパ レータを採用した点が相違される。無線通信インタフェース回路 24— Aによる情報伝 達は上記同様に磁界結合によるパルス伝送方式で行う。

[0080] データ送信を行うために、デバッグ支援回路 17から出力される送信データに応じて 相補ノ ルスを生成するデータ送信ドライバ 42、およびデータ送信コイル 14— TXDを 有する。データ送信ドライバ 42は制御データ CDAT3により出力パワーが調整可能 にされる。送信動作は内部クロック CLK1に同期して行われる。内部クロック CLK1は 同期通信用のクロックではない。

[0081] データ受信を行うために、データ受信コイル 14— RXDと、このデータ受信コイル 14 —RXDに誘起された受信ノ ルス信号の変調情報 (ここでは相補的な 2相変調の場 合におけるパルスの正負の電圧極性）を検出するためのヒステリシスコンパレータ 44 — Aを有する。ここでは、データ受信コイル 14— RXDの受信信号を増幅するデータ 受信アンプ 46を配置する。データ受信アンプ 46は受信信号強度 (通信距離等に依 存）に応じて、必要な場合に配置すればよぐ省略可能である。また、データ受信経 路のオフセットを除去するためにオフセットキャンセル用のディジタル ·アナログ変換 回路 (DAC) 47が配置され、その出力はデータ受信アンプ 46の相補出力に反対極 性で加算される。オフセットの除去を要しない場合にはディジタル 'アナログ変換回路 47は省略可能である。データ送信ドライバ 42のパワーは制御データ CDAT3により 可変可能にされ、データ受信アンプ 46の利得は制御データ CDAT5により可変可能 にされ、ヒステリシスコンパレータ 44— Aのヒステリシス特性は制御データ CDAT20 により可変可能にされ、ディジタル ·アナログ変換回路 47は制御データ CDAT6をァ ナログ信号に変換する。

[0082] 制御回路 27— Aはデータ送信、およびデータ受信の各通信条件を制御データ CD AT3、 CDAT5、 CDAT6, CDAT20によって制御するための、パラメータを格納す るレジスタ回路（CREG) 27R— A、およびレジスタ回路にパラメータを設定するため の動作シーケンスを制御するためのロジック回路（LOG) 27L— Aを有する。ロジック 回路 27L— Aは各種調整パラメータの最適値を検出する機能を備える力 これは、 デバッガを介してホストコンピュータ上のソフトウェアで実装することもできる力 S、ここで は、無線通信インタフェース回路 24— Aがそのための専用ハードウェアとしてロジック 回路 27L— Aを備えて!/、る。

[0083] レジスタ回路 27R— Aは CPU18もしくはデバッグ支援回路 17経由でデバッガ 3か らアクセス可能にされる。レジスタ回路 27R Aは、データ送信出力パラメータレジス タ（データ送信出力パワーの調整値 (CDAT3)設定用）、データ受信利得パラメータ レジスタ（データ受信アンプの利得調整値 (CDAT5)設定用）、オフセット調整レジス タ（オフセット調整用 DAC入力値 (CDAT6)設定用）、オフセット調整制御レジスタ（ オフセット調整のための制御レジスタ）、及びヒステリシス調整レジスタ（受信振幅調整 のためのヒステリシス値（CDAT20)設定用）を備える。

[0084] データ受信機のオフセット自動調整及び受信信号振幅の調整方法は上記と同様 であるからその詳細な説明は省略する。

[0085] 図 23には磁界結合インタフェース ICの別の例が示される。同図に示される磁界結 合インタフェース IC7—Bは非同期通信用の回路である。図 16との相違点はクロック 受信機が無ぐデータ送信機とデータ受信機を有し、夫々可変遅延回路 58, 63を備 えず、データ受信機にはヒステリシスコンパレータ 57— Bを採用した点が相違される。 磁界結合インタフェース IC7—Bによる情報伝達は上記同様に磁界結合によるパノレ ス伝送方式で行う。

[0086] データ受信を行うために、データ受信コイル 8— RXDに誘起された受信パルス信 号の変調情報 (ここでは相補的な 2相変調の場合におけるパルスの正負の電圧極性 )を検出するためのヒステリシスコンパレータ 57— Bを有する。ここでは、データ受信コ ィル 8— RXDの受信信号を増幅するデータ受信アンプ 59を配置する。また、データ 受信経路のオフセットを除去するためにオフセットキャンセル用のディジタル 'アナ口 グ変換回路 (DAC) 60が配置され、その出力はデータ受信アンプ 59の相補出力に 反対極性で加算される。データ受信アンプ 59の利得は制御データ CDAT15により 可変可能にされ、ディジタル ·アナログ変換回路 60は制御データ CDAT16をアナ口 グ信号に変換する。ヒステリシスコンパレータ 57— Bのヒステリシス特性は制御データ CDAT21により可変可能である。

[0087] データ送信を行うために、デバッガ 3から供給される送信データ TXDに応じて相補 ノ レスを生成してデータ送信コイル 8— TXDを駆動するデータ送信ドライバ 62を有 する。データ送信ドライバ 62は制御データ CDAT18により出力パワーが調整可能に される。送信ドライバ 62の送信動作はデバッガの内部クロック CLK2に同期される。

[0088] 制御回路 31 Bはデータ送信、およびデータ受信の各通信条件を制御データ CD AT15, CDAT16, CDAT18, CDAT21によって制御するための、パラメータを格 納するレジスタ回路（CREG) 31R— B、およびレジスタ回路にパラメータを設定する ための動作シーケンスを制御するためのロジック回路（LOG) 31L— Bを有する。ロジ ック回路 31L—Bは各種調整パラメータの最適値を検出する機能を備える。

[0089] レジスタ回路 31R—Bはレジスタインタフェース（RIF)を介してデバッガ 3からァクセ ス可能にされる。レジスタ回路 31Rは、データ送信出力パラメータレジスタ（ドライバ 6 2のデータ送信出力パワーの調整値 (CDAT18)設定用）、データ受信利得パラメ一 タレジスタ（データ受信アンプ 59の利得調整値 (CDAT15)設定用）、オフセット調整 レジスタ (オフセット調整用 60の入力値 (CDAT16)設定用）、オフセット調整制御レ ジスタ (オフセット調整のための制御レジスタ）、ヒステリシス調整レジスタ（受信振幅調 整のためのヒステリシス値 (CDAT21)設定用）を備える。制御回路 31— Bは上記同 様のオフセット自動調整及びヒステリシスコンパレータ 57— Bによる信号振幅の強度 測定のための制御を行う。

[0090] 図 24には図 22の無線通信インタフェース回路 24— Aと図 23の磁界結合インタフエ ース IC7—Bとの間の非同期通信を用いたシステム起動時の各種処理手順が例示さ れる。図 21の処理手順に対して、クロック伝送の調整に関する処理が不要になる点 が相違される。その他の処理は図 21で説明した内容と実質的に同じであるからその 詳細な説明は省略する。

[0091] 図 25乃至図 31にはマイクロコンピュータにおけるパッケージの種類とコイル配置と のバリエーションが例示される。

[0092] 図 25および図 26にはパッケージタイプが SOP (Small Outline Package)、 SSOP (S hrink Small Outline Package)、 DIP (Dual Inline Package)の場合におけるコイル配置 が例示される。図 25のように半導体集積回路チップにコイル 14を形成する場合、コィ ル 14は半導体集積回路チップ 13Cにおける空きのある配線層または最上層の表面 に作り込めばよい。このとき、ボンディングワイヤ 13BYとコイル 14が交差又は接近す ることでコイル信号とリード信号が相互に干渉しないようにする。例えば、リード 13Lの ない端面寄りにコイル 14を配置し、パッケージ 13Pの 4角付近にあるリード 13Lには、 頻繁に変化する信号を配置せず、電源、グランド又はモード端子等を配置する。コィ ル 14は半導体集積回路チップ 13Cに形成することに限定されない。マイクロコンピュ ータ 13はパッケージ 13Pの内部で半導体集積回路チップ 13C外に形成してもよい。 例えばダイパッド 13DPの一部にダイパッド DPの金属パターンから電気的に絶縁さ せたコイルパターンを形成してコイル 14として用いてもよい。図 26のように、ダイパッ ド上にコイル 14を配置することで、デバイス毎のコイル位置バラツキを無くすことがで き、また、パッケージ外部に対するコイル座標位置を固定することが容易になる。

[0093] 図 27乃至図 29にはパッケージタイプが QFP (Quad Flat Package)、 QFN (Quad Fl at Non-leaded package)の場合におけるコイル配置が例示される。図 27のように半導 体集積回路チップ 13Cにコイル 14を形成する場合、ボンディングワイヤ 13BYとコィ ル 14が交差または、接近することでコイル信号とリード信号が相互に干渉しないよう にする。例えば、半導体集積回路チップの 4隅にコイル 14を配置し、パッケージ 13P の 4角付近にあるリード 13Lには、頻繁に変化する信号を配置しない。図 28のように 、ダイパッド 13DP上にコイル 14を配置することで、デバイス毎のコイル位置バラツキ を無くすことができ、また、パッケージ 13P外部に対するコイル座標位置の固定が容 易になる。図 29のようにチップサイズが大きい場合、ボンディングワイヤ 13BYとコィ ル 14が交差または、接近することでコイル信号とリード信号が相互に干渉しないよう にする。例えば半導体集積回路チップ 13Cの中心付近にコイル 14を配置し、コィノレ 14近傍のリード 13Lには頻繁に変化する信号を割り当てないようにする。

[0094] 図 30にはパッケージタイプが BGA (Ball Grid Array)の場合におけるコイル配置が 例示される。半導体集積回路チップ 13にコイル 14を形成する場合には図 29と同様 の考慮を払えばよい。半導体集積回路チップ 13Cにコイル 14を形成する代わりに、 裏面に半田バンプ電極を有するような基板 13CB上にコイル 14を形成してもよい。基 板 13CB上にコイル 14を配置することで、デバイス毎のコイル位置のバラツキを無く すことができ、また、パッケージ 13P外部に対するコイル座標位置を容易に固定する こと力 Sでさる。

[0095] 図 31には図 3の先端部 5TOPにおけるコイル 14の具体的なパターンが例時される 。夫々のコイル 8— CLK, 8— TXD, 8— RXDはプローブの表裏に 2重コイルとして 形成される。 Luはプローブの上面に形成された巻線、 Ldはプローブの下面に形成さ れた巻線であり双方はスルーホール THで接続される。

[0096] 図 32にはマイクロコンピュータ 13のコイル 14のパターンが例示される。 2層の配線 層を用いることによって交差部分における短絡はない。

[0097] 同図に示されるコイルはプローブ 5側の図 31に例示される一つのコイルに対応する コイルパターンである。例えばプローブ 5側のコイル 8の一辺を 1ミリメートルとすると、 マイクロコンピュータ側のコイル 14の一辺は 0. 6ミリメートノレとなる。

[0098] 以上説明したしパルス伝送方式の無線通信を採用したシステムデバッグ技術によ れば以下の作用効果を得る。

[0099] 無線通信によりでデバッガとマイクロコンピュータをインタフェースするから、マイクロ コンピュータのデバッグ用外部端子を削減でき、システムデバッグに際してユーザが 利用する端子数が増加可能になる。

[0100] 無線通信に磁界結合によるパルス伝送方式を採用したから、小さなサイズのアンテ ナをチップ上に構成でき、送受信回路を小さくでき、低消費電力を実現でき、近接し ないと通信不可能なため、比較的セキュリティーに強ぐ通信レートを自由に設定可 能である。マイクロコンピュータにおける外部通信動作やトレース出力動作はマイクロ コンピュータ内部のクロック信号をそのまま或いは分周して使用することが多い。また マイクロコンピュータの種類やユーザによってクロック周波数が異なる。このような条 件でもマイクロコンピュータの動作クロック周波数に合わせて通信レートを自由に設 定できるため、無線通信インタフェース回路 24には高い汎用性を得ることができ、所 謂 IPモジュールと称される設計資産として各種マイクロコンピュータに使い回しが可 能である。

[0101] マイクロコンピュータは動作中にクロック周波数を変更するため、そのクロック周波数 に合わせてデバッグインタフェースの周波数も変更容易であることは、マイクロコンビ ユータのデバッグ制御機構としてのデバッグインタフェース機能の使い勝手を向上さ せる。

[0102] プローブは、デバッガを使用する期間だけ両面テープ、テープ、接着剤などでマイ クロコンピュータのパッケージ上面等に着脱可能に固定でき、高価なコネクタ等を用 いることを要せず、着脱可能な接続を安価に且つ容易に実現することができる。 [0103] プローブを介することにより従来のデバッガをそのまま接続可能であるから新規に デバッガノ、一ドウエアを購入、準備する必要はなレ、。

[0104] 以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、 本発明はそれに限定されるものではなぐその要旨を逸脱しない範囲において種々 変更可能であることは言うまでもなレ、。

[0105] 例えば、データ送受信は複数ビットで行ってもよいし、送信と受信でコイルを共通化 してもよい。本発明はシステムデバッグ以外の用途にも適用可能である。例えば電気 的に書換え可能な不揮発性メモリをオンチップしたマイクロコンピュータを EPROMラ イタのような書込み装置にインタフェースするのにパルス伝送方式の無線通信を適用 してもよい。更に其の他の無線通信インタフェースへの適用も可能である。

産業上の利用可能性

[0106] 本発明はコイルの磁界結合を用いるインタフェース技術、特に密着型の非接触イン タフエース技術、デバッガによりターゲットシステムを評価するシステムデバッグ等に 広く適用することができる。

Claims

請求の範囲

[1] システムデバッグを支援するためのデバッグ支援回路を有するマイクロコンピュータ をデバッガにより制御するシステムデバッグ方法であって、

前記マイクロコンピュータと前記デバッガとの間で、前記マイクロコンピュータが有す る第 1コイルと前記デバッガに接続された第 2コイルとを対向させた磁界結合によるパ ノレス伝送方式によって無線通信を行うとき、マイクロコンピュータはその初期化動作 にお!/、て前記無線通信の通信条件を設定する処理を行ない、前記マイクロコンピュ ータが前記デバッガとの通信を確立したとき、前記マイクロコンピュータは前記デバッ グ支援回路を介する前記デバッガからの制御を待ち、前記デバッガは前記通信の確 立を確認するのを待って前記無線通信による前記マイクロコンピュータの制御に移行

[2] 前記デバッガは、一方にお!/、て第 2コイルに接続し他方にお!/、てデバッガに接続 する第 2送受信回路と、前記デバッガに接続し前記第 2送受信回路に磁界結合によ る通信条件を設定する第 2制御回路とを有する磁界結合インタフェース ICを介して、 前記マイクロコンピュータと無線通信を行い、

前記マイクロコンピュータは第 1コイルに接続する第 1送受信回路と第 1送受信回路 に磁界結合による通信条件を設定する第 1制御回路の動作を介して前記デバッガと 無線通信を行う請求項 1記載のシステムデバッグ方法。

[3] 前記マイクロコンピュータは当該マイクロコンピュータを構成する半導体集積回路チ ップの導電層に形成された第 1コイルを用いて前記無線通信を行う請求項 2記載の

[4] 前記第 1コイルは前記半導体集積回路チップのコーナー部分に配置されている請 求項 3記載のシステムデバッグ方法。

[5] 前記マイクロコンピュータはパッケージの内部で半導体集積回路チップ外に形成さ れた第 1コイルを用いて前記無線通信を行う請求項 2記載のシステムデバッグ方法。

[6] 前記デバッガは、前記磁界結合インタフェース ICが搭載され且つ搭載された磁界 結合インタフェース ICをデバッガに接続するインタフェース配線が設けられたインタフ エース用フレキシブル基板に形成された第 2コイルを用いて前記無線通信を行う請求 項 2記載のシステムデバッグ方法。

[7] 前記デバッガは前記磁界結合インタフェース ICを形成する半導体集積回路チップ の導電層に形成された第 2コイルを用いて前記無線通信を行う請求項 2記載のシス

[8] 送信コイルと受信コイルに個別化された第 1コイルと、送信コイルと受信コイルに個 別化された第 2コイルとを用いて前記無線通信を行う請求項 2記載のシステムデバッ グ方法。

[9] クロック送信、データ送信及びデータ受信用に個別化された第 1コイルと、クロック 受信、データ送信及びデータ受信用に個別化された第 2コイルとを用いて前記無線 通信を行う請求項 8記載のシステムデバッグ方法。

[10] データ送信及びデータ受信用に個別化された第 1コイルと、データ送信及びデータ 受信用に個別化された第 2コイルとを用いて前記無線通信を行う請求項 8記載のシス

[11] クロック送信、データ送信及びデータ受信用に個別化されたコイルのコイル間距離 はクロック送信用コイルとの間が最大とされる請求項 9記載のシステムデバッグ方法。

[12] 前記第 1制御回路は前記通信条件として前記第 1送受信回路における受信アンプ の差動出力に対するオフセット調整の結果を設定し、前記第 2制御回路は前記通信 条件として前記第 2送受信回路における受信アンプの差動出力に対するオフセット 調整の結果を設定する請求項 2記載のシステムデバッグ方法。

[13] 前記第 1制御回路は前記通信条件として前記第 1送受信回路における受信アンプ の出力に対する判定タイミング調整の結果を設定し、前記第 2制御回路は前記通信 条件として前記第 2送受信回路における受信アンプの出力に対する判定タイミング 調整の結果を設定する請求項 2記載のシステムデバッグ方法。

[14] 前記無線通信をクロック同期で行うとき、前記第 1送受信回路はクロック信号を送信 し、

前記第 2制御回路は前記通信条件として前記第 2送受信回路における受信クロック 信号の論理 を判定するコンパレータによる判定信号振幅の強度を測定する請求 項 2記載のシステムデバッグ方法。

[15] 前記無線通信をクロック信号を用いずに非同期で行うとき、前記第 1制御回路は前 記通信条件として前記第 1送受信回路における受信信号の論理値を判定するコンパ レータによる判定信号振幅の強度を測定し、前記第 2制御回路は前記通信条件とし て前記第 2送受信回路における受信信号の論理 を判定するコンパレータによる判 定信号振幅の強度を測定する請求項 2記載のシステムデバッグ方法。

[16] 判定信号振幅の強度を測定は前記コンパレータのヒステリシス特性を徐々に大きく しながらコンパレータの出カノ ルスがクロックを再生できるか否かを計測し、その境界 におけるヒステリシス特性値によって振幅の強度を判定することによって行う請求項 1 4又は 15記載のシステムデバッグ方法。

[17] 前記マイクロコンピュータと前記デバッガは、相互に一方から他方に送信した所定 のデータが他方において認識できることを条件に通信の確立を認識する請求項 1記 載のシステムデバッグ方法。

[18] システムデバッグを支援するためのデバッグ支援回路を有するマイクロコンピュータ に接続して当該マイクロコンピュータが制御するターゲットシステムのシステムデバッ グに用いるシステムデバッグ装置であって、

前記マイクロコンピュータが有する第 1コイルに対向して磁界結合可能な第 2コィノレ と、第 2コイルに接続するデバッガとを有し、デバッガは前記磁界結合により前記マイ クロコンピュータとパルス伝送方式による無線通信を行うシステムデバッグ装置。

[19] 一方にお!/、て第 2コイルに接続し他方にお!/、てデバッガに接続する送受信回路と、 前記デバッガに接続し前記送受信回路に磁界結合による通信条件を設定する制御 回路とを有する磁界結合インタフェース ICを有する請求項 18記載のシステムデバッ グ装置。

[20] 磁界結合インタフェース ICが搭載され、搭載された磁界結合インタフェース ICをデ ノ ッガに接続するインタフェース配線が形成されたインタフェース用フレキシブル基 板を有する請求項 19記載のシステムデバッグ装置。

[21] 前記第 2コイルは前記インタフェース用フレキシブル基板に形成されている請求項

20記載のシステムデバッグ装置。

[22] 前記第 2のコイルは前記磁界結合インタフェース ICを形成する半導体集積回路チ ップの導電層に形成されて V、る請求項 20記載のシステムデバッグ装置。

[23] 前記インタフェース用フレキシブル基板の先端部は、前記マイクロコンピュータのパ ッケージの平面形状に相関する平面形状を有する請求項 20記載のシステムデバッ グ装置。

[24] 前記第 2コイルは送信コイルと受信コイルに個別化されて形成されている請求項 19 記載のシステムデバッグ装置。

[25] 前記第 2コイルはクロック受信、データ送信及びデータ受信用に個別化されて形成 されている請求項 24記載のシステムデバッグ装置。

[26] クロック受信、データ送信及びデータ受信用に個別化されたコイルのコイル間距離 はクロック受信用コイルとの間が最大とされる請求項 25記載のシステムデバッグ装置

[27] 前記制御回路は前記通信条件として前記送受信回路における受信アンプの差動 出力に対するオフセット調整の結果を設定する請求項 19記載のシステムデバッグ装 置。

[28] 前記制御回路は前記通信条件として前記送受信回路における受信アンプの出力 に対する判定タイミングの調整結果を設定する請求項 19記載のシステムデバッグ装 置。

[29] 前記制御回路は前記通信条件として前記送受信回路における受信信号の論理ィ直 を判定するコンパレータによる判定信号振幅の強度を測定する請求項 19記載のシス テムデバッグ装置。

[30] 前記判定信号振幅の強度を測定は前記コンパレータのヒステリシス特性を徐々に 大きくしながらコンパレータの出カノ ルスがクロックを再生できるか否かを計測し、そ の境界におけるヒステリシス特性値によって振幅の強度を判定することによって行う 請求項 29記載のシステムデバッグ装置。

[31] 命令を実行する中央演算処理装置と、前記中央演算処理装置に接続してシステム デバッグを支援するためのデバッグ支援回路と、前記デバッグ支援回路に接続して 外部と無線通信を行う無線通信インタフェース回路とを有するマイクロコンピュータで あって、 前記無線通信インタフェース回路は、コイルを用いた磁界結合によりパルス伝送方 式で無線通信を行う送受信回路と、前記送受信回路に通信条件を設定する制御回 路とを有し、

前記制御回路は、マイクロコンピュータの初期化動作において、前記通信条件を設 定して、送受信回路から外部に送信した信号に対する応答を認識することにより、前 記送受信回路を用いて外部に初期化完了を通知し、

前記中央演算処理装置は前記送受信回路からの指示を待って動作を開始するマ イク口コンピュータ。

[32] 前記送受信回路は、送信用コイルを駆動する送信ドライバと、受信用コイルに流れ る電流を増幅する受信アンプと、前記受信アンプによる受信信号の論理値を判定す るコンパレータとを有する請求項 31記載のマイクロコンピュータ。

[33] 前記制御回路は前記通信条件として前記受信アンプの差動出力に対するオフセッ ト調整の結果を設定する請求項 32記載のマイクロコンピュータ。

[34] 前記制御回路は前記通信条件として前記受信アンプの出力に対する判定タイミン グの調整結果を設定する請求項 32記載のマイクロコンピュータ。

[35] 前記制御回路は前記通信条件として前記コンパレータによる判定信号振幅の強度 を測定する請求項 32記載のマイクロコンピュータ。

[36] 判定信号振幅の強度測定は、前記コンパレータのヒステリシス特性を徐々に大きく しながらコンパレータの出カノ ルスがクロックを再生できるか否かを計測し、その境界 におけるヒステリシス特性値によって振幅の強度を判定することによって行う請求項 3 5記載のマイクロコンピュータ。

[37] 前記コイルは前記マイクロコンピュータが形成される半導体集積回路チップの導電 層に形成され、クロック受信、データ送信及びデータ受信用に個別化されたコイルの コイル間距離はクロック受信用コイルとの間が最大とされる請求項 31記載のマイクロ コンピュータ。

[38] 前記コイルは前記マイクロコンピュータが形成される半導体集積回路チップの導電 層に形成され、前記コイルは半導体集積回路チップのコーナー部分に配置されてい る請求項 31記載のマイクロコンピュータ

[39] 前記コイルは前記マイクロコンピュータのパッケージの内部で其の半導体集積回路 チップ外に形成されている請求項 31記載のマイクロコンピュータ。

[40] ホストインタフェース端子と、一方において前記ホストインタフェース端子に接続され 他方においてコイルに接続され前記コイルを用いた磁界結合によりパルス伝送方式 で無線通信を行う送受信回路とを有し、

前記送受信回路に通信条件を設定する制御回路は、初期化動作において、前記 通信条件を設定して、コイルを介して送受信回路から受診した信号に対する判定の 正否と、コイルを介して送受信機力 送信した信号に対する応答の正否とをホストイ ンタフェース端子から参照可能にする無線通信インタフェース IC。

[41] マイクロコンピュータをホスト装置により制御するためのインタフェース方法であって 前記マイクロコンピュータとホスト装置との間で、マイクロコンピュータが有する第 1コ ィルとホスト装置に接続された第 2コイルとの磁界結合によるパルス伝送方式によって 無線通信を行うとき、マイクロコンピュータはその初期化動作において前記無線通信 の通信条件を設定する処理を行ない、前記マイクロコンピュータがホスト装置との通 信を確立したとき、マイクロコンピュータはホスト装置からの制御を待ち、ホスト装置は 前記通信の確立を確認するのを待って前記無線通信によるマイクロコンピュータの制 御に移行するインタフェース方法。