WO2008023710A1

WO2008023710A1 - Modulateur delta-sigma

Info

Publication number: WO2008023710A1
Application number: PCT/JP2007/066210
Authority: WO
Inventors: Yusuke Aiba
Original assignee: Asahi Kasei Emd Corporation
Priority date: 2006-08-23
Filing date: 2007-08-21
Publication date: 2008-02-28
Also published as: KR101055250B1; KR20080112221A; EP2056461A1; JP4549420B2; JPWO2008023710A1; US7948412B2; EP2056461A4; US20100225517A1

Description

明細書

デルタシグマ変調器

技術分野

[0001] 本発明はデルタシグマ変調器、特に連続時間型デルタシグマ変調器に関する。

背景技術

[0002] デルタシグマ変調器は、入力信号を離散化するスィッチの位置により、離散時間型デルタシグマ変調器と連続時間型デルタシグマ変調器の 2つに大別される。

[0003] 連続時間型デルタシグマ変調器の場合、ループフィルタ後に離散化するスィッチが存在するため、ループフィルタは入力信号である連続時間信号を処理する。これにより、離散化するスィッチを介してループフィルタ出力が量子化器に入力され、この量子化器からのデジタル出力は、アナログ変換されたあと連続的にループフィルタにフイードバックする必要がある。したがって、ループフィルタにフィードバックする信号をアナログ変換する際に、そのタイミングを決めるタイミング信号のジッタ成分が大きレヽと、そのジッタノイズが入力信号に加算されてしまい、デジタル出力のノイズレベルを悪化させるとレ、つた問題があった。

[0004] この連続時間型デルタシグマ変調器特有の問題を解決し、ジッタ耐性を向上させる手段として、例えば図 3Aにあるような SC (スィッチトキャパシタ）フィードバック DAほたは SCRフィードバック DA)と呼ばれる DAC (デジタルアナログコンバータ）を使用することが非常に有効である (例えば、非特許文献 1、非特許文献 2)。ここで図 2〜図 4を用いてその動作原理を説明する。

[0005] 図 2は、ジッタ耐性を向上させる手段として SCフィードバック DA103を有した、連続時間型のデルタシグマ変調器である。ループフィルタ 101は処理すべき連続時間信号を入力し、その出力をクロック CLKに応答して離散化するスィッチ SW1を介して量子化器 102に供給し、量子化器 102からのデジタル出力を SCフィードバック DA103 にアナログ変換のタイミング信号として供給する。 SCフィードバック DA103は、量子化器 102から出力されたデジタル信号と、フィードバックさせる電圧信号の最大レべルを決める第 1の基準電圧 Vrefとから、ループフィルタ 101にフィードバックさせる電流を生成する。

[0006] 図 3Aは、 SCフィードバック DA103の具体的な回路例である。スィッチ SW2が a端子に接続されているときは、基準電圧 Vrefにより電荷を容量 Cfbに一旦蓄え、量子化器 102の出力に応じてスィッチ SW2が b端子側に切り替わったときに容量 Cfbに蓄えられた電荷を、ループフィルタ 101に抵抗 Rfbを介してフィードバックさせる。スイツチ SW2が b端子側に切り替わった瞬間の最大電流値は Vref/Rfbであり、その後、時定数 τ =Rfb X Cfbによってその電流量は減衰される（図 3B)。

[0007] 一方、図 4Aに SI (スィッチトカレント）フィードバック DAと呼ばれる別方式の DACの具体的な回路例を示す。 SIフィードバック DAは固定電流源 401とスィッチ SW3とから構成される。量子化器 102の出力に応じてスィッチ SW3が閉じたときに、固定電流源 401からの電流 Ifbによって、電荷をループフィルタ 101へフィードバックさせる。

[0008] ここで、量子化器 102の出力はサンプリングクロック CLKに応答して生成されるため、このクロック CLKにジッタが重畳された場合、量子化器 102の出力は時間的なゆらぎを持ってしまう。したがって、ループフィルタ 101に電荷をフィードバックする区間もその長さがゆらいでしまう。これにより、 CLKの周期 Ts毎にループフィルタ 101にフィードバックされる電荷 Qscもしくは Qsiは、このゆらぎの影響を受け微小に変化する。この微小変化量をそれぞれ A Qsc、 Δ Qsiとすると、図 3B、図 4Bから明らかなように、 Qsc、 Qsiに対する A Qsc、 Δ Qsiの割合は、ループフィルタ 101に電荷をフィードノックする区間の前半でフィードバックすべき電荷の大半を戻してしまう SCフィードバック DAの方力同じゆらぎ量に対して比べてみても、圧倒的に小さい。

[0009] したがって、 SCフィードバック DAは SIフィードバック DAに比べ、ジッタ耐性があり、連続時間型デルタシグマ変調器には非常に有効な回路である。

[0010] なお、図 3B、図 4Bでは、 CLKの周期 Tsの半分を、電荷をフィードバックする区間として表記して!/、る力もちろんこれに限られることではな!/、。

[0011] 非特許文献 1 : Maurits Ortmanns, "A Continuous— Time ∑ Δ Modulator With Re due ed Sensitivity to Clock Jitter Through SCR Feedback 、 IEEE Trans, (circuits Syst.I 、 Regular Papers, vol.52 No.5、 MAY 2005

非特許文献 2 : Robert H.M.van Veldhoven,"A Triple-Mode Continuous― Time ∑ Δ Modulator With Switched— Capacitor Feedback DAC for a GSM-EDGE/CDMA2 000/UMTS Receiver", IEEE Journal of Solid- State Circuits, vol.38、 No.12、 Decern ber 2003

発明の開示

[0012] しかしながら、上記 SCフィードバック DAにおいてフィードバックさせる電荷量は、その DACを構成する容量や抵抗の絶対素子値に依存するところが多ぐ製造プロセス変動や動作温度条件などによりフィードバックさせる電荷量は大きく左右される。これによりフィードバックのゲインが安定せず、最悪な場合にはフィードバック量不足によるループの発振を招くおそれもあった。

[0013] そこで本発明は、上記の点に鑑み、製造プロセス変動や動作温度条件などに影響されず、一定のフィードバック量を維持することによって、安定した動作が得られるデルタシグマ変調器を提供することを目的とする。

[0014] 本発明は、このような目的を達成するために、請求項 1に記載の発明は、入力端子と、前記入力端子から連続時間信号を入力する連続時間ループフィルタと、前記連続時間ループフィルタからの出力をクロックに応答して量子化したデジタル信号を出力する量子化器と、容量および抵抗を有し、前記量子化器から出力されたデジタル信号に応じて第 1の基準電圧に依存するアナログ信号を出力し前記連続時間ループフィルタにフィードバックするスィッチトキャパシタフィードバック DA変換器とを具え、前記スィッチトキャパシタフィードバック DA変換器は、前記連続時間ループフィルタにフィードバックする出力信号を、前記容量と前記抵抗とから決められる時定数に応じて減衰させるデルタシグマ変調器であって、前記第 1の基準電圧を可変にしたことを特徴とするデルタシグマ変調器である。

[0015] 請求項 2に記載の発明は、請求項 1に記載のデルタシグマ変調器において、前記連続時間ループフィルタにフィードバックするクロック周期毎の電荷量が一定になるように前記第 1の基準電圧を帰還制御する制御手段を具えることを特徴とする。

[0016] 請求項 3に記載の発明は、請求項 1に記載のデルタシグマ変調器において、前記第 1の基準電圧を発生する基準電圧発生回路を具え、前記基準電圧発生回路は、前記スィッチトキャパシタフィードバック DA変換器のレプリカ回路と、前記レプリカ回路から出力された信号を検出する検出回路と、前記検出回路によって検出された信号を元に基準電圧を発生する電圧発生手段とを有し、前記電圧発生手段からの出力は、前記第 1の基準電圧であり且つ前記レプリカ回路に入力されることを特徴とす

[0017] 請求項 4に記載の発明は、請求項 1に記載のデルタシグマ変調器において、前記第 1の基準電圧を発生する基準電圧発生回路を具え、前記基準電圧発生回路は、前記スィッチトキャパシタフィードバック DA変換器のレプリカ回路と、前記レプリカ回路から出力された信号を平滑化する平滑化手段と、前記平滑化手段によって平滑化された信号と第 2の基準電圧とを比較しその差を増幅する増幅手段とを有し、前記増幅手段からの出力は、前記第 1の基準電圧であり且つ前記レプリカ回路に入力されることを特徴とする。

[0018] 請求項 5に記載の発明は、請求項 1に記載のデルタシグマ変調器において、前記スィッチトキャパシタフィードバック DA変換器から出力された信号を検出する第 1のフイードバック量検出回路と、前記第 1のフィードバック量検出回路によって検出された信号を元に第 1の基準電圧を発生する基準電圧発生手段と、を具えることを特徴とす

[0019] 請求項 6に記載の発明は、請求項 5に記載のデルタシグマ変調器において、前記第 1のフィードバック量検出回路は、前記スィッチトキャパシタフィードバック DA変換器から出力された信号を平滑化する第 1の平滑化手段を有し、前記基準電圧発生手段は、前記量子化器力出力されたデジタル信号を DA変換するスィッチトカレントフイードバック DAと、前記スィッチトカレントフィードバック DA変換器から出力された信号を平滑化する第 2の平滑化手段と、前記第 1および第 2の平滑化手段から出力された信号を比較する第 1の増幅器と、を有し、前記増幅器からの出力は前記第 1の基準電圧であることを特徴とする。

[0020] 請求項 7に記載の発明は、請求項 1に記載のデルタシグマ変調器において、前記連続時間ループフィルタに基準信号を入力したときの前記量子化器から出力された信号を検出する第 2のフィードバック量検出回路と、前記第 2のフィードバック量検出回路によって検出された信号を元に第 1の基準電圧を発生する基準電圧発生手段と、を具え、前記基準電圧発生手段は前記第 1の基準信号を保持することを特徴とす

[0021] 請求項 8に記載の発明は、請求項 7に記載のデルタシグマ変調器において、前記第 2のフィードバック量検出回路は、前記量子化器から出力されたデジタル信号をモ二ターする量子化器出力モニター回路と、前記量子化器出力モニター回路の出力と入力された基準信号から推測される出力値との差からフィードバックされた電荷量を検出するフィードバック電荷量検出回路と、を有し、前記基準電圧発生手段は、前記第 2のフィードバック量検出回路からの出力値をもとに電圧を発生する電圧発生回路を有し、前記電圧発生回路からの出力は前記第 1の基準電圧であることを特徴とする

[0022] 請求項 9に記載の発明は、請求項 1に記載のデルタシグマ変調器において、前記連続時間ループフィルタにフィードバックするクロック周期毎の電荷量を可変とする手段を具えることを特徴とする。

[0023] 請求項 10に記載の発明は、請求項 4に記載のデルタシグマ変調器において、前記第 2の基準電圧を可変にすることを特徴とする。

[0024] 請求項 11に記載の発明は、請求項 1に記載のデルタシグマ変調器において、前記連続時間ループフィルタは、抵抗と容量と差動増幅器とからなるフィルタによって構成されることを特徴とする。

[0025] 請求項 12に記載の発明は、請求項 1に記載のデルタシグマ変調器において、前記連続時間ループフィルタは、トランスコンダクタンスアンプと容量とからなるフィルタによって構成されることを特徴とする。

[0026] 請求項 13に記載の発明は、請求項 1に記載のデルタシグマ変調器において、前記連続時間ループフィルタは、抵抗、容量および差動増幅器からなるフィルタと、トランスコンダクタンスアンプおよび容量からなるフィルタとを縦続接続して構成されることを特徴とする。

[0027] 請求項 14に記載の発明は、請求項 1に記載のデルタシグマ変調器において、前記連続時間ループフィルタは、積分器、ローパスフィルタまたはバンドパスフィルタによつて構成されることを特徴とする。 [0028] 請求項 15に記載の発明は、請求項 1に記載のデルタシグマ変調器において、前記スィッチトキャパシタフィードバック DA変換器は容量と抵抗を有し、前記連続時間ループフィルタにフィードバックする出力信号を、容量と抵抗とから決められる時定数に応じて減衰させることを特徴とする。

[0029] 請求項 16に記載の発明は、請求項 1に記載のデルタシグマ変調器において、前記スィッチトキャパシタフィードバック DA変換器は、容量と抵抗とトランスコンダクタンスアンプとを有し、前記容量と前記抵抗とから決められる時定数に応じて減衰された電圧信号を前記トランスコンダクタンスアンプで電流に変換し前記連続時間ループフィルタに出力することを特徴とする。

[0030] 請求項 17に記載の発明は、請求項 16に記載のデルタシグマ変調器において、前記連続時間ループフィルタは、容量とトランスコンダクタンスアンプとを有することを特徴とする。

[0031] 請求項 18に記載の発明は、請求項 4に記載のデルタシグマ変調器において、前記スィッチトキャパシタフィードバック DA変換器および前記レプリカ回路は、容量と抵抗とトランスコンダクタンスアンプとを有し、前記容量と前記抵抗とから決められる時定数に応じて減衰された電圧信号を前記トランスコンダクタンスアンプで電流に変換し前記連続時間ループフィルタに出力することを特徴とする。

[0032] 請求項 19に記載の発明は、請求項 18に記載のデルタシグマ変調器において、前記連続時間ループフィルタおよび前記平滑化手段は、容量とトランスコンダクタンスアンプとを有することを特徴とする。

[0033] 本発明によれば、製造プロセス変動や動作温度条件などに影響されずに、一定のフィードバック量を維持することによって安定した動作が得られるデルタシグマ変調器を提供すること力できる。

図面の簡単な説明

[0034] [図 1]図 1は、本発明のデルタシグマ変調器の構成図である。

[図 2]図 2は、従来の SC (SCR)フィードバック DAを有するデルタシグマ変調器の構成図である。

[図 3A]図 3Aは、 SCフィードバック DAを説明する回路図である。 [図 3B]図 3Bは、 SCフィードバック DAの動作説明図である。

[図 4A]図 4Aは、 SIフィードバック DAを説明する回路図である。

[図 4B]図 4Bは、 SIフィードバック DAの動作説明図である。

[図 5]図 5は、本発明の実施例 2のデルタシグマ変調器の構成図である。

[図 6]図 6は、本発明の実施例 2のフィードバック量検出回路と基準電圧発生回路の一実施例である。

[図 7A]図 7Aは、本発明の実施例 2に係るその他の実施例である。

[図 7B]図 7Bは、本発明の実施例 2に係るその他の実施例である。

[図 8]図 8は、本発明の実施例 2に係るその他の実施例のフィードバック量検出回路と基準電圧発生回路の一実施例である。

[図 9]図 9は、本発明の実施例 3に係るデルタシグマ変調器の構成図である。

[図 10]図 10は、本発明の実施例 4に係るデルタシグマ変調器の構成図である。

[図 11]図 11は、本発明のデルタシグマ変調器にお!/、て各構成要素の出力信号の様子を示す図である。

[図 12A]図 12Aは、フィードバックされる電荷が一定になるよう負帰還制御が力、かる様子を説明する図である。

[図 12B]図 12Bは、フィードバックされる電荷が一定になるよう負帰還制御力 Sかかる他の様子を説明する図である。

[図 13]図 13は、本発明の実施例 5に係るデルタシグマ変調器の構成図である。

[図 14]図 14は、本発明の実施例 6に係るデルタシグマ変調器の構成図である。

[図 15A]図 15Aは、第 6および実施例 8における SCフィードバック DAを説明する回路図である。

[図 15B]図 15Bは、第 6および第 8のの実施形態における SCフィードバック DAの動作説明図である。

発明を実施するための最良の形態

[0035] 以下、図面を参照しながら本発明の実施の形態について説明する。

実施例 1

[0036] 図 1は、本発明の実施形態であるデルタシグマ変調器を示す回路図である。図 1に示すように本実施形態のデルタシグマ変調器は、連続時間信号を処理可能な連続時間ループフィルタ 101と、その出力信号をクロック CLKに応答して離散化するスィツチ SW1と、スィッチ SW1を介して得られた信号を量子化してデジタル信号出力する量子化器 102と、量子化器 102から出力されたデジタル信号に基づいて、ループフィルタ 101にフィードバックさせる電流を生成し、ループフィルタ 101にフィ一ドバックする SC (SCR)フィードバック DA103と、 SCフィードバック DA103からフィードバックする電荷量を決める第 1の基準電圧 Vrefを発生する基準電圧発生回路 100とから構成される。

[0037] SCフィードバック DA103の具体的な回路例と回路動作について図 3Aを参照しな力 ¾説明する。

[0038] SCフィードバック DA103は、容量 Cfbと、容量 Cfbに蓄えられた電荷を電流に変換する抵抗 Rfbと、量子化器 102の出力信号に応じて同出力信号が Low (レベル）の期間は容量 Cfbを a端子、すなわち基準電圧 Vrefに接続し、同出力信号が Hi (レベル）の期間は容量 Cfbを b端子、すなわち抵抗 Rfbに接続するようにスィッチングするスィッチ SW2とから構成される。

[0039] スィッチ SW2が a端子側に接続されているときに基準電圧 Vrefによって容量 Cfbに蓄えられた電荷は、スィッチ SW2が b端子側に接続されているときにループフィルタ 1 01にフィードバックする。スィッチ SW2がその b端子に接続された瞬間の電流 l (t = 0 )は I (t = 0) = Vref /Rfbで表される。

[0040] その後、スィッチ SW2が b端子に接続されている期間中に、ノレープフィノレタ 101にフィードバックされる電流量は、容量 Cfb、抵抗 Rfbによって決まる時定数 τ (=Rfb X Cfb)によって次式のように表される。

1= (Vref /Rfb) X exp (— t/ τ )

クロック CLKの周期 Ts毎にループフィルタ 101にフィードバックされる電荷量 Qsc は、電荷をフィードバックする区間内で、上記電流値を時間積分したものであり、 Qsc = j { (Vref /Rfb) X exp (— t/ τ ) } dt

で計算される。ここで時定数 τが電荷をフィードバックする区間に比べ十分短いと仮定すると Qsc = (Vref/Rfb) X τ =Vref X Cfb

となる。

[0041] 以上の結果から、基準電圧発生回路 100により基準電圧 Vrefの値を適宜調整することによって、たとえ Cfbの絶対値が製造プロセス変動によってばらついたり、動作温度条件によりその値を変化させたとしても、フィードバックされる電荷量 Qscを一定に維持することができ、安定した動作のデルタシグマ変調器を提供することができる。

[0042] 上記実施例では、フィードバックのゲインを一定にさせることを目的としている力あえてフィードバック量を変化させることにより、デルタシグマ変調器に VGA (Valuable Gain Amplifier)としての機能を持たせるように構成することも可能である。

[0043] なお、上記結果から明らかなように、容量 Cfbを適宜変化させることによつてもフィードバックさせる電荷量 Qscを一定に維持することができる。そのためには、あらかじめ容量 Cfbをこれより細かな容量で分割しスィッチなどで並列に接続しておく必要がある。これによる調整値は一般的に離散値であるため精度よく調整するためには、細かな容量を並列に接続することで実現される。また、電荷を充放電する期間を適宜調整することによつてもフィードバックさせる電荷量 Qscを一定に維持することができる。ここで、高速の信号を扱うデルタシグマ変調器などでは、クロック CLKの周期は数 ns ecといった非常に短い時間であるので、この時間を正確に制御することで実現される実施例 2

[0044] 図 5は、本発明の実施形態であるデルタシグマ変調器を示す回路図である。図 5に示すように本実施形態のデルタシグマ変調器は、 SCフィードバック DA103のフィードバック量を検出するフィードバック量検出回路 106をさらに具え、このフィードバック量検出回路 106の出力を基準電圧発生回路 100に帰還することを特徴とし、その他の構成、動作は実施例 1と同様であるので、詳細説明は省略する。

[0045] 図 6は、図 5におけるフィードバック量検出回路 106と基準電圧発生回路 100の一実施例を示す図である。 SCフィードバック DAの出力は、フィードバック量検出回路を構成する平滑化手段 120によって積分され基準電圧発生回路 100 出力される。一方、基準電圧発生回路では、量子化器 102出力が入力された SIフィードバック D A104によって、本来フィードバックさせたい電荷量を出力する。これを平滑化手段 1 21で積分したものと、フィードバック量検出回路 106からの出力との差を、増幅手段 1 30によって増幅する。この増幅手段 130からの出力が第 1の基準電圧 Vrefとなるように構成されている。なお、基準電圧を保持するため、さらに SCフィードバック DA103 とフィードバック量検出回路 106と基準電圧発生回路 100とからなる閉ループの安定性を図るために、増幅手段 130の出力に容量を付加することは、より好ましい実施形態と言える。

[0046] なお、フィードバック量検出回路 106の入力端子接続箇所は、図 5で示されるような SCフィードバック DA出力端だけに、限定されるものではな!/、。

[0047] 図 7は、本発明のその他の実施例であるデルタシグマ変調器を示す回路図である。

図 7に示すように、本実施形態のデルタシグマ変調器は量子化器 102の出力が入力されるフィードバック量検出回路 106をさらに具え、このフィードバック量検出回路 10 6の出力を、スィッチ SW4を介し基準電圧発生回路 100に帰還することを特徴としている。

[0048] 図 8は、図 7におけるフィードバック量検出回路 106と基準電圧発生回路 100の一実施例を示す図である。量子化器 102の出力は、フィードバック量検出回路を構成する量子化器出力モニター回路及びフィードバック電荷量検出回路を介して基準電圧発生回路 100へ出力される。一方、基準電圧発生回路では、このフィードバック量検出回路 106の出力がスィッチ SW4を介し、基準電圧発生回路を構成する電圧発生回路へ入力される。本実施例においては、デルタシグマ変調器の動作が始まる前に (初期状態）、基準となる入力信号をデルタシグマ変調器に入力しておき、量子化器 102の出力をフィードバック量検出回路 106内の量子化器出力モニター回路によつてモニターする（図 7A、図 8)。そしてフィードバック量検出回路 106内のフィードバック電荷量検出回路では、そのモニター量と、基準となる入力信号から推測される出力値 (量子化器出力推測値)との差から、実際のフィードバックされた電荷量 Qscを検出する。この検出量に対して、スィッチ SW4をオンにして、同様な負帰還制御を基準電圧発生回路 100内の電圧発生回路にかけるようにすると、図 12に示すように、 S Cフィードバック DA103の時定数 τが小さいときは Vrefが大きくなるように帰還がかかり（図 12A)、逆に時定数 τが大きいときには Vrefが小さくなるように帰還がかかる (図 12B)。こうして最適な基準電圧 Vref電圧が得られたあとはスィッチ SW4をオフにしてこれを保持し（図 7B)、実際のデルタシグマ変調器の動作をおこなう。

[0049] 基準電圧発生回路 100内の電圧発生回路に保持機能を設け、得られた基準電圧 Vref電圧を保持しても良いし、フィードバック量検出回路 106内の量子化器出力モ二ター回路の次段に得られた基準電圧 Vref電圧を保持する保持手段（図示せず）を設けても良い。また、スィッチ SW4はフィードバック量検出回路 106と基準電圧発生回路 100の間に設けた力 S、フィードバック量検出回路 106と量子化器 102の間に設けても良ぐ電圧発生回路と保持手段（図示せず）の間に設けても良い。

[0050] 以上のように、基準電圧 Vrefを自動調整することによって、たとえ容量 Cfbの絶対値が製造プロセス変動によってばらついたり、動作温度条件によりその値が変化したとしても、ループフィルタにフィードバックされる電荷量 Qscを一定に保つことができ、動作の安定したデルタシグマ変調器を提供することができる。

実施例 3

[0051] 図 9は、本発明の実施形態であるデルタシグマ変調器を示す回路図である。図 9に示すように本実施形態のデルタシグマ変調器は、基準電圧発生回路 100が次に示すような構成となっている他は実施例 1と同様である。すなわち、基準電圧発生回路 100は、 SCフィードバック DA103のレプリカ回路 105と、レプリカ回路 105から出力された信号を検出するレプリカ出力検出回路 107と、レプリカ出力検出回路 107によつて検出された信号を元に電圧を発生する電圧発生手段 140とからなり、その電圧発生手段 140からの出力が第 1の基準電圧 Vrefとなるように構成されている。なお基準電圧 Vrefを保持するため、さらに基準電圧発生回路 100の閉ループの安定性を図るために、電圧発生手段 140の出力に容量 Cextを付加することは、より好ましい実施形態と言える。

[0052] SCフィードバック DA103は量子化器 102の出力によって出力制御されているのに対し、レプリカ回路 105はクロック CLKによって出力制御されている。

[0053] 以下、レプリカ回路は、 SCフィードバック DAと全く同一の素子構成を用いているものとして動作説明をおこなう。 [0054] レプリカ回路から出力される電荷量を、レプリカ出力検出回路 107によってモニターする。そして、電圧発生手段 140ではそのモニター量と、フィードバックさせたい電荷量と比較し、差が 0になるように負帰還をかけるようにする。このとき、図 12に示すように、 SCフィードバック DA103およびレプリカ回路 105に、その時定数 τが小さいときは Vrefが大きくなるように帰還がかかり（図 12A)、逆に時定数 τが大きいときには Vr efが小さくなるように帰還がかかる（図 12B)。

[0055] 以上のように、基準電圧 Vrefを自動調整することによって、たとえ容量 Cfbの絶対値が製造プロセス変動によってばらついたり、動作温度条件によりその値が変化したとしても、ループフィルタにフィードバックされる電荷量 Qscを一定に保つことができ、動作の安定したデルタシグマ変調器を提供することができる。

実施例 4

[0056] 図 10は、本発明の実施形態であるデルタシグマ変調器を示す回路図である。図 10 に示すように本実施形態のデルタシグマ変調器は、基準電圧発生回路 100が次に示すような構成となっている他は実施例 1と同様である。すなわち、基準電圧発生回路 100は、 SCフィードバック DA103のレプリカ回路 105と、レプリカ回路 105から出力された信号を平滑化する平滑化手段 122と、平滑化手段 122によって平滑化された信号と第 2の基準電圧 Vref 2とを比較しその差を増幅する増幅手段 131とからなり、その増幅手段 131からの出力が第 1の基準電圧 Vrefとなるように構成されている。なお、基準電圧 Vrefを保持するため、さらに基準電圧発生回路 100の閉ループの安定性を図るために、増幅手段 131の出力に容量 Cextを付加することは、より好ましい実施形態と言える。

[0057] SCフィードバック DA103は量子化器 102の出力によって出力制御されているのに対し、レプリカ回路 105はクロック CLKによって出力制御されている。

[0058] 以下、レプリカ回路は、 SCフィードバック DAと全く同一の素子構成を用いているとして動作説明をおこなう。

[0059] 図 11は、図 10に示したデルタシグマ変調器おける各信号波形の様子を示したものである。量子化器 102の出力は RTZ (Return to zero)シグナルであり、その Hiとなる区間長はクロック CLKのそれと等しいとする。そして、その Hiとなる区間が、電荷をループフィルタ 101にフィードバックする区間とする。

[0060] 量子化器 102の出力によって制御され、 SCフィードバック DA103の出力は図 11 の波形 bのとおりとなる。一方、レプリカ回路 105の出力はクロック CLKに制御され、図 11に示した波形 dのとおりとなる。

[0061] SCフィードバック DA103およびレプリカ回路 105の出力に関しては、基準となる電圧 Vrefが共通であることと、両回路 103, 105を構成する素子値が同一であることと、制御信号の Hi区間が等し!/、ことと力、ら、電荷のフィードバックが行われるクロック CLK の周期 Ts内で両者を比較すると、それらは全く同一であることが容易に推察できる。

[0062] さらに、素子値だけでなく両回路 103, 105のチップ上のレイアウトをも全く同様にすれば、製造プロセス変動によってその絶対値が異なったとしても、そのミスマッチ量は一般的に良好に保つことができる。また同一チップ上に両回路 103, 105を形成することを考えるとその温度環境も同一と考えることができる。したがって、両回路 10 3, 105の出力信号は、製造プロセス変動や動作温度条件によらず常に同一であると考免られる。

[0063] ここでレプリカ回路 105の出力を信号平滑化手段 122に入力すると、平滑化された信号は図 11に示した波形 eのようになる。平滑化前後によって、 Ts毎に移動する電荷量の総和が変化することはな!/、。

[0064] さらにこの波形 eの信号と第 2の基準電圧 Vref2との差を増幅手段 131で増幅し、基準電圧を保持する Cextに対して負帰還をかけるようにすると、図 12に示すように、 SCフィードバック DA103およびレプリカ回路 105に、その時定数 τが小さいときは V refが大きくなるよう帰還がかかり（図 12A)、逆に時定数 τがおおきいときは Vrefが小さくなるように帰還力 Sかかる（図 12B)。

[0065] 以上のように、製造プロセス変動や動作温度条件などによって時定数 τが変化していても、フィードバック電荷量 Qscは常にフィードバックさせたい電荷量と等価となるように自動調整され、安定したデルタシグマ変調器を提供することができる。

[0066] またここでは、レプリカ回路を構成する素子構成は SCフィードバック DAと全く同一のものとして回路動作を説明した力 S、もちろん全く同一なものだけに限定されるわけではない。例えば、レプリカ回路の出力する電荷量が、 SCフィードバック DAがフィードバックする電荷量のちょうど半分となるような素子構成にし、対応して、第 2の基準電圧をちようど半分とすることによつても、上記目的を達成することが可能であることは言うまでもない。

[0067] 上記実施例では、フィードバックのゲインを一定にさせることを目的としている力第

2の基準電圧 Vref 2をあえて変化させることにより、デルタシグマ変調器に VGA (Val uable Gain Amplifier)としての機能を持たせるように構成することも可能である。実施例 5

[0068] 図 13は、本発明の実施形態であるデルタシグマ変調器を示す回路図である。図 13 に示すように本実施形態のデルタシグマ変調器は、ループフィルタ 101を、抵抗 Rin と容量 Cintと差動増幅器 108とからなる連続時間型積分器で構成し、平滑化手段 1 22を抵抗 Rfbl ,容量 Clpf,および差動増幅器 109により構成したことを特徴とし、それ以外は実施例 4と同様であるので、詳細説明は省略する。

[0069] 図 13においては、ループフィルタ 101として 1次の RC積分器が示されている力積分器に限らずローパスフィルタやバンドバスフィルタなどループフィルタの構成および次数については限定しない。また抵抗 Rinは、チップ上に形成されるポリシリコンからなる抵抗体だけに限られることはなぐ例えば金属配線や三極管領域で動作させた MOSトランジスタなどでも良い。

[0070] 各回路の動作原理および効果については、実施例 4と同様であるので説明を省略する。

実施例 6

[0071] 図 14は、本発明の実施形態であるデルタシグマ変調器を示す回路図である。図 14 に示すように本実施形態のデルタシグマ変調器は、実施例 4において、ループフィルタ 101を、トランスコンダクタンスアンプ 110 (そのトランスコンダクタンスを GMinとする )と容量 Cintとからなる連続時間型積分器で構成し、平滑化手段 122をトランスコン pfとによって構成し、 SCフィードバック DA103およびレプリカ回路 105を後述のように構成したことを特徴とする。ここで、トランスコンダクタンスアンプ 112は、平滑化手段 122とレプリカ回路 105で兼用している。それ以外は、実施例 4と同様である。 [0072] 本実施形態の SCフィードバック DA103の具体的な回路例および回路動作について、それぞれ図 15Aおよび図 15Bを参照しながら説明する。

[0073] 本実施形態の SCフィードバック DA103は、容量 Cfbと、容量 Cfbに蓄えられた電荷を減衰させる抵抗 Rfb2と、トランスコンダクタンスアンプ 112 (そのトランスコンダクタンスは GMfb)と、量子化器 102の出力信号に応じてスイッチングするスィッチ SW2と力、ら構成される。

[0074] なお、トランスコンダクタンスアンプ 112の入力端であるノード Nfbに付加する寄生容量を Cpとする。

[0075] 基準電圧 Vrefによって蓄えられた電荷は量子化器 102の出力結果に応じてその蓄えられた電荷をループフィルタ 101にフィードバックする。スィッチ SW2がその b端子に接続された瞬間の Nfbノードの電圧 Vfb (t = 0)は、蓄えられた電荷を容量 Cfbと寄生容量 Cpによってチャージシェアするため、 Vfb (t = 0) =Vref X Cfb/ (Cfb + Cp)で表される。この電圧はトランスコンダクタンスアンプ 112によって電流に変換されるため、スィッチ SW2がその b端子に接続された瞬間の電流 l (t = 0)は、

I (t = 0) = GMfb X Vref X Cfb/ (Cfb + Cp)で表される。

[0076] その後、スィッチ SW2が b端子に接続状態になっている期間中に、ループフィルタ

101にフィードバックされる電流量は、容量 Cfb、寄生容量 Cp、抵抗 Rfb2によって決まる時定数 τ 2 ( = Rfb2 X (Cfb + Cp) )によって次のように表される。クロック CLK周期 Ts毎にループフィルタにフィードバックされる電荷量 Qscは、電荷をフィードバックする区間内で、上記電流値を時間積分したものであり、

Qsc = j [ { GMfb X Vref X Cfb/ (Cfb + Cp) } X exp (— t/ τ 2) ]dt

で計算される。ここで時定数 τ 2が電荷をフィードバックする区間に比べ十分短いと仮定すると

= GMfb X Vref X Cfb X Rfb2

となる。

[0077] レプリカ回路 105は、 SCフィードバック DA103と全く同一の素子を用いて構成することが望ましい。このように構成することによって、 SCフィードバック DA103およびレプリカ回路 105の動作は、図 11を用いて説明した実施例 4のそれと同様であるので、詳細説明を省略する。

[0078] 図 14においては、ループフィルタとして 1次の Gm— C積分器が示されている力積分器に限らずローパスフィルタやバンドバスフィルタなども適用可能であり、ループフィルタの構成および次数につ!/、てはなんら限定されな!/、。

[0079] 両回路 103, 105のトランスコンダクタンスアンプの入力端に発生する寄生容量 Cp は一般的に予測困難である。またトランスコンダクタンスアンプが持つ線形な入カレンジ不足から、電流量の誤差が生じる可能性もある。

[0080] し力、し、 SCフィードバック DA103、レプリカ回路 105のトランスコンダクタンスアンプが同一であり、その周辺のレイアウトも同一であれば、その寄生容量も入力レンジ不足による電流量の誤差も、両回路間で同一と考えられる。したがって、ループフィルタにフィードバックされる電荷量がこれらの原因で変動したとしても、その変動分もキヤンセノレされるように自動調整することカできる。

実施例 7

[0081] 本実施形態のデルタシグマ変調器は、ループフィルタ 101が、抵抗と容量とォペアンプとからなる連続時間フィルタと、トランスコンダクタンスアンプと容量とからなる連続時間フィルタとを縦続接続したものによって構成されることを特徴とし、他の構成は実施例 4と同様である。ここでいう縦続接続とは、直列接続でもカスケード接続でもよい

[0082] ループフィルタの構成および次数につ!/、ては限定しな!/、。また抵抗は、チップ上に形成されるポリシリコンからなる抵抗体だけに限られることはなぐ例えば金属配線や三極管領域で動作させた MOSトランジスタなどでも良い。

[0083] 各回路の動作原理および効果については、実施例 4と同様であるので説明を省略する。

実施例 8

[0084] 本実施形態のデルタシグマ変調器は、連続時間信号を処理可能な連続時間ループフィルタ 101と、その出力信号をクロック CLKに応答して離散化するスィッチ SW1 と、スィッチ SW1を介して得られた信号を量子化してデジタル信号出力する量子化器 102と、量子化器 102から出力されたデジタル信号に基づいて、ループフィルタ 1 01にフィードバックさせる電流を生成し、ループフィルタ 101にフィードバックする SC (SCR)フィードバック DA103とから構成される。

[0085] 図 15Aは、本実施形態の SCフィードバック DA103の具体的な回路構成を示す図である。回路動作について図 15Aを参照しながら説明する。

[0086] 本実施形態の SCフィードバック DA103は、容量 Cfbと、容量 Cfbに蓄えられた電荷を減衰させる抵抗 Rfb2と、トランスコンダクタンスアンプ 1 12 (そのトランスコンダクタンスは GMfb)と、量子化器 102の出力信号に応じてスイッチングするスィッチ SW2と力、ら構成される。

[0087] なお、トランスコンダクタンスアンプ 1 12の入力端であるノード Nfbに付加する寄生容量を Cpとする。

[0088] 図 15Bを参照しながら、本実施形態の SCフィードバック DA103の回路動作について説明する。基準電圧 Vrefによって蓄えられた電荷は量子化器 102の出力結果に応じてその蓄えられた電荷をループフィルタ 101にフィードバックする。スィッチ SW2 がその b端子に接続された瞬間の Nfbノードの電圧 Vfb (t = 0)は、蓄えられた電荷を容量 Cfbと寄生容量 Cpによってチャージシェアするため、 Vfb (t = 0) =Vref X Cfb / (Cfb + Cp)で表される。この電圧はトランスコンダクタンスアンプ 1 12によって電流に変換されるため、スィッチ SW2がその b端子に接続された瞬間の電流 l (t = 0)は、 I (t = 0) = GMfb X Vref X Cfb/ (Cfb + Cp)で表される。

[0089] その後、スィッチ SW2が b端子に接続状態になっている期間中に、ループフィルタ

wsc で計算される。ここで時定数 τ 2が電荷をフィードバックする区間に比べ十分短いと仮定すると

= GMfb X Vref X Cfb X Rfb2

となる。

[0090] SCフィードバック DA103を上記のように構成することによって、ノレープフィノレタ 101 の初段の積分器を Gm— C構成とすることが可能となる。一般的に RC積分器に比べ、フィードバックの経路を持たない Gm—C積分器の方が高速化に適しているので、本実施形態は低消費電力で高速な SCフィードバック DAを保有するデルタシグマ変調器を提供することを可能とする。

[0091] 高次なループフィルタが要求され、初段が RC積分器であり残りの段が Gm— C積分器とレ、つたループフィルタ構成にしたとき、それぞれの積分器の特性ミスマッチがループフィルタの伝達関数を変化させる要因となりうる場合がある。そして、この伝達関数の変化が帯域内の量子化ノイズに影響を与え、場合によってはこの影響が問題となること力 Sfcる。

[0092] 本実施例の場合、すべての段を Gm—C積分器とする SCフィードバック DAを保有するデルタシグマ変調器を提供することが可能である。このため、各段の積分器の特性ミスマッチをキャンセルするためのキャンセル回路が不要になるほか、そもそも各段の積分器の特性ミスマッチを生じなレ、、とレ、つたより優れた特徴を有する。

産業上の利用可能性

[0093] 本発明は、電子機器に使用される AD変換器または DA変換器に利用することができる。

Claims

請求の範囲

[1] 入力端子と

前記入力端子から連続時間信号を入力する連続時間ループフィルタと、前記連続時間ループフィルタからの出力をクロックに応答して量子化したデジタノレ信号を出力する量子化器と、

容量および抵抗を有し、前記量子化器から出力されたデジタル信号に応じて第 1 の基準電圧に依存するアナログ信号を出力し前記連続時間ループフィルタにフィードバックするスィッチトキャパシタフィードバック DA変換器とを具え、

前記スィッチトキャパシタフィードバック DA変換器は、前記連続時間ループフィルタにフィードバックする出力信号を、前記容量と前記抵抗とから決められる時定数に応じて減衰させるデルタシグマ変調器であって、

前記第 1の基準電圧を可変にしたことを特徴とするデルタシグマ変調器。

[2] 前記連続時間ループフィルタにフィードバックするクロック周期毎の電荷量が一定になるように前記第 1の基準電圧を帰還制御する制御手段を具えることを特徴とする請求項 1に記載のデルタシグマ変調器。

[3] 前記第 1の基準電圧を発生する基準電圧発生回路を具え、

前記基準電圧発生回路は、前記スィッチトキャパシタフィードバック DA変換器のレプリカ回路と、前記レプリカ回路から出力された信号を検出する検出回路と、前記検出回路によって検出された信号を元に基準電圧を発生する電圧発生手段とを有し、前記電圧発生手段からの出力は、前記第 1の基準電圧であり且つ前記レプリカ回路に入力されることを特徴とする請求項 1に記載のデルタシグマ変調器。

[4] 前記第 1の基準電圧を発生する基準電圧発生回路を具え、

前記基準電圧発生回路は、前記スィッチトキャパシタフィードバック DA変換器のレプリカ回路と、前記レプリカ回路から出力された信号を平滑化する平滑化手段と、前記平滑化手段によって平滑化された信号と第 2の基準電圧とを比較しその差を増幅する増幅手段とを有し、前記増幅手段からの出力は、前記第 1の基準電圧であり且つ前記レプリカ回路に入力されることを特徴とする請求項 1に記載のデルタシグマ変

[5] 前記スィッチトキャパシタフィードバック DA変換器から出力された信号を検出する第 1のフィードバック量検出回路と、前記第 1のフィードバック量検出回路によって検出された信号を元に第 1の基準電圧を発生する基準電圧発生手段と、を具えることを特徴とする請求項 1に記載のデルタシグマ変調器。

[6] 前記第 1のフィードバック量検出回路は、前記スィッチトキャパシタフィードバック D A変換器から出力された信号を平滑化する第 1の平滑化手段を有し、

前記基準電圧発生手段は、前記量子化器から出力されたデジタル信号を DA変換するスィッチトカレントフィードバック DAと、前記スィッチトカレントフィードバック DA変換器から出力された信号を平滑化する第 2の平滑化手段と、前記第 1および第 2の平滑化手段から出力された信号を比較する第 1の増幅器と、を有し、

前記増幅器からの出力は前記第 1の基準電圧であることを特徴とする請求項 5に記載のデルタシグマ変調器。

[7] 前記連続時間ループフィルタに基準信号を入力したときの前記量子化器から出力された信号を検出する第 2のフィードバック量検出回路と、前記第 2のフィードバック量検出回路によって検出された信号を元に第 1の基準電圧を発生する基準電圧発生手段と、を具え、

前記基準電圧発生手段は発生した前記第 1の基準信号を保持することを特徴とする請求項 1に記載のデルタシグマ変調器。

[8] 前記第 2のフィードバック量検出回路は、前記量子化器から出力されたデジタル信号をモニターする量子化器出力モニター回路と、前記量子化器出力モニター回路の出力と入力された基準信号から推測される出力値との差からフィードバックされた電荷量を検出するフィードバック電荷量検出回路と、を有し、

前記基準電圧発生手段は、前記第 2のフィードバック量検出回路からの出力値をもとに電圧を発生する電圧発生回路を有し、

前記電圧発生回路からの出力は前記第 1の基準電圧であることを特徴とする請求項 7に記載のデルタシグマ変調器。

[9] 前記連続時間ループフィルタにフィードバックするクロック周期毎の電荷量を可変とする手段を具えることを特徴とする請求項 1に記載のデルタシグマ変調器。

[10] 前記第 2の基準電圧を可変にすることを特徴とする請求項 4に記載のデルタシグマ変調器。

[11] 前記連続時間ループフィルタは、抵抗と容量と差動増幅器とからなるフィルタによつて構成されることを特徴とする請求項 1に記載のデルタシグマ変調器。

[12] 前記連続時間ループフィルタは、トランスコンダクタンスアンプと容量とからなるフィルタによって構成されることを特徴とする請求項 1に記載のデルタシグマ変調器。

[13] 前記連続時間ループフィルタは、抵抗、容量および差動増幅器からなるフィルタと、トランスコンダクタンスアンプおよび容量からなるフィルタとを縦続接続して構成されることを特徴とする請求項 1に記載のデルタシグマ変調器。

[14] 前記連続時間ループフィルタは、積分器、ローパスフィルタまたはバンドパスフィルタによって構成されることを特徴とする請求項 1に記載のデルタシグマ変調器。

[15] 前記スィッチトキャパシタフィードバック DA変換器は容量と抵抗を有し、前記連続時間ループフィルタにフィードバックする出力信号を、容量と抵抗とから決められる時定数に応じて減衰させることを特徴とする請求項 1に記載のデルタシグマ変調器。

[16] 前記スィッチトキャパシタフィードバック DA変換器は、容量と抵抗とトランスコンダクタンスアンプとを有し、前記容量と前記抵抗とから決められる時定数に応じて減衰された電圧信号を、前記トランスコンダクタンスアンプで電流に変換し前記連続時間ループフィルタに出力することを特徴とする請求項 1に記載のデルタシグマ変調器。

[17] 前記連続時間ループフィルタは、容量とトランスコンダクタンスアンプとを有することを特徴とする請求項 16に記載のデルタシグマ変調器。

[18] 前記スィッチトキャパシタフィードバック DA変換器および前記レプリカ回路は、容量と抵抗とトランスコンダクタンスアンプとを有し、前記容量と前記抵抗とから決められる時定数に応じて減衰された電圧信号を、前記トランスコンダクタンスアンプで電流に変換し前記連続時間ループフィルタに出力することを特徴とする請求項 4に記載のデルタシグマ変調器。

[19] 前記連続時間ループフィルタおよび前記平滑化手段は、容量とトランスコンダクタンスアンプとを有することを特徴とする請求項 18に記載のデルタシグマ変調器。