WO2008001680A1 - Dispositif à semi-conducteur - Google Patents

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Tadahiro Ohmi
Akinobu Teramoto
Weitao Cheng
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    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Definitions

  • the present invention relates to a semiconductor device such as an IC or an LSI, and more particularly to an accumulation type MOS transistor.
  • Patent Document 1 discloses a semiconductor device including a circuit having at least a pair of transistors having different conductivity types. At least one of the transistors is a semiconductor layer provided on an SOI substrate, and a gate insulating layer covering at least part of the surface of the semiconductor layer. And a gate electrode formed on the gate insulating film, and is formed as a normally off accumulation type, and is formed in the semiconductor layer by a work function difference between the gate electrode and the semiconductor layer.
  • the material of the gate electrode and the impurity concentration of the semiconductor layer are selected so that the thickness of the depletion layer formed is larger than the thickness of the semiconductor layer.
  • Patent Document 1 discloses that the p-channel 'transistor of a p-channel' transistor is configured by using the (110) plane of silicon in order to equalize the current drive capability of the p-channel 'transistor and n-channel' transistor constituting the CMOS transistor. It has been clarified that the current drive capability can be improved. According to this configuration, the switching speeds of the n-channel 'transistor and the p-channel' transistor can be made substantially equal, and the area occupied by the electrodes formed on the channel region can be made substantially equal.
  • Patent Document 1 Japanese Patent Application No. 2005-349857
  • Patent Document 1 makes it clear that the accumulation type MOS transistor can be normally-off by the work function difference between the gate electrode and the S0I layer.
  • a P + polycrystalline silicon Work function is approximately 5. is 15 eV, when the SOI layer and the n-type silicon layer having an impurity concentration 10 17 CM_ 3 the work function, since it is approximately 4 ⁇ 25 eV, the work function difference of approximately 0 ⁇ 9 eV is generated To do. Since the depletion layer thickness is about 90 nm at this time, if the SOI layer thickness is 45 nm, the S0I layer is completely depleted and a normally-off transistor is obtained.
  • this structure has a problem that the material of the gate electrode is restricted. For example, even if Ta is used for the gate electrode, its work function is 4.6 eV, so the difference in work function with the SO I layer is very small and difficult to apply.
  • the material of the gate electrode is restricted. For example, even if Ta is used for the gate electrode, its work function is 4.6 eV, so the difference in work function with the SO I layer is very small and difficult to apply.
  • Accumulation type MOS transistors when the transistor is turned on, a bulk current flows in the entire SOI layer in addition to the current in the accumulation layer, so that the current drive capability of the transistor is increased. It is necessary to increase the impurity concentration of the SOI layer. The higher the impurity concentration in the SOI layer, the higher the Balta current in the entire SOI layer and the lower the 1 / f noise.
  • the SOI layer in accumulation type MOS transistors, it is desirable to make the SOI layer have a high impurity concentration. If the impurity concentration in the SOI layer is increased by an order of magnitude, the thickness of the depletion layer becomes 1/4 to 1/1 /. It becomes 7. Therefore, if the thickness of the SOI layer has to be reduced, the Balta current of the entire SOI layer will decrease, so the gate electrode material must eventually be made to have a larger work function difference from the SOI layer. I must. As a result, the threshold voltage of the transistor increases, making it difficult to drive with a low power supply voltage.
  • An object of the present invention is to provide a semiconductor device that can reduce the threshold voltage and can be miniaturized.
  • a specific object of the present invention is to provide an accumulation-type semiconductor device that can be normally off even if a gate electrode that does not have a large work function difference from the SOI layer is used.
  • Another object of the present invention is to provide an accumulation-type semiconductor device that can be normally off without increasing the threshold voltage even if the impurity concentration of the SOI layer is increased.
  • Another object of the present invention is to provide a new technique capable of controlling the depletion layer thickness of the S0I layer in addition to the work function difference between the gate electrode and the SOI layer.
  • Another object of the present invention is to provide a method for manufacturing a semiconductor device capable of reducing the threshold voltage. Is to provide.
  • the semiconductor device has at least a first semiconductor region, a buried insulator layer formed thereon, and a second semiconductor region formed thereon.
  • a semiconductor device formed using a substrate and having at least a part of the second semiconductor region as a channel region, and having a gate insulating film and a gate electrode thereon the thickness of the buried insulating layer and the first A semiconductor device is obtained in which the thickness of the depletion layer in the channel region is controlled by the impurity concentration of the semiconductor region.
  • a semiconductor device characterized by having a threshold value that depends on a thickness of the buried insulator layer and an impurity concentration of the first semiconductor region. can get.
  • the semiconductor device includes a source region and a drain region electrically connected to the channel region, and the gate electrode is made of at least one material having a work function different from that of the channel region.
  • the thickness of the depletion layer in the channel region includes a difference in work function between the gate electrode and the channel region, an impurity concentration in the first semiconductor region, and the buried insulating layer.
  • the threshold value is smaller than a threshold value determined by a work function difference between the gate electrode and the channel region.
  • the fifth aspect of the present invention there is obtained a semiconductor device characterized in that the first semiconductor region and the second semiconductor region are silicon of opposite conductivity type.
  • the channel region, the source region, and the drain region are of the same conductivity type accumulation type.
  • a semiconductor device that is of a normally-off type is obtained.
  • a semiconductor device characterized in that the thickness of the carrier insulating layer is 20 nm or less, and preferably satisfies the following formula.
  • T is the EOT (Effective Oxide Thickness) of the carrier insulating layer, that is, S
  • T represents the thickness of the second semiconductor region.
  • the impurity concentration of the substrate is reduced.
  • a method for manufacturing a semiconductor device can be obtained in which the threshold value is controlled.
  • the ninth aspect of the present invention there is obtained a method for manufacturing a semiconductor device, wherein the impurity concentration of the substrate is adjusted by ion implantation.
  • the other of the semiconductor layers A conductive layer provided on a main surface through a buried insulator layer, wherein at least a part of the semiconductor layer is a channel region, and the thickness of the buried insulator layer is 20 nm or less;
  • the thickness of the depletion layer in the channel region is determined by the thickness of the insulator layer, the work function difference between the gate electrode material and the semiconductor layer, and the work function difference between the conductor layer and the semiconductor layer.
  • a semiconductor device characterized by being larger than the thickness of the semiconductor layer can be obtained.
  • a new semiconductor device is obtained in which the thickness of the depletion layer in the channel region is reduced by reducing the thickness of the buried insulating layer and controlled by the impurity concentration in the semiconductor region on the substrate side. It is done.
  • the impurity concentration of the substrate in an accumulation-type MOSFET it is possible to control the gate electrode and the channel region without using the work function difference or synergistically with the control without increasing the threshold value. A normally-off can be realized.
  • the present invention has an advantage that a semiconductor device having a low threshold voltage and reduced in size can be obtained. That is, according to the present invention, a high-speed and low power supply voltage semiconductor device can be configured.
  • FIG. 1 (a), (b), (c), and (d) are cross-sectional views showing schematic configurations of NMOS and PMOS transistors to which the present invention can be applied, respectively.
  • FIG. 2 (a), (b), (c), and (d) are diagrams for explaining the operating principle of the NMOO transistor according to the present invention.
  • FIG. 3 (a) and (b) are diagrams for explaining the band structure in an accumulation-type NMOS transistor in association with its cross section.
  • FIG. 4 is a diagram for explaining a band structure in the previously proposed transistor.
  • FIG. 5 is a diagram illustrating a band structure in a transistor according to the present invention.
  • FIG. 6 is a graph showing changes in the gate voltage (Vg) _drain current (Id) characteristics when the thickness of the buried insulating layer (TBOX) and the impurity concentration of the silicon substrate are changed.
  • FIG.7 A graph showing changes in the gate voltage (Vg) _drain current (Id) characteristics when the impurity concentration (Nsub) of the S ⁇ I layer and the thickness of the buried insulating layer (TBOX) are varied. is there.
  • FIG. 8 is a cross-sectional view showing the structure of an accumulation type NMOS transistor according to an embodiment of the present invention.
  • FIG. 1 an accumulation type MOS transistor and an inversion type MOS transistor to which the present invention can be applied are shown.
  • FIGS. 1 (a) and 1 (b) show n and p channel accumulation type MOS transistors, respectively, and n and p channel inversion type MOS transistors.
  • a buried insulating layer (BOX) is formed on the surface region of the p-type silicon substrate, and an n-type insulating layer (BOX) is formed on the buried insulating layer (BOX).
  • An SOI (Silicon On Insulator) layer is formed.
  • the n-type SOI layer forms a source, a drain, and a channel region. Of these, the source and drain regions have a higher impurity concentration than the channel region.
  • a source electrode S and a drain electrode D are connected to the source and drain regions, respectively. Where the gate insulation on the channel region A film is formed, and a gate electrode of P-type polycrystalline silicon is provided on the gate insulating film.
  • a buried insulating layer (BOX) is formed on an n-type silicon substrate, and the source and drain are formed on the buried insulating layer (BOX).
  • a p-type SOI layer constituting the channel region is formed, and the source region and the drain region have a higher impurity concentration than the channel region.
  • An n-type polycrystalline silicon gate electrode is provided on the channel region via a gate insulating film.
  • Figures 1 (c) and (d) are the same as shown.
  • the NMOS transistors and PMOS transistors in FIGS. 1 (a) and (b) when the gate voltage Vg is zero, the depletion layer extends over the entire SOI layer, and when the gate voltage Vg is applied, When the depletion layer recedes to the upper surface of the channel region and the gate voltage Vg is further increased, the storage current flows in addition to the bulk current.
  • the NMOS transistor and PMOS transistor in FIGS. 1 (c) and 1 (d) are off when the gate voltage Vg is zero, and when the gate voltage Vg is applied, the inversion layer is placed on the upper surface of the channel region. As a result, current flows between the source and drain.
  • FIGS. 2 (a) to 2 (d) show the principle of operation of the accumulation type NMOS transistor described above.
  • the depletion layer extends to the entire SOI layer.
  • the depletion layer recedes to the upper surface of the channel and the Balta current Ibulk flows out.
  • the gate voltage Vg increases, as shown in FIGS. 2 (c) and 2 (d), the accumulated current la cc also flows out.
  • the depletion layer is thicker than the SOI layer and the gate voltage Vg is zero, to realize the off state (ie, normally off state), the work function of the gate electrode is changed to the work function of the SOI layer. It is necessary to make a big change.
  • this method causes the problems described above.
  • the threshold voltage increases when the impurity concentration of the SOI layer is increased.
  • the normal accumulation-type NMOS transistor fabrication method can only produce transistors with a high threshold voltage, and as a result, the low-voltage power supply of an integrated circuit that can not only reduce the size of the transistor. Cannot be converted.
  • Ta (4.6V) with a small work function difference cannot be used as the gate electrode.
  • the inventors of the present invention like the MOS transistors (particularly, NMOS transistors) shown in FIGS. 1 (a) and (b), have a silicon substrate and an SOI layer of opposite conductivity type, An accumulation-type NMOS transistor with a buried insulating layer (BOX) thickness of lOOnm was created and tested.
  • the configuration of the NMOS transistor used in this experiment is the same as that of Patent Document 1.
  • the effective channel length (Leff) 45 nm, the channel width 1 / im, impurity concentration is used NMOS transistors of 2 X 10 17 cm_ 3 in the channel region, as a silicon substrate, l X 10 15 c m_ 3 P-type silicon substrate was used.
  • the short channel phenomenon can be effectively suppressed by reducing the thickness of the SOI layer to about l / 3 (15 nm) of the effective channel length Leff.
  • the threshold value of the accumulation type NMOS transistor could be changed from 0.4 to 0.5V.
  • the threshold voltage in the NMOS transistor having the above-described configuration depends only on the work function difference between the gate electrode and the S OI layer, the threshold voltage can be applied to a threshold voltage that can be applied to a low-voltage power supply.
  • the power that cannot be lowered i.e.
  • a buried insulating layer (BOX) of about lOOnm even if the impurity concentration of the silicon substrate is changed, the threshold voltage determined by the work function difference is changed.
  • Ta work function 4.6 V
  • the present inventor can control the potential of the SOI layer by reducing the thickness of the carrier insulating layer (BOX) so that the substrate (Base Substrate) side force can be controlled. I found the phenomenon.
  • the thickness (T) of the carrier insulating layer (BOX) is made thinner than 20 nm, and the support substrate is used.
  • Ion implantation is performed on the silicon substrate from the surface (the side where the gate electrode is formed later) to obtain an NMOS transistor in which the impurity concentration (NBase) of the silicon substrate is changed, and the IV drain voltage Vd is applied to the transistor.
  • the threshold of the NMOS transistor changes depending on the impurity concentration (NBase) of the silicon substrate.
  • the SOI layer and the substrate are of opposite conductivity type, and the SOI layer is depleted due to the work function difference between the substrate and the SOI layer by thinning the buried insulating layer (BOX).
  • BOX buried insulating layer
  • the threshold value can be effectively controlled by adjusting the thickness of the buried insulating layer (BOX) and / or the impurity concentration of the SOI layer, and the threshold value can be finely adjusted by controlling the support substrate concentration. be able to.
  • a conductive material having a large work function difference with respect to the SOI layer can also be used as the substrate material.
  • the impurity concentration in the depth direction (X) of the substrate (N (x)) Given in.
  • ⁇ ( ⁇ ) needs to be controlled between 0.2 ⁇ and 0.5 ⁇ . Under the ion implantation conditions in this device, A R can be approximated to 0.3 R, so a relationship of 0.36R x x 0.46R is required. Therefore, from (0.36 / 0.64) T to (0.46 / 0.54) ⁇ , 0.56 to 0
  • T indicates EOT (Effective Oxide Thickness, ie, SiO equivalent film thickness) of the buried insulating layer, and T indicates the thickness of the SOI layer.
  • FIG. 6 the characteristics of the gate voltage (Vg) _drain current (Id) (A) of the accumulation-type NMOS transistor with the SOI layer formed on the (100) surface of the silicon substrate are shown. Yes.
  • the effective channel length (Leff) and channel width (W) of the transistor are 45 nm and 1 / im, respectively, and the Si02 equivalent thickness (EOT) of the gate insulating film is lnm, SO the thickness of the I layer (TSOI) and 15 nm, also, of the SOI layer, the impurity concentration of the channel region (Nsub) was 2 X 10 17 cm_ 3.
  • Fig. 6 shows the characteristics when tantalum (Ta) with a work function (WF) of 4.6 V is used as the gate electrode and a voltage of IV is applied as the drain voltage Vd to the drain electrode. .
  • the thickness of the buried insulating layer (TBOX) and the impurity concentration (NBase) of the silicon support substrate are changed. That is, the curve C1 is, NBASE a is 1 X 10 18 cm_ 3, and the gate voltage when TBOX is 12 nm - the drain current characteristic, while curve C2 is, NBASE is at 1 X 10 18 cm 3 Yes, and the gate voltage vs. drain current characteristics when TBOX is 15 nm.
  • the curve C3 is, NBASE is 1 X 10 18 cm_ 3, and the gate voltage when TBOX is 20nm - the drain current characteristics, as well, curves C4 and C5, TBOX is 20nm in, and, NBASE respectively, the gate voltage when a 1 X 10 17 cm_ 3 and 1 X 10 16 cm_ 3 - drain current characteristic.
  • the gate voltage-drain also depends on the impurity concentration (NBase) of the silicon substrate as the supporting substrate. The current characteristics have changed. As a result, the Ta gate electrode can be normally off. wear. Also, depending on the thickness of the buried insulating layer (TBOX), the gate voltage-drain current characteristics and the threshold voltage (the gate voltage when a current of 1 / i A flows by the constant current method is the threshold voltage) Is defined as 0. 05-0. 2V.
  • the threshold voltage of the NMOS transistor depending on the impurity concentration (NBase) of the silicon substrate when the buried insulating layer (TBOX) is 20 nm or less. It can be seen that the threshold voltage can be varied by changing the buried insulating layer thickness (TBOX) from C3. The threshold value can be finely adjusted by adjusting the density of the support substrate.
  • the threshold voltage can be finely adjusted by the impurity concentration (NBase) of the silicon substrate, as is apparent from the curves C3 to C5. In this case, it does not depend on the impurity concentration of the silicon substrate.
  • the threshold voltage can be finely adjusted by adjusting the impurity concentration (NBase) of the silicon substrate.
  • the accumulation type NMOS transistor of interest has an effective channel length (Leff) and a channel width (W) of 45 nm and ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ , respectively, as in FIG. It has Si02 conversion thickness (EOT) and 15nm SOI layer thickness (TSOI).
  • Curves C6 and C7 shown in FIG. 7 are characteristics when the thickness (TBOX) of the buried insulating layer is 12 nm, while curves C8 and C9 are the thicknesses of the embedded insulating layers ( This is the characteristic when TBOX) is 15 nm.
  • Curves C6 and C8 are the characteristics when the impurity concentration (Nsub) of the SOI layer is 5 X 10 17 cm 3
  • curves C7 and C9 are the characteristics when the impurity concentration (Nsub) of the S0I layer is 2 X 10 This is the characteristic of 17 c om 3 .
  • the impurity concentration (Nsub) of the S0I layer is high when the thickness of the buried insulating layer (T BOX) is constant.
  • the impurity concentration (Nsub) of the SOI layer is constant, a larger current flows as the thickness of the buried insulating layer (TBOX) increases.
  • the threshold voltage can be controlled by adjusting the impurity concentration (Nsub) in the SOI layer or by adjusting the thickness (TBOX) of the buried insulating layer.
  • the semiconductor device shown is an accumulation type NMOS transistor using an SI layer 22 formed on a P-type silicon substrate 20 via a buried insulating layer 24.
  • the surface of the P-type silicon substrate 20 In this, a carrier insulating layer 24 made of Si02 having a thickness (TBOX) of 12 nm is formed.
  • TBOX thickness of Si02 having a thickness
  • the SOI layer 22 is an N-type layer having a conductivity type opposite to that of the silicon substrate 20 having a thickness (TSOI) of 15 nm.
  • the SOI layer 22 includes a source region 221, a drain region 222, and A channel region 223 is formed.
  • the impurity concentration of the channel region 223 (Nsub) is 2 X 10 17 cm_ 3
  • the source region 221 and drain region 222 has an impurity concentration higher than the channel region 22 3.
  • the effective length (Leff) and width (W) of the channel region 223 are 45 nm and 1 am, respectively.
  • a gate insulating film 26 having a SiO equivalent thickness (EOT) lnm is formed on the channel region 223.
  • a gate electrode 28 made of Ta material having a work function (WF) of 4.6 V is provided on the gate insulating film 26, a gate electrode 28 made of Ta material having a work function (WF) of 4.6 V is provided on the gate insulating film 26, a gate electrode 28 made of Ta material having a work function (WF) of 4.6 V is provided.
  • the gate electrode 28 has a length (L) of 0.045 nm and a width (W) of 1 zm.
  • the buried insulating layer 24 may be made of another material having an EOT thickness of 12 nm, such as SiN.
  • the accumulation type NMOS transistor shown in Fig. 8 uses a low work function (WF), Ta, to show the gate voltage-drain current characteristics as shown by the curve C1 in Fig. 6.
  • WF work function
  • Ta work function
  • the gate electrode 28 can be formed, and as a result, the threshold voltage is low and a transistor can be obtained. Therefore, the NMOS transistor shown is a circuit with a low voltage source. Is also applicable.
  • the thickness of the BOX layer, the substrate impurity concentration By controlling the impurity concentration of the SOI layer, the depletion layer in the channel region of the SOI layer can be controlled from below, and the threshold value can be adjusted. That is, the substrate bias effect by the substrate impurity concentration can be used.
  • accumulation-type MOS transistors having different conductivity types can be combined with each other to constitute a CMOS. It can be applied to inversion type MOS transistors or to either or both of the combination of accumulation type MOS transistors and inversion type MOS transistors.

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Description

明 細 書
半導体装置
技術分野
[0001] 本発明は、 IC、 LSI等の半導体装置に関し、特に、アキュムレーシヨン (Accumulat ion)型 MOSトランジスタに関するものである。
背景技術
[0002] この種の半導体装置として、本発明者等によって提案された特願 2005— 349857 号 (特許文献 1)に記載されたものがある。特許文献 1は、異なる導電型のトランジスタ を少なくとも一対有する回路を備えた半導体装置において、トランジスタの少なくとも 一つは SOI基板上に設けた半導体層と、その表面の少なくとも一部を覆うゲート絶縁 層と、該ゲート絶縁膜上に形成されたゲート電極とを少なくとも含み、ノーマリオフ (no rmally off)のアキュムレーシヨン (Accumulation)型として形成され、ゲート電極と半 導体層との仕事関数差により半導体層に形成される空乏層の厚さが半導体層の膜 厚よりも大きくなるように、ゲート電極の材料および半導体層の不純物濃度を選ぶよう にした半導体装置を提案してレ、る。
[0003] 更に、特許文献 1は、 CMOSトランジスタを構成する pチャンネル 'トランジスタと、 n チャンネル 'トランジスタの電流駆動能力を等しくするために、シリコンの（110)面を 使うことで pチャンネル 'トランジスタの電流駆動能力を向上できることを明らかにして いる。この構成によれば、 nチャンネル 'トランジスタと pチャンネル 'トランジスタのスィ ツチング速度を実質的に等しくできると共に、チャンネル領域上に形成される電極の 占有面積を実質的に等しくすることができる。
[0004] 特許文献 1 :特願 2005— 349857号
発明の開示
発明が解決しょうとする課題
[0005] 特許文献 1は、ゲート電極と S〇I層の仕事関数差によって、アキュムレーシヨン型 M OSトランジスタをノーマリオフにできることを明らかにしている。例えば、硼素を 102°c m_3以上含有する多結晶シリコンでゲート電極を形成すると、 P +多結晶シリコンの 仕事関数は、およそ 5. 15eVであり、 SOI層を不純物濃度 1017cm_3の n型シリコン 層とするとその仕事関数は、およそ 4· 25eVであるので、およそ 0· 9eVの仕事関数 差が発生する。このときの空乏層厚さは約 90nm程度であるので、 SOI層の厚さを 45 nmとしておけば S〇I層は完全に空乏化してノーマリオフのトランジスタ得られる。
[0006] し力、しながら、この構造ではゲート電極の材料が制約を受けるという問題がある。た とえば、 Taをゲート電極に用いようとしても、その仕事関数は 4. 6eVであるので、 SO I層との仕事関数の差がごく僅かで、適用が困難である。さらに、アキュムレーシヨン（ Accumulation)型 M〇Sトランジスタにおいては、トランジスタがオンするときに蓄積 層の電流以外に SOI層全体でバルタ（Bulk)電流が流れるので、トランジスタの電流 駆動能力を高めるためには SOI層の不純物濃度を高くする必要がある。 SOI層の不 純物濃度が高ければ高いほど、 SOI層全体のバルタ電流が大きくなるし、 1/fノイズ も下がる。このようにアキュムレーシヨン型 MOSトランジスタにおいては SOI層を高不 純物濃度にするのが望ましいのである力 SOI層の不純物濃度を 1桁大きくすると、 空乏層の厚さが 1/4〜1/7になってしまう。従って、 SOI層の膜厚を薄くしなければ ならなレ、がそうすると SOI層全体のバルタ電流が下がってしまうから、結局ゲート電極 の材料を、 SOI層との仕事関数差がより大きいものにしなければならない。その結果 トランジスタの閾値電圧が大きくなり、低電源電圧で駆動することが困難になってしま
5。
[0007] 本発明の目的は、閾値電圧を低くすることができ、小型化可能な半導体装置を提 供することである。
[0008] 本発明の具体的な目的は、 SOI層との仕事関数差が大きくないゲート電極を用い てもノーマリオフとすることができるアキュムレーシヨン型半導体装置を提供することで ある。
[0009] 本発明の他の目的は、 SOI層の不純物濃度を高くしても閾値電圧を高くせずにノ 一マリオフとすることができるアキュムレーシヨン型半導体装置を提供することである。
[0010] 本発明の別の目的は、ゲート電極と SOI層との仕事関数差による以外に S〇I層の 空乏層の厚さを制御できる新しい手法を提供することにある。
[0011] 本発明の他の目的は、閾値電圧を低くすることができる半導体装置の製造方法を 提供することである。
課題を解決するための手段
[0012] 本発明の第 1の態様によれば、第 1の半導体領域と、その上に形成された坦込絶 縁物層と、その上に形成された第 2の半導体領域とを少なくとも有する基板を用いて 形成され、前記第 2の半導体領域の少なくとも一部をチャンネル領域とし、その上に ゲート絶縁膜及びゲート電極を有する半導体装置において、前記坦込絶縁物層の 厚さおよび前記第 1の半導体領域の不純物濃度によって前記チャンネル領域の空 乏層の厚さを制御したことを特徴とする半導体装置が得られる。
[0013] 本発明の第 2の態様によれば、前記坦込絶縁物層の厚さおよび前記第 1の半導体 領域の不純物濃度に依存する閾値を有していることを特徴とする半導体装置が得ら れる。
[0014] 本発明の第 3の態様によれば、前記チャンネル領域に電気的に接続するソース領 域およびドレイン領域を備え、前記ゲート電極は前記チャンネル領域とは異なる仕事 関数を有する材料を少なくとも一部に用いて構成され、且つ、前記チャンネル領域の 空乏層の厚さは、前記ゲート電極及び前記チャンネル領域の仕事関数の差と、前記 第 1の半導体領域の不純物濃度と、前記坦込絶縁層の厚さとを調整して決定されて レ、ることを特徴とする半導体装置が得られる。このとき、前記第 2の半導体領域の不 純物濃度は好ましくは 1017cm_3以上、さらに好ましくは 2 X 1017cm_3以上である。
[0015] 本発明の第 4の態様によれば、前記閾値は前記ゲート電極及び前記チャンネル領 域の仕事関数の差によって定まる閾値よりも小さいことを特徴とする半導体装置が得 られる。
[0016] 本発明の第 5の態様によれば、前記第 1の半導体領域と前記第 2の半導体領域と は反対導電型のシリコンであることを特徴とする半導体装置が得られる。
[0017] 本発明の第 6の態様によれば、前記チャネル領域、前記ソース領域及び前記ドレイ ン領域が同一の導電型のアキュムレーシヨン型であることを特徴とする半導体装置が 得られる。
[0018] 本発明の第 7の態様によれば、ノーマリオフ型であることを特徴とする半導体装置が 得られる。 [0019] 本発明の第 8の態様によれば、前記坦込絶縁層の厚さが 20nm以下であり、好まし くは次式を満足することを特徴とする半導体装置が得られる。
[0020] 0.56T く T く 1.17T
SOI BOX SOI
[0021] ここで、 T は前記坦込絶縁層の E〇T(Effective Oxide Thickness,すなわち S
BOX
i〇換算膜厚）を、 T は前記第 2の半導体領域の厚さを、それぞれ示す。
2 SOI
[0022] 本発明の第 9の態様によれば、坦め込まれた酸化物層を有する基板上に形成され 、ゲート電極及び閾値を有する半導体装置の製造方法において、前記基板の不純 物濃度を調整することによって、閾値を制御することを特徴とする半導体装置の製造 方法が得られる。
[0023] 本発明の第 9の態様によれば、前記基板の不純物濃度はイオン注入によって調整 されることを特徴とする半導体装置の製造方法が得られる。
[0024] 本発明の他の態様によれば、二つの主面を有する半導体層の一方の主面にゲート 絶縁膜を介して設けられたゲート電極を有する半導体装置において、前記半導体層 の他方の主面に坦込絶縁物層を介して設けられた導電物層を有し、前記半導体層 の少なくとも一部をチャンネル領域とし、前記埋込絶縁物層の厚さを 20nm以下とし、 前記坦込絶縁物層の厚さ、前記ゲート電極材料と前記半導体層との仕事関数の差、 および前記導電物層と前記半導体層との仕事関数の差によって前記チャンネル領 域の空乏層の厚さを前記半導体層の厚さよりも大きくなるようにしたことを特徴とする 半導体装置が得られる。
発明の効果
[0025] 本発明によれば、チャンネル領域の空乏層の厚さを、埋込絶縁層膜厚を薄くするこ とによって薄くし、基板側の半導体領域の不純物濃度で制御する新しい半導体装置 が得られる。特に、アキュムレーシヨン型の MOSFETにおいて基板の不純物濃度を 調整することによって、ゲート電極とチャンネル領域との仕事関数の差による制御をし なくても、あるいは制御と相乗して、閾値を高めずにノーマリオフを実現できる。本発 明では、低い閾値電圧を有し、且つ、小型化された半導体装置を得ることができると 云う利点がある。即ち、本発明では、高速且つ低電源電圧の半導体装置を構成でき る。 図面の簡単な説明
[0026] [図 l] (a)、（b)、（c)、及び、（d)は、それぞれ本発明を適用できる NMOS及び PMOS トランジスタの概略構成を示す断面図である。
[図 2](a)、（b)、（c)、及び、（d)は、本発明に係る NM〇Sトランジスタの動作原理を説 明する図である。
[図 3] (a)及び（b)は、アキュムレーシヨン型 NMOSトランジスタにおけるバンド構造を その断面と関連付けて説明する図である。
[図 4]先に提案したトランジスタにおけるバンド構造を説明する図である。
[図 5]本発明によるトランジスタにおけるバンド構造を説明する図である。
[図 6]坦込絶縁層の厚さ (TBOX)及びシリコン基板の不純物濃度を変化させた場合に おけるゲート電圧 (Vg)_ドレイン電流 (Id)特性の変化を示すグラフである。
[図 7]S〇I層の不純物濃度 (Nsub)と埋込絶縁層の厚さ (TBOX)とを変化させた場合 におけるゲート電圧 (Vg)_ドレイン電流 (Id)特性の変化を示すグラフである。
[図 8]本発明の実施形態に係るアキュムレーシヨン型 NMOSトランジスタの構造を示 す断面図である。
発明を実施するための最良の形態
[0027] 以下、本発明の半導体装置について、図面を参照して説明する。
[0028] 図 1を参照すると、本発明を適用できるアキュムレーシヨン (Accumulation)型 MO Sトランジスタおよびインバーシヨン (Inversion)型 MOSトランジスタを示してレ、る。ここ で、図 1 (a)及び（b)は、それぞれ n及び pチャンネル 'アキュムレーシヨン型 MOSトラ れぞれ n及び pチャンネルインバーシヨン型 MOSトランジスタを示してレ、る。
[0029] 図 1 (a)に示された NMOSトランジスタの場合、 p型シリコン基板の表面領域に坦込 絶縁層 (BOX)が形成され、当該埋込絶縁層 (BOX)上に、 n型の SOI(Silicon On In sulator)層が形成されている。また、 n型の SOI層は、ソース、ドレイン、及び、チャン ネル領域を形成している。このうち、ソース及びドレイン領域は、チャンネル領域よりも 高不純物濃度を有している。また、ソース及びドレイン領域には、ソース電極 S及びド レイン電極 Dがそれぞれ接続されている。ここで、チャンネル領域上には、ゲート絶縁 膜が形成され、当該ゲート絶縁膜上には、 P型多結晶シリコンのゲート電極が設けら れている。
[0030] 一方、図 1 (b)に示された PMOSトランジスタの場合、 n型シリコン基板上に埋込絶縁 層 (BOX)が形成され、当該埋込絶縁層 (BOX)上に、ソース、ドレイン、及び、チャン ネル領域を構成する p型の SOI層が形成され、ソース領域及びドレイン領域はチャン ネル領域よりも高い不純物濃度を有している。また、チャンネル領域上には、ゲート 絶縁膜を介して、 n型多結晶シリコンのゲート電極が設けられている。図 1 (c)及び (d) についても同様に図示した通りである。
[0031] 図 1 (a)及び（b)の NMOSトランジスタ、及び、 PMOSトランジスタは、ゲート電圧 Vg がゼロのとき、空乏層が SOI層全体広がっており、ゲート電圧 Vgが印加されると、空 乏層がチャンネル領域の上面まで後退して、更に、ゲート電圧 Vgが高くなると、バル ク電流のほかに、蓄積電流も流れるような動作を行う。図 1 (c)及び (d)の NMOSトラ ンジスタ、及び、 PMOSトランジスタは、ゲート電圧 Vgがゼロのときはオフであり、ゲ ート電圧 Vgが印加されると、反転層がチャンネル領域上面に形成されてソース、ドレ イン間に電流が流れる。
[0032] 図 2 (a)〜（d)には、上記したアキュムレーシヨン型 NMOSトランジスタの動作原理 が示されている。まず、図 2 (a)に示すように、ゲート電圧 Vgがゼロの場合、空乏層（d epletion— layer)が SOI層の全体に拡がっている。図 2 (b)に示すように、ゲート電 圧 Vgが印加されると、空乏層がチャンネル上面まで後退してバルタ電流 Ibulkが流れ 出す。更に、ゲート電圧 Vgが増加すると、図 2 (c)及び (d)に示すように、蓄積電流 la ccも流れ出す。
[0033] この現象を、 NMOSトランジスタを例にとり、図 3 (a)及び（b)を用いて更に説明する と、 S〇I構造をとり、ゲート電極と SOI層との仕事関数差で発生する空乏層を S〇I層 の厚さよりも大きくなるようにすれば、図 3 (a)に示すようなアキュムレーシヨン構造でノ 一マリオフ型の M〇Sトランジスタが可能となる。ここで、図示のような NMOSトランジス タでは p +ポリシリコン (仕事関数 5. 2eV)をゲート電極に用レ、、 pチャンネル 'トランジ スタでは n +ポリシリコン (仕事関数 4. leV)をゲート電極に用いることで S〇I層との 仕事関数差を生じさせることが出来る。 [0034] 空乏層を SOI層よりも厚くし、ゲート電圧 Vgがゼロのとき、オフ状態 (即ち、ノーマリ オフの状態)を実現するためには、ゲート電極の仕事関数を SOI層の仕事関数に比 ベて大きく変化させる必要がある。し力 ながら、この手法では、先に述べたような問 題が生じる。特に、 SOI層の不純物濃度を高くすると閾値電圧が高くなつてしまうと云 う欠点がある。換言すれば、通常のアキュムレーシヨン型 NMOSトランジスタの製造 方法では、閾値電圧の高レ、トランジスタしか製造することができず、この結果、トラン ジスタを小型化できないだけでなぐ集積回路の低電圧電源化ができない。また、ゲ ート電極として、仕事関数差の小さい Ta(4. 6V)を使用できない。
[0035] 本発明者等は、図 1 (a)及び（b)に示された MOSトランジスタ (特に、 NMOSトランジ スタ)のように、シリコン基板と S〇I層とが逆導電型であり、坦込絶縁層 (BOX)の厚さが lOOnmのアキュムレーシヨン型 NMOSトランジスタを作成して実験を行った。この実 験に用いた NMOSトランジスタの構成は、特許文献 1と同様である。尚、実験では、 実効チャンネル長 (Leff)45nm、チャンネル幅 1 /i mで、チャンネル領域における不純 物濃度が 2 X 1017cm_3の NMOSトランジスタを用い、シリコン基板として、 l X 1015c m_3の P型シリコン基板を用いた。
[0036] ゲート絶縁膜の厚さは E〇T= lnm、ゲート電極には p +ポリシリコン (仕事関数 5. leV)を用いた。 SOI層の厚さを 17nm程度以下まで薄くすると、シリコン基板の不純 物濃度が一定の場合 (例えば、 l X 1015cm_3)にも、 NMOSトランジスタの閾値を制 御できることが判った。
[0037] 更に、 SOI層の厚さを実効チャンネル長 Leffの l/3 (15nm)程度まで薄くすると、 短チャンネル現象をも有効に抑制できることも判明した。即ち、 SOI層の厚さを制御 することによって、アキュムレーシヨン型 NMOSトランジスタの閾ィ直を 0. 4〜0. 5Vに 変化させることができた。
[0038] し力、しながら、上記した構成の NMOSトランジスタにおける閾値は、ゲート電極と S OI層の仕事関数差にのみ依存しているため、低電圧電源に適用できる程度の閾値 電圧まで、閾値電圧を低下させることはできな力、つた。すなわち、 lOOnm程度の埋 込絶縁層 (BOX)を用いたアキュムレーシヨン型 NMOSトランジスタでは、シリコン基 板の不純物濃度を変化させても、仕事関数差によって定まる閾値電圧を変化させる ことはできず、また Ta (仕事関数 4. 6V)をゲート電極に用いるとノーマリオフのトランス タは実現できなかった。
[0039] すなわち、先に提案したトランジスタのように、 lOOnm程度の坦込絶縁層 (BOX)を 備えている場合、図 4に示すように、埋込絶縁層 (BOX)が厚くため、 SOI層の制御は ゲート電極側でのみ行われてレ、た。
[0040] これに対し本発明者は、図 5に示すように、坦込絶縁層 (BOX)の厚さを薄くすること によって、基板 (Base Substrate)側力 も SOI層の電位を制御できると云う現象を見 出した。
[0041] すなわち、坦込絶縁層（BOX)の厚さ (T )を 20nmよりも薄くして、支持基板であ
BOX
るシリコン基板に表面（のちにゲート電極を構成する側）からイオン注入を行レ、、シリコ ン基板の不純物濃度 (NBase)を変化させた NMOSトランジスタを得、当該トランジス タに IVのドレイン電圧 Vdを印加して、ドレイン電流の変化を観測したところ、シリコン 基板の不純物濃度 (NBase)によって、 NMOSトランジスタの閾値が変化することが 判明した。
[0042] 図 5に示すように、 SOI層と基板とは逆導電型であり、坦込絶縁層 (BOX)を薄くする ことで、基板と SOI層との仕事関数差によって SOI層を空乏化させ、結果として、 Ta ゲート電極のような SOI層との仕事関数差が小さいゲート電極を用いてもノーマリオ フを実現でき、高速かつ低電源電圧化が実現できる。この構造によれば、坦込絶縁 層 (BOX)の厚さおよび/または SOI層の不純物濃度を調整することで閾値を効果的 に制御でき、支持基板濃度を制御することで閾値を微調整することができる。なお、 基板材料に SOI層に対する仕事関数差の大きい導電材料を用いることもできる。
[0043] ここで、基板を所定の不純物濃度 (NBase)のシリコンとし、不純物をイオン注入で導 入した場合、基板の深さ方向 (X)の不純物濃度) N(x)は下記、数 1で与えられる。
[0044] [数 1]
Figure imgf000010_0001
[0045] 但し、 Qは注入量、 Rは投影飛程、 A R 2は標準偏差である。
P P
[0046] 上式において、濃度の最大値は下記、数 2 [0047] [数 2] = Q
[0048] であらわすことができ、 Ν(χ)は 0.2Ν 〜0.5Ν で制御する必要がある。このデバイス でのイオン注入条件では、 A Rは 0.3 Rに近似できるので、 0.36Rく xく 0.46Rという関 係が求められる。よって、（0.36/0.64)T く Τ く (0.46/0.54)Τ から、 0.56Τ く Τ く 0
.85T という式が導かれる。ここで、 T は埋込絶縁層の E〇T(Effective Oxide Thic kness,すなわち Si〇換算膜厚)を、 T は SOI層の厚さを、それぞれ示す。
[0049] 図 6を参照すると、シリコン基板の (100)面に、 SOI層を形成したアキュムレーシヨン 型 NMOSトランジスタのゲート電圧 (Vg)_ドレイン電流 (Id)(A)の特性が示されている 。この場合、当該トランジスタの実効チャンネル長 (Leff)及びチャンネル幅 (W)は、そ れぞれ、 45nm及び 1 /i mであり、ゲート絶縁膜の Si〇2換算厚さ (EOT)は lnm、 SO I層の厚さ (TSOI)を 15nmとし、また、 SOI層のうち、チャンネル領域の不純物濃度（ Nsub)は 2 X 1017cm_3とした。更に、ゲート電極として、仕事関数 (WF)が 4. 6Vであ るタンタル (Ta)を使用し、ドレイン電極にドレイン電圧 Vdとして IVの電圧を印加した 場合の特性が図 6に示されている。
[0050] 図 6では、上記した条件の下に、坦込絶縁層の厚さ (TBOX)とシリコン支持基板の 不純物濃度 (NBase)とを変化させている。即ち、曲線 C1は、 NBaseが 1 X 1018cm_3 であり、且つ、 TBOXが 12nmであるときのゲート電圧-ドレイン電流特性であり、他方 、曲線 C2は、 NBaseが 1 X 1018cm 3であり、且つ、 TBOXが 15nmであるときのゲ ート電圧-ドレイン電流特性である。
[0051] 他方、曲線 C3は、 NBaseが 1 X 1018cm_3であり、且つ、 TBOXが 20nmであるとき のゲート電圧-ドレイン電流特性であり、同様に、曲線 C4及び C5は、 TBOXが 20nm で、且つ、 NBaseがそれぞれ、 1 X 1017cm_3及び 1 X 1016cm_3であるときのゲート 電圧-ドレイン電流特性である。
[0052] 曲線 C1〜C5からも明らかな通り、埋込絶縁層の厚さ (TBOX)が 20nm以下の範囲 では、支持基板であるシリコン基板の不純物濃度 (NBase)によっても、ゲート電圧-ド レイン電流特性が変化している。この結果、 Taゲート電極でもノーマリオフが実現で きる。また、坦込絶縁層の厚さ (TBOX)に依存して、ゲート電圧-ドレイン電流特性、 及び、閾値電圧（定電流法により、 1 /i Aの電流が流れるときのゲート電圧が閾値電 圧と定義される）を 0. 05-0. 2Vに制御することができる。また、曲線 C1及び C5か ら、 20nm以下の埋込絶縁層 (TBOX)のとき、シリコン基板の不純物濃度 (NBase)に 依存して、 NMOSトランジスタの閾値電圧を変化させることができること、曲線 Cl〜 C3から埋込絶縁層の厚さ (TBOX)を変化させることにより、閾値電圧を可変できるこ とが判る。支持基板の濃度を調整することで閾値の微調整が可能である。
[0053] 一方、埋込絶縁層の厚さ (TBOX)が 20nmのとき、曲線 C3〜C5からも明らかな通り 、閾値電圧をシリコン基板の不純物濃度 (NBase)で微調整できるが、それより厚くな るとシリコン基板の不純物濃度に依存しなくなってくる。
[0054] 以上説明したように、シリコン基板の不純物濃度 (NBase)を調整することによって閾 値電圧を微調整できる。
[0055] 更に、図 7を参照すると、シリコン基板の不純物濃度 (NBase)を一定にした状態で、 SOI層の不純物濃度 (Nsub)及び坦込絶縁層厚さ (TBOX)を変化させた場合におけ るゲート電圧-ドレイン電流特性が示されている。ここで、対象となるアキュムレーショ ン型 NMOSトランジスタは、図 6と同様に、それぞれ、 45nm及び Ι μ ΐηの実効チャン ネル長 (Leff)及びチャンネル幅 (W)を有すると共に、 lnmのゲート絶縁膜の Si〇2換 算厚さ (E〇T)、 15nmの SOI層の厚さ (TSOI)を備えている。また、シリコン基板の不 純物濃度 (NBase)は、 1 X 1018cm_3であり、ゲート電極として、仕事関数 (WF)が 4. 6Vであるタンタル (Ta)を使用した。図 7においても、ドレイン電極にドレイン電圧 Vdと して IVの電圧を印加した。
[0056] 図 7に示された曲線 C6及び C7は、埋込絶縁層の厚さ (TBOX)が 12nmの場合の 特性であり、他方、曲線 C8及び C9は、坦込絶縁層の厚さ (TBOX)が 15nmの場合 の特性である。また、曲線 C6及び C8は、 SOI層の不純物濃度 (Nsub)が 5 X 1017cm 3のときの特性であり、曲線 C7及び C9は、 S〇I層の不純物濃度 (Nsub)が 2 X 1017c om 3のときの特'性である。
[0057] 曲線 C6及び C7、曲線 C8及び C9を比較しても明らかな通り、坦込絶縁層の厚さ (T BOX)が一定のときに、 S〇I層の不純物濃度 (Nsub)が高いほど、低いゲート電圧 Vg で大きなドレイン電流 Idが流れる。一方、 SOI層の不純物濃度 (Nsub)が一定のとき には、坦込絶縁層の厚さ (TBOX)の厚さが厚いほど大きな電流が流れる。
[0058] このこと力 、 SOI層における不純物濃度 (Nsub)を調整することによって、或いは、 坦込絶縁層の厚さ (TBOX)を調整することによつても、閾値電圧を制御できることが 判る。
[0059] 図 8を参照して、本発明に係る半導体装置の具体例を説明する。図示された半導 体装置は、 P型シリコン基板 20上に埋込絶縁層 24を介して形成された S〇I層 22を 用いたアキュムレーシヨン型 NMOSトランジスタであり、 P型シリコン基板 20表面には 、 12nmの厚さ (TBOX)を有する Si〇2からなる坦込絶縁層 24が形成されている。ま た、 P型シリコン基板 20には、坦込絶縁層 24を介して、イオン打ち込みにより不純物 がドープされ、その表面不純物濃度 (Nbase)は 1018cm_3に調整されている。即ち、 図示された半導体装置は、埋込絶縁物層 24を介してイオンを打ち込む工程を追加 することによって製造すること力 Sできる。
[0060] 一方、 SOI層 22は、 15nmの厚さ (TSOI)を有するシリコン基板 20とは逆導電型の N型層であり、当該 SOI層 22には、ソース領域 221、ドレイン領域 222、及び、チャン ネル領域 223が形成されている。このうち、チャンネル領域 223の不純物濃度 (Nsub )は 2 X 1017cm_3であり、ソース領域 221及びドレイン領域 222はチャンネル領域 22 3よりも高い不純物濃度を有している。また、チャンネル領域 223の実効長 (Leff)及 び幅 (W)はそれぞれ 45nm及び 1 a mである。
[0061] 更に、チャンネル領域 223上には、 Si〇換算厚さ (EOT)lnmのゲート絶縁膜 26が
2
形成されており、当該ゲート絶縁膜 26上には、仕事関数 (WF)4. 6Vの Ta材料によ つて形成されたゲート電極 28が設けられている。当該ゲート電極 28の長さ (L)は 0. 0 45nm、幅 (W)は 1 z mである。なお、坦込絶縁層 24は EOTが 12nmの厚さの他の 材料、たとえば Si Nで構成しても良い。
3 4
[0062] 図 8に示されたアキュムレーシヨン型 NMOSトランジスタは、図 6の曲線 C1で示され たようなゲート電圧-ドレイン電流特性を示すため、仕事関数 (WF)の低レ、 Taを用いて ゲート電極 28を形成することができ、結果として、閾値電圧の低レ、トランジスタを得る こと力 Sできる。したがって、図示された NMOSトランジスタは低電圧源を有する回路に も適用できる。
[0063] 上に述べた実施の形態は、アキュムレーシヨン型 NMOSトランジスタについてのみ 説明したが、同様にアキュムレーシヨン型 PMOSトランジスタにも適用できる。
[0064] また、図 1 (c)及び（d)に示した n及び pチャンネルインバーシヨン (Inversion)型 M〇 Sトランジスタに本発明を適用しても、 BOX層の厚さ、基板不純物濃度、 SOI層の不 純物濃度を制御することによって、 SOI層のチャンネル領域の空乏層を下から制御 でき、閾値を調整することが出来る。すなわち基板不純物濃度による基板バイアス効 果を利用することができる。
産業上の利用可能性
[0065] 本発明は、単一のアキュムレーシヨン型 MOSトランジスタについてのみ説明したが 、互いに導電型の異なるアキュムレーシヨン型 MOSトランジスタを互いに組み合わせ て、 CMOSを構成することもできるし、本発明をインバーシヨン型 MOSトランジスタに 適用することも、アキュムレーシヨン型 MOSトランジスタとインバーシヨン型 MOSトラン ジスタの組み合わせにおいてどちら力または両方に適用することもできる。

Claims

請求の範囲
[1] 第 1の半導体領域と、その上に形成された坦込絶縁物層と、その上に形成された第 2の半導体領域とを少なくとも有する基板を用いて形成され、前記第 2の半導体領域 の少なくとも一部をチャンネル領域とし、その上にゲート絶縁膜及びゲート電極を有 する半導体装置において、前記坦込絶縁物層の厚さ、前記第 1の半導体領域の不 純物濃度および前記第 2の半導体領域の不純物濃度の少なくとも一つによって閾値 を制御したことを特徴とする半導体装置。
[2] 請求項 1において、前記埋込絶縁物層の厚さおよび前記第 1の半導体領域の不純 物濃度に依存する前記チャンネル領域の空乏層の厚さを有していることを特徴とす る半導体装置。
[3] 請求項 1又は 2において、前記チャンネル領域に電気的に接続するソース領域およ びドレイン領域を備え、前記ゲート電極は前記チャンネル領域とは異なる仕事関数を 有する材料を少なくとも一部に用いて構成され、且つ、前記チャンネル領域の空乏 層の厚さは、前記ゲート電極及び前記チャンネル領域の仕事関数の差と、前記第 1 の半導体領域の不純物濃度と、前記坦込絶縁層の厚さとを調整して決定されている ことを特徴とする半導体装置。
[4] 請求項 3において、前記閾値は前記ゲート電極及び前記チャンネル領域の仕事関 数の差によって定まる閾値よりも小さいことを特徴とする半導体装置。
[5] 請求項:!〜 4の一つにおいて、前記第 1の半導体領域と前記第 2の半導体領域とは 反対導電型のシリコンであることを特徴とする半導体装置。
[6] 請求項 5において、前記チャネル領域、前記ソース領域及び前記ドレイン領域が同 一の導電型のアキュムレーシヨン型であることを特徴とする半導体装置。
[7] 請求項:!〜 6の一つにおいて、前記半導体装置はノーマリオフ型であることを特徴と する半導体装置。
[8] 請求項:!〜 7の一つにおいて、前記第 2の半導体領域の不純物濃度が 1017cm_3 以上であることを特徴とする半導体装置。
[9] 請求項:!〜 8の一つにおいて、前記坦込絶縁層の厚さが 20nm以下であることを特 徴とする半導体装置。
[10] 請求項:!〜 9の一つにおいて、前記坦込絶縁層の厚さが次式を満足することを特徴 とする半導体装置。
0.56T く T く 0.85T
SOI BOX SOI
ここで、 T は前記坦込絶縁層の EOTを、 T は前記第 2の半導体領域の厚さを、
BOX SOI
それぞれ示す。
[11] 請求項 10において、前記ドレイン領域に電源電圧が与えられ、ゲート電極が 0ボル トのとき、前記チャンネル領域のソース領域側端部が厚さ方向の全体にわたって空乏 化していることを特徴とする半導体装置。
[12] 二つの主面を有する半導体層の一方の主面にゲート絶縁膜を介して設けられたゲ ート電極を有する半導体装置において、前記半導体層の他方の主面に埋込絶縁物 層を介して設けられた導電物層を有し、前記半導体層の少なくとも一部をチャンネル 領域とし、前記坦込絶縁物層の厚さを 20nm以下とし、前記埋込絶縁物層の厚さ、前 記ゲート電極材料と前記半導体層との仕事関数の差、および前記導電物層と前記 半導体層との仕事関数の差によって前記チャンネル領域の空乏層の厚さを前記半 導体層の厚さよりも大きくなるようにしたことを特徴とする半導体装置。
[13] 坦め込まれた絶縁物層を有する基板を用いて形成され、ゲート電極及び閾値を有 する半導体装置の製造方法において、前記基板の不純物濃度を調整することによつ て、閾値を制御することを特徴とする半導体装置の製造方法。
[14] 請求項 13において、前記基板の不純物濃度はイオン注入によって調整されること を特徴とする半導体装置の製造方法。
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