WO2007125963A1

WO2007125963A1 - 多重差動伝送システム

Info

Publication number: WO2007125963A1
Application number: PCT/JP2007/058964
Authority: WO
Inventors: Seiji Hamada; Shin-Ichi Tanimoto; Hirotsugu Fusayasu
Original assignee: Panasonic Corporation
Priority date: 2006-04-27
Filing date: 2007-04-25
Publication date: 2007-11-08
Also published as: CN101356787B; EP2015533A1; US7983347B2; US20090122199A1; JPWO2007125963A1; EP2015533B1; CN101356787A; JP4087895B2; EP2015533A4

Abstract

　信号送信機と信号受信機とが第１乃至第３の信号線にてなる伝送路とを含む多重差動伝送システムの信号送信機において、第１乃至第３の差動ドライバはそれぞれビット情報信号に応答して第１乃至第３出力信号とその反転第１乃至第３出力信号とを送信し、上記第１出力信号と上記反転第３出力信号とを合成して第１の信号線に送信し、上記第２出力信号と上記反転第１出力信号とを合成して第２の信号線に送信し、上記第３出力信号と上記反転第３出力信号とを合成して第１の信号線に送信する。上記信号受信機の第１乃至第３の差動ドライバはそれぞれ各隣接する信号線の間に接続された終端抵抗に発生する終端電圧の極性を検出してビット情報信号を出力する。

Description

明細書

多重差動伝送システム

技術分野

[0001] 本発明は、 3ビットのビット情報信号を 3本の信号線力なる信号伝送路を介して差動伝送する多重差動伝送システムに関する。

背景技術

[0002] 近年、液晶テレビやプラズマテレビに代表されるフラットパネルディスプレイにお!/ヽて、 VGA(Video Graphics Array)から XGA(eXtended Graphics Array)へと高画質となるに従い、画像情報を転送する信号速度は高速ィ匕が進んでいる。そこで、高速デジタル ·データ伝送の方法として、低振幅の差動伝送方法が用いられるようになった

[0003] この伝送方法は、 1本の平衡ケーブル力プリント基板上に形成された 2本の信号線パターンを通じて、互いに逆相の信号を送る伝送方法である。特徴としては、低ノィズ、外来ノイズに対する強耐性、低電圧振幅、高速データ伝送などがあり、高速伝送の手法として、特にディスプレイの分野にお、て導入が進んでヽる。

[0004] 特許文献 1：特許第 3507687号公報。

特許文献 2：特開平 4 230147号公報。

発明の開示

発明が解決しょうとする課題

[0005] 差動伝送方法は、通常のシングルエンド伝送方法に比べ、上述したような高速伝送における多くのメリットを有する。しかし、 1つのデータビット伝送に信号線を 2本必要とするため、多ビット伝送を実現するには、信号線の数が多くなる、プリント基板上の信号線領域が大きくなる、などの問題を有していた。このため、今後更なる高速伝送を実現して、く上での大きな課題となって、た。

[0006] この課題に関して、例えば、特許文献 1で示されている差動データ伝送方法では、 3本線を用いて、 1つの線を相補データ線として用いることで、 2つのデータビット伝送を 3本線 (従来の差動伝送方法では 4本必要)で実現し、データ信号線の削減を達成しているが、 3本線を流れる信号の平衡がとれておらず、通常の差動伝送に比べて輻射ノイズが大きくなるなどの問題点があった。

[0007] また、特許文献 2では 3本の信号線を用いて 3ビットのビット情報信号の差動伝送を行って、るが、 3つ全ての差動ドライバの出力信号が異ならなければならな、と、つた制限や、 3つ全てのビットが 0及び 1の状態を伝送することができず、 3ビット（8状態 )から 3つ全てのビットが 0及び 1の状態を除いた 6状態し力云送できないため、実使用にあたっては大きな問題点があった。

[0008] 本発明の第 1の目的は以上の問題点を解決し、ノイズの発生を抑え、かつ更なるデータ信号線の削減を実現すベぐ 3ビットのビット情報信号の差動伝送を 3本線の信号線で実現することができる多重差動伝送システムと、当該多重差動伝送システムに用いる信号送信機及び信号受信機とを提供することにある。

[0009] また、本発明の第 2の目的は以上の問題点を解決し、ノイズの発生を抑え、かつ更なるデータ信号線の削減を実現すベぐ 3ビットのビット情報信号の差動伝送を 3本線の信号線で実現することができ、しかも 3ビット全ての状態を伝送可能な多重差動伝送システムと、当該多重差動伝送システムに用いる信号送信機及び信号受信機とを提供することにある。

課題を解決するための手段

[0010] 第 1の発明に係る信号送信機は、

信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第 1、第 2及び第 3の信号線力なる信号伝送路とを備えた多重差動伝送システムのための信号送信機において、

第 1のビット情報信号に応答して、第 1出力信号と、上記第 1出力信号の位相反転信号である反転第 1出力信号とを送信する第 1の差動ドライバと、

第 2のビット情報信号に応答して、第 2出力信号と、上記第 2出力信号の位相反転信号である反転第 2出力信号とを送信する第 2の差動ドライバと、

第 3のビット情報信号に応答して、第 3出力信号と、上記第 3出力信号の位相反転信号である反転第 3出力信号とを送信する第 3の差動ドライバとを備え、

上記第 1出力信号と上記反転第 3出力信号とを合成して第 1の信号線に送信し、上記第 2出力信号と上記反転第 1出力信号とを合成して第 2の信号線に送信し、上記第 3出力信号と上記反転第 3出力信号とを合成して第 1の信号線に送信することを特徴とする。

[0011] 上記信号送信機において、上記第 1出力信号と、上記反転第 1出力信号と、上記第 2出力信号と、上記反転第 2出力信号と、上記第 3出力信号と、上記反転第 3出力信号とは、互いに同一の 2値信号電圧を有することを特徴とする。

[0012] また、上記信号送信機において、上記第 1出力信号と、上記反転第 1出力信号と、上記第 2出力信号と、上記反転第 2出力信号とは、互いに同一の 2値信号電圧を有し、かつ上記第 3出力信号と上記反転第 3出力信号とは異なる 2値信号電圧を有することを特徴とする。

[0013] 第 2の発明に係る信号受信機は、信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第 1、第 2及び第 3の信号線力なる信号伝送路とを備えた多重差動伝送システムのための信号受信機において、

上記第 1の信号線と上記第 2の信号線との間に接続された第 1の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第 1のビット情報信号として出力する第 1の差動レシーバと、

上記第 2の信号線と上記第 3の信号線との間に接続された第 2の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第 2のビット情報信号として出力する第 2の差動レシーバと、

上記第 3の信号線と上記第 1の信号線との間に接続された第 3の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第 3のビット情報信号として出力する第 3の差動レシーバとを備えたことを特徴とする。

[0014] 上記信号受信機において、上記信号受信機は上記信号送信機からの各出力信号を受信することを特徴とする。

[0015] また、上記信号送信機からの各出力信号を受信する信号受信機において、上記第 3の終端抵抗に発生する第 3の終端電圧の絶対値が所定のしきい値電圧を超えるか否かを判断する比較手段と、

上記第 3の終端電圧の絶対値が所定のしきい値電圧を超えないとき、上記第 1、第 2及び第 3の差動レシーバからそれぞれ出力される第 1、第 2及び第 3のビット情報信号を出力する一方、上記第 3の終端電圧の絶対値が所定のしき、値電圧を超えるとき、上記第 3の差動レシーバから出力される第 3のビット情報信号を第 1、第 2及び第 3のビット情報信号として出力する制御手段とをさらに備え、

上記第 3出力信号の 2値信号電圧の絶対値は上記第 1出力信号の 2値信号電圧の絶対値の半分よりも大きく設定され、かつ上記しきい値電圧は、上記第 1出力信号と上記第 3出力信号の 2値信号電圧の差の絶対値よりも大きくなるように設定されたことを特徴とする。

[0016] さらに、上記信号送信機力の各出力信号を受信する上記信号受信機において、上記第 2の終端抵抗に発生する第 2の終端電圧の絶対値が所定のしきい値電圧を超えるカゝ否かを判断する比較手段と、

上記第 2の終端電圧の絶対値が所定のしきい値電圧を超えないとき、上記第 1、第 2及び第 3の差動レシーバからそれぞれ出力される第 1、第 2及び第 3のビット情報信号を出力する一方、上記第 2の終端電圧の絶対値が所定のしき、値電圧を超えるとき、上記第 3の差動レシーバから出力される第 3のビット情報信号を第 1、第 2及び第 3のビット情報信号として出力する制御手段とをさらに備え、

上記第 3出力信号の 2値信号電圧の絶対値は上記第 1出力信号の 2値信号電圧の絶対値の半分よりも大きく設定されたことを特徴とする。

[0017] 第 3の発明に係る多重差動伝送システムは、上記信号送信機と上記信号受信機とを備えたことを特徴とする。

発明の効果

[0018] 本発明に係る多重差動伝送システムによれば、 3ビットのビット情報信号の差動伝送が 3本の信号線で可能となり、ノイズの増加を抑えた状態で、かつ、従来技術以上に少な、信号線を用いて多ビットの差動伝送が可能となる。

図面の簡単な説明

[0019] [図 1]本発明の第 1の実施形態に係る多重差動伝送システムの構成を示すブロック図である。

[図 2]図 1の各差動ドライノ 11, 12, 13の出力信号 Sl la, Sl lb, SI 2a, S12b, SI 3a, S13bの信号波形と、電流方向又は信号電圧の極性の定義と、割り当てられるビット情報の関係を示す波形図である。

[図 3]図 1の信号伝送路 30の信号線 31, 32, 33を介して伝送する伝送信号の信号電圧 Vsl, Vs2, Vs3の信号波形と割り当てられるビット情報の関係を示す波形図である。

[図 4]図 1の多重差動伝送システムにおいて伝送されるビット情報と、信号伝送路 30 の各信号線 31, 32, 33の各信号電圧 Vsl, Vs2, Vs3との関係を示す図である。

[図 5]図 1の信号線 31, 32, 33の各信号電圧 Vsl, Vs2, Vs3を説明するための信号送信機 10と各信号線 31, 32, 33との等価回路を示す回路図である。

[図 6]図 1の多重差動伝送システムにおいて伝送されるビット情報と、信号受信機 30 の各終端抵抗 41, 42, 43の終端電圧 VI, V2, V3の極性との関係を示す図である

[図 7]図 1の信号受信機 20の各差動レシーバ 21, 22, 23によって実行されるビット情報判定処理を示すフローチャートである。

圆 8]本発明の第 2の実施形態に係る多重差動伝送システムの構成を示すブロック図である。

[図 9]図 8の各差動ドライノ 11, 12, 13Aの出力信号 Sl la, Sl lb, S12a, S12b, SI 3a, SI 3bの信号波形を示す信号波形図である。

[図 10]図 8の信号伝送路 30の信号線 31, 32, 33を介して伝送する伝送信号の信号電圧 Vsl, Vs2, Vs3の信号波形と割り当てられるビット情報の関係を示す波形図である。

[図 11]図 8の多重差動伝送システムにおいて伝送されるビット情報と、各信号線 31, 32, 33を伝送する伝送信号の信号電圧 Vsl, Vs2, Vs3と、信号受信機 30の各終端抵抗 41, 42, 43の終端電圧 VI, V2, V3とその極性との関係を示す図である。

[図 12]図 8の多重差動伝送システムにお、て信号受信機 20の各差動レシーバ 21 , 2 2, 23及び比較器 25によって実行されるビット情報判定処理の第 1の実施例を示すフローチャートである。

圆 13]本発明の第 2の実施形態の変形例に係る多重差動伝送システムの構成を示すブロック図である。

[図 14]図 13の多重差動伝送システムにおヽて信号受信機 20の復号処理器 50によつて実行されるビット情報判定処理の第 2の実施例を示すフローチャートである。圆 15]本発明の第 3の実施形態に係る多重差動伝送システム（図 8の構成を用いて設定条件のみ異なる。）において伝送されるビット情報と、各信号線 31, 32, 33を伝送する伝送信号の各信号電圧 Vsl, Vs2, Vs3と、信号受信機 30の各終端抵抗 41 , 42, 43の終端電圧 VI, V2, V3とその極性との関係を示す図である。

圆 16]第 3の実施形態に係る多重差動伝送システムにおいて信号受信機 20の各差動レシーバ 21, 22, 23及び比較器 25によって実行されるビット情報判定処理の第 3 の実施例を示すフローチャートである。

圆 17]本発明の第 3の実施形態の変形例に係る多重差動伝送システム（図 13の構成を用いて設定条件のみ異なる。 )において信号受信機 20の復号処理器 50によつて実行されるビット情報判定処理の第 4の実施例を示すフローチャートである。

符号の説明

10, 10A…信号送信機、

11, 12, 13, 13Α· ··差動ドライノく、

20, 20A, 20B…信号受信機、

21, 22, 23· ··差動レシーバ、

24· "クロック再生回路、

25· "比較器、

26, 27· ··切替スィッチ、

28· 絶対値演算器、

30· ··信号伝送路、

31, 32, 33· ··信号線、

41, 42, 43· ··終端抵抗、

44· "しきい値電圧源、

50· -復号処理器、

50a…プログラムメモリ発明を実施するための最良の形態

[0021] 以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態にぉ、て、同様の構成要素につ、ては同一の符号を付して、る。

[0022] 第 1の実施形態.

図 1は本発明の第 1の実施形態に係る多重差動伝送システムの構成を示すブロック図である。図 1において、第 1の実施形態に係る多重差動伝送システムは、信号送信機 10と信号受信機 20とが信号伝送路 30を介して接続されて構成される。信号送信機 1は、

(a)ハイレベル又はローレベルを有するビット情報信号 B1に応答して、第 1出力信号 S 1 laとその位相反転信号である反転第 1出力信号 S 1 lbを出力する差動ドライバ 11 と、

(b)ハイレベル又はローレベルを有するビット情報信号 B2に応答して、第 2出力信号 S12aとその位相反転信号である反転第 2出力信号 S12bを出力する差動ドライバ 12 と、

(c)ハイレベル又はローレベルを有するビット情報信号 B3に応答して、第 3出力信号 S 13aとその位相反転信号である反転第 3出力信号 S 13bを出力する差動ドライバ 13 とを備える。それぞれ出力信号の 2値電圧レベルは ± 1 [V]で互いに等しぐ差動ドラィバ 11, 12, 13はクロック CLKの立ち上がりタイミングで各出力信号を送信するように動作する。

[0023] 信号伝送路 30は信号線 31, 32, 33により構成される。ここで、差動ドライバ 11からの第 1出力信号 Sl laと、差動ドライバ 13からの反転第 3出力信号 S13bとが合成された後、信号線 31に送出される。また、差動ドライバ 12からの第 2出力信号 S12aと、差動ドライバ 11からの反転第 1出力信号 Sl lbとが合成された後、信号線 32に送出される。さらに、差動ドライバ 13からの第 3出力信号 S13aと、差動ドライバ 12からの反転第 2出力信号 S12bとが合成された後、信号線 33に送出される。

[0024] 信号受信機 20は、それぞれビット情報判定器 (図 7を参照して後述するように、終端電圧 VI, V2, V3が負である力否かを判断するコンパレータで構成される。）である 3個の差動レシーバ 21, 22, 23と、クロック再生回路 24と、 3個の終端抵抗 41, 42 , 43とを備えて構成される。信号線 31と信号線 32の間に終端抵抗 41が接続され、当該終端抵抗 41に流れる電流の方法又は終端抵抗 41に発生する終端電圧 VIの極性は差動レシーバ 21により検出される。また、信号線 32と信号線 33の間に終端抵抗 42が接続され、当該終端抵抗 42に流れる電流の方法又は終端抵抗 42に発生する終端電圧 V2の極性は差動レシーバ 22により検出される。さらに、信号線 33と信号線 31の間に終端抵抗 43が接続され、当該終端抵抗 43に流れる電流の方法又は終端抵抗 43に発生する終端電圧 V3の極性は差動レシーバ 23により検出される。クロック再生回路 24は、立ち上がり検出回路及び PLL回路を含み構成され、 3本の信号線 31, 32, 33に伝送される伝送信号の立ち上がりエッジを検出することにより所定の周期を有するクロック CLKを再生して各差動レシーバ 21, 22, 23に出力する。各差動レシーバ 21, 22, 23は、入力されるクロック CLKの立ち上がりで後述するようにビット情報の判定を実行して、それぞれビット情報信号 Bl, Β2, Β3を出力する。

[0025] 図 2は図 1の各差動ドライノ 11, 12, 13の出力信号 Sl la, Sl lb, S12a, S12b, S13a, S13bの信号波形と、電流方向又は信号電圧の極性の定義と、割り当てられるビット情報の関係を示す波形図であり、図 3は図 1の信号伝送路 30の信号線 31, 3 2, 33を介して伝送する伝送信号の信号電圧 Vsl, Vs2, Vs3の信号波形と割り当てられるビット情報の関係を示す波形図である。各差動レシーバ 21, 22, 23は、入力されるビット情報信号に応じて、図 2に示される出力信号を出力し、このとき、入力される 3ビットのビット情報信号に応じて、信号伝送路 30の信号線 31, 32, 33を介して伝送する伝送信号の信号電圧 Vsl, Vs2, Vs3は図 3に示すようになる。

[0026] 図 4は図 1の多重差動伝送システムにおいて伝送されるビット情報と、信号伝送路 3 0の各信号線 31, 32, 33を伝送する伝送信号の信号電圧 Vsl, Vs2, Vs3との関係を示す図であり、図 5は図 1の信号線 31, 32, 33の信号電圧 Vsl, Vs2, Vs3を説明するための信号送信機 10と各信号線 31, 32, 33との等価回路を示す回路図である。ここで、各信号線 31, 32, 33の信号電圧 Vsl, Vs2, Vs3【こつ!/、て、図 4及び図 5 を参照して説明する。

[0027] 各信号線 31, 32, 33に ίま 2つの差動ドライノく（11, 12 ; 12, 13 ; 13, 11)力らの信号電圧 V , V が重畳される。各差動ドライバ 11, 12, 13の内部抵抗とし、信号受信機 20の終端抵抗 41, 42, 43のインピーダンスを Zとする（差動レシーバ 21, 22 , 23の入力インピーダンスは無限大 (理想値）とする。）と、各信号線 31, 32, 33に発生する信号電圧 Vsは、次式で表される。

[0028] [数 1]

_{Vs = L1±}V_L2 _z

r + 2Z '

[0029] ここで、 r《Zとおくことができるので、近似的に次式で表される。

[0030] [数 2]

[0031] 図 6は図 1の多重差動伝送システムにおいて伝送されるビット情報と、信号受信機 3 0の各終端抵抗 41, 42, 43の終端電圧 VI, V2, V3の極性との関係を示す図である。

[0032] 図 6から明らかなように、 3つの信号線 31, 32, 33に重畳したときに隣接する 1対の信号線間に生じる電位差 (終端抵抗 41, 42, 43の終端電圧）により、その電流の方向又はその終端電圧の極性を判定することで、全ビットが 0及び全ビットが 1の場合以外の 6状態において各差動ドライバ 11, 12, 13が出力したビット情報信号を復号することが可能である。また、信号伝送路 30の各信号線 31, 32, 33に印加される信号電圧は、いずれのビット情報信号を伝送する場合においてもトータルで 0となり、各信号線 31, 32, 33から輻射されるノイズが互いに打ち消しあうため、通常の差動伝送方法と同様にノイズの少ない伝送が可能である。

[0033] 図 7は図 1の信号受信機 20の各差動レシーバ 21, 22, 23によって実行されるビット情報判定処理を示すフローチャートである。

[0034] 図 7において、まず、ステップ S1において各差動レシーバ 21, 22, 23によって、各終端抵抗 41, 42, 43に流れる電流方向が負であるカゝ否カゝ、又は各終端抵抗 41, 4 2, 43の終端電圧 Vi(i= l, 2, 3)が負であるか否かを判定する。 YESのときはステツプ S2に進み、ビット情報 Biに 0を設定する一方、 NOのときはステップ S3に進みビット情報 Biに 1を設定する。そして、当該ビット情報判定処理を終了する。 [0035] 第 2の実施形態.

図 8は本発明の第 2の実施形態に係る多重差動伝送システムの構成を示すブロック図である。図 8において、第 2の実施形態に係る多重差動伝送システムは、信号送信機 10Aと信号受信機 20Aとが信号伝送路 30を介して接続されて構成される。信号送信機 10Aは、第 1の実施形態と同様に、 3個の差動ドライバ 11, 12, 13Aを備え、差動ドライバ 11, 12, 13Aと信号線 31, 32, 33との接続方法は第 1の実施形態と同様であり、差動ドライバ 11と差動ドライバ 12の出力信号の 2値電圧レベルは ± 1 [ V]で等しいが、差動ドライバ 13の出力信号の 2値電圧レベルは ± 1. 5 [V]であって、その絶対値は差動ドライバ 11, 12に比較して高く設定されている。

[0036] 信号受信機 20Aは、第 1の実施形態に係る信号受信機 20に比較して、しきい値電圧源 44を有する比較器 25と、比較器 25からの出力信号により連動して切り替え制御される切替スィッチ 26, 27と、絶対値演算器 28とをさらに備えたことを特徴としている。第 2の実施形態において、絶対値演算器 28は終端抵抗 43の終端電圧 V3を検出した後、その絶対値 I V3 Iを演算して、それを示す電圧信号を比較器 25の非反転入力端子に出力する。比較器 25は終端電圧 V3の絶対値 I V3 Iをしきい値電圧源 44からのしきい値電圧 Vthと比較して、 I V3 I > I Vth |のときハイレベルの制御信号を切替スィッチ 26, 27に出力することにより、切替スィッチ 26, 27を接点 b 側に切り替える一方、 I V3 I≤ I Vth I のときローレベルの制御信号を切替スイツチ 26, 27に出力することにより、切替スィッチ 26, 27を接点 a側に切り替える。各差動レシーバ 21, 22, 23は、入力されるクロック CLKの立ち上がりで後述するようにビット情報の判定を実行して、それぞれビット情報信号 Bl, B2, B3を出力する。ここで、切替スィッチ 26, 27が接点 a側に切り替えられているとき（図 11のステップ S11で N Oのときでステップ S21— S23の処理が実行される。）差動レシーバ 21からのビット情報信号 B1は切替スィッチ 26の接点 a側を介して出力され、差動レシーバ 22からのビット情報信号 B2は切替スィッチ 27の接点 a側を介して出力され、差動レシーバ 23からのビット情報信号 B3はそのまま出力される。一方、切替スィッチ 26, 27が接点 b側に切り替えられているとき（図 11のステップ S 11で YESのときでステップ S 12— S 14 の処理が実行される。 )差動レシーバ 23からのビット情報信号 B3の判定結果 (000 又は 111)を有するビット情報信号がビット情報信号 Bl, B2, B3として出力される。

[0037] 差動ドライバ 11, 12, 13の各出力信号の 2値信号電圧の絶対値を Vdl, Vd2, Vd 3とすると、第 2の実施形態に係る設定条件 (Vd3 > Vdl (例えば、 Vdl =Vd2= l. 0[V] ;Vd3 = l. 5 [V]のとき）においては、ビット情報信号 000、 111とその他全部のビット情報信号を区別する方法であって、以下の条件のもとで実行できる。

(1) I vdl I = I Vd2 I

(2) I Vd3 I≠ I Vdl I ： Vd3=Vdlのとき、ビット†青報信号 000, 111を送ると各信号線間電位差が 0になり判定不可となるため。

(3) I Vd3 I≠ I 3 Vdl | ： Vd3 = 3Vdlのとき、ビット情報信号 010〜101を送ると各信号線間電位差に 0が発生し判定不可となるため。

(4) I Vd3 I > I Vdl I /2 :しきい値 I vth I力 o以下になり判定不可となるため

(5) I Vdl -Vd3 I < I Vth I ：しきい値条件である。これにより、比較器 25及び絶対値演算器 28でのみ判断可能となる。

[0038] 当該第 1の設定例において、しきい値 Vthは 0. 5 [V] <Vth< l . 0[V]となるように設定され、例えば、 Vth=0. 8 [V]である。

[0039] 図 9は図 8の各差動ドライノ 11, 12, 13Aの出力信号 Sl la, Sl lb, S12a, S12b , S13a, SI 3bの信号波形を示す信号波形図である。また、図 10は図 8の信号伝送路 30の信号線 31, 32, 33を介して伝送する伝送信号の信号電圧 Vsl, Vs2, Vs3 の信号波形と割り当てられるビット情報の関係を示す波形図である。さらに、図 11は図 8の多重差動伝送システムにおいて伝送されるビット情報と、各信号線 31, 32, 3 3を伝送する伝送信号の信号電圧 Vsl, Vs2, Vs3と、信号受信機 30の各終端抵抗 41, 42, 43の終端電圧 VI, V2, V3とその極性との関係を示す図である。

[0040] 以上説明したように、 1つの差動ドライバ 13のみの信号電圧レベルを他の差動ドラィバ 11, 12の信号電圧レベルと異なる値とし、全ビット補償回路を形成する回路素子 25— 28を具備することで、全ビットが 0及び全ビットが 1の場合も含めた全 8状態のビット情報信号を復号することが可能である。また、信号伝送路 30の各信号線 31, 3 2, 33に印加される信号電圧は、いずれのビット情報信号を伝送する場合においてもトータルで 0となり、各信号線 31, 32, 33から輻射されるノイズが互いに打ち消しあうため、通常の差動伝送方法と同様にノイズの少な、伝送が可能である。

[0041] 図 12は図 8の多重差動伝送システムにおいて信号受信機 20の各差動レシーバ 21 , 22, 23及び比較器 25によって実行されるビット情報判定処理の第 1の実施例を示すフローチャートである。

[0042] 図 12において、まず、ステップ S11において比較器 25により終端抵抗 43の終端電圧 V3の絶対値 I V3 I力 Sしきい値 Vthを超える力否かを判断する。なお、本実施形態では、 I VI— V3 I < I vth Iは上述のしきい値条件（ I vdi— Vd3 I < I vth

I )で予め設定されている。ステップ S11で YESのときはステップ S12に進み一方、 NOのときはステップ S21に進み、各差動レシーバ 21, 22, 23によって各終端抵抗 4 1, 42, 43の終端電圧 Vi (i= l, 2, 3)の極性が負である力否かが判断され、 YESのときはステップ S22に進みビット情報信号 Biに 0を設定する一方、 NOのときはステツプ S23に進みビット情報信号 Biに 1を設定する。そして、当該ビット情報判定処理を終了する。ステップ S12において終端抵抗 43の終端電圧 V3が負であるカゝ否かが判断され、 YESのときはステップ S13に進み全ビット情報信号 BI, B2, B3に 0を設定する一方、 NOのときはステップ S14に進み全ビット情報信号 BI, B2, B3に 1を設定する。そして、当該ビット情報判定処理を終了する。

[0043] 第 2の実施形態の変形例.

図 13は本発明の第 2の実施形態の変形例に係る多重差動伝送システムの構成を示すブロック図である。第 2の実施形態の変形例は、図 8の第 2の実施形態に比較して、図 13に示すように、信号受信機 20Aに代えて、信号受信機 20Bを備え、信号受信機 20Bにおいて、切替スィッチ 26, 27に代えて、プログラムメモリ 50aを有して図 1 4のビット情報判定処理 (プログラムメモリ 50aに予め格納される。）を実行する復号処理器 50を備えたことを特徴としている。なお、絶対値計算器 28は、終端抵抗 42の終端電圧 V2を検出してその絶対値 I V2 I = I V1 +V3 Iを演算してその演算結果を示す信号を比較器 25の非反転入力端子に出力する。

[0044] 第 2の実施形態の変形例に係るにおいては、ビット情報信号 000及び 110と、 111 及び 000とを区別する方法であって、以下の条件のもとで実行できる。 (1) I vdi I = I Vd2 I

(2) I Vd3 I≠ I Vdl I ： Vd3=Vdlのとき、ビット†青報 OOO, 111を送ると各信号線間電位差が 0になり判定不可となるため。

(3) I Vd3 I≠ I 3 Vdl | ： Vd3 = 3Vdlのとき、ビット情報 010〜101を送ると各信号線間電位差に 0が発生し判定不可となるため。

(4) I Vdl -Vd3 I < I Vth I ：しきい値条件である。これにより、比較器 25及び絶対値演算器 28でのみ判断可能となる。なお、図 13において、絶対値演算器 28は終端電圧 V2の絶対値 I V2 Iを演算して比較器 25に出力する。

[0045] 図 13において、復号処理器 50は例えば CPU又は DSPで構成され、クロック再生回路 24からのクロックに同期して、差動レシーバ 21, 22, 23及び比較器 25からの各信号に基づいて、プログラムメモリ 50aに格納された図 14のビット情報判定処理を実行することにより、復号処理を実行してビット情報信号 Bl, B2, B3を発生して出力する。

[0046] 図 14は図 13の多重差動伝送システムにおいて信号受信機 20の復号処理器 50によって実行されるビット情報判定処理の第 2の実施例を示すフローチャートである。図 14において、ステップ S21— S23は差動レシーノ 21, 22, 23により実行される処理であり、ステップ S24は復号処理器 50単独で実行される処理であり、ステップ S11— S14は差動レシーバ 23及び比較器 25により実行される処理である。

[0047] 図 14において、まず、各差動レシーバ 21, 22, 23によって各終端抵抗 41, 42, 4 3の終端電圧 Vi (i= l, 2, 3)の極性が負であるカゝ否かが判断され、 YESのときはステツプ S22に進みビット情報信号 Biに 0を設定する一方、 NOのときはステップ S23に進みビット情報信号 Biに 1を設定した後、ステップ S24に進む。ステップ S24では、ビット情報信号 Bl, B2, B3力 00、 001、 110又は 111であるか否かが判断され、 YE Sのときはステップ S11に進む一方、 NOのときは当該ビット情報判定処理を終了する。ステップ S11において比較器 25により終端抵抗 43の終端電圧 V2の絶対値 | V2 I = I V1 +V3 I力 sしきい値 Vthを超える力否かを判断する。なお、本変形例では、 I V1 -V3 I < I vth Iは上述のしきい値条件（ I Vdi—vd3 I < I vth I )で予め設定されている。ステップ S11で YESのときはステップ S12に進み一方、 NOのときは当該ビット情報判定処理を終了する。ステップ S12において終端抵抗 43の終端電圧 V3が負であるか否かが判断され、 YESのときはステップ S13に進み全ビット情報信号 Bl, B2, B3に 0を設定する一方、 NOのときはステップ S14に進み全ビット情報信号 Bl, B2, B3に 1を設定する。

[0048] 第 3の実施形態.

図 15は本発明の第 3の実施形態に係る多重差動伝送システム（図 8の構成を用いて設定条件のみ異なる。）において伝送されるビット情報と、各信号線 31, 32, 33を伝送する伝送信号の各信号電圧 Vsl, Vs2, Vs3と、信号受信機 30の各終端抵抗 4 1, 42, 43の終端電圧 VI, V2, V3とその極性との関係を示す図である。第 3の実施形態は、第 2の実施形態に比較して設定条件のみが異なり、 Vd3 >Vdl (例えば、 V dl =Vd2= l . 0[V] ;Vd3 = 0. 8 [V]のとき）と設定されることを特徴としている。なお、装置構成は図 8の多重差動伝送システムを用いる。

[0049] 図 16は第 3の実施形態に係る多重差動伝送システムにおいて信号受信機 20の各差動レシーバ 21, 22, 23及び比較器 25によって実行されるビット情報判定処理の第 3の実施例を示すフローチャートである。図 16のビット情報判定処理は、図 12のビット情報判定処理に比較して、ステップ S 13の処理と、ステップ S 14の処理が入れ替わるのみである。以上のように構成された第 3の実施形態は第 2の実施形態と同様の作用効果を有する。

[0050] 第 3の実施形態の変形例.

図 17は本発明の第 3の実施形態の変形例に係る多重差動伝送システム（図 13の構成を用いて設定条件のみ異なる。 )において信号受信機 20の復号処理器 50によつて実行されるビット情報判定処理の第 4の実施例を示すフローチャートである。ここで、装置構成は図 13の多重差動伝送システムを用いる。図 17のビット情報判定処理は、図 13のビット情報判定処理に比較して、ステップ S 13の処理と、ステップ S 14の処理が入れ替わるのみである。以上のように構成された第 3の実施形態の変形例は第 2の実施形態の変形例と同様の作用効果を有する。

産業上の利用可能性

[0051] 以上詳述したように、本発明に係る多重差動伝送システムによれば、 3ビットのビット情報信号の差動伝送が 3本の信号線で可能となり、ノイズの増加を抑えた状態で、かつ、従来技術以上に少ない信号線を用いて多ビットの差動伝送が可能となる。特に、本発明の多重差動伝送システムは、従来以上の高画質を実現するためのディスプレィ用の多ビット伝送や、小型化が必要な機器における高速伝送方法として利用可能である。

Claims

請求の範囲

[1] 信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第 1、第 2及び第 3の信号線力なる信号伝送路とを備えた多重差動伝送システムのための信号送信機において、

上記第 1出力信号と上記反転第 3出力信号とを合成して第 1の信号線に送信し、上記第 2出力信号と上記反転第 1出力信号とを合成して第 2の信号線に送信し、上記第 3出力信号と上記反転第 3出力信号とを合成して第 1の信号線に送信することを特徴とする信号送信機。

[2] 上記第 1出力信号と、上記反転第 1出力信号と、上記第 2出力信号と、上記反転第 2出力信号と、上記第 3出力信号と、上記反転第 3出力信号とは、互いに同一の 2値信号電圧を有することを特徴とする請求項 1記載の信号送信機。

[3] 上記第 1出力信号と、上記反転第 1出力信号と、上記第 2出力信号と、上記反転第 2出力信号とは、互いに同一の 2値信号電圧を有し、かつ上記第 3出力信号と上記反転第 3出力信号とは異なる 2値信号電圧を有することを特徴とする請求項 1記載の信号送信機。

[4] 信号送信機と、信号受信機と、上記信号送信機と信号受信機との間を接続する第 1、第 2及び第 3の信号線力なる信号伝送路とを備えた多重差動伝送システムのための信号受信機において、

上記第 3の信号線と上記第 1の信号線との間に接続された第 3の終端抵抗に発生する終端電圧の極性を検出して、当該検出結果を第 3のビット情報信号として出力する第 3の差動レシーバとを備えたことを特徴とする信号受信機。

[5] 上記信号受信機は請求項 2記載の信号送信機からの各出力信号を受信することを特徴とする請求項 4記載の信号受信機。

[6] 請求項 3記載の信号送信機からの各出力信号を受信する請求項 4記載の信号受信機において、

上記第 3の終端抵抗に発生する第 3の終端電圧の絶対値が所定のしきい値電圧を超えるカゝ否かを判断する比較手段と、

上記第 3出力信号の 2値信号電圧の絶対値は上記第 1出力信号の 2値信号電圧の絶対値の半分よりも大きく設定され、かつ上記しきい値電圧は、上記第 1出力信号と上記第 3出力信号の 2値信号電圧の差の絶対値よりも大きくなるように設定されたことを特徴とする信号受信機。

[7] 請求項 3記載の信号送信機からの各出力信号を受信する請求項 4記載の信号受信機において、

上記第 2の終端抵抗に発生する第 2の終端電圧の絶対値が所定のしきい値電圧を超えるカゝ否かを判断する比較手段と、

上記第 3出力信号の 2値信号電圧の絶対値は上記第 1出力信号の 2値信号電圧の絶対値の半分よりも大きく設定されたことを特徴とする信号受信機。

[8] 請求項 1記載の信号送信機と、

請求項 4記載の信号受信機とを備えたことを特徴とする多重差動伝送システム。

[9] 請求項 2記載の信号送信機と、

請求項 5記載の信号受信機とを備えたことを特徴とする多重差動伝送システム。

[10] 請求項 3記載の信号送信機と、

請求項 6記載の信号受信機とを備えたことを特徴とする多重差動伝送システム。

[11] 請求項 3記載の信号送信機と、

請求項 7記載の信号受信機とを備えたことを特徴とする多重差動伝送システム。