WO2007122880A1 - 信号処理回路 - Google Patents

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WO2007122880A1
WO2007122880A1 PCT/JP2007/054324 JP2007054324W WO2007122880A1 WO 2007122880 A1 WO2007122880 A1 WO 2007122880A1 JP 2007054324 W JP2007054324 W JP 2007054324W WO 2007122880 A1 WO2007122880 A1 WO 2007122880A1
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value
mismatch
signal
processing circuit
signal processing
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PCT/JP2007/054324
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English (en)
French (fr)
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Noriaki Matsuno
Kiyoshi Yanagisawa
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NEC Corp
Original Assignee
NEC Corp
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
    • H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
    • H04L27/36—Modulator circuits; Transmitter circuits
    • H04L27/362—Modulation using more than one carrier, e.g. with quadrature carriers, separately amplitude modulated
    • H04L27/364—Arrangements for overcoming imperfections in the modulator, e.g. quadrature error or unbalanced I and Q levels

Definitions

  • the present invention relates to a signal processing circuit that is provided in a transmission device and performs quadrature modulation on a transmission baseband signal including a 1 (in-phase) component ZQ (quadrature) component, and particularly improves the modulation accuracy of quadrature modulation.
  • a 1 (in-phase) component ZQ (quadrature) component ZQ (quadrature) component
  • the carrier leak corresponds to a DC offset (DC offset) of the I / O component in terms of input of the quadrature modulator.
  • Factors that affect the modulation accuracy of quadrature modulators include carrier leaks, level variations between I / O components in terms of quadrature modulator input conversion (a factor of I / Q mismatch described later), and quadrature modulation.
  • There is orthogonality of the local signal input to the detector that is, variation in amplitude and phase difference between IZO components (a factor of IZQ mismatch described later).
  • the IZQ amplitude mismatch means that the amplitude of the IZO component of the output signal of the quadrature modulator does not match.
  • the causes of I / Q amplitude mismatch are (1) I / O component amplitude mismatch of the local signal input to the quadrature modulator, and (2) Transmit baseband signal input to the quadrature modulator.
  • the I / Q phase mismatch means that the phase difference of the I / O component of the output signal of the quadrature modulator deviates from 90 degrees.
  • causes of I / Q phase mismatch are as follows: (1) The phase difference of the I / O component of the local signal input to the quadrature modulator deviates from 90 degrees.
  • the phase difference of the IZO component of the band signal deviates from 90 degrees
  • FIG. 1 is a diagram illustrating a configuration example of a conventional signal processing circuit.
  • the signal processing circuit of this conventional example includes a transmission BB (baseband) signal generation unit 101, a test signal generation unit 103, a switch 104, and a DC offset 'I / Q mismatch network'.
  • Compensation unit 102 D / A converters 105, 105, mixers 106, 106, force calculator 107,
  • An envelope detection unit 108 An envelope detection unit 108, an A / D converter 109, and a compensation amount generation unit 110 are included.
  • Transmission BB signal generation section 101 generates a transmission baseband signal during a transmission operation.
  • the test signal generator 103 generates a test signal during the compensation operation.
  • the switch 104 selects a test signal generated by the test signal generation unit 103 during the compensation operation, and selects a transmission baseband signal generated by the transmission BB signal generation unit 101 during the transmission operation.
  • the DC offset 'I / Q mismatch compensator 102 sets the compensation amount for compensating for the DC offset of the quadrature modulator and the I / Q mismatch by the compensation amount generator 110 during the compensation operation.
  • the transmission baseband signal generated by the transmission BB signal generation unit 101 is corrected based on the compensation amount set by the compensation amount generation unit 110.
  • the DZA converter 105 is output from the DC offset 'I / Q mismatch compensator 102.
  • DZA converts the I component of the signal from a digital signal to an analog signal.
  • the mixer 106 converts the I component of the signal D / A converted by the D / A converter 105 into a local signal.
  • the I component of the signal is mixed and up-converted, and the mixer 106 is connected to the D / A converter 105.
  • the Q component of the DZA converted signal is mixed with the Q component of the local signal and up-converted.
  • the adder 107 includes an I component of the signal mixed by the mixer 106 and a mixer
  • the signal modulated in this way becomes the output signal of this signal processing circuit.
  • Envelope detection section 108 detects the amplitude of the envelope (envelope) of the output signal of the quadrature modulator.
  • the AZD converter 109 A / D converts the output signal of the envelope detection unit 108 from an analog signal to a digital signal.
  • the compensation amount generation unit 110 calculates the DC offset amount and I / Q mismatch amount of the quadrature modulator based on the digital signal A / D converted by the A / D converter 109, and the DC offset.
  • a compensation amount for compensating for the I / Q mismatch is generated and set in the DC offset 'I / Q mismatch compensation unit 102.
  • test signal generated by the test signal generator 103 is selected by the switch 104. This test signal is input to the baseband port of the quadrature modulator via the DC offset 'I / Q mismatch compensator 102 and D / A converters 105 and 105.
  • the amplitude of the quadrature-modulated signal is detected by the envelope detector 108, and the detected amplitude is converted to a digital signal by the A / D converter 109. Based on this digital signal, the compensation amount generator 110 generates a compensation amount.
  • FIG. 2 is a diagram illustrating a typical test signal used for compensating the quadrature modulator.
  • the test signal is typically a cosine wave for the I component and a sine wave for the Q component.
  • FIG. 3 is a diagram showing the constellation of the output signal of the quadrature modulator in an ideal state.
  • the ideal state of the quadrature modulator is that there is no DC offset in either the I component or Q component, and there is no I / Q amplitude mismatch or I / Q phase mismatch. is there.
  • the constellation draws a perfect circle with the center at the origin. For this reason, the envelope of the output signal of the quadrature modulator is a sine wave of a constant envelope.
  • FIG. 4 is a diagram showing the constellation of the output signal of the quadrature modulator having a DC offset.
  • the center of the constellation is shifted in the origin force. For this reason, the envelope of the output signal of the quadrature modulator increases and decreases with time.
  • FIG. 5 is a diagram showing the constellation of the output signal of the quadrature modulator with IZQ amplitude mismatch
  • FIG. 6 shows the constellation of the output signal of the quadrature modulator with I / Q phase mismatch.
  • the envelope of the quadrature modulator output signal increases or decreases with time.
  • the compensation amount generator 110 compares the period and phase in which the envelope of the output signal of the quadrature modulator increases or decreases with the phase and frequency of the test signal, thereby causing the quadrature modulator to have a direct current offset, I / O Check how many Q amplitude mismatches and IZQ phase mismatches exist, and generate a compensation amount to be set in DC offset 'I / Q mismatch compensation unit 102.
  • the transmission baseband signal generated by the transmission BB signal generation unit 101 is selected by the switch 104.
  • This transmission baseband signal is input to the DC offset 'I / Q mismatch compensation unit 102 and corrected based on the compensation amount that has already been set.
  • This corrected signal passes through the D / A converters 105 and 105, and the baseband power of the quadrature modulator.
  • the signal is input to the gate and quadrature modulation is performed.
  • the signal modulated in this way becomes the output signal of this signal processing circuit.
  • Patent document 1 is cited as a document disclosing a technique similar to the above.
  • Patent Document 1 discloses a method for compensating for an IZQ phase mismatch of a quadrature modulator using only two points of the first quadrant force and the fourth quadrant on the I / Q quadrature coordinates as test signals. ing. According to this method, the test signal is simplified.
  • Patent Document 2 discloses a method of performing a compensation operation by inputting a sine wave test signal to a baseband port of a quadrature modulator.
  • Patent Document 3 is another document that discloses the same technique as described above.
  • the transmission data is obtained by frequency conversion using an IZQ orthogonal down converter.
  • a method for improving the accuracy of the quadrature modulator based on the received signal is disclosed.
  • Patent Documents 4 to 9 are listed as other documents disclosing the same technique as described above.
  • test signal is a sine wave
  • ROM for storing the waveform data of the test signal
  • a smooth test signal is generated. Therefore, there is a problem that it is necessary to operate at an appropriate clock speed, and an A / D converter that converts the output of the envelope detector to AZD is necessary.
  • Patent Document 1 discloses only a method for compensating for I / Q phase mismatch, and does not disclose a method for compensating for IZQ amplitude mismatch.
  • the DC offset in terms of quadrature modulator input that is, the carrier leak in terms of quadrature modulator output is suppressed sufficiently low.
  • I / Q amplitude mismatch must be suppressed sufficiently low.
  • FIG. 7 is a diagram illustrating an example of two test signals used for the compensation operation of the quadrature modulator.
  • the quadrature modulator has no DC offset, I / Q phase mismatch, and I / Q amplitude mismatch.
  • point 5 is the point in the first quadrant and point 6 is the point in the second quadrant.
  • the amplitude from the origin to the point 5 and the distance from the origin to the point 6 are detected from the amplitude of the comprehensive line of the output signal of the quadrature modulator.
  • the condition where these distances are equal is determined as the condition where there is no I / Q phase mismatch. Therefore, when the quadrature modulator is in an ideal state, the method disclosed in Patent Document 1 clearly functions correctly.
  • the quadrature modulator always has an input-converted DC offset because of its manufacturing accuracy.
  • FIG. 8 is a diagram illustrating an example of two test signals used for compensation operation of a quadrature modulator when a DC offset exists in the quadrature modulator. Again, it is assumed that the quadrature modulator has no 1 / Q phase mismatch and no IZQ amplitude mismatch.
  • FIG. 8 is different from the example of FIG. 7 in that a positive DC offset occurs in the I component and a negative DC offset occurs in the Q component. Therefore, even when there is no input to the quadrature modulator, a carrier leak corresponding to the point 0 ′ occurs. Due to this DC offset, points 5 and 6 shift to points 5 'and 6' in the lower right direction, respectively.
  • the distance from the origin to point 5 'and the distance from the origin to point 6' are obtained by detecting the envelope of the output signal of the quadrature modulator. Therefore, the condition where these distances are equal is determined as the condition where there is no I / Q phase mismatch.
  • Patent Document 2 has a problem that the configuration becomes complicated, such as a test signal generation unit that generates a sine wave test signal and an A / D converter. There is.
  • Patent Document 6 In the prior art disclosed in Patent Document 6, four points on the phase plane where the signal strengths of the output signals of the quadrature modulator are equal are obtained, and the compensation amounts of I / Q phase mismatch and DC offset are calculated. Seeking at the same time.
  • this technology also requires an AZD converter.
  • Patent Document 6 does not disclose a solution for the problem that it is necessary to obtain the I / Q amplitude mismatch amount in advance.
  • the I / Q amplitude difference is calculated from three pieces of information: the signal strength of each input signal of the quadrature modulator and the signal strength of the output signal of the quadrature modulator.
  • the compensation amount of the match is calculated.
  • this technology also requires an A / D converter.
  • the effects of DC offset and I / Q phase mismatch on the signal strength of the output signal of the quadrature modulator are not considered. As a result, this technique will only work correctly when there is no DC offset or I / Q amplitude mismatch.
  • Patent Documents 8 and 9 do not disclose this.
  • Patent Documents 8 and 9 since the quadrature demodulator is used during the compensation operation, the output signal of the quadrature demodulator is converted into a digital signal by the AZD converter. After that, the IZQ phase mismatch amount is obtained, and the calculation process is performed to find the compensation amount to compensate for it. In other words, since it is necessary to obtain the IZQ phase mismatch amount and the compensation amount from the data obtained in the limited resolution range of the AZD converter, there is a problem that the accuracy of the compensation amount may deteriorate. Patent Documents 8 and 9 do not disclose how to solve this problem.
  • Patent Document 1 JP 2002-252663 A
  • Patent Document 2 Japanese Patent Laid-Open No. 08-213846
  • Patent Document 3 Japanese National Publication No. 09-504673
  • Patent Document 4 Japanese Patent Laid-Open No. 2004-007083
  • Patent Document 5 Special Table 2004-509555
  • Patent Document 6 International Publication No. 2003/101061 Pamphlet
  • Patent Document 7 Japanese Patent Laid-Open No. 06-350658
  • Patent Document 8 Japanese Patent Application Laid-Open No. 2004-274288
  • Patent Document 9 JP 2004-363757 A
  • An object of the present invention is to provide a signal processing circuit that can compensate for an IZQ mismatch of a quadrature modulator by reducing the influence of a residual DC offset without complicating the configuration.
  • the IZQ amplitude mismatch where the amplitude of the I / Q component of the output signal of the quadrature modulator does not match, and the I / Q phase mismatch, where the phase difference of the I / Q component of the output signal of the quadrature modulator deviates from 90 degrees
  • a signal processing circuit for compensating for an I / Q mismatch including
  • Test signals that are input to the quadrature modulator and are generated in succession, with a total of four test signals consisting of two sets of two points that are point-symmetric with respect to the origin on the I / Q Cartesian coordinates.
  • a test signal generating means for outputting to the baseband port of the quadrature modulator, and detecting and outputting the amplitude of the envelope of the output signal of the quadrature modulator when the four test signals are generated Detection means;
  • Calculating means for calculating and outputting an average value of the output signals of the detection unit when the two test signals of the set are generated for each of the two sets of test signals;
  • the amplitude and / or phase of the test signal is adjusted so that the average values of the two sets of test signals are equal to each other, and an I / Q mismatch amount is calculated based on the adjustment result And a control means.
  • a total of four test signals are generated by setting two sets of two points that are symmetrical to each other with respect to the origin, and two sets of test signals for each set are generated. Since the IZQ mismatch amount is calculated using the average value of the amplitude of the envelope of the output signal of the quadrature modulator when it occurs, the effect of residual DC offset can be eliminated.
  • test signal can be simplified as a rectangular wave. . Therefore, a means for generating a sine wave test signal is not required, and the memory area for storing the test signal data can be small, so that the configuration is not complicated.
  • FIG. 1 is a block diagram showing an example of the overall configuration of a conventional signal processing circuit.
  • FIG. 2 is a diagram showing a typical test signal used for compensation operation of a conventional quadrature modulator.
  • FIG. 3 is a diagram showing a constellation of an output signal of a quadrature modulator in an ideal state.
  • FIG. 4 is a diagram showing constellation of an output signal of a quadrature modulator having a DC offset.
  • FIG. 5 is a diagram showing a constellation of an output signal of a quadrature modulator having an I / Q amplitude mismatch.
  • FIG. 6 is a diagram showing the constellation of an output signal of a quadrature modulator having an I / Q phase mismatch.
  • FIG. 7 is a diagram showing two test signals used in the method disclosed in Patent Document 1.
  • FIG. 8 A diagram showing a state in which two test signals used in the method disclosed in Patent Document 1 are shifted under the influence of a DC offset.
  • FIG. 9 A block diagram showing the overall configuration of the signal processing circuit of the first exemplary embodiment of the present invention.
  • FIG. 10 is a block diagram showing a configuration of a comparison unit shown in FIG.
  • FIG. 11 is a block diagram showing a configuration of the Sampnore mean value calculation unit shown in FIG.
  • FIG. 11 is a circuit diagram showing the configuration of the Sampnore mean value calculation unit shown in FIG.
  • FIG. 10 is a diagram showing a configuration of the correction unit shown in FIG.
  • FIG. 14 is a diagram showing the configuration of the correction unit shown in FIG. 13 by an amplifier and an adder.
  • FIG. 16 is a flowchart for explaining the compensation operation for the IZQ amplitude mismatch in the signal processing circuit shown in FIG.
  • FIG. 17 is a timing chart for explaining the compensation operation of the I / Q amplitude mismatch in the signal processing circuit shown in FIG.
  • FIG. 10 is a flowchart for explaining an I / Q phase mismatch compensation operation in the signal processing circuit shown in FIG.
  • FIG. 19 is a timing chart for explaining the compensation operation for the I / Q phase mismatch in the signal processing circuit shown in FIG.
  • FIG. 10 is a diagram showing a state where the four test signals used for the I / Q amplitude mismatch compensation operation in the signal processing circuit shown in FIG. 9 are shifted by the influence of the DC offset. 21] It is a diagram showing a state in which the four test signals used for the I / Q amplitude mismatch compensation operation in the signal processing circuit shown in Fig. 9 shift due to the effects of DC offset and amplitude mismatch.
  • FIG. 10 is a diagram showing a state in which the four test signals used for the I / Q phase mismatch compensation operation in the signal processing circuit shown in FIG. 9 shift due to the influence of the DC offset.
  • Fig. 10 is a diagram showing the state in which the four test signals used for the I / Q phase mismatch compensation operation in the signal processing circuit shown in Fig. 9 shift under the influence of DC offset and phase mismatch. 24] A block diagram showing the overall configuration of the signal processing circuit of the second embodiment of the present invention.
  • FIG. 25 is a block diagram showing an overall configuration of a signal processing circuit according to a third embodiment of the present invention.
  • FIG. 26 is a flowchart for explaining an IZQ amplitude mismatch compensation operation in the signal processing circuit shown in FIG. 25.
  • FIG. 27 is a flowchart for explaining an IZQ phase mismatch compensation operation in the signal processing circuit shown in FIG. 25.
  • FIG. 28 is a block diagram showing a configuration of a comparison unit according to the signal processing circuit of the fourth exemplary embodiment of the present invention.
  • FIG. 29 is a block diagram showing an overall configuration of a signal processing circuit according to a fifth embodiment of the present invention.
  • FIG. 30 is a flowchart illustrating an I / Q amplitude mismatch compensation operation in the signal processing circuit shown in FIG. 29.
  • FIG. 31 is a flowchart illustrating an I / Q phase mismatch compensation operation in the signal processing circuit shown in FIG. 29.
  • FIG. 32 is a block diagram showing an overall configuration of a signal processing circuit according to a sixth embodiment of the present invention.
  • FIG. 33 is a block diagram showing an overall configuration of a signal processing circuit according to a seventh embodiment of the present invention.
  • FIG. 34 is a flowchart illustrating an I / Q amplitude mismatch compensation operation in the signal processing circuit shown in FIG. 33.
  • FIG. 35 is a flowchart illustrating an IZQ phase mismatch compensation operation in the signal processing circuit shown in FIG. 33.
  • the main purpose of the present invention is to compensate for the I / Q mismatch of the quadrature modulator, and any conventional technique (for example, a means for compensating for the DC offset of the quadrature modulator)
  • any conventional technique for example, a means for compensating for the DC offset of the quadrature modulator
  • the means disclosed in JP-A-5-14429 and JP-A-7-58791 are used. Therefore, in the drawings described below, means for compensating for the direct current offset of the quadrature modulator is omitted.
  • FIG. 9 is a block diagram showing the overall configuration of the signal processing circuit according to the first embodiment of the present invention.
  • the signal processing circuit of this embodiment includes a transmission BB (baseband) signal generation unit 1, an I / Q mismatch compensation unit 2, a test signal generation unit 3, and a switch 4. , DZA converters 5 and 5, mixers 6 and 6, adder 7, envelope detector 8, comparator 9, and controller
  • Transmission BB signal generator 1 generates a transmission baseband signal during a transmission operation.
  • the compensation amount for compensating the I / Q mismatch of the quadrature modulator is set by the control unit 10 during the compensation operation, and is set by the control unit 10 during the transmission operation. Based on the compensation amount, the transmission baseband signal generated by the transmission BB signal generator 1 is corrected.
  • test signal generation unit 3 sets two sets of two points that are symmetrical with respect to the origin on the I / Q orthogonal coordinates under the control of the control unit 10 as two sets. Generate a total of 4 test signals.
  • the test signal generation unit 3 performs a compensation operation for the I / Q amplitude mismatch by combining a pair consisting of a point where only the I component is positive and a point where only the I component is negative, and only the Q component. A total of four test signals are generated, with two sets consisting of a point where is positive and a point where only the Q component is negative.
  • test signal generation unit 3 performs the operation of compensating for I / Q phase mismatch by combining the points in the first quadrant and the third quadrant, the second quadrant, and the fourth quadrant. A total of four test signals are generated, with two pairs consisting of points in the quadrant.
  • Switch 4 selects a test signal generated by test signal generation unit 3 during the compensation operation, and selects a signal corrected by IZQ mismatch compensation unit 2 during the transmission operation.
  • the DZA converter 5 converts the I component of the signal selected by the switch 4 from the digital signal.
  • DZA converter 5 is the Q of the signal selected by switch 4.
  • the mixer 6 converts the I component of the signal D / A converted by the D / A converter 5 into the local signal I
  • the component 6 is mixed and up-converted, and the mixer 6 converts the D / A conversion by the D / A converter 5.
  • the Q component of the converted signal is mixed with the Q component of the local signal and up-converted. [0072]
  • the adder 7 is mixed with the I component of the signal mixed by the mixer 6 and the mixer 6.
  • the envelope detector 8 detects the amplitude of the envelope (envelope) of the output signal of the quadrature modulator.
  • the comparison unit 9 calculates an average value of the output of the envelope detection unit 8 for the two test signals of the set, and further compares the average values of the sets. To do.
  • the comparison unit 9 performs the average value of the output of the envelope detection unit 8 when the positive and negative test signals are generated only for the I component and the Q component during the I / Q amplitude mismatch compensation operation. Only The average value of the output of the envelope detector 8 when the positive and negative test signals are generated is calculated, and the calculated average values are compared with each other.
  • the comparator 9 performs an I / Q phase mismatch compensation operation, the average value of the output of the envelope detector 8 when the test signals in the first quadrant and the third quadrant are generated, and the second quadrant. And the average value of the output of the envelope detector 8 when the fourth quadrant test signal is generated, and the calculated average values are compared.
  • control unit 10 controls the test signal generation unit 3 to generate the above-described four test signals in total, and 1 / Q of the quadrature modulator based on the comparison result in the comparison unit 9. Calculate the mismatch amount, generate a compensation amount to compensate for the I / Q mismatch, and set it in the IZQ mismatch compensation unit 2.
  • the control unit 10 generates the average value of the output of the envelope detection unit 8 when only the I component generates positive and negative test signals, and the Q component. Only the process of updating the amplitude of the I component of the test signal is repeated a predetermined number of times so that the average value of the output of the envelope detector 8 when the positive and negative test signals are generated becomes equal. And The control unit 10 calculates the I / Q amplitude compensation amount from the finally obtained ratio of the amplitude of the I component and the Q component of the test signal.
  • the control unit 10 determines the average value of the output of the envelope detection unit 8 when the test signals in the first quadrant and the third quadrant are generated, and the second quadrant The amplitude of the I component of the test signal in the first quadrant and the third quadrant, the second quadrant and the second quadrant so that the average value of the output of the envelope detector 8 when the test signal in the fourth quadrant is generated is equal.
  • the process of updating the amplitude of the I component of the test signal in the four quadrants is repeated a predetermined number of times.
  • control unit 10 determines the final obtained amplitude of the I component of the test signal in the first and third quadrants and the amplitude of the I component of the test signal in the second and fourth quadrants. Calculate the I / Q phase compensation amount from the ratio.
  • comparison unit 9 the configuration of comparison unit 9 and IZQ mismatch compensation unit 2 shown in FIG. 9 will be described in detail.
  • FIG. 10 is a block diagram showing a configuration of comparison unit 9 shown in FIG.
  • the comparison unit 9 includes sample average value calculation units 91 A and 91 B and a comparator 92.
  • the Sampnore average value calculation unit 91A stores the outputs of the envelope detection unit 8 and calculates and outputs the average value.
  • the Sampnore average value calculation unit 91B stores the outputs of the envelope detection unit 8 and calculates and outputs the average value.
  • the comparator 92 compares the outputs of the sample average value calculation units 91A and 91B, and outputs the comparison result to the control unit 10.
  • FIG. 11 is a block diagram showing a configuration of sample average value calculation units 91A and 91B shown in FIG.
  • sample average value calculation units 91A and 91B have sample holding circuits 93A and 93B and an average value calculation circuit 94.
  • the sample holding circuit 93A stores the output of the envelope detection unit 8 when one test signal of the same set is being generated, and the sample holding circuit 93B generates the other test signal of the same set. Stores the output of envelope detector 8 when The average value calculation circuit 94 calculates the average value of the values stored in the sample holding circuits 93 A and 93 B, and outputs it to the control unit 10.
  • FIG. 12 is a circuit diagram showing a configuration of sample average value calculation units 91A and 91B shown in FIG.
  • sample average value calculation units 91A and 91B have capacitors C1 to C3 and switches S1 to S8. Capacitances C1 and C2 have the same capacitance value.
  • switch S4 is turned off, and then switch S1 is turned on.
  • the input voltage (voltage information 1: voltage corresponding to the output of the envelope detector 8 when one test signal of the same set is generated) is stored as a charge in the capacitor C1.
  • the switch S1 is turned off, and the capacitor C1 enters a charge holding state.
  • switch S5 is turned off, and then switch S3 is turned on.
  • the input voltage at that time (voltage information 2: voltage corresponding to the output of the envelope detector 8 when one test signal of the same set is generated) is stored as a charge in the capacitor C2.
  • switch S7 is turned on, then switch S2 is turned on, and finally switch S8 is turned on.
  • an output voltage proportional to the average value of voltage information 1 and voltage information 2 is output.
  • FIG. 13 is a diagram showing a configuration of the IZQ mismatch compensation unit 2 shown in FIG.
  • I / Q mismatch compensator 2 performs two matrix operations on the IZQ component of the transmission baseband signal in cascade.
  • Gl is a parameter indicating the amount of I / Q phase compensation to compensate for the I / Q phase mismatch
  • G2 is the I / Q amplitude compensation for compensating for the I / Q amplitude mismatch. It is a parameter indicating the quantity.
  • control unit 10 is based on the ratio of the amplitude of the I component and the Q component of the test signal finally obtained. To calculate.
  • control unit 10 determines the amplitude of the I component when the test signal of the first quadrant and the third quadrant is generated and the second The calculation is based on the ratio of the amplitude of the I component when the test signal in the quadrant and the fourth quadrant is generated.
  • Equation 4 Vi-l / x + Gl) 2 + (-Gl / x + l) 2
  • Equation 4 The condition in which the two output magnitudes in Equations 2 and 3 are balanced is found in Equation 4 below.
  • the control unit 10 generates the I component when the test signals for the first and third quadrants are generated. Determine the ratio between the amplitude and the amplitude of the I component when the test signals in the second and fourth quadrants are generated. In other words, if this ratio is X 2 , then G1 at that time can be obtained from Equation 5.
  • Equation 5 There are several ways to find the solution of Equation 5. In this section, we describe how to find an approximate solution using a method that is easy to implement in hardware.
  • the amount of I / Q phase mismatch in quadrature modulators is not very large. That is, the above X is close to 1 and G1 is close to 0.
  • Equation 6 it is assumed that d and Gl are both sufficiently smaller than 1, and the higher order of d and Gl If the term is omitted, the following Equation 7 is obtained.
  • FIG. 14 is a diagram showing the I / Q mismatch compensator 2 shown in FIG. 13 by an amplifier and an adder.
  • the I / Q mismatch compensator 2 shown in FIG. 13 determines the I component of the input signal.
  • An amplifier 21 that amplifies with an amplification factor G2 an amplifier 22 that amplifies the Q component of the input signal with an amplification factor G1 'G2
  • the Q of the input signal This can be realized by an amplifier 24 that amplifies the components at an amplification factor of 1 / G2, an adder 25 that adds the outputs of the amplifiers 21 and 22, and an adder 26 that adds the outputs of the amplifiers 23 and 24.
  • FIG. 15 is a flowchart for explaining a flow of a series of compensation operations in the signal processing circuit shown in FIG.
  • the signal processing circuit of the present embodiment first performs a compensation operation for the DC offset of each of the I component and Q component (step 71), and then the IZQ amplitude mismatch. Compensation is performed (step 72), and finally IZQ phase mismatch compensation is performed (step 73).
  • the DC offset compensation operation is performed by means similar to the conventional technique not shown in FIG. 9, and is not an essential part of the present invention. Therefore, in the following, explanation of the compensation operation for DC offset is omitted, and only the compensation operation for I / Q amplitude mismatch and I / Q phase mismatch is explained.
  • FIG. 16 is a flowchart for explaining an I / Q amplitude mismatch compensation operation in the signal processing circuit shown in FIG.
  • control unit 10 sets the amplitudes of the I component and Q component of the test signal to initial values (step 201). Specifically, the control unit 10 selects the same initial value for the amplitude of the I component and the amplitude of the Q component.
  • control unit 10 sets an update unit (hereinafter referred to as correction amount 1) for updating the amplitude of the I component of the test signal to an initial value (step 202).
  • correction amount 1 an update unit for updating the amplitude of the I component of the test signal to an initial value
  • control unit 10 sets a mode in which only the I component is positive and the Q component is 0 as a test signal generated by the test signal generation unit 3 (step 203). While this mode is maintained, the D / A converter 5 force outputs a DC signal proportional to the test signal. This D
  • the C signal is mixed by mixer 6 with the I component of the local signal. Therefore, the quadrature modulator
  • a signal with a constant amplitude appears at the output.
  • the amplitude of this signal is detected by the envelope detector 8. Since the envelope detector 8 generally has a square characteristic, The output of the envelope detector 8 is a signal proportional to the square of the amplitude of the output signal of the quadrature modulator.
  • the comparison unit 9 captures the output of the envelope detection unit 8 (step 204).
  • control unit 10 has a point that only the above-mentioned I component is positive and the Q component is 0, only the I component is negative and the Q component is 0, only the Q component is positive and the I component is 0.
  • the output of the envelope detection unit 8 when the test signal is generated is sent to the comparison unit 9 in total, that is, only the Q component is negative and the I component is 0.
  • the process of updating the IZQ component and the positive / negative combination of the test signal step 206) and the processes of steps 203 and 204 are repeated.
  • Comparing unit 9 finishes capturing the output of envelope detecting unit 8 when generating the above four test signals in total, and then outputs the envelope when generating a test signal in which only the I component is positive.
  • An average value (referred to as value 1) between the output of the loop detector 8 and the output of the envelope detector 8 when a test signal in which only the I component is negative is calculated (step 207).
  • the comparison unit 9 detects the output of the envelope detection unit 8 when only the Q component is positive and the envelope detection when the output of the test signal where only the Q component is negative
  • the average value with the output of part 8 (this is called value 2) is calculated (step 208).
  • the comparison unit 9 compares the value 1 and the value 2 and passes the comparison result to the control unit 10 (step 209).
  • control unit 10 updates the amplitude of the I component of the test signal so that value 1 is equal to value 2 based on the comparison result of step 209. Specifically, when the value 1 is larger in Step 209, the control unit 10 reduces the amplitude of the I component of the test signal by the correction amount 1 (Step 2 10). On the other hand, when the value 2 is larger in Step 209, the control unit 10 increases the amplitude of the I component of the test signal by the correction amount 1 (Step 211).
  • control unit 10 performs the process of updating the correction amount 1 (step 213) until the trial from step 203 to steps 210 and 211 is completed a predetermined number of times (step 212), and step 203 to step 210. , Repeat the process up to 211.
  • the control unit 10 determines the IZQ amplitude mismatch of the quadrature modulator based on the ratio between the final amplitude of the I component of the test signal and the amplitude of the Q component of the test signal. The amount of stitches is calculated, and the I / Q amplitude compensation amount to be set in the I / Q mismatch compensation unit 2 is calculated based on the calculated I / Q amplitude mismatch amount (step 214).
  • the control unit 10 determines that the amplitude of the I component of the transmission baseband signal is “the amplitude of the I component of the test signal Z the amplitude of the Q component of the test signal” with respect to the amplitude of the Q component.
  • the IZQ amplitude compensation amount in I / Q mismatch compensator 2 so that
  • FIG. 17 is a timing chart for explaining an I / Q amplitude mismatch compensation operation in the signal processing circuit shown in FIG. 9, and shows a time-series change of the internal signal.
  • the initial values of the amplitudes of the I and Q components of the test signal are set to the same value.
  • the test signal generator 3 performs a test signal in which only the I component is positive, a test signal in which only the I component is negative, and a test in which only the Q component is positive.
  • the test signal with only negative signal and Q component is sequentially output.
  • the average value of the output of the envelope detector 8 when only the I component is generating a positive and negative test signal is as follows. It is smaller than the average value of the output of the envelope detector 8.
  • control unit 10 increases the amplitude of the I component of the test signal by the correction amount 1, and then updates the value of the correction amount 1 to a smaller value.
  • test signal generator 3 outputs four test signals again. Note that the amplitude of the I component of the test signal has increased by the initial value of correction amount 1.
  • the average value of the output of the envelope detector 8 when only the I component is generating a positive and negative test signal is as follows. It is larger than the average value of the output of the envelope detector 8.
  • control unit 10 decreases the amplitude of the I component of the test signal by the correction amount 1, and then updates the value of the correction amount 1 to a smaller value.
  • control unit 10 repeats the operation from the output of the test signal until the value of the correction amount 1 is updated a predetermined number of times (five times in FIG. 17).
  • the control unit 10 determines the final amplitude of the I component of the test signal. Calculate the I / Q amplitude mismatch amount of the quadrature modulator based on the ratio to the amplitude of the Q component of the test signal, and set it to the I / Q mismatch compensation unit 2 based on the calculated I / Q amplitude mismatch amount. Calculate the I / Q amplitude compensation amount.
  • FIG. 18 is a flowchart for explaining an I / Q phase mismatch compensation operation in the signal processing circuit shown in FIG.
  • control unit 10 sets the amplitude of the test signal to an initial value (step 301). Specifically, the control unit 10 selects an initial value for the ratio of the amplitude of the I component and the Q component so that the I / Q amplitude mismatch is canceled, based on the compensation result of the IZQ amplitude mismatch described above.
  • control unit 10 sets an update unit (hereinafter referred to as a correction amount 2) for updating the amplitude of the I component of the test signal to an initial value (step 302).
  • a correction amount 2 an update unit for updating the amplitude of the I component of the test signal to an initial value
  • control unit 10 sets variable N to an initial value (step 303).
  • N represents the quadrant in which the plot exists when the test signal is plotted on I / Q Cartesian coordinates. Therefore
  • N is chosen to be an intermediate value between 1 and 4.
  • the DC signals are mixed with local signals by mixers 6 and 6, respectively. Therefore, orthogonal transformation
  • envelope detector 8 A constant amplitude signal appears at the output of the key.
  • the amplitude of this signal is detected by the envelope detector 8. Since envelope detector 8 generally has a square characteristic, the output of envelope detector 8 is a signal proportional to the square of the amplitude of the output signal of the quadrature modulator.
  • the comparison unit 9 takes in the output of the envelope detection unit 8 (step 305).
  • the process of updating N step 307) and the processes of steps 304 and 305 are repeated until the capture attempt is completed (step 306).
  • the comparison unit 9 compares the value 3 with the value 4, and passes the comparison result to the control unit 10 (step 310).
  • control unit 10 performs the process of updating the correction amount 2 (step 314) until the trial from step 303 to step 311, 312 is completed a predetermined number of times (step 313), and step 303 to step 311. , Repeat the process up to 312.
  • FIG. 19 is a timing chart for explaining the compensation operation for the I / Q amplitude mismatch in the signal processing circuit shown in FIG. 9, and shows a time-series change of the internal signal.
  • the initial values of the amplitudes of the I and Q components of the test signal are set to different values so that the I / Q amplitude mismatch is canceled.
  • the test signal generator 3 sequentially outputs test signals in the first quadrant, the third quadrant, the second quadrant, and the fourth quadrant in the I / Q orthogonal coordinates.
  • the average value of the output of the envelope detector 8 when the test signals in the first quadrant and the third quadrant are generated generates the test signals in the second quadrant and the fourth quadrant. It is larger than the average value of the output of the envelope detector 8 when the test signals in the first quadrant and the third quadrant are generated. It is larger than the average value of the output of the envelope detector 8 when the test signals in the first quadrant and the third quadrant are generated. It is larger than the average value of the output of the envelope detector 8 when the test signals in the first quadrant and the third quadrant are generated generates the test signals in the second quadrant and the fourth quadrant. It is larger than the average value of the output of the envelope detector 8 when the test signals in the first quadrant and the third quadrant are generated. It is larger than the average value of the output of the envelope detector 8 when the test signals in the first quadrant and the third quadrant are generated. It is larger than the average value of the output of the envelope detector 8 when the test signals in the first quadrant and the third quadrant are generated. It is larger than
  • control unit 10 reduces the amplitude of the I component of the test signal in the first quadrant and the third quadrant by the correction amount 2, and also the amplitude of the I component of the test signal in the second quadrant and the fourth quadrant. Is increased by correction amount 2, and then the value of correction amount 2 is updated to a smaller value.
  • the test signal generator 3 outputs four test signals again. Note that the amplitude of the I component of the test signal in the first and third quadrants is reduced by the correction amount 2, and the amplitude of the I component of the test signal in the second and fourth quadrants is increased by the correction amount 2. ing.
  • the average value of the output of the envelope detector 8 when the test signals in the first and third quadrants are generated generates the test signals in the second and fourth quadrants. It is larger than the average value of the output of the envelope detector 8 when the test signals in the first and third quadrants are generated. It is larger than the average value of the output of the envelope detector 8 when the test signals in the first and third quadrants are generated.
  • control unit 10 reduces the amplitude of the I component of the test signal in the first quadrant and the third quadrant by the correction amount 2, and also the amplitude of the I component of the test signal in the second quadrant and the fourth quadrant. Is increased by correction amount 2, and then the value of correction amount 2 is updated to a smaller value.
  • the control unit 10 repeats the operation from the output of the above test signal to the update of the value of the correction amount 2 a predetermined number of times (five times in FIG. 19).
  • the control unit 10 gradually decreases the value of the correction amount 2, so that the difference between the average values gradually approaches zero. Therefore, the control unit 10 determines the quadrature modulator based on the ratio between the amplitude of the I component of the test signal in the first quadrant and the third quadrant and the amplitude of the I component of the test signal in the second quadrant and the fourth quadrant.
  • the IZQ phase mismatch amount for the IZQ mismatch compensation unit 2 is calculated based on the calculated I / Q phase mismatch amount.
  • I, Q (l, 0), (0, 1), (-1, 0), (0, 1).
  • an average value of the square of the distance from the origin to the point 1 ′ and the square of the distance from the origin to the point 3 ′ is obtained.
  • the average value of the square of the distance from the origin to point 2 'and the square of the distance from the origin to point 4' is obtained.
  • loop processing is performed so that the difference between the above two average values becomes small, and the I / Q amplitude mismatch amount is calculated from the ratio of the amplitude of the I component and the Q component of the final test signal. Is obtained.
  • the effect of the residual DC offset is completely removed, and the expected operation is realized.
  • the DC offset amount that is, the coordinates of the point 0 ′ in FIG. 20 is expressed as (a, b).
  • the square of the distance from the origin to point 1 ' is (l + a) 2 + 2.
  • the square of the distance from the origin to point 3 ' is (1 a) "2 + b" 2.
  • the average of both is 1 + a 2 + 2.
  • the average of the square of the distance from the origin to point 2 'and the square of the distance from the origin to point 4' is still l + a 2 + 2. In other words, the effect of DC offset is completely eliminated.
  • I, Q (l, 0), (0, 1), (-1, 0), (0, 1). These four points correspond to points 1 to 4 indicated by white circles in FIG.
  • two sets of two points in the I / Q amplitude mismatch compensation operation, two sets of two points, one set consisting of two points that are symmetrical with respect to the origin, have a total of four test signals.
  • the envelope detector 8 having the square characteristic, first, the square of the distance from the origin to the point 5 ′ and the origin to the point 7 ′. The average value with the square of the distance to is obtained. Next, the average value of the square of the distance from the origin to point 6 'and the square of the distance from the origin to point 8' is obtained. Next, loop processing is performed so that the difference between the above two average values becomes small, and the I / Q phase mismatch amount is obtained from the amplitude of the test signal finally obtained. At the stage of the above process of taking the average value of the square of the distance, the effect of the DC offset is completely eliminated, and the expected operation is realized.
  • the DC offset amount that is, the 0 'coordinate in Fig. 22 is represented as (a, b).
  • l + a 2 + 2 is obtained.
  • the average of the square of the distance from the origin to point 6 'and the square of the distance from the origin to point 8' is l + a "2 + b" 2. In other words, the effect of DC offset is completely eliminated.
  • I, Q (l, 1), (1, 1), (-1, 1), (1, 1). These four points correspond to points 1 to 4 indicated by white circles in FIG.
  • the third advantage of the present embodiment is that, like the method disclosed in Patent Document 1, a simplified test signal is used, and the quadrature modulator I which is not described in Patent Document 1 is used. Compensation for / Q amplitude mismatch is also possible.
  • the test signal is simplified as a rectangular wave as compared with the conventional technique using a sine wave test signal. Therefore, the ROM area for storing the test signal data can be small.
  • a sine wave is generated digitally, it is necessary to express one wavelength divided into a plurality of clocks in the time direction, typically several tens of clocks.
  • one wavelength can be expressed by two clocks at the minimum. Therefore, when equalizing the frequency of the test signal used for compensation operation, If the system runs on a slower clock, the level of difficulty in implementation is reduced, and power consumption is reduced.
  • the output value of the envelope detection unit 8 is captured under four conditions, the output value is divided into two 2-gnole values, and the average values are compared. At this time, since only the magnitude relationship of the average values needs to be known, there is no need to provide an AZD converter connected to the envelope detector 8. This can reduce the difficulty of implementation.
  • Degree DC offset remains. According to the present embodiment, it is possible to perform the compensation operation for the I / Q amplitude mismatch and the I / Q phase mismatch without being affected by the residual DC offset.
  • the compensation operation for the I / Q amplitude mismatch and the I / Q phase mismatch is executed after the compensation operation for the DC offset. It is not limited to this. As described above, the I / Q phase mismatch compensation operation and the I / Q amplitude mismatch compensation operation according to the present embodiment are not affected by the residual DC offset. Therefore, it is possible to perform I / Q amplitude mismatch compensation or I / Q phase mismatch compensation before DC offset compensation.
  • the present invention is not limited to this.
  • the wireless communication system applied to the transmitting apparatus defines a loose standard value for DC offset
  • the standard value may be achieved without performing DC offset compensation operation.
  • the compensation operation for the IZQ amplitude mismatch according to the present embodiment is not affected by the residual DC offset. Therefore, I / Q amplitude mismatch and IZQ phase mismatch without performing DC offset compensation Can be done.
  • the I / Q amplitude mismatch is negligible even if the compensation operation is not performed due to the configuration of the transmitter.
  • compensation operation for I / Q amplitude mismatch can be omitted.
  • the wireless communication method applied to the transmission device can achieve the standard value without performing compensation operation for IZQ phase mismatch. In this case, it is possible to omit the I / Q phase mismatch compensation operation.
  • control unit 10 calculates the ratio before and after the update of the amplitude of the I component of the test signal, compares the calculated ratio with a preset threshold, and determines the number of trials based on the comparison result. Also good.
  • the force for performing the processing of the two flowcharts of FIG. 16 and FIG. 18 independently is not limited to this.
  • the two flow charts in Fig. 16 and Fig. 18 can be merged.
  • the trial from step 203 to steps 210, 211 in FIG. 16 and the trial from step 303 to steps 311, 312 in FIG. 18 can be executed alternately.
  • the merged flowchart can be further merged with the DC offset compensation operation processing according to the prior art.
  • the envelope detection unit 8 has a square characteristic.
  • the present invention is not limited to this, and a characteristic that should be larger than a power and smaller than 3 is used. You may use what you have.
  • an envelope detector 8 having a linear characteristic may be used. In that case, it becomes susceptible to the residual DC offset during the compensation operation of I / Q phase mismatch and I / Q amplitude mismatch. However, even in that case, an advantage that the influence of the residual DC offset is suppressed as compared with the method disclosed in Patent Document 1, for example, can be obtained.
  • the amplitude of the I component of the test signal is adjusted in the flowcharts of Figs. 16 and 18, but this is not a limitation. That is, in the flowchart of FIG. 16 or FIG. 18, the amplitude of the Q component of the test signal can be adjusted, or the amplitude of the I component and the Q component of the test signal can be adjusted simultaneously. [0202] (Second embodiment)
  • FIG. 24 is a block diagram showing an overall configuration of a signal processing circuit according to the second embodiment of the present invention.
  • the I / Q mismatch compensator 2 has two D components for the I component and the Q component. / A converter 5 and 5
  • Switch 4 selects the output of DZA converter 5 during transmission operation, and during compensation operation
  • Switch 4 is used for DZA converter 5 during transmission operation.
  • the speed and resolution required for the D / A converter during the transmission operation and the speed and resolution required for the D / A converter during the compensation operation are largely separated from each other. There is an advantage that both requirements can be satisfied.
  • D / A converter is assigned to D / A converters 5 and 5. This avoids unnecessary implementation.
  • FIG. 25 is a block diagram showing an overall configuration of a signal processing circuit according to the third embodiment of the present invention.
  • the test signal generated in the test signal generator 3 is compared with the switch 4 and the I / Q mismatch as compared with the first embodiment of FIG. The difference is that the signal is input to the D / A converters 5 and 5 through the compensation unit 2.
  • FIG. 26 is a flowchart for explaining an I / Q amplitude mismatch compensation operation in the signal processing circuit shown in FIG. Referring to FIG. 26, first, control unit 10 sets an I / Q amplitude compensation amount to be set in I / Q mismatch compensation unit 2 to an initial value (step 401).
  • control unit 10 sets an update unit (hereinafter referred to as a correction amount 3) for updating the I / Q amplitude compensation amount to an initial value (step 402).
  • a correction amount 3 an update unit for updating the I / Q amplitude compensation amount to an initial value
  • step 403 to step 409 The operation from the next step 403 to step 409 is the same as step 20 in FIG.
  • Step 409 when the value 1 is larger in Step 409, the control unit 10 changes the I / Q amplitude compensation amount by the correction amount 3 in the direction in which the amplitude of the I component is relatively reduced (Step 410). ). On the other hand, when the value 2 is larger in Step 409, the control unit 10 sets the I / Q amplitude compensation amount to a relative value.
  • control unit 10 performs the process of updating the correction amount 3 (step 413) until the trial from step 403 to steps 410, 411 is completed a predetermined number of times (step 412), and from step 403 to step 410. , Repeat the process up to 411.
  • FIG. 27 is a flowchart for explaining an I / Q phase mismatch compensation operation in the signal processing circuit shown in FIG.
  • control unit 10 sets an I / Q phase compensation amount to be set in I / Q mismatch compensation unit 2 to an initial value (step 501).
  • control unit 10 sets an update unit (hereinafter referred to as a correction amount 4) for updating the I / Q phase compensation amount to an initial value (step 502).
  • a correction amount 4 an update unit for updating the I / Q phase compensation amount to an initial value
  • step 503 to step 510 The operation from the next step 503 to step 510 is the same as step 30 in FIG.
  • control unit 10 sets the I / Q phase compensation amount to I
  • Step 511 Change the correction amount by 4 in the direction to increase the / Q phase difference.
  • the control unit 10 changes the IZQ phase compensation amount by the correction amount 4 in the direction in which the I / Q phase difference decreases (Step 512).
  • control unit 10 performs the process of updating the correction amount 4 (step 514) and the steps 503 to 50 until the trial from step 503 to steps 511 and 512 finishes a predetermined number of times (step 513). Repeat steps 511 and 512.
  • control unit 10 calculates the ratio before and after the update of the IZQ amplitude compensation amount and the I / Q phase compensation amount, compares the calculated ratio with a preset threshold value, and performs the number of trials based on the comparison result. May be determined.
  • FIG. 28 is a diagram showing a configuration of a comparison unit according to the fourth embodiment of the present invention.
  • the comparison unit 9 includes an AZD converter 95, a storage unit 96, an average value calculation unit 97, and a determination unit 98. Note that the comparison unit 9 shown in FIG. 28 can be applied to any of the signal processing circuits of FIG. 9, FIG. 25, and FIG.
  • the A / D converter 95 performs A / D conversion on the output of the envelope detection unit 8, and the storage unit 96 appropriately stores the output of the envelope detection unit 8 after the A / D conversion.
  • the average value calculation unit 97 uses the output data of the envelope detection unit 8 stored in the storage unit 96 to calculate the values 1 and 2 in FIG. 4 is determined, and the determination unit 98 determines whether the values 1 and 2 are large and small, and determines whether the values 3 and 4 are large or small.
  • FIG. 29 is a block diagram showing an overall configuration of a signal processing circuit according to the fifth embodiment of the present invention.
  • the signal processing circuit of the present embodiment is different from the first embodiment of FIG. 9 in that an A / D converter 11 is provided instead of the comparison unit 9. .
  • FIG. 30 is a flowchart illustrating an I / Q amplitude mismatch compensation operation in the signal processing circuit shown in FIG.
  • control unit 10 sets the amplitudes of the I component and Q component of the test signal to initial values (step 601).
  • step 602 to step 607 The operation from the next step 602 to step 607 is the same as step 20 in FIG. 3 power Same as step 208.
  • step 20 in FIG. 3 power Same as step 208.
  • the procedure of setting the correction amount 1 to the initial value is omitted.
  • the control unit 10 calculates the value 1 and the value 2 as digital numerical data.
  • the control unit 10 updates the amplitude of the I component of the test signal so that the value 1 is equal to the value 2 based on the calculation results of Steps 606 and 607. Specifically, the control unit 10 calculates value 2 / value 1, and corrects the amplitude of the I component of the test signal to (value 2 / value 1) times (step 608).
  • control unit 10 repeats the trial from step 602 to step 608 until a predetermined number of times are finished (step 609).
  • the control unit 10 determines the IZQ amplitude mismatch of the quadrature modulator based on the ratio between the final amplitude of the I component of the test signal and the amplitude of the Q component of the test signal.
  • the amount of stitches is calculated, and the I / Q amplitude compensation amount set in the I / Q mismatch compensation unit 2 is calculated based on the calculated I / Q amplitude mismatch amount (step 610).
  • FIG. 31 is a flowchart illustrating an I / Q phase mismatch compensation operation in the signal processing circuit shown in FIG.
  • control unit 10 sets the amplitudes of the I component and Q component of the test signal to initial values (step 701).
  • step 702 to step 708 The operation from the next step 702 to step 708 is the same as step 30 309 in FIG.
  • the procedure of setting the correction amount 2 to the initial value is omitted.
  • the control unit 10 calculates the value 3 and the value 4 as digital numerical data.
  • control unit 10 repeats the trial from step 702 to step 709 until a predetermined number of times are finished (step 710).
  • FIG. 32 is a block diagram showing an overall configuration of a signal processing circuit according to the sixth embodiment of the present invention.
  • the signal processing circuit of the present exemplary embodiment has two I / Q mismatch compensators 2 for the I component and the Q component compared to the fifth exemplary embodiment of FIG. D / A converter 5, 5
  • test signal generator 3 is connected to two DZA converters 5 and 5 for I component and Q component, and D / A converters 5, 5, 5 , 5 and I component and Q component
  • FIG. 33 is a block diagram showing the overall configuration of the signal processing circuit according to the seventh embodiment of the present invention. It is.
  • the signal processing circuit of this embodiment is different from the third embodiment of FIG. 25 in that an A / D converter 11 is provided instead of the comparison unit 9. Different.
  • FIG. 34 is a flowchart for explaining an I / Q amplitude mismatch compensation operation in the signal processing circuit shown in FIG.
  • control unit 10 sets the IZQ amplitude compensation amount set in I / Q mismatch compensation unit 2 to an initial value (step 801).
  • step 802 to step 807 The operation from the next step 802 to step 807 is the same as that from step 403 to step 408 in FIG.
  • step 806 and 807 the procedure of setting the correction amount 3 to the initial value is omitted.
  • the control unit 10 calculates value 1 and value 2 as digital numerical data.
  • control unit 10 updates the I / Q amplitude compensation amount so that the value 1 and the value 2 are equal based on the calculation results of the steps 806 and 807. Specifically, the control unit 10 calculates the value 2 / value 1 and corrects the I / Q amplitude compensation amount so that the gain of the I component is relatively (value 2 / value 1) times ( Step 808).
  • control unit 10 repeats the trial from step 802 to step 808 until a predetermined number of times are finished (step 809).
  • FIG. 35 is a flowchart for explaining the compensation operation for the I / Q phase mismatch in the signal processing circuit shown in FIG.
  • control unit 10 sets the IZQ phase compensation amount set in I / Q mismatch compensation unit 2 to an initial value (step 901).
  • the operation from the next step 902 to step 908 is the same as that from step 503 to step 509 in FIG.
  • the procedure of setting the correction amount 4 to the initial value is omitted.
  • the control unit 10 calculates the value 3 and the value 4 as digital numerical data.
  • control unit 10 updates the I / Q phase compensation amount based on the calculation results of steps 907 and 908 so that value 3 is equal to value 4 force S. Specifically, the control unit 10 calculates the value 4 / value 3, and corrects the I / Q phase compensation amount to (value 4Z value 3) times (step 909).
  • control unit 10 repeats the trial from step 902 to step 909 until a predetermined number of times have been completed (step 910).
  • step 910 in Fig. 35 which is the force after completing a predetermined number of trials, and complete the compensation operation for I / Q amplitude mismatch in one trial. is there.

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Abstract

　テスト信号発生部（３）は、Ｉ／Ｑ直交座標上で原点に対して互いに点対称な位置にある２点からなる組を２組とした計４点のテスト信号を発生する。エンベロープ検出部（８）は、４点のテスト信号を発生した時の直交変調器の出力信号の振幅を検出し、その振幅の２乗に比例した信号を出力する。比較部（９）は、２組のテスト信号の各組ごとに、その組の２点のテスト信号を発生した時のエンベロープ検出部（８）の出力信号の平均値を算出する。制御部（１０）は、２組のテスト信号を発生した時の各々の平均値が互いに等しくなるようにテスト信号の振幅および／または位相を調整し、その調整結果に基づいてＩ／Ｑミスマッチ量を算出する。

Description

明 細 書
信号処理回路
技術分野
[0001] 本発明は、送信装置に設けられ、 1 (同相)成分 ZQ (直交)成分を含む送信ベース バンド信号を直交変調する信号処理回路に関し、特に、直交変調の変調精度の改 善を図る技術に関する。
背景技術
[0002] この種の信号処理回路においては、直交変調器におけるキャリアリークの抑圧と変 調精度の劣化防止は、通信品質を確保し、法規制を遵守する上で必須の性能であ る。
[0003] ここで、キャリアリークは、直交変調器の入力換算での I/O成分の直流オフセット（ DCオフセット）に相当する。直交変調器の変調精度に影響を与える要素としては、キ ャリアリークと、直交変調器の入力換算での I/O成分間のレベルのばらつき（後述の I/Qミスマッチの一要因）と、直交変調器に入力されるローカル信号の直交性すな わち IZ〇成分間の振幅と位相差のばらつき（後述の IZQミスマッチの一要因）と、が ある。
[0004] し力、しながら、近年、通信の高速化に伴い、より高い性能が要求されているにも関 わらず、アーキテクチャのダイレクトコンバージョン化およびプロセスの低電圧化に起 因する回路構成上の制約から、上記の性能はむしろ劣化している傾向にある。
[0005] 従って、信号処理回路にぉレ、ては、直交変調器の直流オフセットと I/Qミスマッチ（ I/Q振幅ミスマッチと IZQ位相ミスマッチ）を補償する手段を設けることが必須にな つている。
[0006] ここで、 IZQ振幅ミスマッチとは、直交変調器の出力信号の IZ〇成分の振幅が不 一致になることをいう。 I/Q振幅ミスマッチの発生要因としては、（1)直交変調器に 入力されるローカル信号の I/O成分の振幅が不一致であること、（2)直交変調器に 入力される送信ベースバンド信号の I/O成分の振幅が不一致であること、 (3)直交 変調器内の I成分側と Q成分側の経路の利得が不一致であること、の 3つの要因が考 えられる。
[0007] また、 I/Q位相ミスマッチとは、直交変調器の出力信号の I/O成分の位相差が 90 度からずれることをいう。 I/Q位相ミスマッチの発生要因としては、 （1)直交変調器に 入力されるローカル信号の I/O成分の位相差が 90度からずれること、 (2)直交変調 器に入力される送信ベースバンド信号の IZ〇成分の位相差が 90度からずれること、 (3)直交変調器内の I成分側と Q成分側の経路で位相がずれること、の 3つの要因が 考えられる。
[0008] 従来から、直交変調器の直流オフセットと I/Qミスマッチを補償する手段を設けた 信号処理回路が数多く提案されているが、補償のために追加するハードウェアはゼ 口に近いのが理想である。その点で、従来の信号処理回路には未だ改善の余地があ る。
[0009] 図 1は、従来の信号処理回路の一構成例を示す図である。
[0010] 図 1を参照すると、本従来例の信号処理回路は、送信 BB (ベースバンド)信号発生 部 101と、テスト信号発生部 103と、スィッチ 104と、直流オフセット 'I/Qミスマッチ ネ甫償部 102と、 D/A変換器 105 , 105 と、ミキサ 106 , 106 と、力卩算器 107と、ェ
I Q I Q
ンべロープ検出部 108と、 A/D変換器 109と、補償量生成部 110とを有する。
[0011] 送信 BB信号発生部 101は、送信動作時に、送信ベースバンド信号を発生する。
[0012] テスト信号発生部 103は、補償動作時に、テスト信号を発生する。
[0013] スィッチ 104は、補償動作時に、テスト信号発生部 103で発生したテスト信号を選 択し、送信動作時に、送信 BB信号発生部 101で発生した送信ベースバンド信号を 選択する。
[0014] 直流オフセット 'I/Qミスマッチ補償部 102は、補償動作時に、直交変調器の直流 オフセットと I/Qミスマッチを補償するための補償量が補償量生成部 110により設定 され、送信動作時に、補償量生成部 110により設定された補償量に基づいて送信 B B信号発生部 101で発生した送信ベースバンド信号を補正する。
[0015] DZA変換器 105は、直流オフセット 'I/Qミスマッチ補償部 102から出力された
I
信号の I成分をディジタル信号からアナログ信号に DZA変換し、 DZA変換器 105
Q
は、直流オフセット 'I/Qミスマッチ補償部 102から出力された信号の Q成分をデイジ タル信号からアナログ信号に D/A変換する。
[0016] ミキサ 106は、 D/A変換器 105により D/A変換された信号の I成分をローカル信
I I
号の I成分とミキシングしてアップコンバートし、ミキサ 106 は、 D/A変換器 105 に
Q Q
より DZA変換された信号の Q成分をローカル信号の Q成分とミキシングしてアップコ ンバートする。
[0017] 加算器 107は、ミキサ 106でミキシングされた信号の I成分とミキサ 106 でミキシン
I Q
グされた信号の Q成分とを加算する。このように直交変調された信号が本信号処理 回路の出力信号となる。
[0018] エンベロープ検出部 108は、直交変調器の出力信号の包絡線 (エンベロープ）の 振幅を検出する。
[0019] AZD変換器 109は、エンベロープ検出部 108の出力信号をアナログ信号からディ ジタル信号に A/D変換する。
[0020] 補償量生成部 110は、 A/D変換器 109により A/D変換されたディジタル信号に 基づいて、直交変調器の直流オフセット量と I/Qミスマッチ量を算出し、直流オフセ ットと I/Qミスマッチを補償するための補償量を生成して直流オフセット 'I/Qミスマ ツチ補償部 102に設定する。
[0021] 以下、本従来例の信号処理回路の動作について説明する。
[0022] 補償動作時には、スィッチ 104によりテスト信号発生部 103で発生したテスト信号が 選択される。このテスト信号は、直流オフセット 'I/Qミスマッチ補償部 102および D /A変換器 105， 105 を経て、直交変調器のベースバンドポートに入力され、直交
I Q
変調が行われる。このように直交変調された信号の振幅がエンベロープ検出部 108 で検出され、検出された振幅が A/D変換器 109でディジタル信号に変換される。こ のディジタル信号に基づいて、補償量生成部 110にて補償量が生成される。
[0023] 図 2は、直交変調器を補償するために用レ、られる典型的なテスト信号を示す図であ る。テスト信号は、典型的には、 I成分が余弦波で、 Q成分が正弦波である。
[0024] 図 3は、理想的な状態にある直交変調器の出力信号のコンスタレーシヨンを示す図 である。直交変調器が理想的な状態とは、 I成分および Q成分のいずれにも直流オフ セットがなぐさらに、 I/Q振幅ミスマッチや I/Q位相ミスマッチがない状態のことで ある。この場合、コンスタレーシヨンは中心が原点にある真円を描く。このため、直交 変調器の出力信号の包絡線は定包絡線の正弦波となる。
[0025] 図 4は、直流オフセットがある直交変調器の出力信号のコンスタレーシヨンを示す図 である。この場合、コンスタレーシヨンは円の中心が原点力もシフトしている。このため 、直交変調器の出力信号の包絡線は時間と共に増減する。
[0026] 図 5は、 IZQ振幅ミスマッチがある直交変調器の出力信号のコンスタレーシヨンを 示す図であり、図 6は、 I/Q位相ミスマッチがある直交変調器の出力信号のコンスタ レーシヨンを示す図である。いずれの場合も、直交変調器の出力信号の包絡線は時 間と共に増減する。
[0027] 補償量生成部 110は、直交変調器の出力信号の包絡線が増減する周期および位 相を、テスト信号の位相および周波数と照らし合わせることにより、直交変調器に直 流オフセット、 I/Q振幅ミスマッチ、 IZQ位相ミスマッチがどれだけ存在するかを確 認し、直流オフセット 'I/Qミスマッチ補償部 102に設定する補償量を生成する。
[0028] 送信動作時には、スィッチ 104により送信 BB信号発生部 101で発生した送信べ一 スバンド信号が選択される。この送信ベースバンド信号は、直流オフセット 'I/Qミス マッチ補償部 102に入力され、すでに設定されている補償量に基づき補正される。こ の補正後の信号は、 D/A変換器 105 , 105 を経て、直交変調器のベースバンドポ
I Q
ートに入力され、直交変調が行われる。このように直交変調された信号が本信号処理 回路の出力信号となる。
[0029] 上記と同様の技術が開示されている文献として、特許文献 1が挙げられる。この特 許文献 1には、テスト信号として、 I/Q直交座標上の第 1象限力 第 4象限のうちの 2 点のみを用いて、直交変調器の IZQ位相ミスマッチを補償する方法が開示されてい る。この方法によれば、テスト信号が簡略化される。
[0030] 上記と同様の技術が開示されている別の文献として、特許文献 2が挙げられる。特 許文献 2には、正弦波のテスト信号を直交変調器のベースバンドポートに入力し、補 償動作を行う方法が開示されている。
[0031] 上記と同様の技術が開示されている別の文献として、特許文献 3が挙げられる。こ の特許文献 3には、送信データを IZQ直交ダウンコンバータで周波数変換して得ら れた信号を元に、直交変調器の精度改善を図る方法が開示されている。
[0032] その他、上記と同様の技術が開示されている別の文献として、特許文献 4〜9が挙 げられる。
[0033] し力 ながら、上述した従来技術においては、以下に述べるような課題がある。
[0034] 図 1から図 6を用いて説明した従来技術においては、テスト信号が正弦波であるた めにテスト信号の波形データを格納する ROMが必要である、なめらかなテスト信号 を発生するために相応のクロックスピードで動作を行うことが必要である、ェンベロー プ検出部の出力を AZD変換する A/D変換器が必要である、といった課題がある。
[0035] 特許文献 1に開示されている従来技術においては、 IZQ直交座標上の 2点のみを テスト信号に用いるため、テスト信号が簡略化される。しかしながら、特許文献 1に開 示されているのは、 I/Q位相ミスマッチを補償する方法のみで、 IZQ振幅ミスマッチ を補償する方法は開示されていない。また、特許文献 1に開示されている方法で IZ Q位相ミスマッチの補償動作を行うには、直交変調器の入力換算での直流オフセット 、すなわち直交変調器の出力換算でのキャリアリークが充分低く抑圧されていて、か つ I/Q振幅ミスマッチが充分低く抑圧されている必要がある。
[0036] ここで、特許文献 1に開示されている方法について、図 7および図 8を参照して詳細 に説明する。ここでは、テスト信号として、 I/Q直交座標上の第 1象限と第 2象限の 2 点を用いて、直交変調器の I/Q位相ミスマッチを補償する場合を例に挙げて考える
[0037] 図 7は、直交変調器の補償動作に用いる 2点のテスト信号の例を示す図である。こ こでは、直交変調器には、直流オフセット、 I/Q位相ミスマッチ、および I/Q振幅ミス マッチは全くない場合を想定している。図 7において、点 5が第 1象限の点、点 6が第 2象限の点である。
[0038] 特許文献 1に開示されている方法によれば、原点から点 5までの距離と、原点から 点 6までの距離とを、直交変調器の出力信号の包括線の振幅を検出することにより求 め、これらの距離が等しくなる条件を I/Q位相ミスマッチの存在しない条件として求 める。よって、直交変調器が理想的な状態にある場合、特許文献 1に開示されている 方法は、明らかに正しく機能する。 [0039] しかしながら、直交変調器には、その製造精度の問題から、必ず入力換算の直流 オフセットが存在する。
[0040] 図 8は、直交変調器に直流オフセットが存在する場合に、その直交変調器の補償 動作に用いる 2点のテスト信号の例を示す図である。ここでも、直交変調器には、 1/ Q位相ミスマッチおよび IZQ振幅ミスマッチが全くない場合を想定している。
[0041] 図 8の例では、 I成分に正の直流オフセットが発生し、 Q成分に負の直流オフセット が発生している点が図 7の例とは異なる。よって、直交変調器への入力がない場合で も、点 0'に相当するキャリアリークが発生している。この直流オフセットのため、点 5、 点 6は、それぞれ右下方向の点 5'、点 6'にシフトする。
[0042] 特許文献 1に開示されている方法によれば、原点から点 5'までの距離と、原点から 点 6'までの距離を、直交変調器の出力信号のエンベロープを検出することにより求 め、これらの距離が等しくなる条件を I/Q位相ミスマッチの存在しない条件として求 める。
[0043] し力 ながら、図 8の例によれば、 I/Q位相ミスマッチがないにも関わらず、明らか に原点から点 5'までの距離の方が、原点から点 6'までの距離よりも長くなつている。 すなわち、直交変調器に直流オフセットが存在する場合、特許文献 1に開示されて いる方法は、正しく機能しない。
[0044] また、仮に図 7の例で、原点から点 5までの距離と、原点から点 6での距離が等しく なる条件が求まった場合でも、その時のテスト信号の I成分と Q成分の振幅に基づい て、角度またはその正弦波関数値として I/Q位相ミスマッチ量を求めるには、 1/Q 振幅ミスマッチ量が既知である必要がある。すなわち、 I/Q振幅ミスマッチ量および I /〇位相ミスマッチ量という 2つの既知でない量を知るには、原点から点 5までの距離 と、原点から点 6までの距離が等しいという 1つの方程式だけでは不充分であり、もう 1 つ別の方程式が必要である。実際、特許文献 1に開示されている数式には、 IZQ振 幅ミスマッチの影響は考慮されてレ、なレ、。
[0045] ここで、テスト信号として、（1， Q) = (l . 05、 1. 00)、（一0. 95、 1. 00)の 2つの点 を直交変調器に入力したときに、直交変調器の出力信号の信号強度が等しぐかつ 、直交変調器において、 I成分の振幅の方が Q成分の振幅よりも k倍高くなる I/Q振 幅ミスマッチが発生している状況を想定する。このとき、 I/O位相ミスマッチ量を Xと おくと、次の数式 1が成り立つ。
[0046] [数 1]
(l .OOcos X)2 + (1.05k + 1.00 sin X) 2 = (1.00 cos X)2 + (0.95k + 1.00 sin X) 2 よって、明らかに、 kが事前に分かっていない限り、 IZ〇位相ミスマッチ量 Xを求め ることができないことがわかる。
[0047] この問題を回避する方法として、特許文献 1に開示されている方法を実行する前に 、直交変調器の直流オフセットと IZQ振幅ミスマッチを、別の従来技術を用いて補償 する方法も考えられる。
[0048] し力、しながら、現実には、直流オフセットを補償するには DZA変換器を用いる必要 力 Sある。また、 DZA変換器を用レ、る場合、 DZA変換器の分解能の問題から、一定 量の直流オフセットが残留することは避けられない。カロえて、通常の無線通信方式で 許容されるキャリアリークの量、すなわち直交変調器の入力換算での直流オフセット の値は、送信総電力に対して— 15〜― 20dB程度と、比較的大きな値が許容されて いる。それにもかかわらず、特許文献 1に開示されている方法を用いるには、無線通 信方式で許容されている直流オフセットの量と比較すると、格段に厳しい精度で直流 オフセットを取り除く必要があり、実装の複雑化を招く。
[0049] 特許文献 2に開示されている従来技術においては、正弦波のテスト信号を発生す るテスト信号発生部や、 A/D変換器が必要になるなど、構成が複雑化するという課 題がある。
[0050] 特許文献 3に開示されている従来技術においては、構成が複雑化するという課題 に加え、補償動作に用いる I/Q直交ダウンコンバータの IZQ精度などが、補償動作 の誤差要因になるという課題がある。すなわち、精度の高い補償動作を行うには、 1/ Q精度などが高レ、 I/Q直交ダウンコンバータが必要となる。し力、しながら、変調精度 の高い直交変調器が実現できないが故に、補償動作を行うのであるのに、そのため の手段として IZQ精度の高い I/Q直交ダウンコンバータを必要とするのは矛盾する といえる。 [0051] 特許文献 4, 5に開示されている従来技術においても、上述したようにテスト信号発 生部や A/D変換器などが必要になるなど、構成が複雑化するという課題があるが、 この課題を解決する手段は特許文献 4， 5には開示されていない。
[0052] 特許文献 6に開示されている従来技術においては、直交変調器の出力信号の信号 強度が等しくなる位相平面上の 4点を求めて、 I/Q位相ミスマッチと直流オフセットの 補償量を同時に求めている。し力、しながら、この技術においても、 AZD変換器が必 要になる。また、 A/D変換器の限られた分解能の範囲で得られたデータから、特許 文献 6の式 (6)の 12変数の 4連立方程式を解いて補償量を求める必要がある。この ため、 4連立方程式を解くためにハードウェアを追加しなければならないという課題と 、補償量の精度が悪くなる場合があるという課題がある。また、事前に I/Q振幅ミス マッチ量を求めておく必要があるという課題の解決方法については、特許文献 6には 開示されていない。
[0053] 特許文献 7に開示されている従来技術においては、直交変調器の入力信号の各々 の信号強度と、直交変調器の出力信号の信号強度との 3つの情報から、 I/Q振幅ミ スマッチの補償量を求めている。し力 ながら、この技術においても、 A/D変換器が 必要である。また、直流オフセットや I/Q位相ミスマッチが、直交変調器の出力信号 の信号強度に与える影響が考慮されていない。そのため、この技術は、直流オフセッ トゃ I/Q振幅ミスマッチが存在しないときにしか正確に動作しない。
[0054] 特許文献 8, 9に開示されている従来技術においては、 I/Q位相ミスマッチ、 I/Q 振幅ミスマッチの補償動作時に、検出系として直交復調器を用いるため、この直交復 調器の精度が、補償動作の誤差要因となるという課題がある。すなわち、精度の高い 補償動作を行うには、 IZQ精度などが高い直交復調器が必要となる。しかしながら、 変調精度の高い直交変調器が実現できないが故に、補償動作を行うのであるのに、 そのための手段として 精度の高い直交復調器を必要とするのは矛盾するといえ る。また、 IZQ位相ミスマッチの補償動作時には、直交復調器に直流オフセットが残 留していると、この直流オフセットが送信ベースバンド信号を補正する補償量のオフ セットとなって反映されるため、直交変調器のキャリアリークを増加させることに繋がる 。直交復調器を補償する手段を設け、直交復調器の補償動作を行った後に直交変 調器の補償動作を行う構成も考えられるが、直交復調器を補償する手段については
、特許文献 8, 9には開示されていない。
[0055] また、特許文献 8, 9に開示されている従来技術においては、補償動作時に直交復 調器を用いていることから、 AZD変換器により直交復調器の出力信号をディジタル 信号に変換した後、 IZQ位相ミスマッチ量を求め、さらにこれを補償する補償量を求 めるための演算処理を行う。すなわち、 AZD変換器の限られた分解能の範囲で得 られたデータから、 IZQ位相ミスマッチ量と補償量を求める必要があることから、補償 量の精度が悪くなる場合があるという課題がある。この課題の解決方法については、 特許文献 8, 9には開示されていない。
特許文献 1 :特開 2002— 252663号公報
特許文献 2：特開平 08— 213846号公報
特許文献 3：特表平 09— 504673号公報
特許文献 4 :特開 2004— 007083号公報
特許文献 5：特表 2004— 509555号公報
特許文献 6 :国際公開第 2003/101061号パンフレット
特許文献 7：特開平 06— 350658号公報
特許文献 8：特開 2004— 274288
特許文献 9：特開 2004— 363757
発明の開示
[0056] 本発明の目的は、構成が複雑化せず、かつ、残留直流オフセットの影響を低減し て直交変調器の IZQミスマッチを補償することができる信号処理回路を提供すること にある。
[0057] 上記目的を達成するために本発明は、
直交変調器の出力信号の I/Q成分の振幅が不一致になる IZQ振幅ミスマッチと、 前記直交変調器の出力信号の I/Q成分の位相差が 90度からずれる I/Q位相ミス マッチとを含む I/Qミスマッチを補償するための信号処理回路であって、
前記直交変調器に入力されるテスト信号であって I/Q直交座標上で原点に対して 互いに点対称な位置にある 2点からなる組を 2組とした計 4点のテスト信号を順次発 生し、前記直交変調器のベースバンドポートに向けて出力するテスト信号発生手段と 前記 4点のテスト信号を発生した時の前記直交変調器の出力信号の包絡線の振幅 を検出して出力する検出手段と、
前記 2組のテスト信号の各組ごとに、当該組の 2点のテスト信号を発生した時の前 記検出部の出力信号の平均値を算出して出力する算出手段と、
前記 2組のテスト信号を発生した時の各々の前記平均値が互いに等しくなるように 前記テスト信号の振幅および/または位相を調整し、該調整結果に基づいて I/Qミ スマッチ量を算出する制御手段とを有することを特徴とするものである。
[0058] この構成によれば、原点に対して互いに点対称な位置にある 2点からなる組を 2組 とした計 4点のテスト信号を発生し、かつ各組の 2点のテスト信号を発生した時の直交 変調器の出力信号の振幅の包絡線の振幅の平均値を用いて IZQミスマッチ量を算 出しているため、残留直流オフセットの影響を除去することが可能になる。
[0059] また、原点に対して互いに点対称な位置にある 2点からなる組を 2組とした計 4点の テスト信号を用いるため、テスト信号を矩形波として単純化することが可能となる。そ のため、正弦波のテスト信号を発生する手段が不要となり、また、テスト信号のデータ を格納する記憶領域が小さくて済むため、構成が複雑化することがない。
図面の簡単な説明
[0060] [図 1]従来の信号処理回路の全体構成の一例を示すブロック図である。
[図 2]従来の直交変調器の補償動作に用いる典型的なテスト信号を示す図である。
[図 3]理想的な状態の直交変調器の出力信号のコンスタレーシヨンを示す図である。
[図 4]直流オフセットがある直交変調器の出力信号のコンスタレーシヨンを示す図であ る。
[図 5]I/Q振幅ミスマッチがある直交変調器の出力信号のコンスタレーシヨンを示す 図である。
[図 6]I/Q位相ミスマッチがある直交変調器の出力信号のコンスタレーシヨンを示す 図である。
[図 7]特許文献 1に開示された方法にて用いる 2点のテスト信号を示す図である。 園 8]特許文献 1に開示された方法にて用いる 2点のテスト信号が、直流オフセットの 影響を受けてシフトする状態を示す図である。
園 9]本発明の第 1の実施形態の信号処理回路の全体構成を示すブロック図である。
[図 10]図 9に示した比較部の構成を示すブロック図である。
園 11]図 10に示したサンプノレ平均値算出部の構成を示すブロック図である。
園 12]図 10に示したサンプノレ平均値算出部の構成を示す回路図である。
園 13]図 9に示した補正部の構成を示す図である。
園 14]図 13に示した補正部の構成を増幅器と加算器で表した図である。
園 15]図 9に示した信号処理回路における一連の補償動作を説明するフローチヤ一 トである。
園 16]図 9に示した信号処理回路における IZQ振幅ミスマッチの補償動作を説明す るフローチャートである。
園 17]図 9に示した信号処理回路における I/Q振幅ミスマッチの補償動作を説明す るタイミングチャートである。
園 18]図 9に示した信号処理回路における I/Q位相ミスマッチの補償動作を説明す るフローチャートである。
園 19]図 9に示した信号処理回路における I/Q位相ミスマッチの補償動作を説明す るタイミングチャートである。
園 20]図 9に示した信号処理回路にて I/Q振幅ミスマッチの補償動作に用いる 4点 のテスト信号が、直流オフセットの影響を受けてシフトする状態を示す図である。 園 21]図 9に示した信号処理回路にて I/Q振幅ミスマッチの補償動作に用いる 4点 のテスト信号が、直流オフセットと振幅ミスマッチの影響を受けてシフトする状態を示 す図である。
園 22]図 9に示した信号処理回路にて I/Q位相ミスマッチの補償動作に用いる 4点 のテスト信号が、直流オフセットの影響を受けてシフトする状態を示す図である。 園 23]図 9に示した信号処理回路にて I/Q位相ミスマッチの補償動作に用いる 4点 のテスト信号が、直流オフセットと位相ミスマッチの影響を受けてシフトする状態を示 す図である。 園 24]本発明の第 2の実施形態の信号処理回路の全体構成を示すブロック図である
[図 25]本発明の第 3の実施形態の信号処理回路の全体構成を示すブロック図である
[図 26]図 25に示した信号処理回路における IZQ振幅ミスマッチの補償動作を説明 するフローチャートである。
[図 27]図 25に示した信号処理回路における IZQ位相ミスマッチの補償動作を説明 するフローチャートである。
[図 28]本発明の第 4の実施形態の信号処理回路に係る比較部の構成を示すブロック 図である。
[図 29]本発明の第 5の実施形態の信号処理回路の全体構成を示すブロック図である
[図 30]図 29に示した信号処理回路における I/Q振幅ミスマッチの補償動作を説明 するフローチャートである。
[図 31]図 29に示した信号処理回路における I/Q位相ミスマッチの補償動作を説明 するフローチャートである。
[図 32]本発明の第 6の実施形態の信号処理回路の全体構成を示すブロック図である
[図 33]本発明の第 7の実施形態の信号処理回路の全体構成を示すブロック図である
[図 34]図 33に示した信号処理回路における I/Q振幅ミスマッチの補償動作を説明 するフローチャートである。
[図 35]図 33に示した信号処理回路における IZQ位相ミスマッチの補償動作を説明 するフローチャートである。
発明を実施するための最良の形態
以下に、本発明を実施するための最良の形態について図面を参照して説明する。 なお、本発明においては、直交変調器の I/Qミスマッチを補償することを主目的とし ており、直交変調器の直流オフセットを補償する手段としては任意の従来技術 (例え ば、特開平 5— 14429号公報、特開平 7— 58791号公報に開示された手段）を用い ることを想定してレ、る。そのため、以下で説明する図面においては、直交変調器の直 流オフセットを補償する手段は省略されてレ、る。
[0062] (第 1の実施形態）
図 9は、本発明の第 1の実施形態の信号処理回路の全体構成を示すブロック図で ある。
[0063] 図 9を参照すると、本実施形態の信号処理回路は、送信 BB (ベースバンド)信号発 生部 1と、 I/Qミスマッチ補償部 2と、テスト信号発生部 3と、スィッチ 4と、 DZA変換 器 5， 5 と、ミキサ 6 , 6 と、加算器 7と、エンベロープ検出部 8と、比較部 9と、制御部
I Q I Q
10とを有している。
[0064] 送信 BB信号発生部 1は、送信動作時に、送信ベースバンド信号を発生する。
[0065] I/Qミスマッチ補償部 2は、補償動作時に、直交変調器の I/Qミスマッチを補償す るための補償量が制御部 10により設定され、送信動作時に、制御部 10により設定さ れた補償量に基づいて、送信 BB信号発生部 1で発生した送信ベースバンド信号を 補正する。
[0066] テスト信号発生部 3は、補償動作時に、制御部 10の制御の元で、 I/Q直交座標上 で原点に対して互いに点対称な位置にある 2点からなる組を 2組とした計 4点のテスト 信号を発生する。
[0067] 具体的には、テスト信号発生部 3は、 I/Q振幅ミスマッチの補償動作時には、 I成分 のみが正である点と I成分のみが負である点からなる組と、 Q成分のみが正である点と Q成分のみが負である点からなる組との 2組の計 4点のテスト信号を発生する。
[0068] また、テスト信号発生部 3は、 I/Q位相ミスマッチの補償動作時には、第 1象限にあ る点と第 3象限にある点からなる組と、第 2象限にある点と第 4象限にある点からなる 組との 2組の計 4点のテスト信号を発生する。
[0069] スィッチ 4は、補償動作時に、テスト信号発生部 3で発生したテスト信号を選択し、 送信動作時に、 IZQミスマッチ補償部 2で補正された信号を選択する。
[0070] DZA変換器 5は、スィッチ 4により選択された信号の I成分をディジタル信号からァ
I
ナログ信号に D/A変換し、 DZA変換器 5 は、スィッチ 4により選択された信号の Q 成分をディジタル信号からアナログ信号に D/A変換する。
[0071] ミキサ 6は、 D/A変換器 5により D/A変換された信号の I成分をローカル信号の I
I I
成分とミキシングしてアップコンバートし、ミキサ 6 は、 D/A変換器 5 により D/A変
Q Q
換された信号の Q成分をローカル信号の Q成分とミキシングしてアップコンバートする [0072] 加算器 7は、ミキサ 6でミキシングされた信号の I成分とミキサ 6 でミキシングされた
I Q
信号の Q成分とを加算する。このように直交変調された信号が本信号処理回路の出 力信号となる。
[0073] エンベロープ検出部 8は、直交変調器の出力信号の包絡線 (エンベロープ）の振幅 を検出する。
[0074] 比較部 9は、テスト信号の各組ごとに、その組の 2点のテスト信号に対するェンベロ ープ検出部 8の出力の平均値を算出し、さらに、各組の平均値同士を比較する。
[0075] 具体的には、比較部 9は、 I/Q振幅ミスマッチの補償動作時には、 I成分のみ正と 負のテスト信号を発生した時のエンベロープ検出部 8の出力の平均値と、 Q成分のみ 正と負のテスト信号を発生した時のエンベロープ検出部 8の出力の平均値とを算出し 、算出した平均値同士を比較する。
[0076] また、比較部 9は、 I/Q位相ミスマッチの補償動作時には、第 1象限と第 3象限のテ スト信号を発生した時のエンベロープ検出部 8の出力の平均値と、第 2象限と第 4象 限のテスト信号を発生した時のエンベロープ検出部 8の出力の平均値とを算出し、算 出した平均値同士を比較する。
[0077] 制御部 10は、補償動作時に、テスト信号発生部 3を制御して上述の計 4点のテスト 信号を発生させるとともに、比較部 9における比較結果に基づいて直交変調器の 1/ Qミスマッチ量を算出し、 I/Qミスマッチを補償するための補償量を生成して IZQミ スマッチ補償部 2に設定する。
[0078] 具体的には、制御部 10は、 I/Q振幅ミスマッチの補償動作時には、 I成分のみ正と 負のテスト信号を発生した時のエンベロープ検出部 8の出力の平均値と、 Q成分のみ 正と負のテスト信号を発生した時のエンベロープ検出部 8の出力の平均値とが等しく なるように、テスト信号の I成分の振幅を更新する処理を所定回数繰り返す。そして、 制御部 10は、最終的に得られた、テスト信号の I成分の振幅と Q成分の振幅との比率 から、 I/Q振幅補償量を算出する。
[0079] また、制御部 10は、 I/Q位相ミスマッチの補償動作時には、第 1象限と第 3象限の テスト信号を発生した時のエンベロープ検出部 8の出力の平均値と、第 2象限と第 4 象限のテスト信号を発生した時のエンベロープ検出部 8の出力の平均値とが等しくな るように、第 1象限と第 3象限にあるテスト信号の I成分の振幅と第 2象限と第 4象限に あるテスト信号の I成分の振幅とをそれぞれ更新する処理を所定回数繰り返す。そし て、制御部 10は、最終的に得られた、第 1象限と第 3象限にあるテスト信号の I成分の 振幅と第 2象限と第 4象限にあるテスト信号の I成分の振幅との比率から、 I/Q位相 補償量を算出する。
[0080] ここで、図 9に示した比較部 9および IZQミスマッチ補償部 2の構成について詳細 に説明する。
[0081] 図 10は、図 9に示した比較部 9の構成を示すブロック図である。
[0082] 図 10を参照すると、比較部 9は、サンプル平均値算出部 91 A, 91Bと、コンパレー タ 92とを有してレ、る。
[0083] サンプノレ平均値算出部 91Aは、一方の組の 2点のテスト信号を発生している時に、 エンベロープ検出部 8の出力をそれぞれ記憶し、その平均値を算出して出力する。
[0084] サンプノレ平均値算出部 91Bは、他方の組の 2点のテスト信号を発生している時に、 エンベロープ検出部 8の出力をそれぞれ記憶し、その平均値を算出して出力する。
[0085] コンパレータ 92は、サンプル平均値算出部 91A, 91Bの出力の大小を比較し、そ の比較結果を制御部 10に出力する。
[0086] 図 11は、図 10に示したサンプル平均値算出部 91A, 91Bの構成を示すブロック図 である。
[0087] 図 11を参照すると、サンプル平均値算出部 91A, 91Bは、サンプル保持回路 93A , 93Bと、平均値算出回路 94とを有している。
[0088] サンプル保持回路 93Aは、同組の一方のテスト信号を発生している時のェンベロ ープ検出部 8の出力を記憶し、サンプル保持回路 93Bは、同組の他方のテスト信号 を発生している時のエンベロープ検出部 8の出力を記憶する。 [0089] 平均値算出回路 94は、サンプル保持回路 93A, 93Bに記憶された値の平均値を 算出し、制御部 10に出力する。
[0090] 図 12は、図 10に示したサンプル平均値算出部 91A, 91Bの構成を示す回路図で ある。
[0091] 図 12を参照すると、サンプル平均値算出部 91A, 91Bは、容量 C1〜C3と、スイツ チ S1〜S8とを有している。なお、容量 C1と C2は同じ容量値であるものとする。
[0092] 初期状態では、スィッチ S1 , S3, S8は off、その他のスィッチは全て onである。よつ て、容量 Cl， C2, C3は放電している。
[0093] 次に、スィッチ S4が offとなり、次いでスィッチ S1が onとなる。それにより、その時点 で入力電圧（電圧情報 1：同組の一方のテスト信号を発生している時のエンベロープ 検出部 8の出力に相当する電圧）が、容量 C1に電荷として蓄えられる。
[0094] 次に、スィッチ S1が offとなり、容量 C1は電荷保持状態になる。
[0095] 次に、スィッチ S5が offとなり、次いでスィッチ S3が onとなる。それにより、その時点 での入力電圧（電圧情報 2：同組の一方のテスト信号を発生している時のェンベロー プ検出部 8の出力に相当する電圧）が、容量 C2に電荷として蓄えられる。
[0096] 次に、スィッチ S3が offとなり、容量 C2は電荷保持状態になる。
[0097] 次に、スィッチ S6, S2が offとなる。それにより、容量 C2, C1を含む図中右側のノ 一ドが図中左側のノードから切り離される。
[0098] 次に、スィッチ S4, S5力 Sonとなる。それにより、容量 CI, C2の電荷の平均値が容 量 CI , C2に蓄えられる。すなわち、電圧情報 1と電圧情報 2の平均値が得られる。
[0099] 次に、スィッチ S6が onになり、上記の平均値に相当する電荷が容量 C3に転送され る。
[0100] 次に、スィッチ S7が onになり、その次にスィッチ S2が onになり、最後にスィッチ S8 が onになる。それにより、電圧情報 1と電圧情報 2の平均値に比例した出力電圧が出 力される。
[0101] 図 13は、図 9に示した IZQミスマッチ補償部 2の構成を示す図である。
[0102] 図 13を参照すると、 I/Qミスマッチ補償部 2は、送信ベースバンド信号の IZQ成分 に対し、 2つの行列演算をカスケードに施す。 [0103] ここで、 Glは、 I/Q位相ミスマッチを補償するための I/Q位相補償量を示すパラ メータであり、 G2は、 I/Q振幅ミスマッチを補償するための I/Q振幅補償量を示す パラメータである。それにより、送信動作時に、送信 BB信号発生部にて発生する送 信ベースバンド信号は、 I成分が G2I + G1G2Qに補正され、 Q成分が（GlZG2) I + (1/G2) Qに補正されるため、直交変調部の I/Qミスマッチが補償される。
[0104] I/Q振幅補償量である G2については、制御部 10は、上述のように、最終的に得ら れた、テスト信号の I成分の振幅と Q成分の振幅との比率を基にして算出する。
[0105] より詳細には、最終的に得られたテスト信号の振幅力 I成分の振幅： Q成分の振幅 = G2 : 1/G2となったとする。この場合、制御部 10は、テスト信号の I成分の振幅： Q 成分の振幅 = 1ZG2 : G2となるように G2を選択する。これにより、 I/Q振幅ミスマツ チを補償することができる。
[0106] また、 IZQ位相補償量である G1については、制御部 10は、上述のように、第 1象 限と第 3象限のテスト信号を発生している時の I成分の振幅と第 2象限と第 4象限のテ スト信号を発生している時の I成分の振幅との比率を基にして算出する。
[0107] 以下、 G1の算出方法について詳細に説明する。
[0108] 図 13の 2つの行列のうちの、 G1が含まれる左側の行列について考える。
[0109] ここで、 I=x、 Q = lという信号を入力すると、左側の行列の出力の大きさは次の数 式 2で求まる。
[0110] [数 2]
Figure imgf000019_0001
一方、 1= l/x、 Q = lという信号を入力すると、左側の行列の出力の大きさは次 の数式 2で求まる。
[0111] [数 3]
Vi- l/x + Gl)2 + (- Gl/x + l)2 数式 2, 3の 2つの出力の大きさがつりあう条件は、次の数式 4で求まる。
[0112] [数 4]
Figure imgf000020_0001
数式 4を整理すると、次の数式 5が得られる。
[0113] [数 5]
(Gl2 +l)(x-l/x) + 4Gl = 0 制御部 10は、 I/Q位相ミスマッチの補償動作時には、第 1象限と第 3象限のテスト 信号を発生している時の I成分の振幅と第 2象限と第 4象限のテスト信号を発生してい る時の I成分の振幅との比率を求める。すなわち、この比率が X2であり、そのときの G1 を数式 5から求めればょレ、。
[0114] 数式 5の解の求める方法はいくつか考えられる。ここでは、ハードウェア的に実装が 簡単な方法で近似解を求めることについて述べる。
[0115] 一般に、直交変調器の I/Q位相ミスマッチ量はさほど大きくはなレ、。すなわち、上 記 Xは 1に近く、 G1は 0に近い。
[0116] このことを表現するために、 x=l + dとおき、これを数式 5に代入すると、次の数式 6 が得られる。
[0117] [数 6]
(Gl2 +l){(l + d)-l/(l + d)} + 4Gl = 0 数式 6において、 d、 Glが共に 1よりも充分に小さいと仮定し、 d、 Glの高次の項を 省略すると、次の数式 7が得られる。
[0118] [数 7]
Gl = d/2 = (x-l)/2 図 14は、図 13に示した I/Qミスマッチ補償部 2を増幅器と加算器で表わした図で ある。
[0119] 図 14を参照すると、図 13に示した I/Qミスマッチ補償部 2は、入力信号の I成分を 増幅率 G2で増幅する増幅器 21と、入力信号の Q成分を増幅率 Gl 'G2で増幅する 増幅器 22と、入力信号の I成分を増幅率 G1/G2で増幅する増幅器 23と、入力信号 の Q成分を増幅率 1/G2で増幅する増幅器 24と、増幅器 21 , 22の出力を加算する 加算器 25と、増幅器 23， 24の出力を加算する加算器 26とで実現することができる。
[0120] 以下、本実施形態の信号処理回路の動作について説明する。
[0121] 図 15は、図 9に示した信号処理回路における一連の補償動作の流れを説明するフ ローチャートである。
[0122] 図 15を参照すると、本実施形態の信号処理回路は、まず、 I成分および Q成分のそ れぞれの直流オフセットの補償動作を行い（ステップ 71)、次に、 IZQ振幅ミスマッチ の補償動作を行い (ステップ 72)、最後に、 IZQ位相ミスマッチの補償動作を行う（ス テツプ 73)。
[0123] なお、直流オフセットの補償動作は、上述したように、図 9には図示されていない従 来技術と同様の手段により行われるものであり、本発明の本質的な部分ではない。そ のため、以下では、直流オフセットの補償動作の説明は省略し、 I/Q振幅ミスマッチ と I/Q位相ミスマッチの補償動作についてのみ説明する。
[0124] 図 16は、図 9に示した信号処理回路における I/Q振幅ミスマッチの補償動作を説 明するフローチャートである。
[0125] 図 16を参照すると、まず、制御部 10は、テスト信号の I成分と Q成分の振幅を初期 値に設定する (ステップ 201)。具体的には、制御部 10は、 I成分の振幅と Q成分の振 幅とで同じ初期値を選択する。
[0126] 次に、制御部 10は、テスト信号の I成分の振幅を更新する場合の更新単位（以下、 修正量 1と称す）を初期値に設定する (ステップ 202)。
[0127] 次に、制御部 10は、 I成分のみが正で Q成分が 0である点を、テスト信号発生部 3に テスト信号として発生させるモードに設定する (ステップ 203)。このモードが維持され ている間、 D/A変換器 5力 はテスト信号に比例した DC信号が出力される。この D
I
C信号は、ミキサ 6でローカル信号の I成分とミキシングされる。よって、直交変調器の
I
出力には、一定振幅の信号が現れる。この信号の振幅は、エンベロープ検出部 8で 検出される。なお、エンベロープ検出部 8は、一般に 2乗特性を持っていることから、 エンベロープ検出部 8の出力は直交変調器の出力信号の振幅の 2乗に比例した信 号となる。
[0128] 次に、比較部 9は、エンベロープ検出部 8の出力を取り込む（ステップ 204)。
[0129] 以降、制御部 10は、上述の I成分のみが正で Q成分が 0である点、 I成分のみが負 で Q成分が 0である点、 Q成分のみが正で I成分が 0である点、 Q成分のみが負で I成 分が 0である点の計 4点の全てにっレ、て、そのテスト信号を発生した時のェンベロー プ検出部 8の出力を比較部 9に取り込む試行が終了するまで (ステップ 205)、テスト 信号の IZQ成分と正負の組み合わせを更新する処理と（ステップ 206)、ステップ 20 3, 204の処理とを繰り返す。
[0130] 比較部 9は、上記の計 4点のテスト信号を発生した時のエンベロープ検出部 8の出 力の取り込みが終了すると、 I成分のみが正となるテスト信号を発生した時のェンベロ ープ検出部 8の出力と、 I成分のみが負となるテスト信号を発生した時のエンベロープ 検出部 8の出力との平均値 (これを値 1と呼ぶ）を算出する (ステップ 207)。
[0131] 次に、比較部 9は、 Q成分のみが正となるテスト信号を発生した時のエンベロープ 検出部 8の出力と、 Q成分のみが負となるテスト信号を発生した時のエンベロープ検 出部 8の出力との平均値 (これを値 2と呼ぶ）を算出する (ステップ 208)。
[0132] 次に、比較部 9は、値 1と値 2の大小を比較し、その比較結果を制御部 10に渡す (ス テツプ 209)。
[0133] 次に、制御部 10は、ステップ 209の比較結果に基づいて、値 1と値 2が等しくなるよ うにテスト信号の I成分の振幅を更新する。具体的には、ステップ 209で値 1の方が大 きい場合、制御部 10は、テスト信号の I成分の振幅を修正量 1だけ減らす (ステップ 2 10)。一方、ステップ 209で値 2の方が大きい場合、制御部 10は、テスト信号の I成分 の振幅を修正量 1だけ増やす（ステップ 211)。
[0134] 以降、制御部 10は、ステップ 203〜ステップ 210， 211までの試行が所定回数終え るまで（ステップ 212)、修正量 1を更新する処理と（ステップ 213)、ステップ 203〜ス テツプ 210, 211までの処理とを繰り返す。
[0135] 上記の試行が所定回数終えると、制御部 10は、テスト信号の I成分の最終的な振 幅とテスト信号の Q成分の振幅との比率に基づいて、直交変調器の IZQ振幅ミスマ ツチ量を算出し、算出した I/Q振幅ミスマッチ量に基づいて I/Qミスマッチ補償部 2 に設定する I/Q振幅補償量を算出する（ステップ 214)。具体的には、制御部 10は 、送信動作時に、送信ベースバンド信号の I成分の振幅が、 Q成分の振幅に対し、「 テスト信号の I成分の振幅 Zテスト信号の Q成分の振幅」となるように、 I/Qミスマッチ 補償部 2に IZQ振幅補償量を設定する。
[0136] 以上で、 IZQ振幅ミスマッチの補償動作を終了する。
[0137] 図 17は、図 9に示した信号処理回路における I/Q振幅ミスマッチの補償動作を説 明するタイミングチャートであり、内部信号の時系列的な変化を示している。なお、テ スト信号の I成分と Q成分の振幅の初期値は同じ値が設定されている。
[0138] 図 17を参照すると、時刻 tl〜t4において、テスト信号発生部 3は、 I成分のみが正 であるテスト信号、 I成分のみが負であるテスト信号、 Q成分のみが正であるテスト信 号、 Q成分のみが負であるテスト信号を順次出力する。
[0139] このとき、 I成分のみ正と負であるテスト信号を発生している時のエンベロープ検出 部 8の出力の平均値は、 Q成分のみ正と負であるテスト信号を発生している時のェン ベロープ検出部 8の出力の平均値よりも小さい。
[0140] そのため、制御部 10は、テスト信号の I成分の振幅を修正量 1だけ増やし、続いて、 修正量 1の値を小さい値に更新する。
[0141] 次に、時刻 t5〜t8において、テスト信号発生部 3は、再び 4点のテスト信号を出力 する。なお、テスト信号の I成分の振幅は修正量 1の初期値だけ増えている。
[0142] このとき、 I成分のみ正と負であるテスト信号を発生している時のエンベロープ検出 部 8の出力の平均値は、 Q成分のみ正と負であるテスト信号を発生している時のェン ベロープ検出部 8の出力の平均値よりも大きい。
[0143] そのため、制御部 10は、テスト信号の I成分の振幅を修正量 1だけ減らし、続いて、 修正量 1の値を小さい値に更新する。
[0144] 制御部 10は、上記のテスト信号を出力してから修正量 1の値を更新するまでの動 作を、所定回数（図 17では 5回）繰り返す。
[0145] この間、制御部 10は、修正量 1の値を徐々に小さくしていくため、平均値同士の差 は徐々に 0に近づく。そのため、制御部 10は、テスト信号の I成分の最終的な振幅と テスト信号の Q成分の振幅との比率に基づいて、直交変調器の I/Q振幅ミスマッチ 量を算出し、算出した I/Q振幅ミスマッチ量に基づいて I/Qミスマッチ補償部 2に設 定する I/Q振幅補償量を算出する。
[0146] 図 18は、図 9に示した信号処理回路における I/Q位相ミスマッチの補償動作を説 明するフローチャートである。
[0147] 図 18を参照すると、まず、制御部 10は、テスト信号の振幅を初期値に設定する（ス テツプ 301)。具体的には、制御部 10は、上述の IZQ振幅ミスマッチの補償結果を 踏まえ、 I成分の振幅と Q成分の振幅の比率を、 I/Q振幅ミスマッチが打ち消される ように初期値を選択する。
[0148] 次に、制御部 10は、テスト信号の I成分の振幅を更新する場合の更新単位（以下、 修正量 2と称す）を初期値に設定する (ステップ 302)。
[0149] 次に、制御部 10は、変数 Nを初期値に設定する (ステップ 303)。 Nは、テスト信号 を I/Q直交座標上にプロットしたときに、そのプロットが存在する象限を表す。従って
、 Nは 1から 4までの整数値の中力 選ばれる。
[0150] 次に、テスト信号発生部 3は、第 N象限の点をテスト信号として発生する状態に遷移 する（ステップ 304)。具体的には、テスト信号発生部 3は、 N= lであれば、テスト信 号の I成分および Q成分の振幅の初期値をともに正とする。この状態が維持されてい る間、 D/A変換器 5 , 5 力 はテスト信号に比例した DC信号が出力される。これの
I Q
DC信号はそれぞれ、ミキサ 6 , 6 でローカル信号とミキシングされる。よって、直交変
I Q
調器の出力には、一定振幅の信号が現れる。この信号の振幅は、エンベロープ検出 部 8で検出される。なお、エンベロープ検出部 8は、一般に 2乗特性を持っていること から、エンベロープ検出部 8の出力は直交変調器の出力信号の振幅の 2乗に比例し た信号となる。
[0151] 次に、比較部 9は、エンベロープ検出部 8の出力を取り込む（ステップ 305)。
[0152] 以降、制御部 10は、 N= l , 2, 3， 4の計 4点のテスト信号の全てについて、そのテ スト信号を発生した時のエンベロープ検出部 8の出力を比較部 9に取り込む試行が 終了するまで（ステップ 306)、 Nを更新する処理と（ステップ 307)、ステップ 304, 30 5の処理とを繰り返す。 [0153] 比較部 9は、上記の計 4点のテスト信号を発生した時のエンベロープ検出部 8の出 力の取り込みが終了すると、 N = lの時のエンベロープ検出部 8の出力と、 N = 3の時 のエンベロープ検出部 8の出力との平均値（これを値 3と呼ぶ）を算出する（ステップ 3 08)。
[0154] 次に、比較部 9は、 N = 2の時のエンベロープ検出部 8の出力と、 N = 4の時のェン ベロープ検出部 8の出力との平均値（これを値 4と呼ぶ）を算出する（ステップ 309)。
[0155] 次に、比較部 9は、値 3と値 4の大小を比較し、その比較結果を制御部 10に渡す (ス テツプ 310)。
[0156] 次に、制御部 10は、ステップ 310の比較結果に基づいて、値 3と値 4が等しくなるよ うにテスト信号の I成分の振幅を更新する。具体的には、ステップ 310で値 3の方が大 きい場合、制御部 10は、 N= l , 3の時のテスト信号の I成分の振幅を修正量 2だけ減 らし、 N = 2, 4の時のテスト信号の I成分の振幅を修正量 2だけ増やす（ステップ 311 )。一方、ステップ 310で値 4の方が大きい場合、制御部 10は、 N = l, 3の時のテスト 信号の I成分の振幅を修正量 2だけ増やし、 N = 2， 4の時のテスト信号の I成分の振 幅を修正量 2だけ減らす (ステップ 312)。
[0157] 以降、制御部 10は、ステップ 303〜ステップ 311, 312までの試行が所定回数終え るまで（ステップ 313)、修正量 2を更新する処理と（ステップ 314)、ステップ 303〜ス テツプ 311 , 312までの処理とを繰り返す。
[0158] 上記の試行が所定回数終えると、制御部 10は、 N= l , 3の時のテスト信号の I成分 の最終的な振幅と N = 2, 4の時のテスト信号の I成分の最終的な振幅との比率に基 づいて、直交変調器の I/Q位相ミスマッチ量を算出し、算出した I/Q位相ミスマッチ 量に基づいて I/Qミスマッチ補償部 2に設定する IZQ位相補償量を算出する (ステ ップ 315)。
[0159] 以上で、 IZQ位相ミスマッチの補償動作を終了する。
[0160] 図 19は、図 9に示した信号処理回路における I/Q振幅ミスマッチの補償動作を説 明するタイミングチャートであり、内部信号の時系列的な変化を示している。ここでは 、テスト信号の I成分と Q成分の振幅の初期値は、 I/Q振幅ミスマッチが打ち消され るように互いに異なった値が設定されてレ、る。 [0161] 図 19を参照すると、時刻 tl〜t4において、テスト信号発生部 3は、 I/Q直交座標 において、第 1象限、第 3象限、第 2象限、第 4象限にあるテスト信号を順次出力する
[0162] このとき、第 1象限と第 3象限にあるテスト信号を発生している時のエンベロープ検 出部 8の出力の平均値は、第 2象限と第 4象限にあるテスト信号を発生している時の エンベロープ検出部 8の出力の平均値よりも大きい。
[0163] そのため、制御部 10は、第 1象限と第 3象限にあるテスト信号の I成分の振幅を修正 量 2だけ減らすとともに、第 2象限と第 4象限にあるテスト信号の I成分の振幅を修正 量 2だけ増やし、続いて、修正量 2の値を小さい値に更新する。
[0164] 次に、時刻 t5〜t8において、テスト信号発生部 3は、再び 4点のテスト信号を出力 する。なお、第 1象限と第 3象限にあるテスト信号の I成分の振幅は修正量 2だけ減つ ており、第 2象限と第 4象限にあるテスト信号の I成分の振幅は修正量 2だけ増えてい る。
[0165] このときも、第 1象限と第 3象限にあるテスト信号を発生している時のエンベロープ検 出部 8の出力の平均値は、第 2象限と第 4象限にあるテスト信号を発生している時の エンベロープ検出部 8の出力の平均値よりも大きい。
[0166] そのため、制御部 10は、第 1象限と第 3象限にあるテスト信号の I成分の振幅を修正 量 2だけ減らすとともに、第 2象限と第 4象限にあるテスト信号の I成分の振幅を修正 量 2だけ増やし、続いて、修正量 2の値を小さい値に更新する。
[0167] 制御部 10は、上記のテスト信号を出力してから修正量 2の値を更新するまでの動 作を、所定回数（図 19では 5回）繰り返す。
[0168] この間、制御部 10は、修正量 2の値を徐々に小さくしていくため、平均値同士の差 は徐々に 0に近づく。そのため、制御部 10は、第 1象限と第 3象限にあるテスト信号の I成分の振幅と第 2象限と第 4象限にあるテスト信号の I成分の振幅との比率に基づい て、直交変調器の IZQ位相ミスマッチ量を算出し、算出した I/Q位相ミスマッチ量に 基づいて IZQミスマッチ補償部 2に設定する I/Q位相補償量を算出する。なお、 1/ Q位相ミスマッチ量と IZQ位相補償量の算出方法については、 I/Q振幅ミスマッチ 量と Q成分の振幅とが既知であるため、例えば、特許文献 1に記載されている方法を 用いることができる。
[0169] ここで、本実施形態の第 1の利点について図 20および図 21を参照して説明する。
[0170] 図 20を参照すると、 I/Q振幅ミスマッチの補償動作に用いる 4点のテスト信号を、 (
I, Q) = (l, 0)、 (0, 1)、 (- 1, 0)、 (0, 一 1)と仮定する。
[0171] 直交変調器に IZQ振幅ミスマッチがなぐかつ直流オフセットも無い場合、（1， Q)
= (1, 0)、（0， 1)、 (_ 1, 0)、（0，一 1)という 4点はシフトせず、図 20に白丸で示し た点 1〜4に相当する。
[0172] 一方、直交変調器に直流オフセットが存在し、原点が図 20の点 0'にシフトする場合 、上記 4点は図 20に黒丸で示した点：!'〜 4'にシフトする。
[0173] 本実施形態によれば、まず、原点から点 1'までの距離の 2乗と原点から点 3'までの 距離の 2乗のとの平均値が得られる。次に、原点から点 2'までの距離の 2乗と原点か ら点 4'までの距離の 2乗との平均値が得られる。次に、上記の 2つの平均値の差が小 さくなるようにループ処理が行われ、最終的に得られるテスト信号の I成分の振幅と Q 成分の振幅との比率から I/Q振幅ミスマッチ量が求まる。上記で距離の 2乗の平均 値を得る処理の段階で、残留直流オフセットの影響が完全に除去され、期待通りの 動作が実現される。
[0174] 以上の動作を定量的に説明するため、直流オフセット量、すなわち図 20の点 0'の 座標を、 （a、b)と表す。原点から点 1'までの距離の 2乗は、（l +a) 2 + 2となる。一 方、原点から点 3'までの距離の 2乗は、（1 a)"2 + b"2となる。両者を平均すると、 1 + a 2 + 2となる。一方、原点から点 2'までの距離の 2乗と原点から点 4'までの距離 の 2乗との平均は、やはり l +a 2 + 2となる。すなわち、直流オフセットの影響は完 全に除去されている。
[0175] 図 21を参照すると、 I/Q振幅ミスマッチの補償動作に用いる 4点のテスト信号を、 (
I, Q) = (l, 0)、 (0, 1)、 (- 1, 0)、 (0, 一 1)と仮定する。これら 4点は、図 21に白 丸で示した点 1〜4に相当する。
[0176] ところ力 現実の送信装置では、 IZQ振幅ミスマッチにより、これらの点が、黒三角 で示した点:！"〜 4"にシフトする。これらの点：!"〜 4"は長方形をなし、かつその長方 形の対角線の交点は原点に位置する。 [0177] 現実の送信装置では、これにさらに直流オフセットが加わり、原点が図 21の 0'"に シフトする。その時の上記 4点は図 21に黒丸で示した点 1"'〜4'"にシフトする。
[0178] 本実施形態によれば、 I/Q振幅ミスマッチの補償動作において、原点に対して互 レ、に点対称な位置にある 2点を 1組とした 2組の計 4点のテスト信号を用レ、、かつェン ベロープ検出部 8の 2乗特性と平均処理とを併用することにより、 I/Q振幅ミスマッチ だけでなぐ残留直流オフセットの影響も完全に除去することができる。
[0179] 次に、本実施形態の第 2の利点について図 22および図 23を参照して説明する。
[0180] 図 22および図 23を参照すると、 I/Q位相ミスマッチの補償動作に用いる N = l， 2 , 3, 4の 4点のテスト信号を、 （I, Q) = (l, k)、 (- 1, k)、 (- 1, _k)、（1， _k)と仮 定する。ここで、 kは、 IZQ振幅ミスマッチを補償するように選ばれている。よって、 I成 分の利得を 1とした場合、 N = l〜4の 4点のテスト信号は、（1， Q) = (l, 1)、（_ 1 , 1 )、（一 1 , — 1)、 (1，一 1)となる。
[0181] 図 22を参照すると、直交変調器に I/Qミスマッチがなぐかつ直流オフセットも無 い場合、（I, Q) = (l, 1)、 （一 1 , 1)、 （一 1, 1)、 （1 , 1)の 4点のテスト信号はシ フトせず、図 22に白丸で示した点 5〜8に相当する。既に説明したとおり、この状態で は、特許文献 1に開示されている方法は正常に機能する。
[0182] 一方、直交変調器に直流オフセットが存在し、原点が図 22の点 0'にシフトする場合 、上記 4点は図 22に黒丸で示した点 5'〜8 'にシフトする。この場合、特許文献 1に開 示されている方法は、正常に機能しない。
[0183] これに対し、本実施形態によれば、 2乗特性を持つエンベロープ検出部 8の出力を 利用することにより、まず、原点から点 5'までの距離の 2乗と原点から点 7'までの距離 の 2乗との平均値が得られる。次に、原点から点 6'までの距離の 2乗と原点から点 8' までの距離の 2乗との平均値が得られる。次に、上記の 2つの平均値の差が小さくな るようにループ処理が行われ、最終的に得られるテスト信号の振幅から、 I/Q位相ミ スマッチ量が求まる。上記で距離の 2乗の平均値を取る処理の段階で、直流オフセッ トの影響が完全に除去され、期待通りの動作が実現される。
[0184] 以上の動作を定量的に説明するため、直流オフセット量、すなわち図 22の 0'の座 標を、 (a, b)と表す。原点から点 5'までの距離の 2乗は、（1 +&Γ2+ (1 +1)Γ2となる 。一方、原点から点 7'までの距離の 2乗は、 （1 a) 2+ (1— b) 2となる。両者を平 均すると、 l +a 2 + 2となる。一方、原点から点 6'までの距離の 2乗と原点から点 8' までの距離の 2乗との平均は、やはり l + a"2 + b"2となる。すなわち、直流オフセット の影響は完全に除去されてレ、る。
[0185] 図 23を参照すると、 I/Q位相ミスマッチの補償動作に用いる 4点のテスト信号を、 (
I, Q) = (l, 1)、 (1 , 1)、 (- 1, 1)、 (1 , 一 1)と仮定する。これら 4点は、図 23に白 丸で示した点 1〜4に相当する。
[0186] ところ力 現実の送信装置では、 IZQ位相ミスマッチにより、これらの点が、黒三角 で示した点 5""〜8""に移動する。これらの点 5""〜8""は菱形をなし、かつその菱 形の対角線の交点は原点に位置する。この状態では、特許文献 1に開示されている 方法は正常に機能する。
[0187] し力、しながら、現実の送信機では、これにさらに直流オフセットが加わり、原点が図 2
3の点 0"" 'にシフトする。その時の上記 4点は図 23に黒丸で示した点 5"'"〜8"'"に シフトする。この場合、特許文献 1に開示されている方法は、正常に機能しない。
[0188] これに対し、本実施形態によれば、 I/Q振幅ミスマッチの補償動作において、第 1 象限から第 4象限までの 4点のテスト信号を用い、かつエンベロープ検出部 8の 2乗 特性と平均処理とを併用することにより、 I/Q位相ミスマッチだけでなぐ残留直流ォ フセットの影響も完全に除去することができる。
[0189] 本実施形態の第 3の利点は、特許文献 1に開示されている方法と同様に、単純化し たテスト信号を用いつつ、特許文献 1には記載されていない、直交変調器の I/Q振 幅ミスマッチの補償動作も実現できることである。
[0190] 本実施形態の第 4の利点について説明する。
[0191] 本実施形態においては、正弦波のテスト信号を用いる従来技術と比較すると、テス ト信号が矩形波となり単純化されている。このため、テスト信号のデータを格納する R OM領域が小さくて済む。また、正弦波をディジタル的に発生する場合、 1波長を時 間方向に複数のクロック、典型的には数十クロックに分けて表現する必要がある。こ れに対し、本実施形態で用いる矩形波のテスト信号の場合、最小で 1波長を 2クロッ クで表現できる。従って、補償動作に用いるテスト信号の周波数を同等にした場合、 より遅いクロックで系が動けば良ぐインプリメンテーションの難易度が下がる、消費電 力が減るなどのメリットが得られる。
[0192] 本実施形態の第 5の利点について説明する。
[0193] 本実施形態においては、 4つの条件下でエンベロープ検出部 8の出力値を取り込 み、その出力値を 2個ずつの 2グノレープに分け、それぞれの平均値を比較する。その 際、平均値の大小関係だけがわかればよいことから、エンベロープ検出部 8に接続 する AZD変換器を設ける必要がない。このことから、インプリメンテーションの難易度 を下げられる。
[0194] 本実施形態の第 6の利点について説明する。
[0195] 図 15に示したフローチャートによれば、最初に、 I成分および Q成分のそれぞれの 直流オフセットの補償動作が実行される。し力、しながら、既に述べたとおり、 D/A変 換器 5， 5 の分解能の問題から、直流オフセットの補償動作を行った後にも、ある程
I Q
度の直流オフセットが残留する。本実施形態によれば、この残留直流オフセットの影 響を受けずに、 I/Q振幅ミスマッチと I/Q位相ミスマッチの補償動作を行うことがで きる。
[0196] なお、本実施形態においては、図 15に示したフローチャートにおいて、直流オフセ ットの補償動作の後に、 I/Q振幅ミスマッチおよび I/Q位相ミスマッチの補償動作を 実行していたが、これに限定されない。上述のように、本実施形態による I/Q位相ミ スマッチの補償動作と I/Q振幅ミスマッチの補償動作は、残留直流オフセットの影響 を受けない。そのため、直流オフセットの補償動作の前に、 I/Q振幅ミスマッチの補 償動作または I/Q位相ミスマッチの補償動作を行うことが可能である。
[0197] また、本実施形態においては、図 15に示したフローチャートにおいて、直流オフセ ット、 I/Q振幅ミスマッチ、および I/Q位相ミスマッチの補償動作を全て実行してい たが、これに限定されない。すなわち、送信装置に適用される無線通信方式が直流 オフセットに関して緩い規格値を定めている場合、直流オフセットの補償動作を行わ なくとも、規格値を達成することができる場合がある。また、本実施形態による IZQ振 幅ミスマッチの補償動作は、残留直流オフセットの影響を受けない。そのため、直流 オフセットの補償動作を行うことなく、 I/Q振幅ミスマッチおよび IZQ位相ミスマッチ を行うことが可能である。また、別の例として、送信装置の構成上、補償動作を行わな くとも、 I/Q振幅ミスマッチが無視できるくらい小さい場合がある。その場合、 I/Q振 幅ミスマッチの補償動作を省略することができる。さらに、別の例として、送信装置に 適用される無線通信方式が IZQ位相ミスマッチに関して補償動作を行わなくても規 格値を達成できるような場合がある。その場合、 I/Q位相ミスマッチの補償動作を省 略すること力 Sできる。
[0198] また、本実施形態においては、図 16と図 18のフローチャートにおいて試行を繰り返 す回数が固定されていることを想定しているが、これに限定されない。すなわち、制 御部 10は、テスト信号の I成分の振幅の更新前後の比率を算出し、算出した比率を 予め設定された閾値と比較し、比較結果に基づいて試行を行う回数を決定しても良 レ、。
[0199] また、本実施形態においては、図 16と図 18の 2つのフローチャートの処理をそれぞ れ独立に行っている力 これに限定されない。すなわち、図 16と図 18の 2つのフロー チャートをマージすることができる。具体的には、図 16のステップ 203からステップ 21 0, 211までの試行と図 18のステップ 303力らステップ 311, 312までの試行とを、交 互に実行することができる。また、このマージしたフローチャートに、さらに従来技術に よる直流オフセットの補償動作の処理をマージすることも可能である。
[0200] また、本実施形態においては、エンベロープ検出部 8として、 2乗特性を持つものを 用いたが、これに限定されず、べき数力 よりも大きく 3よりも小さい値であるべき特性 を持つものを用いても良い。または、エンベロープ検出部 8として、リニアな特性を持 つものを用いても良い。その場合、 I/Q位相ミスマッチおよび I/Q振幅ミスマッチの 補償動作時に、残留直流オフセットの影響を受けやすくなる。ただし、その場合でも、 例えば特許文献 1に開示された方法と比較して、残留直流オフセットの影響が抑圧さ れるという利点が得られる。
[0201] また、本実施形態においては、図 16および図 18のフローチャートにおいて、テスト 信号の I成分の振幅を調整しているが、これに限定されなレ、。すなわち、図 16または 図 18のフローチャートにおいて、テスト信号の Q成分の振幅を調整することも可能で あり、または、テスト信号の I成分と Q成分の振幅を同時に調整することも可能である。 [0202] (第 2の実施形態）
図 24は、本発明の第 2の実施形態の信号処理回路の全体構成を示すブロック図 である。
[0203] 図 24を参照すると、本実施形態の信号処理回路は、図 9の第 1の実施形態と比較 して、 I/Qミスマッチ補償部 2に I成分用と Q成分用の 2つの D/A変換器 5 , 5 を
II Q1 接続している点と、テスト信号発生部 3に I成分用と Q成分用の 2つの DZA変換器 5
12
, 5 を接続している点と、 DZA変換器 5 , 5 , 5 , 5 の後段に I成分用と Q成分
Q2 II Q1 12 Q2
用の 2つのスィッチ 4 , 4 を接続している点とが異なる。
I Q
[0204] スィッチ 4は、送信動作時には DZA変換器 5 の出力を選択し、補償動作時には
I II
DZA変換器 5 の出力を選択する。スィッチ 4 は、送信動作時には DZA変換器 5
12 Q Q の出力を選択し、補償動作時には DZA変換器 5 の出力を選択する。
1 Q2
[0205] 本実施形態においては、送信動作時に D/A変換器に要求される速度および分解 能と、補償動作時に D/A変換器に要求される速度および分解能とが、大きくかけ離 れているときに、両者の要求を両立することができるという利点がある。
[0206] 具体的には、送信動作時には高速だが低分解能な D/A変換器が必要である場 合、このような D/A変換器を D/A変換器 5 ， 5 に割り当てる。また、補償動作時
II Q1
には低速だが高分解能な D/A変換器が必要である場合、このような D/A変換器 を D/A変換器 5 , 5 に割り当てる。それにより、無用なインプリメンテーションを避
12 Q2
けること力 sできる。
[0207] (第 3の実施形態）
図 25は、本発明の第 3の実施形態の信号処理回路の全体構成を示すブロック図 である。
[0208] 図 25を参照すると、本実施形態の信号処理回路は、図 9の第 1の実施形態と比較 して、テスト信号発生部 3で発生したテスト信号が、スィッチ 4および I/Qミスマッチ補 償部 2を通って D/A変換器 5 , 5 に入力される点が異なる。
I Q
[0209] 以下、本実施形態の信号処理回路の動作について説明する。
[0210] 図 26は、図 25に示した信号処理回路における I/Q振幅ミスマッチの補償動作を 説明するフローチャートである。 [0211] 図 26を参照すると、まず、制御部 10は、 I/Qミスマッチ補償部 2に設定する I/Q 振幅補償量を初期値に設定する (ステップ 401)。
[0212] 次に、制御部 10は、 I/Q振幅補償量を更新する場合の更新単位 (以下、修正量 3 と称す）を初期値に設定する（ステップ 402)。
[0213] 次のステップ 403からステップ 409までの動作は、既に説明した図 16のステップ 20
3からステップ 209と同じである。
[0214] ここで、ステップ 409で値 1の方が大きい場合、制御部 10は、 I/Q振幅補償量を、 相対的に I成分の振幅が減る方向に修正量 3だけ変化させる（ステップ 410)。一方、 ステップ 409で値 2の方が大きい場合、制御部 10は、 I/Q振幅補償量を、相対的に
I成分の振幅が増える方向に修正量 3だけ変化させる (ステップ 411)。
[0215] 以降、制御部 10は、ステップ 403〜ステップ 410， 411までの試行が所定回数終え るまで（ステップ 412)、修正量 3を更新する処理と（ステップ 413)、ステップ 403〜ス テツプ 410, 411までの処理とを繰り返す。
[0216] 上記の試行が所定回数終えると、 I/Q振幅ミスマッチの補償動作を終了する。
[0217] 図 27は、図 25に示した信号処理回路における I/Q位相ミスマッチの補償動作を 説明するフローチャートである。
[0218] 図 27を参照すると、まず、制御部 10は、 I/Qミスマッチ補償部 2に設定する I/Q 位相補償量を初期値に設定する (ステップ 501)。
[0219] 次に、制御部 10は、 I/Q位相補償量を更新する場合の更新単位（以下、修正量 4 と称す)を初期値に設定する (ステップ 502)。
[0220] 次のステップ 503からステップ 510までの動作は、既に説明した図 18のステップ 30
3からステップ 310と同じである。
[0221] ここで、ステップ 510で値 3の方が大きい場合、制御部 10は、 I/Q位相補償量を、 I
/Q位相差が大きくなる方向に修正量 4だけ変化させる（ステップ 511)。一方、ステツ プ 510で値 4の方が大きい場合、制御部 10は、 IZQ位相補償量を、 I/Q位相差が 小さくなる方向に修正量 4だけ変化させる（ステップ 512)。
[0222] 以降、制御部 10は、ステップ 503〜ステップ 511， 512までの試行が所定回数終え るまで（ステップ 513)、修正量 4を更新する処理と（ステップ 514)、ステップ 503〜ス テツプ 511 , 512までの処理とを繰り返す。
[0223] 上記の試行が所定回数終えると、 I/Q位相ミスマッチの補償動作を終了する。
[0224] なお、本実施形態においては、図 26と図 27のフローチャートにおいて試行を繰り 返す回数が固定されていることを想定しているが、これに限定されない。すなわち、 制御部 10は、 IZQ振幅補償量と I/Q位相補償量の更新前後の比率を算出し、算 出した比率を予め設定された閾値と比較し、比較結果に基づいて試行を行う回数を 決定しても良い。
[0225] (第 4の実施形態）
図 28は、本発明の第 4の実施形態に係る比較部の構成を示す図である。
[0226] 図 28を参照すると、本実施形態に係る比較部 9は、 AZD変換器 95と、記憶部 96 と、平均値算出部 97と、判定部 98とを有している。なお、図 28に示した比較部 9は、 図 9、図 25、および図 26のいずれの信号処理回路にも適用可能である。
[0227] A/D変換器 95は、エンベロープ検出部 8の出力を A/D変換し、記憶部 96は、 A /D変換されたエンベロープ検出部 8の出力を適宜記憶する。
[0228] 平均値算出部 97は、記憶部 96に格納されているエンベロープ検出部 8の出力デ ータを用いて、図 16等における値 1, 2を算出するとともに図 18等における値 3, 4を 算出し、判定部 98は、値 1, 2の大小を判定するとともに値 3, 4の大小を判定する。
[0229] (第5の実施形態）
図 29は、本発明の第 5の実施形態の信号処理回路の全体構成を示すブロック図 である。
[0230] 図 29を参照すると、本実施形態の信号処理回路は、図 9の第 1の実施形態と比較 して、比較部 9の代わりに、 A/D変換器 11を設けた点が異なる。
[0231] 以下、本実施形態の信号処理回路の動作について説明する。
[0232] 図 30は、図 29に示した信号処理回路における I/Q振幅ミスマッチの補償動作を 説明するフローチャートである。
[0233] 図 30を参照すると、まず、制御部 10は、テスト信号の I成分と Q成分の振幅を初期 値に設定する (ステップ 601)。
[0234] 次のステップ 602からステップ 607までの動作は、既に説明した図 16のステップ 20 3力 ステップ 208と同じである。なお、本実施形態においては、テスト信号の I成分の 振幅の更新単位である修正量 1 (図 16参照）が存在しないため、修正量 1を初期値に 設定するという手順が省略されている。また、ステップ 606, 607では、制御部 10が、 値 1と値 2をディジタルの数値データとして算出する。
[0235] 次に、制御部 10は、ステップ 606， 607の算出結果に基づいて、値 1と値 2が等しく なるようにテスト信号の I成分の振幅を更新する。具体的には、制御部 10は、値 2/ 値 1を算出し、テスト信号の I成分の振幅を (値 2/値 1)倍に修正する (ステップ 608)
[0236] 以降、制御部 10は、ステップ 602〜ステップ 608までの試行を所定回数終えるまで 繰り返す（ステップ 609)。
[0237] 上記の試行が所定回数終えると、制御部 10は、テスト信号の I成分の最終的な振 幅とテスト信号の Q成分の振幅との比率に基づいて、直交変調器の IZQ振幅ミスマ ツチ量を算出し、算出した I/Q振幅ミスマッチ量に基づいて I/Qミスマッチ補償部 2 に設定する I/Q振幅補償量を算出する (ステップ 610)。
[0238] 以上で、 I/Q振幅ミスマッチの補償動作を終了する。
[0239] 本実施形態によれば、値 1と値 2との比率を用いて、値 1と値 2が等しくなる条件を精 度良く推定することができる。これを利用して、図 30のステップ 609における、所定の 回数の試行を終えた力、という条件分岐を省略し、 1回の試行で I/Q振幅ミスマッチ の補償動作を完了させることも可能である。
[0240] 図 31は、図 29に示した信号処理回路における I/Q位相ミスマッチの補償動作を 説明するフローチャートである。
[0241] 図 31を参照すると、まず、制御部 10は、テスト信号の I成分と Q成分の振幅を初期 値に設定する (ステップ 701)。
[0242] 次のステップ 702からステップ 708までの動作は、既に説明した図 18のステップ 30 3力 ステップ 309と同じである。なお、本実施形態においては、テスト信号の I成分の 振幅の更新単位である修正量 2 (図 18参照）が存在しないため、修正量 2を初期値に 設定するという手順が省略されている。また、ステップ 707, 708では、制御部 10が、 値 3と値 4をディジタルの数値データとして算出する。 [0243] 次に、制御部 10は、制御部 10は、ステップ 707, 708の算出結果に基づいて、値 3 と値 4が等しくなるように、 N= l , 3の時のテスト信号の I成分の振幅を更新する。具体 的には、制御部 10は、値 4/値 3を算出し、 N= l , 3の時のテスト信号の I成分の振 幅を (値 4Z値 3)倍に修正する（ステップ 709)。
[0244] 以降、制御部 10は、ステップ 702〜ステップ 709までの試行を所定回数終えるまで 繰り返す（ステップ 710)。
[0245] 上記の試行が所定回数終えると、制御部 10は、 N= l , 3の時のテスト信号の I成分 の最終的な振幅と N = 2， 4の時のテスト信号の I成分の振幅との比率に基づいて、直 交変調器の IZQ位相ミスマッチ量を算出し、算出した IZQ位相ミスマッチ量に基づ レ、て IZQミスマッチ補償部 2に設定する I/Q位相補償量を算出する (ステップ 711)
[0246] 以上で、 IZQ位相ミスマッチの補償動作を終了する。
[0247] 本実施形態によれば、値 3と値 4との比率を用いて、値 3と値 4が等しくなる条件を精 度良く推定することができる。これを利用して、図 31のステップ 710における、所定の 回数の試行を終えた力、という条件分岐を省略し、 1回の試行で I/Q位相ミスマッチ の補償動作を完了させることも可能である。
[0248] (第 6の実施形態）
図 32は、本発明の第 6の実施形態の信号処理回路の全体構成を示すブロック図 である。
[0249] 図 32を参照すると、本実施形態の信号処理回路は、図 29の第 5の実施形態と比 較して、 I/Qミスマッチ補償部 2に I成分用と Q成分用の 2つの D/A変換器 5 , 5
II Q1 を接続している点と、テスト信号発生部 3に I成分用と Q成分用の 2つの DZA変換器 5 , 5 を接続している点と、 D/A変換器 5 , 5 , 5 , 5 の後段に I成分用と Q成
12 Q2 II Q1 12 Q2
分用の 2つのスィッチ 4 , 4 を接続している点とが異なる。
I Q
[0250] なお、本実施形態における、第 5の実施形態に対する利点は、第 2の実施形態の 説明のところで述べた通りである。
[0251] (第 7の実施形態）
図 33は、本発明の第 7の実施形態の信号処理回路の全体構成を示すブロック図 である。
[0252] 図 33を参照すると、本実施形態の信号処理回路は、図 25の第 3の実施形態と比 較して、比較部 9の代わりに、 A/D変換器 11を設けた点が異なる。
[0253] 以下、本実施形態の信号処理回路の動作について説明する。
[0254] 図 34は、図 33に示した信号処理回路における I/Q振幅ミスマッチの補償動作を 説明するフローチャートである。
[0255] 図 34を参照すると、まず、制御部 10は、 I/Qミスマッチ補償部 2に設定する IZQ 振幅補償量を初期値に設定する (ステップ 801)。
[0256] 次のステップ 802からステップ 807までの動作は、既に説明した図 26のステップ 40 3からステップ 408と同じである。なお、本実施形態においては、 IZQ振幅補償量の 更新単位である修正量 3 (図 26参照）が存在しないため、修正量 3を初期値に設定 するという手順が省略されている。また、ステップ 806, 807では、制御部 10が、値 1 と値 2をディジタルの数値データとして算出する。
[0257] 次に、制御部 10は、ステップ 806, 807の算出結果に基づいて、値 1と値 2が等しく なるように I/Q振幅補償量を更新する。具体的には、制御部 10は、値 2/値 1を算 出し、相対的に I成分の利得が (値 2/値 1)倍になるように I/Q振幅補償量を修正す る（ステップ 808)。
[0258] 以降、制御部 10は、ステップ 802〜ステップ 808までの試行を所定回数終えるまで 繰り返す（ステップ 809)。
[0259] 上記の試行が所定回数終えると、 I/Q振幅ミスマッチの補償動作を終了する。
[0260] 本実施形態によれば、値 1と値 2との比率を用いて、値 1と値 2が等しくなる条件を精 度良く推定することができる。これを利用して、図 34のステップ 809における、所定の 回数の試行を終えた力 \という条件分岐を省略し、 1回の試行で IZQ振幅ミスマッチ の補償動作を完了させることも可能である。
[0261] 図 35は、図 33に示した信号処理回路における I/Q位相ミスマッチの補償動作を 説明するフローチャートである。
[0262] 図 35を参照すると、まず、制御部 10は、 I/Qミスマッチ補償部 2に設定する IZQ 位相補償量を初期値に設定する (ステップ 901)。 [0263] 次のステップ 902からステップ 908までの動作は、既に説明した図 27のステップ 50 3からステップ 509と同じである。なお、本実施形態においては、 I/Q振幅補償量の 更新単位である修正量 4 (図 27参照）が存在しないため、修正量 4を初期値に設定 するという手順が省略されている。また、ステップ 907, 908では、制御部 10が、値 3 と値 4をディジタルの数値データとして算出する。
[0264] 次に、制御部 10は、ステップ 907， 908の算出結果に基づいて、値 3と値 4力 S等しく なるように I/Q位相補償量を更新する。具体的には、制御部 10は、値 4/値 3を算 出し、 I/Q位相補償量を (値 4Z値 3)倍に修正する（ステップ 909)。
[0265] 以降、制御部 10は、ステップ 902〜ステップ 909までの試行を所定回数終えるまで 繰り返す（ステップ 910)。
[0266] 上記の試行が所定回数終えると、 I/Q位相ミスマッチの補償動作を終了する。
[0267] 本実施形態によれば、値 3と値 4との比率を用いて、値 3と値 4が等しくなる条件を精 度良く推定することができる。これを利用して、図 35のステップ 910における、所定の 回数の試行を終えた力、という条件分岐を省略し、 1回の試行で I/Q振幅ミスマッチ の補償動作を完了させることも可能である。

Claims

請求の範囲
[1] 直交変調器の出力信号の I/Q成分の振幅が不一致になる IZQ振幅ミスマッチと、 前記直交変調器の出力信号の IZQ成分の位相差が 90度からずれる IZQ位相ミス マッチとを含む I/Qミスマッチを補償するための信号処理回路であって、
テスト信号であって IZQ直交座標上で原点に対して互いに点対称な位置にある 2 点からなる組を 2組とした計 4点のテスト信号を順次発生し、前記直交変調器のベー スバンドポートに出力するテスト信号発生手段と、
前記 4点のテスト信号を発生した時の前記直交変調器の出力信号の包絡線の振幅 を検出して出力する検出手段と、
前記 2組のテスト信号の各組ごとに、当該組の 2点のテスト信号を発生した時の前 記検出部の出力信号の平均値を算出して出力する算出手段と、
前記 2組のテスト信号を発生した時の各々の前記平均値が互いに等しくなるように 前記テスト信号の振幅および/または位相を調整し、該調整結果に基づいて I/Qミ スマッチ量を算出する制御手段とを有することを特徴とする信号処理回路。
[2] 請求項 1に記載の信号処理回路において、
前記制御手段は、前記 2組のテスト信号を発生した時の各々の前記平均値の大小 関係から、前記テスト信号の振幅および/または位相を調整することを特徴とする信 号処理回路。
[3] 請求項 1に記載の信号処理回路において、
前記テスト信号発生手段は、 I成分が正の第 1の値で Q成分が正の第 2の値である 点を第 1のテスト信号として発生し、 I成分が負の第 1の値で Q成分が負の第 2の値で ある点を第 2のテスト信号として発生し、 I成分が負の第 3の値で Q成分が正の第 4の 値である点を第 3のテスト信号として発生し、 I成分が正の第 3の値で Q成分が負の第 4の値である点を第 4のテスト信号として発生し、
前記算出手段は、前記第 1および第 2のテスト信号を発生した時の前記検出部の 出力信号の平均値 1を算出するとともに、前記第 3および第 4のテスト信号を発生した 時の前記検出部の出力信号の平均値 2を算出し、
前記制御手段は、前記平均値 1と前記平均値 2とが互いに等しくなる時の前記第 1 力 第 4の値を推定して前記テスト信号発生手段に設定する繰り返し動作を所定回 数行い、前記繰り返し動作を所定回数行った後の前記第 1から第 4の値に基づいて 前記 I/Qミスマッチ量を算出することを特徴とする信号処理回路。
[4] 請求項 3に記載の信号処理回路において、
前記制御手段は、前記繰り返し動作を 1回行う毎に、前記平均値 1と前記平均値 2 との大小関係に基づいて、前記第 1から第 4の値に対して予め設定された修正量を 加算または減算し、その後に、前記修正量を更新することを特徴とする信号処理回 路。
[5] 請求項 3に記載の信号処理回路において、
前記テスト信号発生手段は、前記第 2の値と前記第 3の値をゼロとし、
前記制御手段は、前記繰り返し動作を所定回数行った後の前記第 1の値と前記第 4の値との比率に基づレ、て、前記 IZQミスマッチ量として IZQ振幅ミスマッチ量を算 出することを特徴とする信号処理回路。
[6] 請求項 3に記載の信号処理回路において、
前記制御手段は、前記繰り返し動作を所定回数行った後の前記第 1から第 4の値 に基づレ、て、前記 I/Qミスマッチ量として I/Q位相ミスマッチ量を算出することを特 徴とする信号処理回路。
[7] 請求項 3に記載の信号処理回路において、
前記テスト信号発生手段は、前記第 2の値と前記第 3の値をゼロとし、
前記制御手段は、前記繰り返し動作を所定回数行った後の前記第 1の値と前記第 4の値との比率に基づレ、て、前記 I/Qミスマッチ量として I/Q振幅ミスマッチ量を算 出し、
その後に、前記テスト信号発生手段は、前記第 2の値と前記第 3の値をゼロでない 値とし、
前記制御手段は、再び前記繰り返し動作を所定回数行った後の前記第 1から第 4 の値と前記算出した IZQ振幅ミスマッチ量とに基づいて、前記 IZQミスマッチ量とし て I/Q位相ミスマッチ量を算出することを特徴とする信号処理回路。
[8] 請求項 3に記載の信号処理回路において、 前記制御手段は、前記繰り返し動作を 1回だけ実行することを特徴とする信号処理 回路。
[9] 請求項 3に記載の信号処理回路において、
前記制御手段は、前記第 1から第 4の値を更新する際に、更新前後の値の比率を 算出し、算出した比率を予め設定された閾値と比較し、比較結果に基づいて前記繰 り返し動作を行う所定回数を決定することを特徴とする信号処理回路。
[10] 請求項 3に記載の信号処理回路において、
送信ベースバンド信号を入力とし、予め設定された補償量に基づいて前記送信べ ースバンド信号を補正する IZQミスマッチ補償手段と、
前記テスト信号発生手段の出力信号または前記 I/Qミスマッチ補償手段の出力信 号のいずれか一方を選択して前記直交変調器に出力するスィッチとをさらに有し、 前記制御手段は、前記算出した I/Qミスマッチ量に基づいて、前記 IZQミスマッチ 補償手段に前記補償量を設定することを特徴とする信号処理回路。
[11] 請求項 1に記載の信号処理回路にぉレ、て、
送信ベースバンド信号と前記テスト信号発生手段の出力信号のいずれか一方を選 択して出力するスィッチと、
前記スィッチで選択された信号を入力とし、該入力された信号を予め設定された補 償量に基づいて補正し、前記直交変調器のベースバンドポートに出力する I/Qミス マッチ補償手段をさらに有し、
前記制御手段は、前記スィッチを前記テスト信号発生手段の出力信号を選択する 状態に制御し、
前記テスト信号発生手段は、 I成分が正の第 1の値で Q成分が正の第 2の値である 点を第 1のテスト信号として発生し、 I成分が負の第 1の値で Q成分が負の第 2の値で ある点を第 2のテスト信号として発生し、 I成分が負の第 2の値で Q成分が正の第 1の 値である点を第 3のテスト信号として発生し、 I成分が正の第 2の値で Q成分が負の第 1の値である点を第 4のテスト信号として発生し、
前記算出手段は、前記第 1および第 2のテスト信号を発生した時の前記検出部の 出力信号の平均値 1を算出するとともに、前記第 3および第 4のテスト信号を発生した 時の前記検出部の出力信号の平均値 2を算出し、
前記制御手段は、前記平均値 1と前記平均値 2とが互いに等しくなる時の前記 1/ Qミスマッチ補償手段の前記補償量を推定して前記 I/Qミスマッチ補償手段に設定 する繰り返し動作を、所定回数行うことを特徴とする信号処理回路。
[12] 請求項 11に記載の信号処理回路にぉレ、て、
前記制御手段は、前記繰り返し動作を 1回行う毎に、前記平均値 1と前記平均値 2 との大小関係に基づいて、前記 I/Qミスマッチ補償手段の前記補償量に対して予め 設定された修正量を加算または減算し、その後に、前記修正量を更新することを特 徴とする信号処理回路。
[13] 請求項 11に記載の信号処理回路にぉレ、て、
前記テスト信号発生手段は、前記第 2の値をゼロとし、
前記制御手段は、前記 IZQミスマッチ補償手段の前記補償量として、前記 IZQ振 幅ミスマッチを補償するための補償量を設定することを特徴とする信号処理回路。
[14] 請求項 11に記載の信号処理回路にぉレ、て、
前記テスト信号発生手段は、前記第 1の値と前記第 2の値とを等しくし、 前記制御手段は、前記 I/Qミスマッチ補償手段の前記補償量として、前記 I/Q位 相ミスマッチを補償するための補償量を設定することを特徴とする信号処理回路。
[15] 請求項 11に記載の信号処理回路にぉレ、て、
前記制御手段は、前記繰り返し動作を 1回だけ実行することを特徴とする信号処理 回路。
[16] 請求項 11に記載の信号処理回路にぉレ、て、
前記制御手段は、前記 IZQミスマッチ補償手段の前記補償量を更新する際に、更 新前後の値の比率を算出し、算出した比率を予め設定された閾値と比較し、比較結 果に基づいて前記繰り返し動作を行う所定回数を決定することを特徴とする信号処 理回路。
[17] 請求項 1に記載の信号処理回路において、
前記テスト信号発生手段は、 I/Q直交座標上で原点に対して互いに点対称な位 置にある I軸上の 2点からなる組と、 I/Q直交座標上で原点に対して互いに点対称な 位置にある Q軸上の 2点からなる組との 2組の計 4点のテスト信号を発生し、 前記制御手段は、前記 4点のテスト信号を発生した時の前記 I/Qミスマッチ量とし て I/Q振幅ミスマッチ量を算出することを特徴とする信号処理回路。
[18] 請求項 1に記載の信号処理回路において、
前記テスト信号発生手段は、 I/Q直交座標上で原点に対して互いに点対称な位 置にあり第 1象限と第 3象限にある 2点からなる組と、 IZQ直交座標上で原点に対し て互いに点対称な位置にあり第 2象限と第 4象限にある 2点からなる組との 2組の計 4 点のテスト信号を発生し、
前記制御手段は、前記 4点のテスト信号を発生した時の前記 I/Qミスマッチ量とし て I/Q位相ミスマッチ量を算出することを特徴とする信号処理回路。
[19] 請求項 1に記載の信号処理回路において、
I/Q振幅ミスマッチを補償するためのモードと、 I/Q位相ミスマッチを補償するた めのモードとを備えることを特徴とする信号処理回路。
[20] 請求項 19に記載の信号処理回路において、
前記制御手段は、先に、前記 I/Q振幅ミスマッチを補償するためのモードにおい て、 I/Q振幅ミスマッチ量を算出し、その後に、前記 I/Q位相ミスマッチを補償する ためのモードにおいて、前記算出した I/Q振幅ミスマッチ量を利用して、 I/Q位相ミ スマッチ量を算出することを特徴とする信号処理回路。
[21] 請求項 1に記載の信号処理回路にぉレ、て、
前記直交変調器の直流オフセットを補償する手段をさらに有し、
前記制御手段は、前記直交変調器の直流オフセットの補償動作が行われた後に、 前記 I/Qミスマッチの補償動作を行うことを特徴とする信号処理回路。
[22] 請求項 1に記載の信号処理装置において、
前記検出手段は、前記直交変調器の出力信号の包絡線の振幅のべき乗に比例し た信号を出力し、かつそのべき数力 S1よりも大きく 3よりも小さい値であることを特徴と する信号処理装置。
[23] 請求項 1に記載の信号処理装置において、
前記検出手段は、前記直交変調器の出力信号の包絡線の振幅の 2乗に比例した 信号を出力することを特徴とする信号処理装置。
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