WO2007052473A1

WO2007052473A1 - 電力供給制御装置

Info

Publication number: WO2007052473A1
Application number: PCT/JP2006/320774
Authority: WO
Inventors: Seiji Takahashi; Masayuki Kato; Masahiko Furuichi; Isao Isshiki
Original assignee: Autonetworks Technologies, Ltd.; Sumitomo Wiring Systems, Ltd.; Sumitomo Electric Industries, Ltd.
Priority date: 2005-10-31
Filing date: 2006-10-18
Publication date: 2007-05-10
Also published as: DE112006002885B4; DE112006002885T5; US20080258787A1; JP5006791B2; DE112006002885B8; US7545127B2; JPWO2007052473A1

Abstract

　周波数制御回路１１のうち、並列回路２７部分のみを外付けとし、これにより、充電時間ｔ１は、半導体装置７０のパッケージ内に設けられ当該半導体装置７０の製造上のばらつきによる影響を受ける回路素子の素子特性に依存し、放電時間ｔ２は、半導体装置７０の外付けとして設けられ当該半導体装置７０の製造後に適切な素子特性のものを適用することが可能な並列回路２７に依存する。そして、外付けの並列回路２７の素子特性に依存する放電時間ｔ２が、半導体装置７０の内部回路の素子特性に依存する充電時間ｔ１よりも長くなるように各回路の回路定数が設定されている。

Description

明細書

電力供給制御装置

技術分野

[0001] 本発明は、 PWM制御によって半導体スィッチ素子をオンオフ動作させる電力供給制御装置に関する。

背景技術

[0002] 例えば車両のヘッドランプについては各国で安全基準があり、この安全基準によれば、日中であってもヘッドランプを夜間点灯に対して所定の割合 (例えば 25%)の輝度で点灯させて走行する必要がある。そこで、従来から、ヘッドライトの日中点灯 (デイライト）につ、ては PWM制御によって夜間点灯に対して所定の割合の輝度で点灯させるものがある。この PWM制御の構成としては、例えば下記特許文献 1に開示されたものがある。即ち、このものは、放電と充電とが繰り返されるコンデンサの端子間電圧に基づく三角波信号を、ヒステリシスコンパレータに与える。そして、このヒステリシスコンパレータにて、それに設定された 2つの閾値電圧と上記三角波信号レベルとの大小比較し、その大小関係のレベル反転に応じた出力信号を、 PWM信号として出力するものである。

特許文献 1 :特開 2003— 188693公報

[0003] ところが、次のようなことが原因で、所望のデューティ比の PWM信号を精度よく生成できなヽと、つた問題があった。

具体的には、まず、半導体装置の製造上のばらつきが原因で、所望のデューティ比の PWM信号を精度よく生成できない場合がある。近年では、上記三角波信号を出力する発振回路や比較回路 (ヒステリシスコンパレータ)を半導体チップ内に設けてワンチップ化した、或、は複数のチップで構成されたものをワンパッケージィ匕した高機能な半導体装置が望まれて、る。

[0004] し力しながら、このような半導体装置内に発振回路を設けるようにした場合、その発振回路を構成する素子特性のばらつきが問題となる。即ち、発振回路の発振周波数を定めるコンデンサや抵抗を半導体素子の内部に設けると、その製造上のばらつきに起因して発振周波数がばらついてしまう。特に、上述した車両の日中点灯の場合、発振周波数が所定の値 (例えば 40Hz)以下になると、人が目で見てヘッドランプがちらついて見えるため、この所定の値よりも高い発振周波数に精度良く設定する必要がある。

[0005] また、上記閾値電圧を設定するための閾値設定回路 (例えば分圧回路)も半導体素子内に設けることも考えられる力このような場合も製造上のばらつきに起因して閾値がばらつき、この結果、デューティ比を精度良く設定できず、高精度の PWM制御を実現できな、と、う問題が生じ得る。

また、上記半導体装置に電力を供給する電源の電圧変動が原因で、所望のデューティ比の PWM信号を精度よく生成できない場合がある。即ち、電源電圧は、例えば車両のエンジン起動時などに変動することがあり、これに伴って上記ヒステリシスコンパレータの 2つの閾値も変動することで、 PWM信号のデューティ比が変動してしまうことがある。

発明の開示

[0006] (発明が解決しょうとする課題）

本発明は上記のような事情に基づいて完成されたものであって、所望の PWM信号を精度よく生成することが可能な電力供給制御装置を提供することを目的とする。

[0007] (課題を解決するための手段）

第 1の発明に係る電力供給制御装置は、電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、前記電源から前記負荷への通電路に配される半導体スィッチ素子と、発振信号を出力する発振回路、及び、前記発振回路力の前記発振信号が入力されるとともに基準信号が入力され前記発振信号レベルと前記基準信号レベルとの大小関係に応じてレベル反転する出力信号を出力する比較回路を有し、前記比較回路力のパルス列状の出力信号を、パルス幅変調制御のための PWM信号として前記半導体スィッチ素子に与えてオンオフ動作させる PWM信号生成回路と、を備え、前記発振回路は、互いに並列接続された第 1抵抗素子及びコンデンサを有してなる並列回路と、前記コンデンサを充電するための充電電流の経路中に設けられた第 1スィッチ素子と、前記コンデンサの充電電圧が、電源電圧に応じて変化する第 i電圧に達したときに前記第丄スイツチ素子をオン力オフにさせ、前記充電電圧が、前記電源電圧に応じて変化する前記第 2電圧まで低下したときに前記第 1スィッチ素子をオフ力オンにさせる充放電制御回路と、前記充電電流を前記電源電圧に応じて変更させる電流変更回路と、を備える。

本構成によれば、電源電圧の変動にかかわらず一定のデューティ比の PWM信号を生成することができる。

[0008] 本発明については、基準信号設定回路力出力される基準信号レベルが電源電圧に応じて変化する構成であることが望ましい。これにより、基準信号についても電源電圧変動による影響を抑制できる。

また、基準信号設定回路は、第 2スィッチ素子を有し、当該第 2スィッチ素子のオンオフ動作に応じて、基準信号レベルを、発振信号の振幅範囲内の第 1レベルと、発振信号の振幅範囲外の第 2レベルとの間で切り替える切替回路を有してなる構成であることが望ましい。これにより、第 2スィッチ素子をオンオフ動作させるだけで、 PW M制御の駆動とその停止を容易に切り替えることができる。

また、電流変更回路は、電源に連なる第 2抵抗素子と、当該第 2抵抗素子に流れる電流を受けるカレントミラー回路とを備え、コンデンサ力カレントミラー回路によるミラ一電流によって充電される構成が望まヽ。

さらに、 PWM信号製回路のうち並列回路を除く回路部分が、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体装置とされ、並列回路が、半導体装置の外部に配置されて当該半導体装置の第 1外部端子を介して前記並列回路を除く回路部分に接続され、第 1スィッチ素子のオンによるコンデンサの充電時間よりも、第 1スィッチ素子のオフによるコンデンサの放電時間の方が長くなるように構成されて、ることが望まし、。

[0009] 第 2の発明に係る電力供給制御装置は、電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、前記電源から前記負荷への通電路に配される半導体スィッチ素子と、発振信号を出力する発振回路、及び、前記発振回路力の前記発振信号が入力されるとともに基準信号が入力され前記発振信号レベルと前記基準信号レベルとの大小関係に応じてレベル反転する出力信号を出力する比較回路を有し、前記比較回路力のパルス列状の出力信号を、パルス幅変調制御のための PWM信号として前記半導体スィッチ素子に与えてオンオフ動作させる PWM信号生成回路と、を備え、前記発振回路は、互いに並列接続された第 1抵抗素子及びコンデンサを有してなる並列回路と、前記コンデンサを充電するための充電電流の経路中に設けられた第 1スィッチ素子と、前記コンデンサの充電電圧が第 i電圧に達したときに前記第 iスィッチ素子をオン力オフにさせ

、前記充電電圧が前記第 2電圧まで低下したときに前記第 1スィッチ素子をオフからオンにさせる充放電制御回路とを備えて前記充電電圧に応じた発振信号を出力する構成とされ、前記 PWM信号製回路のうち前記並列回路を除く回路部分が、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体装置とされ、前記並列回路が、前記半導体装置の外部に配置されて当該半導体装置の第 1外部端子を介して前記並列回路を除く回路部分に接続され、前記第 1スイッチ素子のオンによる前記コンデンサの充電時間よりも、前記第 1スィッチ素子のォフによる前記コンデンサの放電時間の方が長くなるように構成されている。

半導体装置の製造過程では、その半導体装置を構成する抵抗素子等の抵抗値のばらつき (いわゆる倍半分とも称されるような大きなばらつき）が生じる。そこで、本構成によれば、 PWM信号製回路のうち、周波数決定素子としての並列回路を除く回路部分を半導体装置の内部に設ける一方で、並列回路を半導体装置の外部に設けた。そして、半導体装置内の回路部分の素子特性による影響が大きい充電時間よりも、半導体装置外の並列回路の回路定数によって定まる放電時間の方が長くなるように設定した。要するに、半導体装置の製造上のばらつきが生じ得る半導体装置内部の回路部分によって定まる充電時間をなるベく短くしてその影響を抑制する一方で、上記半導体装置の製造後に適切な回路定数のものに調整可能な並列回路によつて定まる放電時間を長くしているのである。従って、半導体装置の製造後に、外付けの並列回路を、所望の周波数に応じた適切な特性のものとすることで、製造ばらつきによる影響を抑制して精度の高い周波数設定を行うことができる。また、並列回路の特性（回路定数)を調整することにより PWM信号の発振周波数を自由に設定することができる。

[0010] また、本発明に関して、基準信号を出力する基準信号設定回路を、半導体装置の外部に配置し当該半導体装置の第 2外部端子を介して並列回路を除く回路部分に接続する構成が望ましい。これにより、基準信号設定回路の構成要素 (例えば抵抗素子）を、所望のデューティ比に応じた適切な特性のものとすることで、製造ばらつきに影響されることなく精度の高いデューティ比設定を行うことができ、また、上記構成要素の特性を調整することにより PWM信号のデューティ比を自由に設定することができる。

更に、半導体装置が、半導体スィッチに流れる電流の異常検出により当該半導体スィッチに遮断動作をさせる保護回路を含んで、ワンチップ化、或いは、複数のチップで構成してワンパッケージ内に収容した構成が望ましい。従来のものでは、マイク口コンピュータによって PWM信号をソフト的に生成し、これを昇圧回路を介して半導体スィッチ素子に与えてオンオフ制御するものがある。しかし、電力供給制御装置は、常にマイクロコンピュータを備えたユニットに実装されるとは限らない。そこで、本構成によれば、半導体装置内に、 PWM信号生成回路 (並列回路や基準信号設定回路を除く場合あり）を内蔵した構成であるため、マイクロコンピュータを要することなぐ電力供給の PWM制御が可能となる。

図面の簡単な説明

[0011] [図 1]本発明の一実施形態に係る電力供給制御回路の構成図

[図 2]PWM信号生成回路の構成図

[図 3]発振信号、基準信号、各点における電圧レベルを示したタイムチャート

[図 4]充電時における並列回路部分の等価回路図

[図 5]放電時における並列回路部分の等価回路図

符号の説明

[0012] 1· ··電力供給制御装置

2· · 'パワー MOSFET (半導体スィッチ素子）

4· · '保護用論理回路 (保護回路）

ΙΟ 'PWM信号生成回路 11· ··周波数制御回路 (発振回路）

12· - -切換回路 (基準信号設定回路）

20· ··コンパレータ (充放電制御回路）

21· ··コンデンサ

22· ••NOT回路 (充放電制御回路）

28· ··カレントミラー回路

27· ··並列回路

30, 31···トランジスタ（第 2スィッチ素子)

50· ··コンパレータ (比較回路）

70· ··半導体装置

80· "電源

81· 負荷

82· ··通電路

83· ··ライン (充電電流の経路）

FET23が本発明の「第 1スィッチ素子」

P1- ··外部端子 (第 1外部端子）

P2, Ρ3···外部端子 (第 2外部端子）

R1- "第 1抵抗 (第 1抵抗素子）

R2〜R4' · '抵抗 (充放電制御回路）

R6 第 2抵抗 (第 2抵抗素子）

S1- PWM信号

S2…発振信号

S3···基準信号

S4, S4'…出力信号

Vcc…高電位 (電源電圧）

発明を実施するための最良の形態

1.電力供給制御装置の全体構成

図 1は、本実施形態に係る電力供給制御装置 1の全体構成を示すブロック図であり、同図に示すように、本実施形態の電力供給制御装置 1は、車両用電源 (以下、「電源 80」という）と負荷 81との通電路 82中に配されるパワー MOSFET2 (本発明の「半導体スィッチ素子」に相当）と、 PWM信号生成回路 10とを備えて構成されている。 P WM信号生成回路 10は、 PWM (Pulse Width Modulationパルス幅変調）信号 SIを直接又は間接的にパワー MOSFET2の制御入力端子 (ゲート端子 G)に与えることで、このパワー MOSFET2の出力側に連なる電源 80から負荷 81への電力供給を制御するように構成されている。なお、本実施形態では、電力供給制御装置 1は図示しない車両に搭載され、負荷 81として例えば車両用のランプ、クーリングファン用モータゃデフォッガー用ヒータなどの駆動制御をするために使用される。この電力供給制御装置 1は、入力端子 P1において、後述する切換回路 12が接続される構成であり、切換回路 12のトランジスタ 30がオン状態になることで PWM信号 S 1をパワー MOSF ET2に与える動作するようになって、る。

[0014] 図 1に示すように、 PWM信号 S1は PWM信号生成回路 10から FET3の入力に与えられるようになっており、この PWM信号 S1の入力に応じて FET3がオン状態となり、保護用論理回路 4 (本発明の「保護回路」の一例)が通電される構成である。保護用論理回路 4にはチャージポンプ回路 5とターンオフ回路 6がそれぞれ接続されており、さらに過電流検知回路 7、過温度検出回路 8もそれぞれ接続されている。また、パヮ一 MOSFET2のドレイン端子 Dとゲート端子 Gとの間にはダイナミッククランプ 9が接続されている。

[0015] なお、チャージポンプ回路 5は、パワー MOSFET2のゲート端子 Gに接続されており、チャージポンプ回路 5とパワー MOSFET2のゲート端子 Gとの間には、過電流検知回路 7からのライン (具体的には、過電流検知回路 7に設けられ、上記パワー MO SFET2の電流量に応じたセンス電流が流れるセンス MOSFETのゲート端子 Gからのライン）が接続されている。また、パワー MOSFET2のゲート端子 Gとソース端子 S との間には、ターンオフ回路 6が接続されており、このターンオフ回路 6は保護用論理回路 4によって制御されるようになって、る。

[0016] 過電流検知回路 7は、パワー MOSFET2の電流量に応じたセンス電流が流れるセンス MOSFET (図示せず）を備えており、このセンス電流力例えば負荷 81が短絡してパワー MOSFET2に大電流が流れたときの短絡異常検出用の閾値を上回ったときに保護用論理回路 4に第 1異常信号 SCを出力する。また、センス電流が、例えば上記短絡異常ではないが何らかの原因でパワー MOSFET2に大電流 (短絡異常時よりも小さい電流)が流れたときの過電流異常検出用の閾値を上回ったときに保護用論理回路 4に第 2異常信号 OCを出力する。

[0017] 保護用論理回路 4は、 PWM信号 S1を受けることで起動し、正常時は、チャージポンプ回路 5を駆動させ、このチャージポンプ回路 5は昇圧した電圧をパワー MOSFE T2及びセンス MOSFETの各ゲートソース間に与えてオンして通電状態にさせるように動作する。一方、保護用論理回路 4は、上記第 1異常信号 SC或いは第 2異常信号 OCを受けた異常検出時には、チャージポンプ回路 5をオフさせるとともに、ターンオフ回路 6を駆動させるハイレベルの制御信号 S7を出力し、これにより、パワー M OSFET2及びセンス MOSFETの各ゲート—ソース間の電荷を放電し、遮断させるように動作する。

なお、この遮断動作は、 PWM信号 S1が再入力（例えば負荷駆動信号が入力）されない限り通電状態に復帰することができない、自己復帰不能な遮断動作であっても、或いは、第 1異常信号 SC及び第 2異常信号 OCのいずれの信号も受けなくなつたときはパワー MOSFET15等を通電状態に復帰させる、自己復帰可能な遮断動作であってもよい。

[0018] また、過温度検知回路 8からの温度異常を示す第 3異常信号 OTは、保護用論理回路 4にも入力されるようになっており、このときも保護用論理回路 4から制御信号 S2 が出力されパワー MOSFET15等に上述の自己復帰可能或いは自己復帰不能な遮断動作をさせるようになってヽる。

[0019] 2. PWM信号生成回路の構成

PWM信号生成回路 10は、任意のデューティ比の PWM信号 S1を生成しこれを半導体装置（半導体ディバイス） 70 (本実施形態ではパワー MOSFET2及びその保護機能を内蔵した半導体装置 (例えば IPS：インテリジェンスパワーディバイス) )に与えてオンオフ動作させることで、この半導体装置 70 (パワー MOSFET2)の出力側に連なる電源 80から負荷 81への電力供給を PWM制御（Pulse Width Modulation ノルス幅変調）するためのものである。

[0020] 以下、 PWM信号生成回路 10について図 2, 3を参照しつつ説明する。

図 2は、本実施形態に係る PWM信号生成回路 10の構成図である。同図に示すように、 PWM信号生成回路 10は、主として、発振信号 S2を出力する周波数制御回路 11と、後述する日中点灯及び夜間点灯等の切り換えを行うための切換回路 12と、漏れ電流カット回路 13と、デューティ比制御回路 14と、を備えて構成されている。

[0021] (1)周波数制御回路

周波数制御回路 11 (本発明の「発振回路」の一例）は、コンパレータ 20 (オペアンプであってもよい）を備え、このコンパレータ 20の負入力端子力コンデンサ 21及び第 1抵抗 R1 (本発明の「第 1抵抗素子」の一例）の並列回路 27を介して電源 80の高電位 (Vcc 本発明の「電源電圧」の一例)端子 P4に接続されている。つまり、コンパレータ 20の負入力端子には、コンデンサ 21の端子間電圧に応じたレベルの電圧信号が与えられる。以下、コンパレータ 20の負入力端子に連なる点 Aの電圧レベルを Vaとする。なお、この点 Aでの電圧 Vaレベルに応じた信号が発振信号 S2としてデュ一ティ比制御回路 14に与えられる。また、電源電圧 Vccと電圧 Vaとの電位差が、コンデンサ 21の端子間電圧であり、本発明の「コンデンサの充電電圧」の一例である。

[0022] 一方、コンパレータ 20の正入力端子は、電源 80の高電位端子 P4と低電位（GND )端子 P5との間に直列接続された分圧抵抗 R2, R3からなる分圧回路の分圧電位が与えられるとともに、コンパレータ 20の出力 Bが帰還抵抗 R4を介して正帰還されている。つまり、コンパレータ 20の正入力端子には、分圧抵抗 R2、 R3及び帰還抵抗 R4 の各抵抗値に応じたレベルの電圧信号が与えられる。以下、コンパレータ 20の正入力端子に連なる点 Cの電圧レベルを Vcとする。

[0023] 次いで、コンパレータ 20の出力は、 NOT回路 22に与えられる。一方、上記並列回路 27の低電位側は、直列接続された 3つの nチャネル型の FET23, 24, 25及び抵抗 R5を介して電源 80の低電位端子 P5側に接続されて、る。このうち高電位側の FE T23のゲートに NOT回路 22の出力 Dの電圧信号が与えられるようになつている。なお、上記 FET23が本発明の「第 1スィッチ素子」の一例であり、並列回路 27から FE T23〜25及び抵抗 R5を介して低電位端子 P5に連なるライン 83が本発明の「充電電流の経路」の一例である。また、コンパレータ 20、抵抗 R2〜R4及び NOT回路 22 力本発明の「充放電制御回路」の一例である。

[0024] また、 FET24は、ゲートとドレインとが短絡接続された nチャネル型の FET26とともにカレントミラー回路 28を構成しており、この FET26のドレインが第 2抵抗 R6 (本発明の「第 2抵抗素子」に相当）を介して電源 80の高電位端子 P4に接続されている。

[0025] (2)切換回路及び漏れ電流カット回路

切換回路 12は、 1対の pnp形のトランジスタ 30, 31を有し、このうちトランジスタ 30 は、ェミッタが電源 80の高電位端子 P6側に接続され、コレクタが 1対の分圧抵抗 R7 , R8を介して電源 80の低電位端子 P5側に接続されている。トランジスタ 31は、ェミツタが電源 80の高電位端子 P6側に接続され、コレクタが分圧抵抗 R7, R8の接続点 E に接続されている。そして、この接続点 Eの電圧 Veレベルに応じた信号が基準信号 S3としてデューティ比制御回路 14に与えられる。また、この接続点 Eの電圧 Veレべルに応じた信号は上記 FET25のゲートにも与えられる。

[0026] トランジスタ 31は、車両内の図示しない操作部から、例えばデューティ比 100%でヘッドライトを点灯させる「夜間点灯」を指示する信号を受けてオン動作する。また、トランジスタ 30は、例えばデューティ比 25% (本発明の「所望のディーディ比」の一例）でヘッドライトを点灯させる「日中点灯 (ディライト）」を指示する信号を受けてオン動作する。そして、 FET25は、トランジスタ 30, 31のいずれか一方がオン状態にあるときにオン動作し、両トランジスタ 30, 31がともにオフ状態にあるときオフ状態となる。要するに、 FET25は、夜間点灯及び日中点灯以外のヘッドライト非点灯時等の場合はオフ状態になって漏れ電流を抑制する役目を果たして！/ヽる。

[0027] (3)デューティ比制御回路

デューティ比制御回路 14は、コンパレータ 50 (本発明の「比較回路」の一例）を有して構成されている。コンパレータ 50は、その正入力端子に連なり発振信号 S2を受けてオンオフ状態となる電流制御素子としての pチャネル型の第 1FET51と、その負入力端子に連なり基準信号 S3を受けてオンオフ状態となる電流制御素子としての pチャネル型の第 2FET52とを備えて、る。

[0028] このうち、第 1FET51は、ソースが定電流源 60に接続され、ドレイン力チャネル型の FET53を介して上記 FET24と FET25との接続点に接続されている。一方、第 2F ET52は、ソースがやはり定電流源 60に接続され、ドレイン力 ¾チャネル型の FET54 を介して上記 FET24と FET25との接続点に接続されている。そして、 FET53はそのゲートとドレインとが短絡接続され、 FET54とともにカレントミラー回路を構成している。

[0029] そして、上記発振信号 S2レベルと基準信号 S3レベルとの大小関係に応じてレべル反転する出力信号 S4が NOT回路 57に与えられ、この NOT回路 57からレベル反転した出力信号 S4'が PWM信号 S1として出力される。なお、以下、コンパレータ 50 の出力点 Fの電圧レベルを Vfとし、 NOT回路 57の出力点 Hの電圧レベルを Vhとする。

[0030] さて、本実施形態では、第 1FET51に対して短絡用スィッチ素子としての pチヤネル型の第 1短絡用 FET55が並列接続されており、この第 1短絡用 FET55は、ゲートにローレベルの制御信号 S5を受けることでオン動作して第 1FET51のソース一ドレイン間を短絡させる役目を果たす。また、第 2FET52に対して短絡用スィッチ素子としての pチャネル型の第 2短絡用 FET56が並列接続されており、この第 2短絡用 FE T56は、ゲートにやはりローレベルの制御信号 S6を受けることでオン動作して第 2F ET52のソース一ドレイン間を短絡させる役目を果たす。

[0031] また、 PWM信号生成回路 10は、 1対の NAND回路 58, 59を備えている。このうち、 NAND回路 58は、その入力に NOT回路 22の出力 Dの電圧レベル Vdと NOT回路 57の出力点 Hの電圧レベル Vhとが与えられ、その出力が第 1短絡用 FET55のゲートに与えられるようになつている。一方、 NAND回路 59は、その入力にコンパレータ 20の出力点 Bの電圧レベル Vbと NOT回路 57の入力点 Fの電圧レベル Vfとが与えられ、その出力が第 2短絡用 FET56のゲートに与えられるようになって、る。

[0032] ここで、 PWM信号生成回路 10の回路構成は以上であるが、本実施形態では、パヮー MOSFET2、 FET3、保護用論理回路 4、チャージポンプ回路 5、ターンオフ回路 6、過電流検知回路 7、過温度検知回路 8及びダイナミッククランプ 9が、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容されて半導体装置 70を構成している。更に、周波数制御回路 11の発振周波数を決めるコンデンサ 21及び第 1抵抗 Rl (並列回路 27)、及び、切換回路 12以外の部分が、半導体装置 70の内部にワンチップィ匕された、或いは、複数のチップで構成されてワンパッケ一ジ内に収容されている。より具体的には、 RC並列回路 27は、その一端側が外部端子 P2 (本発明の「第 1外部端子」の一例）を介して抵抗 R2, R6の高電位側に接続され、他端側が外部端子 P3 (本発明の「第 1外部端子」の一例）を介してコンパレータ 2 0の負入力端子に接続されている。切換回路 12は、分圧抵抗 R7, R8の接続点 Eが外部端子 P1 (本発明の「第 2外部端子」の一例）を介してデューティ比制御回路 14の FET25のゲートに接続されて!、る。

[0033] 3.本実施形態の動作

(1)周波数制御回路

電力供給制御装置 1に電源 80が投入され、切換回路 12に対して夜間点灯指示信号又は日中点灯指示信号が入力されると、 FET25がオン状態となる。そして、当初は、コンパレータ 20の負入力端子に連なる点 Aは電源 80の高電位端子の電圧 Vcc 側にあり、当該コンパレータ 20はオフ状態、つまり、コンパレータ 20の出力点 Bの電圧 Vbはローレベルになっている。従って、 NOT回路 22からのハイレベルの電圧信号 Vdによって FET23がオン状態となり、電源 80力ら並列回路 27、 FET23, 24, 25 及び抵抗 R5を介して充電電流 il (本発明の「ミラー電流」の一例）が流れるとともに、コンデンサ 21への充電が開始される。

[0034] ここで、前述したように、 FET24, 26はカレントミラー回路 28を構成して!/、る力、 F ET23, 24に流れる充電電流 ilの電流量は、第 2抵抗 R6及び FET26に流れる電流 i2 (本発明の「第 2抵抗素子に流れる電流」の電流量、即ち、電源 80の高電位 Vccに依存することとなる。従って、電源 80の高電位 Vccが例えば電源電圧の変動等によつて低くなつた場合、これに追従するようにコンデンサ 21への充電電流 ilの電流量が減少する。逆に、電源 80の高電位 Vccが高くなつた場合、これに追従するようにコンデンサ 21への充電電流 ilの電流量が増大する。このため、結果として、電源 80の高電位 Vccの変動に影響されることなぐコンデンサ 21への充電時間、即ち、点 Aにおける発振信号 S2の周波数を安定ィ匕させることができる。なお、このことについての具体的な説明は後述する。 [0035] また、このとき、コンパレータ 20の出力点 Bの電圧レベル Vbは電源 80の低電位 G NDにほぼ等しくなつている。本実施形態では、例えば、分圧抵抗 R2, R3は等しい抵抗値であり、帰還抵抗 R4は各分圧抵抗 R2 (R3)の半分の抵抗値に設定されて!、る。従って、図 3 (最上段のタイムチャート）に示すように、点 Cの電圧レベル Vcは 1Z 4Vccであり、これがコンパレータ 20の正入力端子に与えられる。なお、このときのコンデンサ 21の充電電圧は、 3Z4Vcc (= (高電位 Vcc)—（上記 lZ4Vcc) )であり、これが本発明の「第 1電圧」の一例である。

[0036] そして、コンデンサ 21への充電が進むに連れて点 Aの電圧レベル Vaが徐々に低下し上記 lZ4Vccを下回ると、コンパレータ 20の出力点 Bの電圧レベル Vbがハイレベルにレベル反転する（同図（上から 2段目のタイムチャート）参照)。また、これに伴つて FET23がオフ状態となり、コンデンサ 21への充電が停止し放電が開始される。このとき、コンパレータ 20の出力点 Bの電圧レベル Vbは電源 80の高電位 Vccにほぼ等しくなつている。従って、図 3 (最上段のタイムチャート）に示すように、点 Cの電圧レベル Vcは 3Z4Vccとなり、これがコンパレータ 20の正入力端子に与えられるようになる。なお、このときのコンデンサ 21の充電電圧は、 lZ4Vcc(= (高電位 Vcc)—（上記 3Z4Vcc) )であり、これが本発明の「第 2電圧」の一例である。

[0037] その後、コンデンサ 21の放電が進むに連れて点 Aの電圧レベル Vaが徐々に上昇し上記 3Z4Vccを上回ると、再びコンパレータ 20がオフ状態となり（同図（上から 2段目のタイムチャート）参照）、出力点 Bの電圧レベル Vbがローレベルにレベル反転する。このように、点 Aの電圧レベル Vaは、 lZ4Vccと 3Z4Vccとの間でレベル反転する三角波状に変化し、これが発振信号 S2としてデューティ比制御回路 14のコンパレータ 50の正入力端子（第 1FET51のゲート）に与えられるのである。

[0038] (2)デューティ比制御回路

デューティ比制御回路 14のコンパレータ 50は、その正入力端子に上記周波数制御回路 11からの発振信号 S2が入力され、その負入力端子に切換回路 12からの接続点 Eにおける電圧レベル Veが与えられる。ここで、本実施形態では、切換回路 12 に日中点灯指示信号が与えられているとき、接続点 Eの電圧レベル Veは図 3 (最上段のタイムチャート）に示すようなレベル（lZ4Vccと 3Z4Vccとの間において 1Z4V cc寄りのレベル）になるよう抵抗 R7, R8の抵抗値が設定されている（このときの電圧レベル Veが、本発明でいう「第 1レベル」の一例）。より具体的には、 PWM信号 S1のデューティ比が例えば 25%になるように調整されている。

[0039] そして、コンパレータ 50は、発振信号 S2レベルが接続点 Eの電圧レベル Veを上回つているとき、第 1FET51がオフ状態にあり、コンパレータ 50の出力点 Fの電圧レべル Vfはハイレベルになる。一方、発振信号 S2レベルが接続点 Eの電圧レベル Veを下回ると、第 1FET51はオン動作し、コンパレータ 50の出力点 Fの電圧レベル Vfはローレベルにレベル反転する。これにより、コンパレータ 50の出力点 Fの電圧レベル Vfは、図 3 (上力 4段目のタイムチャート）に示すように矩形波状のパルス波形となる

[0040] ところで、切換回路 12から与えられる基準信号 S3レベル (接続 Eの電圧レベル Ve) は、例えば車両の加減速時のノイズ等によって変動が生じることがある。そうすると、発振信号 S2レベルと基準信号 S3レベルとのレベル反転時においてチャタリングが発生し（図 3 (上力も 4, 5段目のタイムチャート)参照）、 PWM信号 S1のデューティ比が変動し、日中点灯に対して安定した PWM制御が行えなくなるおそれがある。

[0041] そこで、本実施形態では、前述したように、コンパレータ 50に第 1及び第 2の短絡用 FET55, 56を設けたのである。このうち、第 1短絡用 FET55は、 NAND回路 58から、 NOT回路 22の出力 Dの電圧レベル Vdと NOT回路 57の出力点 Hの電圧レベル V hとが共にハイレベルのときにローレベル信号を受けてオン動作し、それ以外のときにハイレベル信号を受けてオフ状態となる。つまり、第 1短絡用 FET55は、図 3 (上から 6段目のタイムチャート）に示すように、発振信号 S2レベルが基準信号 S3レベルを下回った時点から、その後に発振信号 S2の増減傾向が反転 (減少傾向から増加傾向への反転)した時点までの期間はオン動作 (短絡動作)し、それ以外の期間はオフ状態 (非短絡状態)となる。

[0042] これにより、発振信号 S2レベルが基準信号 S3レベルを下回った時点で、第 1短絡用 FET55によって正入力端子側の第 1FET51のドレイン—ソース間が短絡される。そして、この第 1FET51と連なる FET53とカレントミラー回路を構成する FET54に対してより大きな電流が流れる。このため、このときにたとえ基準信号 S3レベルに変動が生じていてもコンパレータ 50の出力点 Fの電圧レベル Vfをローレベルに強制的に維持しレベル反転を禁止することができる。このようなコンデンサ 21の充電時には、点 Aの電圧レベル Vaが下降し、第 1FET51に流れる電流が増加傾向にあり、この第 1FET51に流れる電流（発振信号 S2レベルに応じた電流）力 SFET53, 54に流れる。そして、第 1短絡用 FET55がオンされると、第 1短絡用 FET55のオフ時に第 1FE T51に流れていた上記電流よりも大きな電流が FET53, 54に流れるようになる。これは、コンパレータ 50において基準信号 S3レベルと比較すべきレベルを、発振信号 S 2レベルにかかわらず、出力点 Fの電圧レベル Vfがレベル反転しないレベルに変更することを意味する。

[0043] 一方、第 2短絡用 FET56は、 NAND回路 59から、コンパレータ 20の出力点 Bの電圧レベル Vbと NOT回路 57の入力点 Fの電圧レベル Vfとが共にハイレベルのときにローレベル信号を受けてオン動作し、それ以外のときにハイレベル信号を受けてオフ状態となる。つまり、図 3 (上力 7段目のタイムチャート）に示すように、第 2短絡用 FE T56は、発振信号 S2レベルが基準信号 S3レベルを上回った時点から、その後に発振信号 S 2の増減傾向が反転 (増加傾向から減少傾向への反転)した時点までの期間はオン動作 (短絡動作)し、それ以外の期間はオフ状態 (非短絡状態)となる。

[0044] これにより、発振信号 S2レベルが基準信号 S3レベルを上回った時点で、第 2短絡用 FET56によって負入力端子側の第 2FET52のドレイン—ソース間が短絡される。このため、このときにたとえ基準信号 S3レベルに変動が生じていてもコンパレータ 50 の出力点 Fの電圧レベル Vfをハイレベルに強制的に維持しレベル反転を禁止することができる。このようなコンデンサ 21の放電時には、点 Aの電圧レベル Vaが上昇し、第 1FET51に流れる電流が減少傾向にある一方で、第 2FET52には基準信号 S 3レベルに応じた電流が流れている。そして、第 2短絡用 FET56がオンされると、第 2短絡用 FET56のオフ時に第 2FET52に流れていた上記電流よりも大きな電流が第 2 短絡用 FET56を介して流れるようになる。これは、コンパレータ 50において発振信号 S2レベルと比較すべきレベルを、基準信号 S3レベルにかかわらず、出力点 Fの電圧レベル Vfがレベル反転しないレベルに変更することを意味する。

[0045] (3)切換回路及び漏れ電流カット回路上記では、日中点灯時の動作について説明した力夜間点灯に切り換える場合は

、切換回路 12に対して夜間点灯指示信号が与えられることで、トランジスタ 30がオフ状態となり、トランジスタ 31がオン状態となる。これにより、図 3 (最上段のタイムチヤ一ト）右側に示すように、基準信号 S3レベル (接続 Eの電圧レベル Ve)が電源 80の高電位 Vccとほぼ同じレベルになる（このときの電圧レベル Veが、本発明でいう「第 2レベル」の一例)。従って、基準信号 S3レベルが発振信号 S2レベルを常に上回ることになり、もってデューティ比 100%の夜間点灯が実行されるのである。

[0046] また、ヘッドライトを点灯させない場合は、切換回路 12のトランジスタ 30, 31が共にオフ状態となる。このとき、 FET25もオフ状態となるから、非点灯時における電源 80 力の漏れ電流をカットすることができる。

[0047] このように本実施形態では、切換回路 12のスィッチ制御によって、ヘッドライドの夜間点灯と日中点灯の切り換え、及び、ヘッドライト非点灯時の漏れ電流カットを実行することができるのである。

[0048] 4.本実施形態の効果

( 1 )電源電圧の変動に対する効果

図 4は、コンパレータ 20がオフ状態となりコンデンサ 21が充電されているときの等価回路を示しており、図 5は、コンパレータ 20がオン動作してコンデンサ 21が放電して V、るときの等価回路を示して、る。

図 4より、コンデンサ 21の充電時の点 Aの電圧レベル Vaと時間 tとの関係は次の数式 1で表すことができる。

(数 1)

Vcc _ Va = R · il + k · e ^Crx

R:第 1抵抗 Rlの抵抗値

C :コンデンサ 21の容量

k：時間 t = 0、 Va = 3Z4Vccのときに上記数式 1より定まる係数

[0049] そして、この数式 1に電圧レベル Va= lZ4Vccを代入することにより、コンデンサ 2 1への充電時間 tl (図 3 (最上段のタイムチャート）に図示）を求めることができる。また、充電電流 ilが、第 2抵抗 R6に流れる電流 i2のミラー電流であることから、次の数式 2が成り立つ。

(数 2)

こで、 Vcc》Vtのとき

0. 5C - R il：充電電流の電流値

Vt:FET26のゲートソース間電圧

R' :第 2抵抗 R6の抵抗値

従って、充電時間 tlは、電源電圧 Vccの変動に依存しない。

また、図 5より、コンデンサ 21の放電時の点 Aの電圧レベル Vaと時間 tとの関係は次の数式 3で表すことができる。

(数 3)

R:第 1抵抗 R1の抵抗値

C :コンデンサ 21の容量

そして、この数式 2に電圧レベル Va = 3Z4Vccを代入することにより、コンデンサ 2 1への放電時間 t2 (図 3 (最上段のタイムチャート）に図示）を求めることができる。具体的には、放電時間 t2は次の数式 4で表すことができる。

(数 4) t 2 = - CR - ln ^ j

従って、放電時間 t2も、充電時間 tlと同様に、電源電圧 Vccの変動に依存しない。即ち、本実施形態によれば、電源電圧 Vccの変動にかかわらず充電時間と放電時間との比が一定の発振信号 S2を生成することができる。し力も、基準信号 S3も電源電圧 Vccに応じて変化する構成であるため、この結果、電源電圧 Vccの変動にかかわらず一定デューティ比の PWM信号 S1を生成することができる。

[0051] (2)半導体装置の製造上のばらつきによる影響に対する効果

半導体装置 70を製造する上で、その製造上のばらつきは避けられず、これにより半導体装置 70内の回路素子の素子特性がばらつく。ここで、上記数式からも分力るように、充電時間 tlは、第 2抵抗 R6などの素子特性に大きく依存し、放電時間 t2は、並列回路 27 (第 1抵抗 Rl、コンデンサ 21)に大きく依存する。

[0052] そこで、本実施形態では、周波数制御回路 11のうち、並列回路 27部分のみを外付けとしたのである。そうすると、充電時間 tlは、半導体装置 70のパッケージ内に設けられ当該半導体装置 70の製造上のばらつきによる影響を受ける回路素子の素子特性に依存する。一方、放電時間 t2は、半導体装置 70内の回路素子にはほとんど依存せず、半導体装置 70の外付けとして設けられ当該半導体装置 70の製造後に適切な素子特性のものを適用することが可能な並列回路 27 (第 1抵抗 R1、コンデンサ 21 )に依存する。そして、図 3 (最上段のタイムチャート）に示すように、外付けの並列回路 27の素子特性に依存する放電時間 t2が、半導体装置 70の内部回路の素子特性に依存する充電時間 tlよりも長くなるように各回路の回路定数が設定されている。このような構成であれば、 PWM信号 S1のデューティ比に対して、半導体装置 70の製造上のばらつきによる影響を極力抑制でき、しかも、当該半導体装置 70の製造後に、所望のデューティ比に応じた適切な素子特性の並列回路 27を選択することにより、精度の高い PWM信号 S1を生成することができる。

[0053] (3)また、このような構成であるため、次のように発振周波数 f等を精度よく調整することができる。 PWM信号 SIの発振周波数 fは次の数式 5で示すことができる

(数 5)

、 1

f t l + t 2 この数式 5は、第 1抵抗 R1の抵抗値及びコンデンサ 21の容量に依存し、第 1抵抗 R 1及びコンデンサ 21は半導体装置 70の外部に設ける構成である。従って、製造ばらつきに影響されることなく精度の高い周波数設定を行うことができ、また、第 1抵抗 R1 及びコンデンサ 21の特性を調整することにより PWM信号 S 1の発振周波数 fを自由に設定することができる。

[0054] (4)また、コンデンサ 21の充電時に電圧レベル Vaが基準信号 S3レベル (接続 Eの電圧レベル Vel)を下回ってからコンデンサ 21の充電が停止するまでの時間 tdl (図 3 (最上段のタイムチャート）に図示）は、上記充電時間 tlから、上記数式 1に電圧レベル Va=Velを代入して得た時間を減算して求めることができる。

一方、コンデンサ 21の放電開始時力も電圧レベル Vaが基準信号 S3レベル (接続 Eの電圧レベル Vel)を上回るまでの時間 td2 (図 3 (最上段のタイムチャート）に図示 )は、上記数式 2に電圧レベル Va=Velを代入して求めることができる。

[0055] そして、 PWM信号 S1のデューティ比 Dutyは次の数式 6で示すことができる。

(数 6) t d l + t d2

D uty = _{t l} + _{t 2}

本実施形態では、基準信号 S3レベルを設定する切換回路 12を、半導体装置 70の外部に設ける構成である。従って、切換回路 12を構成する分圧抵抗 R7, R8等を、所望のデューティ比に応じた適切な特性のものとすることで、製造ばらつきに影響されることなく精度の高いデューティ比設定を行うことができ、また、分圧抵抗 R7, R8 等の特性を調整することにより PWM信号 S1のデューティ比を自由に設定することができる。 [0056] (5)本実施形態によれば、レベル反転禁止回路としての第 1及び第 2の短絡用 FE T55, 56によって、出力信号 S4 (出力信号 S4' )がレベル反転した時点力もその反転状態が維持され、その後に発振信号 S2の増減傾向が反転した時点でそのレベル反転禁止が自動で解除される。これにより、例えば車両の加速時のノイズ等によって基準信号 S3レベルに変動が生じる場合でもチャタリングを防止できる。また、本実施形態では、ヒステリシスコンパレータを利用した従来構成とは異なり、基準信号 S3レベルは、主として切換回路 12に設けられた分圧抵抗 R7, R8によって定まり、コンパレータ 50内の抵抗成分の影響を実質的に受けない構成となっている。し力も、分圧抵抗 R7, R8は外付けとされており、 PWM信号生成回路 10の製造後でも適切な抵抗値のものにすることが可能となっている。従って、回路定数の製造要因によるばらつきがある場合でも安定したデューティ比の PWM信号 S1を生成することができる（図 3 (最下段のタイムチャート)参照)。

[0057] (6)また、 NAND回路 58は、発振信号 S2レベルが基準信号 S3レベルを下回った後、当該発振信号 S2の増減傾向が反転した時点を検知し、この検知タイミングで第 1短絡用 FET55の短絡動作を解除する、即ち、レベル反転禁止を解除する。一方、 NAND回路 59は、発振信号 S2レベルが基準信号 S3レベルを上回った後、当該発振信号 S2の増減傾向が反転した時点を検知し、この検知タイミングで第 2短絡用 FE T56の短絡動作を解除する、即ち、レベル反転禁止を解除する。従って、タイマーなどを用いることなぐレベル反転禁止の解除を行うことができる。

[0058] <他の実施形態 >

本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。

(1)上記実施形態において、電源及び負荷に連なる前述のスィッチ素子や半導体スィッチ素子を、半導体装置 70の内部に設けた構成であっても、或いは外部に設けた構成であってもよい。

[0059] (2)上記 FET23〜26, 51〜56は、バイポーラトランジスタであってもよい。

[0060] (3)また、トランジスタ 30, 31は、例えば FETなどのュ-ポーラトランジスタであってちょい。

[0061] (4)レベル反転禁止回路として、上記実施形態の構成以外に、例えば、コンパレータ 50に与えられる基準信号 S 3レベル或、は発振信号 S 2レベルを強制的にプルアツプ或、はプルダウンさせる構成であってもよ！/、。

[0062] (5)上記実施形態では、比較回路としてコンパレータ 50を利用した構成としたが、これに限らず、オペアンプを利用した構成であってもよい。この場合、オペアンプ内のプッシュプル回路を構成する 1対のスィッチ素子に対して短絡用スィッチ素子をそれぞれ並列接続すればよ!、。

[0063] (6)上記実施形態では、プルダウン (コンデンサ 21の低電位端の電位に基づく発振信号を出力）タイプの発振回路を採用したが、プルアップ (コンデンサ 21の高電位端の電位に基づく発振信号を出力）タイプを採用したものであってもよい。但し、上記実施形態のように、プルダウンタイプで、その発振レベルの低電位側に基準信号を設定する構成であれば、この部分では発振信号の波形は急峻であるため、チヤタリングが発生し得る時間を短くすることができるという利点がある。

Claims

請求の範囲

[1] 電源と負荷との間に設けられて前記電源力前記負荷への電力供給を制御する電力供給制御装置であって、

前記電源から前記負荷への通電路に配される半導体スィッチ素子と、

発振信号を出力する発振回路、及び、前記発振回路からの前記発振信号が入力されるとともに基準信号が入力され前記発振信号レベルと前記基準信号レベルとの大小関係に応じてレベル反転する出力信号を出力する比較回路を有し、前記比較回路からのパルス列状の出力信号を、パルス幅変調制御のための PWM信号として前記半導体スィッチ素子に与えてオンオフ動作させる PWM信号生成回路と、を備え前記発振回路は、互いに並列接続された第 1抵抗素子及びコンデンサを有してなる並列回路と、

前記コンデンサを充電するための充電電流の経路中に設けられた第 1スィッチ素子と、

前記コンデンサの充電電圧が、電源電圧に応じて変化する第 1電圧に達したときに前記第 1スィッチ素子をオンからオフにさせ、前記充電電圧が、前記電源電圧に応じて変化する前記第 2電圧まで低下したときに前記第 1スィッチ素子をオフ力もオンにさせる充放電制御回路と、

前記充電電流を前記電源電圧に応じて変更させる電流変更回路と、を備える電力供給制御装置。

[2] 前記基準信号を出力する基準信号設定回路を備え、当該基準信号レベルは前記電源電圧に応じて変化する構成である請求の範囲第 1項に記載の電力供給制御装置。

[3] 前記基準信号設定回路は、第 2スィッチ素子を有し、当該第 2スィッチ素子のオンオフ動作に応じて、前記基準信号レベルを、前記発振信号の振幅範囲内の第 1レべルと、前記発振信号の振幅範囲外の第 2レベルとの間で切り替える切替回路を有してなる請求の範囲第 2項に記載の電力供給制御装置。

[4] 前記電流変更回路は、前記電源に連なる第 2抵抗素子と、当該第 2抵抗素子に流れる電流を受けるカレントミラー回路とを備え、

前記コンデンサは、前記カレントミラー回路によるミラー電流によって充電される請求の範囲第 1項力第 3項のいずれかに記載の電力供給制御装置。

[5] 前記 PWM信号生成回路のうち前記並列回路を除く回路部分が、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体装置とされ、前記並列回路が、前記半導体装置の外部に配置されて当該半導体装置の第 1外部端子を介して前記並列回路を除く回路部分に接続され、

前記第 1スィッチ素子のオンによる前記コンデンサの充電時間よりも、前記第 1スィツチ素子のオフによる前記コンデンサの放電時間の方が長くなるように構成されている請求の範囲第 1項力第 4項のいずれかに記載の電力供給制御装置。

[6] 電源と負荷との間に設けられて前記電源力前記負荷への電力供給を制御する電力供給制御装置であって、

発振信号を出力する発振回路、及び、前記発振回路からの前記発振信号が入力されるとともに基準信号が入力され前記発振信号レベルと前記基準信号レベルとの大小関係に応じてレベル反転する出力信号を出力する比較回路を有し、前記比較回路からのパルス列状の出力信号を、パルス幅変調制御のための PWM信号として前記半導体スィッチ素子に与えてオンオフ動作させる PWM信号生成回路と、を備え前記発振回路は、互いに並列接続された第 1抵抗素子及びコンデンサを有してなる並列回路と、前記コンデンサを充電するための充電電流の経路中に設けられた第 1スィッチ素子と、前記コンデンサの充電電圧が第 1電圧に達したときに前記第 1スィツチ素子をオン力オフにさせ、前記充電電圧が前記第 2電圧まで低下したときに前記第 1スィッチ素子をオフからオンにさせる充放電制御回路とを備えて前記充電電圧に応じた発振信号を出力する構成とされ、

前記 PWM信号製回路のうち前記並列回路を除く回路部分が、ワンチップ化された、或いは、複数のチップで構成されてワンパッケージ内に収容された半導体装置とされ、前記並列回路が、前記半導体装置の外部に配置されて当該半導体装置の第 1 外部端子を介して前記並列回路を除く回路部分に接続され、

前記第 1スィッチ素子のオンによる前記コンデンサの充電時間よりも、前記第 1スィツチ素子のオフによる前記コンデンサの放電時間の方が長くなるように構成されている電力供給制御装置。

[7] 前記基準信号を出力する基準信号設定回路を備え、当該基準信号設定回路が、前記半導体装置の外部に配置されて当該半導体装置の第 2外部端子を介して前記並列回路を除く回路部分に接続される構成である請求の範囲第 5項又は第 6項に記載の電力供給制御装置。

[8] 前記基準信号設定回路は、第 2スィッチ素子を有し、当該第 2スィッチ素子のオンオフ動作に応じて、前記基準信号レベルを、前記発振信号の振幅範囲内の第 1レべルと、前記発振信号の振幅範囲外の第 2レベルとの間で切り替える切替回路を有してなる請求の範囲第 7項に記載の電力供給制御装置。

[9] 前記半導体装置は、更に、前記半導体スィッチと、前記半導体スィッチに流れる電流の異常検出により当該半導体スィッチに遮断動作をさせる保護回路とを、ワンチップ化、或いは、複数のチップで構成してワンパッケージ内に収容している請求の範囲第 5項から第 8項のいずれかに記載の電力供給制御装置。