JP5012414B2 - ドライブ回路 - Google Patents

Description

本発明は、電流出力形式を有するドライブ回路に関する。

負荷例えばスイッチング電源の主トランジスタを駆動するドライブ回路は、主トランジスタによる低いデューティ比でのＰＷＭ駆動を可能にするため、主トランジスタを高速に駆動する必要がある。また、スイッチングノイズを軽減する観点からは、主トランジスタのスイッチング速度を抑制することも行われている。そのため、駆動対象であるトランジスタ素子の制御端子を駆動するときのスルーレートを制御可能なドライブ回路が望まれている。

特許文献１には、出力回路のスルーレートを最適に調整可能な半導体集積回路装置（ＩＣ）が記載されている。このＩＣは、バッファと、制御信号に基づいてバッファのスルーレートを制御する制御部とから構成されている。このうち制御部は、１つのＰチャネル型ＭＯＳＦＥＴと１つ以上のＮチャネル型ＭＯＳＦＥＴとからなる制御インバータ、制御信号に基づいて前記１つ以上のＮチャネル型ＭＯＳＦＥＴの接続を切り換える制御回路、１つ以上のＰチャネル型ＭＯＳＦＥＴと１つのＮチャネル型ＭＯＳＦＥＴからなる制御インバータ、および制御信号に基づいて前記１つ以上のＰチャネル型ＭＯＳＦＥＴの接続を切り換える制御回路から構成されている。当該特許文献１の図２に示す回路では、スルーレート制御回路ＳＣｐ３、ＳＣｎ３により７段階にスルーレートを調整でき、スルーレート制御回路ＳＣｐ２、ＳＣｎ２により３段階にスルーレートの調整を行うことができる。
特開２００１−１６０８８号公報（図１、図２）

しかし、特許文献１記載の手段を採用した場合、スルーレートの調整可能レベルが増えるに従って調整用のトランジスタの数が極端に多くなる。特に複数チャネルの出力回路を備えるＩＣでは、レイアウトサイズが大きくなってコストが高くなる上、制御信号のタイミングの生成が複雑化して最適設計が難しいという問題がある。

本発明は上記事情に鑑みてなされたもので、その目的は、回路サイズを極力小さく抑えつつスルーレートを容易に制御可能なドライブ回路を提供することにある。

請求項１に記載した手段によれば、出力トランジスタがオフのとき、そのゲート・ドレイン間容量には電源電圧に比例した電荷が蓄積されている。オン駆動指令信号が与えられると、駆動トランジスタおよび出力トランジスタに電源電圧に比例した電流が流れる。このため、出力トランジスタのゲート・ドレイン間容量に蓄積された電荷を電源電圧によらず一定時間で充放電することができ、出力電圧の立ち上がり時間または立ち下がり時間を一定に制御することができる。このように、電流出力回路の電流値に応じてスルーレートを容易に制御できる。また、スルーレートの設定段階数に応じた数のトランジスタを設ける必要がなく、回路サイズを極力小さく抑えることができる。

請求項２に記載した手段によれば、第１または第２の出力トランジスタがオフのとき、そのゲート・ドレイン間容量には電源電圧に比例した電荷が蓄積されている。オン駆動指令信号が与えられると、第１の駆動トランジスタおよび第１の出力トランジスタに電源電圧に比例した電流が流れるとともに、第２の駆動トランジスタおよび第２の出力トランジスタへの電流が遮断される。このため、第１の出力トランジスタのゲート・ドレイン間容量に蓄積された電荷を電源電圧によらず一定時間で充放電することができる。オフ駆動指令信号が与えられた場合も同様の動作となる。従って、出力電圧の立ち上がり時間および立ち下がり時間を一定に制御することができる。このように、第１、第２の電流出力回路の電流値に応じてスルーレートを容易に制御できる。また、スルーレートの設定段階数に応じた数のトランジスタを設ける必要がなく、回路サイズを極力小さく抑えることができる。

請求項３に記載した手段によれば、電流出力回路は、電源電圧Ｖ×（出力トランジスタのゲート・ドレイン間容量Ｃgd）／時間Ｔに等しい電流を出力するので、出力ノードにおける出力電圧の立ち上がり時間または立ち下がり時間をＴに等しく制御できる。

請求項４に記載した手段によれば、電流出力回路と駆動トランジスタとの間にカレントミラー回路を備えたので、出力トランジスタおよび駆動トランジスタが繋がる電源線とは異なる電源線（例えば定電圧を有する電源線）の下で電流出力回路を動作させることができる。

請求項５に記載した手段によれば、第２の開閉回路が閉状態のときに、第１の電源線と第１の出力トランジスタのゲートとの間に接続された第１の遮断用トランジスタがオンとなり、第１の開閉回路が閉状態のときに、第２の出力トランジスタのゲートと第２の電源線との間に接続された第２の遮断用トランジスタがオンとなる。これにより、第１および第２の出力トランジスタを介して流れる貫通電流の発生を防止することができる。

請求項６に記載した手段によれば、開閉回路が開状態から閉状態に変化すると、サポート回路を介して出力トランジスタのゲート・ソース間容量への充電経路が形成されるので、オン駆動指令から出力トランジスタがオンするまでの時間を短縮することができる。

（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照しながら説明する。
図１は、ＩＣとして形成された降圧型スイッチング電源の主回路およびドライブ回路の構成図である。車両のＥＣＵ（Electronic Control Unit）で用いられるＩＣ１の電源端子１ａ、１ｂには、バッテリ２から電圧ＶＢが与えられるようになっている。ＥＣＵ内に形成された降圧型スイッチング電源３は、電源電圧ＶＢを降圧して定電圧Ｖcc（例えば５Ｖ）を生成し、それをＥＣＵ内の各機能回路である負荷６に供給するようになっている。スイッチング電源３の出力段７ａは、Ｐチャネル型ＭＯＳＦＥＴ８およびダイオード９から構成されている。平滑フィルタ７ｂは、リアクトル１０およびコンデンサ１１から構成されている。これらＭＯＳＦＥＴ８、ダイオード９、リアクトル１０およびコンデンサ１１は、ＩＣ１内に形成してもよい。

出力段７ａのＭＯＳＦＥＴ８は、ドライブ回路１２により駆動される。このドライブ回路１２において、電源線４、５（第１、第２の電源線に相当）間には、出力ノードＮout（出力端子１ｃ）を挟んでＰチャネル型ＭＯＳＦＥＴ１３（第１の出力トランジスタに相当）とＮチャネル型ＭＯＳＦＥＴ１４（第２の出力トランジスタに相当）とが直列に接続されている。ＭＯＳＦＥＴ１５、１６（第１、第２の駆動トランジスタに相当）は、それぞれＭＯＳＦＥＴ１３、１４とともにカレントミラー回路１７、１８を構成しており、電源線４とＭＯＳＦＥＴ１３、１５のゲートとの間、ＭＯＳＦＥＴ１４、１６のゲートと電源線５との間には、それぞれＰチャネル型ＭＯＳＦＥＴ１９、Ｎチャネル型ＭＯＳＦＥＴ２０（第１、第２の遮断用トランジスタに相当）が接続されている。

電源線４、５間には、電流出力回路２１とスイッチ回路２２とＮチャネル型ＭＯＳＦＥＴ２３とが直列に接続されており、ＭＯＳＦＥＴ１５と電源線５との間にはＮチャネル型ＭＯＳＦＥＴ２４が接続されている。これらＭＯＳＦＥＴ２３、２４と上述したＭＯＳＦＥＴ２０は、カレントミラー回路２５を構成している。同様に、電源線４、５間には、Ｐチャネル型ＭＯＳＦＥＴ２６とスイッチ回路２７と電流出力回路２８とが直列に接続されており、電源線４とＭＯＳＦＥＴ１６との間にはＰチャネル型ＭＯＳＦＥＴ２９が接続されている。これらＭＯＳＦＥＴ２６、２９と上述したＭＯＳＦＥＴ１９は、カレントミラー回路３０を構成している。スイッチ回路２２、２７（第１、第２の開閉回路に相当）は、それぞれ駆動指令信号Ｓd1、その駆動指令信号Ｓd1を反転した駆動指令信号Ｓd2がＨレベルの期間オンする。

第１、第２の電流出力回路２１、２８は、それぞれ電流値制御回路３１、３２から与えられる電流指令信号に従った大きさの電流ＩＨ、ＩＬを出力する。電流値制御回路３１、３２は、図２に示すように電源線４、５間の電圧ＶＢを検出する電圧検出回路３３と、比例定数βを出力する定数設定部３４と、電圧検出回路３３から出力される検出電圧ＶＢと定数設定部３４から出力される定数βとを乗算して電流指令信号を出力する乗算回路３５とから構成されている。

次に、本実施形態の作用について図３も参照しながら説明する。
ＩＣ１内に形成された図示しない電源制御回路は、降圧型スイッチング電源３の出力電圧Ｖccと目標電圧５Ｖとの差（電圧偏差）に基づいて、ＰＷＭ波形を有する相補的な駆動指令信号Ｓd1、Ｓd2を出力する。駆動指令信号Ｓd1がＬレベル、駆動指令信号Ｓd2がＨレベルの期間は、ＭＯＳＦＥＴ１４、１６、１９、２６、２９がオンしており、ＭＯＳＦＥＴ１３、１５、２０、２３、２４がオフしている。このとき、出力ノードＮoutの電圧Ｖoutはほぼ０Ｖになっており、ＭＯＳＦＥＴ１３のゲート・ドレイン間容量Ｃgd（図１において破線で示す）にはＱgd＝Ｃgd×ＶＢなる電荷が蓄積されている。

この状態から駆動指令信号Ｓd1がＨレベル、駆動指令信号Ｓd2がＬレベルに変化すると、ＭＯＳＦＥＴ２０がオンとなる。ＭＯＳＦＥＴ２０のサイズ（Ｗ／Ｌ比）を大きく設計することにより、ＭＯＳＦＥＴ１４、１６のゲート・ソース間容量Ｃgs（図１において破線で示す）の電荷を急速に引き抜いてＭＯＳＦＥＴ１４、１６をオフさせる。このときの電荷引き抜き電流は、後述するＭＯＳＦＥＴ１３のゲート・ドレイン間容量Ｃgdの電荷引き抜き電流よりも大きいため、ＭＯＳＦＥＴ１３、１４を通過する貫通電流を抑制できる。

これとともに、電流出力回路２１から出力された電流ＩＨは、カレントミラー回路２５を介してＭＯＳＦＥＴ１５に流れ、カレントミラー回路１７でミラー比ｍ倍に増幅された電流ｍ×ＩＨがＭＯＳＦＥＴ１３に流れる。このとき、電源線４からＭＯＳＦＥＴ１３、ＭＯＳＦＥＴ１３のゲート・ドレイン間容量ＣgdおよびＭＯＳＦＥＴ２４を介して電源線５に至る経路で電荷引き抜き電流ＩＨが流れ、ＭＯＳＦＥＴ１３のゲート・ドレイン間容量Ｃgdの放電が行われる。

この場合、電流値制御回路３１は、電源電圧ＶＢを検出してβ×ＶＢなる電流ＩＨを出力するように電流出力回路２１に指令する。これにより、ＭＯＳＦＥＴ１３のゲート・ドレイン間容量Ｃgdの蓄積電荷Ｑgd（＝Ｃgd×ＶＢ）は、次の（１）式で示すように電源電圧ＶＢに依存しない一定時間Ｔで放電され、出力ノードＮoutの電圧Ｖoutは立ち上がり時間Ｔで変化する。
Ｔ＝Ｑgd／ＩＨ＝（Ｃgd×ＶＢ）／（β×ＶＢ）＝Ｃgd／β …（１）

従って、出力電圧Ｖoutの立ち上がり時間を一定値Ｔに制御する場合には、電流値制御回路３１の定数設定部３４の定数βを次の（２）式で示す値に設定すればよい。
β＝Ｃgd／Ｔ …（２）

以上の動作は、駆動指令信号Ｓd1がＬレベル、駆動指令信号Ｓd2がＨレベルに変化するときでも同様となる。このときには、電源線４からＭＯＳＦＥＴ２９、ＭＯＳＦＥＴ１４のゲート・ドレイン間容量ＣgdおよびＭＯＳＦＥＴ１４を介して電源線５に至る経路で電荷引き抜き電流ＩＬが流れ、ＭＯＳＦＥＴ１４のゲート・ドレイン間容量Ｃgdの放電が行われる。

図３は、電流値制御回路３１、３２における各定数設定部３４の定数βを相等しく設定した場合の波形を示している。上段が駆動指令信号Ｓd1、中段が電源電圧ＶＢが高い場合の出力電圧Ｖout、下段が電源電圧ＶＢが低い場合の出力電圧Ｖoutの各波形を示している。電源電圧ＶＢによらず、立ち上がり時間Ｔr1、Ｔr2および立ち下がり時間Ｔf1、Ｔf2が全て等しくなる。なお、立ち上がり時間Ｔr1、Ｔr2および立ち下がり時間Ｔf1、Ｔf2は、βが大きいほど短くなる。

以上説明したように、本実施形態のドライブ回路１２は、電源線４、５間に出力ノードＮoutを挟んでＭＯＳＦＥＴ１３、１４が直列に接続された電流出力形式を備えており、電流出力回路２１、２８によりＭＯＳＦＥＴ１３、１４にそれぞれ独立して電源電圧ＶＢに比例した電流を流すように構成されている。これにより、ＭＯＳＦＥＴ１３、１４のゲート・ドレイン間容量Ｃgdに蓄積された電荷Ｑgdを電源電圧ＶＢによらずほぼ一定時間Ｔで充放電することができ、出力電圧Ｖoutの立ち上がり時間Ｔｒまたは立ち下がり時間Ｔｆをほぼ一定に制御することができる。

電流値制御回路３１、３２は、それぞれ電源電圧ＶＢの検出値に定数βを乗算して電流出力回路２１、２８に対する電流指令信号を生成するので、出力電圧Ｖoutの立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆを定数βに応じた所望の値に制御することができる。また、電流値制御回路３１、３２には互いに異なる定数βを設定できるので、立ち上がり時間Ｔｒと立ち下がり時間Ｔｆを独立して制御できる。

定数βを大きく設定することにより、電源電圧ＶＢによらず出力電圧Ｖoutの立ち上がり時間Ｔｒおよび立ち下がり時間Ｔｆを短く制御できる。これにより、降圧型スイッチング電源３の負荷６が軽く、駆動指令信号Ｓd2のデューティ比が小さい場合でも、そのデューティ比に応じた期間だけ確実にＭＯＳＦＥＴ８をオンさせることができ、安定した定電圧制御が可能となる。

本実施形態のドライブ回路１２は、電流出力回路２１、２８の出力電流ＩＨ、ＩＬに応じてスルーレートを容易に制御できるので、スルーレートの設定段階数に応じた数のトランジスタを設ける必要がなく、回路サイズを極力小さく抑えることができる。ドライブ回路１２のチャネル数が多いほど回路サイズの低減効果が顕著に現れる。

（第２の実施形態）
次に、第２の実施形態について図４および図５を参照しながら説明する。
図４はドライブ回路の構成図であり、図１に示すドライブ回路１２と同一構成部分には同一符号を付している。このドライブ回路３６は、電源電圧ＶＢによらず出力電圧Ｖoutを一定のスルーレートで変化させるものである。定電圧ＶDDを供給する電源線３７、５間には、定電流ＩＨを出力する第１の電流出力回路３８とスイッチ回路２２とＭＯＳＦＥＴ２３とが直列に接続されている。また、電源線３７、５間には、定電流ＩＬを出力する第２の電流出力回路３９とスイッチ回路２７とＮチャネル型ＭＯＳＦＥＴ４０とが直列に接続されている。ＭＯＳＦＥＴ２６と電源線５との間にはＮチャネル型ＭＯＳＦＥＴ４１が接続されており、これらＭＯＳＦＥＴ４０、４１は、カレントミラー回路４２を構成している。

図５は、電流値ＩＨとＩＬとを相等しく設定した場合の図３相当図である。駆動指令信号Ｓd1がＬレベル、駆動指令信号Ｓd2がＨレベルの期間は、ＭＯＳＦＥＴ１４、１６、１９、２６、２９、４０、４１がオンしており、ＭＯＳＦＥＴ１３、１５、２０、２３、２４がオフしている。この状態から駆動指令信号Ｓd1がＨレベル、駆動指令信号Ｓd2がＬレベルに変化すると、ＭＯＳＦＥＴ１４、１６がオフするとともに、ＭＯＳＦＥＴ１３のゲート・ドレイン間容量Ｃgdの蓄積電荷Ｑgdが定電流ＩＨで引き抜かれる。このときのスルーレート（絶対値）は、以下の（３）式、（４）式のようになる。
スルーレート＝ｄｖr1／ｄｔr1＝ｄｖr2／ｄｔr2＝ＩＨ／Ｃgd …（３）
スルーレート＝ｄｖf1／ｄｔf1＝ｄｖf2／ｄｔf2＝ＩＬ／Ｃgd …（４）

本実施形態のドライブ回路３６によれば、電源電圧ＶＢによらず出力電圧Ｖoutを一定のスルーレートで変化させることができる。この場合、立ち上がりと立ち下がりのスルーレートをそれぞれ電流ＩＨ、ＩＬに応じて独立して制御できる。また、電流出力回路３８、３９は、定電圧ＶDDを供給する電源線３７、５間に接続されているので、電源電圧ＶＢの変動にかかわらず高精度の定電流ＩＨ、ＩＬを出力でき、スルーレートを高精度に一定化できる。

（第３の実施形態）
次に、本発明の第３の実施形態について図６を参照しながら説明する。
図６はドライブ回路の構成図であり、図１に示すドライブ回路１２と同一構成部分には同一符号を付している。ドライブ回路４３は、ドライブ回路１２に対しサポート回路４４、４５を追加したものである。サポート回路４４は、ＭＯＳＦＥＴ１３、１５とともにカレントミラー回路１７を構成するＰチャネル型ＭＯＳＦＥＴ４６と、ＭＯＳＦＥＴ２３、２４、２０とともにカレントミラー回路２５を構成するＮチャネル型ＭＯＳＦＥＴ４７、４８と、ＭＯＳＦＥＴ１３のゲートとＭＯＳＦＥＴ４８との間に接続されたＰチャネル型ＭＯＳＦＥＴ４９とから構成されている。ＭＯＳＦＥＴ４６、４７の各ドレインおよびＭＯＳＦＥＴ４９のゲートは互いに接続されている。サポート回路４５も、同様にしてＭＯＳＦＥＴ５０〜５３から構成されている。

駆動指令信号Ｓd1がＨレベル、駆動指令信号Ｓd2がＬレベルに変化すると、ＭＯＳＦＥＴ２３、２４、２０とともにＭＯＳＦＥＴ４７、４８、４９がオンとなり、電源線４からＭＯＳＦＥＴ４９、４８を介する経路でＭＯＳＦＥＴ１３のゲート・ソース間容量Ｃgsに急速に電荷が蓄積される。その結果、電流ＩＨ、ＩＬが小さい低スルーレートの状態であっても、駆動指令信号Ｓd1の立ち上がりからＭＯＳＦＥＴ１３が実際にオンするまでの動作開始時間（遅れ時間）を短縮することができる。

ＭＯＳＦＥＴ１３がオンするのと同時にＭＯＳＦＥＴ４６がオンする。ＭＯＳＦＥＴ４７のサイズはＭＯＳＦＥＴ４６のサイズに比べて小さく設計することにより、ＭＯＳＦＥＴ４６がオンするとＭＯＳＦＥＴ４６、４７のドレイン電圧が急上昇し、ＭＯＳＦＥＴ４９がオフする。その後は、第１の実施形態で説明したようにＭＯＳＦＥＴ１３のゲート・ドレイン間容量Ｃgdの充放電が行われる。駆動指令信号Ｓd1がＬレベル、駆動指令信号Ｓd2がＨレベルに変化したときのサポート回路４５の動作も同様である。

以上説明したように、本実施形態によれば駆動指令信号Ｓd1、Ｓd2の立ち上がりからＭＯＳＦＥＴ１３、１４が実際にオンするまでの遅れ時間が短縮されるので、駆動指令信号Ｓd1、Ｓd2に従った正確な電圧Ｖoutを出力することができる。なお、ＭＯＳＦＥＴ４７のサイズは小さいため、ＭＯＳＦＥＴ４６、４７を介して流れる貫通電流は小さい。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
上記各実施形態のドライブ回路１２、３６、４３は、電源線４、５間に出力段のＭＯＳＦＥＴ１３、１４が出力ノードＮoutを挟んで直列に接続されたプッシュプル回路を備えているが、出力段がＭＯＳＦＥＴ１３のみの構成またはＭＯＳＦＥＴ１４のみの構成であってもよい。

第１の実施形態に対しても、第２の実施形態と同様に定電圧ＶDDの下で電流出力回路２１、２８を動作させる構成を備えてもよい。
第２の実施形態に対しても、第３の実施形態と同様にサポート回路４４、４５を追加してもよい。

第２の実施形態において、電流出力回路３８、３９に替えて抵抗（電流出力回路に相当）を接続して回路サイズを低減してもよい。
第１の実施形態において、電源電圧ＶＢが正常な電圧範囲内である場合にはＩＨ、ＩＬを固定して出力電圧Ｖoutを一定のスルーレートで変化させ、電源電圧ＶＢがロードダンプなどにより異常に高くなった場合にはＩＨ、ＩＬを増加させて出力電圧Ｖoutの立ち上がり時間および立ち下がり時間を短くするように制御してもよい。
ドライブ回路１２、３６、４３は、降圧型スイッチング電源３の出力段７ａを構成するＭＯＳＦＥＴ８に限らず種々の負荷を駆動可能である。

本発明に係る第１の実施形態を示すドライブ回路の構成図 電流値制御回路の構成図 駆動指令信号Ｓd1と出力電圧Ｖoutの波形図 第２の実施形態を示す図１相当図 図３相当図 本発明に係る第３の実施形態を示す図１相当図

符号の説明

図面中、４、５は電源線（第１、第２の電源線）、１２、３６、４３はドライブ回路、１３、１４はＭＯＳＦＥＴ（第１、第２の出力トランジスタ）、１５、１６はＭＯＳＦＥＴ（第１、第２の駆動トランジスタ）、１７、１８、２５、３０、４２はカレントミラー回路、１９、２０はＭＯＳＦＥＴ（第１、第２の遮断用トランジスタ）、２１、３８は第１の電流出力回路、２８、３９は第２の電流出力回路、２２、２７はスイッチ回路（第１、第２の開閉回路）、３３は電圧検出回路、４４、４５はサポート回路、Ｎoutは出力ノードである。

Claims (6)

1. 電源線と出力ノードとの間に介在する出力トランジスタと、
   前記出力トランジスタとともにカレントミラー回路を構成する駆動トランジスタと、
   前記駆動トランジスタに対し前記電源線の電源電圧に比例した電流を供給する電流出力回路と、
   駆動指令信号に従って前記電流出力回路から前記駆動トランジスタに至る電流経路を開閉する開閉回路とを備えていることを特徴とするドライブ回路。
2. 第１の電源線と第２の電源線との間に出力ノードを挟んで直列に接続された第１、第２の出力トランジスタと、
   前記第１、第２の出力トランジスタとともにそれぞれカレントミラー回路を構成する第１、第２の駆動トランジスタと、
   前記第１、第２の駆動トランジスタに対しそれぞれ前記電源線の電源電圧に比例した電流を独立して供給する第１、第２の電流出力回路と、
   駆動指令信号に従って前記第１の電流出力回路から前記第１の駆動トランジスタに至る電流経路を開閉する第１の開閉回路と、
   前記駆動指令信号の反転信号に従って前記第２の電流出力回路から前記第２の駆動トランジスタに至る電流経路を開閉する第２の開閉回路とを備えていることを特徴とするドライブ回路。
3. 前記電流出力回路は、前記電源線の電源電圧Ｖを検出する電圧検出回路を備え、前記出力トランジスタのゲート・ドレイン間容量をＣgd、前記出力ノードにおける出力電圧の立ち上がり時間または立ち下がり時間をＴとすると、Ｖ×Ｃgd／Ｔに等しい電流を出力することを特徴とする請求項１または２記載のドライブ回路。
4. 前記電流出力回路と前記駆動トランジスタとの間にカレントミラー回路を備えたことを特徴とする請求項１ないし３の何れかに記載のドライブ回路。
5. 前記第１の電源線と前記第１の出力トランジスタのゲートとの間に接続され、前記第２の開閉回路が閉状態のときにオンする第１の遮断用トランジスタと、
   前記第２の出力トランジスタのゲートと前記第２の電源線との間に接続され、前記第１の開閉回路が閉状態のときにオンする第２の遮断用トランジスタとを備えていることを特徴とする請求項２記載のドライブ回路。
6. 前記開閉回路が開状態から閉状態に変化した時点から前記出力トランジスタがオンするまでの期間、前記出力トランジスタのゲート・ソース間容量への充電経路を形成するサポート回路を備えたことを特徴とする請求項１ないし５の何れかに記載のドライブ回路。

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