JP2014171354A - 半導体スイッチング素子のゲート駆動回路 - Google Patents
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Abstract
【解決手段】オン信号として信号入力端子11と端子12間が短絡されると、接続点5は駆動電源の電圧Vccが抵抗33,34にて分圧された電圧となり、オペアンプ6にて半導体素子7がオンされ半導体スイッチング素子1にゲート電流が供給されオンする。同時に電圧Vccを抵抗33,34にて分圧検出し、オペアンプ3にて基準値Vsとの差ΔVを増幅し接続点5の電圧を制御する。電圧Vccが低下すれば、接続点5の電圧が引き下げられ抵抗32の両端電圧が増加し、オペアンプ6は抵抗31の両端電圧が抵抗32の両端電圧と等しくなるように半導体素子7の抵抗を減少させて電圧Vccの低下によるゲート電流の減少に起因するターンオン時間及びターンオン時の電力損失の増加を防止する。
【選択図】図1
Description
この発明は、前記のような問題点を解消して、ゲート駆動回路の電源電圧が低下した場合にも半導体スイッチング素子のターンオン時の損失の増加を防止できる半導体スイッチング素子のゲート駆動回路を得ることを目的とする。
電圧検出回路とゲートオン制御回路とを備えた半導体スイッチング素子のゲート駆動回路であって、
前記電圧検出回路は、前記半導体スイッチング素子を駆動する電源の電圧を検出するものであり、
前記ゲートオン制御回路は、前記電圧に基づき前記電源から前記半導体スイッチング素子のゲートに供給する電流を制御することにより前記電圧が低下したときに前記半導体スイッチング素子がオンするときの時間が所定値を下回らないようにするものである。
図1は、この発明の実施の形態1である半導体スイッチング素子のゲート駆動回路を示す回路図である。ゲート駆動回路の電源の電圧が低下した場合、ゲート電流の低下によりゲートを充電・放電する時間が長くなるため、スイッチング時の損失が増加してしまう。この問題を解消するためゲート電圧を検出しゲート駆動回路の出力インピーダンスを変化させることにより、ゲート電圧が低下しても損失の増加を防止する。この実施の形態では半導体スイッチング素子1が珪素で形成された絶縁ゲート型バイポーラトランジスタ(IGBT)である場合を例にとり説明するが、MOSゲート構造の電界効果形トランジスタ(MOSFET)等の他の電圧駆動形半導体スイッチング素子であってもよい。
また抵抗31と半導体素子7との直列回路がこの発明における抵抗と半導体素子との直列回路である。
図2は、実施の形態2である半導体スイッチング素子のゲート駆動回路の構成を示す構成図である。図2において、図1の実施の形態1と異なる点は、制御電源の電圧Vccが所定値を下回ったとき、半導体スイッチング素子1のゲート電流を予め設定された値にステップ状に変化させるとともに、ターンオフ時に半導体スイッチング素子1のゲート電流から流出する電流の大きさを制御する点である。図2において、半導体スイッチング素子1のゲートは半導体素子8及び抵抗42を介して電圧の基準となる端子12に接続されている。信号入力端子11と端子12との間に、抵抗46と抵抗47とが接続点15を介して直列に接続された直列回路が接続されている。端子2と端子12の間に電圧検出用の抵抗41とツェナーダイオード17との直列回路が接続され、ツェナーダイオード17にて設定された基準値Vszを、コンパレータ21及びオペアンプ22の各一方の入力端子に与える。なお、抵抗41は、点線で囲まれた定電流回路4の中に図示の都合上図示されているが、定電流回路4の構成要素ではない。
図3は、実施の形態3である半導体スイッチング素子のゲート駆動回路の構成を示す回路図である。この実施の形態においては、半導体スイッチング素子1のターンオフ時のゲート電流を調整する。図3において、定電流回路24は、抵抗31とオペアンプ25により構成されている。半導体素子7のドレインは抵抗31を介して端子2に接続されている。オペアンプ25の入力端子は信号入力端子11に接続され、出力端子は半導体素子7のゲートに接続されている。抵抗33,34にて分圧された制御電源の電圧Vccは、抵抗49を介してオペアンプ28の一方の入力端子に入力される。オペアンプ28の他方の入力端子は、抵抗52を介して端子12に接続されている。抵抗51がオペアンプ28の他方の入力端子と出力端子との間に接続され、オペアンプ28の出力端子は抵抗53を介して接続点15に接続されている。その他の構成については、図2に示した実施の形態2と同様のものであるので、相当するものに同じ符号を付して説明を省略する。
6 オペアンプ、7,8 半導体素子、21 コンパレータ、22,23 オペアンプ、24 定電流回路、25,28 オペアンプ、31,32 抵抗、33,34 抵抗。
Claims (6)
- 電圧検出回路とゲートオン制御回路とを備えた半導体スイッチング素子のゲート駆動回路であって、
前記電圧検出回路は、前記半導体スイッチング素子を駆動する電源の電圧を検出するものであり、前記ゲートオン制御回路は、前記電圧に基づき前記電源から前記半導体スイッチング素子のゲートに供給する電流を制御することにより前記電圧が低下したときに前記半導体スイッチング素子がオンするときの時間が所定値を下回らないようにするものである
半導体スイッチング素子のゲート駆動回路。 - 前記ゲートオン制御回路は、抵抗と半導体素子とが直列に接続された直列回路と電流制御回路とを有し、
前記電源から前記直列回路を介して前記半導体スイッチング素子の前記ゲートに前記電流が供給されるものであり、
前記電流制御回路は、前記電圧と前記抵抗の電圧降下とに基づき前記半導体素子のオン抵抗を変化させることにより前記ゲートに供給する電流を制御するものである
請求項1に記載の半導体スイッチング素子のゲート駆動回路。 - 前記ゲートオン制御回路は、前記電圧が変化しても前記半導体スイッチング素子がオンするときの損失が増加しないように前記ゲートに供給する電流を制御するものである
請求項1または請求項2に記載の半導体スイッチング素子のゲート駆動回路。 - ゲートオフ制御回路を有するものであり、
前記ゲートオフ制御回路は、前記電圧に基づいて前記ゲートの容量に蓄積された電荷を放電させる速度を制御するものである
請求項1から請求項3のいずれか1項に記載の半導体スイッチング素子のゲート駆動回路。 - 前記半導体スイッチング素子は、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されているものである
請求項1から請求項4のいずれか1項に記載の半導体スイッチング素子のゲート駆動回路。 - 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドである
請求項5に記載の半導体スイッチング素子のゲート駆動回路。
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